JP2666325B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2666325B2 JP2666325B2 JP63038824A JP3882488A JP2666325B2 JP 2666325 B2 JP2666325 B2 JP 2666325B2 JP 63038824 A JP63038824 A JP 63038824A JP 3882488 A JP3882488 A JP 3882488A JP 2666325 B2 JP2666325 B2 JP 2666325B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置特にLDD（Lightly Doped D
rain）構造を有するMOS型半導体装置に関するものであ
る。
rain）構造を有するMOS型半導体装置に関するものであ
る。
従来のMOS型半導体装置の構造及び製造工程を図を用
いて説明する。
いて説明する。
第４図及び第５図に、従来の構造及び接続部を示す。
図において、１は第一導電型の基板、２は第二導電型の
拡散層、2aは該拡散層の濃度の低い領域、2bは該拡散層
の濃度の高い領域、３はゲート電極、４はゲート絶縁
膜、10は層間絶縁膜、６はサイドウォール、７は第一の
配線層、８は第二の配線層、９は接続部（コンタクト
部）である。
図において、１は第一導電型の基板、２は第二導電型の
拡散層、2aは該拡散層の濃度の低い領域、2bは該拡散層
の濃度の高い領域、３はゲート電極、４はゲート絶縁
膜、10は層間絶縁膜、６はサイドウォール、７は第一の
配線層、８は第二の配線層、９は接続部（コンタクト
部）である。
LDD構造とは、第４図に示すごとく、第二導電型から
なる拡散層２が濃度の低い領域2aと、濃度の高い領域2b
からなり、領域2aの濃度が低いためチャンネル領域すな
わちゲート絶縁膜４の下へ拡散が広がらずチャンネル長
が確保でき、またこの領域2aによりこの部分の抵抗が領
域2bより高くなるためドレイン近傍で生ずる電界を緩和
し、この電界によってドレイン近傍上のゲート絶縁膜中
にキャリアが注入し捕獲されることにより生ずる閾値等
のトランジスタ特性の劣化いわゆるホットキャリア現象
を抑制できるため微細化に適するものである。
なる拡散層２が濃度の低い領域2aと、濃度の高い領域2b
からなり、領域2aの濃度が低いためチャンネル領域すな
わちゲート絶縁膜４の下へ拡散が広がらずチャンネル長
が確保でき、またこの領域2aによりこの部分の抵抗が領
域2bより高くなるためドレイン近傍で生ずる電界を緩和
し、この電界によってドレイン近傍上のゲート絶縁膜中
にキャリアが注入し捕獲されることにより生ずる閾値等
のトランジスタ特性の劣化いわゆるホットキャリア現象
を抑制できるため微細化に適するものである。
また製造方法を、第６図（ａ）から第６図（ｅ）に示
す。第６図（ａ）は、従来の方法によりゲート電極３を
ゲート絶縁膜４上に形成し、次に第６図（ｂ）のように
濃度の低い拡散領域2aを形成し、さらに第６図（ｃ）の
ようにサイドウォールを形成するための層間絶縁膜6aを
形成し、次いで異方性エッチングにより第６図（ｄ）の
ようにサイドウォール６を形成し、次に第６図（ｅ）の
ように濃度の高い拡散領域2bを形成するものであり、以
上がLDD構造の形成方法である。
す。第６図（ａ）は、従来の方法によりゲート電極３を
ゲート絶縁膜４上に形成し、次に第６図（ｂ）のように
濃度の低い拡散領域2aを形成し、さらに第６図（ｃ）の
ようにサイドウォールを形成するための層間絶縁膜6aを
形成し、次いで異方性エッチングにより第６図（ｄ）の
ようにサイドウォール６を形成し、次に第６図（ｅ）の
ように濃度の高い拡散領域2bを形成するものであり、以
上がLDD構造の形成方法である。
以上の如き従来のMOS型半導体装置の問題点として、
次の点が挙げられる。
次の点が挙げられる。
（１）第５図に示す如く、２層間の接続部９は従来穴状
の開口部を形成していたが、そのため開口部９と１層目
配線層７の金属が短絡しないようにフォトリソグラフィ
ーの組合わせ余裕ａが必要であった。このことは高集積
化する上で、余裕ａが露光装置の能力で決定されるため
単純に小さく出来ず、ネックとなっていた。
の開口部を形成していたが、そのため開口部９と１層目
配線層７の金属が短絡しないようにフォトリソグラフィ
ーの組合わせ余裕ａが必要であった。このことは高集積
化する上で、余裕ａが露光装置の能力で決定されるため
単純に小さく出来ず、ネックとなっていた。
（２）前項と同様の理由で、組合わせ余裕ａのために、
２層目配線層８の長さが縮小出来ず、この抵抗による伝
搬遅延のため高速化出来ない。
２層目配線層８の長さが縮小出来ず、この抵抗による伝
搬遅延のため高速化出来ない。
（３）前記（１）項と同様の理由で、組合わせ余裕ａに
より寄生拡散容量が小さくならず高速化が出来ない。
より寄生拡散容量が小さくならず高速化が出来ない。
本発明は、以上の如き問題点を解決する半導体装置及
びその製造方法を提供することを目的とするものであ
る。
びその製造方法を提供することを目的とするものであ
る。
上記課題に鑑み、本発明の半導体装置は、第１導電型
の半導体基板と、前記半導体基板上に第１の絶縁膜を介
しかつ互いに離間して設置され、多結晶シリコンまたは
高融点金属またはポリサイドからなり、それぞれが上部
に第２の絶縁膜を有する２つの第１の配線層と、前記２
つの第１の配線層間の前記半導体基板中に設けられた第
２導電型の拡散層と、前記２つの第１の配線層が対向し
ない側の、前記第１の絶縁膜、前記第２の絶縁膜及び前
記第１の配線層の側壁に設置されたサイドウォールと、
前記２つの第１の配線層が対向する側の、前記第１の絶
縁膜、前記第２の絶縁膜及び前記第１の配線層の側壁に
設置された側壁絶縁膜と、少なくとも前記拡散層、前記
側壁絶縁膜及び前記第２の絶縁膜の一部に至る開口幅を
持つコンタクトホールを有し、少なくとも前記サイドウ
ォール上に設けられた層間絶縁膜と、前記層間絶縁膜上
に設けられ、前記コンタクトホール内で前記第２の絶縁
膜の一部及び前記側壁絶縁膜により前記第１の配線層と
分離され、前記第１の配線層と交差する第２の配線層
と、を有する半導体装置であって、前記側壁絶縁膜は前
記サイドウォールよりも小さい形状であり、かつ前記コ
ンタクトホール外の前記第２の絶縁膜の膜厚が前記コン
タクトホール内の前記第２の絶縁膜の膜厚よりも厚いこ
とを特徴とする。
の半導体基板と、前記半導体基板上に第１の絶縁膜を介
しかつ互いに離間して設置され、多結晶シリコンまたは
高融点金属またはポリサイドからなり、それぞれが上部
に第２の絶縁膜を有する２つの第１の配線層と、前記２
つの第１の配線層間の前記半導体基板中に設けられた第
２導電型の拡散層と、前記２つの第１の配線層が対向し
ない側の、前記第１の絶縁膜、前記第２の絶縁膜及び前
記第１の配線層の側壁に設置されたサイドウォールと、
前記２つの第１の配線層が対向する側の、前記第１の絶
縁膜、前記第２の絶縁膜及び前記第１の配線層の側壁に
設置された側壁絶縁膜と、少なくとも前記拡散層、前記
側壁絶縁膜及び前記第２の絶縁膜の一部に至る開口幅を
持つコンタクトホールを有し、少なくとも前記サイドウ
ォール上に設けられた層間絶縁膜と、前記層間絶縁膜上
に設けられ、前記コンタクトホール内で前記第２の絶縁
膜の一部及び前記側壁絶縁膜により前記第１の配線層と
分離され、前記第１の配線層と交差する第２の配線層
と、を有する半導体装置であって、前記側壁絶縁膜は前
記サイドウォールよりも小さい形状であり、かつ前記コ
ンタクトホール外の前記第２の絶縁膜の膜厚が前記コン
タクトホール内の前記第２の絶縁膜の膜厚よりも厚いこ
とを特徴とする。
従来の方法では、１層目配線間隔は第５図に示す如
く、ｌ＋2aとなる。ここで、 l:一層目配線間の開口部の大きさ、 a:合わせ余裕 しかしながら、本発明方法では、合わせ余裕を取る必
要がなく、第２図に示す如く加工制限される最小の配線
間隔でよい。
く、ｌ＋2aとなる。ここで、 l:一層目配線間の開口部の大きさ、 a:合わせ余裕 しかしながら、本発明方法では、合わせ余裕を取る必
要がなく、第２図に示す如く加工制限される最小の配線
間隔でよい。
例えば、１層目の線幅及び間隔を夫々1.2μｍ、合わ
せ余裕ａを1.0μｍ、ｌを1.2μｍとすると、 従来方法:l＋2a＝（1.2＋1.0×２）μｍ＝3.2μｍ 本発明法:1.2μｍ となり、本発明法の場合、従来法の約半分以下となる。
せ余裕ａを1.0μｍ、ｌを1.2μｍとすると、 従来方法:l＋2a＝（1.2＋1.0×２）μｍ＝3.2μｍ 本発明法:1.2μｍ となり、本発明法の場合、従来法の約半分以下となる。
本発明の半導体装置は以上の如く構成したので、チッ
プ面積が縮小出来、この分だけソース又はドレインの拡
散層の拡散面積が縮小され寄生容量が減少する。又同様
にこの分だけ２層目の配線長が短くなり、配線抵抗が小
さくなって、伝搬遅延が減少出来、高速化低コスト化に
対応出来る。
プ面積が縮小出来、この分だけソース又はドレインの拡
散層の拡散面積が縮小され寄生容量が減少する。又同様
にこの分だけ２層目の配線長が短くなり、配線抵抗が小
さくなって、伝搬遅延が減少出来、高速化低コスト化に
対応出来る。
本発明の実施例を、Ｎチャンネル型MOSFETに適用した
例について説明する。
例について説明する。
第１図および第２図はそれぞれ本発明の半導体装置お
よびその接続部分の説明図である。
よびその接続部分の説明図である。
尚図に於いて、第４図〜第６図中の符号と同符号は同
一又は相当部分を示すので繰返しの説明を省略する。図
に於いて、５は第１の配線層３上に選択的に形成された
層間絶縁膜、11は開口部９内のゲート電極３の側壁絶縁
膜である。
一又は相当部分を示すので繰返しの説明を省略する。図
に於いて、５は第１の配線層３上に選択的に形成された
層間絶縁膜、11は開口部９内のゲート電極３の側壁絶縁
膜である。
第１図に於いて１はシリコン単結晶からなるP-型半導
体基板又はN-型半導体基板上に形成されたP-領域であ
り、２はN+型の拡散層で2aは濃度の低い拡散層で、2bは
濃度の高い拡散層である。３及び第２図の７は第１の配
線層（ゲート電極）で、多結晶シリコン、Mo、Ｗ等の高
融点金属、モリブデンシリサイド、タングステンシリサ
イド、チタンシリサイド等のシリサイドから形成され
る。４は主としてゲート絶縁膜として用いられる基板１
上に形成されるSiO2などの絶縁膜、５は第１の配線３上
に選択的に設けられたSiO2、Si3N4等の層間絶縁膜であ
り、これにより第１と第２の配線が分離しており、単に
従来技術のみで第２図に示す様な開口部を形成すれば２
つの配線層はゲート電極３上で短絡してしまう。ゆえに
この層間絶縁膜５の形成が本発明のポイントであり、こ
の点は後述する製造方法の実施例の中で説明する。また
この膜５は熱酸化やCVD法により形成されたSiO2又はCVD
法で形成されたSi3N4等の絶縁膜が用いられる。６は主
として第１の配線層３の両側面部に異方性エッチングに
より設けられたサイドウォールであり、ゲート電極部に
於いてはソースおよびドレインとして用いられる一対の
半導体領域をより隔離し実効チャンネル長を十分確保す
るために用いられる。
体基板又はN-型半導体基板上に形成されたP-領域であ
り、２はN+型の拡散層で2aは濃度の低い拡散層で、2bは
濃度の高い拡散層である。３及び第２図の７は第１の配
線層（ゲート電極）で、多結晶シリコン、Mo、Ｗ等の高
融点金属、モリブデンシリサイド、タングステンシリサ
イド、チタンシリサイド等のシリサイドから形成され
る。４は主としてゲート絶縁膜として用いられる基板１
上に形成されるSiO2などの絶縁膜、５は第１の配線３上
に選択的に設けられたSiO2、Si3N4等の層間絶縁膜であ
り、これにより第１と第２の配線が分離しており、単に
従来技術のみで第２図に示す様な開口部を形成すれば２
つの配線層はゲート電極３上で短絡してしまう。ゆえに
この層間絶縁膜５の形成が本発明のポイントであり、こ
の点は後述する製造方法の実施例の中で説明する。また
この膜５は熱酸化やCVD法により形成されたSiO2又はCVD
法で形成されたSi3N4等の絶縁膜が用いられる。６は主
として第１の配線層３の両側面部に異方性エッチングに
より設けられたサイドウォールであり、ゲート電極部に
於いてはソースおよびドレインとして用いられる一対の
半導体領域をより隔離し実効チャンネル長を十分確保す
るために用いられる。
また10は第一の配線層と第２の配線層との層間絶縁膜
であり、11は第１の配線層と第２の配線層８との接触を
とる開口部内にあるゲート電極３の側壁の絶縁膜でゲー
ト絶縁膜４の上部に異方性エッチングにより形成された
側壁絶縁膜であり、この側壁絶縁膜は第１としてLDD構
造のサイドウォール、第２としてこのサイドウォールと
層間絶縁膜10を異方性エッチングで開口部（第２図に於
いては９）を形成する際に該サイドウォールと同様のメ
カニズムにて形成される側壁絶縁膜との組み合わせによ
ってできる側壁絶縁膜であり、これらの違いが該開口部
のエッチングの際のオーバーエッチングにより説明され
る。つまり、オーバーエッチングが長いと層間絶縁膜10
がゲート電極３の側壁においても全てエッチングされ側
壁絶縁膜11はサイドウォールのみとなり、さらにオーバ
ーエッチングされると、第１図に示されるようにサイド
ウォール６よりも小さい形状となる。
であり、11は第１の配線層と第２の配線層８との接触を
とる開口部内にあるゲート電極３の側壁の絶縁膜でゲー
ト絶縁膜４の上部に異方性エッチングにより形成された
側壁絶縁膜であり、この側壁絶縁膜は第１としてLDD構
造のサイドウォール、第２としてこのサイドウォールと
層間絶縁膜10を異方性エッチングで開口部（第２図に於
いては９）を形成する際に該サイドウォールと同様のメ
カニズムにて形成される側壁絶縁膜との組み合わせによ
ってできる側壁絶縁膜であり、これらの違いが該開口部
のエッチングの際のオーバーエッチングにより説明され
る。つまり、オーバーエッチングが長いと層間絶縁膜10
がゲート電極３の側壁においても全てエッチングされ側
壁絶縁膜11はサイドウォールのみとなり、さらにオーバ
ーエッチングされると、第１図に示されるようにサイド
ウォール６よりも小さい形状となる。
本発明の半導体装置は、 （１）第２図に示す様に、開口部９は基板表面に於いて
拡散層領域とサイドウォール又は側壁絶縁膜11の境界よ
り大きく形成され、これによってデザインルール上の合
わせ余裕ａを全くとっていない。
拡散層領域とサイドウォール又は側壁絶縁膜11の境界よ
り大きく形成され、これによってデザインルール上の合
わせ余裕ａを全くとっていない。
しかし、パターン上では、合わせ余裕ａはなくすこと
ができるが、フォトリソグラフィーの第一の配線層７と
開口部９との合わせズレはまだ存在し、それにより第一
と第２の配線層の間の開口部９内の実質的な接触面積が
小さくなってしまい、接触抵抗が大きくなってしまう。
このため開口部９を１層目配線層７の上部まで至るよう
にすることによりこの合わせズレを回避できた。
ができるが、フォトリソグラフィーの第一の配線層７と
開口部９との合わせズレはまだ存在し、それにより第一
と第２の配線層の間の開口部９内の実質的な接触面積が
小さくなってしまい、接触抵抗が大きくなってしまう。
このため開口部９を１層目配線層７の上部まで至るよう
にすることによりこの合わせズレを回避できた。
（２）上記（１）の様な構造を従来の工程に於いて導入
すると第１と第２の配線層が短絡してしまう。ゆえに第
１の配線層上のみ選択的に絶縁膜５を形成することによ
り分離している。
すると第１と第２の配線層が短絡してしまう。ゆえに第
１の配線層上のみ選択的に絶縁膜５を形成することによ
り分離している。
（３）また第１の配線層の側面に於いては、サイドウォ
ールまたは側壁絶縁膜である11によって第２の配線層と
自己整合的に分離している。
ールまたは側壁絶縁膜である11によって第２の配線層と
自己整合的に分離している。
等従来の装置と異なるものである。
次に第３図（ａ）〜第３図（ｌ）に基づいて、本発明
の半導体装置の製造方法の一実施例について述べる。図
において12はフォトレジストパターンである。
の半導体装置の製造方法の一実施例について述べる。図
において12はフォトレジストパターンである。
本発明の半導体装置の製造方法は、 （１）先ず、第３図（ａ）に示す如く、ｐ型の半導体基
板１の表面にゲート絶縁膜４を形成した後、多結晶シリ
コン層又は高融点金属層又はこの２つの組合せからなる
ポリサイド層のゲート電極層（１層目配線層７）を形成
する。
板１の表面にゲート絶縁膜４を形成した後、多結晶シリ
コン層又は高融点金属層又はこの２つの組合せからなる
ポリサイド層のゲート電極層（１層目配線層７）を形成
する。
（２）次に第３図（ｂ）に示す如く、ゲート電極層７上
にCVDにより絶縁膜５を形成する。（この場合、又はゲ
ート電極７層の酸化熱処理等によってもよく、膜として
はSi2OSi3N4を用いる。） （３）第３図（ｃ）に示す如く、絶縁膜５上にフォトレ
ジストパターン12を形成する。
にCVDにより絶縁膜５を形成する。（この場合、又はゲ
ート電極７層の酸化熱処理等によってもよく、膜として
はSi2OSi3N4を用いる。） （３）第３図（ｃ）に示す如く、絶縁膜５上にフォトレ
ジストパターン12を形成する。
（４）第３図（ｄ）に示す如く、反応性エッチング（RI
E）により、絶縁膜５をエッチング除去する。次に、第
３図（ｅ）に示す如く、同じく反応性エッチングにより
ゲート電極３を形成せしめ、フォトレジストパターン12
を除去する。これによりゲート電極３上に選択的に絶縁
膜が形成できた。
E）により、絶縁膜５をエッチング除去する。次に、第
３図（ｅ）に示す如く、同じく反応性エッチングにより
ゲート電極３を形成せしめ、フォトレジストパターン12
を除去する。これによりゲート電極３上に選択的に絶縁
膜が形成できた。
（５）第３図（ｆ）に示す如く、ゲート電極３をマスク
として基板１に31P＋又は75As＋のイオン打込みによ
り、n-層（濃度の低い拡散層2a）を形成する。
として基板１に31P＋又は75As＋のイオン打込みによ
り、n-層（濃度の低い拡散層2a）を形成する。
（６）第３図（ｇ）に示す如く、CVDにより層間絶縁膜6
aをゲート電極３上全面に形成する。この絶縁膜はSiO2
又はSi3N4を用いる。
aをゲート電極３上全面に形成する。この絶縁膜はSiO2
又はSi3N4を用いる。
（７）第３（ｈ）図に示す如く、全面を反応性エッチン
グにより全面エッチング除去し、サイドウォールをゲー
ト電極３の側壁に形成する。
グにより全面エッチング除去し、サイドウォールをゲー
ト電極３の側壁に形成する。
（８）次に、第３図（ｉ）に示す如く、基板１に31P+又
は75As+のイオン打込みを用いてn+層（濃い拡散層2b）
を形成する。
は75As+のイオン打込みを用いてn+層（濃い拡散層2b）
を形成する。
（９）第３図（ｊ）に示す如く、CVDにより層間絶縁膜1
0を形成する。この膜はSiO2、又はSi3N4を用いる。
0を形成する。この膜はSiO2、又はSi3N4を用いる。
（10）第３図（ｋ）に示す如く、前記層間絶縁膜10の所
定部分の下の層間絶縁膜５及びサイドウォール６一部を
エッチングにより除去し、サイドウォール11及び接続部
の開口部９を形成する。
定部分の下の層間絶縁膜５及びサイドウォール６一部を
エッチングにより除去し、サイドウォール11及び接続部
の開口部９を形成する。
尚、このとき層間絶縁膜５、サイドウォール６形成時
のオーバーエッチング量、層間絶縁膜10と接続部の開口
部９とのエッチング条件を最適化することにより１層目
配線層７と２層目配線層８間の絶縁膜５又は11が膜の最
小で500Å以上に調節することにより両者間のリークを
防止し、耐圧の確保をする。
のオーバーエッチング量、層間絶縁膜10と接続部の開口
部９とのエッチング条件を最適化することにより１層目
配線層７と２層目配線層８間の絶縁膜５又は11が膜の最
小で500Å以上に調節することにより両者間のリークを
防止し、耐圧の確保をする。
（11）最後に、第３図（ｌ）に示す如く、以下従来方法
により２層目配線金属層８を形成する。以上の12工程を
行うことにより本発明の半導体装置の構造が実現出来
た。
により２層目配線金属層８を形成する。以上の12工程を
行うことにより本発明の半導体装置の構造が実現出来
た。
尚、本発明の実施例においては、ｐ型基板に形成され
るｎチャンネルトランジスターについて述べたが当然ｎ
型基板に形成されるｐチャンネルトランジスターにも適
用出来ることはいうまでもない。
るｎチャンネルトランジスターについて述べたが当然ｎ
型基板に形成されるｐチャンネルトランジスターにも適
用出来ることはいうまでもない。
本発明の半導体装置の構造を用いることにより、
（１）アライメント余裕を除くことが出来るため１層目
配線間の間隔が小さくなるため高密度化が実現できた。
（１）アライメント余裕を除くことが出来るため１層目
配線間の間隔が小さくなるため高密度化が実現できた。
（２）２層目配線長を短く出来るため配線抵抗が低減で
き配線遅延が減少できた。
き配線遅延が減少できた。
（３）拡散層面積が減少できたため、これにより拡散層
容量の低減とこれによる２層目配線の寄生容量が低減出
来高速化が実現できた。
容量の低減とこれによる２層目配線の寄生容量が低減出
来高速化が実現できた。
（４）全体的にチップ面積が小さくなり同一ウェハー内
の有効チップ数が増加しコストが低減できた。
の有効チップ数が増加しコストが低減できた。
（５）コンタクトホール内の第２の絶縁膜の膜厚をコン
タクトホール外の第２の絶縁膜の膜厚よりも小さくする
ことにより、２つの第１の配線層が対向する側に設置さ
れた側壁絶縁膜の形状が、２つの第１の配線層が対向し
ない側に設置されたサイドウォールよりも小さい形状と
なり、かつコンタクトホールの開口幅がこの側壁絶縁膜
と拡散層との境界よりも大きくなっているため、第１の
配線層の間隔が縮小されたとしても、第２の配線層と拡
散層との接触面積を可能な限り広くできる。
タクトホール外の第２の絶縁膜の膜厚よりも小さくする
ことにより、２つの第１の配線層が対向する側に設置さ
れた側壁絶縁膜の形状が、２つの第１の配線層が対向し
ない側に設置されたサイドウォールよりも小さい形状と
なり、かつコンタクトホールの開口幅がこの側壁絶縁膜
と拡散層との境界よりも大きくなっているため、第１の
配線層の間隔が縮小されたとしても、第２の配線層と拡
散層との接触面積を可能な限り広くできる。
等、特に高速化、低コスト化に大きな効果があった。
第１図は、本発明の実施例による半導体装置の断面図、
第２図は、本発明の実施例による半導体装置の接続部の
説明図、第３図（ａ）〜第３図（Ｉ）は本発明の実施例
による半導体装置の製造工程順断面図、第４図は従来の
半導体装置の主要断面図、第５図は従来の半導体装置の
接続部の説明図、第６図（ａ）〜第６図（ｅ）は、LDD
構造の説明断面図である。 図中に於いて １……Si基板 ２……拡散層 2a……濃度の低い拡散層 2b……濃度の高い拡散層 ３……第１の配線層のゲート電極部 ４……ゲート絶縁膜 ５……第１の配線層上にのみ形成された絶縁膜 ６……サイドウォール 6a……サイドウォールを形成するための絶縁膜 ７……第１の配線層 ８……第２の配線層 ９……接続部 10……第１および第２の配線層の層間絶縁膜 11……側壁絶縁膜 12……フォトレジスト 尚、図中の同符号は同一又は相当部分を示す。
第２図は、本発明の実施例による半導体装置の接続部の
説明図、第３図（ａ）〜第３図（Ｉ）は本発明の実施例
による半導体装置の製造工程順断面図、第４図は従来の
半導体装置の主要断面図、第５図は従来の半導体装置の
接続部の説明図、第６図（ａ）〜第６図（ｅ）は、LDD
構造の説明断面図である。 図中に於いて １……Si基板 ２……拡散層 2a……濃度の低い拡散層 2b……濃度の高い拡散層 ３……第１の配線層のゲート電極部 ４……ゲート絶縁膜 ５……第１の配線層上にのみ形成された絶縁膜 ６……サイドウォール 6a……サイドウォールを形成するための絶縁膜 ７……第１の配線層 ８……第２の配線層 ９……接続部 10……第１および第２の配線層の層間絶縁膜 11……側壁絶縁膜 12……フォトレジスト 尚、図中の同符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板上に第１の絶縁膜を介しかつ互いに離間
して設置され、多結晶シリコンまたは高融点金属または
ポリサイドからなり、それぞれが上部に第２の絶縁膜を
有する２つの第１の配線層と、 前記２つの第１の配線層間の前記半導体基板中に設けら
れた第２導電型の拡散層と、 前記２つの第１の配線層が対向しない側の、前記第１の
絶縁膜、前記第２の絶縁膜及び前記第１の配線層の側壁
に設置されたサイドウォールと、 前記２つの第１の配線層が対向する側の、前記第１の絶
縁膜、前記第２の絶縁膜及び前記第１の配線層の側壁に
設置された側壁絶縁膜と、 少なくとも前記拡散層、前記側壁絶縁膜及び前記第２の
絶縁膜の一部に至る開口幅を持つコンタクトホールを有
し、少なくとも前記サイドウォール上に設けられた層間
絶縁膜と、 前記層間絶縁膜上に設けられ、前記コンタクトホール内
で前記第２の絶縁膜の一部及び前記側壁絶縁膜により前
記第１の配線層と分離され、前記第１の配線層と交差す
る第２の配線層と、を有する半導体装置であって、 前記側壁絶縁膜は前記サイドウォールよりも小さい形状
であり、かつ前記コンタクトホール外の前記第２の絶縁
膜の膜厚が前記コンタクトホール内の前記第２の絶縁膜
の膜厚よりも厚いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038824A JP2666325B2 (ja) | 1988-02-22 | 1988-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038824A JP2666325B2 (ja) | 1988-02-22 | 1988-02-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214062A JPH01214062A (ja) | 1989-08-28 |
| JP2666325B2 true JP2666325B2 (ja) | 1997-10-22 |
Family
ID=12535992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038824A Expired - Lifetime JP2666325B2 (ja) | 1988-02-22 | 1988-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666325B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7465656B2 (en) | 2005-06-01 | 2008-12-16 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240765A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JP2544937B2 (ja) * | 1987-08-05 | 1996-10-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1988
- 1988-02-22 JP JP63038824A patent/JP2666325B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7465656B2 (en) | 2005-06-01 | 2008-12-16 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| US8198733B2 (en) | 2005-06-01 | 2012-06-12 | Panasonic Corporation | Semiconductor device with deviation compensation and method for fabricating the same |
| US8421125B2 (en) | 2005-06-01 | 2013-04-16 | Pansonic Corporation | Semiconductor device with deviation compensation and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01214062A (ja) | 1989-08-28 |
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