JPH05218070A - Ｍｏｓ電界効果半導体装置 - Google Patents
Ｍｏｓ電界効果半導体装置Info
- Publication number
- JPH05218070A JPH05218070A JP1526892A JP1526892A JPH05218070A JP H05218070 A JPH05218070 A JP H05218070A JP 1526892 A JP1526892 A JP 1526892A JP 1526892 A JP1526892 A JP 1526892A JP H05218070 A JPH05218070 A JP H05218070A
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- Japan
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- drain diffusion
- layer portion
- gate electrode
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Abstract
(57)【要約】
【目的】 ＭＯＳ電界効果トランジスタのドレイン耐圧
を向上し、特に薄いゲ−ト酸化膜を有する微細化半導体
装置に適した高耐圧のＭＯＳ電界効果トランジスタを提
供する。 【構成】 本発明は、ＭＯＳ電界効果トランジスタのド
レイン構造に特徴を有するものであり、Ｎ型ドレイン拡
散層（２７）は、ゲ−ト電極（２５）の端に対して自己
整合的に形成された低濃度のＮ--型ドレイン拡散層部分
（２７ａ）と、Ｎ --型ドレイン拡散層部分（２７ａ）に
隣接しゲ−ト電極（２５）の端からオフセットして形成
された中濃度のＮ-型ドレイン拡散層部分（２７ｂ）
と、Ｎ-型ドレイン拡散層部分（２７ｂ）と隣接して形
成された高濃度のＮ+型ドレイン拡散層部分（２７ｃ）
とから構成したものである。
を向上し、特に薄いゲ−ト酸化膜を有する微細化半導体
装置に適した高耐圧のＭＯＳ電界効果トランジスタを提
供する。 【構成】 本発明は、ＭＯＳ電界効果トランジスタのド
レイン構造に特徴を有するものであり、Ｎ型ドレイン拡
散層（２７）は、ゲ−ト電極（２５）の端に対して自己
整合的に形成された低濃度のＮ--型ドレイン拡散層部分
（２７ａ）と、Ｎ --型ドレイン拡散層部分（２７ａ）に
隣接しゲ−ト電極（２５）の端からオフセットして形成
された中濃度のＮ-型ドレイン拡散層部分（２７ｂ）
と、Ｎ-型ドレイン拡散層部分（２７ｂ）と隣接して形
成された高濃度のＮ+型ドレイン拡散層部分（２７ｃ）
とから構成したものである。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ電界効果半導体
装置に関し、特に高耐圧ＭＯＳ電界効果トランジスタの
構造に関する。
装置に関し、特に高耐圧ＭＯＳ電界効果トランジスタの
構造に関する。
【０００２】
【従来の技術】図９は、従来例に係る高耐圧ＭＯＳ電界
効果トランジスタの構造を示す断面図である。同図にお
いて、（１）はＰ型シリコン半導体基板、（２）は該半
導体基板（１）の表面に形成されたＰ型ウエル拡散層、
（３）はＬＯＣＯＳ酸化膜、（４）はゲ−ト酸化膜、
（５）はポリシリコン膜からなるゲ−ト電極である。
（６）はゲ−ト電極（５）の端に対して自己整合的に形
成された高濃度のＮ+型ソ−ス拡散層である。また、
（７）はＮ型のドレイン拡散層であって、ゲ−ト電極
（５）の他の端に対して自己整合的に形成された低濃度
のＮ-型ドレイン拡散層部分（７ａ）と、該ゲ−ト電極
（５）からオフセットされた位置に形成された高濃度の
Ｎ+型ドレイン拡散層部分（７ｂ）とから構成されてい
る。（８）はＢＰＳＧ膜あるいはＰＳＧ膜等からなる層
間絶縁膜である。（９）と（１０）はアルミニウム膜等
からなるソ−ス電極とドレイン電極であり、それぞれ高
濃度のＮ +型ソ−ス拡散層（６）と高濃度のＮ+型ドレイ
ン拡散層部分（７ｂ）にオ−ミックコンタクトがなされ
ている。
効果トランジスタの構造を示す断面図である。同図にお
いて、（１）はＰ型シリコン半導体基板、（２）は該半
導体基板（１）の表面に形成されたＰ型ウエル拡散層、
（３）はＬＯＣＯＳ酸化膜、（４）はゲ−ト酸化膜、
（５）はポリシリコン膜からなるゲ−ト電極である。
（６）はゲ−ト電極（５）の端に対して自己整合的に形
成された高濃度のＮ+型ソ−ス拡散層である。また、
（７）はＮ型のドレイン拡散層であって、ゲ−ト電極
（５）の他の端に対して自己整合的に形成された低濃度
のＮ-型ドレイン拡散層部分（７ａ）と、該ゲ−ト電極
（５）からオフセットされた位置に形成された高濃度の
Ｎ+型ドレイン拡散層部分（７ｂ）とから構成されてい
る。（８）はＢＰＳＧ膜あるいはＰＳＧ膜等からなる層
間絶縁膜である。（９）と（１０）はアルミニウム膜等
からなるソ−ス電極とドレイン電極であり、それぞれ高
濃度のＮ +型ソ−ス拡散層（６）と高濃度のＮ+型ドレイ
ン拡散層部分（７ｂ）にオ−ミックコンタクトがなされ
ている。
【０００３】この構造によれば、低濃度のＮ-型ドレイ
ン拡散層部分（７ａ）がゲ−ト電極（５）の端に対して
自己整合的に設けられ、高濃度のＮ+型ドレイン拡散層
部分（７ｂ）はゲ−ト電極（５）からオフセットされて
いるので、高ドレイン耐圧のＭＯＳ電界効果トランジス
タを得ることが可能となる。これは、ドレイン・ゲ−ト
間に印加された電圧は、ゲート酸化膜（４）とＮ-型ド
レイン拡散層部分（７ａ）に拡がった空乏層とに分割さ
れるので、Ｎ-ドレイン拡散層部分（７ａ）を低濃度化
して該空乏層の拡がりを大きくすることにより、ゲート
酸化膜（４）およびＮ-型ドレイン拡散層部分（７ａ）
の内部電界が低減されるためである。
ン拡散層部分（７ａ）がゲ−ト電極（５）の端に対して
自己整合的に設けられ、高濃度のＮ+型ドレイン拡散層
部分（７ｂ）はゲ−ト電極（５）からオフセットされて
いるので、高ドレイン耐圧のＭＯＳ電界効果トランジス
タを得ることが可能となる。これは、ドレイン・ゲ−ト
間に印加された電圧は、ゲート酸化膜（４）とＮ-型ド
レイン拡散層部分（７ａ）に拡がった空乏層とに分割さ
れるので、Ｎ-ドレイン拡散層部分（７ａ）を低濃度化
して該空乏層の拡がりを大きくすることにより、ゲート
酸化膜（４）およびＮ-型ドレイン拡散層部分（７ａ）
の内部電界が低減されるためである。
【０００４】しかしながら、Ｎー型ドレイン拡散層部分
（７ａ）の不純物濃度を低くしていくと、空乏層はＮ+
型ドレイン拡散層部分（７ｂ）に達するようになり、ド
レイン耐圧（ゲ−ト電圧＝ソ−ス電圧＝０Ｖ）はＮ+型
ドレイン拡散層部分（７ｂ）の不純物濃度で決まるよう
になる。すなわち、従来例によれば図２に示すようにＮ
- 型ドレイン拡散層部分（７ａ）の不純物濃度をある程
度以上に低くすると、Ｎ+型ドレイン拡散層部分（７
ｂ）の影響が現れ、ドレイン耐圧は逆に減少するという
問題があった（曲線Ａ）。この問題に対しては、Ｎ+型
ドレイン拡散層部分（７ｂ）の不純物濃度を低くするこ
とが考えられる。しかし、これはドレイン電極（１０）
とＮ+ドレイン拡散層部分（７ｂ）とのコンタクト抵抗
が高くなるという新たな問題を引き起こす。
（７ａ）の不純物濃度を低くしていくと、空乏層はＮ+
型ドレイン拡散層部分（７ｂ）に達するようになり、ド
レイン耐圧（ゲ−ト電圧＝ソ−ス電圧＝０Ｖ）はＮ+型
ドレイン拡散層部分（７ｂ）の不純物濃度で決まるよう
になる。すなわち、従来例によれば図２に示すようにＮ
- 型ドレイン拡散層部分（７ａ）の不純物濃度をある程
度以上に低くすると、Ｎ+型ドレイン拡散層部分（７
ｂ）の影響が現れ、ドレイン耐圧は逆に減少するという
問題があった（曲線Ａ）。この問題に対しては、Ｎ+型
ドレイン拡散層部分（７ｂ）の不純物濃度を低くするこ
とが考えられる。しかし、これはドレイン電極（１０）
とＮ+ドレイン拡散層部分（７ｂ）とのコンタクト抵抗
が高くなるという新たな問題を引き起こす。
【０００５】さらに、半導体装置を微細化するためにゲ
−ト酸化膜（４）を薄くした場合には、ゲ−ト酸化膜
（４）内部の電界が高くなり、十分なドレイン耐圧が得
られないという問題もあった。これに対しては、高耐圧
ＭＯＳ電界効果トランジスタのゲ−ト酸化膜厚をこれと
同一基板上に形成する通常のＭＯＳ電界効果トランジス
タのゲ−ト酸化膜厚よりも大きくすることが考えられ
る。しかし、これは製造工程を複雑化するとともに、高
耐圧ＭＯＳ電界効果トランジスタの電流駆動能力が低下
するという欠点を伴うものである。
−ト酸化膜（４）を薄くした場合には、ゲ−ト酸化膜
（４）内部の電界が高くなり、十分なドレイン耐圧が得
られないという問題もあった。これに対しては、高耐圧
ＭＯＳ電界効果トランジスタのゲ−ト酸化膜厚をこれと
同一基板上に形成する通常のＭＯＳ電界効果トランジス
タのゲ−ト酸化膜厚よりも大きくすることが考えられ
る。しかし、これは製造工程を複雑化するとともに、高
耐圧ＭＯＳ電界効果トランジスタの電流駆動能力が低下
するという欠点を伴うものである。
【０００６】
【発明が解決しようとする課題】本発明は、上述したよ
うに、従来の高耐圧ＭＯＳ電界効果トランジスタの構造
によっては、十分なドレイン耐圧を得られないという問
題に鑑みてなされたものであり、より高耐圧特性を示す
高耐圧ＭＯＳ電界効果トランジスタを提供することを目
的としている。
うに、従来の高耐圧ＭＯＳ電界効果トランジスタの構造
によっては、十分なドレイン耐圧を得られないという問
題に鑑みてなされたものであり、より高耐圧特性を示す
高耐圧ＭＯＳ電界効果トランジスタを提供することを目
的としている。
【０００７】
【課題を解決するための手段】本発明のＭＯＳ電界効果
半導体装置の構造は、Ｐ型のシリコン半導体基板（２
１）と、該基板（２２）上にゲ−ト酸化膜（２４）を介
して形成されたゲ−ト電極（２５）と、該ゲ−ト電極
（２５）の両側の基板（２１）上に形成されたＮ+型ソ
−ス拡散層（２６）とＮ型ドレイン拡散層（２７）とを
具備したＭＯＳ電界効果半導体装置において、前記Ｎ型
ドレイン拡散層（２７）は、前記ゲ−ト電極（２５）の
端に対して自己整合的に形成された低濃度のＮ--型ドレ
イン拡散層部分（２７ａ）と、Ｎ--型ドレイン拡散層部
分（２７ａ）と隣接し前記ゲ−ト電極（２５）の端から
オフセットして形成された中濃度のＮ-型ドレイン拡散
層部分（２７ｂ）と、Ｎ-型ドレイン拡散層部分（２７
ｂ）と隣接して形成された高濃度のＮ+型ドレイン拡散
層部分（２７ｃ）とからなることを特徴としている。
半導体装置の構造は、Ｐ型のシリコン半導体基板（２
１）と、該基板（２２）上にゲ−ト酸化膜（２４）を介
して形成されたゲ−ト電極（２５）と、該ゲ−ト電極
（２５）の両側の基板（２１）上に形成されたＮ+型ソ
−ス拡散層（２６）とＮ型ドレイン拡散層（２７）とを
具備したＭＯＳ電界効果半導体装置において、前記Ｎ型
ドレイン拡散層（２７）は、前記ゲ−ト電極（２５）の
端に対して自己整合的に形成された低濃度のＮ--型ドレ
イン拡散層部分（２７ａ）と、Ｎ--型ドレイン拡散層部
分（２７ａ）と隣接し前記ゲ−ト電極（２５）の端から
オフセットして形成された中濃度のＮ-型ドレイン拡散
層部分（２７ｂ）と、Ｎ-型ドレイン拡散層部分（２７
ｂ）と隣接して形成された高濃度のＮ+型ドレイン拡散
層部分（２７ｃ）とからなることを特徴としている。
【０００８】
【作用】上述した構造によれば、Ｎ--型ドレイン拡散層
部分（２７ａ）と隣接し前記ゲ−ト電極（２５）の端か
らオフセットして形成された中濃度のＮ-型ドレイン拡
散層部分（２７ｂ）を設けているので、Ｎ--型ドレイン
拡散層部分（２７ａ）の不純物濃度を低くしていった場
合のドレイン耐圧は、従来のように高濃度のＮ +型ドレ
イン拡散層部分（２７ｃ）の不純物濃度によっては決定
されず、中濃度のＮ-型ドレイン拡散層部分（２７ｂ）
の不純物濃度によって決定されるようになる。したがっ
て、ドレイン耐圧の低下が始まるＮ--型ドレイン拡散層
部分（２７ａ）の不純物濃度は従来例よりも低濃度側に
シフトするので、より高耐圧のＭＯＳ電界効果トランジ
スタを得ることが可能となる。
部分（２７ａ）と隣接し前記ゲ−ト電極（２５）の端か
らオフセットして形成された中濃度のＮ-型ドレイン拡
散層部分（２７ｂ）を設けているので、Ｎ--型ドレイン
拡散層部分（２７ａ）の不純物濃度を低くしていった場
合のドレイン耐圧は、従来のように高濃度のＮ +型ドレ
イン拡散層部分（２７ｃ）の不純物濃度によっては決定
されず、中濃度のＮ-型ドレイン拡散層部分（２７ｂ）
の不純物濃度によって決定されるようになる。したがっ
て、ドレイン耐圧の低下が始まるＮ--型ドレイン拡散層
部分（２７ａ）の不純物濃度は従来例よりも低濃度側に
シフトするので、より高耐圧のＭＯＳ電界効果トランジ
スタを得ることが可能となる。
【０００９】さらに、上述した構造によればＮ+型ドレ
イン拡散層部分（２７ｃ）の不純物濃度はドレイン耐圧
には影響しないので、その不純物濃度を高くして、ドレ
イン電極（３０）とのコンタクト抵抗を低くできる利点
も有している。
イン拡散層部分（２７ｃ）の不純物濃度はドレイン耐圧
には影響しないので、その不純物濃度を高くして、ドレ
イン電極（３０）とのコンタクト抵抗を低くできる利点
も有している。
【００１０】
【実施例】次に、本発明の実施例を図面を参照しながら
説明する。図１は、本発明の実施例に係るＭＯＳ電界効
果トランジスタの構造を示す断面図である。図におい
て、（２１）はＰ型シリコン半導体基板、（２２）は該
基板（２１）の表面に形成されたＰ型ウエル拡散層、
（２３）はＬＯＣＯＳ酸化膜、（２４）はゲ−ト酸化膜
（２５）はポリシリコン膜からなるゲ−ト電極である。
（２６）はゲ−ト電極（２５）の端に対して自己整合的
に形成された高濃度のＮ+型ソ−ス拡散層である。（２
７）はＮ型ドレイン拡散層であって、ゲ−ト電極（５）
の他の端に対して自己整合的に形成された低濃度のＮ--
型ドレイン拡散層部分（２７ａ）と、該ゲ−ト電極（２
５）からオフセットした位置に形成された中濃度のＮ-
型ドレイン拡散層部分（２７ｂ）と 、Ｎ-型ドレイン拡
散層部分（２７ｂ）と隣接して形成された高濃度のＮ-
型ドレイン拡散層部分（２７ｃ）とから構成されてい
る。（２８）はＢＰＳＧ膜あるいはＰＳＧ膜等からなる
層間絶縁膜である。（２９）と（３０）はアルミニウム
膜等からなるソ−ス電極とドレイン電極であり、それぞ
れＮ+型ソ−ス拡散層（２６）とＮ+型ドレイン拡散層部
分（２７ｃ）にオ−ミックコンタクトがなされている。
説明する。図１は、本発明の実施例に係るＭＯＳ電界効
果トランジスタの構造を示す断面図である。図におい
て、（２１）はＰ型シリコン半導体基板、（２２）は該
基板（２１）の表面に形成されたＰ型ウエル拡散層、
（２３）はＬＯＣＯＳ酸化膜、（２４）はゲ−ト酸化膜
（２５）はポリシリコン膜からなるゲ−ト電極である。
（２６）はゲ−ト電極（２５）の端に対して自己整合的
に形成された高濃度のＮ+型ソ−ス拡散層である。（２
７）はＮ型ドレイン拡散層であって、ゲ−ト電極（５）
の他の端に対して自己整合的に形成された低濃度のＮ--
型ドレイン拡散層部分（２７ａ）と、該ゲ−ト電極（２
５）からオフセットした位置に形成された中濃度のＮ-
型ドレイン拡散層部分（２７ｂ）と 、Ｎ-型ドレイン拡
散層部分（２７ｂ）と隣接して形成された高濃度のＮ-
型ドレイン拡散層部分（２７ｃ）とから構成されてい
る。（２８）はＢＰＳＧ膜あるいはＰＳＧ膜等からなる
層間絶縁膜である。（２９）と（３０）はアルミニウム
膜等からなるソ−ス電極とドレイン電極であり、それぞ
れＮ+型ソ−ス拡散層（２６）とＮ+型ドレイン拡散層部
分（２７ｃ）にオ−ミックコンタクトがなされている。
【００１１】本発明の特徴とする点は、中濃度のＮ-型
ドレイン拡散層部分（２７ｂ）を設けたことにある。な
お、Ｎ--型ドレイン拡散層部分（２７ａ）と Ｎ+型ドレ
イン拡散層部分（２７ｃ）とは、従来例におけるＮ- 型
ドレイン拡散層部分（７ａ）とＮ+型ドレイン拡散層部
分（７ｃ）に相当するものである。図２は、図１に示す
本発明の実施例に係るＭＯＳ電界効果トランジスタのド
レイン耐圧の特性を示す図である。図において、縦軸は
ドレイン耐圧（ソース電圧＝ドレイン電圧＝０Ｖ）を示
し、横軸はＮ--型ドレイン拡散層部分（２７ａ）形成用
のイオン注入量（あるいはＮ- 型ドレイン拡散層部分
（７ａ）形成用のイオン注入量）を示している。そし
て、実線の曲線Ｂが本発明の耐圧特性を示し、破線の曲
線Ａが従来例の耐圧特性を示している。ここで、ゲ−ト
酸化膜（２３）の膜厚は２５０オングストロ−ム、Ｐ型
ウエル拡散層（２２）の表面不純物濃度は２×１０16ａ
ｔｏｍｓ／ｃｍ3である。
ドレイン拡散層部分（２７ｂ）を設けたことにある。な
お、Ｎ--型ドレイン拡散層部分（２７ａ）と Ｎ+型ドレ
イン拡散層部分（２７ｃ）とは、従来例におけるＮ- 型
ドレイン拡散層部分（７ａ）とＮ+型ドレイン拡散層部
分（７ｃ）に相当するものである。図２は、図１に示す
本発明の実施例に係るＭＯＳ電界効果トランジスタのド
レイン耐圧の特性を示す図である。図において、縦軸は
ドレイン耐圧（ソース電圧＝ドレイン電圧＝０Ｖ）を示
し、横軸はＮ--型ドレイン拡散層部分（２７ａ）形成用
のイオン注入量（あるいはＮ- 型ドレイン拡散層部分
（７ａ）形成用のイオン注入量）を示している。そし
て、実線の曲線Ｂが本発明の耐圧特性を示し、破線の曲
線Ａが従来例の耐圧特性を示している。ここで、ゲ−ト
酸化膜（２３）の膜厚は２５０オングストロ−ム、Ｐ型
ウエル拡散層（２２）の表面不純物濃度は２×１０16ａ
ｔｏｍｓ／ｃｍ3である。
【００１２】このように、本発明の実施例によればＮ--
型ドレイン拡散層部分（２７ａ）の部分（２７ｂ）を設
けているので、Ｎ--型ドレイン拡散層部分（２７ａ）の
不純物濃度を低くしていった場合のドレイン耐圧は、従
来のように高濃度のＮ+型ドレイン拡散層部分（２７
ｃ）の不純物濃度によって決定されることはなく、中濃
度のＮ-型ドレイン拡散層部分（２７ｂ）の不純物濃度
によって決定されるようになる。したがって、ドレイン
耐圧の低下が始まるＮ--型ドレイン拡散層部分（２７
ａ）の不純物濃度は従来例よりも低濃度側にシフトする
ので、より高耐圧のＭＯＳ電界効果トランジスタを得る
ことが可能となる。Ｎ-型ドレイン拡散層部分（２７
ｂ）の表面不純物濃度は、２×１０18〜５×１０18ａｔ
ｏｍｓ／ｃｍ 3、Ｎ+型ドレイン拡散層部分（２７ｃ）の
表面不純物濃度は５×１０19ａｔｏｍｓ／ｃｍ3 以上が
適当である。
型ドレイン拡散層部分（２７ａ）の部分（２７ｂ）を設
けているので、Ｎ--型ドレイン拡散層部分（２７ａ）の
不純物濃度を低くしていった場合のドレイン耐圧は、従
来のように高濃度のＮ+型ドレイン拡散層部分（２７
ｃ）の不純物濃度によって決定されることはなく、中濃
度のＮ-型ドレイン拡散層部分（２７ｂ）の不純物濃度
によって決定されるようになる。したがって、ドレイン
耐圧の低下が始まるＮ--型ドレイン拡散層部分（２７
ａ）の不純物濃度は従来例よりも低濃度側にシフトする
ので、より高耐圧のＭＯＳ電界効果トランジスタを得る
ことが可能となる。Ｎ-型ドレイン拡散層部分（２７
ｂ）の表面不純物濃度は、２×１０18〜５×１０18ａｔ
ｏｍｓ／ｃｍ 3、Ｎ+型ドレイン拡散層部分（２７ｃ）の
表面不純物濃度は５×１０19ａｔｏｍｓ／ｃｍ3 以上が
適当である。
【００１３】また、本発明の実施例によればＮ+型ドレ
イン拡散層部分（２７ｃ）の不純物濃度をドレイン耐圧
の劣化を招くことなく自由に高め、Ｎ+型ドレイン拡散
層部分（２７ｃ）とドレイン電極（３０）間のコンタク
ト抵抗を低くし、高速回路動作を可能にする利点を有し
ている。さらに、本発明によればＮ--型ドレイン拡散層
部分（２７ａ）の不純物濃度を下げることで高ドレイン
耐圧を実現しており、ゲート酸化膜厚が２５０オングス
トローム程度以下と薄い場合にはドレイン耐圧向上の上
で特に有用であり、１ミクロンル−ル程度以下の微細化
ＭＯＳ電界効果トランジスタとゲ−ト酸化膜（２４）を
共用できる利点も有している。
イン拡散層部分（２７ｃ）の不純物濃度をドレイン耐圧
の劣化を招くことなく自由に高め、Ｎ+型ドレイン拡散
層部分（２７ｃ）とドレイン電極（３０）間のコンタク
ト抵抗を低くし、高速回路動作を可能にする利点を有し
ている。さらに、本発明によればＮ--型ドレイン拡散層
部分（２７ａ）の不純物濃度を下げることで高ドレイン
耐圧を実現しており、ゲート酸化膜厚が２５０オングス
トローム程度以下と薄い場合にはドレイン耐圧向上の上
で特に有用であり、１ミクロンル−ル程度以下の微細化
ＭＯＳ電界効果トランジスタとゲ−ト酸化膜（２４）を
共用できる利点も有している。
【００１４】次に、本発明の実施例に係るＭＯＳ電界効
果半導体装置の製造方法を以下に説明する。図３〜図８
は、本発明の実施例に係るＭＯＳ電界効果半導体装置の
製造方法を示す断面図である。まず、Ｐ型シリコン半導
体基板（２１）の表面にイオン注入したボロンを熱拡散
してＰ型ウエル拡散層（２２）を形成し、次に選択酸化
法を用いてＬＯＣＯＳ酸化膜（２３）を形成する（図
３）。続いて、ゲ−ト酸化膜（２４）を介してポリシリ
コン膜からなるゲート電極（２５）を形成し、このゲー
ト電極（２５）をマスクとして用いてリンイオン（31Ｐ
+）を例えば３×１０12〜４×１０12ａｔｏｍｓ／ｃｍ2
という低濃度の条件でイオン注入し、自己整合的にＮ--
型ドレイン拡散層部分（２７ａ）を形成する（図４）。
次に、ゲ−ト電極（２５）からオフセットされた位置に
開口部分を有するレジストパタ−ン（３１）を形成し、
該開口部分からリンイオン（31Ｐ+）を例えば１×１０
13〜１×１０14ａｔｏｍｓ／ｃｍ2という中濃度の条件
でイオン注入して、Ｎ-型ドレイン拡散層部分（２７
ｂ）を形成する（図５）。そして、Ｎ-型ドレイン拡散
層部分（２７ｂ）よりも内側の領域およびソースとなる
領域に開口部分を有するレジストパタ−ン（３２）を形
成し、該開口部分からリンイオン（31Ｐ+）あるいはヒ
素イオン（75Ａｓ+）を例えば４×１０15〜６×１０15
ａｔｏｍｓ／ｃｍ2という高濃度の条件でイオン注入し
てＮ+型ソース拡散層（２６）とＮ+型ドレイン拡散層部
分（２７ｂ）を同時に形成する（図６）。この後、ＣＶ
Ｄ法によって、ＢＰＳＧ膜あるいはＰＳＧ膜等からなる
層間絶縁膜（２８）を形成する（図７）。そして、Ｎ+
型ソース拡散層（２６）とＮ+型ドレイン拡散層部分
（２７ｂ）上の層間絶縁膜（２８）を選択的にエッチン
グ除去してコンタクトホールを形成し、アルミニウム等
からなるソ−ス電極（２９）とドレイン電極（３０）を
形成し、高耐圧ＭＯＳ電界効果トランジスタを完成す
る。
果半導体装置の製造方法を以下に説明する。図３〜図８
は、本発明の実施例に係るＭＯＳ電界効果半導体装置の
製造方法を示す断面図である。まず、Ｐ型シリコン半導
体基板（２１）の表面にイオン注入したボロンを熱拡散
してＰ型ウエル拡散層（２２）を形成し、次に選択酸化
法を用いてＬＯＣＯＳ酸化膜（２３）を形成する（図
３）。続いて、ゲ−ト酸化膜（２４）を介してポリシリ
コン膜からなるゲート電極（２５）を形成し、このゲー
ト電極（２５）をマスクとして用いてリンイオン（31Ｐ
+）を例えば３×１０12〜４×１０12ａｔｏｍｓ／ｃｍ2
という低濃度の条件でイオン注入し、自己整合的にＮ--
型ドレイン拡散層部分（２７ａ）を形成する（図４）。
次に、ゲ−ト電極（２５）からオフセットされた位置に
開口部分を有するレジストパタ−ン（３１）を形成し、
該開口部分からリンイオン（31Ｐ+）を例えば１×１０
13〜１×１０14ａｔｏｍｓ／ｃｍ2という中濃度の条件
でイオン注入して、Ｎ-型ドレイン拡散層部分（２７
ｂ）を形成する（図５）。そして、Ｎ-型ドレイン拡散
層部分（２７ｂ）よりも内側の領域およびソースとなる
領域に開口部分を有するレジストパタ−ン（３２）を形
成し、該開口部分からリンイオン（31Ｐ+）あるいはヒ
素イオン（75Ａｓ+）を例えば４×１０15〜６×１０15
ａｔｏｍｓ／ｃｍ2という高濃度の条件でイオン注入し
てＮ+型ソース拡散層（２６）とＮ+型ドレイン拡散層部
分（２７ｂ）を同時に形成する（図６）。この後、ＣＶ
Ｄ法によって、ＢＰＳＧ膜あるいはＰＳＧ膜等からなる
層間絶縁膜（２８）を形成する（図７）。そして、Ｎ+
型ソース拡散層（２６）とＮ+型ドレイン拡散層部分
（２７ｂ）上の層間絶縁膜（２８）を選択的にエッチン
グ除去してコンタクトホールを形成し、アルミニウム等
からなるソ−ス電極（２９）とドレイン電極（３０）を
形成し、高耐圧ＭＯＳ電界効果トランジスタを完成す
る。
【００１５】なお、本発明は上述のＮＭＯＳの場合に限
らず、これと逆導電型のＰＭＯＳさらにはＣＭＯＳにも
適用可能であることは言うまでもない。
らず、これと逆導電型のＰＭＯＳさらにはＣＭＯＳにも
適用可能であることは言うまでもない。
【００１６】
【発明の効果】以上説明したように、本発明のＭＯＳ電
界効果トランジスタによれば、Ｎ型ドレイン拡散層（２
７）は、低濃度のＮ--型ドレイン拡散層部分（２７
ａ）、中濃度のＮ-型ドレイン拡散層部分（２７ｂ）お
よびＮ+型ドレイン拡散層部分（２７ｃ）から構成され
ているので、Ｎ--型ドレイン拡散層部分（２７ａ）の不
純物濃度を下げた場合のドレイン耐圧は、Ｎ-型ドレイ
ン拡散層部分（２７ｂ）の不純物濃度によって決定され
るようになる。
界効果トランジスタによれば、Ｎ型ドレイン拡散層（２
７）は、低濃度のＮ--型ドレイン拡散層部分（２７
ａ）、中濃度のＮ-型ドレイン拡散層部分（２７ｂ）お
よびＮ+型ドレイン拡散層部分（２７ｃ）から構成され
ているので、Ｎ--型ドレイン拡散層部分（２７ａ）の不
純物濃度を下げた場合のドレイン耐圧は、Ｎ-型ドレイ
ン拡散層部分（２７ｂ）の不純物濃度によって決定され
るようになる。
【００１７】これにより、ドレイン耐圧の低下が始まる
Ｎ--型ドレイン拡散層部分（２７ａの不純物濃度は従来
例よりも低濃度側にシフトするので、より高耐圧のＭＯ
Ｓ電界効果トランジスタを得ることが可能となる。さら
に本発明によればＮ+型ドレイン拡散層部分（２７ｃ）
の不純物濃度はドレイン耐圧に実質的に影響しないので
その濃度を自由に高めることができ、Ｎ+型ドレイン拡
散層部分（２７ｃ）とドレイン電極（３０）間のコンタ
クト抵抗を低くし、高速回路動作を可能にする利点を有
している。
Ｎ--型ドレイン拡散層部分（２７ａの不純物濃度は従来
例よりも低濃度側にシフトするので、より高耐圧のＭＯ
Ｓ電界効果トランジスタを得ることが可能となる。さら
に本発明によればＮ+型ドレイン拡散層部分（２７ｃ）
の不純物濃度はドレイン耐圧に実質的に影響しないので
その濃度を自由に高めることができ、Ｎ+型ドレイン拡
散層部分（２７ｃ）とドレイン電極（３０）間のコンタ
クト抵抗を低くし、高速回路動作を可能にする利点を有
している。
【００１８】さらにまた、本発明によればＮ--型ドレイ
ン拡散層部分（２７ａ）の不純物濃度を下げることで高
ドレイン耐圧を実現しており、ゲート酸化膜厚が２５０
オングストロ−ム以下と薄い場合に特に有用であり、１
ミクロンル−ル程度以下の微細化ＭＯＳ電界効果トラン
ジスタとゲ−ト酸化膜（２４）を共用できる利点も有し
ている。
ン拡散層部分（２７ａ）の不純物濃度を下げることで高
ドレイン耐圧を実現しており、ゲート酸化膜厚が２５０
オングストロ−ム以下と薄い場合に特に有用であり、１
ミクロンル−ル程度以下の微細化ＭＯＳ電界効果トラン
ジスタとゲ−ト酸化膜（２４）を共用できる利点も有し
ている。
【図１】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの構造断面図である。
スタの構造断面図である。
【図２】本発明の実施例に係るＭＯＳ電界効果トランジ
スタのドレイン耐圧特性図である。
スタのドレイン耐圧特性図である。
【図３】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第１の工程断面図である。
スタの製造方法を示す第１の工程断面図である。
【図４】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第２の工程断面図である。
スタの製造方法を示す第２の工程断面図である。
【図５】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第３の工程断面図である。
スタの製造方法を示す第３の工程断面図である。
【図６】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第４の工程断面図である。
スタの製造方法を示す第４の工程断面図である。
【図７】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第５の工程断面図である。
スタの製造方法を示す第５の工程断面図である。
【図８】本発明の実施例に係るＭＯＳ電界効果トランジ
スタの製造方法を示す第６の工程断面図である。
スタの製造方法を示す第６の工程断面図である。
【図９】従来例に係るＭＯＳ電界効果トランジスタの構
造断面図である。
造断面図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板と、該基板上にゲ
−ト酸化膜を介して形成されたゲ−ト電極と、該ゲ−ト
電極の両側の基板上に形成された逆導電型のソ−ス拡散
層とドレイン拡散層とを具備したＭＯＳ電界効果半導体
装置において前記ドレイン拡散層は、前記ゲ−ト電極の
端に対して自己整合的に形成された低濃度のドレイン拡
散層部分と、該低濃度のドレイン拡散層部分と隣接し前
記ゲ−ト電極端からオフセットして形成された中濃度の
ドレイン拡散層部分と、該中濃度のドレイン拡散層部分
と隣接して形成された高濃度のドレイン拡散層部分とか
らなることを特徴としたＭＯＳ電界効果半導体装置。 - 【請求項２】 前記ソ−ス拡散層と高濃度のドレイン拡
散層部分とは、同一のイオン注入工程によって形成され
たものであることを特徴とする請求項１記載のＭＯＳ電
界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1526892A JPH05218070A (ja) | 1992-01-30 | 1992-01-30 | Ｍｏｓ電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1526892A JPH05218070A (ja) | 1992-01-30 | 1992-01-30 | Ｍｏｓ電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218070A true JPH05218070A (ja) | 1993-08-27 |
Family
ID=11884116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1526892A Pending JPH05218070A (ja) | 1992-01-30 | 1992-01-30 | Ｍｏｓ電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218070A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330585A (ja) * | 1995-06-02 | 1996-12-13 | Nec Corp | 半導体装置及びその製造方法 |
| US5675168A (en) * | 1994-04-01 | 1997-10-07 | Matsushita Electric Industrial Co., Ltd. | Unsymmetrical MOS device having a gate insulator area offset from the source and drain areas, and ESD protection circuit including such a MOS device |
| US7157779B2 (en) | 2003-10-09 | 2007-01-02 | Sanyo Electric Co., Ltd. | Semiconductor device with triple surface impurity layers |
| WO2014132815A1 (ja) * | 2013-02-27 | 2014-09-04 | ソニー株式会社 | 固体撮像素子および製造方法、並びに電子機器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368581A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Semiconductor device |
| JPS61180483A (ja) * | 1985-02-05 | 1986-08-13 | Matsushita Electric Ind Co Ltd | 高耐圧ｍｏｓ型半導体装置 |
| JPS62274767A (ja) * | 1986-05-23 | 1987-11-28 | Fujitsu Ltd | 高耐圧半導体装置及びその製造方法 |
| JPS6343456B2 (ja) * | 1975-02-18 | 1988-08-30 | Raychem Corp |
-
1992
- 1992-01-30 JP JP1526892A patent/JPH05218070A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343456B2 (ja) * | 1975-02-18 | 1988-08-30 | Raychem Corp | |
| JPS5368581A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Semiconductor device |
| JPS61180483A (ja) * | 1985-02-05 | 1986-08-13 | Matsushita Electric Ind Co Ltd | 高耐圧ｍｏｓ型半導体装置 |
| JPS62274767A (ja) * | 1986-05-23 | 1987-11-28 | Fujitsu Ltd | 高耐圧半導体装置及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675168A (en) * | 1994-04-01 | 1997-10-07 | Matsushita Electric Industrial Co., Ltd. | Unsymmetrical MOS device having a gate insulator area offset from the source and drain areas, and ESD protection circuit including such a MOS device |
| JPH08330585A (ja) * | 1995-06-02 | 1996-12-13 | Nec Corp | 半導体装置及びその製造方法 |
| US7157779B2 (en) | 2003-10-09 | 2007-01-02 | Sanyo Electric Co., Ltd. | Semiconductor device with triple surface impurity layers |
| WO2014132815A1 (ja) * | 2013-02-27 | 2014-09-04 | ソニー株式会社 | 固体撮像素子および製造方法、並びに電子機器 |
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