JPS61180483A - 高耐圧ｍｏｓ型半導体装置 - Google Patents
高耐圧ｍｏｓ型半導体装置Info
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- JPS61180483A JPS61180483A JP60020329A JP2032985A JPS61180483A JP S61180483 A JPS61180483 A JP S61180483A JP 60020329 A JP60020329 A JP 60020329A JP 2032985 A JP2032985 A JP 2032985A JP S61180483 A JPS61180483 A JP S61180483A
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- Pending
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- 239000011229 interlayer Substances 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 230000005684 electric field Effects 0.000 abstract description 29
- 229910052751 metal Inorganic materials 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、高耐圧で高電流のＭＯＳ型半導体装置に関
するものである。
するものである。
従来の技術
横型半導体装置に於て、ドレイン耐圧を高めるために、
ドレインをゲートから離しくオフ・セット）その間にド
レインより低濃度のドリフト領域を形成することは従来
から行なわれている〔たとえば特開昭５Ｏ−９３０Ｂ３
号公報〕。
ドレインをゲートから離しくオフ・セット）その間にド
レインより低濃度のドリフト領域を形成することは従来
から行なわれている〔たとえば特開昭５Ｏ−９３０Ｂ３
号公報〕。
また、ドリフト領域上に絶縁膜を介してソースに接続さ
れたフィールド電極を設けて、ドリフト領域内の電界集
中を防止することもなされている〔たとえば電子通信学
会論文誌Ｃ，Ｊ６３−Ｃ。
れたフィールド電極を設けて、ドリフト領域内の電界集
中を防止することもなされている〔たとえば電子通信学
会論文誌Ｃ，Ｊ６３−Ｃ。
Ｐ２６４吉田他〕。
発明が解決しようとする問題点
しかし、高耐圧化するにはドリフト領域の濃度を下げな
ければならず、そうするとオン抵抗が高くドレイン電流
が低下する。またフィールド電極による高耐圧化の効果
を発揮させるには、フィールド電極下の絶縁膜厚を薄く
しなければならず、それによって静電容量の増大という
新たな問題を生じていた。
ければならず、そうするとオン抵抗が高くドレイン電流
が低下する。またフィールド電極による高耐圧化の効果
を発揮させるには、フィールド電極下の絶縁膜厚を薄く
しなければならず、それによって静電容量の増大という
新たな問題を生じていた。
問題点を解決するための手段
本発明は前記問題点を解決するだめに、ドリフト領域内
の電界のよυ一層の均一化を図シ、ドリフト領域の不純
物濃度を実質的に増大せしめて高電流化を達成するもの
である。
の電界のよυ一層の均一化を図シ、ドリフト領域の不純
物濃度を実質的に増大せしめて高電流化を達成するもの
である。
作用
本発明は上記した構成によシ、ＭＯＳ型半導体装置の高
耐圧化あるいはドリフト領域の濃度が高められオン抵抗
が低下することによる高電流化が達成される。
耐圧化あるいはドリフト領域の濃度が高められオン抵抗
が低下することによる高電流化が達成される。
実施例
本発明の高耐圧ＭＯ８型半導体装置の概要について説明
すると、まず発明者らは、ドリフト領域内における電界
集中は、第１にゲート端部で最も高く、ここで耐圧が決
定されていること、その次にフィールド電極の端部に生
じること、およびその電界強度はそれぞれの直下に存在
する絶縁膜が薄い程高くなること、さらにそれらの高電
界領域のほぼ中間には、電界の谷間が存していること等
に着目した。まだ云うまでもなくそれらの電界強度はド
リフト領域の不純物濃度が高い程高い。
すると、まず発明者らは、ドリフト領域内における電界
集中は、第１にゲート端部で最も高く、ここで耐圧が決
定されていること、その次にフィールド電極の端部に生
じること、およびその電界強度はそれぞれの直下に存在
する絶縁膜が薄い程高くなること、さらにそれらの高電
界領域のほぼ中間には、電界の谷間が存していること等
に着目した。まだ云うまでもなくそれらの電界強度はド
リフト領域の不純物濃度が高い程高い。
電界均一化のためには、まずゲート端部の電界強度の低
下を図らねばならないが、そのためには、その近傍のド
リフト領域の不純物濃度を低下させる。この領域を第１
ドリフト領・域とする。この第１ドリフト領域はゲート
近傍に限定することにより抵抗の増大を防止する。次に
フィールド電極端部でもっと電界を高めることでゲート
端部の電界が緩和されるが、そのためにフィールド電極
端部近傍においてはドリフト領域の不純物濃度を高める
。この領域を第２ドリフト領域とし、これは第１ドリフ
ト領域と継続接続せしめておく。以上の構成によりゲー
ト端部とフィールド電極端部とにおける電界強度を略等
しくする。
下を図らねばならないが、そのためには、その近傍のド
リフト領域の不純物濃度を低下させる。この領域を第１
ドリフト領・域とする。この第１ドリフト領域はゲート
近傍に限定することにより抵抗の増大を防止する。次に
フィールド電極端部でもっと電界を高めることでゲート
端部の電界が緩和されるが、そのためにフィールド電極
端部近傍においてはドリフト領域の不純物濃度を高める
。この領域を第２ドリフト領域とし、これは第１ドリフ
ト領域と継続接続せしめておく。以上の構成によりゲー
ト端部とフィールド電極端部とにおける電界強度を略等
しくする。
また、電界の谷間が生じるゲート端とフィールド電極端
の中央部において、第１および第２ドリフト領域が接続
されている構成にするとさらに電界の均一化が達せられ
る。これは、濃度が高くなる個所で電界が高まることを
利用している。この様にして電界集中が抑制された結果
高耐圧化が達せられ、また耐圧を上げなくてよければ、
その分ドリフト領域の濃度が高められ高電流化が達せら
れる。
の中央部において、第１および第２ドリフト領域が接続
されている構成にするとさらに電界の均一化が達せられ
る。これは、濃度が高くなる個所で電界が高まることを
利用している。この様にして電界集中が抑制された結果
高耐圧化が達せられ、また耐圧を上げなくてよければ、
その分ドリフト領域の濃度が高められ高電流化が達せら
れる。
以下に本発明の実施例について図面と共に説明する。
（実施例１）
第１図において、ｐ型（１００）１５Ω−口半導体基板
１の一主面上に、０．１ミクロン厚の熱酸化膜（５ｉ０
２ ） であるゲート酸化膜２が成長せしめられてい
て、それを介して多結晶シリコンの１０．４μ厚のゲー
ト３がゲート長３ミクロンで形成されている。ゲート３
の一方の端部直下には１０２０α 程度の高濃度ｎ 領
域であるソース４が、また°他方の端部近傍には、２〜
１０Ｘ１０Ｃ’ｉｎ 程度の低濃度ｎ型領域である第
１ドリフト５が、またそれに継続して第１ドリフト５よ
りは高濃度で１０〜３０Ｘ１０Ｃｍ 程度のｎ型領域
である第２ドリフト６が、さらに第２ドリフト６に接し
て高濃度のｎ 領域であるドレイン７およびその金属電
極８が形成されている。第１および第２ドリフト６．６
上には０．６ミクロン厚の層間絶縁膜９を介して、１ミ
クロン厚のアルミによるフィールド電極１０が形成され
ている。フィールド電極１０は、ゲート３上を通過して
、ソース４へ接続されている。
１の一主面上に、０．１ミクロン厚の熱酸化膜（５ｉ０
２ ） であるゲート酸化膜２が成長せしめられてい
て、それを介して多結晶シリコンの１０．４μ厚のゲー
ト３がゲート長３ミクロンで形成されている。ゲート３
の一方の端部直下には１０２０α 程度の高濃度ｎ 領
域であるソース４が、また°他方の端部近傍には、２〜
１０Ｘ１０Ｃ’ｉｎ 程度の低濃度ｎ型領域である第
１ドリフト５が、またそれに継続して第１ドリフト５よ
りは高濃度で１０〜３０Ｘ１０Ｃｍ 程度のｎ型領域
である第２ドリフト６が、さらに第２ドリフト６に接し
て高濃度のｎ 領域であるドレイン７およびその金属電
極８が形成されている。第１および第２ドリフト６．６
上には０．６ミクロン厚の層間絶縁膜９を介して、１ミ
クロン厚のアルミによるフィールド電極１０が形成され
ている。フィールド電極１０は、ゲート３上を通過して
、ソース４へ接続されている。
第２図は、実施例装置の作用を説明するための電界分布
図で、横軸は第１図と対応した主面に沿った位置を表わ
す。電界のピーク（１１および１２）は、従来例（点線
）においても本発明（実ＩＣ１）ＩＣ２であったのが、
本発明ではＩＣＩ’伽１２’となり、最大電界強度が低
下することが図示されている。
図で、横軸は第１図と対応した主面に沿った位置を表わ
す。電界のピーク（１１および１２）は、従来例（点線
）においても本発明（実ＩＣ１）ＩＣ２であったのが、
本発明ではＩＣＩ’伽１２’となり、最大電界強度が低
下することが図示されている。
（実施例２）
第３図は、第１図と基本的に同じであシ、同一個所には
同一番号が付しである。違いは、第１および第２ドリフ
ト６および６の境界が、フィールド電極１０のほぼ中央
部に位置していることである。第４図に、第３図と位置
的に対応させて電界分布が示しである。第２図の実線と
比べてさらに電界が一様化することが示されている。第
４図において点線は第１図に示す実施例の特性、実線は
第３図に示す実施例の特性を示す。
同一番号が付しである。違いは、第１および第２ドリフ
ト６および６の境界が、フィールド電極１０のほぼ中央
部に位置していることである。第４図に、第３図と位置
的に対応させて電界分布が示しである。第２図の実線と
比べてさらに電界が一様化することが示されている。第
４図において点線は第１図に示す実施例の特性、実線は
第３図に示す実施例の特性を示す。
発明の効果
以上述べてきたように、本発明によれば最大電界が生じ
るゲート端近傍と、その次の電界が生じるフィールド端
近傍とにおいて、ドリフト領域の濃度を異ならしめ電界
ピークを等しくし、またドリフト領域の濃度の変化位置
をフィールド電極の路中央部とすることにより電界の谷
間′をなくすことで極めて一様な電界分布を有するＭＯ
Ｓ型半導体装置が実現される。これにより高耐圧化ある
いは、ドリフト領域の濃度が高められることによジオン
抵抗が低下し、高電流化が達せられるという効果が生じ
る。
るゲート端近傍と、その次の電界が生じるフィールド端
近傍とにおいて、ドリフト領域の濃度を異ならしめ電界
ピークを等しくし、またドリフト領域の濃度の変化位置
をフィールド電極の路中央部とすることにより電界の谷
間′をなくすことで極めて一様な電界分布を有するＭＯ
Ｓ型半導体装置が実現される。これにより高耐圧化ある
いは、ドリフト領域の濃度が高められることによジオン
抵抗が低下し、高電流化が達せられるという効果が生じ
る。
第１図は本発明の第１の実施例におけるＭＯＳ型半導体
装置の断面図、第２図は同装置の電界分布を従来の装置
と比較して示す図、第３図は本発明の第２の実施例にお
けるＭＯ８型半導体装置の断面図、第４図は同装置の電
界分布を第１の実施例と比較して示す図である。 １・・・・・・ｐ型半導体基板、２・・・・・・ゲート
酸化膜、３・・・・・・ゲート、４・・・・・・ソース
、７・・・・・・ドレイン、５・・・・・・第１ドリフ
ト、６・・・・・・第２ドリフト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 χ 主命とのイ）！ 第３図 第４図
装置の断面図、第２図は同装置の電界分布を従来の装置
と比較して示す図、第３図は本発明の第２の実施例にお
けるＭＯ８型半導体装置の断面図、第４図は同装置の電
界分布を第１の実施例と比較して示す図である。 １・・・・・・ｐ型半導体基板、２・・・・・・ゲート
酸化膜、３・・・・・・ゲート、４・・・・・・ソース
、７・・・・・・ドレイン、５・・・・・・第１ドリフ
ト、６・・・・・・第２ドリフト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 χ 主命とのイ）！ 第３図 第４図
Claims (2)
- （１）第１導電型の半導体基板の一主面上にゲート絶縁
膜を介して形成されたゲートと、上記ゲートの一方の端
部直下を含み上記一主面に形成された第２導電型の高濃
度ソース領域と、上記ゲートの他方の端部直下を含み上
記一主面に形成された第２導電型で低濃度の第１ドリフ
ト領域と、上記第１ドリフト領域に継続して上記一主面
に形成された第２導電型で中濃度の第２ドリフト領域と
、上記第２ドリフト領域に継続して上記一主面に形成さ
れた第２導電型で高濃度のドレインコンタクト領域と、
第１、第２ドリフト領域上にゲート絶縁膜よりも厚い層
間絶縁膜を介して形成され上記ソース領域に接続された
フィールド電極とを含んでなる高耐圧ＭＯＳ型半導体装
置。 - （２）第１および第２ドリフト領域の境界が、フィール
ド電極のほぼ中央にあることを特徴とする特許請求の範
囲第１項に記載の高耐圧ＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020329A JPS61180483A (ja) | 1985-02-05 | 1985-02-05 | 高耐圧ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020329A JPS61180483A (ja) | 1985-02-05 | 1985-02-05 | 高耐圧ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180483A true JPS61180483A (ja) | 1986-08-13 |
Family
ID=12024095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60020329A Pending JPS61180483A (ja) | 1985-02-05 | 1985-02-05 | 高耐圧ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180483A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133572A (ja) * | 1986-11-06 | 1988-06-06 | ゼネラル・エレクトリック・カンパニイ | 半導体装置 |
| JPH05218070A (ja) * | 1992-01-30 | 1993-08-27 | Sanyo Electric Co Ltd | Ｍｏｓ電界効果半導体装置 |
| JP2007227746A (ja) * | 2006-02-24 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2013093482A (ja) * | 2011-10-27 | 2013-05-16 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
-
1985
- 1985-02-05 JP JP60020329A patent/JPS61180483A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133572A (ja) * | 1986-11-06 | 1988-06-06 | ゼネラル・エレクトリック・カンパニイ | 半導体装置 |
| JPH05218070A (ja) * | 1992-01-30 | 1993-08-27 | Sanyo Electric Co Ltd | Ｍｏｓ電界効果半導体装置 |
| JP2007227746A (ja) * | 2006-02-24 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2013093482A (ja) * | 2011-10-27 | 2013-05-16 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
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