JPH0671077B2 - 改良したエミッタ領域を具備しタ−ンオフ能力を持ったサイリスタ及びその製造方法 - Google Patents

改良したエミッタ領域を具備しタ−ンオフ能力を持ったサイリスタ及びその製造方法

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JPH0671077B2
JPH0671077B2 JP60000015A JP1585A JPH0671077B2 JP H0671077 B2 JPH0671077 B2 JP H0671077B2 JP 60000015 A JP60000015 A JP 60000015A JP 1585 A JP1585 A JP 1585A JP H0671077 B2 JPH0671077 B2 JP H0671077B2
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Description

【発明の詳細な説明】 本発明はサイリスタに関するものであって、更に詳細に
は、サイリスタの高インピーダンスゲートへ印加される
電圧信号の印加によってターンオフする能力を持ったサ
イリスタに関するものである。
高インピーダンスゲート構造は金属−酸化物−半導体
（MOS）構造として具現化することが可能であり、且つ
興味のあるサイリスタはゲートをバイアスさせることに
よってターンオフする能力を持ったものであるから、興
味のあるサイリスタに対する便宜的な用語はMOSターン
オフサイリスタ（TOT）、即ちMOSTOTである。MOSTOTは
本発明者による発明で本願と同一の出願人に係る1982年
６月24日に出願して米国特許出願第391,620号に開示さ
れている。典型的なMOSTOTは、上掲した特許出願の第９
図に関して記載される如く、多数個の繰り返され同一の
セルを具備した半導体ウエハを有している。各セルは、
連続的に隣接する関係で、Ｐ＋エミッタ領域と、Ｎ−ベ
ース領域と、Ｐベース領域と、Ｎ＋エミッタ領域と、Ｐ
＋ターンオフ領域とを有している。（尚、Ｐ及びＮの後
の「＋」及び「−」の記号は夫々ドーパント濃度が高で
あるか低であるかを表しており、一方これらの記号が無
い場合は中程度のドーパント濃度であることを表してい
る。）アノード電極がＰ＋エミッタ領域に隣接してお
り、且つカソード電極がＮ＋エミッタ領域とＰ＋ターン
オフ領域との両方に隣接している。ゲートが、Ｐベース
領域とＰ＋ターンオフ領域との間に架橋しているＮ＋エ
ミッタ領域の部分であってここではターンオフチャンネ
ルと呼称する部分の上方に絶縁的に離隔されている。こ
のゲートを負にバイアスすると、このターンオフチャン
ネル内に反転層が誘起され、それがＰベース領域とＰ＋
ターンオフ領域とを導通的に接続し、その際にＰベース
領域内のホール（即ち、正電荷電流キャリア）をこのタ
ーンオフチャンネルを介してＰ＋ターンオフ領域へ流し
且つカソード電極へ流す。この様に、このサイリスタは
ゲート動作によってオフされる。
前述したMOSTOTのＮ＋エミッタ領域は、ウエハの上から
見た場合に、その形状が大略正方形であり、且つその上
に配設されるカソード電極への良好なオーミック接触を
与える為に中央に高度にドープした（Ｎ＋）部分を有し
ている。このＮ＋エミッタ領域はその周辺部に一層軽度
にドープ（Ｎ）した部分を有しており、その中に、ウエ
ハの上から見た場合に正方形を呈する経路に大略従っ
て、ターンオフチャンネルが位置されている。Ｐ＋ター
ンオフ領域は、上から見た場合に、大略正方形のループ
して見え、Ｎ＋エミッタ領域に隣接している。Ｐ＋ター
ンオフ領域は、上から見た場合に、Ｎ＋エミッタ領域の
高度にドープ（Ｎ＋）した部分取り囲んでおり、一方そ
れは、上から見た場合に、エミッタ領域の一層軽度にド
ープ（Ｎ）した部分によって取り囲まれている。Ｐ＋タ
ーンオフ領域とＰベース領域との間で一層軽度にドープ
された部分の中に位置されているターンオフチャンネル
はエミッタ領域の一層軽度にドープ（Ｎ）した部分内に
容易に形成され、その際にターンオフチャンネルが導通
することが可能な電流レベル、従ってゲートオフされる
ことの可能なデバイス電流のレベルを増加させている。
単位デバイス面積当たりのターンオフチャンネル長さを
増加させることによってMOSTOT内のターンオフチャンネ
ルが導通することの可能な電流レベルを増加させること
が望ましい。このことは、少なくとも理論的には、Ｎ＋
エミッタ領域の形状を変化させた場合もさせない場合
も、Ｎ又はＮ＋エミッタ領域の寸法を縮小させることに
よって達成することが可能である。例えば、好適な形態
に於いては、Ｎ又はＮ＋エミッタ領域を幅狭で長尺形状
とする。然し乍ら、前述したＮ＋エミッタ領域の全ての
特徴事項を持った（即ち、高及び低ドーパント濃度でＮ
＋ターンオフ領域をその間に具備したＮ導電型半導体物
質）長尺のＮ又はＮ＋エミッタ領域を実現することは困
難であることが知られており、何故ならば各特徴事項は
その形成の為に最小のデバイス面積を必要とするからで
ある。従って、Ｎ又はＮ＋エミッタ領域とカソード電極
との間に良好なオーミック接触を確保する一方、高レベ
ルのデバイス電流をゲート動作によってオフさせる為の
長尺状のＮ又はＮ＋エミッタ領域を持ったMOSTOTを提供
することが望ましい。
MOSTOTにおいてゲートオフされることが可能なデバイス
電流のレベルを増加させる別の方法として、非常に幅狭
で長尺状のＮ又はＮ＋エミッタ領域を形成し、その際に
与えられた寸法のデバイス内におけるＮ又はＮ＋エミッ
タ領域の数を増加させることが望ましい。このことはＮ
又はＮ＋エミッタ領域の両側において存在するターンオ
フチャンネルの数を増加させ、その際にMOSTOTにおいて
ゲートオフさせることの可能なデバイス電流のレベルを
増加させる。
MOSTOTにおいてゲートオフされることの可能なデバイス
電流のレベルを増加させる更に別の方法としては、Ｐベ
ース層内のターンオフ電流（即ち、ホール）が上側のＮ
又はＮ＋エミッタ領域内に現存するターンオフチャンネ
ルへの高度に導電性の経路が与えられる様な方法でＰベ
ース層を実現することが望ましい。更にこのことをター
ンオフチャンネルの導電度を減少させること無しに達成
することが望ましく、この様な減少はＰベース領域全体
のドーパント濃度を増加させた場合に反作用として発生
するものであって、その場合には高度にドープした半導
体物質を反転させることは一層困難だからである。
上述したMOSTOTの構造と相補的なMOSTOTを形成すること
が可能であり、その場合、Ｎ導電型半導体物質の代りに
Ｐ導電型半導体物質を使用することが可能であり、その
逆も又真である。従って、本発明の以下の説明はこのこ
とを銘記して一読すべきである。
本発明は以上の点に鑑みなされたものであって、ターン
オフチャンネルを具備した長尺状のＮ又はＮ＋エミッタ
領域を持ったMOSTOTであって、長尺状のＮ又はＮ＋エミ
ッタ領域がカソード電極と良好なオーミック接触をする
一方ターンオフチャンネルを高レベルのターンオフ電流
を導通させるMOSTOTを提供することを目的とする。
本発明の別の目的とするところは、与えられた寸法のデ
バイスに対してＮ又はＮ＋エミッタ領域の数を増加させ
従ってターンオフチャンネルの数を増加させる為に幅狭
で長尺状のＮ又はＮ＋エミッタ領域を持ったMOSTOTを提
供することである。
本発明の更に別の目的とするところは、ターンオフチャ
ンネルの導電度を減少させること無しに、Ｐベース領域
がホール電流に対して上側に積層されるＮ又はＮ＋エミ
ッタ領域内のターンオフチャンネルへの高度に導電性の
経路を与えるMOSTOTを提供することである。
本発明の付加的な目的は、前述した特徴事項を持ったMO
STOTを製造する方法を提供することである。
前述した目的を達成するMOSTOTの好適な形態において
は、連続的に隣接した関係で、Ｐ＋エミッタ領域と、Ｎ
−ベース領域と、Ｐベース領域と、Ｎ＋主エミッタ部分
と、Ｎチャンネル−エミッタ部分、Ｐ＋ターンオフ部分
とを具備する半導体物質からなるウエハを有している。
ウエハ上には、絶縁層が設けられており、その上には耐
火性物質からなる複数個の平行なゲートフィンガが積層
されている。Ｎチャンネル−エミッタ部分の各々は夫々
の隣接するゲートフィンガ対の間のウエハ内に位置され
ており、且つ各Ｎチャンネル−エミッタ部分は長尺状の
領域を有している。Ｎチャンネル−エミッタ部分はゲー
トフィンガと整合されており、その際にこれらを特に幅
狭の領域として形成することが可能であり、そうするこ
とによって与えられた寸法のデバイスに対してＮチャン
ネル−エミッタ部分の数を増加している。ウエハ内には
更に、Ｎチャンネル−エミッタ部分よりも高いドーパン
ト濃度を持った複数個のＮ＋主エミッタ部分が設けられ
ている。これらのＮ＋主エミッタ部分はそれらの長手方
向をゲートフィンガに対して横断方向に向けて配向され
ており、且つ前記ウエハ内に充分な距離延在してゲート
フィンガ間に位置しているＮチャンネル部分の領域と隣
接している。アノード電極がＰ＋エミッタ領域と隣接し
ており、且つカソード電極がＮ＋主エミッタ部分とＰ＋
ターンオフ部分との両方に隣接している。
Ｎ＋主エミッタ部分はカソード電極へ良好なオーミック
接触を与える一方、一層軽度にドープされているＮチャ
ンネル−エミッタ部分はその中に包含されているターン
オフチャンネル内に高レベルのターンオフ電流を導通さ
せる。
MOSTOTの特に好適な形態においては、Ｐベース領域がそ
のＰベース領域の上部表面と相対的に導電度が向上され
た層を有している。この層はホールに対して高度に導電
性があり、従ってＰベース領域からＮチャンネル−エミ
ッタ部分内に位置されているターンオフチャンネルへの
ホールのターンオフ電流のレベルを増加させる。
MOSTOTを製造する好適な方法においては、Ｐ＋のバルク
の半導体基板を用意し、その上にＮ−半導体物質からな
る第１層をエピタキシャル成長させる。この第1N−エピ
タキシャル層の上部部分内にＰ導電型ドーパントを導入
し、次いで第2N−エピタキシャル層を第1N−エピタキシ
ャル層上にエピタキシャル成長させて被覆する。第２エ
ピタキシャル層の上部表面へ向けてＰ導電型ドーパント
の一部を熱的に上方向へドライブさせて、向上された導
電度の層を持ったＰベース領域を形成する。
第２エピタキシャル層内に、大略互いに平行な複数個の
Ｎ＋主エミッタ部分を拡散又はイオン注入によって形成
する。第２エピタキシャル層上に絶縁層を形成し、該絶
縁層上に互いに大略平行な耐火性物質からなる複数個の
ゲートフィンガを形成する。これらのゲートフィンガは
隣接するゲートフィンガの夫々の各対の間の夫々のＮチ
ャンネル−エミッタ部分に導入する際に注入マスクとし
て使用される。次いで、Ｐ＋ターンオフ部分をウエハ内
に導入し、ゲートフィンガを再度注入マスクとして使用
してその各々を夫々のＮチャンネル−エミッタ部分内に
形成する。Ｎチャンネル−エミッタ部分及びＰ＋ターン
オフ部分は、従って、ゲートフィンガと整合される。ゲ
ートフィンガを互いに非常に近接させて形成することが
可能であるから、Ｎチャンネル−エミッタ部分を非常に
幅狭とすることが可能であり、与えられた寸法のデバイ
スに対してより多くのＮチャンネル部分を設けることが
可能であり、従ってMOSTOTによってゲートオフすること
の可能な電流レベルを一層大きなものとすることを可能
としている。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
第１図は本発明に基づくMOSTOT100の一部を示してい
る。MOSTOT100は、通常デバイスの「活性」領域として
知られている電流担持領域102と、該デバイスの周辺部
近傍に位置されているデバイス終端領域104とを有して
おり、当業者等にとって明らかな如く、該デバイス終端
領域は電流を担持しないがデバイスのブレークダウン電
圧を増加させる為にデバイスの周辺部に発生される電界
の形状を特定する為に使用される。
MOSTOT100は、例えばシリコン等の半導体物質からなる
ウエハを有している。ウエハ106上には、導電性を呈す
る為にＰ又はＮ導電型のドーパントで高度にドープした
金属シリサイドやポリシリコン等の耐火性物質からなる
ゲートフィンガ108及び108′が設けられている。ゲート
フィンガ108は互いに大略平行であり、且つMOSTOT100内
の任意の適宜の位置（不図示）で互いに相互接続されて
いる。ゲートフィンガ108は絶縁体110によってウエハ10
6の上方に離隔されている。絶縁層112によってゲートフ
ィンガ108の上方に離隔されて、カソードメタリゼーシ
ョン114が設けられており、図示を明確化する為に一部
を取り除いてある。活性領域102を終端領域104の両方に
おいてウエハ106の上方にはウエハ106から絶縁体110′
によって離隔されてゲート108′が設けられており、そ
れは、好適には、活性領域102内に完全に配設されてい
る対応する絶縁体110と同時的に形成される。絶縁体11
2′はカソードメタリゼーション114をゲートフィンガ10
8′から離隔させており、好適には、活性領域102内に完
全に配置されて対応する絶縁体112と同時的に形成され
る。ゲートフィンガ108′の大きな面積の直上に（この
大きな面積の一部のみ図示してある）、外部回路（不図
示）との電気的接触するためにボンディングパッドメタ
リゼーション116が設けられている。ウエハ106の下側上
に、アノードメタリゼーション118が設けられており、
それは、MOSTOT100上のカソードメタリゼーションと共
に、MOSTOT100の主電流担持電極を構成している。
ウエハ106内には、連続的に隣接した関係で、Ｐ＋エミ
ッタ領域122と、Ｎ−ベース領域124と、Ｐベース領域12
6と、Ｎチャンネル−エミッタ部分128と、Ｐ＋ターンオ
フ部分130とが設けられている。第１図にはＰベース領
域126は１つのみ示してあるが、MOSTOT100は、１つを越
えた数のＰベース領域を有することが可能であって、各
付加的なＰベース領域内に対応するＮチャンネル−エミ
ッタ部分及びＰ＋ターンオフ領域が設けられる。
Ｐベース領域126は、Ｎチャンネル−エミッタ部分128の
下側に配設されており且つ絶縁層110の直下のＰベース
領域126の上部表面と相対的に向上された導電度を持っ
たＰ層132を有している。Ｐベース領域126内にＰ層132
を設けることによって２つの所望の目的を達成する。第
１に、Ｐベース領域126内の向上された横方向ホール電
流は高度に導電性のＰ層132の存在によって促進され、
ゲートフィンガ108及び108′を適切にバイアスさせるこ
とによってＰベース領域126からカソード114へのターン
オフ（ホール）電流を一層高レベルとさせている。この
ことは、更にMOSTOT100においてゲートオフさせること
の可能なデバイス電流のレベルを増加させている。第２
に、それはＮチャンネル−エミッタ部分128のドーパン
ト濃度における減少を、好適には、約（１又は２）×10
17ドーパント原子／cc以下の値、更に好適には、（１又
は２）×1016ドーパント原子／cc以下の値とさせること
を可能としている。従って、Ｎチャンネル−エミッタ部
分128のターンオフチャンネル134はより簡単に「反転」
し、即ちターンオフチャンネル134上方に絶縁して離隔
されているゲートフィンガ108及び108′を適宜バイアス
させることによって電子よりもホールの数を一層多くさ
せることが可能である。このことは、ターンオフチャン
ネル134を介してＰベース126からカソード114へ引かれ
るターンオフホール電流（不図示）を増加させるので、
MOSTOT100内でゲートオフ動作させることの可能なデバ
イス電流のレベルが増加される。
Ｐベース領域126を形成するのと同一のプロセスステッ
プ（後述する）において、デバイス終端領域104内にＰ
フィールドリング136を形成させることが可能である。
Ｐフィールドリング136は、絶縁層110の直下に、Ｐフィ
ールドリング136の上部表面と相対的に導電度を向上さ
せたＰ層138を有しており、従って構造的にはＰベース
領域126に類似している。
MOSTOT100内でゲートオフ動作させることの可能な電流
レベルを増加させる為に、ゲートフィンガ108が非常に
小さな横方向間隔140を有するものであることが望まし
い。この為に、Ｎチャンネル−エミッタ部分128とＰ＋
ターンオフ部分130とがゲートフィンガ108に整合されて
いることが望ましい。所望の整合を得る為の好適な方法
を以下説明する。各夫々のＮチャンネル−エミッタ部分
128は隣接するゲートフィンガ108の夫々の対の間におい
てウエハ106内に位置されており、Ｐ＋ターンオフ部分1
30の各々は夫々のＮチャンネル−エミッタ部分128内に
位置されている。
ウエハ106内には、付加的に、Ｎ＋主エミッタ部分142が
設けられており、それらは互いに大略平行であって且つ
ゲートフィンガ108に対して横断方向に配向されてい
る。Ｎ＋主エミッタ領域142はＰチャンネル−エミッタ
部分128をカソードメタリゼーション114へ電気的に接続
させている。然し乍ら、図面では、このメタリゼーショ
ン114は簡略化の為に一部除去して示してある。各Ｎ＋
主エミッタ部分は第１図中右側へ充分な距離延在して最
も右側のＮチャンネル−エミッタ部分128と交差してい
る。Ｎ＋エミッタ部分142の横方向幅144は好適には約１
又は２ミクロンであり、主デバイス電流はＮ主エミッタ
部分142を介して流れるので、一層狭い幅144はMOSTOT10
0の電流担持能力を著しく減少させる。隣接するＮ＋主
エミッタ部分142間の間隔146は、幅144の少なくとも約1
0倍の大きさとすべきである。このことは、隣接するＮ
＋主エミッタ部分間のターンオフチャンネル134に対し
て大きな長さ146を与えることによってMOSTOT100におけ
る高電流ターンオフ能力を確保する。以下に詳述する如
く、Ｐ＋主エミッタ部分142は、好適には、臨界的な整
合工程を使用すること無しに設けることが可能である。
第１図のＮ＋主エミッタ部分142の変形例をＮ＋主エミ
ッタ部分142′として第２図に詳細に図示してある。第
２図の構成においては、変形したＰ＋ターンオフ部分13
0′は完全にＮ＋主エミッタ部分142′の一部の上に積層
している。このことは、好適に、Ｐ＋ターンオフ部分13
0′が高ドーパント濃度を持つことを可能とさせ、それ
は部分130′とカソードメタリゼーション114との間にオ
ーミック接触を形成することを容易としている。Ｎ＋主
エミッタ部分142′は、部分142′の一体的な領域（不図
示）をウエハ106の上部表面へ延在させ且つカソード114
と隣接させることによってカソード114へ電気的に短絡
されている。
第１図に戻って、Ｎ＋主エミッタ部分142を製造する手
順に付いて説明する。これらの部分142はゲートフィン
ガ108の形成の前か又は後に形成することが可能であ
る。前に形成する場合には、各Ｎ＋主エミッタ部分42は
複数個のゲートフィンガ108の下側の長尺状領域を有し
ている。この場合、部分142は好適にはマスク（不図
示）をＰベース領域126の周辺部148に整合させて形成す
る。この整合は臨界的なものでは無い。何故ならば、周
辺部148と最も右側のＮチャンネル−エミッタ部分128と
の間の公差150の余裕は大きなものとすることが可能で
あって、例えば10ミクロンとすることが可能である。絶
縁層110が未だウエハ106を被覆していない限り、Ｎ＋主
エミッタ部分142は好適には拡散によって導入させる。
ゲートフィンガ108を形成した後にＮ＋主エミッタ部分1
42を形成する場合には、各部分142は、互いに長手軸に
沿って（最右端部分142に対して矢印147で示してある）
整合されており且つゲートフィンガ108の下側ではなく
その間に位置されている複数個のセグメントを有してい
る。何故ならば、ゲートフィンガ108は部分142を導入さ
せる際のドーパントマスクとして機能するからである。
絶縁層110がゲートフィンガ108の間に存在している場合
には、部分142を導入する為にイオン注入な適切なドー
パント技術であり、一方デバイスメタリゼーションの前
に絶縁層110を除去した場合には、例えば、拡散が好適
な技術である。この場合も、前述した如く、公差150の
余裕が幅広であるから、Ｎ＋主エミッタ部分142のＰベ
ース領域126に対しての臨界的な整合条件は存在しな
い。更に、Ｎ＋主エミッタ部分142はその配向状態がこ
の様なゲートフィンガ108に対して単に横断方向である
ことを必要とするだけであるから、ゲートフィンガ108
に対する臨界的な整合条件も存在しない。
MOSTOT100の動作に付いて説明すると、１箇所又はそれ
以上の箇所において相互接続されているゲートフィンガ
108及び108′は正電圧（カソード114に対して）でバイ
アスされており、それはゲートフィンガ108′の下側で
Ｐベース126の部分152内に電子に対して導通性の反転チ
ャンネルを誘起するのに充分な大きさのものである。従
って、Ｎ＋主エミッタ部分142とＮチャンネル−エミッ
タ部分128とＰベース部分152内の反転チャンネルを介し
てカソード114からＮ−ベース領域124への電子に対する
電流経路が与えられる。この様なＮ−ベース領域124へ
の電子の供給は、当業者にとって明らかな態様でMOSTOT
100をターンオンさせる。MOSTOT100をゲートオフさせる
為には、ゲートフィンガ108を充分な大きさの負の電圧
でバイアスし、Ｎチャンネル−エミッタ部分128内でタ
ーンオフチャンネル134内にホールに対して導電性であ
る反転チャンネルを誘起させる。従って、Ｐ層132（Ｐ
ベース領域126内の横方向ホールの移動に対して）とタ
ーンオフチャンネル134とＰ＋ターンオフ部分130とを介
してＰベース領域126からカソード114へホール電流経路
が確立される。Ｐベース領域126から充分なレベルのホ
ール電流を引出すことによって、当業者等にとって明ら
かな態様で、MOSTOT100をターンオフさせる。
次に、第3A図乃至第3K図を参照して、夫々Ｐ層132及び1
38を内部に包含したＰベース領域126及びＰフィールド
リング136を形成する好適な方法に付いて説明する。更
に、これらの図面に関連して、Ｎ＋エミッタ領域部分12
8とＰ＋ターンオフ領域部分130とを形成する好適な方法
に付いて説明するが、この方法は隣接するゲートフィン
ガ108間の間隔140（第１図）にとって所望の低い値を与
えることが可能なものである。第3A図乃至第3K図は、第
１図のMOSTOT100の図示した部分の右の断面を示してい
る。
第3A図を参照して、Ｐ層132及び138の形成に付いて説明
する。これらの想像線で示した層132及び138は、酸化物
マスク300を使用してドーパント原子を適宜拡散か又は
イオン注入で導入させ、層132及び138の位置を画定す
る。これらの層132及び138が導入される時に、ウエハ10
6は単に部分的に形成され、Ｐ＋エミッタ領域122を構成
するバルクの基板と、バルクの基板122の上に成長され
た第１エピタキシャル層302とを有している。
第3B図に示した如く、酸化物マスク300を除去し、且つ
第１層302の上に第２エピタキシャル層304を成長させて
Ｐ層132及び138を被覆する。
第3C図に示した如く、加熱によって下方向及び横方向へ
ドライブされるか、又は上方向へ拡散され、想像線で示
した如く、Ｐ層132と138とを夫々包含するＰベース領域
126とＰフィールドリング136とを形成する。第3C図にお
いて、Ｐベース領域126とＰフィールドリング136とはウ
エハ106の頂部へ上方向へドライブされると共に下方向
及び横方向へドライブされたものとして示してある。Ｐ
ベース領域126及びＰフィールドリング136のこれらの最
終的な形状は典型的に１つ又はそれ以上の連続的なドラ
イブによって得られる。然し乍ら、説明を簡単化する為
に、これらの領域の最終的な形状を図示してある。
次に第3D図に示した如く、典型的に厚さが約800Åの薄
い酸化膜を、好適に熱成長による二酸化シリコン110aか
らウエハ106の上に形成する。これに続いて、好適には
窒化シリコンからなる窒化物層110bを酸化物層110aの上
に形成する。窒化物層110bは典型的に400Åの厚さを有
しており、熱酸化を阻止すると共に後述する爾後の製造
工程において使用する酸化物エッチャントによるエッチ
ングを阻止する。窒化物層110bはその上への酸化物の熱
成長を阻止する別の物質からなる絶縁層で置換すること
が可能である。好適にはポリシリコンからなるゲート電
極層108を窒化物層110bの上に付着させ、次いで導電性
とさせる為に好適にはＮ導電型ドーパントで少なくとも
約1020ドーパント原子／ccの濃度へ高度にドープさせ
る。
第3E図は、ポリシリコン108″を互いに大略平行であり
且つその各々が長尺状部分を有している長尺ゲートフィ
ンガ108及び108′へパターン形成する状態を示してい
る。ゲートフィンガ108はMOSTOT100内の適宜の箇所（不
図示）で互いに相互接続されている。
次に、第3F図に示した如く、Ｎチャンネル−エミッタ部
分128を、ゲートフィンガ108及び108′をドーパントマ
スクとして使用する一方部分128をウエハ106の上部部分
へ絶縁層110を介してのイオン注入によって形成する手
順において形成する。図示の簡単化の為に、Ｎチャンネ
ル−エミッタ部分128はそれらの最終的な形状で示して
あるが、それらはMOSTOT100の製造における爾後の１つ
又はそれ以上の加熱工程の間にそれらの最終的な位置へ
熱的にドライブされる前の初期的な状態では一層幅狭で
ある。第3F図から理解される如く、Ｎチャンネル−エミ
ッタ部分228はゲートフィンガ108に整合しており、その
際に隣接するゲートフィンガ108間に小さな横方向間隔1
40′を与えることを可能としている。
第3G図に示した如く、Ｎチャンネル−エミッタ部分128
のイオン注入に続いて、想像線で示した如く、Ｐ＋ター
ンオフ部分130のイオン注入を再度ゲートフィンガ108を
ドーパントマスクとして使用して実施する。図示を簡単
化する為に、Ｐ＋ターンオフ部分130は、MOSTOT100の製
造における爾後の１つ又はそれ以上の工程における注入
したドーパントの熱的ドライブによって得られる最終的
な形状で示してある。Ｎチャンネル−エミッタ部分128
とＰ＋ターンオフ部分130の両方がゲートフィンガ108に
整合しているので、隣接するゲートフィンガ108の間の
間隔140′を容易に小さくすることが可能であるので、
これらの領域を非常に幅狭とさせることが可能である。
従って、ターンオフチャンネル134の密度は大きいの
で、Ｐベース領域126内のターンオフホール電流（不図
示）はターンオフチャンネル134（ゲートフィンガ108下
側のＮチャンネル−エミッタ部分128内に位置してい
る）へ到達する短い移動距離を有している。
Ｎチャンネル−エミッタ部分18（第3F図）及びＰ＋ター
ンオフ部分130（第3G図）をイオン注入で形成する代り
に、これらの部分を、例えばMOSTOT100の上表面にメタ
リゼーションを付与する（後述する）直前に隣接するゲ
ートフィンガ108間の絶縁層110の部分を除去したMOSTOT
100の製造プロセスにおける爾後の時点で拡散によって
形成することも可能である。
第3H図に示した如く、ゲートフィンガ108の上に厚い酸
化膜112を熱成長させ、ゲートフィンガ108を爾後にMOST
OT100の上表面へ付与されるメタリゼーション（不図
示）から絶縁的に分離させる。この厚い酸化膜112は典
型的に熱成長させた酸化物からなる3000Åの層を有して
いる。それは酸化物層110aよりも数倍厚いものでなけれ
ばならず、後述する如く、酸化物層110の選択部分が完
全に除去される爾後のエッチングの際にその外側部分の
みが除去されるに過ぎない。
メタリゼーションをＰ＋ターンオフ部分130と接触させ
る為には、最初に、隣接するゲートフィンガの間の窒化
物層110bを第3I図に示した如く部分的に除去する。酸化
物層110a及び112よりも一層早い速度で窒化シリコン110
bをエッチする適宜のエッチャントを使用することが可
能であり、この場合の適切なエッチャントとしては加熱
燐酸がある。第２に、第3J図に示した如く、隣接するゲ
ートフィンガ108間の薄い酸化物層110aの部分は軽度の
酸化物エッチで除去され、絶縁層112の厚さが一層厚い
為にゲートフィンガ108上の酸化物112の一部のみが除去
される。第3J図におけるゲートフィンガ108′上の絶縁
層112′の右側部分304が次に別のパターニング工程で除
去され、ゲート108′への電気的なアクセスを提供す
る。
酸化物層112′の部分304を除去した後に、第3K図に示し
た如く、MOSTOT100の上表面へメタリゼーションを付与
し、このメタリゼーションを図示した如くパターニング
してＰ＋ターンオフ部分130に隣接したカソードメタリ
ゼーション114及びゲートフィンガ108′に隣接する離隔
したゲートボンデイングパッド116を与える。メタリゼ
ーション118はウエハ106の下側にも付与してアノード電
極を構成するが、このメタリゼーションは典型的にMOST
OT100の上表面にメタリゼーションを付与する工程の後
に実施する。
以上は、非臨界的に整合したＮ＋主エミッタ領域を具備
するMOSTOTに付いて説明している。好適にはこのMOSTOT
は、Ｐベース領域の上部表面と相対的に導電性が向上さ
れている層を具備するＰベース領域を有しており、MOST
OTにおいてゲートオフされるべきデバイス電流のレベル
を一層高くすることを可能としている。更に、このMOST
OTは、好適には、Ｎチャンネル−エミッタ部分とＰ＋タ
ーンオフ部分とを有しており、それらの各々は好適には
MOSTOTのゲートフィンガと整合されていてMOSTOTによっ
てゲートオフされることの可能なデバイス電流のレベル
を一層高くさせている。付加的に記載したこととして
は、MOSTOT内に、非臨界的に整合させたＮ＋エミッタ主
エミッタ部分、導電度を向上させた層を具備したＰベー
ス領域、及びその各々が夫々のゲートフィンガ対に整合
されるＮチャンネル−エミッタ部分とＰ＋ターンオフ部
分の組み合わせを製造する方法に付いてである。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、上述
した導電度を向上させたＰベース領域は上掲した米国特
許出願第341,670号に開示されている様な別のMOSTOTに
組み込むことも可能である。この場合には、夫々のMOST
OTにおいてゲートオフすることの可能な最大デバイス電
流を増加させる。更に、1982年10月４日に出願した本願
出願と同一の発明者及び出願人に係る米国特許出願第43
2,614号に基づいて本明細書に記載したMOSTOTをＰ＋タ
ーンフフ部分を設けずに製造することが可能である。
【図面の簡単な説明】
第１図は本発明に基づくMOSTOTを示した一部を切り欠い
た斜視図、第２図は第１図のサイリスタに使用すること
の可能な別のＮ＋エミッタ領域の部分斜視図、第3A図乃
至第3K図は第１図のMOSTOTを製造する例示的なプロセス
の各段階を示した断面図であって特に第１図のMOSTOTの
右側に図示した面のデバイスの構造を製造する詳細を示
した各断面図、である。 （符合の説明） 100:MOSTOT 102:電流担持領域（活性領域） 104:デバイス終端領域 106:ウエハ 108:ゲートフィンガ 110:絶縁体 112:絶縁層 114:カソードメタリゼーション

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ターンオフ能力を持ったサイリスタにおい
    て、 （ａ） 重畳した層として第１エミッタ領域（122）と
    第１及び第２ベース領域（124,126）と第２エミッタ領
    域とを具備する半導体物質からなるウエハ（106）が設
    けられており、 （ｂ） 前記ウエハの主表面上方に耐火性物質からなる
    複数個の基本的に平行なゲートフィンガ（108,108′）
    が配設されており、 （ｃ） 前記ゲートフィンガ（108,108′）を前記ウエ
    ハから離隔させている絶縁層（110,110′）が前記ウエ
    ハ（106）上に配設されており、 （ｄ） 前記第２エミッタ領域は、主電極（114）へ接
    続されている主エミッタ部分（142,142′）とターンオ
    フチャンネル（134）を具備するチャンネル−エミッタ
    部分（128）とから構成されており、 （ｅ） 前記主エミッタ部分（142,142′）は前記チャ
    ンネル−エミッタ部分と同一の導電型であり且つ前記チ
    ャンネル−エミッタ部分（128）のドーパント濃度より
    も高いドーパント濃度を有しており、 （ｆ） 前記チャンネル−エミッタ部分（128）の各々
    は、対応する対の隣接するゲートフィンガ（108,10
    8′）の下側でそれらの間を延在して前記ウエハ（106）
    の上部部分内に位置しており、 （ｇ） 複数個の基本的に平行な主エミッタ部分（142,
    142′）が、前記ゲートフィンガ（108,108′）に対して
    横断する方向に配向されており、前記主エミッタ部分
    （142,142′）は前記チャンネル−エミッタ部分（128）
    と交差するように前記ウエハ内を延在しており、且つ隣
    接する主エミッタ部分（142,142′）間の間隔が少なく
    ともその幅（144）の10倍に設定されていることを特徴
    とするサイリスタ。
  2. 【請求項２】特許請求の範囲第１項において、前記チャ
    ンネル−エミッタ部分（128）が前記ゲートフィンガ（1
    08,108′）と整合していることを特徴とするサイリス
    タ。
  3. 【請求項３】特許請求の範囲第１項又は第２項におい
    て、各チャンネル−エミッタ部分（128）内にターンオ
    フ部分（130,130′）が配設されていることを特徴とす
    るサイリスタ。
  4. 【請求項４】特許請求の範囲第１項において、前記主エ
    ミッタ部分の各々が前記ゲートフィンガ（108,108′）
    下側を連続的に延在していることを特徴とするサイリス
    タ。
  5. 【請求項５】特許請求の範囲第１項において、前記第２
    ベース領域（126）が、前記主エミッタ部分（142）下側
    に延在しており且つ前記第２ベース領域の上部表面より
    も高い導電度を有する層（132）を具備するすることを
    特徴とするサイリスタ。
JP60000015A 1983-12-30 1985-01-04 改良したエミッタ領域を具備しタ−ンオフ能力を持ったサイリスタ及びその製造方法 Expired - Fee Related JPH0671077B2 (ja)

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