JPH0752770B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPH0752770B2 JPH0752770B2 JP60216401A JP21640185A JPH0752770B2 JP H0752770 B2 JPH0752770 B2 JP H0752770B2 JP 60216401 A JP60216401 A JP 60216401A JP 21640185 A JP21640185 A JP 21640185A JP H0752770 B2 JPH0752770 B2 JP H0752770B2
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- Japan
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- 239000002184 metal Substances 0.000 claims description 26
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- 239000004065 semiconductor Substances 0.000 claims 3
- 238000009792 diffusion process Methods 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、導電変調型MOSFETに関する。
〔発明の技術的背景とその問題点〕 近年、電力用スィッチング素子として、DSA（Diffusion
Self Align）法によりソースおよびチャネル領域を形
成するパワーMOSFETが市場に現れている。しかしこの素
子は1000V以上の高耐圧ではオン抵抗が高くなってしま
い、大電流を流すことが難しい。これに代わる有力な素
子として、ドレイン領域にソースとは逆の導電型層を設
けることにより高抵抗層に導電変調を起こさせてオン抵
抗を下げるようにした、いわゆる導電変調型MOSFETが知
られている。その基本的な構造を第４図に示す。11はP+
−Si基板であって、この上に低不純物濃度の高濃度n-層
12が形成され、このn-層12の表面にDSA法により複数の
島状Ｐベース層13とn-ソース層14が形成されている。即
ちＰベース層13を拡散形成した拡散窓をそのままn+ソー
ス層14の拡散窓の一部として用いて二重拡散するするこ
とにより、Ｐベース層13の端部に自己整合的にチャネル
領域19を残した状態でn+ソース層14が形成される。そし
て、チャネル領域19上にはゲート絶縁膜15を介してゲー
ト電極16が形成され、ソース層14上にはベース層13に同
時にオーミックコンタクトするソース電極17が形成され
る。基板11の裏面にはドレイン電極18が形成されてい
る。さらにゲート電極を素子の外部に取出すため素子の
一部でゲート電極16にはアルミニウムなとの金属ゲート
電極21がオーミックコンタクトされ、この金属電極21の
下のn-層12にはp+層22が設けられている。
Self Align）法によりソースおよびチャネル領域を形
成するパワーMOSFETが市場に現れている。しかしこの素
子は1000V以上の高耐圧ではオン抵抗が高くなってしま
い、大電流を流すことが難しい。これに代わる有力な素
子として、ドレイン領域にソースとは逆の導電型層を設
けることにより高抵抗層に導電変調を起こさせてオン抵
抗を下げるようにした、いわゆる導電変調型MOSFETが知
られている。その基本的な構造を第４図に示す。11はP+
−Si基板であって、この上に低不純物濃度の高濃度n-層
12が形成され、このn-層12の表面にDSA法により複数の
島状Ｐベース層13とn-ソース層14が形成されている。即
ちＰベース層13を拡散形成した拡散窓をそのままn+ソー
ス層14の拡散窓の一部として用いて二重拡散するするこ
とにより、Ｐベース層13の端部に自己整合的にチャネル
領域19を残した状態でn+ソース層14が形成される。そし
て、チャネル領域19上にはゲート絶縁膜15を介してゲー
ト電極16が形成され、ソース層14上にはベース層13に同
時にオーミックコンタクトするソース電極17が形成され
る。基板11の裏面にはドレイン電極18が形成されてい
る。さらにゲート電極を素子の外部に取出すため素子の
一部でゲート電極16にはアルミニウムなとの金属ゲート
電極21がオーミックコンタクトされ、この金属電極21の
下のn-層12にはp+層22が設けられている。
この導電変調型MOSFETでは、ソース層14からチャネル領
域19を通ってn-層12に注入される電子電流に対して、p+
基板11から正孔注入が起こり、この結果n-層12には多量
のキャリア蓄積による導電変調が起る。n-層12に注入さ
れた正孔電流はｐベース層13のソース層14直下を通り、
ソース電極17へ抜ける。
域19を通ってn-層12に注入される電子電流に対して、p+
基板11から正孔注入が起こり、この結果n-層12には多量
のキャリア蓄積による導電変調が起る。n-層12に注入さ
れた正孔電流はｐベース層13のソース層14直下を通り、
ソース電極17へ抜ける。
この構造はサイリスタと似ているがサイリスタ動作はし
ない。ソース電極17がｐベース層13とn+ソース層14を短
絡してサイリスタ動作を阻止しており、ゲート・ソース
間電圧を零とすれば素子はターンオフする。またこの構
造は従来のパワーMOSFETとも似ているが、ドレイン領域
パワーMOSFETとは逆の導電型層を設けて、バイポーラ動
作を行わせている点で異なる。
ない。ソース電極17がｐベース層13とn+ソース層14を短
絡してサイリスタ動作を阻止しており、ゲート・ソース
間電圧を零とすれば素子はターンオフする。またこの構
造は従来のパワーMOSFETとも似ているが、ドレイン領域
パワーMOSFETとは逆の導電型層を設けて、バイポーラ動
作を行わせている点で異なる。
この導電変調型MOSFETは、高耐圧化した場合にも、従来
のパワーMOSFETに比べて導電変調の結果として十分低い
オン抵抗が得られる。
のパワーMOSFETに比べて導電変調の結果として十分低い
オン抵抗が得られる。
しかしながらこの導電変調型MOSFETにも未だ問題があ
る。即ち素子を流れる電流密度が大きくなると、ソース
層14下の横方向抵抗による電圧降下が大きくなる。そし
てｐベース層13とn+ソース層14の間が順バイアスされる
ようになるとサイリスタ動作に入り、ゲート・ソース間
バイアスを零にしても素子がオフしない、いわゆるラッ
チアップ現象を生じる。
る。即ち素子を流れる電流密度が大きくなると、ソース
層14下の横方向抵抗による電圧降下が大きくなる。そし
てｐベース層13とn+ソース層14の間が順バイアスされる
ようになるとサイリスタ動作に入り、ゲート・ソース間
バイアスを零にしても素子がオフしない、いわゆるラッ
チアップ現象を生じる。
この問題を解決するために従来は、第４図に示すよう
に、p+層20を拡散形成して、ｐベース層13の抵抗を下げ
ることが行われている。
に、p+層20を拡散形成して、ｐベース層13の抵抗を下げ
ることが行われている。
ここで、この様な素子のソース層は第４図に示す様に、
WSのくりかえしピッチ長で配列され、この一つのソース
領域からソース電極17に流れる電流の範囲は、一辺がWS
の四角形の面積S1に等しい。しかし、金属ゲート電極21
に隣接するソース領域では、前記面積S1のほか、金属ゲ
ート電極領域幅WGの1/2すなわちWG/2とソース層のくり
かえしピッチ長WSでかこまれる四角形の領域の電流がソ
ース電極虚17に流れ、金属ゲート電極21に隣接するソー
ス領域では、金属ゲート電極21から離れたソース領域よ
りも、電流密度が大きくなる。したがって、ラッチアッ
プ現象は常にこの金属ゲート電極に隣接するソース領域
で発生し、これがラッチアップ電流の低下の一因となっ
ていた。
WSのくりかえしピッチ長で配列され、この一つのソース
領域からソース電極17に流れる電流の範囲は、一辺がWS
の四角形の面積S1に等しい。しかし、金属ゲート電極21
に隣接するソース領域では、前記面積S1のほか、金属ゲ
ート電極領域幅WGの1/2すなわちWG/2とソース層のくり
かえしピッチ長WSでかこまれる四角形の領域の電流がソ
ース電極虚17に流れ、金属ゲート電極21に隣接するソー
ス領域では、金属ゲート電極21から離れたソース領域よ
りも、電流密度が大きくなる。したがって、ラッチアッ
プ現象は常にこの金属ゲート電極に隣接するソース領域
で発生し、これがラッチアップ電流の低下の一因となっ
ていた。
本発明は以上の問題に鑑みてなされたもので、金属ゲー
ト電極に隣接するソース領域で発生するラッチアップ現
象を防止し、ラッチアップ電流の増大を図った導電変調
型MOSFETを提供することを目的とする。
ト電極に隣接するソース領域で発生するラッチアップ現
象を防止し、ラッチアップ電流の増大を図った導電変調
型MOSFETを提供することを目的とする。
本発明にかかる導電変調型MOSFETは、金属ゲート電極に
隣接するゲート電極の開孔部の金属ゲート電極に対向す
る部分でのチャネル電流が他の領域のそれより小さくな
るように設定したことを特徴とする。
隣接するゲート電極の開孔部の金属ゲート電極に対向す
る部分でのチャネル電流が他の領域のそれより小さくな
るように設定したことを特徴とする。
本発明によれば、金属ゲート電極に隣接するソース領域
でのラッチアップ現象がなくなり、ラッチアップ電流の
増大を図った導電変調型MOSFETを実現することが可能と
なる。
でのラッチアップ現象がなくなり、ラッチアップ電流の
増大を図った導電変調型MOSFETを実現することが可能と
なる。
本発明の実施例は以下に説明する。
第１図は一実施例の導電変調型MOSFETを示すもので、
（ａ）は模式的平面図、（ｂ）は（ａ）のＡ−Ａ′断面
図、（ｃ）は（ａ）のＢ−Ｂ′断面図である。第４図と
対応する部分にはそれらと同じ符号を付してある。これ
を製造工程に従って説明する。ドレインとなるp+Si基板
11を用意し、これにエピタキシャル成長により低不純物
濃度で比抵抗50Ω・cm以上のn-層12を100μｍ程度形成
する。次にこのn-層12の表面を酸化してゲート酸化膜15
を形成し、その上に5000ÅのポリSi膜によるゲート電極
16を形成する。この後ゲート電極16をマスクとしてボロ
ンを８μｍ程度拡散してｐベース層13を形成する。
（ａ）は模式的平面図、（ｂ）は（ａ）のＡ−Ａ′断面
図、（ｃ）は（ａ）のＢ−Ｂ′断面図である。第４図と
対応する部分にはそれらと同じ符号を付してある。これ
を製造工程に従って説明する。ドレインとなるp+Si基板
11を用意し、これにエピタキシャル成長により低不純物
濃度で比抵抗50Ω・cm以上のn-層12を100μｍ程度形成
する。次にこのn-層12の表面を酸化してゲート酸化膜15
を形成し、その上に5000ÅのポリSi膜によるゲート電極
16を形成する。この後ゲート電極16をマスクとしてボロ
ンを８μｍ程度拡散してｐベース層13を形成する。
次に、後に設ける金属ゲート電極21に隣接するゲート電
極16の開孔部の一部に酸化膜（図示せず）を形成し、こ
の酸化膜とゲート電極16をマスクとしてソース層形成の
ためのドーズ量５×1015/cm2のAsイオン注入を行ない、
熱処理してn+ソース層14を形成する。この後、ｐベース
層13内に高濃度のp+層20を拡散形成し、このp+層20とn+
ソース層14にコンタクトするソース電極17と、ゲート電
極16とコンタクトする金属ゲート電極21を形成する。基
板裏面にはＶ−Ni−Au膜の蒸着によりドレイン電極18を
形成する。
極16の開孔部の一部に酸化膜（図示せず）を形成し、こ
の酸化膜とゲート電極16をマスクとしてソース層形成の
ためのドーズ量５×1015/cm2のAsイオン注入を行ない、
熱処理してn+ソース層14を形成する。この後、ｐベース
層13内に高濃度のp+層20を拡散形成し、このp+層20とn+
ソース層14にコンタクトするソース電極17と、ゲート電
極16とコンタクトする金属ゲート電極21を形成する。基
板裏面にはＶ−Ni−Au膜の蒸着によりドレイン電極18を
形成する。
第１から明らかな様に、本実施例では、金属ゲート電極
21に隣接するゲート電極16の開孔部の金属ゲートに対向
する部分にはn+ソース層が形成されていない。この結
果、金属ゲート電極の下の領域からソース電極17に流入
する電流はn+ソース層14の下を通らず、直接ソース電極
17に流れる。従って、従来の構造の様な金属ゲート電極
の下の領域からソース電極17に流れる電流の影響による
ラッチアップ電流の低下はなくなり、ラッチアッフ電流
の増大が図れる。なお、本実施例ではn+ソース層を形成
しない方法として選択拡散法を説明したが、n+ソース層
を拡散した後、エッチングによって部分的にn+ソース層
を除去しても同様の効果が得られる。
21に隣接するゲート電極16の開孔部の金属ゲートに対向
する部分にはn+ソース層が形成されていない。この結
果、金属ゲート電極の下の領域からソース電極17に流入
する電流はn+ソース層14の下を通らず、直接ソース電極
17に流れる。従って、従来の構造の様な金属ゲート電極
の下の領域からソース電極17に流れる電流の影響による
ラッチアップ電流の低下はなくなり、ラッチアッフ電流
の増大が図れる。なお、本実施例ではn+ソース層を形成
しない方法として選択拡散法を説明したが、n+ソース層
を拡散した後、エッチングによって部分的にn+ソース層
を除去しても同様の効果が得られる。
第２図は、他の実施例で、金属ゲート電極21に隣接する
ゲート電極の開孔部には、全くn+ソース層を形成しない
ようにしたもので、この部分でのラッチアップ現象はな
くなり、より効果的にラッチアップ電流の増大が図れ
る。
ゲート電極の開孔部には、全くn+ソース層を形成しない
ようにしたもので、この部分でのラッチアップ現象はな
くなり、より効果的にラッチアップ電流の増大が図れ
る。
第３図は、他の実施例で、金属ゲート電極21の下に設け
らるp+層22を金属ゲート電極21に隣接するゲート電極の
開孔部の下まで達する様にしたものである。この様な構
成にすると、このゲート電極の開孔部領域のｐベース層
13の不純物濃度が高くなり、この領域のチャネルのしき
い値が高くなって、N+ソース層14からの電子注入が抑制
される。この結果、この領域でのチャネル電流が減少
し、この領域のラッチアップ現象を効果的に防止でき
る。
らるp+層22を金属ゲート電極21に隣接するゲート電極の
開孔部の下まで達する様にしたものである。この様な構
成にすると、このゲート電極の開孔部領域のｐベース層
13の不純物濃度が高くなり、この領域のチャネルのしき
い値が高くなって、N+ソース層14からの電子注入が抑制
される。この結果、この領域でのチャネル電流が減少
し、この領域のラッチアップ現象を効果的に防止でき
る。
第１図（ａ），（ｂ），（ｃ）は本発明の一実施例の平
面図とそのＡ−Ａ′,B−Ｂ′断面図、第２図（ａ），
（ｂ），（ｃ）は他の実施例の平面図とそのＡ−Ａ′,B
−Ｂ′断面図、第３図（ａ），（ｂ），（ｃ）は更に他
の実施例の平面図とそのＡ−Ａ′,B−Ｂ′断面図、第４
図（ａ），（ｂ），（ｃ）は、従来の導電変調型MOSFET
の平面図とそのＡ−Ａ′,B−Ｂ′断面図である。
面図とそのＡ−Ａ′,B−Ｂ′断面図、第２図（ａ），
（ｂ），（ｃ）は他の実施例の平面図とそのＡ−Ａ′,B
−Ｂ′断面図、第３図（ａ），（ｂ），（ｃ）は更に他
の実施例の平面図とそのＡ−Ａ′,B−Ｂ′断面図、第４
図（ａ），（ｂ），（ｃ）は、従来の導電変調型MOSFET
の平面図とそのＡ−Ａ′,B−Ｂ′断面図である。
Claims (3)
- 【請求項１】ドレインとなる第１導電型半導体基板と、
この基板上に形成された高抵抗の第２導電型半導体層
と、この半導体層の表面にゲート絶縁膜を介して形成さ
れたゲート電極と、このゲート電極をマスクとして、ゲ
ート電極に復数個島状に設けられた開孔部から拡散形成
された複数個の第１導電型のベース層と、これら各ベー
ス層内に拡散形成された第２導電型のソース層と、前記
ベース層とソース層の双方にオーミックコンタクトする
ソース電極と、前記ゲート電極にオーミックコンタクト
する金属ゲート電極と、前記基板の裏面に形成されたド
レイン電極を備えた導電変調型MOSFETにおいて、前記複
数のベース層のうち前記金属ゲート電極に隣接する領域
のチャネル電流が他の領域のそれより小さくなるように
設定されていることを特徴とする導電変調型MOSFET。 - 【請求項２】前記複数のベース層のうち前記金属ゲート
電極に隣接する領域のチャネル電流を他の領域のそれよ
り小さくなるように設定するため、前記金属ゲート電極
に対向する部分にソース層を形成しないようにした特許
請求の範囲第１項記載の導電変調型MOSFET。 - 【請求項３】前記複数のベース層のうち前記金属ゲート
電極に隣接する領域のチャネル電流を他の領域のそれよ
り小さくなるように設定するため、前記金属ゲート電極
に対向する部分のチャネル領域のしきい値電圧を他の領
域に比べて高く設定した特許請求の範囲第１項記載の導
電変調型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216401A JPH0752770B2 (ja) | 1985-09-30 | 1985-09-30 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216401A JPH0752770B2 (ja) | 1985-09-30 | 1985-09-30 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276671A JPS6276671A (ja) | 1987-04-08 |
| JPH0752770B2 true JPH0752770B2 (ja) | 1995-06-05 |
Family
ID=16687983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216401A Expired - Lifetime JPH0752770B2 (ja) | 1985-09-30 | 1985-09-30 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752770B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100366A (ja) * | 1988-10-07 | 1990-04-12 | Fuji Electric Co Ltd | 絶縁ゲート型トランジスタ |
| JPH0783123B2 (ja) * | 1988-12-08 | 1995-09-06 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| JPH07105496B2 (ja) * | 1989-04-28 | 1995-11-13 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタ |
| JPH0831606B2 (ja) * | 1989-11-17 | 1996-03-27 | 株式会社東芝 | 大電力用半導体装置 |
| JP2858404B2 (ja) * | 1990-06-08 | 1999-02-17 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| US5243211A (en) * | 1991-11-25 | 1993-09-07 | Harris Corporation | Power fet with shielded channels |
| JP2987040B2 (ja) * | 1993-11-05 | 1999-12-06 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| US6037631A (en) * | 1998-09-18 | 2000-03-14 | Siemens Aktiengesellschaft | Semiconductor component with a high-voltage endurance edge structure |
| CN100550383C (zh) | 2005-07-08 | 2009-10-14 | 松下电器产业株式会社 | 半导体装置和电气设备 |
| JP4185157B2 (ja) | 2005-07-25 | 2008-11-26 | 松下電器産業株式会社 | 半導体素子及び電気機器 |
| CN101233616B (zh) | 2005-07-26 | 2010-04-14 | 松下电器产业株式会社 | 半导体元件和电气设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965483A (ja) * | 1982-09-07 | 1984-04-13 | ゼネラル・エレクトリック・カンパニイ | 縦型ｍｏｓｆｅｔ装置 |
-
1985
- 1985-09-30 JP JP60216401A patent/JPH0752770B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965483A (ja) * | 1982-09-07 | 1984-04-13 | ゼネラル・エレクトリック・カンパニイ | 縦型ｍｏｓｆｅｔ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276671A (ja) | 1987-04-08 |
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Legal Events
| Date | Code | Title | Description |
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| EXPY | Cancellation because of completion of term |