JPH0783123B2 - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH0783123B2 JPH0783123B2 JP63310395A JP31039588A JPH0783123B2 JP H0783123 B2 JPH0783123 B2 JP H0783123B2 JP 63310395 A JP63310395 A JP 63310395A JP 31039588 A JP31039588 A JP 31039588A JP H0783123 B2 JPH0783123 B2 JP H0783123B2
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電力用MOSFET,絶縁ゲート型バイポーラトラ
ンジスタ（以下IGBTと略す）電力用IC,高耐圧ICなどの
ように半導体基板の上面と下面との間に流れる電流を、
上面に備えたMOS構造によって制御するMOS型半導体装置
に関する。
ンジスタ（以下IGBTと略す）電力用IC,高耐圧ICなどの
ように半導体基板の上面と下面との間に流れる電流を、
上面に備えたMOS構造によって制御するMOS型半導体装置
に関する。
従来の技術についてｎチャネルIGBTを例に取り上げ説明
する。第２図（ａ），（ｂ）は、ｎチャネルIGBTの部分
断面図であり、（ａ）は通常後で述べる単位構造が多数
配置された集合構造の半導体基板外周に配置される耐圧
構造の部分を、（ｂ）はゲート電極の部分を中心とした
断面図である。ゲート電極は櫛歯状に配列され、ゲート
電極の間に前記の集合構造が形成されるので、（ｂ）に
示すゲート電極の両側の領域が前記集合構造の外周側の
領域となっている。これらを判りやすくするため、平面
図を第３図に示す。第３図は第２図（ａ），（ｂ）のｎ
チャネルIGBTの平面図であり、第３図において、Ｅ−Ｅ
線及びＦ−Ｆ線で示した部分の断面図が第２図（ａ）で
あり、Ｂ−Ｂ線,C−Ｃ線及びＤ−Ｄ線で示した部分の断
面図が第２図（ｂ）である。また、第４図は第３図の点
線Ｇで囲った部分の拡大図である。このようなｎチャネ
ルIGBTはおおむね次に述べるような工程で製造される。
まず最初にシリコンのp+型基板１にエピタキシャル成長
によりn+型バッファ層２とn-型バルク層３を堆積する。
熱酸化により酸化膜形成後、フォトリソグラフィにより
不要部分を除去してフィールド酸化膜４を形成する。こ
のフィールド酸化膜４は厚く形成され、これをゲート絶
縁膜とする寄生トランジスタのターンオンのしきい値を
高めて、IGBTのターンオン時にフィールド酸化膜に沿っ
て電流が流れることがないようにしてある。一部のもの
では、このフィールド酸化膜形成の前後に、後に述べる
ｐ型ベース層７の内側にｐ型ベース層７よりも高濃度で
深いp+型層を形成する場合もあるが本例では説明の簡単
化のためこれを省いている。次に、やはり熱酸化とフォ
トリソグラフィによりバルク層３の上からベース層７の
端部の上に延びた薄いゲート酸化膜５を形成する。ゲー
ト酸化膜５はこれら絶縁膜としてゲート電極12に印加さ
れる電圧によってIGBTがターンオンし、さらにこの時ゲ
ート酸化膜５に沿って流れる電流を制御できるように薄
く作られる。そののち、CVD法による多結晶シリコンの
堆積とりんなどの不純物ドープおよびフォトリソグラフ
ィにより、ゲート層6,第一フィールドプレート61および
第一ドレインプレート62を形成する。そして本例では、
イオン注入と熱拡散によりｐ型ベース層７とドレインコ
ンタクト層71を同時に形成しているが、ドレインコンタ
クト層71は必ずしも必要ではなく、これがない例やこれ
がn+層となる例もある。さらに、イオン注入と熱拡散に
よりn+型ソース層８を形成した後、例えばCVD法とフォ
トリソグラフィにより絶縁膜９を、スパッタリングによ
る堆積とフォトリソグラフィにより、例えばAl−Siから
なるソース電極11,ゲート電極12,第二フィールドプレー
ト13および第二ドレインプレート14を、そしてCVD法と
フォトリソグラフィにより、例えば窒化シリコンからな
る保護膜10を形成する。p+基板１と接触するドレイン電
極15は、この後に蒸着法等による金属膜の堆積により作
られる。本例は単なる一例であり、例えばｐ型ベース層
中に、より高濃度のp++層を形成する例や、外周の耐圧
構造が本例のように２段のフィールドプレートとドレイ
ンプレートによらず、例えばフィールドプレートやドレ
インプレートがAl−Siからなる第二フィールドプレート
や第二ドレインプレートの単独の形成によるもの、ｐ型
拡散層によるガードリングを用いるもの、ガードリング
とフィールドプレートの両方を用いるもの、さらにはフ
ィールドプレートとドレインプレートを高抵抗の抵抗層
で接続するもの等多数の異なる例があるが、ｎチャネル
型IGBTであればn+型ソース層８とn-型バルク層３を隔て
るｐ型ベース層７の上にゲート酸化膜５を介してゲート
層６が設けられた基本の単位構造を必ず備えている。そ
して一般的にはこのような基本の単位構造が並列的に多
数配置された集合構造となっている。第２図（ａ），
（ｂ）に示した部分は、この単位構造が多数配置された
部分の外周に相当する部分である。
する。第２図（ａ），（ｂ）は、ｎチャネルIGBTの部分
断面図であり、（ａ）は通常後で述べる単位構造が多数
配置された集合構造の半導体基板外周に配置される耐圧
構造の部分を、（ｂ）はゲート電極の部分を中心とした
断面図である。ゲート電極は櫛歯状に配列され、ゲート
電極の間に前記の集合構造が形成されるので、（ｂ）に
示すゲート電極の両側の領域が前記集合構造の外周側の
領域となっている。これらを判りやすくするため、平面
図を第３図に示す。第３図は第２図（ａ），（ｂ）のｎ
チャネルIGBTの平面図であり、第３図において、Ｅ−Ｅ
線及びＦ−Ｆ線で示した部分の断面図が第２図（ａ）で
あり、Ｂ−Ｂ線,C−Ｃ線及びＤ−Ｄ線で示した部分の断
面図が第２図（ｂ）である。また、第４図は第３図の点
線Ｇで囲った部分の拡大図である。このようなｎチャネ
ルIGBTはおおむね次に述べるような工程で製造される。
まず最初にシリコンのp+型基板１にエピタキシャル成長
によりn+型バッファ層２とn-型バルク層３を堆積する。
熱酸化により酸化膜形成後、フォトリソグラフィにより
不要部分を除去してフィールド酸化膜４を形成する。こ
のフィールド酸化膜４は厚く形成され、これをゲート絶
縁膜とする寄生トランジスタのターンオンのしきい値を
高めて、IGBTのターンオン時にフィールド酸化膜に沿っ
て電流が流れることがないようにしてある。一部のもの
では、このフィールド酸化膜形成の前後に、後に述べる
ｐ型ベース層７の内側にｐ型ベース層７よりも高濃度で
深いp+型層を形成する場合もあるが本例では説明の簡単
化のためこれを省いている。次に、やはり熱酸化とフォ
トリソグラフィによりバルク層３の上からベース層７の
端部の上に延びた薄いゲート酸化膜５を形成する。ゲー
ト酸化膜５はこれら絶縁膜としてゲート電極12に印加さ
れる電圧によってIGBTがターンオンし、さらにこの時ゲ
ート酸化膜５に沿って流れる電流を制御できるように薄
く作られる。そののち、CVD法による多結晶シリコンの
堆積とりんなどの不純物ドープおよびフォトリソグラフ
ィにより、ゲート層6,第一フィールドプレート61および
第一ドレインプレート62を形成する。そして本例では、
イオン注入と熱拡散によりｐ型ベース層７とドレインコ
ンタクト層71を同時に形成しているが、ドレインコンタ
クト層71は必ずしも必要ではなく、これがない例やこれ
がn+層となる例もある。さらに、イオン注入と熱拡散に
よりn+型ソース層８を形成した後、例えばCVD法とフォ
トリソグラフィにより絶縁膜９を、スパッタリングによ
る堆積とフォトリソグラフィにより、例えばAl−Siから
なるソース電極11,ゲート電極12,第二フィールドプレー
ト13および第二ドレインプレート14を、そしてCVD法と
フォトリソグラフィにより、例えば窒化シリコンからな
る保護膜10を形成する。p+基板１と接触するドレイン電
極15は、この後に蒸着法等による金属膜の堆積により作
られる。本例は単なる一例であり、例えばｐ型ベース層
中に、より高濃度のp++層を形成する例や、外周の耐圧
構造が本例のように２段のフィールドプレートとドレイ
ンプレートによらず、例えばフィールドプレートやドレ
インプレートがAl−Siからなる第二フィールドプレート
や第二ドレインプレートの単独の形成によるもの、ｐ型
拡散層によるガードリングを用いるもの、ガードリング
とフィールドプレートの両方を用いるもの、さらにはフ
ィールドプレートとドレインプレートを高抵抗の抵抗層
で接続するもの等多数の異なる例があるが、ｎチャネル
型IGBTであればn+型ソース層８とn-型バルク層３を隔て
るｐ型ベース層７の上にゲート酸化膜５を介してゲート
層６が設けられた基本の単位構造を必ず備えている。そ
して一般的にはこのような基本の単位構造が並列的に多
数配置された集合構造となっている。第２図（ａ），
（ｂ）に示した部分は、この単位構造が多数配置された
部分の外周に相当する部分である。
このような構造からなるｎチャネルIGBTは、各単位構造
のゲート電極12に共通に正の電圧を印加することによ
り、その電圧がｐ型ベース層上のゲート層６に加わり、
ドレイン電極15とソース電極11の間に電流を流したり、
ゲート電極12に負の電圧を印加することにより電流を遮
断し、ドレイン電極15とソース電極11の間に加わる高い
電圧を阻止したりする作用があり、電力制御用の半導体
装置として利用される。
のゲート電極12に共通に正の電圧を印加することによ
り、その電圧がｐ型ベース層上のゲート層６に加わり、
ドレイン電極15とソース電極11の間に電流を流したり、
ゲート電極12に負の電圧を印加することにより電流を遮
断し、ドレイン電極15とソース電極11の間に加わる高い
電圧を阻止したりする作用があり、電力制御用の半導体
装置として利用される。
第２図を用いて説明した従来技術によるｎチャネルIGBT
の例では、前記単位構造が多数配置された集合構造の外
周の単位構造の外周側に薄いゲート酸化膜５と厚いフィ
ールド酸化膜４との厚さの違いによって生じる酸化膜の
段差Ａが存在している。これら外周の領域は、ｎチャネ
ルIGBTがオンしている時には電流が集中し、ｎチャネル
IGBTがオフしている時には電界が強くかかる領域であ
り、またｎチャネルIGBTに過大な電圧が加わってアバラ
ンシェ電流が流れる時にもアバランシェ電流が集中する
領域である。すなわち、再も過酷な条件にさらされるこ
れら外周の領域に、電界集中が生じる原因となる酸化膜
の段差Ａが存在しているわけである。このため、従来技
術によるｎチャネルIGBTは堅牢さに欠ける半導体装置と
なっており、例えば過大な電流を遮断した場合や過電圧
が加わった場合に、酸化膜の段差Ａを起点とした半導体
装置の破壊につながる例がしばしば見られ、半導体装置
の品質と信頼性の確保の観点から大きな問題と考えられ
る。
の例では、前記単位構造が多数配置された集合構造の外
周の単位構造の外周側に薄いゲート酸化膜５と厚いフィ
ールド酸化膜４との厚さの違いによって生じる酸化膜の
段差Ａが存在している。これら外周の領域は、ｎチャネ
ルIGBTがオンしている時には電流が集中し、ｎチャネル
IGBTがオフしている時には電界が強くかかる領域であ
り、またｎチャネルIGBTに過大な電圧が加わってアバラ
ンシェ電流が流れる時にもアバランシェ電流が集中する
領域である。すなわち、再も過酷な条件にさらされるこ
れら外周の領域に、電界集中が生じる原因となる酸化膜
の段差Ａが存在しているわけである。このため、従来技
術によるｎチャネルIGBTは堅牢さに欠ける半導体装置と
なっており、例えば過大な電流を遮断した場合や過電圧
が加わった場合に、酸化膜の段差Ａを起点とした半導体
装置の破壊につながる例がしばしば見られ、半導体装置
の品質と信頼性の確保の観点から大きな問題と考えられ
る。
本発明の課題は、ゲート酸化膜とフィールド酸化膜の間
の段差による電界集中の生じない、品質と信頼性の高い
MOS型半導体装置を提供することにある。
の段差による電界集中の生じない、品質と信頼性の高い
MOS型半導体装置を提供することにある。
上記の課題の解決のために、本発明は、第一導電型の第
一半導体層，第一半導体層との間に絶縁層を介する制御
電極層，制御電極層の一部に接続される制御電極ならび
に第一半導体層によって隔てられた第二導電型の第二お
よび第三半導体層を備え、第一半導体層は第二半導体層
の表面部に選択的に形成され、第三半導体層は第一半導
体層の表面部に選択的に形成され、制御電極を介して制
御電極層に印加される電圧によって第一半導体層の絶縁
層に接する表面層に流れる電流が制御される単位構造を
一つの半導体基板に多数有し、これら単位構造を並列的
に配置した集合構造を主たる構成要素とするMOS型半導
体装置において、絶縁層として比較的厚い第一絶縁層と
比較的薄い第二絶縁層を備え、前記集合構造の半導体基
板の外周側に配置された前記単位構造の外周側において
は第二半導体層と制御電極層の間に第一絶縁層が介在す
ると共に該第一絶縁層は第一半導体層上に迄延長し、他
の領域においては第一半導体層と制御電極層の間に第二
絶縁層が介在するものとする。あるいは、絶縁層として
比較的厚い第一絶縁層と比較的薄い第二絶縁層を備え、
前記制御電極に接合する制御電極層の下に第一絶縁層を
有するものとする。
一半導体層，第一半導体層との間に絶縁層を介する制御
電極層，制御電極層の一部に接続される制御電極ならび
に第一半導体層によって隔てられた第二導電型の第二お
よび第三半導体層を備え、第一半導体層は第二半導体層
の表面部に選択的に形成され、第三半導体層は第一半導
体層の表面部に選択的に形成され、制御電極を介して制
御電極層に印加される電圧によって第一半導体層の絶縁
層に接する表面層に流れる電流が制御される単位構造を
一つの半導体基板に多数有し、これら単位構造を並列的
に配置した集合構造を主たる構成要素とするMOS型半導
体装置において、絶縁層として比較的厚い第一絶縁層と
比較的薄い第二絶縁層を備え、前記集合構造の半導体基
板の外周側に配置された前記単位構造の外周側において
は第二半導体層と制御電極層の間に第一絶縁層が介在す
ると共に該第一絶縁層は第一半導体層上に迄延長し、他
の領域においては第一半導体層と制御電極層の間に第二
絶縁層が介在するものとする。あるいは、絶縁層として
比較的厚い第一絶縁層と比較的薄い第二絶縁層を備え、
前記制御電極に接合する制御電極層の下に第一絶縁層を
有するものとする。
過酷な条件にさらされる半導体基板の外周領域において
は、第一半導体層と制御電極の間に比較的薄い第二絶縁
層、例えばゲート酸化膜はなく、比較的厚い第一絶縁
層、例えばフィールド酸化膜のみが存在するため、段差
が生ぜず、また外周領域においては絶縁膜が厚いため破
壊耐量が高いので、過電流や過電圧による半導体装置の
破壊が極めて発生しにくくなる。
は、第一半導体層と制御電極の間に比較的薄い第二絶縁
層、例えばゲート酸化膜はなく、比較的厚い第一絶縁
層、例えばフィールド酸化膜のみが存在するため、段差
が生ぜず、また外周領域においては絶縁膜が厚いため破
壊耐量が高いので、過電流や過電圧による半導体装置の
破壊が極めて発生しにくくなる。
第１図（ａ），（ｂ）は本発明の一実施例ｎチャネルIG
BTを、第２図（ａ），（ｂ）に対応する二つの部分断面
図で示し、第２図と共通の部分には同一の符号が付され
ている。第１図（ｂ）と第２図（ｂ）を比較すればわか
るように、図示された集合構造の外周側の領域の単位構
造の外周に相当する部分ではｐ型ベース層７にｎ型ソー
ス層８が形成されず、ベース層７の端部の上にn-バルク
層３の上から延びた厚いフィールド酸化膜４が接し、そ
の上にゲート層６が設けられている。また第１図（ａ）
と第２図（ａ）を比較すればわかるように半導体基板の
外周に相当する部分では、第一フィールドプレート61も
全体がバルク層３の上からベース層７の端部の上に延び
た厚いフィールド酸化膜４の上に形成されている。この
結果、第２図にＡで示した段差はすべてなくなる。第１
図のIGBTの製造プロセスは第２図のIGBTの場合と全く同
じであり、単にフィールド酸化膜４を形成するときのフ
ォトリソグラフィのマスクとn+ソース層８の形成時のフ
ォトリソグラフィのマスクを変えただけである。このよ
うにして製作した600V/75A定格のｎチャネルIGBTにおい
て、400Vの直流電源に短絡させた状態で500Aの過電流を
くり返し遮断しても全く劣化しないことが確認された。
さらに製造工程を簡単にするために、n+ソース層８の形
成時のフォトリソグラフィのマスクに従来型のものと同
じマスクを用いて加工を行っても破壊耐量はかなり向上
する。
BTを、第２図（ａ），（ｂ）に対応する二つの部分断面
図で示し、第２図と共通の部分には同一の符号が付され
ている。第１図（ｂ）と第２図（ｂ）を比較すればわか
るように、図示された集合構造の外周側の領域の単位構
造の外周に相当する部分ではｐ型ベース層７にｎ型ソー
ス層８が形成されず、ベース層７の端部の上にn-バルク
層３の上から延びた厚いフィールド酸化膜４が接し、そ
の上にゲート層６が設けられている。また第１図（ａ）
と第２図（ａ）を比較すればわかるように半導体基板の
外周に相当する部分では、第一フィールドプレート61も
全体がバルク層３の上からベース層７の端部の上に延び
た厚いフィールド酸化膜４の上に形成されている。この
結果、第２図にＡで示した段差はすべてなくなる。第１
図のIGBTの製造プロセスは第２図のIGBTの場合と全く同
じであり、単にフィールド酸化膜４を形成するときのフ
ォトリソグラフィのマスクとn+ソース層８の形成時のフ
ォトリソグラフィのマスクを変えただけである。このよ
うにして製作した600V/75A定格のｎチャネルIGBTにおい
て、400Vの直流電源に短絡させた状態で500Aの過電流を
くり返し遮断しても全く劣化しないことが確認された。
さらに製造工程を簡単にするために、n+ソース層８の形
成時のフォトリソグラフィのマスクに従来型のものと同
じマスクを用いて加工を行っても破壊耐量はかなり向上
する。
本発明は、単に第１図に示した構造のIGBTだけでなく、
第２図の説明の所で述べたような、例えばｐ型ベース層
７の他に第２および第３のｐ型の拡散層を用いたIGBT
や、その他いろいろな耐圧構造のIGBTにも同様の効果を
発揮する。また、本実施例に取り上げたIGBTだけではな
く、電力用MOSFET,電力用IC,高耐圧IC等の各種MOS型半
導体装置の全てに適用可能である。
第２図の説明の所で述べたような、例えばｐ型ベース層
７の他に第２および第３のｐ型の拡散層を用いたIGBT
や、その他いろいろな耐圧構造のIGBTにも同様の効果を
発揮する。また、本実施例に取り上げたIGBTだけではな
く、電力用MOSFET,電力用IC,高耐圧IC等の各種MOS型半
導体装置の全てに適用可能である。
本発明によれば、多数のMOS型単位構造を同一半導体基
板に配置した場合、最も過酷な条件にさらされる外周の
領域では、制御電極層と半導体層の間に比較的薄い絶縁
層と比較的厚い絶縁層が連結されて段差が形成されて電
界集中が生じないように、比較的厚い絶縁層のみを介在
させることにより、半導体装置の堅牢さを大幅に向上さ
せることができ、その品質と信頼性の確保に大きな効果
が得られた。
板に配置した場合、最も過酷な条件にさらされる外周の
領域では、制御電極層と半導体層の間に比較的薄い絶縁
層と比較的厚い絶縁層が連結されて段差が形成されて電
界集中が生じないように、比較的厚い絶縁層のみを介在
させることにより、半導体装置の堅牢さを大幅に向上さ
せることができ、その品質と信頼性の確保に大きな効果
が得られた。
第１図（ａ），（ｂ）は本発明の一実施例のIGBTの外周
の領域二つの部分の構造を示し、（ａ）は耐圧構造の部
分の断面図、（ｂ）はゲート電極の部分を中心とした断
面図であり、第２図（ａ），（ｂ）は従来のIGBTの同様
な部分をそれぞれ示した断面図、第３図はIGBTの平面
図、第４図は第３図の部分拡大図である。 3:バルク層、4:フィールド酸化膜、5:ゲート酸化膜、6:
ゲート層、61:第一フィールドプレート、7:ベース層、
8:ソース層、11:ソース電極、12:ゲート電極。
の領域二つの部分の構造を示し、（ａ）は耐圧構造の部
分の断面図、（ｂ）はゲート電極の部分を中心とした断
面図であり、第２図（ａ），（ｂ）は従来のIGBTの同様
な部分をそれぞれ示した断面図、第３図はIGBTの平面
図、第４図は第３図の部分拡大図である。 3:バルク層、4:フィールド酸化膜、5:ゲート酸化膜、6:
ゲート層、61:第一フィールドプレート、7:ベース層、
8:ソース層、11:ソース電極、12:ゲート電極。
Claims (2)
- 【請求項１】第１導電型の第一半導体層，第一半導体層
との間に絶縁層を介する制御電極層，制御電極層の一部
に接続される制御電極ならびに第一半導体層によって隔
てられた第二導電型の第二および第三半導体層を備え、
第一半導体層は第二半導体層の表面部に選択的に形成さ
れ、第三半導体層は第一半導体層の表面部に選択的に形
成され、制御電極を介して制御電極層に印加される電圧
によって第一半導体層の絶縁層に接する表面層に流れる
電流が制御される単位構造を一つの半導体基板に多数有
し、これら単位構造を並列的に配置した集合構造を主た
る構成要素とするものにおいて、絶縁層として比較的厚
い第一絶縁層と比較的薄い第二絶縁層を備え、前記集合
構造の半導体基板の外周側に配置された前記単位構造の
外周側においては第二半導体層と制御電極層の間に第一
絶縁層が介在すると共に該第一絶縁層は第一半導体層上
に迄延長し、他の領域においては第一半導体層と制御電
極層の間に第二絶縁層が介在することを特徴とするMOS
型半導体装置。 - 【請求項２】第一導電型の第一半導体層，第一半導体層
との間に絶縁層を介する制御電極層，制御電極層の一部
に接続される制御電極ならびに第一半導体層によって隔
てられた第二導電型の第二および第三半導体層を備え、
第一半導体層は第二半導体層の表面部に選択的に形成さ
れ、第三半導体は第一半導体層の表面部に選択的に形成
され、制御電極を介して制御電極層に印加される電圧に
よって第一半導体層の絶縁層に接する表面層に流れる電
流が制御される単位構造を一つの半導体基板に多数有
し、これら単位構造を並列的に配置した集合構造を主た
る構成要素とするものにおいて、絶縁層として比較的厚
い第一絶縁層と比較的薄い第二絶縁層を備え、前記制御
電極に接合する制御電極層の下に第一絶縁層を有するこ
とを特徴とするMOS型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310395A JPH0783123B2 (ja) | 1988-12-08 | 1988-12-08 | Ｍｏｓ型半導体装置 |
| FR8915612A FR2640429B1 (fr) | 1988-12-08 | 1989-11-28 | Dispositif mos perfectionne |
| US07/989,958 US5270566A (en) | 1988-12-08 | 1992-12-10 | Insulated gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310395A JPH0783123B2 (ja) | 1988-12-08 | 1988-12-08 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02156572A JPH02156572A (ja) | 1990-06-15 |
| JPH0783123B2 true JPH0783123B2 (ja) | 1995-09-06 |
Family
ID=18004746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63310395A Expired - Lifetime JPH0783123B2 (ja) | 1988-12-08 | 1988-12-08 | Ｍｏｓ型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0783123B2 (ja) |
| FR (1) | FR2640429B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10225864B4 (de) * | 2001-06-12 | 2011-06-16 | Fuji Electric Systems Co., Ltd. | Halbleiterbauteil |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| KR940008225B1 (ko) * | 1991-08-22 | 1994-09-08 | 삼성전자 주식회사 | 전력스위칭용모스트랜지스터 |
| WO2019092870A1 (ja) | 2017-11-13 | 2019-05-16 | 新電元工業株式会社 | ワイドギャップ半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3793721A (en) * | 1971-08-02 | 1974-02-26 | Texas Instruments Inc | Integrated circuit and method of fabrication |
| US4412242A (en) * | 1980-11-17 | 1983-10-25 | International Rectifier Corporation | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions |
| JPS6218768A (ja) * | 1985-07-17 | 1987-01-27 | Tdk Corp | 高耐圧縦形半導体装置及びその製造方法 |
| JP2577345B2 (ja) * | 1985-09-20 | 1997-01-29 | 株式会社東芝 | 半導体装置 |
| JPH0752770B2 (ja) * | 1985-09-30 | 1995-06-05 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| JPS6373564A (ja) * | 1986-09-16 | 1988-04-04 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-12-08 JP JP63310395A patent/JPH0783123B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-28 FR FR8915612A patent/FR2640429B1/fr not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10225864B4 (de) * | 2001-06-12 | 2011-06-16 | Fuji Electric Systems Co., Ltd. | Halbleiterbauteil |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2640429A1 (fr) | 1990-06-15 |
| FR2640429B1 (fr) | 1994-01-21 |
| JPH02156572A (ja) | 1990-06-15 |
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