CN114430861A - 半导体装置 - Google Patents

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CN114430861A
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CN
China
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layer
plating layer
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less
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山中贵晶
中野佑纪
山本兼司
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Rohm Co Ltd
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Rohm Co Ltd
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Abstract

半导体装置包括：芯片；电极，其形成在上述芯片上；无机绝缘层，其包覆上述电极，且具有使上述电极露出的第一开口；有机绝缘层，其包覆上述无机绝缘层，且具有从上述第一开口空出间隔地包围上述第一开口的第二开口，在上述第一开口以及上述第二开口之间的区域使上述无机绝缘层的内周缘露出；以及Ni镀层，其在上述第一开口内包覆上述电极，且在上述第二开口内包覆上述无机绝缘层的上述内周缘。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
专利文献1(图4)公开了具备半导体基板、铝膜(电极)、聚酰亚胺膜(有机绝缘层)以及Ni镀膜(Ni镀层)的半导体装置。铝膜形成于半导体基板之上。聚酰亚胺膜形成于铝膜之上，并具有使铝膜露出的开口。Ni镀膜形成于从聚酰亚胺膜的开口露出的铝膜之上。
现有技术文献
专利文献
专利文献1：国际公开第2018/167925A1号
发明内容
发明所要解决的课题
有机绝缘层具有对Ni的密合性低的性质。因此，在从有机绝缘层的开口露出的电极之上形成有Ni镀层的情况下，Ni镀层在与有机绝缘层之间形成朝向电极延伸的间隙。其结果，Ni镀层相对于电极的连接变得不充分，Ni镀层的可靠性下降。
本发明的一个实施方式提供一种半导体装置，其在从有机绝缘层的开口露出的电极之上形成有Ni镀层的构造中，能够提高Ni镀层的可靠性。
用于解决课题的方案
本发明的一个实施方式提供一种半导体装置，其包括：芯片；电极，其形成在上述芯片上；无机绝缘层，其包覆上述电极，且具有使上述电极露出的第一开口；有机绝缘层，其包覆上述无机绝缘层，且具有从上述第一开口空出间隔地包围上述第一开口的第二开口，在上述第一开口以及上述第二开口之间的区域使上述无机绝缘层的内周缘露出；以及Ni镀层，其在上述第一开口内包覆上述电极，且在上述第二开口内包覆上述无机绝缘层的上述内周缘。
根据该半导体装置，Ni镀层包覆与有机绝缘层比较对Ni的密合性高的无机绝缘层的内周缘。由此，能够使间隙的形成区域远离电极的同时，能够抑制朝向电极延伸的间隙的形成。在与无机绝缘层的内周缘不露出的构造比较的情况下，能够降低与有机绝缘层之间的间隙的形成区域。因而，能够提高Ni镀层的可靠性。
本发明中的上述的或者其它目的、特征以及效果根据参照附图进行的以下叙述的实施方式的说明可清楚。
附图说明
图1是表示本发明的第一实施方式的半导体装置的俯视图。
图2是与第一方式例的外表面镀层一起表示沿图1所示的II-II线的剖视图的剖视图。
图3是图2所示的区域III的放大图。
图4A是图3的对应图，是表示第二方式例的外表面镀层的放大图。
图4B是图3的对应图，是表示第三方式例的外表面镀层的放大图。
图4C是图3的对应图，是表示第四方式例的外表面镀层的放大图。
图4D是图3的对应图，是表示第五方式例的外表面镀层的放大图。
图5A是用于说明图1所示的半导体装置的制造方法的一例的剖视图。
图5B是表示图5A之后的工序的剖视图。
图5C是表示图5B之后的工序的剖视图。
图5D是表示图5C之后的工序的剖视图。
图5E是表示图5D之后的工序的剖视图。
图5F是表示图5E之后的工序的剖视图。
图5G是表示图5F之后的工序的剖视图。
图5H是表示图5G之后的工序的剖视图。
图5I是表示图5H之后的工序的剖视图。
图5J是表示图5I之后的工序的剖视图。
图5K是表示图5J之后的工序的剖视图。
图5L是表示图5K之后的工序的剖视图。
图5M是表示图5L之后的工序的剖视图。
图5N是表示图5M之后的工序的剖视图。
图5O是表示图5N之后的工序的剖视图。
图6是图2的对应图，是与第一方式例的外表面镀层一起表示本发明的第二实施方式的半导体装置的剖视图。
图7是图6所示的区域VII的放大图。
图8A是图7的对应图，是表示第二方式例的外表面镀层的放大图。
图8B是图7的对应图，是表示第三方式例的外表面镀层的放大图。
图8C是图7的对应图，是表示第四方式例的外表面镀层的放大图。
图8D是图7的对应图，是表示第五方式例的外表面镀层的放大图。
图9是表示本发明的第三实施方式的半导体装置的俯视图。
图10是表示图9所示的区域X的放大图。
图11是沿图10所示的XI-XI线的剖视图。
图12是沿图9所示的XII-XII线的剖视图。
图13是图12所示的区域XIII的放大图。
图14是图12所示的区域XIV的放大图。
图15是图12的对应图，是表示本发明的第四实施方式的半导体装置的剖视图。
图16是图15所示的区域XVI的放大图。
图17是图15所示的区域XVII的放大图。
图18是从一方侧观察组装有第一～第四实施方式的半导体装置的半导体封装件的俯视图。
图19是从另一方侧观察图18所示的半导体封装件的俯视图。
图20是图18所示的半导体封装件的立体图。
图21是图18所示的半导体封装件的分解立体图。
图22是沿图18所示的XXII-XXII线的剖视图。
图23是图18所示的半导体封装件的电路图。
具体实施方式
图1是表示本发明的第一实施方式的半导体装置1的俯视图。图2是与第一方式例的外表面镀层42一起表示沿图1所示的II-II线的剖视图的剖视图。图3是图2所示的区域III的放大图。
参照图1～图3，在该方式(this embodiment)中，半导体装置1由包括SiC芯片2(芯片)的SiC半导体装置构成。SiC芯片2包括由六方晶构成的SiC单晶。由六方晶构成的SiC单晶具有包括2H(Hexagonal)－SiC单晶、4H－SiC单晶、6H－SiC单晶等多种的多晶类型。在该方式中，SiC芯片2由4H－SiC单晶构成，但也可以是其它的多晶类型。
SiC芯片2形成为长方体形状。SiC芯片2具有一方侧的第一主面3、另一方侧的第二主面4、以及连接第一主面3及第二主面4的侧面5A、5B、5C、5D。在从它们的法线方向Z观察的俯视(以下简称为“俯视”。)中，第一主面3以及第二主面4形成为四边形状(在该方式中为正方形状)。
SiC芯片2的厚度也可以为40μm以上且300μm以下。SiC芯片2的厚度也可以为40μm以上且100μm以下、100μm以上且150μm以下、150μm以上且200μm以下、200μm以上且250μm以下、或者250μm以上且300μm以下。SiC芯片2的厚度优选为60μm以上且150μm以下。
第一主面3以及第二主面4面向SiC单晶的c面。第一主面3面向SiC单晶的硅面((0001)面)，第二主面4面向SiC单晶的碳面((000－1)面)。第二主面4也可以由具有研磨痕以及退火痕的任一方或者双方的粗面构成。退火痕是激光照射痕。第二主面4也可以是具有退火痕的欧姆面。
第一主面3以及第二主面4也可以具有相对于SiC单晶的c面在预定的偏离方向上以预定的偏离角倾斜的偏离角。偏离方向优选为SiC单晶的a轴方向([11－20]方向)。偏离角优选为在偏离方向上以0°以上且10°以下的角度倾斜。偏离角也可以为0°以上且6°以下。偏离角也可以为0°以上且2°以下、2°以上且4°以下、或者4°以上且6°以下。
偏离角优选为超过0°且为4.5°以下。偏离角也可以为3°以上且4.5°以下。该情况下，偏离角优选为3°以上且3.5°以下、或者3.5°以上且4°以下。偏离角也可以为1.5°以上且3°以下。该情况下，偏离角优选为1.5°以上且2°以下、或者2°以上且2.5°以下。
侧面5A～5D包括第一侧面5A、第二侧面5B、第三侧面5C以及第四侧面5D。第一侧面5A以及第二侧面5B沿第一方向X延伸，且在与第一方向X交叉的第二方向Y上对置。第三侧面5C以及第四侧面5D沿第二方向Y延伸，且在第一方向X上对置。具体而言，第二方向Y与第一方向X正交。
第一侧面5A以及第二侧面5B由SiC单晶的a面形成。在以法线方向Z为基准时，第一侧面5A以及第二侧面5B也可以形成相对于法线方向Z向SiC单晶的c轴方向([0001]方向)倾斜的倾斜面。在将法线方向Z设为0°时，第一侧面5A以及第二侧面5B也可以相对于法线方向Z以与偏离角相应的角度倾斜。与偏离角相应的角度既可以与偏离角相等、也可以是超过0°且小于偏离角的角度。
第三侧面5C以及第四侧面5D由SiC单晶的m面形成。第三侧面5C以及第四侧面5D沿法线方向Z呈平面地延伸。具体而言，第三侧面5C以及第四侧面5D相对于第一主面3以及第二主面4大致垂直地形成。
侧面5A～5D也可以由劈开面或者研磨面构成。侧面5A～5D的长度也可以为0.1mm以上且10mm以下。侧面5A～5D的长度优选为0.5mm以上且2.5mm以下。
在该方式中，SiC芯片2具有层叠构造，该层叠构造包括n+型的SiC基板6以及n型的SiC外延层7。由SiC基板6形成SiC芯片2的第二主面4以及侧面5A～5D的一部分。由SiC外延层7形成SiC芯片2的第一主面3以及侧面5A～5D的一部分。
SiC外延层7的n型杂质浓度小于SiC基板6的n型杂质浓度。SiC基板6的n型杂质浓度也可以为1.0×1018cm-3以上且1.0×1021cm-3以下。SiC外延层7的n型杂质浓度也可以为1.0×1015cm-3以上且1.0×1018cm-3以下。
SiC基板6的厚度也可以为40μm以上且250μm以下。SiC基板6的厚度也可以为40μm以上且100μm以下、100μm以上且150μm以下、150μm以上且200μm以下、或者200μm以上且250μm以下。SiC基板6的厚度优选为40μm以上且150μm以下。通过使SiC基板6薄化，能够降低SiC基板6的电阻值。
SiC外延层7的厚度也可以为1μm以上且50μm以下。SiC外延层7的厚度优选为1μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、15μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、或者40μm以上且50μm以下。SiC外延层7的厚度优选为5μm以上且15μm以下。
SiC芯片2包括有源区域8以及外侧区域9。有源区域8是包括作为功能设备(二极管)的一例的SBD(Schottky Barrier Diode，肖特基势垒二极管)的区域。有源区域8在俯视时从侧面5A～5D向内方空出间隔地形成于SiC芯片2的中央部。有源区域8形成为在俯视时具有与侧面5A～5D平行的四边的四边形状。
外侧区域9是有源区域8外的区域。外侧区域9形成于侧面5A～5D以及有源区域8之间的区域。外侧区域9形成为在俯视时包围有源区域8的环状(具体而言，无接头状)。
半导体装置1包括在有源区域8中形成于第一主面3的表层部的n型的二极管区域10。二极管区域10形成于第一主面3的中央部。二极管区域10的平面形状是任意的。二极管区域10也可以形成为在俯视时具有与侧面5A～5D平行的四边的四边形状。
在该方式中，二极管区域10利用SiC外延层7的一部分而形成。二极管区域10的n型杂质浓度与SiC外延层7的n型杂质浓度相等。二极管区域10的n型杂质浓度也可以超过SiC外延层7的n型杂质浓度。该情况下，二极管区域10通过相对于SiC外延层7的表层部导入n型杂质而形成。
在外侧区域9中且在第一主面3的表层部形成有包含p型杂质的保护件区域11。保护件区域11的p型杂质既可以不活性化、也可以活性化。保护件区域11形成为在俯视时沿二极管区域10延伸的带状。具体而言，保护件区域11在俯视时形成为包围二极管区域10的环状(具体而言，无接头状)。
由此，保护件区域11作为保护件环区域而形成。保护件区域11划定有源区域8(二极管区域10)。有源区域8(二极管区域10)的平面形状由保护件区域11的平面形状调整。保护件区域11也可以形成为在俯视时呈多角环状、圆环状。
半导体装置1包括形成于第一主面3之上的主面绝缘层12。主面绝缘层12也可以具有包括氧化硅层以及氮化硅层的层叠构造。主面绝缘层12也可以具有由氧化硅层或者氮化硅层构成的单层构造。在该方式中，主面绝缘层12具有由氧化硅层构成的单层构造。
主面绝缘层12具有使二极管区域10露出的接触开口13。接触开口13也使保护件区域11的内周缘露出。接触开口13的平面形状是任意的。接触开口13也可以划分为在俯视时具有与侧面5A～5D平行的四边的四边形状。
主面绝缘层12的周缘从侧面5A～5D露出。在该方式中，主面绝缘层12的周缘与侧面5A～5D相连。主面绝缘层12的周缘也可以从侧面5A～5D向内方空出间隔地形成。该情况下，主面绝缘层12使在第一主面3中位于外侧区域9的部分露出。
主面绝缘层12的厚度也可以为0.1μm以上且10μm以下。主面绝缘层12的厚度也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。主面绝缘层12的厚度优选为0.5μm以上且5μm以下。
半导体装置1包括形成于第一主面3之上的第一主面电极21(电极)。第一主面电极21在接触开口13内与二极管区域10以及保护件区域11连接。第一主面电极21从接触开口13向主面绝缘层12之上引出。第一主面电极21的周缘从侧面5A～5D向内方空出间隔地形成于主面绝缘层12之上。由此，第一主面电极21使主面绝缘层12的周缘部露出。
第一主面电极21的厚度T1也可以为10μm以上且100μm以下。厚度T1也可以为10μm以上且20μm以下、20μm以上且40μm以下、40μm以上且60μm以下、60μm以上且80μm以下、或者80μm以上且100μm以下。厚度T1优选为20μm以上且60μm以下。
具体而言，第一主面电极21具有包括从第一主面3侧依次层叠的势垒电极22以及主电极23的层叠构造。势垒电极22沿第一主面3以及主面绝缘层12形成为膜状。势垒电极22在与二极管区域10之间形成肖特基接合。由此，形成将第一主面电极21作为阳极、将二极管区域10作为阴极而存在的SBD。也就是，第一主面电极21是SBD的阳极电极。
势垒电极22也可以包括Ti层、Pd层、Cr层、V层、Mo层、W层、Pt层以及Ni层中的至少一个。势垒电极22的厚度也可以为0.01μm以上且1μm以下。势垒电极22的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
主电极23在势垒电极22之上形成为膜状。主电极23包覆势垒电极22的主面的整个区域。主电极23由Al系金属层构成。具体而言，主电极23包括纯Al层(由纯度为99％以上的Al构成的Al层)、AlSi合金层、AlCu合金层以及AlSiCu合金层中的至少一个。
主电极23也可以具有使纯Al层、AlSi合金层、AlCu合金层以及AlSiCu合金层中的两个以上以任意的顺序层叠而成的层叠构造。主电极23也可以具有由纯Al层、AlSi合金层、AlCu合金层或者AlSiCu合金层构成的单层构造。主电极23优选具有由AlSi合金层、AlCu合金层或者AlSiCu合金层构成的单层构造。
主电极23的厚度超过势垒电极22的厚度。主电极23的厚度也可以为10μm以上且100μm以下。主电极23的厚度也可以为10μm以上且20μm以下、20μm以上且40μm以下、40μm以上且60μm以下、60μm以上且80μm以下、或者80μm以上且100μm以下。主电极23的厚度优选为20μm以上且60μm以下。势垒电极22的厚度与主电极23的厚度比较极小，因此第一主面电极21的厚度T1近似于主电极23的厚度。
半导体装置1包括在第一主面3之上包覆第一主面电极21的绝缘层24。在图1中，绝缘层24由影线示出。具体而言，绝缘层24形成于主面绝缘层12之上。绝缘层24的周缘从侧面5A～5D向内方空出间隔地形成。由此，绝缘层24使主面绝缘层12的周缘部露出。
绝缘层24的周缘在与侧面5A～5D之间划分出切割道25。根据切割道25，在从晶片切出半导体装置1时，物理性地切断绝缘层24即可。由此，能够从晶片顺畅地切出半导体装置1的同时，能够抑制绝缘层24的剥离、劣化。其结果，能够利用绝缘层24适当地保护SiC芯片2、第一主面电极21等保护对象物。
切割道25的宽度也可以为1μm以上且25μm以下。切割道25的宽度是与切割道25所延伸的方向正交的方向的宽度。切割道25的宽度也可以为1μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、15μm以上且20μm以下、或者20μm以上且25μm以下。
绝缘层24具有使第一主面电极21露出的焊盘开口26。焊盘开口26在俯视时由接触开口13包围的区域内使第一主面电极21露出。焊盘开口26也可以在俯视时由接触开口13外的区域包围接触开口13。焊盘开口26的平面形状是任意的。焊盘开口26也可以形成为在俯视时具有与侧面5A～5D平行的四边的四边形状。
具体而言，绝缘层24具有包括从SiC芯片2侧依次层叠的无机绝缘层30以及有机绝缘层31的层叠构造。无机绝缘层30沿主面绝缘层12以及第一主面电极21形成为膜状。无机绝缘层30包括第一内壁32以及第一外壁33。无机绝缘层30的第一内壁32划分使第一主面电极21的一部分露出的第一开口34。第一开口34形成焊盘开口26的一部分。
在俯视时由接触开口13包围的区域内划分出第一开口34。第一开口34也可以在俯视时从接触开口13的外侧包围接触开口13。第一开口34的平面形状是任意的。第一开口34也可以划分为在俯视时具有与侧面5A～5D平行的四边的四边形状。
无机绝缘层30的第一外壁33从侧面5A～5D向内方空出间隔地形成，并使主面绝缘层12的周缘部露出。无机绝缘层30在与侧面5A～5D之间划分切割道25的一部分。第一外壁33也可以形成为在俯视时具有与侧面5A～5D平行的四边的四边形状。
第一内壁32(第一外壁33)在无机绝缘层30内与第一主面电极21的主面之间所成的角度也可以为30°以上且90°以下。第一内壁32(第一外壁33)在无机绝缘层30内与第一主面电极21的主面之间所成的角度优选为45°以上且小于90°。第一内壁32(第一外壁33)的角度由连结第一内壁32(第一外壁33)的下端部以及上端部的直线与第一主面电极21的主面之间所成的角度来定义。
无机绝缘层30具有相对于Ni的密合性高的性质。无机绝缘层30包括氧化硅层以及氮化硅层中的至少一个。无机绝缘层30也可以具有包括从SiC芯片2侧依次层叠的氧化硅层以及氮化硅层的层叠构造。无机绝缘层30也可以具有由氧化硅层或者氮化硅层构成的单层构造。无机绝缘层30优选包含与主面绝缘层12不同的绝缘材料。在该方式中，无机绝缘层30具有由氮化硅层构成的单层构造。
无机绝缘层30的厚度T2优选为小于第一主面电极21的厚度T1(T2＜T1)。厚度T2也可以为0.1μm以上且10μm以下。厚度T2也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。厚度T2优选为1μm以上且5μm以下。厚度T2特别优选为1μm以上且2μm以下。
有机绝缘层31在无机绝缘层30之上形成为膜状。有机绝缘层31包括第二内壁35以及第二外壁36。有机绝缘层31的第二内壁35划分使第一主面电极21的一部分露出的第二开口37。在该方式中，第二内壁35形成为朝向无机绝缘层30侧凹陷的弯曲状。
参照图3，第二开口37与无机绝缘层30的第一开口34连通，在与第一开口34之间形成焊盘开口26。在俯视时由接触开口13包围的区域内划分出第二开口37。第二开口37也可以在俯视时从接触开口13的外侧包围接触开口13。第二开口37的平面形状是任意的。第二开口37也可以划分为在俯视时具有与侧面5A～5D平行的四边的四边形状。
第二开口37从第一开口34空出间隔地包围第一开口34，并使无机绝缘层30的一部分露出。具体而言，有机绝缘层31在第一开口34以及第二开口37之间的区域使无机绝缘层30的主面的一部分作为内周缘38而露出。
无机绝缘层30的内周缘38的宽度W也可以为超过0μm且10μm以下。宽度W也可以为超过0μm且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。宽度W优选为1μm以上且5μm以下。宽度W是任意的，但优选为无机绝缘层30的厚度T2以下(W≤T2)。宽度W特别优选为1μm以上且2μm以下。
在该方式中，有机绝缘层31的第二外壁36形成为朝向无机绝缘层30侧凹陷的弯曲状。第二外壁36从侧面5A～5D向内方空出间隔地形成于无机绝缘层30之上，在与侧面5A～5D之间划分切割道25的一部分。由此，有机绝缘层31使主面绝缘层12的周缘部露出。第二外壁36也可以形成为在俯视时具有与侧面5A～5D平行的四边的四边形状。
有机绝缘层31的第二外壁36也可以横穿无机绝缘层30的第一外壁33并形成于主面绝缘层12之上。该情况下，由有机绝缘层31的第二外壁36划分出切割道25。
有机绝缘层31的第二内壁35(第二外壁36)在有机绝缘层31内与无机绝缘层30的主面之间所成的角度也可以为30°以上且90°以下。第二内壁35(第二外壁36)在有机绝缘层31内与无机绝缘层30的主面之间所成的角度优选45°以上且小于90°。第二内壁35(第二外壁36)的角度由连结第二内壁35(第二外壁36)的下端部以及上端部的直线与无机绝缘层30的主面之间所成的角度来定义。
与无机绝缘层30比较，有机绝缘层31具有相对于Ni的密合性较低的性质。有机绝缘层31包含负型或者正型的感光性树脂。有机绝缘层31也可以包含聚酰亚胺、聚酰胺以及聚苯并噁唑中的至少一个。在该方式中，有机绝缘层31包含聚酰亚胺。
有机绝缘层31优选具有超过无机绝缘层30的厚度T2的厚度T3(T2＜T3)。有机绝缘层31的厚度T3相对于无机绝缘层30的厚度T2的比T3/T2也可以为超过1且10以下。比T3/T2也可以为超过1且2以下、2以上且4以下、4以上且6以下、6以上且8以下、或者8以上且10以下。比T3/T2优选为2以上且6以下。
厚度T3也可以为1μm以上且50μm以下。厚度T3也可以为1μm以上且10μm以下、10μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、或者40μm以上且50μm以下。厚度T3优选为5μm以上且30μm以下。
半导体装置1包括在第一主面电极21中形成于从焊盘开口26(无机绝缘层30的第一开口34)露出的露出面的粗面区域39。粗面区域39包括形成于无机绝缘层30的第一内壁32的正下方的区域的凹坑。由此，无机绝缘层30的第一内壁32包括向粗面区域39伸出的部分。
半导体装置1包括形成于焊盘开口26内的焊盘电极40。焊盘电极40包括在焊盘开口26内形成于第一主面电极21之上的Ni镀层41。Ni镀层41在第一开口34内包覆第一主面电极21，在第二开口37内包覆无机绝缘层30的内周缘38。Ni镀层41具有从有机绝缘层31(绝缘层24)的主面向第一主面电极21侧空出间隔地形成的外表面。在该方式中，Ni镀层41在第二开口37内包覆有机绝缘层31。
参照图3，Ni镀层41具有包覆第一主面电极21的第一部分41A、以及包覆无机绝缘层30的内周缘38的第二部分41B。Ni镀层41的第一部分41A在第一开口34内填埋粗面区域39并包覆第一主面电极21。第一部分41A包覆无机绝缘层30的第一内壁32的整个区域，从第一开口34的开口端朝向第二开口37的开口端突出。第一部分41A与无机绝缘层30的第一内壁32连接，且具有在无机绝缘层30的厚度方向上延伸的第一连接部。
Ni镀层41的第二部分41B在第二开口37内从第一部分41A朝向有机绝缘层31侧被引出。第二部分41B形成为以第一开口34的开口端为起点朝向有机绝缘层31的圆弧状。
第二部分41B在第二开口37内包覆无机绝缘层30的内周缘38。由此，第二部分41B隔着无机绝缘层30的内周缘38而与第一主面电极21对置。第二部分41B与无机绝缘层30的主面连接，且具有在无机绝缘层30的宽度方向上延伸的第二连接部。
在该方式中，第二部分41B在第二开口37内还包覆有机绝缘层31的第二内壁35。第二部分41B相对于有机绝缘层31的第二内壁35的中间部包覆无机绝缘层30侧的区域。换言之，第二部分41B以第二内壁35(有机绝缘层31)的露出面积超过第二内壁35(有机绝缘层31)的隐蔽面积的方式包覆有机绝缘层31。这样，Ni镀层41形成为第一部分41A以及第二部分41B从不同的两个方向卡合(engage)于第一开口34的开口端。
Ni镀层41具有超过无机绝缘层30的厚度T2的厚度T4(T2＜T4)。厚度T4小于有机绝缘层31的厚度T3(T4＜T3)。厚度T4超过在无机绝缘层30的厚度T2上加上内周缘38的宽度W后的值(T2+W)(T2+W＜T4)。这是Ni镀层41与有机绝缘层31的第二内壁35相接的条件。厚度T4由以第一主面电极21的主面为基准的Ni镀层41的厚度来定义。
Ni镀层41的厚度T4相对于无机绝缘层30的厚度T2的比T4/T2也可以为超过1且5以下。比T4/T2也可以为超过1且2以下、2以上且3以下、3以上且4以下、或者4以上且5以下。
厚度T4也可以为0.1μm以上且15μm以下。厚度T4也可以为0.1μm以上且1μm以下、1μm以上且3μm以下、3μm以上且6μm以下、6μm以上且9μm以下、9μm以上且12μm以下、或者12μm以上且15μm以下。厚度T4优选为2μm以上且8μm以下。
焊盘电极40由与Ni镀层41不同的金属材料构成，包括在第二开口37内包覆Ni镀层41的外表面的外表面镀层42。外表面镀层42具有小于Ni镀层41的厚度T4的厚度T5(T5＜T4)。外表面镀层42在第二开口37内包覆有机绝缘层31的第二内壁35。
外表面镀层42具有经由导电接合材料(例如焊锡)而进行外部连接的端子面42A。端子面42A相对于有机绝缘层31的主面(第二开口37的开口端)位于Ni镀层41侧。由此，外表面镀层42使有机绝缘层31的第二内壁35的一部分露出。
在该方式中，外表面镀层42具有包括从Ni镀层41侧依次层叠的Pd镀层43以及Au镀层44的层叠构造。Pd镀层43沿Ni镀层41的外表面形成为膜状。Pd镀层43从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Ni镀层41。Pd镀层43在第二开口37内包覆有机绝缘层31的第二内壁35。
Pd镀层43具有小于Ni镀层41的厚度T4的厚度。Pd镀层43的厚度也可以为0.01μm以上且1μm以下。Pd镀层43的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
Au镀层44沿Pd镀层43的外表面形成为膜状。Au镀层44从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Pd镀层43。Au镀层44在第二开口37内包覆有机绝缘层31的第二内壁35。
Au镀层44具有小于Ni镀层41的厚度T4的厚度。Au镀层44的厚度也可以为0.01μm以上且1μm以下。Au镀层44的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
外表面镀层42可采取图4A～图4D所示的各种方式。
图4A是图3的对应图，是表示第二方式例的外表面镀层42的放大图。以下，对与第一方式例的外表面镀层42不同的部位进行说明。
参照图4A，在该方式中，外表面镀层42具有由Au镀层44构成的单层构造。Au镀层44沿Ni镀层41的外表面形成为膜状。Au镀层44从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Ni镀层41。Au镀层44在第二开口37内包覆有机绝缘层31的第二内壁35。
图4B是图3的对应图，是表示第三方式例的外表面镀层42的放大图。以下，对与第一方式例的外表面镀层42不同的部位进行说明。
参照图4B，在该方式中，外表面镀层42具有由Pd镀层43构成的单层构造。Pd镀层43沿Ni镀层41的外表面形成为膜状。Pd镀层43从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Ni镀层41。Pd镀层43在第二开口37内包覆有机绝缘层31的第二内壁35。
图4C是图3的对应图，是表示第四方式例的外表面镀层42的放大图。以下，对与第一方式例的外表面镀层42不同的部位进行说明。
参照图4C，在该方式中，外表面镀层42具有由Ag镀层45构成的单层构造。Ag镀层45沿Ni镀层41的外表面形成为膜状。Ag镀层45从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Ni镀层41。Ag镀层45在第二开口37内包覆有机绝缘层31的第二内壁35。
Ag镀层45具有小于Ni镀层41的厚度T4的厚度。Ag镀层45的厚度也可以为0.01μm以上且1μm以下。Ag镀层45的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
图4D是图3的对应图，是表示第五方式例的外表面镀层42的放大图。以下，对与第一方式例的外表面镀层42不同的部位进行说明。
参照图4D，外表面镀层42具有包括从Ni镀层41侧依次层叠的Pd镀层43、Au镀层44以及Ag镀层45的层叠构造。
Pd镀层43沿Ni镀层41的外表面形成为膜状。Pd镀层43从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Ni镀层41。Pd镀层43在第二开口37内包覆有机绝缘层31的第二内壁35。
Au镀层44沿Pd镀层43的外表面形成为膜状。Au镀层44从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Pd镀层43。Au镀层44在第二开口37内包覆有机绝缘层31的第二内壁35。
Ag镀层45沿Au镀层44的外表面形成为膜状。Ag镀层45从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Au镀层44。Ag镀层45在第二开口37内包覆有机绝缘层31的第二内壁35。
再次参照图2，半导体装置1包括形成于第二主面4之上的第二主面电极46。第二主面电极46包覆第二主面4的整个区域。第二主面电极46在与第二主面4之间形成欧姆接触。第二主面电极46形成为SBD的阴极电极。
第二主面电极46包括Ti层、Ni层、Pd层、Au层以及Ag层中的至少一个。第二主面电极46也可以具有使Ti层、Ni层、Pd层、Au层以及Ag层中的至少两个以任意的顺序层叠而成的层叠构造。第二主面电极46也可以具有由Ti层、Ni层、Pd层、Au层以及Ag层构成的单层构造。第二主面电极46优选包括作为欧姆电极的Ti层。在该方式中，第二主面电极46具有包括从第二主面4侧依次层叠的Ti层、Ni层、Pd层、Au层以及Ag层的层叠构造。
图5A～图5O是用于说明图1所示的半导体装置1的制造方法的一例的剖视图。
参照图5A，首先，准备成为SiC芯片2的基体的SiC外延晶片50。SiC外延晶片50具有包括SiC晶片51以及SiC外延层52的层叠构造。SiC晶片51成为SiC基板6的基体。SiC外延层52成为SiC外延层7的基体。SiC外延层52通过使SiC从SiC晶片51的主面外延成长而形成。
SiC外延晶片50具有一方侧的第一晶片主面53、以及另一方侧的第二晶片主面54。第一晶片主面53以及第二晶片主面54分别与SiC芯片2的第一主面3以及第二主面4对应。
在SiC外延晶片50设定有分别与半导体装置1对应的多个装置区域55、以及划分多个装置区域55的切断予定线56。在图5A中，示出了一个装置区域55，省略其以外的区域的图示(以下，在图5B～图5O中相同)。多个装置区域55设定为沿第一方向X以及第二方向Y的行列状。切断予定线56设定为沿第一方向X以及第二方向Y延伸的格子状。
接着，参照图5B，在各装置区域55形成功能设备的主要部分。在该方式中，向第一晶片主面53的表层部选择性地导入n型杂质以及/或者p型杂质，形成n型的二极管区域10以及p型的保护件区域11。n型杂质以及/或者p型杂质通过经由离子注入掩模(未图示)的离子注入法被导入到第一晶片主面53的表层部。
接着，参照图5C，第一晶片主面53之上形成主面绝缘层12。主面绝缘层12也可以通过CVD(Chemical Vapor Deposition)法以及/或者氧化处理法(例如热氧化处理法)而形成。
接着，参照图5D，在主面绝缘层12之上形成具有预定图案的抗蚀剂掩模57。抗蚀剂掩模57在主面绝缘层12中使应该形成接触开口13的区域露出，并包覆其以外的区域。接着，通过经由抗蚀剂掩模57的蚀刻法去除主面绝缘层12的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在主面绝缘层12形成有接触开口13。
接着，参照图5E，在主面绝缘层12之上形成成为第一主面电极21的基体的基体电极层58。基体电极层58具有包括从主面绝缘层12侧依次层叠的势垒电极22以及主电极23的层叠构造。势垒电极22以及主电极23也可以分别通过溅射法以及/或者蒸镀法而形成。
接着，参照图5F，在基体电极层58之上形成具有预定图案的抗蚀剂掩模59。抗蚀剂掩模59在基体电极层58中使应该形成第一主面电极21的区域露出，并包覆其以外的区域。接着，通过经由抗蚀剂掩模59的蚀刻法去除基体电极层58的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在主面绝缘层12之上形成有第一主面电极21。
接着，参照图5G，以包覆第一主面电极21的方式在主面绝缘层12之上形成无机绝缘层30。在该方式中，无机绝缘层30具有由氮化硅层构成的单层构造。无机绝缘层30也可以具有包括从SiC外延晶片50侧依次层叠的氧化硅层以及氮化硅层的层叠构造。无机绝缘层30也可以通过CVD法而形成。
接着，参照图5H，在无机绝缘层30之上形成具有预定图案的抗蚀剂掩模60。抗蚀剂掩模60在无机绝缘层30中使应该形成第一开口34以及切割道25的区域露出，并包覆其以外的区域。
接着，通过经由抗蚀剂掩模60的蚀刻法去除无机绝缘层30的不需要的部分。蚀刻法也可以是湿式蚀刻法以及/或者干式蚀刻法。由此，在无机绝缘层30形成有使第一主面电极21露出的第一开口34、以及沿切断予定线56以格子状延伸的切割道25。
接着，参照图5I，以包覆第一主面电极21以及无机绝缘层30的方式在主面绝缘层12之上形成有机绝缘层31。有机绝缘层31通过将作为感光性树脂的一例的聚酰亚胺涂敷于第一晶片主面53侧而形成。
接着，参照图5J，有机绝缘层31以与第二开口37以及切割道25对应的图案露光，之后显影。由此，在有机绝缘层31形成有使第一主面电极21露出的第二开口37、以及沿切断予定线56以格子状延伸的切割道25。
有机绝缘层31的第二开口37形成为从无机绝缘层30的第一开口34空出间隔地包围第一开口34。由此，形成有在第一开口34以及第二开口37之间的区域使无机绝缘层30的内周缘38露出的有机绝缘层31。
接着，参照图5K，在第一主面电极21中从第一开口34以及第二开口37露出的部分形成粗面区域39。粗面区域39通过相对于第一主面电极21的露出部的锌酸盐处理法(锌置换处理法)而形成。
接着，参照图5L，在第一主面电极21中从第一开口34以及第二开口37露出的部分之上形成Ni镀层41。Ni镀层41利用电解电镀法或者无电解电镀法(在该方式中为无电解电镀法)并通过使Ni从第一主面电极21成膜而形成。由此，形成有在第一开口34内包覆第一主面电极21、且在第二开口37内包覆无机绝缘层30的内周缘38的Ni镀层41。Ni镀层41的具体的构造由于是上述那样的结构，因此省略说明。
接着，参照图5M，在第二开口37内且在Ni镀层41的外表面之上形成外表面镀层42。外表面镀层42包括Pd镀层43、Au镀层44以及Ag镀层45中的至少一个。外表面镀层42利用电解电镀法或者无电解电镀法(在该方式中为无电解电镀法)并通过使Pd、Au以及Ag中的任意的材料从第一主面电极21成膜而形成。
接着，参照图5N，通过第二晶片主面54的研磨，将SiC外延晶片50薄化至所希望的厚度。第二晶片主面54也可以利用CMP(Chemical Mechanical Polishing，机械化学研磨)法来研磨。也可以在第二晶片主面54的研磨工序后，对第二晶片主面54实施退火处理。退火处理也可以利用激光照射法来实施。由此，第二晶片主面54(第二主面4)成为欧姆面。
接着，参照图5O，在第二晶片主面54之上形成第二主面电极46。第二主面电极46也可以通过溅射法、蒸镀法以及/或者电镀法而形成。之后，沿切割道25切断或者劈开SiC外延晶片50，切出多个半导体装置1。经过包括以上的工序，制造出半导体装置1。
以上，半导体装置1包括SiC芯片2、第一主面电极21、无机绝缘层30、有机绝缘层31以及Ni镀层41。第一主面电极21形成于SiC芯片2之上。无机绝缘层30包覆第一主面电极21，且具有使第一主面电极21露出的第一开口34。有机绝缘层31包覆无机绝缘层30，且具有从第一开口34空出间隔地包围第一开口34的第二开口37，在第一开口34以及第二开口37之间的区域使无机绝缘层30的内周缘38露出。Ni镀层41在第一开口34内与第一主面电极21连接，在第二开口37内包覆无机绝缘层30的内周缘38。
无机绝缘层30具有相对于Ni的密合性高的性质，另一方面，与无机绝缘层30比较，有机绝缘层31具有相对于Ni的密合性低的性质。因此，例如，在不存在无机绝缘层30的情况、有机绝缘层31与无机绝缘层30形成为同一面的情况下，Ni镀层41在与有机绝缘层31之间形成朝向第一主面电极21延伸的间隙。其结果，Ni镀层41相对于第一主面电极21的连接不充分，Ni镀层41的可靠性下降。
因此，在半导体装置1中，采用了如下构造：形成使具有相对于Ni的密合性高的性质的无机绝缘层30的内周缘38露出的有机绝缘层31，Ni镀层41包覆无机绝缘层30的内周缘38。该情况下，Ni镀层41在与无机绝缘层30之间形成沿无机绝缘层30的厚度方向延伸的第一连接部、以及沿无机绝缘层30的宽度方向延伸的第二连接部。
由此，能够使间隙的形成区域远离第一主面电极21的同时，能够适当地抑制朝向第一主面电极21延伸的间隙的形成。另外，与不存在无机绝缘层30的内周缘38的情况比较，能够使与有机绝缘层31之间的间隙的形成区域降低。因而，能够提高Ni镀层41的可靠性。
在半导体装置1中，Ni镀层41的第二部分41B相对于有机绝缘层31的第二内壁35的中间部包覆无机绝缘层30侧的区域。换言之，Ni镀层41的第二部分41B以第二内壁35(有机绝缘层31)的隐蔽面积小于第二内壁35(有机绝缘层31)的露出面积的方式包围有机绝缘层31。根据这样的Ni镀层41，能够适当地削减间隙的形成区域。
半导体装置1还包括包覆Ni镀层41的外表面的外表面镀层42。根据这样的构造，能够在有机绝缘层31以及Ni镀层41之间抑制间隙的形成，能够抑制电镀液向该间隙内的进入。由此，能够抑制以间隙为起点的外表面镀层42的异常成膜。其结果，能够抑制外表面镀层42的异常成膜引起的Ni镀层41的连接不良的同时，能够抑制外表面镀层42的剥离(连接不良)。
具体而言，外表面镀层42能够包括Pd镀层43、Au镀层44以及Ag镀层45中的至少一个。因此，能够抑制Pd镀层43、Au镀层44以及Ag镀层45的异常成膜引起的Ni镀层41的连接不良。与此同时，能够抑制Pd镀层43、Au镀层44以及Ag镀层45的剥离(连接不良)。
图6是图2的对应图，是与第一方式例的外表面镀层42一起表示本发明的第二实施方式的半导体装置61的剖视图。图7是图6所示的区域VII的放大图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图6以及图7，有机绝缘层31在第一开口34以及第二开口37之间的区域使无机绝缘层30的内周缘38露出。无机绝缘层30的内周缘38的宽度W是任意的，但优选为超过无机绝缘层30的厚度T2(T2＜W)。
内周缘38的宽度W相对于无机绝缘层30的厚度T2的比W/T2也可以为超过1且10以下。比W/T2也可以为超过1且2以下、2以上且4以下、4以上且6以下、6以上且8以下、或者8以上且10以下。比W/T2优选为2以上且5以下。宽度W也可以为超过0μm且10μm以下。宽度W也可以为超过0μm且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
Ni镀层41在焊盘开口26内形成于第一主面电极21之上。Ni镀层41在第一开口34内包覆第一主面电极21，在第二开口37内包覆无机绝缘层30的内周缘38。Ni镀层41具有从有机绝缘层31(绝缘层24)的主面向第一主面电极21侧空出间隔地形成的外表面。Ni镀层41在第二开口37内从有机绝缘层31空出间隔地包覆无机绝缘层30的内周缘38。
具体而言，Ni镀层41具有包覆第一主面电极21的第一部分41A、以及包覆无机绝缘层30的内周缘38的第二部分41B。Ni镀层41的第一部分41A在第一开口34内填埋粗面区域39并包覆第一主面电极21。第一部分41A在第一开口34内包覆无机绝缘层30的第一内壁32的整个区域，且从第一开口34的开口端朝向第二开口37的开口端突出。第一部分41A与无机绝缘层30的第一内壁32连接，且具有在无机绝缘层30的厚度方向上延伸的第一连接部。
Ni镀层41的第二部分41B在第二开口37内从第一部分41A朝向有机绝缘层31侧被引出。第二部分41B形成为以第一开口34的开口端为起点朝向有机绝缘层31的第二内壁35的圆弧状。
第二部分41B在第二开口37内包覆无机绝缘层30的内周缘38。在该方式中，第二部分41B以无机绝缘层30的内周缘38的一部分露出的方式，在第二开口37内从有机绝缘层31的第二内壁35向无机绝缘层30的第一内壁32侧空出间隔地部分地包覆无机绝缘层30的内周缘38。
由此，Ni镀层41使无机绝缘层30的内周缘38的一部分以及有机绝缘层31的第二内壁35的整个区域露出。第二部分41B隔着无机绝缘层30的内周缘38而与第一主面电极21对置。第二部分41B与无机绝缘层30的主面连接，且具有在无机绝缘层30的宽度方向上延伸的第二连接部。
Ni镀层41具有超过无机绝缘层30的厚度T2的厚度T4(T2＜T4)。厚度T4小于有机绝缘层31的厚度T3(T4＜T3)。厚度T4小于在无机绝缘层30的厚度T2上加上内周缘38的宽度W后的值(T2+W)(T4＜T2+W)。这是Ni镀层41使有机绝缘层31的第二内壁35露出的条件。厚度T4由以第一主面电极21的主面为基准的Ni镀层41的厚度来定义。
Ni镀层41的厚度T4相对于无机绝缘层30的厚度T2的比T4/T2也可以为超过1且5以下。比T4/T2也可以为超过1且2以下、2以上且3以下、3以上且4以下、或者4以上且5以下。厚度T4也可以为0.1μm以上且10μm以下。厚度T4也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
外表面镀层42在第二开口37内包覆Ni镀层41的外表面。外表面镀层42具有小于Ni镀层41的厚度T4的厚度T5(T5＜T4)。在该方式中，外表面镀层42在第二开口37内从有机绝缘层31的第二内壁35向无机绝缘层30的第一内壁32侧空出间隔地部分地包覆无机绝缘层30的内周缘38。
外表面镀层42具有经由导电接合材料(例如焊锡)而进行外部连接的端子面42A。端子面42A相对于有机绝缘层31的主面(第二开口37的开口端)位于Ni镀层41侧。由此，外表面镀层42在第二开口37内使无机绝缘层30的内周缘38的一部分以及有机绝缘层31的第二内壁35的整个区域露出。
具体而言，外表面镀层42具有包括从Ni镀层41侧依次层叠的Pd镀层43以及Au镀层44的层叠构造。Pd镀层43沿Ni镀层41的外表面形成为膜状。Pd镀层43从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Ni镀层41。Pd镀层43以无机绝缘层30的内周缘38的一部分露出的方式，在第二开口37内从有机绝缘层31的第二内壁35向无机绝缘层30的第一内壁32侧空出间隔地部分地包覆无机绝缘层30的内周缘38。由此，Pd镀层43在第二开口37内使无机绝缘层30的内周缘38的一部分以及有机绝缘层31的第二内壁35的整个区域露出。
Pd镀层43具有小于Ni镀层41的厚度T4的厚度。Pd镀层43的厚度也可以为0.01μm以上且1μm以下。Pd镀层43的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
Au镀层44沿Pd镀层43的外表面形成为膜状。Au镀层44从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Pd镀层43。Au镀层44以无机绝缘层30的内周缘38的一部分露出的方式，在第二开口37内从有机绝缘层31的第二内壁35向无机绝缘层30的第一内壁32侧空出间隔地部分地包覆无机绝缘层30的内周缘38。由此，Au镀层44在第二开口37内使无机绝缘层30的内周缘38的一部分以及有机绝缘层31的第二内壁35的整个区域露出。
Au镀层44具有小于Ni镀层41的厚度T4的厚度。Au镀层44的厚度也可以为0.01μm以上且1μm以下。Au镀层44的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
在该方式中，对形成有使有机绝缘层31的第二内壁35的整个区域露出的外表面镀层42的例子进行了说明。但是，也可以采用包覆有机绝缘层31的第二内壁35的一部分的外表面镀层42。该情况下，Pd镀层43以及Au镀层44的至少一个也可以包覆有机绝缘层31的第二内壁35的一部分。外表面镀层42可采取图8A～图8D所示的各种方式。
图8A是图7的对应图，是表示第二方式例的外表面镀层42的放大图。以下，对与第一方式例的外表面镀层42不同的部位进行说明。
参照图8A，在该方式中，外表面镀层42具有由Au镀层44构成的单层构造。Au镀层44沿Ni镀层41的外表面形成为膜状。Au镀层44以无机绝缘层30的内周缘38的一部分露出的方式，在第二开口37内从有机绝缘层31的第二内壁35向无机绝缘层30的第一内壁32侧空出间隔地部分地包覆无机绝缘层30的内周缘38。
Au镀层44从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Ni镀层41。由此，Au镀层44在第二开口37内使无机绝缘层30的内周缘38的一部分以及有机绝缘层31的第二内壁35的整个区域露出。Au镀层44也可以包覆有机绝缘层31的第二内壁35的一部分。
图8B是图7的对应图，是表示第三方式例的外表面镀层42的放大图。以下，对与第一方式例的外表面镀层42不同的部位进行说明。
参照图8B，在该方式中，外表面镀层42具有由Pd镀层43构成的单层构造。Pd镀层43沿Ni镀层41的外表面形成为膜状。Pd镀层43以无机绝缘层30的内周缘38的一部分露出的方式，在第二开口37内从有机绝缘层31的第二内壁35向无机绝缘层30的第一内壁32侧空出间隔地部分地包覆无机绝缘层30的内周缘38。
Pd镀层43从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Ni镀层41。由此，Pd镀层43在第二开口37内使无机绝缘层30的内周缘38的一部分以及有机绝缘层31的第二内壁35的整个区域露出。Pd镀层43也可以包覆有机绝缘层31的第二内壁35的一部分。
图8C与图7的对应图，是表示第四方式例的外表面镀层42的放大图。以下，对与第一方式例的外表面镀层42不同的部位进行说明。
参照图8C，在该方式中，外表面镀层42具有由Ag镀层45构成的单层构造。Ag镀层45沿Ni镀层41的外表面形成为膜状。Ag镀层45以无机绝缘层30的内周缘38的一部分露出的方式，在第二开口37内从有机绝缘层31的第二内壁35向无机绝缘层30的第一内壁32侧空出间隔地部分地包覆无机绝缘层30的内周缘38。
Ag镀层45从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Ni镀层41。由此，Ag镀层45在第二开口37内使无机绝缘层30的内周缘38的一部分以及有机绝缘层31的第二内壁35的整个区域露出。Ag镀层45也可以包覆有机绝缘层31的第二内壁35的一部分。
Ag镀层45具有小于Ni镀层41的厚度T4的厚度。Ag镀层45的厚度也可以为0.01μm以上且1μm以下。Ag镀层45的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
图8D是图7的对应图，是表示第五方式例的外表面镀层42的放大图。以下，对与第一方式例的外表面镀层42不同的部位进行说明。
参照图8D，外表面镀层42具有包括从Ni镀层41侧依次层叠的Pd镀层43、Au镀层44以及Ag镀层45的层叠构造。
Pd镀层43沿Ni镀层41的外表面形成为膜状。Pd镀层43以无机绝缘层30的内周缘38的一部分露出的方式，在第二开口37内从有机绝缘层31的第二内壁35向无机绝缘层30的第一内壁32侧空出间隔地部分地包覆无机绝缘层30的内周缘38。Pd镀层43从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Ni镀层41。由此，Pd镀层43在第二开口37内使无机绝缘层30的内周缘38的一部分以及有机绝缘层31的第二内壁35的整个区域露出。
Au镀层44沿Pd镀层43的外表面形成为膜状。Au镀层44以无机绝缘层30的内周缘38的一部分露出的方式，在第二开口37内从有机绝缘层31的第二内壁35向无机绝缘层30的第一内壁32侧空出间隔地部分地包覆无机绝缘层30的内周缘38。Au镀层44从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Pd镀层43。由此，Au镀层44在第二开口37内使无机绝缘层30的内周缘38的一部分以及有机绝缘层31的第二内壁35的整个区域露出。
Ag镀层45沿Au镀层44的外表面形成为膜状。Ag镀层45以无机绝缘层30的内周缘38的一部分露出的方式，在第二开口37内从有机绝缘层31的第二内壁35向无机绝缘层30的第一内壁32侧空出间隔地部分地包覆无机绝缘层30的内周缘38。Ag镀层45从第二开口37的开口端向无机绝缘层30侧空出间隔地包覆Au镀层44。由此，Ag镀层45在第二开口37内使无机绝缘层30的内周缘38的一部分以及有机绝缘层31的第二内壁35的整个区域露出。Pd镀层43、Au镀层44以及Ag镀层45的至少一个也可以包覆有机绝缘层31的第二内壁35的一部分。
以上，根据半导体装置61也能够起到与对半导体装置1叙述的效果相同的效果。尤其是，半导体装置61的Ni镀层41在第二开口37内从有机绝缘层31空出间隔地包覆无机绝缘层30的内周缘38。由此，能够防止在有机绝缘层31以及Ni镀层41之间形成不希望的间隙。因此，能够可靠地提高Ni镀层41的可靠性。
并且，半导体装置61包括包覆Ni镀层41的外表面的外表面镀层42。根据这样的构造，不会在有机绝缘层31以及Ni镀层41之间形成间隙，因此能够沿Ni镀层41的外表面适当地形成外表面镀层42。因而，适当地抑制外表面镀层42的异常成膜引起的Ni镀层41的连接不良的同时，能够适当地抑制外表面镀层42的剥离(连接不良)。
具体而言，外表面镀层42能够包括Pd镀层43、Au镀层44以及Ag镀层45中的至少一个。因此，能够抑制Pd镀层43、Au镀层44以及Ag镀层45的异常成膜引起的Ni镀层41的连接不良。与此同时，能够抑制Pd镀层43、Au镀层44以及Ag镀层45的剥离(连接不良)。
图9是表示第三实施方式的半导体装置101的俯视图。图10是表示图9的区域X的放大图。图11是沿图10所示的XI-XI线的剖视图。图12是沿图9所示的XII-XII线的剖视图。图13是图12所示的区域XIII的放大图。图14是图12所示的区域XIV的放大图。以下，对于与对半导体装置1叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图9～图14，半导体装置101是在源区域8中形成有作为功能设备的一例的MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)来代替SBD的SiC半导体装置。
半导体装置101包括SiC芯片2、主面绝缘层12、第一主面电极21、绝缘层24、焊盘电极40以及第二主面电极46。在图9中，绝缘层24由影线示出。SiC芯片2的第一主面3以及第二主面4形成为在俯视时呈四边形状(在该方式中为长方形状)。
第一侧面5A以及第二侧面5B沿第一方向X延伸，且在与第一方向X交叉的第二方向Y上对置。第一侧面5A以及第二侧面5B形成SiC芯片2的短边。第三侧面5C以及第四侧面5D沿第二方向Y延伸，且在第一方向X上对置。第三侧面5C以及第四侧面5D形成SiC芯片2的长边。
第一侧面5A(第二侧面5B)的长度也可以为0.1mm以上且8mm以下。第一侧面5A(第二侧面5B)的长度优选为0.1mm以上且2.5mm以下。第三侧面5C(第四侧面5D)的长度也可以为0.2mm以上且16mm以下。第三侧面5C(第四侧面5D)的长度优选为0.5mm以上且5mm以下。
与第一实施方式的情况相同，SiC芯片2具有包括SiC基板6以及SiC外延层7的层叠构造。SiC基板6作为MISFET的漏极区域而形成。SiC外延层7作为MISFET的漂移区域而形成。
在该方式中，SiC外延层7沿法线方向Z具有不同的n型杂质浓度。具体而言，SiC外延层7包括n型杂质浓度高的高浓度区域102、以及与高浓度区域102相比n型杂质浓度低的低浓度区域103。
高浓度区域102形成于第一主面3侧的区域。低浓度区域103相对于高浓度区域102形成于第二主面4侧的区域。高浓度区域102的厚度小于低浓度区域103的厚度。高浓度区域102的厚度小于SiC外延层7的总厚度的二分之一。
高浓度区域102的n型杂质浓度也可以为1.0×1016cm-3以上且1.0×1018cm-3以下。低浓度区域103的n型杂质浓度也可以为1.0×1015cm-3以上且1.0×1016cm-3以下。当然，SiC外延层7的n型杂质浓度也可以在1.0×1015cm-3以上且1.0×1018cm-3以下的范围具有n型杂质浓度从SiC基板6朝向第一主面3渐减的浓度梯度。
有源区域8在俯视时从侧面5A～5D向内方空出间隔地形成于SiC芯片2的中央部。有源区域8形成为在俯视时具有与侧面5A～5D平行的四边的长方形状。另一方面，外侧区域9形成为在俯视时包围有源区域8的长方形环状。
半导体装置101包括在有源区域8中形成于第一主面3的多个沟槽栅极构造104。多个沟槽栅极构造104分别形成为沿第一方向X延伸的带状，且在第二方向Y上空出间隔地形成。多个沟槽栅极构造104形成为在俯视时沿第一方向X延伸的条纹状。
在该方式中，多个沟槽栅极构造104在有源区域8从一方侧(第三侧面5C侧)的周缘部朝向另一方侧(第四侧面5D侧)的周缘部以带状延伸。多个沟槽栅极构造104在有源区域8中横穿一方侧的周缘部以及另一方侧的周缘部之间的中间部。
各沟槽栅极构造104的长度也可以为1mm以上且10mm以下。各沟槽栅极构造104的长度也可以为1mm以上且2mm以下、2mm以上且4mm以下、4mm以上且6mm以下、6mm以上且8mm以下、或者8mm以上且10mm以下。各沟槽栅极构造104的长度优选为2mm以上且6mm以下。一个沟槽栅极构造104的每单位面积的总延长也可以为0.5μm/μm2以上且0.75μm/μm2以下。
各沟槽栅极构造104包括栅极沟槽105、栅极绝缘层106以及栅极电极107。在图10中，栅极绝缘层106以及栅极电极107由影线示出。
栅极沟槽105形成于SiC外延层7。栅极沟槽105包括侧壁以及底壁。形成栅极沟槽105的长边的侧壁由SiC单晶的a面形成。形成栅极沟槽105的短边的侧壁由SiC单晶的m面形成。
栅极沟槽105的侧壁也可以沿法线方向Z延伸。在SiC芯片2内，栅极沟槽105的侧壁相对于第一主面3所成的角度也可以为90°以上且95°以下(例如91°以上且93°以下)。栅极沟槽105的侧壁也可以与第一主面3大致垂直地形成。栅极沟槽105也可以形成为开口宽度从第一主面3朝向底壁变窄的尖细形状。
栅极沟槽105的底壁位于高浓度区域102。栅极沟槽105的底壁面向SiC单晶的c面。栅极沟槽105的底壁具有相对于SiC单晶的c面向a轴方向倾斜的偏离角。栅极沟槽105的底壁也可以与第一主面3平行地形成。栅极沟槽105的底壁也可以形成为朝向第二主面4的弯曲状。
栅极沟槽105具有第一深度D1。第一深度D1也可以为0.5μm以上且3μm以下。第一深度D1也以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、或者2.5μm以上且3μm以下。
栅极沟槽105的沿第二方向Y的宽度也可以为0.1μm以上且2μm以下。栅极沟槽105的宽度也可以为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
栅极沟槽105的开口边缘部包括从第一主面3朝向栅极沟槽105的内方而向下倾斜的倾斜部。栅极沟槽105的开口边缘部是连接第一主面3以及栅极沟槽105的侧壁的部分。栅极沟槽105的倾斜部形成为朝向SiC芯片2凹陷的弯曲状。栅极沟槽105的倾斜部也可以形成为朝向栅极沟槽105的弯曲状。栅极沟槽105的倾斜部缓和相对于栅极沟槽105的开口边缘部的电场集中。
栅极绝缘层106包含氧化硅、氮化硅、氧化铝、氧化锆以及氧化钽中的至少一个。栅极绝缘层106也可以具有氧化硅层以及氮化硅层以任意的顺序层叠而成的层叠构造。栅极绝缘层106也可以具有由氧化硅层或者氮化硅层构成的单层构造。在该方式中，栅极绝缘层106具有由氧化硅层构成的单层构造。
栅极绝缘层106沿栅极沟槽105的内壁形成为膜状，在栅极沟槽105内划分凹部空间。栅极绝缘层106包括第一区域108、第二区域109以及第三区域110。第一区域108沿栅极沟槽105的侧壁形成。第二区域109沿栅极沟槽105的底壁形成。第三区域110经由栅极沟槽105的开口边缘部而部分地包覆第一主面3。
第一区域108的厚度也可以为0.01μm以上且0.2μm以下。第二区域109的厚度也可以为0.05μm以上且0.5μm以下。第二区域109的厚度也可以超过第一区域108的厚度。第三区域110的厚度也可以为0.05μm以上且0.5μm以下。第三区域110的厚度也可以超过第一区域108的厚度。
栅极绝缘层106包括在开口边缘部朝向栅极沟槽105内鼓出的鼓出部111。鼓出部111形成于栅极绝缘层106的第一区域108以及第三区域110的连接部。鼓出部111形成为朝向栅极沟槽105的内方的弯曲状。鼓出部111在开口边缘部使栅极沟槽105的开口变窄。也可以形成没有鼓出部111的栅极绝缘层106。也可以形成具有均匀的厚度的栅极绝缘层106。
栅极电极107隔着栅极绝缘层106埋设于栅极沟槽105。具体而言，栅极电极107在栅极沟槽105内埋设于由栅极绝缘层106划分出的凹部空间。栅极电极107具有从栅极沟槽105的开口露出的电极面。栅极电极107的电极面形成为朝向栅极沟槽105的底壁凹陷的弯曲状。栅极电极107的电极面通过栅极绝缘层106的鼓出部111而变窄。
栅极电极107由金属材料以外的导电材料构成。栅极电极107优选由导电性多晶硅构成。在该方式中，栅极电极107包含添加了p型杂质的p型多晶硅。
栅极电极107的p型杂质浓度也可以为1.0×1018cm-3以上且1.0×1022cm-3以下。栅极电极107的p型杂质也可以包含硼、铝、铟以及镓中的至少一个。栅极电极107的片材电阻也可以为10Ω/□以上且500Ω/□以下(在该方式中为200Ω/□左右)。栅极电极107的厚度也可以为0.5μm以上且3μm以下。
半导体装置101包括包覆栅极电极107的第一低电阻层112。第一低电阻层112在栅极沟槽105内包覆栅极电极107。第一低电阻层112形成沟槽栅极构造104的一部分。
第一低电阻层112包含具有小于栅极电极107的片材电阻的片材电阻的导电材料。第一低电阻层112的片材电阻也可以为0.01Ω/□以上且10Ω/□以下。第一低电阻层112的厚度也可以为0.01μm以上且3μm以下。第一低电阻层112的厚度优选小于栅极电极107的厚度。
具体而言，第一低电阻层112包括多晶层。多晶层通过利用金属材料将栅极电极107的表层部硅化物化而形成。也就是，栅极电极107的电极面由第一低电阻层112形成。具体而言，多晶层由p型多晶层构成，该p型多晶层包含添加到栅极电极107的p型杂质。多晶层优选具有10μΩ·cm以上且110μΩ·cm以下的比电阻。
埋入有栅极电极107以及第一低电阻层112的栅极沟槽105内的片材电阻小于栅极电极107单体的片材电阻。栅极沟槽105内的片材电阻优选为添加了n型杂质的n型多晶硅的片材电阻以下。栅极沟槽105内的片材电阻近似于第一低电阻层112的片材电阻。栅极沟槽105内的片材电阻也可以为0.01Ω/□以上且10Ω/□以下。栅极沟槽105内的片材电阻优选小于10Ω/□。
第一低电阻层112也可以包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2以及WSi2中的至少一个。尤其是，它们中NiSi、CoSi2以及TiSi2由于比电阻的值以及温度依存性比较小，因此适合作为形成第一低电阻层112的多晶层。第一低电阻层112最好由具有向其它区域的扩散少的性质的CoSi2构成。
第一低电阻层112包括与栅极绝缘层106相接的接触部。具体而言，第一低电阻层112的接触部与栅极绝缘层106的第三区域110(鼓出部111)相接。由此，能够抑制第一低电阻层112以及SiC外延层7之间的电流路径。尤其是，使第一低电阻层112的接触部在栅极绝缘层106中与比较厚的角部连接的设计在降低电流路径的风险方面有效。
通过将具有与n型多晶硅不同的功函数的p型多晶硅埋入于栅极沟槽105，能够使栅极阈值电压Vth增加1V左右。但是，p型多晶硅具有比n型多晶硅的片材电阻高数十倍(大约20倍)的片材电阻。因此，在采用p型多晶硅作为栅极电极107的材料的情况下，伴随栅极沟槽105内的寄生电阻(以下简称为“栅极电阻”。)的增加，能量损失增大。
因此，在半导体装置101中，在栅极电极107(p型多晶硅)之上形成第一低电阻层112(p型多晶)。根据第一低电阻层112，允许栅极阈值电压Vth的增加，并且能够降低栅极沟槽105内的片材电阻。
例如，根据具有第一低电阻层112的构造，与没有第一低电阻层112的构造比较，能够使片材电阻下降百分之一以下。根据具有第一低电阻层112的构造，与包含n型多晶硅的栅极电极107比较，能够使片材电阻下降五分之一以下。
由此，能够降低栅极电阻，因此能够使电流沿沟槽栅极构造104有效地扩散。也就是，第一低电阻层112能够作为使电流在栅极沟槽105内扩散的电流扩散层而形成。尤其是，在具有毫米级的长度(1mm以上的长度)的栅极沟槽105的情况下，电流的传递需要时间，但根据第一低电阻层112，能够适当地抑制开关延迟。
根据具有第一低电阻层112的构造，在提高栅极阈值电压Vth的基础上不使SiC外延层7内的p型杂质浓度增加地完成。因而，抑制通道电阻的增加，并且能够使栅极阈值电压Vth适当地增加。
半导体装置101包括分别形成于相邻的多个沟槽栅极构造104之间的区域的多个沟槽源极构造121。多个沟槽源极构造121以夹入一个沟槽栅极构造104的方式，在第二方向Y上空出间隔地形成。
多个沟槽源极构造121分别形成为沿第一方向X延伸的带状。多个沟槽源极构造121形成为在俯视时沿第一方向X延伸的条纹状。
在第二方向Y上相邻的沟槽源极构造121的中央部间的间距PS也可以为1μm以上且5μm以下。间距PS也可以为1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、或者4μm以上且5μm以下。间距PS优选为1.5μm以上且3μm以下。
各沟槽源极构造121包括源极沟槽122、源极绝缘层123以及源极电极124。在图10中，源极电极124由影线示出。
源极沟槽122形成于SiC外延层7。源极沟槽122包括侧壁以及底壁。形成源极沟槽122的长边的侧壁由SiC单晶的a面形成。形成源极沟槽122的短边的侧壁由SiC单晶的m面形成。
源极沟槽122的底壁位于高浓度区域102。源极沟槽122的底壁相对于栅极沟槽105的底壁位于第二主面4侧的区域。源极沟槽122的底壁在法线方向Z上位于栅极沟槽105的底壁以及低浓度区域103之间的区域。
源极沟槽122的底壁面向SiC单晶的c面。源极沟槽122的底壁具有相对于SiC单晶的c面向a轴方向倾斜的偏离角。源极沟槽122的底壁也可以与第一主面3平行地形成。源极沟槽122的底壁也可以形成为朝向第二主面4的弯曲状。
源极沟槽122具有超过栅极沟槽105的第一深度D1的第二深度D2。第二深度D2相对于第一深度D1的比DS/DG在源极沟槽122位于高浓度区域102内的条件下，也可以为1.5以上。比DS/DG优选为2以上。
第二深度D2也可以为0.5μm以上且10μm以下。第二深度D2也可以为0.5μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。也可以形成具有与第一深度D1大致相等的第二深度D2的源极沟槽122。
源极沟槽122包括第一沟槽部125以及第二沟槽部126。第一沟槽部125形成于源极沟槽122的开口侧。第一沟槽部125在第二方向Y上具有第一宽度W1。第一沟槽部125也可以形成为第一宽度W1从第一主面3朝向底壁侧变窄的尖细形状。
第一沟槽部125优选相对于栅极沟槽105的底壁形成于第一主面3侧的区域。也就是，第一沟槽部125的深度优选小于栅极沟槽105的第一深度D1。也可以形成有横穿栅极沟槽105的底壁的第一沟槽部125。也就是，第一沟槽部125的深度也可以超过栅极沟槽105的第一深度D1。
第一沟槽部125的深度也可以为0.1μm以上且2μm以下。第一沟槽部125的深度也可以为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
第一沟槽部125的第一宽度W1既可以为栅极沟槽105的宽度以上、也可以小于栅极沟槽105的宽度。第一宽度W1优选为超过栅极沟槽105的宽度。第一宽度W1也可以为0.1μm以上且2μm以下。第一宽度W1也可以为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
第二沟槽部126形成于源极沟槽122的底壁侧。第二沟槽部126在法线方向Z上形成于第一沟槽部125以及SiC外延层7的底部之间的区域，且横穿栅极沟槽105的底壁。在法线方向Z上，以第一沟槽部125为基准的第二沟槽部126的深度优选超过栅极沟槽105的第一深度D1。
第二沟槽部126在第二方向Y上具有小于第一宽度W1的第二宽度W2。第二宽度W2在小于第一宽度W1的条件下，既可以为栅极沟槽105的宽度以上、也可以小于栅极沟槽105的宽度。
第二宽度W2也可以为0.1μm以上且小于2μm。第二宽度W2也可以为0.1μm以上且小于2μm。第二宽度W2也可以为0.1μm以上且0.5μm以下、0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且小于2μm。当然，也可以形成具有与第一宽度W1大致相等的第二宽度W2的第二沟槽部126。
源极沟槽122的整体的开口宽度优选形成为与栅极沟槽105的开口宽度相同程度。源极沟槽122的开口宽度与栅极沟槽105的开口宽度相同程度是指，源极沟槽122的开口宽度纳入栅极沟槽105的开口宽度的±20％的范围内。
第二沟槽部126的侧壁也可以沿法线方向Z延伸。在SiC芯片2内，第二沟槽部126的侧壁相对于第一主面3所成的角度也可以为90°以上且95°以下(例如91°以上且93°以下)。第二沟槽部126的侧壁也可以与第一主面3大致垂直地形成。第二沟槽部126也可以形成为第二宽度W2从第一沟槽部125朝向底壁侧变窄的尖细形状。
源极绝缘层123包括氧化硅、氮化硅、氧化铝、氧化锆或者氧化钽中的至少一个。源极绝缘层123也可以具有氧化硅层以及氮化硅层以任意的顺序层叠而成的层叠构造。源极绝缘层123也可以具有由氧化硅层或者氮化硅层构成的单层构造。在该方式中，源极绝缘层123具有由氧化硅层构成的单层构造。
源极绝缘层123沿源极沟槽122的内壁形成为膜状，在源极沟槽122内划分凹部空间。具体而言，源极绝缘层123以使第一沟槽部125露出且包覆第二沟槽部126的方式，沿源极沟槽122的内壁形成为膜状。
由此，源极绝缘层123在第二沟槽部126内划分凹部空间。源极绝缘层123具有使第一沟槽部125露出的侧壁窗部127。
源极绝缘层123包含第一区域128以及第二区域129。第一区域128沿源极沟槽122的侧壁形成。第二区域129沿源极沟槽122的底壁形成。第一区域128的厚度小于第二区域129的厚度。第一区域128的厚度也可以为0.01μm以上且0.2μm以下。第二区域129的厚度也可以为0.05μm以上且0.5μm以下。
第一区域128的厚度也可以与栅极绝缘层106的第一区域128的厚度大致相等。第二区域129的厚度也可以与栅极绝缘层106的第二区域129的厚度大致相等。也可以形成具有均匀的厚度的源极绝缘层123。
源极电极124隔着源极绝缘层123埋设于源极沟槽122。具体而言，源极电极124隔着源极绝缘层123埋设于第一沟槽部125以及第二沟槽部126。
源极电极124在源极沟槽122的底壁侧埋设于由第二沟槽部126划分的凹部空间。源极电极124在源极沟槽122的开口侧具有与从侧壁窗部127露出的第一沟槽部125的侧壁相接的侧壁接触部130。
源极电极124具有从源极沟槽122的开口露出的电极面。源极电极124的电极面形成为朝向源极沟槽122的底壁凹陷的弯曲状。源极电极124的电极面也可以与第一主面3平行地形成。
在法线方向Z上，源极电极124的厚度也可以为0.5μm以上且10μm以下。源极电极124的厚度也可以为0.5μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
源极电极124由金属材料以外的导电材料构成。源极电极124优选由导电性多晶硅构成。在该方式中，源极电极124包含添加了p型杂质的p型多晶硅。
源极电极124的p型杂质浓度也可以为1.0×1018cm-3以上且1.0×1022cm-3以下。源极电极124的p型杂质浓度优选与栅极电极107的p型杂质浓度相等。源极电极124的p型杂质也可以包含硼、铝、铟以及镓中的至少一个。
半导体装置101包括包覆源极电极124的第二低电阻层131。第二低电阻层131在源极沟槽122内包覆源极电极124。第二低电阻层131形成沟槽源极构造121的一部分。第二低电阻层131具有与第一低电阻层112相同的构造。对于第二低电阻层131的说明，援用第一低电阻层112的说明。
半导体装置101包括在有源区域8中形成于第一主面3的表层部的p型的主体区域141。主体区域141划定有源区域8。主体区域141的p型杂质浓度小于栅极电极107以及源极电极124的p型杂质浓度。主体区域141的p型杂质浓度的峰值也可以为1.0×1017cm-3以且1.0×1019cm-3以下。
主体区域141在第一主面3的表层部包覆栅极沟槽105的侧壁以及源极沟槽122的侧壁。主体区域141相对于栅极沟槽105的底壁形成于第一主面3侧的区域。主体区域141隔着栅极绝缘层106而与栅极电极107对置。
主体区域141相对于第二沟槽部126形成于第一沟槽部125侧的区域。主体区域141包覆第一沟槽部125。主体区域141与从第一沟槽部125露出的源极电极124的侧壁接触部130连接。由此，主体区域141在SiC芯片2内进行源极接地。主体区域141也可以包覆第二沟槽部126的一部分。该情况下，主体区域141也可以隔着源极绝缘层123的一部分而与源极电极124对置。
半导体装置101包括形成于主体区域141的表层部的n+型的源极区域142。源极区域142由栅极沟槽105形成。源极区域142的n型杂质浓度的峰值超过高浓度区域102的n型杂质浓度的峰值。源极区域142的n型杂质浓度的峰值也可以为1.0×1018cm-3以上且1.0×1021cm-3以下。
源极区域142在主体区域141的表层部包覆栅极沟槽105的侧壁以及源极沟槽122的侧壁。源极区域142隔着栅极绝缘层106而与栅极电极107对置。源极区域142优选隔着栅极绝缘层106而与第一低电阻层112对置。
源极区域142还相对于第二沟槽部126形成于第一沟槽部125侧的区域。源极区域142包覆第一沟槽部125。源极区域142与从第一沟槽部125露出的源极电极124的侧壁接触部130连接。由此，源极区域142在SiC芯片2内进行源极接地。
在该方式中，源极区域142在第一主面3具有由栅极绝缘层106的第三区域110隠蔽的隠蔽部、以及从第三区域110露出的露出部。源极区域142的整个区域也可以由第三区域110包覆。
在源极区域142中沿栅极沟槽105的侧壁的部分在主体区域141内且在与高浓度区域102之间划定MISFET的通道。通道的接通/断开由栅极电极107控制。
半导体装置101包括在有源区域8中形成于第一主面3的表层部的p+型的多个接触区域143。各接触区域143的p型杂质浓度的峰值超过主体区域141的p型杂质浓度的峰值。各接触区域143的p型杂质浓度的峰值也可以为1.0×1018cm-3以上且1.0×1021cm-3以下。
多个接触区域143分别形成于沿多个源极沟槽122的区域。具体而言，多个接触区域143相对于对应的一个源极沟槽122以一对多个的关系形成。多个接触区域143分别沿对应的源极沟槽122空出间隔地形成。多个接触区域143分别从栅极沟槽105空出间隔地形成。
各接触区域143包覆对应的第一沟槽部125。各接触区域143在对应的第一沟槽部125中介于源极电极124的侧壁接触部130以及源极区域142之间。各接触区域143还在对应的第一沟槽部125中介于源极电极124的侧壁接触部130以及主体区域141之间。
由此，各接触区域143与源极电极124、主体区域141以及源极区域142电连接。各接触区域143在SiC芯片2内进行源极接地。
在各接触区域143中包覆第一沟槽部125的部分朝向栅极沟槽105引出。在各接触区域143中包覆第一沟槽部125的部分相对于主体区域141的底部形成于第一主面3侧的区域。在各接触区域143中包覆第一沟槽部125的部分也可以延伸至栅极沟槽105以及源极沟槽122之间的中间区域。
各接触区域143还包覆对应的第二沟槽部126。各接触区域143在对应的第二沟槽部126中，隔着源极绝缘层123而与源极电极124对置。
各接触区域143还包覆对应的源极沟槽122的底壁。各接触区域143隔着对应的源极沟槽122的底壁而与源极电极124对置。各接触区域143的底部也可以与对应的源极沟槽122的底壁平行地形成。
半导体装置101包括在有源区域8中形成于第一主面3的表层部的p型的多个深阱区域144。各深阱区域144的p型杂质浓度的峰值小于接触区域143的p型杂质浓度的峰值。
各深阱区域144的p型杂质浓度的峰值既可以为主体区域141的p型杂质浓度的峰值以上、也可以小于主体区域141的p型杂质浓度的峰值。各深阱区域144的p型杂质浓度的峰值也可以为1.0×1017cm-3以上且1.0×1019cm-3以下。
多个深阱区域144相对于多个源极沟槽122以一一对应的关系形成。各深阱区域144形成为在俯视时沿对应的源极沟槽122延伸的带状。各深阱区域144形成为高浓度区域102。各深阱区域144相对于主体区域141形成于第二主面4侧的区域。各深阱区域144与主体区域141相连。
各深阱区域144包括包覆对应的第二沟槽部126的部分。各深阱区域144包括包覆隔着接触区域143而对应的第二沟槽部126的部分。各深阱区域144还包括包覆对应的源极沟槽122的底壁的部分。各深阱区域144包括包覆隔着接触区域143而对应的源极沟槽122的底壁的部分。
各深阱区域144具有相对于栅极沟槽105的底壁位于第二主面4侧的底部。各深阱区域144的底部也可以与各源极沟槽122的底壁平行地形成。多个深阱区域144优选以恒定的深度形成。
各深阱区域144在与高浓度区域102之间形成pn接合部。从该pn接合部朝向栅极沟槽105扩展出空乏层。空乏层也可以与栅极沟槽105的底壁重叠。
在仅具备pn接合二极管的半导体装置101中，不具备沟槽的构造上，SiC芯片2内的电场集中的问题较少。各深阱区域144使沟槽栅极型的MISFET接近pn接合二极管的构造。由此，在沟槽栅极型的MISFET中，能够缓和SiC芯片2内的电场。
根据相对于栅极沟槽105的底壁在第二主面4侧具有底部的深阱区域144，能够通过空乏层适当地缓和相对于栅极沟槽105的电场集中。使多个源极沟槽122(深阱区域144)之间的间距PS变窄在缓和电场集中并提高耐压方面有效。
多个深阱区域144优选以恒定的深度形成。由此，能够抑制SiC芯片2的耐压(例如破坏耐量)被各深阱区域144限制，因此能够适当地实现耐压的提高。
通过利用源极沟槽122，能够在SiC芯片2的比较深的区域适当地形成深阱区域144。由于能够沿源极沟槽122形成深阱区域144，因此能够适当地抑制在多个深阱区域144的深度产生偏差。
在该方式中，高浓度区域102的一部分介于多个深阱区域144之间的区域。由此，在多个深阱区域144之间的区域能够降低JFET(Junction Field Effect Transistor，结场效应晶体管)电阻。
在该方式中，各深阱区域144的底部位于高浓度区域102。由此，高浓度区域102中的各深阱区域144的正下方的区域，能够在与第一主面3平行的横方向上形成电流路径。其结果，能够降低电流扩展阻力。在这种构造中，低浓度区域103提高SiC芯片2的耐压。
主面绝缘层12包覆第一主面3的整个区域。主面绝缘层12在有源区域8中包覆源极区域142以及接触区域143。具体而言，在第二方向Y的剖视中，主面绝缘层12在有源区域8中包覆源极区域142的整个区域以及接触区域143的整个区域。主面绝缘层12在俯视时包覆源极区域142的整个区域以及接触区域143的整个区域。
更具体而言，主面绝缘层12在有源区域8中横穿第一沟槽部125并包覆源极电极124。主面绝缘层12在第一主面3之上包覆源极电极124的侧壁接触部130。
主面绝缘层12具有在有源区域8分别使多个源极电极124露出的多个接触开口151。多个接触开口151相对于多个源极电极124以一一对应的关系形成。各接触开口151也可以形成为沿沟槽源极构造121延伸的带状。各接触开口151形成于在俯视时由源极沟槽122(第一沟槽部125)的侧壁包围的区域内。
各接触开口151从源极沟槽122(第一沟槽部125)的侧壁向源极沟槽122的内方空出间隔地使源极电极124露出。接触开口151仅使源极电极124露出。接触开口151的开口边缘部形成朝向接触开口151内的弯曲状。
在源极电极124的电极面形成有朝向源极沟槽122的底壁凹陷的凹槽152。凹槽152也可以形成为沿沟槽源极构造121延伸的带状。凹槽152形成于在俯视时由源极沟槽122(第一沟槽部125)的侧壁包围的区域内。
凹槽152从源极沟槽122(第一沟槽部125)的侧壁向源极沟槽122的内方空出间隔地形成。凹槽152使第二低电阻层131露出。凹槽152也可以贯通第二低电阻层131。接触开口151与源极电极124的凹槽152连通。
主面绝缘层12的周缘从侧面5A～5D露出。在该方式中，主面绝缘层12的周缘与侧面5A～5D相连。主面绝缘层12的周缘也可以从侧面5A～5D向内方空出间隔地形成。该情况下，主面绝缘层12使在第一主面3中位于外侧区域9的部分露出。
主面绝缘层12的厚度也可以为0.1μm以上且10μm以下。主面绝缘层12的厚度也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。主面绝缘层12的厚度优选为0.5μm以上且5μm以下。
第一主面电极21形成于主面绝缘层12之上。第一主面电极21的厚度T1也可以为1μm以上且100μm以下。厚度T1也可以为1μm以上且10μm以下、10μm以上且20μm以下、20μm以上且40μm以下、40μm以上且60μm以下、60μm以上且80μm以下、或者80μm以上且100μm以下。厚度T1优选为20μm以上且60μm以下。
第一主面电极21包括栅极主面电极153、栅极配线电极154以及源极主面电极155。在栅极主面电极153(栅极配线电极154)施加有栅极电压。栅极电压也可以为10V以上且50V以下(例如30V左右)。在源极主面电极155施加有源极电压。源极电压也可以为基准电压(例如GND电压)。
栅极主面电极153形成于有源区域8。栅极主面电极153在俯视时形成于第一侧面5A侧的区域。具体而言，栅极主面电极153在俯视时形成于第一侧面5A的中央部。栅极主面电极153也可以在俯视时形成于连接侧面5A～5D中的任意的两个的角部。栅极主面电极153也可以在俯视时形成为四边形状。
栅极配线电极154从栅极主面电极153引出，沿有源区域8的周缘以带状延伸。在该方式中，栅极配线电极154沿第一侧面5A、第三侧面5C以及第四侧面5D延伸，从三个方向划分有源区域8的内方。栅极配线电极154经由主面绝缘层12而与栅极电极107电连接。来自栅极主面电极153的电信号经由栅极配线电极154传递至栅极电极107。
源极主面电极155从栅极主面电极153以及栅极配线电极154空出间隔地形成于有源区域8。源极主面电极155包覆由栅极主面电极153以及栅极配线电极154划分出的区域，在俯视时形成为C字形状。
源极主面电极155经由接触开口151而与源极电极124电连接。也就是，在该方式中，由金属材料构成的源极主面电极155与由导电性多晶硅构成的源极电极124电连接。
第一主面电极21(栅极主面电极153、栅极配线电极154以及源极主面电极155)分别具有包括从SiC芯片2侧依次层叠的势垒电极22以及主电极23的层叠构造。
在该方式中，势垒电极22包括Ti层以及TiN层中的至少一个。势垒电极22优选具有包括从SiC芯片2侧依次层叠的Ti层以及TiN层的层叠构造。势垒电极22也可以具有由Ti层或者TiN层构成的单层构造。
势垒电极22的厚度也可以为0.01μm以上且1μm以下。势垒电极22的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
主电极23在势垒电极22之上形成为膜状。主电极23包覆势垒电极22的主面的整个区域。主电极23具有小于势垒电极22的电阻值的电阻值。主电极23由Al系金属层构成。具体而言，主电极23包含纯Al层、AlSi合金层、AlCu合金层以及AlSiCu合金层中的至少一个。
主电极23也可以具有使纯Al层、AlSi合金层、AlCu合金层以及AlSiCu合金层中的两个以上以任意的顺序层叠而成的层叠构造。主电极23也可以具有由纯Al层、AlSi合金层、AlCu合金层或者AlSiCu合金层构成的单层构造。主电极23优选具有由AlSi合金层、AlCu合金层或者AlSiCu合金层构成的单层构造。
主电极23的厚度超过势垒电极22的厚度。主电极23的厚度也可以为10μm以上且100μm以下。主电极23的厚度也可以为10μm以上且20μm以下、20μm以上且40μm以下、40μm以上且60μm以下、60μm以上且80μm以下、或者80μm以上且100μm以下。主电极23的厚度优选为20μm以上且60μm以下。势垒电极22的厚度与主电极23的厚度比较极小，因此第一主面电极21的厚度T1近似于主电极23的厚度。
绝缘层24在第一主面3之上包覆第一主面电极21。在图9中，绝缘层24由影线示出。具体而言，绝缘层24形成于主面绝缘层12之上。绝缘层24的周缘从侧面5A～5D向内方空出间隔地形成。由此，绝缘层24使主面绝缘层12的周缘部露出。
绝缘层24的周缘在与侧面5A～5D之间划分出切割道25。根据切割道25，在从晶片切出半导体装置101时，物理性地切断绝缘层24即可。由此，能够从晶片顺畅地切出半导体装置101的同时，能够抑制绝缘层24的剥离、劣化。其结果，能够利用绝缘层24适当地保护SiC芯片2、第一主面电极21等保护对象物。
切割道25的宽度也可以为1μm以上且25μm以下。切割道25的宽度是与切割道25所延伸的方向正交的方向的宽度。切割道25的宽度也可以为1μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、15μm以上且20μm以下、或者20μm以上且25μm以下。
绝缘层24具有使第一主面电极21露出的焊盘开口26。在该方式中，焊盘开口26包括使栅极主面电极153露出的栅极焊盘开口161、以及使源极主面电极155露出的源极焊盘开口162。栅极焊盘开口161也可以形成为在俯视时具有与侧面5A～5D平行的四边的多边形状。源极焊盘开口162也可以形成为在俯视时具有与侧面5A～5D平行的四边的多边形状。栅极焊盘开口161的平面形状以及源极焊盘开口162的平面形状是任意的。
具体而言，绝缘层24具有包括从SiC芯片2侧依次层叠的无机绝缘层30以及有机绝缘层31的层叠构造。无机绝缘层30沿主面绝缘层12、栅极主面电极153以及源极主面电极155形成为膜状。无机绝缘层30包括第一栅极内壁163、第一源极内壁164以及第一外壁165。以下，有时将第一栅极内壁163、第一源极内壁164以及第一外壁165总称为第一壁面。
第一栅极内壁163划分使栅极主面电极153的一部分露出的第一栅极开口166。第一栅极开口166形成栅极焊盘开口161的一部分。第一栅极开口166具有与栅极主面电极153的平面形状相似的平面形状，且使栅极主面电极153的内方部露出。第一栅极开口166的平面形状是任意的。第一栅极开口166也可以划分为在俯视时具有与侧面5A～5D平行的四边的多边形状。
第一源极内壁164划分使源极主面电极155的一部分露出的第一源极开口167。第一源极开口167形成源极焊盘开口162的一部分。第一源极开口167具有与源极主面电极155的平面形状相似的平面形状，且使源极主面电极155的内方部露出。第一源极开口167的平面形状是任意的。第一源极开口167也可以划分为在俯视时具有与侧面5A～5D平行的四边的多边形状。
无机绝缘层30的第一外壁165从侧面5A～5D向内方空出间隔地形成，且在与侧面5A～5D之间划分切割道25的一部分。由此，无机绝缘层30使主面绝缘层12的周缘部露出。第一外壁165也可以形成为在俯视时具有与侧面5A～5D平行的四边的四边形状。
无机绝缘层30的第一壁面在无机绝缘层30内与第一主面电极21的主面之间所成的角度也可以为30°以上且90°以下。第一壁面在无机绝缘层30内与第一主面电极21的主面之间所成的角度优选为45°以上且小于90°。第一壁面的角度由连结第一壁面的下端部以及上端部的直线与第一主面电极21的主面之间所成的角度来定义。
无机绝缘层30具有相对于Ni的密合性高的性质。无机绝缘层30包括氧化硅层以及氮化硅层中的至少一个。无机绝缘层30也可以具有包括从SiC芯片2侧依次层叠的氧化硅层以及氮化硅层的层叠构造。无机绝缘层30也可以具有由氧化硅层或者氮化硅层构成的单层构造。无机绝缘层30优选包含与主面绝缘层12不同的绝缘材料。在该方式中，无机绝缘层30具有由氮化硅层构成的单层构造。
无机绝缘层30的厚度T2优选为小于第一主面电极21的厚度T1(T2＜T1)。厚度T2也可以为0.1μm以上且10μm以下。厚度T2也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。厚度T2优选为1μm以上且5μm以下。厚度T2特别优选为1μm以上且2μm以下。
有机绝缘层31在无机绝缘层30之上形成为膜状。有机绝缘层31包括第二栅极内壁168、第二源极内壁169以及第二外壁170。以下，有时将第二栅极内壁168、第二源极内壁169以及第二外壁170总称为第二壁面。
参照图13，在该方式中，第二栅极内壁168形成为朝向无机绝缘层30侧凹陷的弯曲状。第二栅极内壁168划分使栅极主面电极153的一部分露出的第二栅极开口171。第二栅极开口171具有与栅极主面电极153的平面形状相似的平面形状，且使栅极主面电极153的内方部露出。第二栅极开口171的平面形状是任意的。第二栅极开口171也可以划分为在俯视时具有与侧面5A～5D平行的四边的多边形状。
第二栅极开口171与无机绝缘层30的第一栅极开口166连通，且在与第一栅极开口166之间形成栅极焊盘开口161。第二栅极开口171从第一栅极开口166空出间隔地包围第一栅极开口166，且使无机绝缘层30的一部分露出。具体而言，有机绝缘层31在第一栅极开口166以及第二栅极开口171之间的区域中使无机绝缘层30的主面的一部分作为栅极内周缘172而露出。
栅极内周缘172的宽度WG也可以为超过0μm且10μm以下。宽度WG也可以为超过0μm且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。宽度WG优选为1μm以上且5μm以下。宽度WG是任意的，但优选为无机绝缘层30的厚度T2以下(WG≤T2)。宽度WG特别优选为1μm以上且2μm以下。
参照图14，在该方式中，第二源极内壁169形成为朝向无机绝缘层30侧凹陷的弯曲状。第二源极内壁169划分使源极主面电极155的一部分露出的第二源极开口173。第二源极开口173具有与源极主面电极155的平面形状相似的平面形状，且使源极主面电极155的内方部露出。第二源极开口173的平面形状是任意的。第二源极开口173也可以划分为在俯视时具有与侧面5A～5D平行的四边的多边形状。
第二源极开口173与无机绝缘层30的第一源极开口167连通，且在与第一源极开口167之间形成源极焊盘开口162。第二源极开口173从第一源极开口167空出间隔地包围第一源极开口167，且使无机绝缘层30的一部分露出。具体而言，有机绝缘层31在第一源极开口167以及第二源极开口173之间的区域中使无机绝缘层30的主面的一部分作为源极内周缘174而露出。
源极内周缘174的宽度WS也可以为超过0μm且10μm以下。宽度WS也可以为超过0μm且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。宽度WS优选为1μm以上且5μm以下。宽度WS是任意的，但优选为无机绝缘层30的厚度T2以下(WS≤T2)。宽度WS特别优选为1μm以上且2μm以下。
在该方式中，有机绝缘层31的第二外壁170形成为朝向无机绝缘层30侧凹陷的弯曲状。第二外壁170从侧面5A～5D向内方空出间隔地形成于无机绝缘层30之上，且在与侧面5A～5D之间划分切割道25的一部分。由此，有机绝缘层31使主面绝缘层12的周缘部露出。第二外壁170也可以形成为在俯视时具有与侧面5A～5D平行的四边的四边形状。
有机绝缘层31的第二外壁170也可以横穿无机绝缘层30的第一外壁165并形成于主面绝缘层12之上。该情况下，由有机绝缘层31的第二外壁170划分切割道25。
有机绝缘层31的第二壁面在有机绝缘层31内与无机绝缘层30的主面之间所成的角度也可以为30°以上且90°以下。第二壁面在有机绝缘层31内与无机绝缘层30的主面之间所成的角度优选为45°以上且小于90°。第二壁面的角度由连结第二壁面的下端部以及上端部的直线与无机绝缘层30的主面之间所成的角度来定义。
与无机绝缘层30比较，有机绝缘层31具有相对于Ni的密合性较低的性质。有机绝缘层31包含负型或者正型的感光性树脂。有机绝缘层31也可以包含聚酰亚胺、聚酰胺以及聚苯并噁唑中的至少一个。在该方式中，有机绝缘层31包含聚酰亚胺。
有机绝缘层31优选具有超过无机绝缘层30的厚度T2的厚度T3(T2＜T3)。有机绝缘层31的厚度T3相对于无机绝缘层30的厚度T2的比T3/T2也可以为超过1且10以下。比T3/T2优选为超过1且2以下、2以上且4以下、4以上且6以下、6以上且8以下、8以上且10以下。比T3/T2优选为2以上且6以下。
厚度T3也可以为1μm以上且50μm以下。厚度T3也可以为1μm以上且10μm以下、10μm以上且20μm以下、20μm以上且30μm以下、30μm以上且40μm以下、或者40μm以上且50μm以下。厚度T3优选为5μm以上且30μm以下。
在该方式中，第一主面电极21的粗面区域39包括栅极粗面区域175以及源极粗面区域176。栅极粗面区域175在栅极主面电极153中形成于从栅极焊盘开口161(无机绝缘层30的第一栅极开口166)露出的露出面。栅极粗面区域175包括形成于第一栅极内壁163的正下方的区域的凹坑。由此，第一栅极内壁163包括向栅极粗面区域175伸出的部分。
源极粗面区域176在源极主面电极155形成于从源极焊盘开口162(无机绝缘层30的第一源极开口167)露出的露出面。源极粗面区域176包括形成于第一源极内壁164的正下方的区域的凹坑。由此，第一源极内壁164包括向源极粗面区域176伸出的部分。
在该方式中，焊盘电极40包括栅极焊盘电极181以及源极焊盘电极182。栅极焊盘电极181包括在栅极焊盘开口161内形成于栅极主面电极153之上的第一Ni镀层183。第一Ni镀层183与第一实施方式的Ni镀层41对应。
第一Ni镀层183在第一栅极开口166内包覆栅极主面电极153，在第二栅极开口171内包覆无机绝缘层30的栅极内周缘172。第一Ni镀层183具有从有机绝缘层31(绝缘层24)的主面向栅极主面电极153侧空出间隔地形成的外表面。第一Ni镀层183在第二栅极开口171内包覆有机绝缘层31。
参照图13，具体而言，第一Ni镀层183具有包覆栅极主面电极153的第一部分183A、以及包覆无机绝缘层30的栅极内周缘172的第二部分183B。
第一Ni镀层183的第一部分183A在第一栅极开口166内填埋栅极粗面区域175并包覆栅极主面电极153。第一部分183A包覆无机绝缘层30的第一栅极内壁163的整个区域，且从第一栅极开口166的开口端朝向第二栅极开口171的开口端突出。第一部分183A与无机绝缘层30的第一栅极内壁163连接，且具有在无机绝缘层30的厚度方向上延伸的第一连接部。
第一Ni镀层183的第二部分183B在第二栅极开口171内从第一部分183A朝向有机绝缘层31侧被引出。第二部分183B形成为以第一栅极开口166的开口端为起点朝向有机绝缘层31的圆弧状。
第二部分183B在第二栅极开口171内包覆无机绝缘层30的栅极内周缘172。由此，第二部分183B隔着无机绝缘层30的栅极内周缘172而与栅极主面电极153对置。第二部分183B与无机绝缘层30的主面连接，且具有在无机绝缘层30的宽度方向上延伸的第二连接部。
在该方式中，第二部分183B在第二栅极开口171内还包覆有机绝缘层31的第二栅极内壁168。第二部分183B相对于有机绝缘层31的第二栅极内壁168的中间部包覆无机绝缘层30侧的区域。换言之，第二部分183B以第二栅极内壁168(有机绝缘层31)的露出面积超过第二栅极内壁168(有机绝缘层31)的隐蔽面积的方式包覆有机绝缘层31。这样，第一Ni镀层183形成为第一部分183A以及第二部分183B从不同的而两个方向卡合(engage)于第一栅极开口166的开口端。
第一Ni镀层183具有超过无机绝缘层30的厚度T2的厚度T4(T2＜T4)。厚度T4小于有机绝缘层31的厚度T3(T3＜T4)。厚度T4超过在无机绝缘层30的厚度T2上加上栅极内周缘172的宽度WG后的值(T2+WG)(T2+WG＜T4)。这是第一Ni镀层183与有机绝缘层31的第二栅极内壁168相接的条件。厚度T4由以栅极主面电极153的主面为基准的第一Ni镀层183的厚度来定义。
第一Ni镀层183的厚度T4相对于无机绝缘层30的厚度T2的比T4/T2也可以为超过1且5以下。比T4/T2也可以为超过1且2以下、2以上且3以下、3以上且4以下、或者4以上且5以下。
厚度T4也可以为0.1μm以上且15μm以下。厚度T4也可以为0.1μm以上且1μm以下、1μm以上且3μm以下、3μm以上且6μm以下、6μm以上且9μm以下、9μm以上且12μm以下、或者12μm以上且15μm以下。厚度T4优选为2μm以上且8μm以下。
栅极焊盘电极181由与第一Ni镀层183不同的金属材料构成，包括在第二栅极开口171内包覆第一Ni镀层183的外表面的第一外表面镀层184。第一外表面镀层184与第一实施方式的外表面镀层42对应。
第一外表面镀层184具有小于第一Ni镀层183的厚度T4的厚度T5(T5＜T4)。第一外表面镀层184在第二栅极开口171内包覆有机绝缘层31的第二栅极内壁168。
第一外表面镀层184具有经由导电接合材料(例如焊锡)而进行外部连接的栅极端子面185A。栅极端子面185A相对于有机绝缘层31的主面(第二栅极开口171的开口端)位于第一Ni镀层183侧。由此，第一外表面镀层184使有机绝缘层31的第二栅极内壁168的一部分露出。
具体而言，第一外表面镀层184具有包括从第一Ni镀层183侧依次层叠的第一Pd镀层185以及第一Au镀层186的层叠构造。第一Pd镀层185以及第一Au镀层186分别与第一实施方式的Pd镀层43以及Au镀层44对应。
第一Pd镀层185沿第一Ni镀层183的外表面形成为膜状。第一Pd镀层185从第二栅极开口171的开口端向无机绝缘层30侧空出间隔地包覆第一Ni镀层183。第一Pd镀层185在第二栅极开口171内包覆有机绝缘层31的第二栅极内壁168。
第一Pd镀层185具有小于第一Ni镀层183的厚度T4的厚度。第一Pd镀层185的厚度也可以为0.01μm以上且1μm以下。第一Pd镀层185的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
第一Au镀层186沿第一Pd镀层185的外表面形成为膜状。第一Au镀层186从第二栅极开口171的开口端向无机绝缘层30侧空出间隔地包覆第一Pd镀层185。第一Au镀层186在第二栅极开口171内包覆有机绝缘层31的第二栅极内壁168。
第一Au镀层186具有小于第一Ni镀层183的厚度T4的厚度。第一Au镀层186的厚度也可以为0.01μm以上且1μm以下。第一Au镀层186的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
在该方式中，对第一外表面镀层184具有包括第一Pd镀层185以及第一Au镀层186的层叠构造的例子进行了说明。但是，也可以采用具有与上述的图4A～图4D所示的第二～第四方式例的外表面镀层42中的任一个相同的方式的第一外表面镀层184。
源极焊盘电极182包括在源极焊盘开口162内形成于源极主面电极155之上的第二Ni镀层193。第二Ni镀层193与第一实施方式的Ni镀层41对应。
第二Ni镀层193在第一源极开口167内包覆源极主面电极155，在第二源极开口173内包覆无机绝缘层30的源极内周缘174。第二Ni镀层193具有从有机绝缘层31(绝缘层24)的主面向源极主面电极155侧空出间隔地形成的外表面。第二Ni镀层193在第二源极开口173内包覆有机绝缘层31。
参照图14，具体而言，第二Ni镀层193具有包覆源极主面电极155的第一部分193A、以及包覆无机绝缘层30的源极内周缘174的第二部分193B。
第二Ni镀层193的第一部分193A在第一源极开口167内填埋源极粗面区域176并包覆源极主面电极155。第一部分193A包覆无机绝缘层30的第一源极内壁164的整个区域，且从第一源极开口167的开口端朝向第二源极开口173的开口端突出。第一部分193A与无机绝缘层30的第一源极内壁164连接，且具有在无机绝缘层30的厚度方向上延伸的第一连接部。
第二Ni镀层193的第二部分193B在第二源极开口173内从第一部分193A朝向有机绝缘层31侧被引出。第二部分193B形成为以第一源极开口167的开口端为起点朝向有机绝缘层31的圆弧状。
第二部分193B在第二源极开口173内包覆无机绝缘层30的源极内周缘174。由此，第二部分193B隔着无机绝缘层30的源极内周缘174而与源极主面电极155对置。第二部分193B与无机绝缘层30的主面连接，且具有在无机绝缘层30的宽度方向上延伸的第二连接部。
在该方式中，第二部分193B在第二源极开口173内还包覆有机绝缘层31的第二源极内壁169。第二部分193B相对于有机绝缘层31的第二源极内壁169的中间部包覆无机绝缘层30侧的区域。换言之，第二部分193B以第二源极内壁169(有机绝缘层31)的露出面积超过第二源极内壁169(有机绝缘层31)的隐蔽面积的方式包覆有机绝缘层31。这样，第二Ni镀层193形成为第一部分193A以及第二部分193B从不同的两个方向卡合(engage)于第一源极开口167的开口端。
第二Ni镀层193具有超过无机绝缘层30的厚度T2的厚度T4(T2＜T4)。厚度T4小于有机绝缘层31的厚度T3(T3＜T4)。厚度T4超过在无机绝缘层30的厚度T2上加上源极内周缘174的宽度WS后的值(T2+WS)(T2+WS＜T4)。这是第二Ni镀层193与有机绝缘层31的第二源极内壁169相接的条件。厚度T4由以源极主面电极155的主面为基准的第二Ni镀层193的厚度来定义。
第二Ni镀层193的厚度T4相对于无机绝缘层30的厚度T2的比T4/T2也可以为超过1且5以下。比T4/T2也可以为超过1且2以下、2以上且3以下、3以上且4以下、或者4以上且5以下。
厚度T4也可以为0.1μm以上且15μm以下。厚度T4也可以为0.1μm以上且1μm以下、1μm以上且3μm以下、3μm以上且6μm以下、6μm以上且9μm以下、9μm以上且12μm以下、或者12μm以上且15μm以下。厚度T4优选为2μm以上且8μm以下。
源极焊盘电极182由与第二Ni镀层193不同的金属材料构成，包括在第二源极开口173内包覆第二Ni镀层193的外表面的第二外表面镀层194。第二外表面镀层194与第一实施方式的外表面镀层42对应。
第二外表面镀层194具有小于第二Ni镀层193的厚度T4的厚度T5(T5＜T4)。第二外表面镀层194在第二源极开口173内包覆有机绝缘层31的第二源极内壁169。
第二外表面镀层194具有经由导电接合材料(例如焊锡)而进行外部连接的源极端子面194A。源极端子面194A相对于有机绝缘层31的主面(第二源极开口173的开口端)位于第二Ni镀层193侧。由此，第二外表面镀层194使有机绝缘层31的第二源极内壁169的一部分露出。
具体而言，第二外表面镀层194具有包括从第二Ni镀层193侧依次层叠的第二Pd镀层195以及第二Au镀层196的层叠构造。第二Pd镀层195以及第二Au镀层196分别与第一实施方式的Pd镀层43以及Au镀层44对应。
第二Pd镀层195沿第二Ni镀层193的外表面形成为膜状。第二Pd镀层195从第二源极开口173的开口端向无机绝缘层30侧空出间隔地包覆第二Ni镀层193。第二Pd镀层195在第二源极开口173内包覆有机绝缘层31的第二源极内壁169。
第二Pd镀层195具有小于第二Ni镀层193的厚度T4的厚度。第二Pd镀层195的厚度也可以为0.01μm以上且1μm以下。第二Pd镀层195的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
第二Au镀层196沿第二Pd镀层195的外表面形成为膜状。第二Au镀层196从第二源极开口173的开口端向无机绝缘层30侧空出间隔地包覆第二Pd镀层195。第二Au镀层196在第二源极开口173内包覆有机绝缘层31的第二源极内壁169。
第二Au镀层196具有小于第二Ni镀层193的厚度T4的厚度。第二Au镀层196的厚度也可以为0.01μm以上且1μm以下。第二Au镀层196的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
在该方式中，对第二外表面镀层194具有包括第二Pd镀层195以及第二Au镀层196的层叠构造的例子进行了说明。但是，也可以采用具有与上述的图4A～图4D所示的第二～第四方式例的外表面镀层42中的任一个相同的方式的第二外表面镀层194。
第二主面电极46包覆第二主面4的整个区域。第二主面电极46在与第二主面4之间形成欧姆接触。第二主面电极46形成为漏极电极。
第二主面电极46包括Ti层、Ni层、Pd层、Au层以及Ag层中的至少一个。第二主面电极46也可以具有使Ti层、Ni层、Pd层、Au层以及Ag层中的至少两个以任意的顺序层叠而成的层叠构造。第二主面电极46也可以具有由Ti层、Ni层、Pd层、Au层以及Ag层构成的单层构造。第二主面电极46优选包括作为欧姆电极的Ti层。在该方式中，第二主面电极46具有包括从第二主面4侧依次层叠的Ti层、Ni层、Pd层、Au层以及Ag层的层叠构造。
以上，根据包含MISFET来代替SBD的半导体装置101，也能够起到与对半导体装置1叙述的效果相同的效果。
图15是图12的对应图，是表示本发明的第四实施方式的半导体装置201的剖视图。图16是图15所示的区域XVI的放大图。图17是图15所示的区域XVII的放大图。以下，对于与对半导体装置101(参照图9～图14)叙述的构造对应的构造，标注同一参照符号并省略说明。
参照图15～图17，有机绝缘层31在第一栅极开口166以及第二栅极开口171之间的区域中使无机绝缘层30的栅极内周缘172露出。栅极内周缘172的宽度WG优选为超过无机绝缘层30的厚度T2(T2＜WG)。
栅极内周缘172的宽度WG相对于无机绝缘层30的厚度T2的比WG/T2也可以为超过1且10以下。比WG/T2也可以为超过1且2以下、2以上且4以下、4以上且6以下、6以上且8以下、或者8以上且10以下。比WG/T2优选为2以上且5以下。宽度WG也可以为超过0μm且10μm以下。宽度WG也可以为超过0μm且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
第一Ni镀层183在栅极焊盘开口161内形成于栅极主面电极153之上。第一Ni镀层183在第一栅极开口166内包覆栅极主面电极153，在第二栅极开口171内包覆无机绝缘层30的栅极内周缘172。第一Ni镀层183具有从有机绝缘层31(绝缘层24)的主面向栅极主面电极153侧空出间隔地形成的外表面。第一Ni镀层183在第二栅极开口171内从有机绝缘层31空出间隔地包覆无机绝缘层30的栅极内周缘172。
参照图16，具体而言，第一Ni镀层183具有包覆栅极主面电极153的第一部分183A、以及包覆无机绝缘层30的栅极内周缘172的第二部分183B。
第一Ni镀层183的第一部分183A在第一栅极开口166内填埋栅极粗面区域175并包覆栅极主面电极153。第一部分183A在第一栅极开口166内包覆无机绝缘层30的第一栅极内壁163的整个区域，且从第一栅极开口166的开口端朝向第二栅极开口171的开口端突出。第一部分183A与无机绝缘层30的第一栅极内壁163连接，且具有在无机绝缘层30的厚度方向上延伸的第一连接部。
第一Ni镀层183的第二部分183B在第二栅极开口171内从第一部分183A朝向有机绝缘层31侧被引出。第二部分183B形成为以第一栅极开口166的开口端为起点朝向有机绝缘层31的第二栅极内壁168的圆弧状。
第二部分183B在第二栅极开口171内包覆无机绝缘层30的栅极内周缘172。在该方式中，第二部分183B以无机绝缘层30的内周缘38的一部分露出的方式，在第二栅极开口171内从有机绝缘层31的第二栅极内壁168向无机绝缘层30的第一栅极内壁163侧空出间隔地部分地包覆无机绝缘层30的栅极内周缘172。
由此，第一Ni镀层183使无机绝缘层30的栅极内周缘172的一部分以及有机绝缘层31的第二栅极内壁168的整个区域露出。第二部分183B隔着无机绝缘层30的栅极内周缘172而与栅极主面电极153对置。第二部分183B与无机绝缘层30的主面连接，且具有在无机绝缘层30的宽度方向上延伸的第二连接部。
第一Ni镀层183具有超过无机绝缘层30的厚度T2的厚度T4(T2＜T4)。厚度T4小于在无机绝缘层30的厚度T2上加上栅极内周缘172的宽度WG后的值(T2+WG)(T4＜T2+WG)。这是第一Ni镀层183使有机绝缘层31的第二栅极内壁168露出的条件。厚度T4由以栅极主面电极153的主面为基准的第一Ni镀层183的厚度来定义。
第一Ni镀层183的厚度T4相对于无机绝缘层30的厚度T2的比T4/T2也可以为超过1且5以下。比T4/T2也可以为超过1且2以下、2以上且3以下、3以上且4以下、或者4以上且5以下。厚度T4也可以为0.1μm以上且10μm以下。厚度T4也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
第一外表面镀层184在第二栅极开口171内包覆第一Ni镀层183的外表面。第一外表面镀层184具有小于第一Ni镀层183的厚度T4的厚度T5(T5＜T4)。在该方式中，第一外表面镀层184以无机绝缘层30的内周缘38的一部分露出的方式，在第二栅极开口171内从有机绝缘层31的第二栅极内壁168向无机绝缘层30的第一栅极内壁163侧空出间隔地部分地包覆无机绝缘层30的栅极内周缘172。
第一外表面镀层184具有经由导电接合材料(例如焊锡)而进行外部连接的栅极端子面184A。栅极端子面184A相对于有机绝缘层31的主面(第二栅极开口171的开口端)位于第一Ni镀层183侧。由此，第一外表面镀层184在第二栅极开口171内使无机绝缘层30的栅极内周缘172的一部分以及有机绝缘层31的第二栅极内壁168的整个区域露出。
具体而言，第一外表面镀层184具有包括从第一Ni镀层183侧依次层叠的第一Pd镀层185以及Pd镀层186的层叠构造。第一Pd镀层185沿第一Ni镀层183的外表面形成为膜状。第一Pd镀层185从第二栅极开口171的开口端向无机绝缘层30侧空出间隔地包覆第一Ni镀层183。
第一Pd镀层185以无机绝缘层30的内周缘38的一部分露出的方式，在第二栅极开口171内从有机绝缘层31的第二栅极内壁168向无机绝缘层30的第一栅极内壁163侧空出间隔地部分地包覆无机绝缘层30的栅极内周缘172。由此，第一Pd镀层185在第二栅极开口171内使无机绝缘层30的栅极内周缘172的一部分以及有机绝缘层31的第二栅极内壁168的整个区域露出。
第一Pd镀层185具有小于第一Ni镀层183的厚度T4的厚度。第一Pd镀层185的厚度也可以为0.01μm以上且1μm以下。第一Pd镀层185的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
Pd镀层186沿第一Pd镀层185的外表面形成为膜状。Pd镀层186从第二栅极开口171的开口端向无机绝缘层30侧空出间隔地包覆第一Pd镀层185。
Pd镀层186以无机绝缘层30的内周缘38的一部分露出的方式，在第二栅极开口171内从有机绝缘层31的第二栅极内壁168向无机绝缘层30的第一栅极内壁163侧空出间隔地部分地包覆无机绝缘层30的栅极内周缘172。由此，Pd镀层186在第二栅极开口171内使无机绝缘层30的栅极内周缘172的一部分以及有机绝缘层31的第二栅极内壁168的整个区域露出。
Pd镀层186具有小于第一Ni镀层183的厚度T4的厚度。Pd镀层186的厚度也可以为0.01μm以上且1μm以下。Pd镀层186的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
在该方式中，对第一外表面镀层184具有包括第一Pd镀层185以及Pd镀层186的层叠构造的例子进行了说明。但是，也可以采用具有与上述的图8A～图8D所示的第二～第四方式例的外表面镀层42中的任一个相同的方式的第一外表面镀层184。
有机绝缘层31在第一源极开口167以及第二源极开口173之间的区域中使无机绝缘层30的源极内周缘174露出。在该方式中，源极内周缘174的宽度WS超过无机绝缘层30的厚度T2(T2＜WS)。
栅极内周缘172的宽度WS相对于无机绝缘层30的厚度T2的比WS/T2也可以为超过1且10以下。比WS/T2也可以为超过1且2以下、2以上且4以下、4以上且6以下、6以上且8以下、或者8以上且10以下。比WS/T2优选为2以上且5以下。宽度WS也可以为超过0μm且10μm以下。宽度WS也可以为超过0μm且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
第二Ni镀层193在源极焊盘开口162内形成于源极主面电极155之上。第二Ni镀层193在第二源极开口173内包覆源极主面电极155，在第二源极开口173内包覆无机绝缘层30的源极内周缘174。第二Ni镀层193具有从有机绝缘层31(绝缘层24)的主面向源极主面电极155侧空出间隔地形成的外表面。第二Ni镀层193在第二源极开口173内从有机绝缘层31空出间隔地包覆无机绝缘层30的源极内周缘174。
参照图17，具体而言，第二Ni镀层193具有包覆源极主面电极155的第一部分193A、以及包覆无机绝缘层30的源极内周缘174的第二部分193B。
第二Ni镀层193的第一部分193A在第一源极开口167内填埋源极粗面区域176并包覆源极主面电极155。第一部分193A在第一源极开口167内包覆无机绝缘层30的第一源极内壁164的整个区域，且从第一源极开口167的开口端朝向第二源极开口173的开口端突出。第一部分193A与无机绝缘层30的第一源极内壁164连接，且具有在无机绝缘层30的厚度方向上延伸的第一连接部。
第二Ni镀层193的第二部分193B在第二源极开口173内从第一部分193A朝向有机绝缘层31侧被引出。第二部分193B形成为以第一源极开口167的开口端为起点朝向有机绝缘层31的第二源极内壁169的圆弧状。
第二部分193B在第二源极开口173内包覆无机绝缘层30的源极内周缘174。在该方式中，第二部分193B以无机绝缘层30的内周缘38的一部分露出的方式，在第二源极开口173内从有机绝缘层31的第二源极内壁169向无机绝缘层30的第一源极内壁164侧空出间隔地部分地包覆无机绝缘层30的源极内周缘174。
由此，第二Ni镀层193使无机绝缘层30的源极内周缘174的一部分以及有机绝缘层31的第二源极内壁169的整个区域露出。第二部分193B隔着无机绝缘层30的源极内周缘174而与源极主面电极155对置。第二部分193B与无机绝缘层30的主面连接，且具有在无机绝缘层30的宽度方向上延伸的第二连接部。
第二Ni镀层193具有超过无机绝缘层30的厚度T2的厚度T4(T2＜T4)。厚度T4小于有机绝缘层31的厚度T3(T3＜T4)。厚度T4小于在无机绝缘层30的厚度T2上加上源极内周缘174的宽度WS后的值(T2+WS)(T4＜T2+WS)。这是第二Ni镀层193使有机绝缘层31的第二源极内壁169露出的条件。厚度T4由以源极主面电极155的主面为基准的第二Ni镀层193的厚度来定义。
第二Ni镀层193的厚度T4相对于无机绝缘层30的厚度T2的比T4/T2也可以为超过1且5以下。比T4/T2也可以为超过1且2以下、2以上且3以下、3以上且4以下、或者4以上且5以下。厚度T4也可以为0.1μm以上且10μm以下。厚度T4也可以为0.1μm以上且1μm以下、1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。
第二外表面镀层194在第二源极开口173内包覆第二Ni镀层193的外表面。第二外表面镀层194具有小于第二Ni镀层193的厚度T4的厚度T5(T5＜T4)。在该方式中，第二外表面镀层194以无机绝缘层30的内周缘38的一部分露出的方式，在第二源极开口173内从有机绝缘层31的第二源极内壁169向无机绝缘层30的第一源极内壁164侧空出间隔地部分地包覆无机绝缘层30的源极内周缘174。
第二外表面镀层194具有经由导电接合材料(例如焊锡)而进行外部连接的源极端子面194A。源极端子面194A相对于有机绝缘层31的主面(第二源极开口173的开口端)位于第二Ni镀层193侧。由此，第二外表面镀层194在第二源极开口173内使无机绝缘层30的源极内周缘174的一部分以及有机绝缘层31的第二源极内壁169的整个区域露出。
具体而言，第二外表面镀层194具有包括从第二Ni镀层193侧依次层叠的第二Pd镀层195以及第二Au镀层196的层叠构造。第二Pd镀层195沿第二Ni镀层193的外表面形成为膜状。第二Pd镀层195从第二源极开口173的开口端向无机绝缘层30侧空出间隔地包覆第二Ni镀层193。
第二Pd镀层195以无机绝缘层30的内周缘38的一部分露出的方式，在第二源极开口173内从有机绝缘层31的第二源极内壁169向无机绝缘层30的第一源极内壁164侧空出间隔地部分地包覆无机绝缘层30的源极内周缘174。由此，第二Pd镀层195在第二源极开口173内使无机绝缘层30的源极内周缘174的一部分以及有机绝缘层31的第二源极内壁169的整个区域露出。
第二Pd镀层195具有小于第二Ni镀层193的厚度T4的厚度。第二Pd镀层195的厚度也可以为0.01μm以上且1μm以下。第二Pd镀层195的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
第二Au镀层196沿第二Pd镀层195的外表面形成为膜状。第二Au镀层196从第二源极开口173的开口端向无机绝缘层30侧空出间隔地包覆第二Pd镀层195。
第二Au镀层196以无机绝缘层30的内周缘38的一部分露出的方式，在第二源极开口173内从有机绝缘层31的第二源极内壁169向无机绝缘层30的第一源极内壁164侧空出间隔地部分地包覆无机绝缘层30的源极内周缘174。由此，第二Au镀层196在第二源极开口173内使无机绝缘层30的源极内周缘174的一部分以及有机绝缘层31的第二源极内壁169的整个区域露出。
第二Au镀层196具有小于第二Ni镀层193的厚度T4的厚度。第二Au镀层196的厚度也可以为0.01μm以上且1μm以下。第二Au镀层196的厚度也可以为0.01μm以上且0.1μm以下、0.1μm以上且0.2μm以下、0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、或者0.8μm以上且1μm以下。
在该方式中，对第二外表面镀层194具有包括第二Pd镀层195以及第二Au镀层196的层叠构造的例子进行了说明。但是，也可以采用具有与上述的图8A～图8D所示的第二～第四方式例的外表面镀层42中的任一个相同的方式的第二外表面镀层194。
以上，根据半导体装置201，也能够起到与对半导体装置101叙述的效果相同的效果。根据半导体装置201，能够起到与对半导体装置61叙述的效果相同的效果。
图18是从一方侧观察组装有第一～第四实施方式的半导体装置(省略符号)的半导体封装件301的俯视图。图19是从另一方侧观察图18所示的半导体封装件301的俯视图。图20是图18所示的半导体封装件301的立体图。图21是图18所示的半导体封装件301的分解立体图。图22是沿图18所示的XXII-XXII线的剖视图。图23是图18所示的半导体封装件301的电路图。
参照图18～图23，在该方式中，半导体封装件301具有被称为功率保护件的形态。半导体封装件301包括树脂制的封装件主体302。封装件主体302由包含填充物(例如绝缘填充物)以及基质树脂的模制树脂构成。基质树脂优选由环氧树脂构成。
封装件主体302具有一方侧的第一主面303(第一面)、另一方侧的第二主面304(第二面)、以及连接第一主面303以及第二主面304的侧面305A～305D。第一主面303以及第二主面304在从它们的法线方向Z观察的俯视时形成为四边形状(在该方式中为长方形状)。
侧面305A～305D包括第一侧面305A、第二侧面305B、第三侧面305C以及第四侧面305D。第一侧面305A以及第二侧面305B沿第一方向X延伸，且在与第一方向X交叉的第二方向Y上对置。第一侧面305A以及第二侧面305B形成封装件主体302的长边。第三侧面305C以及第四侧面305D沿第二方向Y延伸，且在第一方向X上对置。第三侧面305C以及第四侧面305D形成封装件主体302的短边。具体而言，第二方向Y与第一方向X正交。
半导体封装件301包括配置在封装件主体302内的第一金属板310。第一金属板310配置在封装件主体302的第一主面303侧，一体地包括第一散热部311以及第一端子部312。第一散热部311以从第一主面303露出的方式配置在封装件主体302内。第一散热部311形成为在俯视时沿第一方向X延伸的长方形状。第一散热部311具有小于第一主面303的平面积的平面积，且从侧面305A～305D向内方空出间隔地从第一主面303露出。
第一端子部312从第一侧面305A露出。具体而言，第一端子部312从第一散热部311朝向第一侧面305A以带状延伸，贯通第一侧面305A并向封装件主体302外引出。在设定了沿第二方向Y横穿第一侧面305A(第二侧面305B)的中央部的中央线LC时，第一散热部311相对于该中央线LC位于第四侧面305D侧。
第一端子部312在第二方向Y上具有第一长度L1。第一端子部312的第一方向X的宽度小于第一散热部311的第一方向X的宽度。第一端子部312在封装件主体302内经由从第一主面303侧向第二主面304侧折弯的屈曲部313而与第一散热部311连接。由此，第一端子部312从第一主面303向第二主面304侧空出间隔地从第一侧面305A露出。
半导体封装件301包括配置在封装件主体302内的第二金属板320。第二金属板320从第一金属板310空出间隔地配置在封装件主体302的第二主面304侧，一体地包括第二散热部321以及第二端子部322。第二散热部321以从第二主面304露出的方式配置在封装件主体302内。第二散热部321形成为在俯视时沿第一方向X延伸的长方形状。第二散热部321具有小于第二主面304的平面积的平面积，从侧面305A～305D向内方空出间隔地从第二主面304露出。
第二端子部322从第一侧面305A露出。具体而言，第二端子部322从第二散热部321朝向第一侧面305A以带状延伸，贯通第一侧面305A并向封装件主体302外引出。第二端子部322相对于中央线LC位于第三侧面305C侧。
在该方式中，第二端子部322在第二方向Y上具有与第一端子部312的第一长度L1不同的第二长度L2。第一端子部312以及第二端子部322根据他们的形状(长度)来识别。第二端子部322的第二长度L2既可以超过第一长度L1、也可以小于第一长度L1。当然，也可以形成具有与第一长度L1相等的第二长度L2的第二端子部322。
第二端子部322的第一方向X的宽度小于第二散热部321的第一方向X的宽度。第二端子部322在封装件主体302内经由从第二主面304侧向第一主面303侧折弯的屈曲部323而与第二散热部321连接。由此，第二端子部322从第二主面304向第一主面303侧空出间隔地从第二侧面305B露出。
第二端子部322在法线方向Z上从与第一端子部312不同的厚度位置引出。在该方式中，第二端子部322从第一端子部312向第二主面304侧空出间隔地形成。第二端子部322在第一方向X上不与第一端子部312对置。
半导体封装件301包括配置在封装件主体302内的一个或者多个(在该方式中为五个)控制端子330。多个控制端子330从与第一端子部312以及第二端子部322露出的第一侧面305A相反侧的第二侧面305B露出。多个控制端子330相对于中央线LC位于第三侧面305C侧。多个控制端子330位于在俯视时与第二金属板320的第二端子部322相同的直线上。多个控制端子330的配置是任意的。
多个控制端子330分别形成为沿第二方向Y延伸的带状。具体而言，多个控制端子330分别包括内部连接部331、外部连接部332以及带状部333。内部连接部331配置在封装件主体302内。外部连接部332配置在封装件主体302外。
带状部333从内部连接部331贯通第二侧面305B并朝向外部连接部332以带状延伸。带状部333也可以在位于封装件主体302外的部分具有朝向第二主面304侧凹陷的弯曲部334。当然，也可以形成没有弯曲部334的带状部333。
多个控制端子330在法线方向Z上从与第一散热部311以及第二散热部321不同的厚度位置引出。在该方式中，多个控制端子330从第一散热部311以及第二散热部321空出间隔地配置在第一散热部311以及第二散热部321之间的区域。
半导体封装件301包括配置在封装件主体302内的SBD芯片341以及MISFET芯片342。SBD芯片341由第一～第二实施方式的半导体装置(省略符号)的任一方构成。MISFET芯片342由第三～第四实施方式的半导体装置(省略符号)的任一方构成。
SBD芯片341在封装件主体302内配置在由第一散热部311以及第二散热部321所夹的空间。SBD芯片341相对于中央线LC配置在封装件主体302的第四侧面305D侧。SBD芯片341以使第二主面电极46与第二散热部321对置的姿势配置在第二散热部321之上。
MISFET芯片342在封装件主体302内从SBD芯片341空出间隔地配置在由第一散热部311以及第二散热部321所夹的空间。MISFET芯片342相对于中央线LC配置在封装件主体302的第三侧面305C侧。MISFET芯片342以使第二主面电极46与第二散热部321对置的姿势配置在第二散热部321之上。
半导体封装件301包括第一导电接合材料343以及第二导电接合材料344。第一导电接合材料343以及第二导电接合材料344分别包含焊锡或者金属糊料。第一导电接合材料343介于SBD芯片341的第二主面电极46以及第二散热部321之间，将SBD芯片341以及第二散热部321以热的、机械的以及电的方式连接。第二导电接合材料344介于MISFET芯片342的第二主面电极46以及第二散热部321之间，将MISFET芯片342以及第二散热部321以热的、机械的以及电的方式连接。
由此，SBD芯片341的阴极与MISFET芯片342的漏极电连接。也就是，第二金属板320(第二散热部321)作为相对于SBD芯片341以及MISFET芯片342的阴极、漏极端子发挥功能。
半导体封装件301包括第一金属垫片351以及第二金属垫片352。在该方式中，第一金属垫片351以及第二金属垫片352分别由包含铜的板状部件构成。第二金属垫片352具有与第一金属垫片351的厚度相等的厚度。
第一金属垫片351介于SBD芯片341以及第一散热部311之间，使第一散热部311从SBD芯片341离开。第二金属垫片352介于MISFET芯片342以及第一散热部311之间，使第一散热部311从MISFET芯片342离开。在该方式中，第一金属垫片351以及第二金属垫片352为分体，但第一金属垫片351以及第二金属垫片352也可以一体地形成。
半导体封装件301包括第三导电接合材料353以及第四导电接合材料354。
第三导电接合材料353以及第四导电接合材料354分别包含焊锡或者金属糊料。
第三导电接合材料353以及第四导电接合材料354优选分别由焊锡构成。
第三导电接合材料353介于SBD芯片341的焊盘电极40以及第一金属垫片351之间，将SBD芯片341以及第一金属垫片351以热的、机械的以及电的方式连接。第四导电接合材料354介于MISFET芯片342的源极焊盘电极182以及第二金属垫片352之间，将MISFET芯片342以及第二金属垫片352以热的、机械的以及电的方式连接。
半导体封装件301包括第五导电接合材料355以及第六导电接合材料356。第五导电接合材料355以及第六导电接合材料356分别包含焊锡或者金属糊料。第五导电接合材料355介于第一散热部311以及第一金属垫片351之间，将第一散热部311以及第一金属垫片351以热的、机械的以及电的方式连接。第六导电接合材料356介于第一散热部311以及第二金属垫片352之间，将第一散热部311以及第二金属垫片352以热的、机械的以及电的方式连接。
由此，SBD芯片341的阳极与MISFET芯片342的源极电连接。也就是，第一金属板310(第一散热部311)作为相对于SBD芯片341以及MISFET芯片342的阳极、源极端子发挥功能。
半导体封装件301包括一个或者多个(在该方式中为五个)导线357。导线357也称为接合金属丝。导线357也可以由金属丝、铜金属丝或者铝金属丝构成。多个导线357分别与MISFET芯片342的栅极焊盘电极181以及多个控制端子330的内部连接部331连接。
由此，MISFET芯片342的栅极与多个控制端子330电连接。也就是，多个控制端子330分别作为MISFET芯片342的栅极端子发挥功能。导线357不需要使全部的控制端子330以及栅极焊盘电极181连接。任意的控制端子330也可以电开放。
以上，根据半导体封装件301，第一导电接合材料343与SBD芯片341的焊盘电极40连接。如在第一～第二实施方式中叙述的那样，SBD芯片341的焊盘电极40包括Ni镀层41以及外表面镀层42。由此，能够使第一导电接合材料343与SBD芯片341的焊盘电极40适当地连接。因而，能够使SBD芯片341与第一散热部311以及第二散热部321以热的、机械的以及电的方式适当地连接。
在SBD芯片341不具备有机绝缘层31的情况下，有时因封装件主体302所含有的填充物而使SBD芯片341的焊盘电极40等产生裂缝、剥离等。这种问题被称为填充物侵蚀，成为焊盘电极40等的可靠性下降的一个主要原因。因此，在SBD芯片341中且在无机绝缘层30之上形成有有机绝缘层31。由此，由于有机绝缘层31成为对填充物的缓冲物，因此能够适当地保护焊盘电极40等免受填充物侵蚀的影响。
并且，在SBD芯片341中，如第一～第二实施方式中叙述的那样，在具备有机绝缘层31的构造中，具有Ni镀层41与无机绝缘层30的内周缘38连接的构造。由此，也能够适当地抑制填充物侵蚀引起的Ni镀层41(外表面镀层42)的裂缝、剥离等。
根据半导体封装件301，第二导电接合材料344与MISFET芯片342的源极焊盘电极182连接。如在第三～第四实施方式中叙述的那样，MISFET芯片342的源极焊盘电极182包括第二Ni镀层193以及第二外表面镀层194。由此，能够使第二导电接合材料344与MISFET芯片342的源极焊盘电极182适当地连接。因而，能够使MISFET芯片342与第一散热部311以及第二散热部321以热的、机械的以及电的方式适当地连接。
在MISFET芯片342不具备有机绝缘层31的情况下，有时因封装件主体302所含有的填充物而使MISFET芯片342的源极焊盘电极182等产生裂缝、剥离等。这种问题被称为填充物侵蚀，成为源极焊盘电极182等的可靠性下降的一个主要原因。因此，在MISFET芯片342中，在无机绝缘层30之上形成有有机绝缘层31。由此，由于有机绝缘层31成为对填充物的缓冲物，因此能够适当地保护源极焊盘电极182等免受填充物侵蚀的影响。
并且，在MISFET芯片342中，如在第三～第四实施方式中叙述的那样，在具备有机绝缘层31的构造中，具有第二Ni镀层193与无机绝缘层30的第一源极内壁164连接的构造。由此，也能够适当地抑制填充物侵蚀引起的第二Ni镀层193(第二外表面镀层194)的裂缝、剥离等。在MISFET芯片342中，在栅极焊盘电极181侧，也能够起到与源极焊盘电极182侧的效果相同的效果。
在该方式中，对半导体封装件301包括SBD芯片341以及MISFET芯片342的例子进行了说明。但是，也可以采用仅包括SBD芯片341以及MISFET芯片342的任一方的半导体封装件301。也可以采用包括多个SBD芯片341以及/或者多个MISFET芯片342的半导体封装件301。
本发明的实施方式还能够以其它方式实施。
在上述的第三～第四实施方式中，在不重视栅极阈值电压Vth的增加的情况下，栅极电极107也可以包含添加了n型杂质的n型多晶硅来代替p型多晶硅。该情况下，形成有由n型多晶构成的第一低电阻层112。在这种构造的情况下，能够更进一步降低栅极电阻。
在上述的第三～第四实施方式中，也可以包含添加了n型杂质的n型多晶硅来代替p型多晶硅。在上述的第三～第四实施方式中，也可以采用未形成第一低电阻层112以及第二低电阻层131的任一方或者双方的构造。
在上述的第三～第四实施方式中，也可以采用p+型的集电极区域来代替n+型的漏极区域。根据该构造，能够提供IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)来代替MISFET。该情况下，在上述的第三～第四实施方式中，MISFET的“源极”调换为IGBT的“发射极”，MISFET的“漏极”替换为IGBT的“集电极”。
在上述的各实施方式中，也可以采用由Si单晶构成的Si芯片来代替SiC芯片2。也就是，上述的各实施方式的半导体装置(省略符号)也可以是Si半导体装置。在上述的各实施方式中，也可以采用各半导体部分的导电型反转的构造。也就是，p型的部分也可以为n型、n型的部分也可以为p型。
以下示出从该说明书以及附图抽出的特征的例子。以下的[A1]～[A20]提供一种半导体装置，其在从有机绝缘层的开口露出的电极之上形成有Ni镀层的构造中，能够提高Ni镀层的可靠性。
[A1]一种半导体装置，其包括：芯片；电极，其形成在上述芯片上；无机绝缘层，其包覆上述电极，且具有使上述电极露出的第一开口；有机绝缘层，其包覆上述无机绝缘层，且具有从上述第一开口空出间隔地包围上述第一开口的第二开口，在上述第一开口以及上述第二开口之间的区域使上述无机绝缘层的内周缘露出；以及Ni镀层，其在上述第一开口内包覆上述电极，且在上述第二开口内包覆上述无机绝缘层的上述内周缘。
[A2]根据A1所述的半导体装置，上述Ni镀层在上述第二开口内包覆上述有机绝缘层。
[A3]根据A2所述的半导体装置，上述Ni镀层从上述第二开口的开口端向上述无机绝缘层侧空出间隔地形成。
[A4]根据A2或者A3所述的半导体装置，上述Ni镀层在上述第二开口内以上述有机绝缘层的露出面积超过上述有机绝缘层的隐蔽面积的方式包覆上述有机绝缘层。
[A5]根据A2～A4任一项中所述的半导体装置，上述无机绝缘层的上述内周缘具有上述无机绝缘层的厚度以下的宽度。
[A6]根据A2～A5任一项中所述的半导体装置，还包覆在上述第二开口内包覆上述Ni镀层的外表面的外表面镀层。
[A7]根据A6所述的半导体装置，上述外表面镀层在上述第二开口内包覆上述有机绝缘层。
[A8]根据A6或者A7所述的半导体装置，上述外表面镀层从上述第二开口的开口端向上述无机绝缘层侧空出间隔地包覆上述Ni镀层。
[A9]根据A6～A8任一项中所述的半导体装置，上述外表面镀层具有小于上述Ni镀层的厚度的厚度。
[A10]根据A1所述的半导体装置，上述Ni镀层在上述第二开口内从上述有机绝缘层空出间隔地包覆上述无机绝缘层的上述内周缘。
[A11]根据A10所述的半导体装置，上述Ni镀层从上述第二开口的开口端向上述无机绝缘层侧空出间隔地形成。
[A12]根据A10或者A11所述的半导体装置，上述无机绝缘层的上述内周缘具有超过上述无机绝缘层的厚度的宽度。
[A13]根据A10～A12任一项中所述的半导体装置，还包括在上述第二开口内包覆上述Ni镀层的外表面的外表面镀层。
[A14]根据A13所述的半导体装置，上述外表面镀层包覆上述无机绝缘层的上述内周缘。
[A15]根据A13或者A14所述的半导体装置，上述外表面镀层从上述有机绝缘层空出间隔地包覆上述Ni镀层。
[A16]根据A13～A15任一项中所述的半导体装置，上述外表面镀层从上述第二开口的开口端向上述无机绝缘层侧空出间隔地包覆上述Ni镀层。
[A17]根据A13～A16任一项中所述的半导体装置，上述外表面镀层具有小于上述Ni镀层的厚度的厚度。
[A18]根据A1～A17任一项中所述的半导体装置，上述芯片由SiC芯片构成。
[A19]提供一种半导体封装件，其包括：树脂制的封装件主体，其具有一方侧的第一面、另一方侧的第二面以及侧面；第一金属板，其具有从上述第一面露出的第一散热部以及从上述侧面露出的第一端子部，且配置在上述封装件主体内，第二金属板，其具有从上述第二面露出的第二散热部以及从上述侧面露出的第二端子部，且从上述第一金属板向上述第二面侧空出间隔地配置在上述封装件主体内；以及权利要求1～18任一项中所述的半导体装置，其在上述封装件主体内配置在由上述第一散热部以及上述第二散热部所夹的空间。
本申请对应于2019年9月30日在日本国特许厅提出的特愿2019－180861号，本申请的所有公开内容在此通过引用而录入。虽然对本发明的实施方式进行了详细说明，但这些只不过是用于明确本发明的技术的内容的具体例，本发明不应限定性地解释为这些具体例，本发明的范围仅由附加的保护范围限定。
符号说明
1—半导体装置，2—SiC芯片(芯片)，21—第一主面电极(电极)，30—无机绝缘层，31—有机绝缘层，34—第一开口，37—第二开口，38—无机绝缘层的内周缘，41—Ni镀层，42—外表面镀层，61—半导体装置，101—半导体装置，153—栅极主面电极(电极)，155—源极主面电极(电极)，166—第一栅极开口(第一开口)，167—第一源极开口(第一开口)，171—第二栅极开口(第二开口)，172—无机绝缘层的栅极内周缘，173—第二源极开口(第二开口)，174—无机绝缘层的源极内周缘，183—第一Ni镀层，184—第一外表面镀层，193—第二Ni镀层，194—第二外表面镀层，201—半导体装置，301—半导体封装件，302—封装件主体，303—第一主面(第一面)，304—第二主面(第二面)，305A—侧面，305B—侧面，305C—侧面，305D—侧面，310—第一金属板，311—第一散热部，312—第一端子部，320—第二金属板，321—第二散热部，322—第二端子部，341—SBD芯片(半导体装置)，342—MISFET芯片(半导体装置)，351—第一金属垫片，352—第二金属垫片，T2—无机绝缘层的厚度，T4—Ni镀层的厚度，T5—外表面镀层的厚度，W—无机绝缘层的内周缘的宽度，WG—无机绝缘层的栅极内周缘的宽度，WS—无机绝缘层的源极内周缘的宽度。

Claims (19)

1.一种半导体装置，其特征在于，包括：
芯片；
电极，其形成在上述芯片上；
无机绝缘层，其包覆上述电极，且具有使上述电极露出的第一开口；
有机绝缘层，其包覆上述无机绝缘层，且具有从上述第一开口空出间隔地包围上述第一开口的第二开口，在上述第一开口以及上述第二开口之间的区域使上述无机绝缘层的内周缘露出；以及
Ni镀层，其在上述第一开口内包覆上述电极，且在上述第二开口内包覆上述无机绝缘层的上述内周缘。
2.根据权利要求1所述的半导体装置，其特征在于，
上述Ni镀层在上述第二开口内包覆上述有机绝缘层。
3.根据权利要求2所述的半导体装置，其特征在于，
上述Ni镀层从上述第二开口的开口端向上述无机绝缘层侧空出间隔地形成。
4.根据权利要求2或3所述的半导体装置，其特征在于，
上述Ni镀层在上述第二开口内以上述有机绝缘层的露出面积超过上述有机绝缘层的隐蔽面积的方式包覆上述有机绝缘层。
5.根据权利要求2～4任一项中所述的半导体装置，其特征在于，
上述无机绝缘层的上述内周缘具有上述无机绝缘层的厚度以下的宽度。
6.根据权利要求2～5任一项中所述的半导体装置，其特征在于，
还包括在上述第二开口内包覆上述Ni镀层的外表面的外表面镀层。
7.根据权利要求6所述的半导体装置，其特征在于，
上述外表面镀层在上述第二开口内包覆上述有机绝缘层。
8.根据权利要求6或7所述的半导体装置，其特征在于，
上述外表面镀层从上述第二开口的开口端向上述无机绝缘层侧空出间隔地包覆上述Ni镀层。
9.根据权利要求6～8任一项中所述的半导体装置，其特征在于，
上述外表面镀层具有小于上述Ni镀层的厚度的厚度。
10.根据权利要求1所述的半导体装置，其特征在于，
上述Ni镀层在上述第二开口内从上述有机绝缘层空出间隔地包覆上述无机绝缘层的上述内周缘。
11.根据权利要求10所述的半导体装置，其特征在于，
上述Ni镀层从上述第二开口的开口端向上述无机绝缘层侧空出间隔地形成。
12.根据权利要求10或11所述的半导体装置，其特征在于，
上述无机绝缘层的上述内周缘具有超过上述无机绝缘层的厚度的宽度。
13.根据权利要求10～12任一项中所述的半导体装置，其特征在于，
还包括在上述第二开口内包覆上述Ni镀层的外表面的外表面镀层。
14.根据权利要求13所述的半导体装置，其特征在于，
上述外表面镀层包覆上述无机绝缘层的上述内周缘。
15.根据权利要求13或14所述的半导体装置，其特征在于，
上述外表面镀层从上述有机绝缘层空出间隔地包覆上述Ni镀层。
16.根据权利要求13～15任一项中所述的半导体装置，其特征在于，
上述外表面镀层从上述第二开口的开口端向上述无机绝缘层侧空出间隔地包覆上述Ni镀层。
17.根据权利要求13～16任一项中所述的半导体装置，其特征在于，
上述外表面镀层具有小于上述Ni镀层的厚度的厚度。
18.根据权利要求1～17任一项中所述的半导体装置，其特征在于，
上述芯片由SiC芯片构成。
19.一种半导体封装件，其特征在于，包括：
树脂制的封装件主体，其具有一方侧的第一面、另一方侧的第二面以及侧面；
第一金属板，其具有从上述第一面露出的第一散热部以及从上述侧面露出的第一端子部，且配置在上述封装件主体内；
第二金属板，其具有从上述第二面露出的第二散热部以及从上述侧面露出的第二端子部，且从上述第一金属板向上述第二面侧空出间隔地配置在上述封装件主体内；以及
权利要求1～18任一项中所述的半导体装置，其在上述封装件主体内配置在由上述第一散热部以及上述第二散热部所夹的空间。
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