JP6630410B1 - SiC半導体装置 - Google Patents

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Abstract

【課題】粗面領域を有する側面を含むSiC半導体層において、導電接合材の濡れ拡がりを抑制できるSiC半導体装置を提供する。【解決手段】SiC半導体装置1は、第1主面3、第1主面3の反対側の第2主面4、ならびに、第1主面3および第2主面4を接続し、粗面領域20A〜20Dおよび粗面領域20A〜20Dとは異なる領域に形成された滑面領域21A〜21Dを含む側面5A〜5Dを有するSiC半導体層2を含む。【選択図】図3

Description

本発明は、SiC半導体装置に関する。
近年、ステルスダイシング法と称されるSiC半導体ウエハの加工方法が注目されている。ステルスダイシング法では、SiC半導体ウエハにレーザ光が選択的に照射された後、レーザ光が照射された部分に沿ってSiC半導体ウエハが切断される。この方法によれば、ダイシングブレード等の切断部材を用いずに、比較的高い硬度を有するSiC半導体ウエハを切断できるので、製造時間を短縮できる。
特許文献1は、ステルスダイシング法を利用したSiC半導体装置の製造方法を開示している。特許文献1の製造方法では、SiC半導体ウエハから切り出されたSiC半導体層の各側面の全域に、レーザ照射によって形成された複数列のレーザ照射痕からなる粗面領域が形成される。
特開2012−146878号公報
SiC半導体装置は、半田等の導電接合材を介して接続対象物に実装される。リードフレーム、回路基板、電子部品等が、接続対象物として例示される。側面に粗面領域を有するSiC半導体層では、粗面領域で生じる毛細管現象によって導電接合材がSiC半導体層の側面に濡れ拡がる。
SiC半導体層の側面の全域に粗面領域が形成された構造では、SiC半導体層の大部分が導電接合材によって被覆される虞がある。この場合、SiC半導体層において、ならびに/または、SiC半導体層および接続対象物の間において短絡が生じる虞がある。
本発明の一実施形態は、粗面領域を有する側面を含むSiC半導体層において、導電接合材の濡れ拡がりを抑制できるSiC半導体装置を提供する。
本発明の一実施形態は、SiC単結晶を含み、実装面、前記実装面の反対側の非実装面、ならびに、前記実装面および前記非実装面を接続し、粗面領域および前記粗面領域とは異なる領域に形成された滑面領域を含む側面を有するSiC半導体層を含む、SiC半導体装置を提供する。
このSiC半導体装置によれば、粗面領域で生じる毛細管現象を滑面領域によって抑制できる。よって、SiC半導体層の側面において導電接合材の濡れ拡がりを抑制できる。
図1は、本発明の実施形態に適用される4H−SiC単結晶の単位セルを示す図である。 図2は、図1に示す4H−SiC単結晶の単位セルのシリコン面を示す平面図である。 図3は、本発明の第1実施形態に係るSiC半導体装置を1つの角度から見た斜視図であって、粗面領域および滑面領域の第1形態例を示す斜視図である。 図4は、図3に示すSiC半導体装置を別の角度から見た斜視図である。 図5は、図3に示す領域Vの拡大図である。 図6は、図3に示す領域VIの拡大図である。 図7は、図3に示すSiC半導体装置の平面図である。 図8は、図7に示すVIII-VIII線に沿う断面図である。 図9は、図3に示すSiC半導体装置の製造に使用されるSiC半導体ウエハを示す斜視図である。 図10Aは、図3に示すSiC半導体装置の製造方法の一例を示す断面図である。 図10Bは、図10Aの後の工程を示す図である。 図10Cは、図10Bの後の工程を示す図である。 図10Dは、図10Cの後の工程を示す図である。 図10Eは、図10Dの後の工程を示す図である。 図10Fは、図10Eの後の工程を示す図である。 図10Gは、図10Fの後の工程を示す図である。 図10Hは、図10Gの後の工程を示す図である。 図10Iは、図10Hの後の工程を示す図である。 図10Jは、図10Iの後の工程を示す図である。 図10Kは、図10Jの後の工程を示す図である。 図10Lは、図10Kの後の工程を示す図である。 図10Mは、図10Lの後の工程を示す図である。 図11は、SiC半導体装置が組み込まれた半導体パッケージを、封止樹脂を透過して示す斜視図である。 図12は、図11に示すSiC半導体装置の実装状態を具体的に示す斜視図である。 図13Aは、図3に示すSiC半導体装置を示す斜視図であって、粗面領域および滑面領域の第2形態例を示す斜視図である。 図13Bは、図3に示すSiC半導体装置を示す斜視図であって、粗面領域および滑面領域の第3形態例を示す斜視図である。 図13Cは、図3に示すSiC半導体装置を示す斜視図であって、粗面領域および滑面領域の第4形態例を示す斜視図である。 図13Dは、図3に示すSiC半導体装置を示す斜視図であって、粗面領域および滑面領域の第5形態例を示す斜視図である。 図13Eは、図3に示すSiC半導体装置を示す斜視図であって、粗面領域および滑面領域の第6形態例を示す斜視図である。 図13Fは、図3に示すSiC半導体装置を示す斜視図であって、粗面領域および滑面領域の第7形態例を示す斜視図である。 図13Gは、図3に示すSiC半導体装置を示す斜視図であって、粗面領域および滑面領域の第8形態例を示す斜視図である。 図14は、本発明の第2実施形態に係るSiC半導体装置を示す斜視図であって、第1形態例に係る粗面領域および滑面領域が適用された構造を示す斜視図である。 図15は、本発明の第3実施形態に係るSiC半導体装置を1つの角度から見た斜視図であって、第1形態例に係る粗面領域および滑面領域が適用された構造を示す斜視図である。 図16は、図15に示すSiC半導体装置を別の角度から見た斜視図である。 図17は、図15に示すSiC半導体装置を示す平面図である。 図18は、図17から樹脂層を取り除いた平面図である。 図19は、図18に示す領域XIXの拡大図であって、SiC半導体層の第1主面の構造を説明するための図である。 図20は、図19に示すXX-XX線に沿う断面図である。 図21は、図19に示すXXI-XXI線に沿う断面図である。 図22は、図20に示す領域XXIIの拡大図である。 図23は、図18に示すXXIII-XXIII線に沿う断面図である。 図24は、図23に示す領域XXIVの拡大図である。 図25は、シート抵抗を説明するためのグラフである。 図26は、図19に対応する領域の拡大図であって、本発明の第4実施形態に係るSiC半導体装置を示す拡大図である。 図27は、図26に示すXXVII-XXVII線に沿う断面図である。 図28は、図22に対応する領域の拡大図であって、本発明の第5実施形態に係るSiC半導体装置を示す拡大図である。 図29は、図19に対応する領域の拡大図であって、本発明の第6実施形態に係るSiC半導体装置を示す拡大図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
本発明の実施形態では、六方晶からなるSiC(炭化シリコン)単結晶が適用される。六方晶からなるSiC単結晶は、原子配列の周期に応じて、2H(Hexagonal)−SiC単結晶、4H−SiC単結晶および6H−SiC単結晶を含む複数種のポリタイプを有している。本発明の実施形態では、4H−SiC単結晶が適用された例について説明するが、他のポリタイプを本発明から除外するものではない。
以下、4H−SiC単結晶の結晶構造について説明する。図1は、本発明の実施形態に適用される4H−SiC単結晶の単位セル(以下、単に「単位セル」という。)を示す図である。図2は、図1に示す単位セルのシリコン面を示す平面図である。
図1および図2を参照して、単位セルは、1つのSi原子に対して4つのC原子が四面体配列(正四面体配列)の関係で結合された四面体構造を含む。単位セルは、四面体構造が4周期積層された原子配列を有している。単位セルは、正六角形のシリコン面、正六角形のカーボン面、ならびに、シリコン面およびカーボン面を接続する6つの側面を有する六角柱構造を有している。
シリコン面は、Si原子によって終端された終端面である。シリコン面では、正六角形の6つの頂点に1つのSi原子がそれぞれ位置し、正六角形の中心に1つのSi原子が位置している。
カーボン面は、C原子によって終端された終端面である。カーボン面では、正六角形の6つの頂点に1つのC原子がそれぞれ位置し、正六角形の中心に1つのC原子が位置している。
単位セルの結晶面は、a1軸、a2軸、a3軸およびc軸を含む4つの座標軸(a1,a2,a3,c)によって定義される。4つの座標軸のうちのa3の値は、−(a1+a2)の値をとる。以下、六方晶の終端面の一例としてのシリコン面を基準にして、4H−SiC単結晶の結晶面について説明する。
a1軸、a2軸およびa3軸は、シリコン面をc軸から見た平面視において、中心に位置するSi原子を基準に、最近接するSi原子の配列方向(以下、単に「最近接原子方向」という。)に沿ってそれぞれ設定されている。a1軸、a2軸およびa3軸は、それぞれ、Si原子の配列に倣って120°ずつ角度をずらして設定されている。
c軸は、中心に位置するSi原子を基準に、シリコン面の法線方向に設定されている。シリコン面は、(0001)面である。カーボン面は、(000−1)面である。
六角柱の側面は、シリコン面をc軸から見た平面視において、最近接原子方向に沿う6つの結晶面を含む。六角柱の側面は、より具体的には、シリコン面をc軸から見た平面視において、最近接する2つのSi原子をそれぞれ含む6つの結晶面を含む。
六角柱の側面は、シリコン面をc軸から見た平面視において、a1軸の先端から時計回りに(1−100)面、(0−110)面、(−1010)面、(−1100)面、(01−10)面および(10−10)面を含む。
六角柱の対角線に沿う対角面は、シリコン面をc軸から見た平面視において、最近接原子方向に交差する交差方向に沿う6つの結晶面を含む。六角柱の対角面は、より具体的には、シリコン面をc軸から見た平面視において、最近接しない2つのSi原子をそれぞれ含む6つの結晶面を含む。中心に位置するSi原子を基準に見たとき、最近接原子方向の交差方向は、最近接原子方向に直交する直交方向となる。
六角柱の対角面は、シリコン面をc軸から見た平面視において、(11−20)面、(1−210)面、(−2110)面、(−1−120)面、(−12−10)面および(2−1−10)面を含む。
単位セルの結晶方向は、結晶面の法線方向によって定義される。(1−100)面の法線方向は[1−100]方向である。(0−110)面の法線方向は[0−110]方向である。(−1010)面の法線方向は[−1010]方向である。(−1100)面の法線方向は[−1100]方向である。(01−10)面の法線方向は[01−10]方向である。(10−10)面の法線方向は[10−10]方向である。
(11−20)面の法線方向は[11−20]方向である。(1−210)面の法線方向は[1−210]方向である。(−2110)面の法線方向は[−2110]方向である。(−1−120)面の法線方向は[−1−120]方向である。(−12−10)面の法線方向は[−12−10]方向である。(2−1−10)面の法線方向は[2−1−10]方向である。
六方晶は6回対称であり、60°毎に等価な結晶面および等価な結晶方向が存在している。たとえば、(1−100)面、(0−110)面、(−1010)面、(−1100)面、(01−10)面および(10−10)面は、等価な結晶面を形成している。
また、[1−100]方向、[0−110]方向、[−1010]方向、[−1100]方向、[01−10]方向および[10−10]方向は、等価な結晶方向を形成している。また、[11−20]方向、[1−210]方向、[−2110]方向、[−1−120]方向、[−12−10]方向および[2−1−10]方向は、等価な結晶方向を形成している。
c軸は、[0001]方向([000−1]方向)である。a1軸は、[2−1−10]方向([−2110]方向)である。a2軸は、[−12−10]方向([1−210]方向)である。a3軸は、[−1−120]方向([11−20]方向)である。
(0001)面および(000−1)面は、c面と総称される。[0001]方向および[000−1]方向は、c軸方向と総称される。(11−20)面および(−1−120)面は、a面と総称される。[11−20]方向および[−1−120]方向は、a軸方向と総称される。(1−100)面および(−1100)面は、m面と総称される。[1−100]方向および[−1100]方向は、m軸方向と総称される。
図3は、本発明の第1実施形態に係るSiC半導体装置1を1つの角度から見た斜視図であって、粗面領域20A〜20Dおよび滑面領域21A〜21Dの第1形態例を示す斜視図である。図4は、図3に示すSiC半導体装置1を別の角度から見た斜視図である。
図5は、図3に示す領域Vの拡大図である。図6は、図3に示す領域VIの拡大図である。図7は、図3に示すSiC半導体装置1の平面図である。図8は、図7に示すVIII-VIII線に沿う断面図である。
図3〜図8を参照して、SiC半導体装置1は、SiC半導体層2を含む。SiC半導体層2は、六方晶からなるSiC単結晶の一例としての4H−SiC単結晶を含む。SiC半導体層2は、直方体形状のチップ状に形成されている。
SiC半導体層2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する側面5A,5B,5C,5Dを有している。第1主面3および第2主面4は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状(この形態では正方形状)に形成されている。
第1主面3は、半導体素子が形成された素子形成面である。SiC半導体層2の第2主面4は、研削痕を有する研削面からなる。側面5A〜5Dは、それぞれSiC単結晶の結晶面に面する劈開面からなる。側面5A〜5Dは、研削痕を有していない。
SiC半導体層2の第1主面3は、この形態では、非実装面として形成されている。SiC半導体層2の第2主面4は、この形態では、実装面として形成されている。SiC半導体層2が接続対象物に実装される場合、SiC半導体層2は、第2主面4を対向させた姿勢で接続対象物に実装される。接続対象物としては、電子部品、リードフレーム、回路基板等が例示される。
SiC半導体層2の厚さTLは、40μm以上200μm以下であってもよい。厚さTLは、40μm以上60μm以下、60μm以上80μm以下、80μm以上100μm以下、100μm以上120μm以下、120μm以上140μm以下、140μm以上160μm以下、160μm以上180μm以下または180μm以上200μm以下であってもよい。厚さTLは、60μm以上150μm以下であることが好ましい。
第1主面3および第2主面4は、この形態では、SiC単結晶のc面に面している。第1主面3は、(0001)面(シリコン面)に面している。第2主面4は、SiC単結晶の(000−1)面(カーボン面)に面している。
第1主面3および第2主面4は、SiC単結晶のc面に対して[11−20]方向に10°以下の角度で傾斜したオフ角θを有している。法線方向Zは、SiC単結晶のc軸([0001]方向)に対してオフ角θ分だけ傾斜している。
オフ角θは、0°以上5.0°以下であってもよい。オフ角θは、0°以上1.0°以下、1.0°以上1.5°以下、1.5°以上2.0°以下、2.0°以上2.5°以下、2.5°以上3.0°以下、3.0°以上3.5°以下、3.5°以上4.0°以下、4.0°以上4.5°以下または4.5°以上5.0°以下の角度の範囲に設定されてもよい。オフ角θは、0°を超えていることが好ましい。オフ角θは、4.0°未満であってもよい。
オフ角θは、3.0°以上4.5°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、3.0°以上3.5°以下または3.5°以上4.0°以下の角度の範囲に設定されていることが好ましい。
オフ角θは、1.5°以上3.0°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、1.5°以上2.0°以下または2.0°以上2.5°以下の角度の範囲に設定されていることが好ましい。
側面5A〜5Dの長さは、それぞれ、0.5mm以上10mm以下であってもよい。側面5A〜5Dの表面積は、この形態では、互いに等しい。第1主面3および第2主面4が平面視において長方形状に形成されている場合、側面5A,5Cの表面積は、側面5B,5Dの表面積未満であってもよいし、側面5B,5Dの表面積を超えていてもよい。
側面5Aおよび側面5Cは、この形態では、第1方向Xに沿って延び、第1方向Xに交差する第2方向Yに互いに対向している。側面5Bおよび側面5Dは、この形態では、第2方向Yに沿って延び、第1方向Xに互いに対向している。第2方向Yは、より具体的には第1方向Xに直交する方向である。
第1方向Xは、この形態では、SiC単結晶のm軸方向([1−100]方向)に設定されている。第2方向Yは、SiC単結晶のa軸方向([11−20]方向)に設定されている。
側面5Aおよび側面5Cは、SiC単結晶のa面によって形成され、a軸方向に互いに対向している。側面5Aは、SiC単結晶の(−1−120)面によって形成されている。側面5Cは、SiC単結晶の(11−20)面によって形成されている。
側面5Bおよび側面5Dは、SiC単結晶のm面によって形成され、m軸方向に互いに対向している。側面5Bは、SiC単結晶の(−1100)面によって形成されている。側面5Dは、SiC単結晶の(1−100)面によって形成されている。
側面5Aおよび側面5Cは、SiC半導体層2の第1主面3の法線を基準にしたとき、法線に対してSiC単結晶のc軸方向([0001]方向)に向けて傾斜した傾斜面を形成していてもよい。
この場合、側面5Aおよび側面5Cは、SiC半導体層2の第1主面3の法線を0°としたとき、SiC半導体層2の第1主面3の法線に対してオフ角θに応じた角度で傾斜していてもよい。オフ角θに応じた角度は、オフ角θと等しくてもよいし、0°を超えてオフ角θ未満の角度であってもよい。
一方、側面5Bおよび側面5Dは、SiC半導体層2の第1主面3の法線に沿って平面的に延びている。側面5Bおよび側面5Dは、より具体的には、第1主面3および第2主面4に対して略垂直に形成されている。
SiC半導体層2は、この形態では、n型のSiC半導体基板6およびn型のSiCエピタキシャル層7を含む積層構造を有している。SiC半導体基板6によって、SiC半導体層2の第2主面4が形成されている。
SiCエピタキシャル層7によって、SiC半導体層2の第1主面3が形成されている。SiC半導体基板6およびSiCエピタキシャル層7によって、SiC半導体層2の側面5A〜5Dが形成されている。
SiCエピタキシャル層7のn型不純物濃度は、SiC半導体基板6のn型不純物濃度以下である。SiCエピタキシャル層7のn型不純物濃度は、より具体的には、SiC半導体基板6のn型不純物濃度未満である。SiC半導体基板6のn型不純物濃度は、1.0×1018cm−3以上1.0×1021cm−3以下であってもよい。SiCエピタキシャル層7のn型不純物濃度は、1.0×1015cm−3以上1.0×1018cm−3以下であってもよい。
SiC半導体基板6の厚さTSは、40μm以上150μm以下であってもよい。厚さTSは、40μm以上50μm以下、50μm以上60μm以下、60μm以上70μm以下、70μm以上80μm以下、80μm以上90μm以下、90μm以上100μm以下、100μm以上110μm以下、110μm以上120μm以下、120μm以上130μm以下、130μm以上140μm以下または140μm以上150μm以下であってもよい。厚さTSは、40μm以上130μm以下であることが好ましい。SiC半導体基板6の薄化によって、電流経路の短縮による抵抗値の低減を図ることができる。
SiCエピタキシャル層7の厚さTEは、1μm以上50μm以下であってもよい。厚さTEは、1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上35μm以下、35μm以上40μm以下、40μm以上45μm以下または45μm以上50μm以下であってもよい。厚さTEは、5μm以上15μm以下であることが好ましい。
SiC半導体層2には、アクティブ領域8および外側領域9が設定されている。アクティブ領域8は、半導体素子の一例としてのショットキーバリアダイオードDが形成された領域である。外側領域9は、アクティブ領域8の外側の領域である。
アクティブ領域8は、平面視においてSiC半導体層2の側面5A〜5Dから内方領域に間隔を空けてSiC半導体層2の中央部に設定されている。アクティブ領域8は、平面視においてSiC半導体層2の側面5A〜5Dに平行な4辺を有する四角形状に設定されている。
外側領域9は、SiC半導体層2の側面5A〜5Dおよびアクティブ領域8の周縁の間の領域に設定されている。外側領域9は、平面視においてアクティブ領域8を取り囲む無端状(この形態では四角環状)に設定されている。
SiC半導体層2の第1主面3の上には、主面絶縁層10が形成されている。主面絶縁層10は、アクティブ領域8および外側領域9を選択的に被覆している。主面絶縁層10は、酸化シリコン(SiO)層または窒化シリコン(SiN)層からなる単層構造を有していてもよい。
主面絶縁層10は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。主面絶縁層10は、この形態では、酸化シリコン層からなる単層構造を有している。
主面絶縁層10は、SiC半導体層2の側面5A〜5Dから露出する絶縁側面11A,11B,11C,11Dを有している。絶縁側面11A〜11Dは、側面5A〜5Dに連なっている。絶縁側面11A〜11Dは、側面5A〜5Dに対して面一に形成されている。絶縁側面11A〜11Dは、劈開面からなる。
主面絶縁層10の厚さは、1μm以上50μm以下であってもよい。主面絶縁層10の厚さは、1μm以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、30μm以上40μm以下または40μm以上50μm以下であってもよい。
主面絶縁層10の上には、第1主面電極層12が形成されている。第1主面電極層12は、平面視においてSiC半導体層2の側面5A〜5Dから内方領域に間隔を空けてSiC半導体層2の中央部に形成されている。
主面絶縁層10の上には、パッシベーション層13(絶縁層)が形成されている。パッシベーション層13は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。
パッシベーション層13は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。パッシベーション層13は、この形態では、窒化シリコン層からなる単層構造を有している。
パッシベーション層13の側面14A,14B,14C,14Dは、平面視においてSiC半導体層2の側面5A〜5Dから内方領域に間隔を空けて形成されている。パッシベーション層13は、平面視においてSiC半導体層2の第1主面3の周縁部を露出させている。パッシベーション層13は、主面絶縁層10を露出させている。
パッシベーション層13には、第1主面電極層12の一部をパッド領域として露出させるサブパッド開口15が形成されている。サブパッド開口15は、平面視においてSiC半導体層2の側面5A〜5Dに平行な4辺を有する四角形状に形成されている。
パッシベーション層13の厚さは、1μm以上50μm以下であってもよい。パッシベーション層13の厚さは、1μm以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、30μm以上40μm以下または40μm以上50μm以下であってもよい。
パッシベーション層13の上には、樹脂層16(絶縁層)が形成されている。パッシベーション層13および樹脂層16は、1つの絶縁積層構造(絶縁層)を形成している。図7では、樹脂層16がハッチングによって示されている。
樹脂層16は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層16は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層16は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
樹脂層16の樹脂側面17A,17B,17C,17Dは、平面視においてSiC半導体層2の側面5A〜5Dから内方領域に間隔を空けて形成されている。樹脂層16は、平面視においてSiC半導体層2の第1主面3の周縁部を露出させている。樹脂層16は、パッシベーション層13と共に主面絶縁層10を露出させている。樹脂層16の樹脂側面17A〜17Dは、この形態では、パッシベーション層13の側面14A〜14Dに面一に形成されている。
樹脂層16の樹脂側面17A〜17Dは、一枚のSiC半導体ウエハからSiC半導体装置1を切り出す際にダイシングストリートを区画していた部分である。この形態では、パッシベーション層13の側面14A〜14Dもダイシングストリートを区画していた部分である。
樹脂層16やパッシベーション層13からSiC半導体層2の第1主面3の周縁部を露出させることにより、樹脂層16やパッシベーション層13を物理的に切断する必要がなくなる。これにより、一枚のSiC半導体ウエハからSiC半導体装置1を円滑に切り出すことができる。また、SiC半導体層2の側面5A〜5Dからの絶縁距離を増加させることができる。
側面5A〜5Dおよび樹脂側面17A〜17D(側面14A〜14D)の間の距離は、1μm以上25μm以下であってもよい。側面5A〜5Dおよび樹脂側面17A〜17D(側面14A〜14D)の間の距離は、1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下または20μm以上25μm以下であってもよい。むろん、パッシベーション層13の側面14A〜14Dは、SiC半導体層2の側面5A〜5Dに対して面一に形成されていてもよい。
樹脂層16には、第1主面電極層12の一部をパッド領域として露出させるパッド開口18が形成されている。パッド開口18は、平面視においてSiC半導体層2の側面5A〜5Dに平行な4辺を有する四角形状に形成されている。
パッド開口18は、サブパッド開口15に連通している。パッド開口18の内壁は、サブパッド開口15の内壁に面一に形成されている。パッド開口18の内壁は、サブパッド開口15の内壁に対してSiC半導体層2の側面5A〜5D側に位置していてもよい。パッド開口18の内壁は、サブパッド開口15の内壁に対してSiC半導体層2の内方領域に位置していてもよい。樹脂層16は、サブパッド開口15の内壁を被覆していてもよい。
樹脂層16の厚さは、1μm以上50μm以下であってもよい。樹脂層16の厚さは、1μm以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、30μm以上40μm以下または40μm以上50μm以下であってもよい。
SiC半導体層2の第2主面4の上には、第2主面電極層19が形成されている。第2主面電極層19は、SiC半導体層2の第2主面4(SiC半導体基板6)との間でオーミック接触を形成している。
SiC半導体層2の側面5A〜5Dには、粗面領域20A〜20Dおよび滑面領域21A〜21Dがそれぞれ形成されている。粗面領域20A〜20Dは、所定の面粗さRrの導入によって側面5A〜5Dの一部の領域が粗面化された領域である。滑面領域21A〜21Dは、側面5A〜5Dにおいて粗面領域20A〜20Dの面粗さRr未満の面粗さRs(Rs<Rr)を有する領域である。
粗面領域20A〜20Dは、側面5Aに形成された粗面領域20A、側面5Bに形成された粗面領域20B、側面5Cに形成された粗面領域20C、および、側面5Dに形成された粗面領域20Dを含む。滑面領域21A〜21Dは、側面5Aに形成された滑面領域21A、側面5Bに形成された滑面領域21B、側面5Cに形成された滑面領域21C、および、側面5Dに形成された滑面領域21Dを含む。
粗面領域20A〜20Dは、側面5A〜5DにおいてSiC半導体層2の第2主面4側の領域に形成されている。粗面領域20A〜20Dは、この形態では、側面5A〜5Dにおいて第2主面4側の角部からSiC半導体層2の厚さ方向途中部まで形成されている。
粗面領域20A〜20Dは、SiC半導体層2の第1主面3から第2主面4に間隔を空けて形成されている。粗面領域20A〜20Dは、側面5A〜5DからSiC半導体層2の第1主面3の表層部を露出させている。粗面領域20A〜20Dは、主面絶縁層10、パッシベーション層13および樹脂層16に形成されていない。
粗面領域20A〜20Dは、より具体的には、SiC半導体基板6の厚さ方向途中部に形成されている。粗面領域20A〜20Dは、さらに具体的には、SiC半導体基板6およびSiCエピタキシャル層7の間の境界から第2主面4に間隔を空けて形成されている。これにより、粗面領域20A〜20Dは、SiC半導体層2の第1主面3の表層部においてSiC半導体基板6の一部およびSiCエピタキシャル層7を露出させている。
粗面領域20A〜20Dは、SiC半導体層2の第1主面3の接線方向に沿って帯状に延びている。第1主面3の接線方向は、法線方向Zに直交する方向である。接線方向は、第1方向X(SiC単結晶のm軸方向)および第2方向Y(SiC単結晶のa軸方向)を含む。
粗面領域20Aは、側面5Aにおいてm軸方向に沿って直線状に延びる帯状に形成されている。粗面領域20Bは、側面5Bにおいてa軸方向に沿って直線状に延びる帯状に形成されている。粗面領域20Cは、側面5Cにおいてm軸方向に沿って直線状に延びる帯状に形成されている。粗面領域20Dは、側面5Dにおいてa軸方向に沿って直線状に延びる帯状に形成されている。
粗面領域20Aおよび粗面領域20Bは、SiC半導体層2における側面5Aおよび側面5Bを接続する角部において互いに連なっている。粗面領域20Bおよび粗面領域20Cは、SiC半導体層2における側面5Bおよび側面5Cを接続する角部において互いに連なっている。
粗面領域20Cおよび粗面領域20Dは、SiC半導体層2における側面5Cおよび側面5Dを接続する角部において互いに連なっている。粗面領域20Dおよび粗面領域20Aは、SiC半導体層2における側面5Dおよび側面5Aを接続する角部において互いに連なっている。
これにより、粗面領域20A〜20Dは、SiC半導体層2を取り囲むように一体的に形成されている。粗面領域20A〜20Dは、SiC半導体層2の側面5A〜5DにおいてSiC半導体層2を取り囲む1つの無端状(環状)の粗面領域を形成している。
法線方向Zに関して粗面領域20A〜20Dの厚さTRは、SiC半導体層2の厚さTL未満(TR<TL)である。粗面領域20A〜20Dの厚さTRは、SiC半導体基板6の厚さTS未満(TR<TS)であることが好ましい。
粗面領域20A〜20Dの厚さTRは、SiCエピタキシャル層7の厚さTE以上(TR≧TE)であってもよい。粗面領域20Aの厚さTR、粗面領域20Bの厚さTR、粗面領域20Cの厚さTRおよび粗面領域20Dの厚さTRの厚さは、互いに等しくてもよいし、互いに異なっていてもよい。
SiC半導体層2の厚さTLに対する粗面領域20A〜20Dの厚さTRの比TR/TLは、0.1以上1.0未満であることが好ましい。比TR/TLは、0.1以上0.2以下、0.2以上0.4以下、0.4以上0.6以下、0.6以上0.8以下または0.8以上1.0未満であってもよい。
比TR/TLは、0.1以上0.2以下、0.2以上0.3以下、0.3以上0.4以下、0.4以上0.5以下、0.5以上0.6以下、0.6以上0.7以下、0.7以上0.8以下、0.8以上0.9以下または0.9以上1.0未満であってもよい。比TR/TLは、0.2以上0.5以下であることが好ましい。
SiC半導体基板6の厚さTSに対する粗面領域20A〜20Dの厚さTRの比TR/TSは、0.1以上1.0未満であることがさらに好ましい。比TR/TSは、0.1以上0.2以下、0.2以上0.4以下、0.4以上0.6以下、0.6以上0.8以下または0.8以上1.0未満であってもよい。
比TR/TSは、0.1以上0.2以下、0.2以上0.3以下、0.3以上0.4以下、0.4以上0.5以下、0.5以上0.6以下、0.6以上0.7以下、0.7以上0.8以下、0.8以上0.9以下または0.9以上1.0未満であってもよい。比TR/TSは、0.2以上0.5以下であることが好ましい。
粗面領域20A〜20Dは、この形態では、改質ライン22A〜22D(改質層)をそれぞれ含む。改質ライン22A〜22Dは、側面5A〜5Dを形成するSiC単結晶の一部がSiC単結晶とは異なる性質に改質された層状の領域を含む。つまり、粗面領域20A〜20Dは、改質ライン22A〜22Dによって粗面化された領域である。
改質ライン22A〜22Dは、密度、屈折率または機械的強度(結晶強度)、もしくは、その他の物理的特性がSiC単結晶とは異なる性質に改質された領域を含む。改質ライン22A〜22Dは、溶融再硬化層、欠陥層、絶縁破壊層または屈折率変化層のうちの少なくとも1つの層を含んでいてもよい。
溶融再硬化層は、SiC半導体層2の一部が溶融した後再度硬化した層である。欠陥層は、SiC半導体層2に形成された空孔や亀裂等を含む層である。絶縁破壊層は、SiC半導体層2の一部が絶縁破壊した層である。屈折率変化層は、SiC半導体層2の一部がSiC単結晶とは異なる屈折率に変化した層である。
粗面領域20Aは、1層または複数層(2層以上。この形態では2層)の改質ライン22Aを含む。複数の改質ライン22Aは、この形態では、SiC半導体層2の第1主面3の接線方向に沿って帯状に延びている。複数の改質ライン22Aは、より具体的には、側面5Aにおいてm軸方向に沿って直線状に延びる帯状にそれぞれ形成されている。
複数の改質ライン22Aは、法線方向Zに互いにずれて形成されている。複数の改質ライン22Aは、法線方向Zに間隔を空けて形成されていてもよい。複数の改質ライン22Aは、法線方向Zに互いに重なっていてもよい。複数の改質ライン22Aの厚さの合計値によって、粗面領域20Aの厚さTRが定まる。複数の改質ライン22Aの厚さは、互いに等しくてもよいし、互いに異なっていてもよい。
粗面領域20Bは、1層または複数層(2層以上。この形態では2層)の改質ライン22Bを含む。複数の改質ライン22Bは、この形態では、SiC半導体層2の第1主面3の接線方向に沿って帯状に延びている。複数の改質ライン22Bは、より具体的には、側面5Bにおいてa軸方向に沿って直線状に延びる帯状にそれぞれ形成されている。
複数の改質ライン22Bは、法線方向Zに互いにずれて形成されている。複数の改質ライン22Bは、法線方向Zに間隔を空けて形成されていてもよい。複数の改質ライン22Bは、法線方向Zに互いに重なっていてもよい。複数の改質ライン22Bの厚さの合計値によって、粗面領域20Bの厚さTRが定まる。複数の改質ライン22Bの厚さは、互いに等しくてもよいし、互いに異なっていてもよい。
粗面領域20Cは、1層または複数層(2層以上。この形態では2層)の改質ライン22Cを含む。複数の改質ライン22Cは、この形態では、SiC半導体層2の第1主面3の接線方向に沿って帯状に延びている。複数の改質ライン22Cは、より具体的には、側面5Cにおいてm軸方向に沿って直線状に延びる帯状にそれぞれ形成されている。
複数の改質ライン22Cは、法線方向Zに互いにずれて形成されている。複数の改質ライン22Cは、法線方向Zに間隔を空けて形成されていてもよい。複数の改質ライン22Cは、法線方向Zに互いに重なっていてもよい。複数の改質ライン22Cの厚さの合計値によって、粗面領域20Cの厚さTRが定まる。複数の改質ライン22Cの厚さは、互いに等しくてもよいし、互いに異なっていてもよい。
粗面領域20Dは、1層または複数層(2層以上。この形態では2層)の改質ライン22Dを含む。複数の改質ライン22Dは、この形態では、SiC半導体層2の第1主面3の接線方向に沿って帯状に延びている。複数の改質ライン22Dは、より具体的には、側面5Dにおいてa軸方向に沿って直線状に延びる帯状にそれぞれ形成されている。
複数の改質ライン22Dは、法線方向Zに互いにずれて形成されている。複数の改質ライン22Dは、法線方向Zに間隔を空けて形成されていてもよい。複数の改質ライン22Dは、法線方向Zに互いに重なっていてもよい。複数の改質ライン22Dの厚さの合計値によって、粗面領域20Dの厚さTRが定まる。複数の改質ライン22Dの厚さは、互いに等しくてもよいし、互いに異なっていてもよい。
改質ライン22Aおよび改質ライン22Bは、SiC半導体層2における側面5Aおよび側面5Bを接続する角部において互いに連なっている。改質ライン22Bおよび改質ライン22Cは、SiC半導体層2における側面5Bおよび側面5Cを接続する角部において互いに連なっている。
改質ライン22Cおよび改質ライン22Dは、SiC半導体層2における側面5Cおよび側面5Dを接続する角部において互いに連なっている。改質ライン22Dおよび改質ライン22Aは、SiC半導体層2における側面5Dおよび側面5Aを接続する角部において互いに連なっている。
これにより、改質ライン22A〜22Dは、SiC半導体層2を取り囲むように一体的に形成されている。改質ライン22A〜22Dは、SiC半導体層2の側面5A〜5DにおいてSiC半導体層2を取り囲む1つの無端状(環状)の改質ラインを形成している。
図5を参照して、改質ライン22Aは、複数のa面改質部28(改質部)を含む。換言すると、改質ライン22Aは、複数のa面改質部28の集合体によって形成されている。複数のa面改質部28は、側面5Aから露出するSiC単結晶がSiC単結晶とは異なる性質に改質された部分である。側面5Aにおいて各a面改質部28の周囲の領域は、SiC単結晶とは異なる性質に改質されていてもよい。
複数のa面改質部28は、第1主面3側に位置する一端部28a、第2主面4側に位置する他端部28b、ならびに、一端部28aおよび他端部28bを接続する接続部28cをそれぞれ含む。
複数のa面改質部28は、法線方向Zに延びる線状にそれぞれ形成されている。これにより、複数のa面改質部28は、全体として縞状に形成されている。複数のa面改質部28は、m軸方向幅が一端部28a側から他端部28b側に向けて狭まる先細り形状に形成された複数のa面改質部28を含んでいてもよい。
複数のa面改質部28は、m軸方向に互いに対向するようにm軸方向に間隔を空けて形成されている。複数のa面改質部28は、m軸方向に互いに重なり合っていてもよい。m軸方向に延びる1つの帯状の領域が、複数のa面改質部28の一端部28aを結ぶラインおよび複数のa面改質部28の他端部28bを結ぶラインによって形成されている。改質ライン22Aは、この帯状の領域によって形成されている。
複数のa面改質部28は、側面5Aを切り欠いた切欠部をそれぞれ形成していてもよい。複数のa面改質部28は、側面5Aからa軸方向に向けて窪んだリセスをそれぞれ形成していてもよい。複数のa面改質部28は、法線方向Zの長さやm軸方向幅に応じて点状(ドット状)に形成されていてもよい。
m軸方向に関して、互いに隣り合う複数のa面改質部28の中央部間のピッチPRは、0μmを超えて20μm以下であってもよい。ピッチPRは、0μmを超えて5μm以下、5μm以上10μm以下、10μm以上15μm以下または15μm以上20μm以下であってもよい。
m軸方向に関して、各a面改質部28の幅WRは、0μmを超えて20μm以下であってもよい。幅WRは、0μmを超えて5μm以下、5μm以上10μm以下、10μm以上15μm以下または15μm以上20μm以下であってもよい。
このように、粗面領域20Aは、法線方向Zに沿って延び、m軸方向に沿って対向する複数のa面改質部28を含む改質ライン22Aによって粗面化されている。粗面領域20Aは、複数のa面改質部28のピッチPRおよび幅WRに応じた面粗さRrを有している。
粗面領域20C(改質ライン22C)は、側面5Cに形成されている点を除いて、粗面領域20A(改質ライン22A)と同様の構造を有している。粗面領域20A(改質ライン22A)の説明は、「側面5A」を「側面5C」と読み替えて粗面領域20C(改質ライン22C)の説明に準用される。
図6を参照して、改質ライン22Dは、複数のm面改質部29(改質部)を含む。換言すると、改質ライン22Dは、複数のm面改質部29の集合体によって形成されている。複数のm面改質部29は、側面5Dから露出するSiC単結晶がSiC単結晶とは異なる性質に改質された部分である。側面5Dにおいて各m面改質部29の周囲の領域は、SiC単結晶とは異なる性質に改質されていてもよい。
複数のm面改質部29は、第1主面3側に位置する一端部29a、第2主面4側に位置する他端部29b、ならびに、一端部29aおよび他端部29bを接続する接続部29cをそれぞれ含む。
複数のm面改質部29は、法線方向Zに延びる線状にそれぞれ形成されている。これにより、複数のm面改質部29は、全体として縞状に形成されている。複数のm面改質部29は、a軸方向幅が一端部29a側から他端部29b側に向けて狭まる先細り形状に形成された複数のm面改質部29を含んでいてもよい。
複数のm面改質部29は、a軸方向に互いに対向するようにa軸方向に間隔を空けて形成されている。複数のm面改質部29は、a軸方向に互いに重なり合っていてもよい。a軸方向に延びる1つの帯状の領域が、複数のm面改質部29の一端部29aを結ぶラインおよび複数のm面改質部29の他端部29bを結ぶラインによって形成されている。改質ライン22Dは、この帯状の領域によって形成されている。
複数のm面改質部29は、側面5Dを切り欠いた切欠部をそれぞれ形成していてもよい。複数のm面改質部29は、側面5Dからm軸方向に向けて窪んだリセスをそれぞれ形成していてもよい。複数のm面改質部29は、法線方向Zの長さやa軸方向幅に応じて点状(ドット状)に形成されていてもよい。
a軸方向に関して、互いに隣り合う複数のm面改質部29の中央部間のピッチPRは、0μm以上20μm以下であってもよい。ピッチPRは、0μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下または15μm以上20μm以下であってもよい。
a軸方向に関して、各m面改質部29の幅WRは、0μmを超えて20μm以下であってもよい。幅WRは、0μmを超えて5μm以下、5μm以上10μm以下、10μm以上15μm以下または15μm以上20μm以下であってもよい。
このように、粗面領域20Dは、法線方向Zに沿って延び、a軸方向に沿って対向する複数のm面改質部29を含む改質ライン22Dによって粗面化されている。粗面領域20Dは、複数のm面改質部29のピッチPRおよび幅WRに応じた面粗さRrを有している。
粗面領域20B(改質ライン22B)は、側面5Bに形成されている点を除いて、粗面領域20D(改質ライン22D)と同様の構造を有している。粗面領域20D(改質ライン22D)の説明は、「側面5D」を「側面5B」と読み替えて粗面領域20B(改質ライン22B)の説明に準用される。
図3および図4を再度参照して、滑面領域21A〜21Dは、SiC半導体層2の側面5A〜5Dにおいて粗面領域20A〜20Dとは異なる領域に形成されている。滑面領域21A〜21Dは、側面5A〜5Dにおいて粗面領域20A〜20D以外の領域に形成されている。
滑面領域21A〜21Dは、側面5A〜5DにおいてSiC半導体層2の第1主面3側の領域に形成されている。滑面領域21A〜21Dは、側面5A〜5DにおいてSiC半導体層2の第1主面3からSiC半導体層2の厚さ方向途中部まで形成されている。滑面領域21A〜21Dは、より具体的には、SiCエピタキシャル層7に形成されている。滑面領域21A〜21Dは、SiCエピタキシャル層7を露出させている。
滑面領域21A〜21Dは、さらに具体的には、SiC半導体基板6およびSiCエピタキシャル層7の間の境界を横切って、SiCエピタキシャル層7およびSiC半導体基板6の双方に形成されている。滑面領域21A〜21Dは、SiCエピタキシャル層7およびSiC半導体基板6の双方を露出させている。
滑面領域21A〜21Dは、SiC半導体層2の第1主面3の接線方向に沿って帯状に延びている。滑面領域21Aは、側面5Aにおいてm軸方向に沿って直線状に延びる帯状に形成されている。滑面領域21Bは、側面5Bにおいてa軸方向に沿って直線状に延びる帯状に形成されている。滑面領域21Cは、側面5Cにおいてm軸方向に沿って直線状に延びる帯状に形成されている。滑面領域21Dは、側面5Dにおいてa軸方向に沿って直線状に延びる帯状に形成されている。
滑面領域21Aおよび滑面領域21Bは、SiC半導体層2における側面5Aおよび側面5Bを接続する角部において互いに連なっている。滑面領域21Bおよび滑面領域21Cは、SiC半導体層2における側面5Bおよび側面5Cを接続する角部において互いに連なっている。
滑面領域21Cおよび滑面領域21Dは、SiC半導体層2における側面5Cおよび側面5Dを接続する角部において互いに連なっている。滑面領域21Dおよび滑面領域21Aは、SiC半導体層2における側面5Dおよび側面5Aを接続する角部において互いに連なっている。
これにより、滑面領域21A〜21Dは、SiC半導体層2を取り囲むように一体的に形成されている。滑面領域21A〜21Dは、SiC半導体層2の側面5A〜5DにおいてSiC半導体層2を取り囲む1つの無端状(環状)の滑面領域を形成している。
法線方向Zに関して滑面領域21A〜21Dの厚さTRsは、SiC半導体層2の厚さTLから粗面領域20A〜20Dの厚さTRを差し引いた値(TRs=TL−TR)となる。滑面領域21A〜21Dの厚さTRsは、粗面領域20A〜20Dの厚さTRに応じて種々の値を取り得る。
滑面領域21A〜21Dの厚さTRsは、粗面領域20A〜20Dの厚さTR以上(TR≦TRs)であることが好ましい。SiC半導体層2の厚さTLに対する滑面領域21A〜21Dの厚さTRsの比TRs/TLは、0.5以上であることが好ましい。滑面領域21A〜21Dの厚さTRsは、粗面領域20A〜20Dの厚さTRを超えている(TR<TRs)ことがさらに好ましい。比TRs/TLは、0.5を超えることがさらに好ましい。
滑面領域21Aの厚さTRs、滑面領域21Bの厚さTRs、滑面領域21Cの厚さTRsおよび滑面領域21Dの厚さTRsの厚さは、互いに等しくてもよいし、互いに異なっていてもよい。
滑面領域21A〜21Dは、粗面領域20A〜20Dとは異なり、改質ライン22A〜22D(改質層)を有さない。滑面領域21A〜21Dは、SiC単結晶の結晶面によって形成された平滑な劈開面からなる。滑面領域21A〜21Dは、SiC単結晶の結晶面(劈開面)に応じた面粗さRsを有している。
滑面領域21Aは、側面5Aを形成するSiC単結晶のa面からなる。滑面領域21Bは、側面5Bを形成するSiC単結晶のm面からなる。滑面領域21Cは、側面5Cを形成するSiC単結晶のa面からなる。滑面領域21Dは、側面5Dを形成するSiC単結晶のm面からなる。
このようにして、SiC半導体層2の側面5A〜5Dに、SiC単結晶の改質に応じた面粗さRrを有する粗面領域20A〜20D、および、SiC単結晶の結晶面(劈開面)に応じた面粗さRsを有する滑面領域21A〜21Dが形成されている。
前述の主面絶縁層10の絶縁側面11A〜11Dは、滑面領域21A〜21Dに連なっている。絶縁側面11A〜11Dは、滑面領域21A〜21Dに対して面一に形成されている。絶縁側面11A〜11Dは、平滑な劈開面からなる。絶縁側面11A〜11Dは、滑面領域21A〜21Dとの間で1つの滑面領域を形成している。
図8を参照して、アクティブ領域8においてSiC半導体層2の第1主面3の表層部には、n型のダイオード領域35が形成されている。ダイオード領域35は、この形態では、SiC半導体層2の第1主面3の中央部に形成されている。ダイオード領域35は、この形態では、平面視においてSiC半導体層2の側面5A〜5Dに平行な4辺を有する四角形状に設定されている。
ダイオード領域35のn型不純物濃度は、SiCエピタキシャル層7のn型不純物濃度以上であってもよい。ダイオード領域35は、この形態では、SiCエピタキシャル層7の一部を利用して形成されている。ダイオード領域35のn型不純物濃度は、SiCエピタキシャル層7のn型不純物濃度と等しい。ダイオード領域35は、SiCエピタキシャル層7の表層部に対するn型不純物の導入によって形成されていてもよい。
外側領域9においてSiC半導体層2の第1主面3の表層部には、p型のガード領域36が形成されている。ガード領域36は、平面視においてダイオード領域35に沿って延びる帯状に形成されている。
ガード領域36は、より具体的には、平面視においてダイオード領域35を取り囲む無端状(たとえば四角環状、角を面取りした四角環状または円環状)に形成されている。これにより、ガード領域36は、ガードリング領域として形成されている。ダイオード領域35は、この形態では、ガード領域36によって画定されている。また、アクティブ領域8は、ガード領域36によって画定されている。
ガード領域36のp型不純物は、活性化されていなくてもよい。この場合、ガード領域36は、非半導体領域として形成される。ガード領域36のp型不純物は、活性化されていてもよい。この場合、ガード領域36は、p型半導体領域として形成される。
SiC半導体層2の第1主面3の上には、前述の主面絶縁層10が形成されている。主面絶縁層10には、ダイオード領域35を露出させるダイオード開口37が形成されている。ダイオード開口37は、ダイオード領域35に加えてガード領域36の内周縁も露出させている。ダイオード開口37は、平面視においてSiC半導体層2の側面5A〜5Dに平行な4辺を有する四角形状に形成されている。
主面絶縁層10の上には、前述の第1主面電極層12が形成されている。第1主面電極層12は、絶縁層の上からダイオード開口37に入り込んでいる。第1主面電極層12は、ダイオード開口37内においてダイオード領域35に電気的に接続されている。
第1主面電極層12は、より具体的には、ダイオード領域35との間でショットキー接合を形成している。これにより、第1主面電極層12をアノードとし、ダイオード領域35をカソードとするショットキーバリアダイオードDが形成されている。主面絶縁層10の上には、前述のパッシベーション層13および樹脂層16が形成されている。
図9は、図3に示すSiC半導体装置1の製造に使用されるSiC半導体ウエハ41を示す斜視図である。
SiC半導体ウエハ41は、SiC半導体基板6のベースとなる部材である。SiC半導体ウエハ41は、六方晶からなるSiC単結晶の一例としての4H−SiC単結晶を含む。SiC半導体ウエハ41は、この形態では、SiC半導体基板6のn型不純物濃度に対応したn型不純物濃度を有している。
SiC半導体ウエハ41は板状または盤状に形成されている。SiC半導体ウエハ41は、円盤状に形成されていてもよい。SiC半導体ウエハ41は、一方側の第1ウエハ主面42、他方側の第2ウエハ主面43、ならびに、第1ウエハ主面42および第2ウエハ主面43を接続するウエハ側面44を有している。
SiC半導体ウエハ41の厚さTWは、SiC半導体基板6の厚さTSを超えている(TS<TW)。SiC半導体ウエハ41の厚さTWは、研削によってSiC半導体基板6の厚さTSに合わせ込まれる。
厚さTWは、150μmを超えて750μm以下であってもよい。厚さTWは、150μmを超えて300μm以下、300μm以上450μm以下、450μm以上600μm以下または600μm以上750μm以下であってもよい。SiC半導体ウエハ41の研削時間を鑑みると、厚さTWは、150μmを超えて500μm以下であることが好ましい。厚さTWは、典型的には、300μm以上450μm以下である。
第1ウエハ主面42および第2ウエハ主面43は、この形態では、SiC単結晶のc面に面している。第1ウエハ主面42は、(0001)面(シリコン面)に面している。第2ウエハ主面43は、SiC単結晶の(000−1)面(カーボン面)に面している。
第1ウエハ主面42および第2ウエハ主面43は、SiC単結晶のc面に対して[11−20]方向に10°以下の角度で傾斜したオフ角θを有している。第1ウエハ主面42の法線方向Zは、SiC単結晶のc軸([0001]方向)に対してオフ角θ分だけ傾斜している。
オフ角θは、0°以上5.0°以下であってもよい。オフ角θは、0°以上1.0°以下、1.0°以上1.5°以下、1.5°以上2.0°以下、2.0°以上2.5°以下、2.5°以上3.0°以下、3.0°以上3.5°以下、3.5°以上4.0°以下、4.0°以上4.5°以下または4.5°以上5.0°以下の角度の範囲に設定されてもよい。オフ角θは、0°を超えていることが好ましい。オフ角θは、4.0°未満であってもよい。
オフ角θは、3.0°以上4.5°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、3.0°以上3.5°以下または3.5°以上4.0°以下の角度の範囲に設定されていることが好ましい。
オフ角θは、1.5°以上3.0°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、1.5°以上2.0°以下または2.0°以上2.5°以下の角度の範囲に設定されていることが好ましい。
SiC半導体ウエハ41は、第1ウエハ主面42およびウエハ側面44を接続する第1ウエハ角部45、ならびに、第2ウエハ主面43およびウエハ側面44を接続する第2ウエハ角部46を含む。第1ウエハ角部45は、第1ウエハ主面42からウエハ側面44に向かって下り傾斜した第1面取り部47を有している。第2ウエハ角部46は、第2ウエハ主面43からウエハ側面44に向かって下り傾斜した第2面取り部48を有している。
第1面取り部47は、凸湾曲状に形成されていてもよい。第2面取り部48は、凸湾曲状に形成されていてもよい。第1面取り部47および第2面取り部48は、SiC半導体ウエハ41のクラックを抑制する。
SiC半導体ウエハ41のウエハ側面44には、SiC単結晶の結晶方位を示す目印の一例として1つのオリエンテーションフラット49が形成されている。オリエンテーションフラット49は、SiC半導体ウエハ41のウエハ側面44に形成された切欠部である。オリエンテーションフラット49は、この形態では、SiC単結晶のa軸方向([11−20]方向)に沿って直線状に延びている。
SiC半導体ウエハ41のウエハ側面44には、結晶方位を示す複数(たとえば2つ)のオリエンテーションフラット49が形成されていてもよい。複数(たとえば2つ)のオリエンテーションフラット49は、第1オリエンテーションフラットおよび第2オリエンテーションフラットを含んでいてもよい。
第1オリエンテーションフラットは、SiC単結晶のa軸方向([11−20]方向)に沿って直線状に延びる切欠部であってもよい。第2オリエンテーションフラットは、SiC単結晶のm軸方向([1−100]方向)に沿って直線状に延びる切欠部であってもよい。
SiC半導体ウエハ41の第1ウエハ主面42には、SiC半導体装置1にそれぞれ対応した複数の装置形成領域51が設定される。複数の装置形成領域51は、m軸方向([1−100]方向)およびa軸方向([11−20]方向)に間隔を空けて行列状の配列で設定される。
各装置形成領域51は、SiC単結晶の結晶方位に沿った4つの辺52A,52B,52C,52Dを有している。4つの辺52A〜52Dは、SiC半導体層2の4つの側面5A〜5Dにそれぞれ対応している。4つの辺52A〜52Dは、m軸方向([1−100]方向)に沿う2つの辺52A,52Cおよびa軸方向([11−20]方向)に沿う2つの辺52B,52Dを含む。
複数の装置形成領域51は、m軸方向([1−100]方向)およびa軸方向([11−20]方向)に沿って延びる格子状の切断予定ライン53によってそれぞれ区画されている。切断予定ライン53は、複数の第1切断予定ライン54および複数の第2切断予定ライン55を含む。
複数の第1切断予定ライン54は、m軸方向([1−100]方向)に沿ってそれぞれ延びている。複数の第2切断予定ライン55は、a軸方向([11−20]方向)に沿ってそれぞれ延びている。複数の装置形成領域51に所定の構造が作り込まれた後、切断予定ライン53に沿ってSiC半導体ウエハ41を切断することによって、複数のSiC半導体装置1が切り出される。
図10A〜図10Mは、図3に示すSiC半導体装置1の製造方法の一例を示す断面図である。図10A〜図10Mでは、説明の便宜上、3つのSiC半導体装置1が形成される領域だけを示し、他の領域についての図示を省略している。
図10Aを参照して、SiC半導体装置1を製造するにあたり、まず、SiC半導体ウエハ41が用意される(図9も併せて参照)。次に、SiC半導体ウエハ41の第1ウエハ主面42にn型のSiCエピタキシャル層7が形成される。
SiCエピタキシャル層7の形成工程では、SiC半導体ウエハ41の第1ウエハ主面42からSiCがエピタキシャル成長される。SiCエピタキシャル層7の厚さTEは、1μm以上50μm以下であってもよい。
これにより、SiC半導体ウエハ41およびSiCエピタキシャル層7を含むSiC半導体ウエハ構造61が形成される。SiC半導体ウエハ構造61は、第1主面62および第2主面63を含む。
SiC半導体ウエハ構造61の第1主面62および第2主面63は、SiC半導体層2の第1主面3および第2主面4にそれぞれ対応している。SiC半導体ウエハ構造61の厚さTWSは、150μmを超えて800μm以下であってもよい。厚さTWSは、150μmを超えて550μm以下であることが好ましい。
次に、図10Bを参照して、SiC半導体ウエハ構造61の第1主面62にp型のガード領域36が形成される。ガード領域36の形成工程は、イオン注入マスク(図示せず)を介してSiC半導体ウエハ構造61の第1主面62の表層部にp型不純物を選択的に導入する工程を含む。ガード領域36は、より具体的には、SiCエピタキシャル層7の表層部に形成される。
ガード領域36は、SiC半導体ウエハ構造61においてアクティブ領域8および外側領域9を区画する。ガード領域36によって取り囲まれた領域(アクティブ領域8)には、n型のダイオード領域35が区画される。
ダイオード領域35は、イオン注入マスク(図示せず)を介してSiC半導体ウエハ構造61の第1主面62の表層部にn型不純物を選択的に導入することによって形成されてもよい。
次に、図10Cを参照して、SiC半導体ウエハ構造61の第1主面62の上に主面絶縁層10が形成される。主面絶縁層10は、酸化シリコン(SiO)を含む。主面絶縁層10は、CVD(Chemical Vapor Deposition)法または酸化処理法(たとえば熱酸化処理法)によって形成されてもよい。
次に、図10Dを参照して、所定パターンを有するマスク64が、主面絶縁層10の上に形成される。マスク64は、複数の開口65を有している。複数の開口65は、主面絶縁層10においてダイオード開口37を形成すべき領域をそれぞれ露出させている。
次に、マスク64を介するエッチング法によって、主面絶縁層10の不要な部分が除去される。これにより、主面絶縁層10にダイオード開口37が形成される。ダイオード開口37の形成後、マスク64は除去される。
次に、図10Eを参照して、SiC半導体ウエハ構造61の第1主面62の上に第1主面電極層12のベースとなるベース電極層66が形成される。ベース電極層66は、SiC半導体ウエハ構造61の第1主面62の全域に形成され、主面絶縁層10を被覆する。第1主面電極層12は、蒸着法、スパッタ法またはめっき法によって形成されてもよい。
次に、図10Fを参照して、所定パターンを有するマスク67が、ベース電極層66の上に形成される。マスク67は、ベース電極層66において第1主面電極層12を形成すべき領域以外の領域を露出させる開口68を有している。
次に、マスク67を介するエッチング法によって、ベース電極層66の不要な部分が除去される。これにより、ベース電極層66が複数の第1主面電極層12に分割される。第1主面電極層12の形成後、マスク67は除去される。
次に、図10Gを参照して、SiC半導体ウエハ構造61の第1主面62の上にパッシベーション層13が形成される。パッシベーション層13は、窒化シリコン(SiN)を含む。パッシベーション層13は、CVD法によって形成されてもよい。
次に、図10Hを参照して、パッシベーション層13の上に、樹脂層16が塗布される。樹脂層16は、アクティブ領域8および外側領域9を一括して被覆する。樹脂層16は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
次に、図10Iを参照して、樹脂層16が選択的に露光された後、現像される。これにより、パッド開口18が樹脂層16に形成される。また、切断予定ライン53(各装置形成領域51の辺52A〜52D)に沿うダイシングストリート69が樹脂層16に区画される。
次に、パッシベーション層13の不要な部分が除去される。パッシベーション層13の不要な部分は、樹脂層16を介するエッチング法によって除去されてもよい。これにより、サブパッド開口15がパッシベーション層13に形成される。また、切断予定ライン53に沿うダイシングストリート69がパッシベーション層13に区画される。
次に、図10Jを参照して、SiC半導体ウエハ構造61の第2主面63(SiC半導体ウエハ41の第2ウエハ主面43)が研削される。これにより、SiC半導体ウエハ構造61(SiC半導体ウエハ41)が薄化される。また、SiC半導体ウエハ構造61の第2主面63に研削痕が形成される。
SiC半導体ウエハ構造61は、SiC半導体層2の厚さTLに対応する厚さTWSになるまで研削される。SiC半導体ウエハ構造61は、40μm以上200μm以下の厚さTWSになるまで研削されてもよい。
つまり、SiC半導体ウエハ41は、SiC半導体基板6の厚さTSに対応する厚さTWになるまで研削される。SiC半導体ウエハ41は、40μm以上150μm以下の厚さTWになるまで研削されてもよい。
次に、図10Kを参照して、粗面領域20A〜20D(改質ライン22A〜22D)のベースとなる複数の改質ライン70(改質層)が形成される。改質ライン70の形成工程では、レーザ光照射装置71からSiC半導体ウエハ構造61に向けてパルス状のレーザ光が照射される。
レーザ光は、この形態では、SiC半導体ウエハ構造61の第1主面62側から主面絶縁層10を介してSiC半導体ウエハ構造61に照射される。レーザ光は、SiC半導体ウエハ構造61の第2主面63側からSiC半導体ウエハ構造61に直接照射されてもよい。
レーザ光の集光部(焦点)は、SiC半導体ウエハ構造61の厚さ方向途中部に設定される。SiC半導体ウエハ構造61に対するレーザ光の照射位置は、切断予定ライン53(各装置形成領域51の4つの辺52A〜52D)に沿って移動される。
より具体的には、SiC半導体ウエハ構造61に対するレーザ光の照射位置は、第1切断予定ライン54に沿って移動される。また、SiC半導体ウエハ構造61に対するレーザ光の照射位置は、第2切断予定ライン55に沿って移動される。
これにより、SiC半導体ウエハ構造61の厚さ方向途中部に、切断予定ライン53(各装置形成領域51の4つの辺52A〜52D)に沿って延び、SiC単結晶の結晶状態が他の領域とは異なる性質に改質した複数の改質ライン70が形成される。
装置形成領域51の辺52A,52Cに沿う2つの改質ライン70は、a面改質部28をそれぞれ含む。装置形成領域51の辺52B,52Dに沿う2つの改質ライン70は、m面改質部29をそれぞれ含む。
複数の改質ライン70は、各装置形成領域51の4つの辺52A〜52Dに対して1対1対応の関係で1層または複数層(2層以上。この形態では2層)ずつ形成される。複数の改質ライン70は、SiC半導体ウエハ構造61の厚さ方向途中部に形成されたレーザ加工痕でもある。より具体的には、改質ライン70のa面改質部28およびm面改質部29がレーザ加工痕である。
レーザ光の集光部(焦点)、レーザエネルギ、パルスデューティ比、照射速度等は、形成すべき改質ライン70(粗面領域20A〜20D)の位置、大きさ、形状、厚さ等によって任意の値に定められる。
次に、図10Lを参照して、SiC半導体ウエハ構造61の第2主面63に第2主面電極層19が形成される。第2主面電極層19は、蒸着法、スパッタ法またはめっき法によって形成されてもよい。
第2主面電極層19の形成工程に先立って、SiC半導体ウエハ構造61の第2主面63(研削面)に対してアニール処理を実施してもよい。アニール処理は、レーザ光を用いたレーザアニール処理法によって実施されてもよい。
レーザアニール処理法によれば、SiC半導体ウエハ構造61の第2主面63の表層部のSiC単結晶が改質されてSiアモルファス層が形成される。この場合、SiC半導体層2の第2主面4の表層部にSiアモルファス層を有するSiC半導体装置1が製造される。SiC半導体層2の第2主面4では、研削痕およびSiアモルファス層が併存する。レーザアニール処理法によれば、SiC半導体層2の第2主面4に対する第2主面電極層19のオーミック性を高めることができる。
次に、図10Mを参照して、SiC半導体ウエハ構造61から複数のSiC半導体装置1が切り出される。この工程では、SiC半導体ウエハ構造61の第2主面63側にテープ状の支持部材73が貼着される。
次に、SiC半導体ウエハ構造61の第2主面63側から支持部材73を介して切断予定ライン53に外力が加えられる。切断予定ライン53に対する外力は、ブレード等の押圧部材によって加えられてもよい。
他の形態において、SiC半導体ウエハ構造61の第1主面62側に支持部材73が貼着されてもよい。この場合、SiC半導体ウエハ構造61の第1主面62側から支持部材73を介して切断予定ライン53に外力が加えられてもよい。外力は、ブレード等の押圧部材によって加えられてもよい。
さらに他の形態において、SiC半導体ウエハ構造61の第1主面62側または第2主面63側に伸縮性の支持部材73が貼着されてもよい。この場合、SiC半導体ウエハ構造61は、伸縮性の支持部材73をm軸方向およびa軸方向に引き伸ばすことによって劈開されてもよい。
支持部材73を用いてSiC半導体ウエハ構造61を劈開する場合は、障害物の少ないSiC半導体ウエハ構造61の第2主面63側に支持部材73が貼着されることが好ましい。
このようにして、SiC半導体ウエハ構造61が改質ライン70を起点に切断予定ライン53に沿って劈開され、複数のSiC半導体装置1が1枚のSiC半導体ウエハ構造61(SiC半導体ウエハ41)から切り出される。
改質ライン70のうち各装置形成領域51の辺52Aに沿う部分は、粗面領域20A(改質ライン22A)となる。改質ライン70のうち各装置形成領域51の辺52Bに沿う部分は、粗面領域20B(改質ライン22B)となる。改質ライン70のうち各装置形成領域51の辺52Cに沿う部分は、粗面領域20C(改質ライン22C)となる。改質ライン70のうち各装置形成領域51の辺52Dに沿う部分は、粗面領域20D(改質ライン22D)となる。以上を含む工程を経てSiC半導体装置1が製造される。
この形態では、SiC半導体ウエハ構造61の研削工程(図10J)が、改質ライン70の形成工程(図10K)に先立って実施された。しかし、SiC半導体ウエハ構造61の研削工程(図10J)は、SiC半導体ウエハ41の用意工程(図10A)の後、第2主面電極層19の形成工程(図10L)の前の任意のタイミングで実施され得る。
たとえば、SiC半導体ウエハ構造61の研削工程(図10J)は、SiCエピタキシャル層7の形成工程(図10A)に先立って実施されてもよい。また、SiC半導体ウエハ構造61の研削工程(図10J)は、改質ライン70の形成工程(図10K)の後に実施されてもよい。
また、SiC半導体ウエハ構造61の研削工程(図10J)は、SiC半導体ウエハ41の用意工程(図10A)の後、改質ライン70の形成工程(図10K)の前の任意のタイミングで複数回に分けて実施されてもよい。また、SiC半導体ウエハ構造61の研削工程(図10J)は、SiC半導体ウエハ41の用意工程(図10A)の後、第2主面電極層19の形成工程(図10L)の前の任意のタイミングで複数回に分けて実施されてもよい。
図11は、SiC半導体装置1が組み込まれた半導体パッケージ74を、封止樹脂79を透過して示す斜視図である。
図11を参照して、半導体パッケージ74は、この形態では、所謂TO−220タイプである。半導体パッケージ74は、SiC半導体装置1、パッド部75、ヒートシンク76、複数(この形態では2本)の端子77、複数(この形態では2本)の導線78および封止樹脂79を含む。パッド部75、ヒートシンク76および複数の端子77は、接続対象物の一例としてのリードフレームを形成している。
パッド部75は、金属板を含む。パッド部75は、鉄、金、銀、銅、アルミニウム等を含んでいてもよい。パッド部75は、平面視において四角形状に形成されている。パッド部75は、SiC半導体装置1の平面面積以上の平面面積を有している。SiC半導体装置1は、パッド部75の上に配置されている。
SiC半導体装置1の第2主面電極層19は、導電接合材80を介してパッド部75に電気的に接続されている。導電接合材80は、第2主面電極層19およびパッド部75の間の領域に介在されている。
導電接合材80は、金属製ペーストまたは半田であってもよい。金属製ペーストは、Au(金)、Ag(銀)またはCu(銅)を含む導電性ペーストであってもよい。導電接合材80は、半田からなることが好ましい。半田は、鉛フリー型の半田であってもよい。半田は、SnAgCu、SnZnBi、SnCu、SnCuNiまたはSnSbNiのうちの少なくとも1つを含んでいてもよい。
ヒートシンク76は、パッド部75の一辺に接続されている。この形態では、パッド部75およびヒートシンク76が、一枚の金属板によって形成されている。ヒートシンク76には、貫通孔76aが形成されている。貫通孔76aは、円形状に形成されている。
複数の端子77は、パッド部75に対してヒートシンク76とは反対側の辺に沿って配列されている。複数の端子77は、それぞれ金属板を含む。端子77は、鉄、金、銀、銅、アルミニウム等を含んでいてもよい。
複数の端子77は、第1端子77Aおよび第2端子77Bを含む。第1端子77Aおよび第2端子77Bは、パッド部75においてヒートシンク76とは反対側の辺に沿って間隔を空けて配列されている。第1端子77Aおよび第2端子77Bは、それらの配列方向に直交する方向に沿って帯状に延びている。
複数の導線78は、ボンディングワイヤ等であってもよい。複数の導線78は、導線78Aおよび導線78Bを含む。導線78Aは、第1端子77AおよびSiC半導体装置1の第1主面電極層12に電気的に接続されている。これにより、第1端子77Aは、導線78Aを介してSiC半導体装置1の第1主面電極層12に電気的に接続されている。
導線78Bは、第2端子77Bおよびパッド部75に電気的に接続されている。これにより、第2端子77Bは、導線78Bを介してSiC半導体装置1の第2主面電極層19に電気的に接続されている。第2端子77Bは、パッド部75と一体的に形成されていてもよい。
封止樹脂79は、ヒートシンク76および複数の端子77の一部を露出させるように、SiC半導体装置1、パッド部75および複数の導線78を封止している。封止樹脂79は、直方体形状に形成されている。
半導体パッケージ74の形態は、TO−220に制限されない。半導体パッケージ74としては、SOP(Small Outline Package)、QFN(Quad For Non Lead Package)、DFP(Dual Flat Package)、DIP(Dual Inline Package)、QFP(Quad Flat Package)、SIP(Single Inline Package)またはSOJ(Small Outline J-leaded Package)、もしくは、これらに類する種々の形態が適用されてもよい。
図12は、図11に示すSiC半導体装置1の実装状態を具体的に示す斜視図である。
図12を参照して、SiC半導体装置1は、SiC半導体層2の第2主面4を対向させた姿勢で、パッド部75の上に配置されている。SiC半導体装置1の第2主面電極層19は、導電接合材80を介してパッド部75に電気的に接続されている。
導電接合材80は、SiC半導体層2の側面5A〜5Dに形成された膜状の導電接合材膜80aを含む。導電接合材膜80aは、導電接合材80の一部がSiC半導体層2の側面5A〜5Dに膜状に濡れ拡がった領域である。
粗面領域20A〜20DがSiC半導体層2の側面5A〜5Dに形成されている場合、導電接合材80は、粗面領域20A〜20Dで生じる毛細管現象によって側面5A〜5Dに濡れ拡がる。この形態では、導電接合材80が粗面領域20A〜20Dの全域に濡れ拡がり、粗面領域20A〜20Dの全域を被覆する導電接合材膜80aが形成された例を示している。
SiC半導体層2の側面5A〜5Dにおいて、第1主面3および粗面領域20A〜20Dの間の領域には、滑面領域21A〜21Dが形成されている。滑面領域21A〜21Dは、粗面領域20A〜20Dの面粗さRr未満の面粗さRs(Rs<Rr)を有している。
粗面領域20A〜20Dで生じる毛細管現象は、滑面領域21A〜21Dによって抑制される。したがって、側面5A〜5Dにおける導電接合材80の濡れ拡がりは、滑面領域21A〜21Dによって抑制される。導電接合材膜80aは、この形態では、粗面領域20A〜20Dおよび滑面領域21A〜21Dの境界を横切って滑面領域21A〜21Dの厚さ方向途中部に位置する端部を有している。
また、滑面領域21A〜21Dは、SiC半導体層2の側面5A〜5Dにおいて粗面領域20A〜20Dに対して第1主面3側の領域に形成されている。これにより、滑面領域21A〜21Dは、第1主面3への導電接合材80の回り込みを抑制する。
このように、SiC半導体装置1では、導電接合材80(導電接合材膜80a)を介するSiC半導体層2の短絡が滑面領域21A〜21Dによって抑制されている。より具体的には、導電接合材80(導電接合材膜80a)を介する第1主面電極層12および第2主面電極層19(パッド部75)の短絡が、滑面領域21A〜21Dによって抑制されている。この短絡には、導電接合材80(導電接合材膜80a)および第1主面電極層12の間の放電現象に起因するものが含まれてもよい。
導電接合材膜80aの形成に伴う短絡のリスクは、SiC半導体層2の側面5A〜5Dの面積が小さくなるに従って増加する。つまり、SiC半導体層2の厚さTLが小さい程、導電接合材膜80aの形成に伴う短絡のリスクは増加する。滑面領域21A〜21Dによって導電接合材膜80aの形成を抑制する構造は、SiC半導体層2の厚さTLが40μm以上200μm以下の場合において特に有効である。
以上、SiC半導体装置1によれば、粗面領域20A〜20Dで生じる毛細管現象を滑面領域21A〜21Dによって抑制できるから、SiC半導体層2の側面5A〜5Dにおいて導電接合材80の濡れ拡がりを抑制できる。よって、導電接合材80の濡れ拡がりに起因する短絡を抑制できる。
また、SiC半導体装置1によれば、粗面領域20A〜20DがSiC半導体層2の第2主面4側の領域に形成されており、滑面領域21A〜21Dが、粗面領域20A〜20Dに対してSiC半導体層2の第1主面3側の領域に形成されている。これにより、SiC半導体層2の第1主面3への導電接合材80の回り込みを適切に抑制できる。よって、導電接合材80の濡れ拡がりに起因する短絡を適切に抑制できる。
特に、SiC半導体装置1によれば、粗面領域20A〜20DがSiC半導体基板6に形成されており、滑面領域21A〜21DがSiCエピタキシャル層7に形成されている。滑面領域21A〜21Dは、SiC半導体基板6およびSiCエピタキシャル層7の境界を横切ってSiC半導体基板6およびSiCエピタキシャル層7に形成されていることが好ましい。
これにより、導電接合材80がSiCエピタキシャル層7に濡れ拡がるのを適切に抑制できる。よって、導電接合材80に起因する半導体素子(この形態ではショットキーバリアダイオードD)の短絡や電気的特性の変動を抑制できる。
また、SiC半導体装置1によれば、SiC半導体層2の第1主面3の上に形成された主面絶縁層10および第1主面電極層12を含む。主面絶縁層10は、SiC半導体層2の側面5A〜5Dに連なる絶縁側面11A〜11Dを有している。
主面絶縁層10は、SiC半導体層2の側面5A〜5Dに粗面領域20A〜20Dが形成された構造において、SiC半導体層2の側面5A〜5Dおよび第1主面電極層12の間の絶縁性を高める。
これにより、導電接合材80の濡れ拡がりを抑制しながら、導電接合材80の濡れ拡がりに起因する短絡を適切に抑制できる。このような構造は、導電接合材80(導電接合材膜80a)および第1主面電極層12の間の放電現象を抑制する上でも有効である。
図13Aは、図3に示すSiC半導体装置1を示す斜視図であって、粗面領域20A〜20Dおよび滑面領域21A〜21Dの第2形態例を示す斜視図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第1形態例に係る粗面領域20A〜20Dは、SiC半導体層2の側面5A〜5Dにおいて第2主面4側の角部からSiC半導体層2の厚さ方向途中部まで形成されている。これに対して、第2形態例に係る粗面領域20A〜20Dは、SiC半導体層2の第2主面4から第1主面3に間隔を空けて形成されている。粗面領域20A〜20Dは、側面5A〜5DからSiC半導体層2の第2主面4の表層部を露出させている。
また、この形態では、1層の改質ライン22A〜22Dを含む粗面領域20A〜20Dが形成されている。改質ライン22A〜22Dは、側面5A〜5DにおいてSiC半導体層2の厚さ方向途中部に1対1対応の関係で1つずつ形成されている。
滑面領域21A〜21Dは、この形態では、側面5A〜5Dにおいて第1主面3側の領域に加えて第2主面4側の領域にも形成されている。第2主面4側の滑面領域21A〜21Dは、第2主面4からSiC半導体層2の厚さ方向途中部まで形成されている。第2主面4側の滑面領域21A〜21Dは、SiC半導体基板6に形成されている。
第2形態例に係る粗面領域20A〜20Dは、改質ライン70(粗面領域20A〜20D)の形成工程において、レーザ光の集光部(焦点)等を調節することによって形成される(図10Kも併せて参照)。
以上、第2形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成される場合であっても、第1形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成された場合と同様の効果を奏することができる。
特に、第2形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dを有するSiC半導体装置1によれば、側面5A〜5Dの第2主面4側の領域にも滑面領域21A〜21Dを有している。これにより、側面5A〜5Dの第2主面4側の領域において導電接合材80の濡れ拡がりを抑制できる。よって、導電接合材80の濡れ拡がりに起因する短絡を適切に抑制できる。
また、SiC半導体装置1の製造工程では、SiC半導体ウエハ構造61の研削工程(図10J)が実施される。薄化されたSiC半導体ウエハ構造61(SiC半導体ウエハ41)によれば、複数の改質ライン70(粗面領域20A〜20D)を法線方向Zに間隔を空けて形成せずとも、SiC半導体ウエハ構造61(SiC半導体ウエハ41)を適切に劈開できる。
換言すれば、SiC半導体ウエハ構造61(SiC半導体ウエハ41)の薄化工程を実施しているから、1層の改質ライン70によってSiC半導体ウエハ構造61を適切に劈開できる。これにより、改質ライン70の形成工程の時短を図ることができる。
これにより、側面5A〜5DにおいてSiC半導体層2の厚さ方向に間隔を空けて複数の粗面領域20A〜20Dを形成せずに済むので、粗面領域20A〜20Dの形成面積を適切に低減できる。これにより、粗面領域20A〜20Dに起因する導電接合材80の濡れ拡がりを適切に抑制できる。
この場合、SiC半導体層2の第2主面4は、研削面からなる。SiC半導体装置1は、40μm以上200μm以下の厚さTLを有するSiC半導体層2を含むことが好ましい。このような厚さTLを有するSiC半導体層2は、SiC半導体ウエハ構造61(SiC半導体ウエハ41)から適切に切り出されることができる。
SiC半導体層2においてSiC半導体基板6の厚さTSは、40μm以上150μm以下であってもよい。SiC半導体層2においてSiCエピタキシャル層7の厚さTEは、1μm以上50μm以下であってもよい。SiC半導体層2の薄化は、抵抗値を低減する上でも有効である。
図13Bは、図3に示すSiC半導体装置1を示す斜視図であって、粗面領域20A〜20Dおよび滑面領域21A〜21Dの第3形態例を示す斜視図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第1形態例に係る粗面領域20A〜20Dは、SiC半導体層2における側面5A〜5Dを接続する角部において互いに連なっている。これに対して、第3形態例に係る粗面領域20A〜20Dは、SiC半導体層2における側面5A〜5Dを接続する角部において互いに間隔を空けて形成されている。
また、この形態では、粗面領域20A〜20Dは、SiC半導体層2の第2主面4から第1主面3に間隔を空けて形成されている。粗面領域20A〜20Dは、側面5A〜5DからSiC半導体層2の第2主面4の表層部を露出させている。
また、この形態では、1層の改質ライン22A〜22Dを含む粗面領域20A〜20Dが形成されている。改質ライン22A〜22Dは、側面5A〜5DにおいてSiC半導体層2の厚さ方向途中部に1対1対応の関係で1つずつ形成されている。
粗面領域20Aおよび粗面領域20Bは、SiC半導体層2における側面5Aおよび側面5Bを接続する角部において法線方向Zに互いに間隔を空けて形成されている。粗面領域20Bおよび粗面領域20Cは、SiC半導体層2における側面5Bおよび側面5Cを接続する角部において法線方向Zに互いに間隔を空けて形成されている。
粗面領域20Cおよび粗面領域20Dは、SiC半導体層2における側面5Cおよび側面5Dを接続する角部において法線方向Zに互いに間隔を空けて形成されている。粗面領域20Dおよび粗面領域20Aは、SiC半導体層2における側面5Dおよび側面5Aを接続する角部において法線方向Zに互いに間隔を空けて形成されている。
むろん、粗面領域20A〜20Dのうちの少なくとも1つが、SiC半導体層2における側面5A〜5Dのいずれかを接続する角部において他の粗面領域20A〜20Dから間隔を空けて形成されていてもよい。粗面領域20A〜20Dのうちの2つまたは3つが、SiC半導体層2における側面5A〜5Dのいずれかを接続する角部において互いに連なっていてもよい。
滑面領域21A〜21Dは、この形態では、側面5A〜5Dにおいて第1主面3側の領域に加えて第2主面4側の領域にも形成されている。第2主面4側の滑面領域21A〜21Dは、第2主面4からSiC半導体層2の厚さ方向途中部まで形成されている。第2主面4側の滑面領域21A〜21Dは、SiC半導体基板6に形成されている。
第3形態例に係る粗面領域20A〜20Dは、改質ライン70(粗面領域20A〜20D)の形成工程において、レーザ光の集光部(焦点)等を調節することによって形成される(図10Kも併せて参照)。
以上、第3形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成される場合であっても、第1形態例および第2形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成された場合と同様の効果を奏することができる。
図13Cは、図3に示すSiC半導体装置1を示す斜視図であって、粗面領域20A〜20Dおよび滑面領域21A〜21Dの第4形態例を示す斜視図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第1形態例に係る粗面領域20A〜20Dは、SiC半導体層2の第1主面3の接線方向に沿って直線状に延びる帯状に形成されている。これに対して、第4形態例に係る粗面領域20A〜20Dは、SiC半導体層2の第1主面3から第2主面4に向けて下り傾斜した傾斜状に延びる帯状に形成されている。
また、この形態では、粗面領域20A〜20Dは、SiC半導体層2の第2主面4から第1主面3に間隔を空けて形成されている。粗面領域20A〜20Dは、側面5A〜5DからSiC半導体層2の第2主面4の表層部を露出させている。
また、この形態では、1層の改質ライン22A〜22Dを含む粗面領域20A〜20Dが形成されている。改質ライン22A〜22Dは、側面5A〜5DにおいてSiC半導体層2の厚さ方向途中部に1対1対応の関係で1つずつ形成されている。
第4形態例に係る粗面領域20A〜20Dは、より具体的には、第1端部領域81、第2端部領域82および傾斜領域83をそれぞれ含む。第1端部領域81は、SiC半導体層2の角部近傍においてSiC半導体層2の第1主面3側に位置している。第2端部領域82は、SiC半導体層2の角部近傍において第1端部領域81に対してSiC半導体層2の第2主面4側に位置している。傾斜領域83は、第1端部領域81および第2端部領域82の間の領域を第1主面3から第2主面4に向けて下り傾斜している。
SiC半導体層2における側面5Aおよび側面5Bを接続する角部には、粗面領域20Aの第1端部領域81および粗面領域20Bの第1端部領域81が位置していてもよい。SiC半導体層2における側面5Aおよび側面5Bを接続する角部には、粗面領域20Aの第2端部領域82および粗面領域20Bの第2端部領域82が位置していてもよい。
SiC半導体層2における側面5Aおよび側面5Bを接続する角部には、粗面領域20Aの第1端部領域81および粗面領域20Bの第2端部領域82が位置していてもよい。SiC半導体層2における側面5Aおよび側面5Bを接続する角部には、粗面領域20Aの第2端部領域82および粗面領域20Bの第1端部領域81が位置していてもよい。
粗面領域20Aおよび粗面領域20Bは、SiC半導体層2における側面5Aおよび側面5Bを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、粗面領域20Bの第1端部領域81および粗面領域20Cの第1端部領域81が位置していてもよい。SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、粗面領域20Bの第2端部領域82および粗面領域20Cの第2端部領域82が位置していてもよい。
SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、粗面領域20Bの第1端部領域81および粗面領域20Cの第2端部領域82が位置していてもよい。SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、粗面領域20Bの第2端部領域82および粗面領域20Cの第1端部領域81が位置していてもよい。
粗面領域20Bおよび粗面領域20Cは、SiC半導体層2における側面5Bおよび側面5Cを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、粗面領域20Cの第1端部領域81および粗面領域20Dの第1端部領域81が位置していてもよい。SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、粗面領域20Cの第2端部領域82および粗面領域20Dの第2端部領域82が位置していてもよい。
SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、粗面領域20Cの第1端部領域81および粗面領域20Dの第2端部領域82が位置していてもよい。SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、粗面領域20Cの第2端部領域82および粗面領域20Dの第1端部領域81が位置していてもよい。
粗面領域20Cおよび粗面領域20Dは、SiC半導体層2における側面5Cおよび側面5Dを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、粗面領域20Dの第1端部領域81および粗面領域20Aの第1端部領域81が位置していてもよい。SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、粗面領域20Dの第2端部領域82および粗面領域20Aの第2端部領域82が位置していてもよい。
SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、粗面領域20Dの第1端部領域81および粗面領域20Aの第2端部領域82が位置していてもよい。SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、粗面領域20Dの第2端部領域82および粗面領域20Aの第1端部領域81が位置していてもよい。
粗面領域20Dおよび粗面領域20Aは、SiC半導体層2における側面5Dおよび側面5Aを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
滑面領域21A〜21Dは、この形態では、側面5A〜5Dにおいて第1主面3側の領域に加えて第2主面4側の領域にも形成されている。第2主面4側の滑面領域21A〜21Dは、第2主面4からSiC半導体層2の厚さ方向途中部まで形成されている。第2主面4側の滑面領域21A〜21Dは、SiC半導体基板6に形成されている。
第4形態例に係る粗面領域20A〜20Dは、改質ライン70(粗面領域20A〜20D)の形成工程において、レーザ光の集光部(焦点)等を調節することによって形成される(図10Kも併せて参照)。
以上、第4形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成される場合であっても、第1形態例および第2形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成された場合と同様の効果を奏することができる。
特に、第4形態例に係る粗面領域20A〜20Dのベースとなる改質ライン70によれば、SiC半導体ウエハ構造61(SiC半導体ウエハ41)の厚さ方向の異なる領域において劈開起点を形成できる。これにより、1層からなる改質ライン70(粗面領域20A〜20D)を形成する場合であっても、SiC半導体ウエハ構造61を適切に劈開できる。
図13Dは、図3に示すSiC半導体装置1を示す斜視図であって、粗面領域20A〜20Dおよび滑面領域21A〜21Dの第5形態例を示す斜視図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第1形態例に係る粗面領域20A〜20Dは、SiC半導体層2の第1主面3の接線方向に沿って直線状に延びる帯状に形成されている。これに対して、第5形態例に係る粗面領域20A〜20Dは、SiC半導体層2の第1主面3から第2主面4に向けて下り傾斜し、曲線状(湾曲状)に延びる帯状に形成されている。
また、この形態では、粗面領域20A〜20Dは、SiC半導体層2の第2主面4から第1主面3に間隔を空けて形成されている。粗面領域20A〜20Dは、側面5A〜5DからSiC半導体層2の第2主面4の表層部を露出させている。
また、この形態では、1層の改質ライン22A〜22Dを含む粗面領域20A〜20Dが形成されている。改質ライン22A〜22Dは、側面5A〜5DにおいてSiC半導体層2の厚さ方向途中部に1対1対応の関係で1つずつ形成されている。
第5形態例に係る粗面領域20A〜20Dは、より具体的には、第1端部領域84、第2端部領域85および湾曲領域86をそれぞれ含む。第1端部領域84は、SiC半導体層2の角部近傍においてSiC半導体層2の第1主面3側に位置している。第2端部領域85は、SiC半導体層2の角部近傍において第1端部領域84に対してSiC半導体層2の第2主面4側に位置している。
湾曲領域86は、第1主面3から第2主面4に向けて凹湾曲状に下り傾斜し、第1端部領域84および第2端部領域85を接続している。湾曲領域86は、第1主面3から第2主面4に向けて凸湾曲状に下り傾斜していてもよい。
SiC半導体層2における側面5Aおよび側面5Bを接続する角部には、粗面領域20Aの第1端部領域84および粗面領域20Bの第1端部領域84が位置していてもよい。SiC半導体層2における側面5Aおよび側面5Bを接続する角部には、粗面領域20Aの第2端部領域85および粗面領域20Bの第2端部領域85が位置していてもよい。
SiC半導体層2における側面5Aおよび側面5Bを接続する角部には、粗面領域20Aの第1端部領域84および粗面領域20Bの第2端部領域85が位置していてもよい。SiC半導体層2における側面5Aおよび側面5Bを接続する角部には、粗面領域20Aの第2端部領域85および粗面領域20Bの第1端部領域84が位置していてもよい。
粗面領域20Aおよび粗面領域20Bは、SiC半導体層2における側面5Aおよび側面5Bを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、粗面領域20Bの第1端部領域84および粗面領域20Cの第1端部領域84が位置していてもよい。SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、粗面領域20Bの第2端部領域85および粗面領域20Cの第2端部領域85が位置していてもよい。
SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、粗面領域20Bの第1端部領域84および粗面領域20Cの第2端部領域85が位置していてもよい。SiC半導体層2における側面5Bおよび側面5Cを接続する角部には、粗面領域20Bの第2端部領域85および粗面領域20Cの第1端部領域84が位置していてもよい。
粗面領域20Bおよび粗面領域20Cは、SiC半導体層2における側面5Bおよび側面5Cを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、粗面領域20Cの第1端部領域84および粗面領域20Dの第1端部領域84が位置していてもよい。SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、粗面領域20Cの第2端部領域85および粗面領域20Dの第2端部領域85が位置していてもよい。
SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、粗面領域20Cの第1端部領域84および粗面領域20Dの第2端部領域85が位置していてもよい。SiC半導体層2における側面5Cおよび側面5Dを接続する角部には、粗面領域20Cの第2端部領域85および粗面領域20Dの第1端部領域84が位置していてもよい。
粗面領域20Cおよび粗面領域20Dは、SiC半導体層2における側面5Cおよび側面5Dを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、粗面領域20Dの第1端部領域84および粗面領域20Aの第1端部領域84が位置していてもよい。SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、粗面領域20Dの第2端部領域85および粗面領域20Aの第2端部領域85が位置していてもよい。
SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、粗面領域20Dの第1端部領域84および粗面領域20Aの第2端部領域85が位置していてもよい。SiC半導体層2における側面5Dおよび側面5Aを接続する角部には、粗面領域20Dの第2端部領域85および粗面領域20Aの第1端部領域84が位置していてもよい。
粗面領域20Dおよび粗面領域20Aは、SiC半導体層2における側面5Dおよび側面5Aを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
滑面領域21A〜21Dは、この形態では、側面5A〜5Dにおいて第1主面3側の領域に加えて第2主面4側の領域にも形成されている。第2主面4側の滑面領域21A〜21Dは、第2主面4からSiC半導体層2の厚さ方向途中部まで形成されている。第2主面4側の滑面領域21A〜21Dは、SiC半導体基板6に形成されている。
第5形態例に係る粗面領域20A〜20Dは、改質ライン70(粗面領域20A〜20D)の形成工程において、レーザ光の集光部(焦点)等を調節することによって形成される(図10Kも併せて参照)。
以上、第5形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成される場合であっても、第1形態例および第2形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成された場合と同様の効果を奏することができる。
特に、第5形態例に係る粗面領域20A〜20Dのベースとなる改質ライン70によれば、SiC半導体ウエハ構造61(SiC半導体ウエハ41)の厚さ方向の異なる領域において劈開起点を形成できる。これにより、1層からなる改質ライン70(粗面領域20A〜20D)を形成する場合であっても、SiC半導体ウエハ構造61を適切に劈開できる。
図13Eは、図3に示すSiC半導体装置1を示す斜視図であって、粗面領域20A〜20Dおよび滑面領域21A〜21Dの第6形態例を示す斜視図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第1形態例に係る粗面領域20A〜20Dは、SiC半導体層2の第1主面3の接線方向に沿って直線状に延びる帯状に形成されている。これに対して、第6形態例に係る粗面領域20A〜20Dは、SiC半導体層2の第1主面3および第2主面4に向けて蛇行した曲線状(湾曲状)に延びる帯状に形成されている。
また、この形態では、粗面領域20A〜20Dは、SiC半導体層2の第2主面4から第1主面3に間隔を空けて形成されている。粗面領域20A〜20Dは、側面5A〜5DからSiC半導体層2の第2主面4の表層部を露出させている。
また、この形態では、1層の改質ライン22A〜22Dを含む粗面領域20A〜20Dが形成されている。改質ライン22A〜22Dは、側面5A〜5DにおいてSiC半導体層2の厚さ方向途中部に1対1対応の関係で1つずつ形成されている。
粗面領域20A〜20Dは、より具体的には、複数の第1領域87、複数の第2領域88および複数の接続領域89をそれぞれ含む。複数の第1領域87は、SiC半導体層2の第1主面3側の領域に位置している。複数の第2領域88は、複数の第1領域87に対してSiC半導体層2の第2主面4側の領域に位置している。複数の湾曲領域86は、対応する第1領域87および第2領域88をそれぞれ接続している。
粗面領域20Aおよび粗面領域20Bは、SiC半導体層2における側面5Aおよび側面5Bを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
粗面領域20Bおよび粗面領域20Cは、SiC半導体層2における側面5Bおよび側面5Cを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
粗面領域20Cおよび粗面領域20Dは、SiC半導体層2における側面5Cおよび側面5Dを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
粗面領域20Dおよび粗面領域20Aは、SiC半導体層2における側面5Dおよび側面5Aを接続する角部において互いに連なっていてもよいし、互いに間隔を空けて形成されていてもよい。
滑面領域21A〜21Dは、この形態では、側面5A〜5Dにおいて第1主面3側の領域に加えて第2主面4側の領域にも形成されている。第2主面4側の滑面領域21A〜21Dは、第2主面4からSiC半導体層2の厚さ方向途中部まで形成されている。第2主面4側の滑面領域21A〜21Dは、SiC半導体基板6に形成されている。
粗面領域20A〜20Dの蛇行周期は、任意である。粗面領域20A〜20Dは、第1主面3から第2主面4に向けて凹湾曲状に延びる帯状にそれぞれ形成されていてもよい。この場合、粗面領域20A〜20Dは、2つの第1領域87、1つの第2領域88および2つの接続領域89をそれぞれ含んでいてもよい。
また、粗面領域20A〜20Dは、第2主面4から第1主面3に向けて凸湾曲状に延びる帯状にそれぞれ形成されていてもよい。この場合、粗面領域20A〜20Dは、1つの第1領域87、2つの第2領域88および2つの接続領域89をそれぞれ含んでいてもよい。
第6形態例に係る粗面領域20A〜20Dは、改質ライン70(粗面領域20A〜20D)の形成工程において、レーザ光の集光部(焦点)等を調節することによって形成される(図10Kも併せて参照)。
以上、第6形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成される場合であっても、第1形態例および第2形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成された場合と同様の効果を奏することができる。
特に、第6形態例に係る粗面領域20A〜20Dのベースとなる改質ライン70によれば、SiC半導体ウエハ構造61(SiC半導体ウエハ41)の厚さ方向の異なる領域において劈開起点を形成できる。これにより、1層からなる改質ライン70(粗面領域20A〜20D)を形成する場合であっても、SiC半導体ウエハ構造61を適切に劈開できる。
図13Fは、図3に示すSiC半導体装置1を示す斜視図であって、粗面領域20A〜20Dおよび滑面領域21A〜21Dの第7形態例を示す斜視図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第1形態例に係る粗面領域20A〜20Dは、SiC半導体層2の側面5A〜5Dに等しい形状で形成されている。これに対して、第7形態例に係る粗面領域20A〜20Dは、SiC半導体層2の側面5A〜5Dにおいて異なる専有割合RA,RB,RC,RDで形成されている。専有割合RA〜RDは、粗面領域20A〜20Dが側面5A〜5Dに占める割合である。
また、この形態では、粗面領域20A〜20Dは、SiC半導体層2の第2主面4から第1主面3に間隔を空けて形成されている。粗面領域20A〜20Dは、側面5A〜5DからSiC半導体層2の第2主面4の表層部を露出させている。
また、この形態では、2層の改質ライン22A,22Cを含む粗面領域20A,20Cが形成され、1層の改質ライン22B,22Dを含む粗面領域20B,20Dが形成されている。改質ライン22A〜22Dは、側面5A〜5DにおいてSiC半導体層2の厚さ方向途中部に1対1対応の関係で1つずつ形成されていてもよい。
専有割合RA〜RDは、より具体的には、SiC単結晶の結晶面に応じて異なっている。SiC単結晶のm面に形成された粗面領域20B,20Dの専有割合RB,RDは、SiC単結晶のa面に形成された粗面領域20A,20Cの専有割合RA,RC以下(RB,RD≦RA,RC)である。専有割合RB,RDは、より具体的には、専有割合RA,RC未満(RB,RD<RA,RC)である。
粗面領域20A,20Cの専有割合RA,RCは、互いに等しくてもよいし、互いに異なっていてもよい。粗面領域20B,20Dの専有割合RB,RDは、互いに等しくてもよいし、互いに異なっていてもよい。
側面5B,5Dに対する粗面領域20B,20Dの表面積は、この形態では、それぞれ側面5A,5Cに対する粗面領域20A,20Cの表面積未満である。粗面領域20B,20Dの厚さTRは、この形態では、それぞれ粗面領域20A,20Cの厚さTR未満である。
滑面領域21A〜21Dは、この形態では、側面5A〜5Dにおいて第1主面3側の領域に加えて第2主面4側の領域にも形成されている。第2主面4側の滑面領域21A〜21Dは、第2主面4からSiC半導体層2の厚さ方向途中部まで形成されている。第2主面4側の滑面領域21A〜21Dは、SiC半導体基板6に形成されている。
第7形態例に係る粗面領域20A〜20Dは、改質ライン70(粗面領域20A〜20D)の形成工程において、レーザ光の集光部(焦点)等を調節することによって形成される(図10Kも併せて参照)。
以上、第7形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成される場合であっても、第1形態例および第2形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成された場合と同様の効果を奏することができる。
特に、第7形態例に係る粗面領域20A〜20Dは、SiC半導体層2の側面5A〜5Dにおいて異なる専有割合RA〜RDでそれぞれ形成されている。粗面領域20A〜20Dは、より具体的には、SiC単結晶の結晶面に応じて異なる専有割合RA〜RDを有している。
SiC単結晶のm面に形成された粗面領域20B,20Dの専有割合RB,RDは、SiC単結晶のa面に形成された粗面領域20A,20Cの専有割合RA,RC以下(RB,RD≦RA,RC)である。
SiC単結晶は、c面(シリコン面)をc軸から見た平面視において最近接原子方向(図1および図2も併せて参照)に沿って割れ易く、最近接原子方向の交差方向に沿って割れ難いという物性を有している。最近接原子方向は、a軸方向およびその等価方向である。最近接原子方向の交差方向は、m軸方向およびその等価方向である。
したがって、改質ライン70(粗面領域20A〜20D)の形成工程では、SiC単結晶の最近接原子方向に沿う結晶面に対しては、比較的割れ易い性質を有しているから、比較的大きい専有割合を有する改質ライン70(粗面領域20A〜20D)を形成しなくてもSiC単結晶を適切に切断(劈開)できる(図10Lも併せて参照)。最近接原子方向に沿う結晶面は、m面およびその等価面である。
つまり、改質ライン70(粗面領域20A〜20D)の形成工程において、a軸方向に延びる第2切断予定ライン55に沿う改質ライン70(粗面領域20A〜20D)の専有割合を、m軸方向に延びる第1切断予定ライン54に沿う改質ライン70(粗面領域20A〜20D)の専有割合よりも小さくできる。
その一方で、SiC単結晶の最近接原子方向の交差方向に沿う結晶面には、比較的大きい専有割合を有する改質ライン70が形成されている。これにより、SiC半導体ウエハ構造61の不適切な切断(劈開)を抑制できるから、SiC単結晶の物性に起因したクラックの発生を適切に抑制できる。最近接原子方向の交差方向に沿う結晶面は、a面およびその等価面である。
このように、第7形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dによれば、SiC単結晶の物性を利用して側面5A〜5Dに対する粗面領域20A〜20Dの専有割合RA〜RDを調整し、低減させることができる。
換言すると、SiC単結晶の物性を利用して側面5A〜5Dに対する滑面領域21A〜21Dの専有割合を増加させることができる。その結果、導電接合材80の濡れ拡がりに起因する短絡を適切に抑制できる。また、改質ライン70の形成工程の時短を図ることもできる。
専有割合RA〜RDは、側面5A〜5Dに対する粗面領域20A〜20Dの表面積によって調整されてもよい。専有割合RA〜RDは、粗面領域20A〜20Dの厚さTRによって調整されてもよい。専有割合RA〜RDは、粗面領域20A〜20Dに含まれる改質ライン22A〜22Dの個数によって調整されてもよい。
図13Gは、図3に示すSiC半導体装置1を示す斜視図であって、粗面領域20A〜20Dおよび滑面領域21A〜21Dの第8形態例を示す斜視図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第1形態例では、粗面領域20A〜20Dが側面5A〜5DにおいてSiC半導体層2の第2主面4側の領域に形成され、滑面領域21A〜21Dが側面5A〜5DにおいてSiC半導体層2の第1主面3側の領域に形成されている。
これに対して、第8形態例では、粗面領域20A〜20Dが側面5A〜5DにおいてSiC半導体層2の第1主面3側の領域に形成され、滑面領域21A〜21Dが側面5A〜5DにおいてSiC半導体層2の第2主面4側の領域に形成されている。この形態では、2層の改質ライン22A〜22Dを含む粗面領域20A〜20Dが形成されている。
粗面領域20A〜20Dは、より具体的には、側面5A〜5DにおいてSiC半導体層2の第2主面4から第1主面3に間隔を空けて形成されている。粗面領域20A〜20Dは、側面5A〜5DからSiC半導体層2の第2主面4の表層部を露出させている。
粗面領域20A〜20Dは、この形態では、SiCエピタキシャル層7に形成されている。粗面領域20A〜20Dは、より具体的には、SiC半導体基板6およびSiCエピタキシャル層7の間の境界を横切って、SiCエピタキシャル層7およびSiC半導体基板6の双方に形成されている。
滑面領域21A〜21Dは、第2主面4からSiC半導体層2の厚さ方向途中部まで形成されている。側面5A〜5Dの第2主面4側の領域において、滑面領域21A〜21Dは、SiC半導体基板6に形成されている。
この形態では、SiC半導体層2の第1主面3が実装面として形成され、SiC半導体層2の第2主面4が非実装面として形成されている。つまり、SiC半導体層2は、第1主面3を対向させた姿勢で接続対象物にフェイスダウン実装される。
第8形態例に係る粗面領域20A〜20Dは、改質ライン70(粗面領域20A〜20D)の形成工程において、レーザ光の集光部(焦点)等を調節することによって形成される(図10Kも併せて参照)。
以上、第8形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成される場合、導電接合材80が第1主面3側から第2主面4側に向って濡れ拡がることを抑制できる。よって、第1形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成された場合と同様の効果を奏することができる。
第1形態例、第2形態例、第3形態例、第4形態例、第5形態例、第6形態例、第7形態例および第8形態例(以下、単に「第1〜第8形態例」という。)に係る粗面領域20A〜20D(滑面領域21A〜21D)のうちの少なくとも2種を同時に含むSiC半導体装置1が形成されてもよい。
また、第1〜第8形態例に係る粗面領域20A〜20D(滑面領域21A〜21D)の特徴は、それらの間で任意の態様および任意の形態で組み合わされることができる。つまり、第1〜第8形態例に係る粗面領域20A〜20D(滑面領域21A〜21D)の特徴のうちの少なくとも2つの特徴が組み合わされた形態を有する粗面領域20A〜20D(滑面領域21A〜21D)が採用されてもよい。
第2〜第7形態例では、滑面領域21A〜21Dが側面5A〜5Dにおいて第2主面4側の領域に形成されている。したがって、第2〜第7形態例に示されたSiC半導体装置1は、第8形態例のように、SiC半導体層2が第1主面3を対向させた姿勢で接続対象物にフェイスダウン実装されてもよい。つまり、第2〜第7形態例においてSiC半導体層2の第1主面3が実装面とされ、第2主面4が非実装面とされてもよい。
また、第4形態例に係る粗面領域20A〜20D(滑面領域21A〜21D)の特徴が第6形態例に係る粗面領域20A〜20D(滑面領域21A〜21D)の特徴に組み合わせられてもよい。この場合、SiC半導体層2の第1主面3から第2主面4に向けて下り傾斜し、SiC半導体層2の第1主面3および第2主面4に向けて蛇行した曲線状(湾曲状)に延びる帯状の粗面領域20A〜20Dが形成される。
図14は、本発明の第2実施形態に係るSiC半導体装置91を示す斜視図であって、第1形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが適用された構造を示す斜視図である。以下では、SiC半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
この形態では、第1形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが適用されている。しかし、第1形態例に係る粗面領域20A〜20Dに代えてまたはこれに加えて第2形態例、第3形態例、第4形態例、第5形態例、第6形態例、第7形態例または第8形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが採用されてもよい。
また、第1〜第8形態例に係る粗面領域20A〜20D(滑面領域21A〜21D)の特徴のうちの少なくとも2つの特徴が組み合わされた形態を有する粗面領域20A〜20D(滑面領域21A〜21D)が採用されてもよい。
図14を参照して、この形態では、主面絶縁層10の絶縁側面11A〜11Dが、平面視においてSiC半導体層2の側面5A〜5Dから内方領域に間隔を空けて形成されている。主面絶縁層10は、平面視においてSiC半導体層2の第1主面3の周縁部を露出させている。
主面絶縁層10は、樹脂層16およびパッシベーション層13と共にSiC半導体層2の第1主面3の周縁部を露出させている。主面絶縁層10の絶縁側面11A〜11Dは、この形態では、樹脂層16の樹脂側面17A〜17Dおよびパッシベーション層13の側面14A〜14Dに面一に形成されている。この形態では、主面絶縁層10の絶縁側面11A〜11Dもダイシングストリートを区画していた部分となる。
この主面絶縁層10は、前述の図10Iの工程において、パッシベーション層13の除去工程の後、主面絶縁層10をエッチング法によって除去する工程を実施することによって形成される。
この場合、前述の図10Kの工程において、SiC半導体ウエハ構造61の第1主面62側から主面絶縁層10を介さずにSiC半導体ウエハ構造61の内部にレーザ光が直接照射されてもよい。
以上、SiC半導体装置91によっても、SiC半導体装置1に対して述べた効果と同様の効果を奏することできる。ただし、SiC半導体層2の側面5A〜5Dおよび第1主面電極層12の間の絶縁性を高める上では、第1実施形態に係るSiC半導体装置1の構造が好ましい。
図15は、本発明の第3実施形態に係るSiC半導体装置101を1つの角度から見た斜視図であって、第1形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが適用された構造を示す斜視図である。図16は、図15に示すSiC半導体装置101を別の角度から見た斜視図である。図17は、図15に示すSiC半導体装置101を示す平面図である。図18は、図17から樹脂層129を取り除いた平面図である。
この形態では、第1形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが適用されている。つまり、SiC半導体装置101の製造工程では、前述の図10A〜図10Mの工程と同様の工程が適用されている。
SiC半導体装置101において、第1形態例に係る粗面領域20A〜20Dに代えてまたはこれに加えて第2形態例、第3形態例、第4形態例、第5形態例、第6形態例、第7形態例または第8形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが採用されてもよい。
また、第1〜第8形態例に係る粗面領域20A〜20D(滑面領域21A〜21D)の特徴のうちの少なくとも2つの特徴が組み合わされた形態を有する粗面領域20A〜20D(滑面領域21A〜21D)が採用されてもよい。
図15〜図18を参照して、SiC半導体装置101は、SiC半導体層102を含む。SiC半導体層102は、六方晶からなるSiC単結晶の一例としての4H−SiC単結晶を含む。SiC半導体層102は、直方体形状のチップ状に形成されている。
SiC半導体層102は、一方側の第1主面103、他方側の第2主面104、ならびに、第1主面103および第2主面104を接続する側面105A,105B,105C,105Dを有している。第1主面103および第2主面104は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状(この形態では長方形状)に形成されている。
第1主面103は、半導体素子が形成された素子形成面である。SiC半導体層102の第2主面104は、研削痕を有する研削面からなる。側面105A〜105Dは、それぞれSiC単結晶の結晶面に面する劈開面からなる。側面105A〜105Dは、研削痕を有していない。
SiC半導体層102の厚さTLは、40μm以上200μm以下であってもよい。厚さTLは、40μm以上60μm以下、60μm以上80μm以下、80μm以上100μm以下、100μm以上120μm以下、120μm以上140μm以下、140μm以上160μm以下、160μm以上180μm以下または180μm以上200μm以下であってもよい。厚さTLは、60μm以上150μm以下であることが好ましい。
第1主面103および第2主面104は、この形態では、SiC単結晶のc面に面している。第1主面103は、(0001)面(シリコン面)に面している。第2主面104は、SiC単結晶の(000−1)面(カーボン面)に面している。
第1主面103および第2主面104は、SiC単結晶のc面に対して[11−20]方向に10°以下の角度で傾斜したオフ角θを有している。法線方向Zは、SiC単結晶のc軸([0001]方向)に対してオフ角θ分だけ傾斜している。
オフ角θは、0°以上5.0°以下であってもよい。オフ角θは、0°以上1.0°以下、1.0°以上1.5°以下、1.5°以上2.0°以下、2.0°以上2.5°以下、2.5°以上3.0°以下、3.0°以上3.5°以下、3.5°以上4.0°以下、4.0°以上4.5°以下または4.5°以上5.0°以下の角度の範囲に設定されてもよい。オフ角θは、0°を超えていることが好ましい。オフ角θは、4.0°未満であってもよい。
オフ角θは、3.0°以上4.5°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、3.0°以上3.5°以下または3.5°以上4.0°以下の角度の範囲に設定されていることが好ましい。
オフ角θは、1.5°以上3.0°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、1.5°以上2.0°以下または2.0°以上2.5°以下の角度の範囲に設定されていることが好ましい。
側面105A〜105Dの長さは、それぞれ、1mm以上10mm以下(たとえば2mm以上5mm以下)であってもよい。側面105B,105Dの表面積は、この形態では、側面105A,105Cの表面積を超えている。第1主面103および第2主面104は、平面視において正方形状に形成されていてもよい。この場合、側面105A,105Cの表面積は、側面105B,105Dと等しくなる。
側面105Aおよび側面105Cは、この形態では、第1方向Xに沿って延び、第1方向Xに交差する第2方向Yに互いに対向している。側面105Bおよび側面105Dは、この形態では、第2方向Yに沿って延び、第1方向Xに互いに対向している。第2方向Yは、より具体的には第1方向Xに直交する方向である。
第1方向Xは、この形態では、SiC単結晶のm軸方向([1−100]方向)に設定されている。第2方向Yは、SiC単結晶のa軸方向([11−20]方向)に設定されている。
側面105Aおよび側面105Cは、平面視においてSiC半導体層102の短辺を形成している。側面105Aおよび側面105Cは、SiC単結晶のa面によって形成され、a軸方向に互いに対向している。側面105Aは、SiC単結晶の(−1−120)面によって形成されている。側面105Cは、SiC単結晶の(11−20)面によって形成されている。
側面105Bおよび側面105Dは、平面視においてSiC半導体層102の長辺を形成している。側面105Bおよび側面105Dは、SiC単結晶のm面によって形成され、m軸方向に互いに対向している。側面105Bは、SiC単結晶の(−1100)面によって形成されている。側面105Dは、SiC単結晶の(1−100)面によって形成されている。
側面105Aおよび側面105Cは、SiC半導体層102の第1主面103の法線を基準にしたとき、法線に対してSiC単結晶のc軸方向([0001]方向)に向けて傾斜した傾斜面を形成していてもよい。
この場合、側面105Aおよび側面105Cは、SiC半導体層102の第1主面103の法線を0°としたとき、SiC半導体層102の第1主面103の法線に対してオフ角θに応じた角度で傾斜していてもよい。オフ角θに応じた角度は、オフ角θと等しくてもよいし、0°を超えてオフ角θ未満の角度であってもよい。
SiC半導体層102は、この形態では、n型のSiC半導体基板106およびn型のSiCエピタキシャル層107を含む積層構造を有している。SiC半導体基板106およびSiCエピタキシャル層107は、第1実施形態に係るSiC半導体基板6およびSiCエピタキシャル層7にそれぞれ対応している。SiC半導体基板106によって、SiC半導体層102の第2主面104が形成されている。
SiCエピタキシャル層107によって、SiC半導体層102の第1主面103が形成されている。SiC半導体基板106およびSiCエピタキシャル層107によって、SiC半導体層102の側面105A〜105Dが形成されている。
SiC半導体基板106の厚さTSは、40μm以上150μm以下であってもよい。厚さTSは、40μm以上50μm以下、50μm以上60μm以下、60μm以上70μm以下、70μm以上80μm以下、80μm以上90μm以下、90μm以上100μm以下、100μm以上110μm以下、110μm以上120μm以下、120μm以上130μm以下、130μm以上140μm以下または140μm以上150μm以下であってもよい。厚さTSは、40μm以上130μm以下であることが好ましい。SiC半導体基板106の薄化によって、電流経路の短縮による抵抗値の低減を図ることができる。
SiCエピタキシャル層107の厚さTEは、1μm以上50μm以下であってもよい。厚さTEは、1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上35μm以下、35μm以上40μm以下、40μm以上45μm以下または45μm以上50μm以下であってもよい。厚さTEは、5μm以上15μm以下であることが好ましい。
SiCエピタキシャル層107のn型不純物濃度は、SiC半導体基板106のn型不純物濃度以下である。SiCエピタキシャル層107のn型不純物濃度は、より具体的には、SiC半導体基板106のn型不純物濃度未満である。SiC半導体基板106のn型不純物濃度は、1.0×1018cm−3以上1.0×1021cm−3以下であってもよい。SiCエピタキシャル層107のn型不純物濃度は、1.0×1015cm−3以上1.0×1018cm−3以下であってもよい。
SiCエピタキシャル層107は、この形態では、法線方向Zに沿って異なるn型不純物濃度を有する複数の領域を有している。SiCエピタキシャル層107は、より具体的には、n型不純物濃度が比較的高い高濃度領域108、および、高濃度領域108に対してn型不純物濃度が低い低濃度領域109を含む。
高濃度領域108は、SiC半導体層102の第1主面103側の領域に形成されている。低濃度領域109は、高濃度領域108に対してSiC半導体層102の第2主面104側の領域に形成されている。
高濃度領域108のn型不純物濃度は、1×1016cm−3以上1×1018cm−3以下であってもよい。低濃度領域109のn型不純物濃度は、1×1015cm−3以上1×1016cm−3以下であってもよい。
高濃度領域108の厚さは、低濃度領域109の厚さ以下である。高濃度領域108の厚さは、より具体的には、低濃度領域109の厚さ未満である。高濃度領域108の厚さは、SiCエピタキシャル層107の総厚さの2分の1未満である。
SiC半導体層102には、アクティブ領域111および外側領域112が設定されている。アクティブ領域111は、半導体素子の一例としての縦型のMISFET(Metal Insulator Field Effect Transistor)が形成された領域である。外側領域112は、アクティブ領域111の外側の領域である。
アクティブ領域111は、平面視において、SiC半導体層102の側面105A〜105Dから内方領域に間隔を空けてSiC半導体層102の中央部に設定されている。アクティブ領域111は、平面視においてSiC半導体層102の側面105A〜105Dに平行な4辺を有する四角形状(この形態では長方形状)に設定されている。
外側領域112は、SiC半導体層102の側面105A〜105Dおよびアクティブ領域111の周縁の間の領域に設定されている。外側領域112は、平面視においてアクティブ領域111を取り囲む無端状(この形態では四角環状)に設定されている。
SiC半導体層102の第1主面103の上には、主面絶縁層113が形成されている。主面絶縁層113は、アクティブ領域111および外側領域112を選択的に被覆している。主面絶縁層113は、酸化シリコン(SiO)を含んでいてもよい。
主面絶縁層113は、SiC半導体層102の側面105A〜105Dから露出する絶縁側面114A,114B,114C,114Dを有している。絶縁側面114A〜114Dは、側面105A〜105Dに連なっている。絶縁側面114A〜114Dは、側面105A〜105Dに対してそれぞれ面一に形成されている。絶縁側面114A〜114Dは、劈開面からなる。
主面絶縁層113の厚さは、1μm以上50μm以下であってもよい。主面絶縁層113の厚さは、1μm以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、30μm以上40μm以下または40μm以上50μm以下であってもよい。
主面絶縁層113の上には、第1主面電極層の1つとしての主面ゲート電極層115が形成されている。主面ゲート電極層115は、主面絶縁層113を貫通して、SiC半導体層102の任意の領域に電気的に接続されている。
主面ゲート電極層115は、ゲートパッド116およびゲートフィンガー117,118を含む。ゲートパッド116およびゲートフィンガー117,118は、アクティブ領域111に配置されている。
ゲートパッド116は、平面視においてSiC半導体層102の側面105Aに沿って形成されている。ゲートパッド116は、平面視においてSiC半導体層102の側面105Aの中央領域に沿って形成されている。
ゲートパッド116は、平面視においてSiC半導体層102の側面105A〜105Dのうちの任意の2つを接続する角部に沿って形成されていてもよい。ゲートパッド116は、平面視において四角形状に形成されていてもよい。
ゲートフィンガー117,118は、外側ゲートフィンガー117および内側ゲートフィンガー118を含む。外側ゲートフィンガー117は、ゲートパッド116から引き出されており、アクティブ領域111の周縁に沿って帯状に延びている。
外側ゲートフィンガー117は、この形態では、アクティブ領域111の内方領域を3方向から区画するように、SiC半導体層102の3つの側面105A,105B,105Dに沿って形成されている。
外側ゲートフィンガー117は、一対の開放端部119,120を有している。一対の開放端部119,120は、アクティブ領域111の内方領域を挟んでゲートパッド116と対向する領域に形成されている。一対の開放端部119,120は、この形態では、SiC半導体層102の側面105Cに沿って形成されている。
内側ゲートフィンガー118は、ゲートパッド116からアクティブ領域111の内方領域に引き出されている。内側ゲートフィンガー118は、アクティブ領域111の内方領域を帯状に延びている。内側ゲートフィンガー118は、ゲートパッド116から側面105Cに向けて延びている。
主面絶縁層113の上には、第1主面電極層の1つとしての主面ソース電極層121がさらに形成されている。主面ソース電極層121は、主面絶縁層113を貫通して、SiC半導体層102の任意の領域に電気的に接続されている。主面ソース電極層121は、この形態では、ソースパッド122、ソース引き回し配線123およびソース接続部124を含む。
ソースパッド122は、ゲートパッド116およびゲートフィンガー117,118から間隔を空けてアクティブ領域111に形成されている。ソースパッド122は、ゲートパッド116およびゲートフィンガー117,118によって区画されたC字形状(図17および図18では逆C字形状)の領域を被覆するように、平面視においてC字形状(図17および図18では逆C字形状)に形成されている。
ソース引き回し配線123は、外側領域112に形成されている。ソース引き回し配線123は、アクティブ領域111に沿って帯状に延びている。ソース引き回し配線123は、この形態では、平面視においてアクティブ領域111を取り囲む無端状(この形態では四角環状)に形成されている。ソース引き回し配線123は、外側領域112においてSiC半導体層102に電気的に接続されている。
ソース接続部124は、ソースパッド122およびソース引き回し配線123を接続している。ソース接続部124は、外側ゲートフィンガー117の一対の開放端部119,120の間の領域に設けられている。ソース接続部124は、ソースパッド122からアクティブ領域111および外側領域112の間の境界領域を横切り、ソース引き回し配線123に接続されている。
アクティブ領域111に形成されたMISFETは、その構造上、npn型の寄生バイポーラトランジスタを含む。外側領域112で生じたアバランシェ電流がアクティブ領域111に流れ込むと、寄生バイポーラトランジスタがオン状態となる。この場合、たとえばラッチアップにより、MISFETの制御が不安定になる可能性がある。
そこで、SiC半導体装置101では、主面ソース電極層121の構造を利用して、外側領域112で生じたアバランシェ電流を吸収するアバランシェ電流吸収構造を形成している。
より具体的には、外側領域112で生じたアバランシェ電流は、ソース引き回し配線123によって吸収され、ソース接続部124を介してソースパッド122に至る。ソースパッド122に外部接続用の導線(たとえばボンディングワイヤ)が接続されている場合には、アバランシェ電流は、この導線によって取り出される。
これにより、外側領域112で生じた不所望な電流によって寄生バイポーラトランジスタがオン状態になるのを抑制できる。よって、ラッチアップを抑制できるから、MISFETの制御の安定性を高めることができる。
主面ゲート電極層115には、ゲート電圧が印加される。ゲート電圧は、10V以上50V以下(たとえば30V程度)であってもよい。主面ソース電極層121には、ソース電圧が印加される。ソース電圧は、基準電圧(たとえばGND電圧)であってもよい。
主面絶縁層113の上には、パッシベーション層125(絶縁層)が形成されている。パッシベーション層125は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。
パッシベーション層125は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。パッシベーション層125は、この形態では、窒化シリコン層からなる単層構造を有している。
パッシベーション層125の側面126A,126B,126C,126Dは、平面視においてSiC半導体層102の側面105A〜105Dから内方領域に間隔を空けて形成されている。パッシベーション層125は、平面視においてSiC半導体層102の周縁部を露出させている。パッシベーション層125は、主面絶縁層113を露出させている。
パッシベーション層125は、主面ゲート電極層115および主面ソース電極層121を選択的に被覆している。パッシベーション層125には、ゲートサブパッド開口127およびソースサブパッド開口128が形成されている。ゲートサブパッド開口127は、ゲートパッド116を露出させている。ソースサブパッド開口128は、ソースパッド122を露出させている。
パッシベーション層125の厚さは、1μm以上50μm以下であってもよい。パッシベーション層125の厚さは、1μm以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、30μm以上40μm以下または40μm以上50μm以下であってもよい。
パッシベーション層125の上には、樹脂層129(絶縁層)が形成されている。パッシベーション層125および樹脂層129は、1つの絶縁積層構造(絶縁層)を形成している。図17では、樹脂層129がハッチングによって示されている。
樹脂層129は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層129は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層129は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
樹脂層129は、主面ゲート電極層115および主面ソース電極層121を選択的に被覆している。樹脂層129の樹脂側面130A,130B,130C,130Dは、SiC半導体層102の側面105A〜105Dから内方領域に間隔を空けて形成されている。樹脂層129は、パッシベーション層125と共に主面絶縁層113を露出させている。樹脂層129の樹脂側面130A〜130Dは、この形態では、パッシベーション層125の側面126A〜126Dに面一に形成されている。
樹脂層129の樹脂側面130A〜130Dは、一枚のSiC半導体ウエハからSiC半導体装置101を切り出す際にダイシングストリートを区画していた部分である。この形態では、パッシベーション層125の側面126A〜126Dもダイシングストリートを区画していた部分である。
樹脂層129やパッシベーション層125からSiC半導体層102の周縁部を露出させることにより、樹脂層129やパッシベーション層125を物理的に切断する必要がなくなる。これにより、一枚のSiC半導体ウエハからSiC半導体装置101を円滑に切り出すことができる。また、SiC半導体層102の側面105A〜105Dからの絶縁距離を増加させることができる。
側面105A〜105Dおよび樹脂側面130A〜130D(側面126A〜126D)の間の距離は、1μm以上25μm以下であってもよい。側面105A〜105Dおよび樹脂側面130A〜130D(側面126A〜126D)の間の距離は、1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下または20μm以上25μm以下であってもよい。むろん、パッシベーション層125の側面126A〜126Dは、SiC半導体層102の側面105A〜105Dに対して面一に形成されていてもよい。
樹脂層129には、ゲートパッド開口131およびソースパッド開口132が形成されている。ゲートパッド開口131は、ゲートパッド116を露出させている。ソースパッド開口132は、ソースパッド122を露出させている。
樹脂層129のゲートパッド開口131は、パッシベーション層125のゲートサブパッド開口127に連通している。ゲートパッド開口131の内壁は、ゲートサブパッド開口127の内壁の外側に位置していてもよい。ゲートパッド開口131の内壁は、ゲートサブパッド開口127の内壁の内側に位置していてもよい。樹脂層129は、ゲートサブパッド開口127の内壁を被覆していてもよい。
樹脂層129のソースパッド開口132は、パッシベーション層125のソースサブパッド開口128に連通している。ゲートパッド開口131の内壁は、ソースサブパッド開口128の内壁の外側に位置していてもよい。ソースパッド開口132の内壁は、ソースサブパッド開口128の内壁の内側に位置していてもよい。樹脂層129は、ソースサブパッド開口128の内壁を被覆していてもよい。
樹脂層129の厚さは、1μm以上50μm以下であってもよい。樹脂層129の厚さは、1μm以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、30μm以上40μm以下または40μm以上50μm以下であってもよい。
SiC半導体層102の第2主面104には、第2主面電極層としてのドレイン電極層133が接続されている。オフ時において主面ソース電極層121およびドレイン電極層133の間に印加可能な最大電圧は、1000V以上10000V以下であってもよい。
ドレイン電極層133は、Ti層、Ni層、Au層、Ag層またはAl層のうちの少なくとも1つを含んでいてもよい。ドレイン電極層133は、Ti層、Ni層、Au層、Ag層またはAl層を含む単層構造を有していてもよい。
ドレイン電極層133は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも2つを任意の態様で積層させた積層構造を有していてもよい。ドレイン電極層133は、SiC半導体層102の第2主面104からこの順に積層されたTi層、Ni層、Au層およびAg層を含む4層構造を有していてもよい。
SiC半導体基板106は、MISFETのドレイン領域134として形成されている。SiCエピタキシャル層107は、MISFETのドリフト領域135として形成されている。
SiC半導体層102の側面105A〜105Dには、第1形態例に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dが形成されている。第3実施形態に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dの構造は、SiC半導体層2に代えてSiC半導体層102に形成されている点を除いて、第1実施形態に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dの構造と同様である。
第1実施形態に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dの説明は、それぞれ、第3実施形態に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dの説明に準用されるものとし、第3実施形態に係る粗面領域20A〜20Dおよび滑面領域21A〜21Dについての具体的な説明は省略される。
図19は、図18に示す領域XIXの拡大図であって、SiC半導体層102の第1主面103の構造を説明するための図である。図20は、図19に示すXX-XX線に沿う断面図である。図21は、図19に示すXXI-XXI線に沿う断面図である。図22は、図20に示す領域XXIIの拡大図である。図23は、図18に示すXXIII-XXIII線に沿う断面図である。図24は、図23に示す領域XXIVの拡大図である。
図19〜図23を参照して、アクティブ領域111においてSiC半導体層102の第1主面103の表層部には、p型のボディ領域141が形成されている。ボディ領域141は、アクティブ領域111を画定している。
ボディ領域141は、この形態では、SiC半導体層102の第1主面103においてアクティブ領域111を形成する領域の全域に形成されている。ボディ領域141のp型不純物濃度は、1.0×1017cm−3以上1.0×1019cm−3以下であってもよい。
アクティブ領域111においてSiC半導体層102の第1主面103の表層部には、複数のゲートトレンチ142が形成されている。複数のゲートトレンチ142は、平面視において第1方向X(SiC単結晶のm軸方向)に沿って延びる帯状にそれぞれ形成され、第2方向Y(SiC単結晶のa軸方向)に沿って間隔を空けて形成されている。
各ゲートトレンチ142は、この形態では、アクティブ領域111において一方側(側面105B側)の周縁部から他方側(側面105D側)の周縁部に向けて延びている。複数のゲートトレンチ142は、平面視において全体としてストライプ状に形成されている。
各ゲートトレンチ142は、アクティブ領域111において一方側の周縁部および他方側の周縁部の間の中間部を横切っている。各ゲートトレンチ142の一端部は、アクティブ領域111において一方側の周縁部に位置している。各ゲートトレンチ142の他端部は、アクティブ領域111において他方側の周縁部に位置している。
各ゲートトレンチ142の長さは、0.5mm以上であってもよい。各ゲートトレンチ142の長さは、図21に示す断面において、各ゲートトレンチ142および外側ゲートフィンガー117の接続部分側の端部から、反対側の端部までの長さである。
各ゲートトレンチ142の長さは、この形態では、1mm以上10mm以下(たとえば2mm以上5mm以下)である。単位面積当たりの1つまたは複数のゲートトレンチ142の総延長は、0.5μm/μm以上0.75μm/μm以下であってもよい。
各ゲートトレンチ142は、アクティブトレンチ部143およびコンタクトトレンチ部144を一体的に含む。アクティブトレンチ部143は、アクティブ領域111においてMISFETのチャネルに沿う部分である。
コンタクトトレンチ部144は、主としてゲートトレンチ142において外側ゲートフィンガー117とのコンタクトを目的とした部分である。コンタクトトレンチ部144は、アクティブトレンチ部143からアクティブ領域111の周縁部に引き出されている。コンタクトトレンチ部144は、外側ゲートフィンガー117の直下の領域に形成されている。コンタクトトレンチ部144の引き出し量は任意である。
各ゲートトレンチ142は、ボディ領域141を貫通し、SiCエピタキシャル層107に至っている。各ゲートトレンチ142は、側壁および底壁を含む。各ゲートトレンチ142の長辺を形成する側壁は、SiC単結晶のa面によって形成されている。各ゲートトレンチ142の短辺を形成する側壁は、SiC単結晶のm面によって形成されている。
各ゲートトレンチ142の側壁は、法線方向Zに沿って延びていてもよい。各ゲートトレンチ142の側壁は、SiC半導体層102の第1主面103に対してほぼ垂直に形成されていてもよい。
SiC半導体層102内において各ゲートトレンチ142の側壁がSiC半導体層102の第1主面103に対して成す角度は、90°以上95°以下(たとえば91°以上93°以下)であってもよい。各ゲートトレンチ142は、断面視において底壁側の開口面積が開口側の開口面積よりも小さいテーパ形状に形成されていてもよい。
各ゲートトレンチ142の底壁は、SiCエピタキシャル層107に位置している。各ゲートトレンチ142の底壁は、より具体的には、SiCエピタキシャル層107の高濃度領域108に位置している。
各ゲートトレンチ142の底壁は、SiC単結晶のc面に面している。各ゲートトレンチ142の底壁は、SiC単結晶のc面に対して[11−20]方向に傾斜したオフ角θを有している。
各ゲートトレンチ142の底壁は、SiC半導体層102の第1主面103に対して平行に形成されていてもよい。むろん、各ゲートトレンチ142の底壁は、SiC半導体層102の第2主面104に向かう凸湾曲状に形成されていてもよい。
法線方向Zに関して、各ゲートトレンチ142の深さは、0.5μm以上3.0μm以下であってもよい。各ゲートトレンチ142の深さは、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、1.5μm以上2.0μm以下、2.0μm以上2.5μm以下または2.5μm以上3.0μm以下であってもよい。
各ゲートトレンチ142の第2方向Yに沿う幅は、0.1μm以上2μm以下であってもよい。各ゲートトレンチ142の幅は、0.1μm以上0.5μm以下、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下または1.5μm以上2μm以下であってもよい。
図22を参照して、各ゲートトレンチ142の開口エッジ部146は、SiC半導体層102の第1主面103から各ゲートトレンチ142の内方に向かって下り傾斜した傾斜部147を含む。各ゲートトレンチ142の開口エッジ部146は、SiC半導体層102の第1主面103および各ゲートトレンチ142の側壁を接続する角部である。
傾斜部147は、この形態では、SiC半導体層102の内方に向かう凹湾曲状に形成されている。傾斜部147は、各ゲートトレンチ142の内方に向かう凸湾曲状に形成されていてもよい。傾斜部147は、各ゲートトレンチ142の開口エッジ部146に対する電界集中を緩和する。
各ゲートトレンチ142内には、ゲート絶縁層148およびゲート電極層149が形成されている。図19では、ゲート絶縁層148およびゲート電極層149は、ハッチングによって示されている。
ゲート絶縁層148は、酸化シリコン(SiO)、窒化シリコン(SiN)、酸化アルミニウム(Al)、酸化ジルコニウム(ZrO)または酸化タンタル(Ta)のうちの少なくとも1種を含む。
ゲート絶縁層148は、SiC半導体層102の第1主面103側からこの順に積層されたSiN層およびSiO層を含む積層構造を有していてもよい。ゲート絶縁層148は、SiC半導体層102の第1主面103側からこの順に積層されたSiO層およびSiN層を含む積層構造を有していてもよい。ゲート絶縁層148は、SiO層またはSiN層からなる単層構造を有していてもよい。ゲート絶縁層148は、この形態では、SiO層からなる単層構造を有している。
ゲート絶縁層148は、ゲートトレンチ142内に凹状の空間が区画されるようにゲートトレンチ142の内壁面に沿って膜状に形成されている。ゲート絶縁層148は、第1領域148a、第2領域148bおよび第3領域148cを含む。
第1領域148aは、ゲートトレンチ142の側壁に沿って形成されている。第2領域148bは、ゲートトレンチ142の底壁に沿って形成されている。第3領域148cは、SiC半導体層102の第1主面103に沿って形成されている。ゲート絶縁層148の第3領域148cは、主面絶縁層113の一部を形成している。
第1領域148aの厚さTaは、第2領域148bの厚さTbおよび第3領域148cの厚さTcよりも小さい。第1領域148aの厚さTaに対する第2領域148bの厚さTbの比Tb/Taは、2以上5以下であってもよい。第1領域148aの厚さTaに対する第3領域148cの厚さTcの比T3/Taは、2以上5以下であってもよい。
第1領域148aの厚さTaは、0.01μm以上0.2μm以下であってもよい。第2領域148bの厚さTbは、0.05μm以上0.5μm以下であってもよい。第3領域148cの厚さTcは、0.05μm以上0.5μm以下であってもよい。
ゲート絶縁層148の第1領域148aを薄くすることによって、ボディ領域141において各ゲートトレンチ142の側壁近傍の領域に誘起されるキャリアの増加を抑制できる。これにより、チャネル抵抗の増加を抑制できる。ゲート絶縁層148の第2領域148bを厚くすることにより、各ゲートトレンチ142の底壁に対する電界集中を緩和できる。
ゲート絶縁層148の第3領域148cを厚くすることにより、各ゲートトレンチ142の開口エッジ部146近傍におけるゲート絶縁層148の耐圧を向上できる。また、第3領域148cを厚くすることにより、第3領域148cがエッチング法によって消失することを抑制できる。
これにより、第3領域148cの消失に起因して、第1領域148aがエッチング法によって除去されることを抑制できる。その結果、ゲート電極層149を、ゲート絶縁層148を挟んでSiC半導体層102(ボディ領域141)に適切に対向させることができる。
ゲート絶縁層148は、さらに、各ゲートトレンチ142の開口エッジ部146において各ゲートトレンチ142内に向けて膨出した膨出部148dを含む。膨出部148dは、ゲート絶縁層148の第1領域148aおよび第3領域148cを接続する角部に形成されている。
膨出部148dは、各ゲートトレンチ142の内方に向かって凸湾曲状に張り出している。膨出部148dは、各ゲートトレンチ142の開口エッジ部146において各ゲートトレンチ142の開口を狭めている。
膨出部148dにより、開口エッジ部146におけるゲート絶縁層148の絶縁耐圧の向上が図られている。むろん、膨出部148dを有さないゲート絶縁層148が形成されていてもよい。また、一様な厚さを有するゲート絶縁層148が形成されていてもよい。
ゲート電極層149は、ゲート絶縁層148を挟んで各ゲートトレンチ142に埋め込まれている。ゲート電極層149は、より具体的には、各ゲートトレンチ142においてゲート絶縁層148によって区画された凹状の空間に埋め込まれている。ゲート電極層149は、ゲート電圧によって制御される。
ゲート電極層149は、各ゲートトレンチ142の開口側に位置する上端部を有している。ゲート電極層149の上端部は、各ゲートトレンチ142の底壁に向かって窪んだ凹湾曲状に形成されている。ゲート電極層149の上端部は、ゲート絶縁層148の膨出部148dに沿って括れた括れ部を有している。
ゲート電極層149の断面積(各ゲートトレンチ142が延びる方向と直交する断面積)は、0.05μm以上0.5μm以下であってもよい。ゲート電極層149の断面積は、ゲート電極層149の深さおよびゲート電極層149の幅の積で定義される。
ゲート電極層149の深さは、ゲート電極層149の上端部から下端部までの距離である。ゲート電極層149の幅は、ゲート電極層149の上端部および下端部の間の中間位置におけるゲートトレンチ142の幅である。上端部が曲面(この形態では凹湾曲状)である場合、ゲート電極層149の上端部の位置は、ゲート電極層149の上面における深さ方向の中間位置とする。
ゲート電極層149は、p型不純物が添加されたp型ポリシリコンを含む。ゲート電極層149のp型不純物は、ホウ素(B)、アルミニウム(Al)、インジウム(In)またはガリウム(Ga)のうちの少なくとも1種を含んでいてもよい。
ゲート電極層149のp型不純物濃度は、ボディ領域141のp型不純物濃度以上である。ゲート電極層149のp型不純物濃度は、より具体的には、ボディ領域141のp型不純物濃度よりも大きい。
ゲート電極層149のp型不純物濃度は、1×1018cm−3以上1×1022cm−3以下であってもよい。ゲート電極層149のシート抵抗は、10Ω/□以上500Ω/□以下(この形態では200Ω/□程度)であってもよい。
図19および図21を参照して、アクティブ領域111には、ゲート配線層150が形成されている。ゲート配線層150は、ゲートパッド116およびゲートフィンガー117,118に電気的に接続される。図21では、ゲート配線層150がハッチングによって示されている。
ゲート配線層150は、SiC半導体層102の第1主面103の上に形成されている。ゲート配線層150は、より具体的には、ゲート絶縁層148の第3領域148cの上に形成されている。
ゲート配線層150は、この形態では、外側ゲートフィンガー117に沿って形成されている。ゲート配線層150は、より具体的には、アクティブ領域111の内方領域を3方向から区画するように、SiC半導体層102の3つの側面105A,105B,105Dに沿って形成されている。
ゲート配線層150は、各ゲートトレンチ142のコンタクトトレンチ部144から露出するゲート電極層149に接続されている。ゲート配線層150は、この形態では、各ゲートトレンチ142からSiC半導体層102の第1主面103の上に引き出されたゲート電極層149の引き出し部によって形成されている。ゲート配線層150の上端部は、ゲート電極層149の上端部に接続されている。
図19、図20および図22を参照して、アクティブ領域111においてSiC半導体層102の第1主面103には、複数のソーストレンチ155が形成されている。各ソーストレンチ155は、互いに隣り合う2つのゲートトレンチ142の間の領域に形成されている。
複数のソーストレンチ155は、第1方向X(SiC単結晶のm軸方向)に沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ155は、平面視において全体としてストライプ状に形成されている。第2方向Yに関して、互いに隣り合うソーストレンチ155の中央部間のピッチは、1.5μm以上3μm以下であってもよい。
各ソーストレンチ155は、ボディ領域141を貫通し、SiCエピタキシャル層107に至っている。各ソーストレンチ155は、側壁および底壁を含む。各ソーストレンチ155の長辺を形成する側壁は、SiC単結晶のa面によって形成されている。各ソーストレンチ155の短辺を形成する側壁は、SiC単結晶のm面によって形成されている。
各ソーストレンチ155の側壁は、法線方向Zに沿って延びていてもよい。各ソーストレンチ155の側壁は、SiC半導体層102の第1主面103に対してほぼ垂直に形成されていてもよい。
SiC半導体層102内において各ソーストレンチ155の側壁がSiC半導体層102の第1主面103に対して成す角度は、90°以上95°以下(たとえば91°以上93°以下)であってもよい。各ソーストレンチ155は、断面視において底壁側の開口面積が開口側の開口面積よりも小さいテーパ形状に形成されていてもよい。
各ソーストレンチ155の底壁は、SiCエピタキシャル層107に位置している。各ソーストレンチ155の底壁は、より具体的には、SiCエピタキシャル層107の高濃度領域108に位置している。各ソーストレンチ155の底壁は、さらに具体的には、各ゲートトレンチ142の底壁および低濃度領域109の間の領域に位置している。
各ソーストレンチ155の底壁は、SiC単結晶のc面に面している。各ソーストレンチ155の底壁は、SiC単結晶のc面に対して[11−20]方向に傾斜したオフ角θを有している。
各ソーストレンチ155の底壁は、SiC半導体層102の第1主面103に対して平行に形成されていてもよい。むろん、各ソーストレンチ155の底壁は、SiC半導体層102の第2主面104に向かう凸湾曲状に形成されていてもよい。
各ソーストレンチ155の深さは、この形態では、各ゲートトレンチ142の深さ以上である。各ソーストレンチ155の深さは、より具体的には、各ゲートトレンチ142の深さよりも大きい。
各ソーストレンチ155の底壁は、各ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側に位置している。むろん、各ソーストレンチ155の深さは、各ゲートトレンチ142の深さと等しくてもよい。
法線方向Zに関して、各ソーストレンチ155の深さは、0.5μm以上10μm以下(たとえば2μm程度)であってもよい。各ゲートトレンチ142の深さに対する各ソーストレンチ155の深さの比は、1.5以上であってもよい。各ゲートトレンチ142の深さに対する各ソーストレンチ155の深さの比は、2以上であることが好ましい。
各ソーストレンチ155の第1方向幅は、各ゲートトレンチ142の第1方向幅とほぼ等しくてもよい。各ソーストレンチ155の第1方向幅は、各ゲートトレンチ142の第1方向幅以上であってもよい。各ソーストレンチ155の第1方向幅は、0.1μm以上2μm以下(たとえば0.5μm程度)であってもよい。
各ソーストレンチ155内には、ソース絶縁層156およびソース電極層157が形成されている。図19においてソース絶縁層156およびソース電極層157は、ハッチングによって示されている。
ソース絶縁層156は、酸化シリコン(SiO)、窒化シリコン(SiN)、酸化アルミニウム(Al)、酸化ジルコニウム(ZrO)または酸化タンタル(Ta)のうちの少なくとも1種を含む。
ソース絶縁層156は、SiC半導体層102の第1主面103側からこの順に積層されたSiN層およびSiO層を含む積層構造を有していてもよい。ソース絶縁層156は、SiC半導体層102の第1主面103側からこの順に積層されたSiO層およびSiN層を含む積層構造を有していてもよい。ソース絶縁層156は、SiO層またはSiN層からなる単層構造を有していてもよい。ソース絶縁層156は、この形態では、SiO層からなる単層構造を有している。
ソース絶縁層156は、各ソーストレンチ155内に凹状の空間が区画されるように各ソーストレンチ155の内壁面に沿って膜状に形成されている。ソース絶縁層156は、第1領域156aおよび第2領域156bを含む。
第1領域156aは、各ソーストレンチ155の側壁に沿って形成されている。第2領域156bは、各ソーストレンチ155の底壁に沿って形成されている。第1領域156aの厚さTsaは、第2領域156bの厚さTsbよりも小さい。
第1領域156aの厚さTsaに対する第2領域156bの厚さTsbの比Tsb/Tsaは、2以上5以下であってもよい。第1領域156aの厚さTsaは、0.01μm以上0.2μm以下であってもよい。第2領域156bの厚さTsbは、0.05μm以上0.5μm以下であってもよい。
第1領域156aの厚さTsaは、ゲート絶縁層148の第1領域156aの厚さTaとほぼ等しくてもよい。第2領域156bの厚さTsbは、ゲート絶縁層148の第2領域156bの厚さTbとほぼ等しくてもよい。むろん、一様な厚さを有するソース絶縁層156が形成されていてもよい。
ソース電極層157は、ソース絶縁層156を挟んで各ソーストレンチ155に埋め込まれている。ソース電極層157は、より具体的には、各ソーストレンチ155においてソース絶縁層156によって区画された凹状の空間に埋め込まれている。ソース電極層157は、ソース電圧によって制御される。
ソース電極層157は、各ソーストレンチ155の開口側に位置する上端部を有している。ソース電極層157の上端部は、SiC半導体層102の第1主面103よりも下方に形成されている。ソース電極層157の上端部は、SiC半導体層102の第1主面103よりも上方に位置していてもよい。
ソース電極層157の上端部は、各ソーストレンチ155の底壁に向かって窪んだ凹湾曲状に形成されている。ソース電極層157の上端部は、SiC半導体層102の第1主面103に対して平行に形成されていてもよい。
ソース電極層157の上端部は、ソース絶縁層156の上端部よりも上方に突出していてもよい。ソース電極層157の上端部は、ソース絶縁層156の上端部よりも下方に位置していてもよい。ソース電極層157の厚さは、0.5μm以上10μm以下(たとえば1μm程度)であってもよい。
ソース電極層157は、材質的にSiCに近い性質を有するポリシリコンを含むことが好ましい。これにより、SiC半導体層102内において生じる応力を低減できる。ソース電極層157は、この形態では、p型不純物が添加されたp型ポリシリコンを含む。この場合、ゲート電極層149と同時にソース電極層157を形成できる。
ソース電極層157のp型不純物濃度は、ボディ領域141のp型不純物濃度以上である。ソース電極層157のp型不純物濃度は、より具体的には、ボディ領域141のp型不純物濃度よりも大きい。ソース電極層157のp型不純物は、ホウ素(B)、アルミニウム(Al)、インジウム(In)またはガリウム(Ga)のうちの少なくとも1種を含んでいてもよい。
ソース電極層157のp型不純物濃度は、1×1018cm−3以上1×1022cm−3以下であってもよい。ソース電極層157のシート抵抗は、10Ω/□以上500Ω/□以下(この形態では200Ω/□程度)であってもよい。
ソース電極層157のp型不純物濃度は、ゲート電極層149のp型不純物濃度とほぼ等しくてもよい。ソース電極層157のシート抵抗は、ゲート電極層149のシート抵抗とほぼ等しくてもよい。
ソース電極層157は、p型ポリシリコンに代えてまたはこれに加えて、n型ポリシリコンを含んでいてもよい。ソース電極層157は、p型ポリシリコンに代えてまたはこれに加えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも1種を含んでいてもよい。
このように、SiC半導体装置101は、複数のトレンチゲート構造161および複数のトレンチソース構造162を有している。各トレンチゲート構造161は、ゲートトレンチ142、ゲート絶縁層148、ゲート電極層149を含む。各トレンチソース構造162は、ソーストレンチ155、ソース絶縁層156およびソース電極層157を含む。
ボディ領域141の表層部において、各ゲートトレンチ142の側壁に沿う領域には、n型のソース領域163が形成されている。ソース領域163のn型不純物濃度は、1.0×1018cm−3以上1.0×1021cm−3以下であってもよい。ソース領域163のn型不純物は、燐(P)であってもよい。
ソース領域163は、各ゲートトレンチ142の一方側の側壁および他方側の側壁に沿って複数形成されている。複数のソース領域163は、第1方向Xに沿って延びる帯状にそれぞれ形成されている。
複数のソース領域163は、平面視において全体としてストライプ状に形成されている。各ソース領域163は、各ゲートトレンチ142の側壁および各ソーストレンチ155の側壁から露出している。
このように、SiC半導体層102の第1主面103の表層部においてゲートトレンチ142の側壁に沿う領域には、SiC半導体層102の第1主面103から第2主面104に向けてソース領域163、ボディ領域141およびドリフト領域135がこの順に形成されている。
ボディ領域141においてゲートトレンチ142の側壁に沿う領域に、MISFETのチャネルが形成される。チャネルは、ゲートトレンチ142においてSiC単結晶のa面に面する側壁に沿う領域に形成される。チャネルのON/OFFは、ゲート電極層149によって制御される。
アクティブ領域111においてSiC半導体層102の第1主面103の表層部には、複数のp型のコンタクト領域164が形成されている。各コンタクト領域164は、平面視において互いに隣り合う2つのゲートトレンチ142の間の領域に形成されている。各コンタクト領域164は、各ソース領域163に対してゲートトレンチ142とは反対側の領域に形成されている。
各コンタクト領域164は、各ソーストレンチ155の内壁に沿って形成されている。この形態では、複数のコンタクト領域164が、各ソーストレンチ155の内壁に沿って間隔を空けて形成されている。各コンタクト領域164は、各ゲートトレンチ142から間隔を空けて形成されている。
各コンタクト領域164のp型不純物濃度は、ボディ領域141のp型不純物濃度よりも大きい。各コンタクト領域164のp型不純物濃度は、1.0×1018cm−3以上1.0×1021cm−3以下であってもよい。各コンタクト領域164のp型不純物は、アルミニウム(Al)であってもよい。
各コンタクト領域164は、各ソーストレンチ155の側壁および底壁を被覆している。各コンタクト領域164の底部は、各ソーストレンチ155の底壁に対して平行に形成されていてもよい。各コンタクト領域164は、より具体的には、第1表層領域164a、第2表層領域164bおよび内壁領域164cを一体的に含む。
第1表層領域164aは、ボディ領域141の表層部において、ソーストレンチ155の一方側の側壁を被覆している。第1表層領域164aは、ボディ領域141およびソース領域163に電気的に接続されている。
第1表層領域164aは、ソース領域163の底部に対してSiC半導体層102の第1主面103側の領域に位置している。第1表層領域164aは、この形態では、SiC半導体層102の第1主面103に対して平行に延びる底部を有している。
第1表層領域164aの底部は、この形態では、ボディ領域141の底部およびソース領域163の底部の間の領域に位置している。第1表層領域164aの底部は、SiC半導体層102の第1主面103およびボディ領域141の底部の間の領域に位置していてもよい。
第1表層領域164aは、この形態では、ソーストレンチ155から隣り合うゲートトレンチ142に向けて引き出されている。第1表層領域164aは、ゲートトレンチ142およびソーストレンチ155の間の中間領域まで延びていてもよい。第1表層領域164aは、ゲートトレンチ142からソーストレンチ155側に間隔を空けて形成されている。
第2表層領域164bは、ボディ領域141の表層部において、ソーストレンチ155の他方側の側壁を被覆している。第2表層領域164bは、ボディ領域141およびソース領域163に電気的に接続されている。
第2表層領域164bは、ソース領域163の底部に対してSiC半導体層102の第1主面103側の領域に位置している。第2表層領域164bは、この形態では、SiC半導体層102の第1主面103に対して平行に延びる底部を有している。
第2表層領域164bの底部は、この形態では、ボディ領域141の底部およびソース領域163の底部の間の領域に位置している。第2表層領域164bの底部は、SiC半導体層102の第1主面103およびボディ領域141の底部の間の領域に位置していてもよい。
第2表層領域164bは、この形態では、ソーストレンチ155の他方側の側壁から隣り合うゲートトレンチ142に向けて引き出されている。第2表層領域164bは、ソーストレンチ155およびゲートトレンチ142の間の中間領域まで延びていてもよい。第2表層領域164bは、ゲートトレンチ142からソーストレンチ155側に間隔を空けて形成されている。
内壁領域164cは、第1表層領域164aおよび第2表層領域164b(ソース領域163の底部)に対してSiC半導体層102の第2主面104側の領域に位置している。内壁領域164cは、SiC半導体層102においてソーストレンチ155の内壁に沿う領域に形成されている。内壁領域164cは、ソーストレンチ155の側壁を被覆している。
内壁領域164cは、ソーストレンチ155の側壁および底壁を接続する角部を被覆している。内壁領域164cは、ソーストレンチ155の側壁から角部を介してソーストレンチ155の底壁を被覆している。コンタクト領域164の底部は、内壁領域164cによって形成されている。
SiC半導体層102の第1主面103の表層部には、複数のディープウェル領域165が形成されている。各ディープウェル領域165は、アクティブ領域111においてSiC半導体層102の耐圧を調整する耐圧調整領域(耐圧保持領域)とも称される。
各ディープウェル領域165は、SiCエピタキシャル層107に形成されている。各ディープウェル領域165は、より具体的には、SiCエピタキシャル層107の高濃度領域108に形成されている。
各ディープウェル領域165は、各コンタクト領域164を被覆するように、各ソーストレンチ155の内壁に沿って形成されている。各ディープウェル領域165は、各コンタクト領域164に電気的に接続されている。
各ディープウェル領域165は、平面視において各ソーストレンチ155に沿って延びる帯状に形成されている。各ディープウェル領域165は、各ソーストレンチ155の側壁を被覆している。
各ディープウェル領域165は、各ソーストレンチ155の側壁および底壁を接続する角部を被覆している。各ディープウェル領域165は、各ソーストレンチ155の側壁から角部を介して各ソーストレンチ155の底壁を被覆している。各ディープウェル領域165は、各ソーストレンチ155の側壁においてボディ領域141に連なっている。
各ディープウェル領域165は、各ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側に位置する底部を有している。各ディープウェル領域165の底部は、各ソーストレンチ155の底壁に対して平行に形成されていてもよい。
各ディープウェル領域165のp型不純物濃度は、ボディ領域141のp型不純物濃度とほぼ等しくてもよい。各ディープウェル領域165のp型不純物濃度は、ボディ領域141のp型不純物濃度を超えていてもよい。各ディープウェル領域165のp型不純物濃度は、ボディ領域141のp型不純物濃度未満であってもよい。
各ディープウェル領域165のp型不純物濃度は、コンタクト領域164のp型不純物濃度以下であってもよい。各ディープウェル領域165のp型不純物濃度は、コンタクト領域164のp型不純物濃度未満であってもよい。各ディープウェル領域165のp型不純物濃度は、1.0×1017cm−3以上1.0×1019cm−3以下であってもよい。
各ディープウェル領域165は、SiC半導体層102(SiCエピタキシャル層107の高濃度領域108)との間でpn接合部を形成している。このpn接合部からは、互いに隣り合う複数のゲートトレンチ142の間の領域に向けて空乏層が拡がる。この空乏層は、各ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側の領域に向けて拡がる。
各ディープウェル領域165から拡がる空乏層は、各ゲートトレンチ142の底壁にオーバラップしてもよい。各ディープウェル領域165の底部から拡がる空乏層が、各ゲートトレンチ142の底壁にオーバラップしてもよい。
図19および図21を参照して、アクティブ領域111の周縁部には、p型の周縁ディープウェル領域166が形成されている。周縁ディープウェル領域166は、SiCエピタキシャル層107に形成されている。周縁ディープウェル領域166は、より具体的には、SiCエピタキシャル層107の高濃度領域108に形成されている。
周縁ディープウェル領域166は、各ディープウェル領域165に電気的に接続されている。周縁ディープウェル領域166は、各ディープウェル領域165と同電位を成している。周縁ディープウェル領域166は、この形態では、各ディープウェル領域165と一体的に形成されている。
周縁ディープウェル領域166は、より具体的には、アクティブ領域111の周縁部において、各ゲートトレンチ142のコンタクトトレンチ部144の内壁に沿う領域に形成されている。
周縁ディープウェル領域166は、各ゲートトレンチ142のコンタクトトレンチ部144の側壁を被覆している。周縁ディープウェル領域166は、各コンタクトトレンチ部144の側壁および底壁を接続する角部を被覆している。
周縁ディープウェル領域166は、各コンタクトトレンチ部144の側壁から角部を介して各コンタクトトレンチ部144の底壁を被覆している。各ディープウェル領域165は、各コンタクトトレンチ部144の側壁においてボディ領域141に連なっている。周縁ディープウェル領域166の底部は、各コンタクトトレンチ部144の底壁に対してSiC半導体層102の第2主面104側に位置している。
周縁ディープウェル領域166は、平面視においてゲート配線層150に重なっている。周縁ディープウェル領域166は、ゲート絶縁層148(第3領域148c)を挟んでゲート配線層150に対向している。
周縁ディープウェル領域166は、各コンタクトトレンチ部144から各アクティブトレンチ部143に引き出された引き出し部166aを含む。引き出し部166aは、SiCエピタキシャル層107の高濃度領域108に形成されている。引き出し部166aは、各アクティブトレンチ部143の側壁に沿って延び、角部を通ってアクティブトレンチ部143の底壁を被覆している。
引き出し部166aは、各ゲートトレンチ142のアクティブトレンチ部143の側壁を被覆している。引き出し部166aは、各アクティブトレンチ部143の側壁および底壁を接続する角部を被覆している。
引き出し部166aは、各アクティブトレンチ部143の側壁から角部を介して各アクティブトレンチ部143の底壁を被覆している。引き出し部166aは、各アクティブトレンチ部143の側壁においてボディ領域141に連なっている。引き出し部166aの底部は、各アクティブトレンチ部143の底壁に対してSiC半導体層102の第2主面104側に位置している。
周縁ディープウェル領域166のp型不純物濃度は、ボディ領域141のp型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域166のp型不純物濃度は、ボディ領域141のp型不純物濃度を超えていてもよい。周縁ディープウェル領域166のp型不純物濃度は、ボディ領域141のp型不純物濃度未満であってもよい。
周縁ディープウェル領域166のp型不純物濃度は、各ディープウェル領域165のp型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域166のp型不純物濃度は、各ディープウェル領域165のp型不純物濃度を超えていてもよい。周縁ディープウェル領域166のp型不純物濃度は、各ディープウェル領域165のp型不純物濃度未満であってもよい。
周縁ディープウェル領域166のp型不純物濃度は、コンタクト領域164のp型不純物濃度以下であってもよい。周縁ディープウェル領域166のp型不純物濃度は、コンタクト領域164のp型不純物濃度未満であってもよい。周縁ディープウェル領域166のp型不純物濃度は、1.0×1017cm−3以上1.0×1019cm−3以下であってもよい。
pn接合ダイオードだけを備えるSiC半導体装置では、トレンチを備えていないという構造上、SiC半導体層102内における電界集中の問題は少ない。各ディープウェル領域165(周縁ディープウェル領域166)は、トレンチゲート型のMISFETをpn接合ダイオードの構造に近づける。
これにより、トレンチゲート型のMISFETにおいて、SiC半導体層102内における電界を緩和できる。したがって、互いに隣り合う複数のディープウェル領域165の間のピッチを狭めることは、電界集中を緩和する上で有効である。
また、各ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側に底部を有する各ディープウェル領域165によれば、空乏層によって、各ゲートトレンチ142に対する電界集中を適切に緩和できる。
各ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離は、ほぼ一定であることが好ましい。これにより、各ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離にバラツキが生じるのを抑制できる。
よって、SiC半導体層102の耐圧(たとえば破壊耐量)が、各ディープウェル領域165の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
この形態では、互いに隣り合う複数のディープウェル領域165の間の領域に、SiCエピタキシャル層107の高濃度領域108が介在している。これにより、互いに隣り合う複数のディープウェル領域165の間の領域において、JFET(Junction Field Effect Transistor)抵抗を低減できる。
さらに、この形態では、各ディープウェル領域165の底部がSiCエピタキシャル層107の高濃度領域108内に位置している。これにより、各ディープウェル領域165の底部からSiC半導体層102の第1主面103に対して平行な横方向に電流経路を拡張できる。これにより、電流拡がり抵抗を低減できる。SiCエピタキシャル層107の低濃度領域109は、このような構造において、SiC半導体層102の耐圧を高める。
ソーストレンチ155を形成することにより、ソーストレンチ155の内壁に対してp型不純物を導入できる。これにより、ソーストレンチ155に対して各ディープウェル領域165をコンフォーマルに形成できるから、各ディープウェル領域165の深さにバラツキが生じるのを適切に抑制できる。また、各ソーストレンチ155を利用することにより、SiC半導体層102の比較的深い領域に、各ディープウェル領域165を適切に形成できる。
図22を参照して、ゲート電極層149の上には、低抵抗電極層167が形成されている。低抵抗電極層167は、各ゲートトレンチ142内において、ゲート電極層149の上端部を被覆している。
低抵抗電極層167は、ゲート電極層149のシート抵抗未満のシート抵抗を有する導電材料を含む。低抵抗電極層167のシート抵抗は、0.01Ω/□以上10Ω/□以下であってもよい。
低抵抗電極層167は、膜状に形成されている。低抵抗電極層167は、ゲート電極層149の上端部に接する接続部167aおよびその反対の非接続部167bを有している。低抵抗電極層167の接続部167aおよび非接続部167bは、ゲート電極層149の上端部に倣って凹湾曲状に形成されていてもよい。低抵抗電極層167の接続部167aおよび非接続部167bは、種々の形態を採り得る。
低抵抗電極層167の接続部167aの全体がSiC半導体層102の第1主面103よりも上方に位置していてもよい。低抵抗電極層167の接続部167aの全体がSiC半導体層102の第1主面103よりも下方に位置していてもよい。
低抵抗電極層167の接続部167aは、SiC半導体層102の第1主面103よりも上方に位置する部分を含んでいてもよい。低抵抗電極層167の接続部167aは、SiC半導体層102の第1主面103よりも下方に位置する部分を含んでいてもよい。
たとえば、低抵抗電極層167の接続部167aの中央部がSiC半導体層102の第1主面103よりも下方に位置し、低抵抗電極層167の接続部167aの周縁部がSiC半導体層102の第1主面103よりも上方に位置していてもよい。
低抵抗電極層167の非接続部167bの全体がSiC半導体層102の第1主面103よりも上方に位置していてもよい。低抵抗電極層167の非接続部167bの全体がSiC半導体層102の第1主面103よりも下方に位置していてもよい。
低抵抗電極層167の非接続部167bは、SiC半導体層102の第1主面103よりも上方に位置する部分を含んでいてもよい。低抵抗電極層167の非接続部167bは、SiC半導体層102の第1主面103よりも下方に位置する部分を含んでいてもよい。
たとえば、低抵抗電極層167の非接続部167bの中央部がSiC半導体層102の第1主面103よりも下方に位置し、低抵抗電極層167の非接続部167bの周縁部がSiC半導体層102の第1主面103よりも上方に位置していてもよい。
低抵抗電極層167は、ゲート絶縁層148に接する縁部167cを有している。低抵抗電極層167の縁部167cは、ゲート絶縁層148において第1領域148aおよび第2領域148bを接続する角部に接している。
低抵抗電極層167の縁部167cは、ゲート絶縁層148の第3領域148cに接している。低抵抗電極層167の縁部167cは、より具体的には、ゲート絶縁層148の膨出部148dに接している。
低抵抗電極層167の縁部167cは、ソース領域163の底部に対してSiC半導体層102の第1主面103側の領域に形成されている。低抵抗電極層167の縁部167cは、ボディ領域141およびソース領域163の間の境界領域よりもSiC半導体層102の第1主面103側の領域に形成されている。
したがって、低抵抗電極層167の縁部167cは、ゲート絶縁層148を挟んでソース領域163に対向している。低抵抗電極層167の縁部167cは、ゲート絶縁層148を挟んでボディ領域141とは対向していない。
これにより、ゲート絶縁層148における低抵抗電極層167およびボディ領域141の間の領域において電流パスが形成されることを抑制できる。電流パスは、ゲート絶縁層148に対する低抵抗電極層167の電極材料の不所望な拡散によって形成され得る。
特に、低抵抗電極層167の縁部167cを、比較的厚いゲート絶縁層148の第3領域148c(ゲート絶縁層148の角部)に接続させる設計は、電流パスが形成されるリスクを低減する上で有効である。
法線方向Zに関して、低抵抗電極層167の厚さTrは、ゲート電極層149の厚さTG以下(Tr≦TG)である。低抵抗電極層167の厚さTrは、ゲート電極層149の厚さTG未満(Tr<TG)であることが好ましい。低抵抗電極層167の厚さTrは、より具体的には、ゲート電極層149の厚さTGの半分以下(Tr≦TG/2)であることが好ましい。
ゲート電極層149の厚さTGに対する低抵抗電極層167の厚さTrの比Tr/TGは、0.01以上1以下である。ゲート電極層149の厚さTGは、0.5μm以上3μm以下であってもよい。低抵抗電極層167の厚さTrは、0.01μm以上3μm以下であってもよい。
各ゲートトレンチ142内に供給された電流は、比較的低いシート抵抗を有する低抵抗電極層167を流れ、ゲート電極層149の全体に伝達される。これにより、ゲート電極層149の全体(アクティブ領域111の全域)を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
特に、ミリメートルオーダの長さ(1mm以上の長さ)を有するゲートトレンチ142の場合には、電流の伝達に時間を要するが、低抵抗電極層167によればスイッチング応答の遅延を適切に抑制できる。つまり、低抵抗電極層167は、各ゲートトレンチ142内に電流を拡散する電流拡散電極層として形成されている。
また、セル構造の微細化が進むと、ゲート電極層149の幅、深さ、断面積等が小さくなるため、各ゲートトレンチ142内における電気抵抗の増加に起因するスイッチング応答の遅延が懸念される。
しかし、低抵抗電極層167によれば、ゲート電極層149の全体を速やかにオフ状態からオン状態に移行させることができるから、微細化に起因するスイッチング応答の遅延を適切に抑制できる。
図21を参照して、低抵抗電極層167は、この形態では、ゲート配線層150の上端部も被覆している。低抵抗電極層167においてゲート配線層150の上端部を被覆する部分は、低抵抗電極層167においてゲート電極層149の上端部を被覆する部分と一体的に形成されている。これにより、低抵抗電極層167は、ゲート電極層149の全域およびゲート配線層150の全域を被覆している。
したがって、ゲートパッド116およびゲートフィンガー117,118からゲート配線層150に供給される電流は、比較的低いシート抵抗を有する低抵抗電極層167を介してゲート電極層149およびゲート配線層150の全体に伝達される。
これにより、ゲート配線層150を介してゲート電極層149の全体(アクティブ領域111の全域)を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
特に、ミリメートルオーダの長さを有するゲートトレンチ142の場合には、ゲート配線層150の上端部を被覆する低抵抗電極層167によってスイッチング応答の遅延を適切に抑制できる。
低抵抗電極層167は、ポリサイド層を含む。ポリサイド層は、ゲート電極層149の表層部を形成する部分が金属材料によってシリサイド化されることによって形成されている。ポリサイド層は、より具体的には、ゲート電極層149(p型ポリシリコン)に添加されたp型不純物を含むp型ポリサイド層からなる。ポリサイド層は、10μΩ・cm以上110μΩ・cm以下の比抵抗を有していることが好ましい。
ゲート電極層149および低抵抗電極層167が埋め込まれたゲートトレンチ142内のシート抵抗は、ゲート電極層149単体のシート抵抗以下である。ゲートトレンチ142内のシート抵抗は、n型不純物が添加されたn型ポリシリコンのシート抵抗以下であることが好ましい。
ゲートトレンチ142内のシート抵抗は、低抵抗電極層167のシート抵抗に近似される。つまり、ゲートトレンチ142内のシート抵抗は、0.01Ω/□以上10Ω/□以下であってもよい。ゲートトレンチ142内のシート抵抗は、10Ω/□未満であることが好ましい。
低抵抗電極層167は、TiSi、TiSi、NiSi、CoSi、CoSi、MoSiまたはWSiのうちの少なくとも1種を含んでいてもよい。とりわけ、これらの種のうちのNiSi、CoSiおよびTiSiは、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層167を形成するポリサイド層として適している。
SiC半導体層102の第1主面103において、ソース電極層157の上端部に沿う領域には、各ソーストレンチ155に連通するソースサブトレンチ168が形成されている。ソースサブトレンチ168は、各ソーストレンチ155の側壁の一部を形成している。
ソースサブトレンチ168は、この形態では、平面視においてソース電極層157の上端部を取り囲む無端状(この形態では四角環状)に形成されている。ソースサブトレンチ168は、ソース電極層157の上端部を縁取っている。
ソースサブトレンチ168は、ソース絶縁層156の一部を掘り下げることによって形成されている。ソースサブトレンチ168は、より具体的には、SiC半導体層102の第1主面103からソース絶縁層156の上端部およびソース電極層157の上端部を掘り下げることによって形成されている。
ソース電極層157の上端部は、ソース電極層157の下端部に対して内側に括れた形状を有している。ソース電極層157の下端部は、ソース電極層157において各ソーストレンチ155の底壁側に位置する部分である。ソース電極層157の上端部の第1方向幅は、ソース電極層157の下端部の第1方向幅未満であってもよい。
ソースサブトレンチ168は、断面視において底面積が開口面積よりも小さい先細り形状に形成されている。ソースサブトレンチ168の底壁は、SiC半導体層102の第2主面104に向かう凸湾曲状に形成されていてもよい。
ソースサブトレンチ168の内壁からは、ソース領域163、コンタクト領域164、ソース絶縁層156およびソース電極層157が露出している。ソースサブトレンチ168の内壁からは、コンタクト領域164の第1表層領域164aおよび第2表層領域164bが露出している。
ソースサブトレンチ168の底壁からは、少なくともソース絶縁層156の第1領域156aが露出している。ソース絶縁層156において第1領域156aの上端部は、SiC半導体層102の第1主面103よりも下方に位置している。
各ソーストレンチ155の開口エッジ部169は、SiC半導体層102の第1主面103から各ソーストレンチ155の内方に向かって下り傾斜した傾斜部170を含む。各ソーストレンチ155の開口エッジ部169は、SiC半導体層102の第1主面103および各ソーストレンチ155の側壁を接続する角部である。各ソーストレンチ155の傾斜部170は、ソースサブトレンチ168によって形成されている。
傾斜部170は、この形態では、SiC半導体層102の内方に向かう凹湾曲状に形成されている。傾斜部170は、ソースサブトレンチ168の内方に向かう凸湾曲状に形成されていてもよい。傾斜部170は、各ソーストレンチ155の開口エッジ部169に対する電界集中を緩和する。
図23および図24を参照して、アクティブ領域111は、SiC半導体層102の第1主面103の一部を形成するアクティブ主面171を有している。外側領域112は、SiC半導体層102の第1主面103の一部を形成する外側主面172を有している。外側主面172は、この形態では、SiC半導体層102の側面105A〜105Dに接続されている。
アクティブ主面171および外側主面172は、SiC単結晶のc面にそれぞれ面している。また、アクティブ主面171および外側主面172は、SiC単結晶のc面に対して[11−20]方向に傾斜したオフ角θをそれぞれ有している。
外側主面172は、アクティブ主面171に対してSiC半導体層102の第2主面104側に位置している。外側領域112は、この形態では、SiC半導体層102の第1主面103を第2主面104側に掘り下げることによって形成されている。したがって、外側主面172は、アクティブ主面171に対してSiC半導体層102の第2主面104側に窪んだ領域に形成されている。
外側主面172は、各ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側に位置していてもよい。外側主面172は、各ソーストレンチ155の底壁とほぼ等しい深さ位置に形成されていてもよい。外側主面172は、各ソーストレンチ155の底壁とほぼ同一平面上に位置していてもよい。
外側主面172およびSiC半導体層102の第2主面104の間の距離は、各ソーストレンチ155の底壁およびSiC半導体層102の第2主面104の間の距離とほぼ等しくてもよい。
外側主面172は、各ソーストレンチ155の底壁に対してSiC半導体層102の第2主面104側に位置していてもよい。外側主面172は、各ソーストレンチ155の底壁に対して、0μm以上1μm以下の範囲で、SiC半導体層102の第2主面104側に位置していてもよい。
SiCエピタキシャル層107は、外側主面172から露出している。より具体的には、SiCエピタキシャル層107の高濃度領域108が、外側領域112の外側主面172から露出している。外側主面172は、SiCエピタキシャル層107の高濃度領域108を挟んでSiCエピタキシャル層107の低濃度領域109と対向している。
アクティブ領域111は、この形態では、外側領域112によって台地状に区画されている。アクティブ領域111は、外側領域112よりも上方に向かって突出した台地状のアクティブ台地173として形成されている。
アクティブ台地173は、アクティブ主面171および外側主面172を接続するアクティブ側壁174を含む。アクティブ側壁174は、アクティブ領域111および外側領域112の間の境界領域を区画している。SiC半導体層102の第1主面103は、アクティブ主面171、外側主面172およびアクティブ側壁174によって形成されている。
アクティブ側壁174は、この形態では、アクティブ主面171(外側主面172)の法線方向Zに沿って延びている。アクティブ側壁174は、SiC単結晶のm面およびa面によって形成されている。
アクティブ側壁174は、アクティブ主面171から外側主面172に向かって下り傾斜した傾斜面を有していてもよい。アクティブ側壁174の傾斜角度は、SiC半導体層102内においてアクティブ側壁174がアクティブ主面171との間で形成する角度である。
この場合、アクティブ側壁174の傾斜角度は、90°を超えて135°以下であってもよい。アクティブ側壁174の傾斜角度は、90°を超えて95°以下、95°以上100°以下、100°以上110°以下、110°以上120°以下または120°以上135°以下であってもよい。アクティブ側壁174の傾斜角度は、90°を超えて95°以下であることが好ましい。
アクティブ側壁174からは、SiCエピタキシャル層107が露出している。より具体的には、SiCエピタキシャル層107の高濃度領域108が、アクティブ側壁174から露出している。
アクティブ側壁174においてアクティブ主面171側の領域からは、少なくともボディ領域141が露出している。図23および図24では、アクティブ側壁174からボディ領域141およびソース領域163が露出している形態例が示されている。
外側領域112において、SiC半導体層102の第1主面103(外側主面172)の表層部には、p型のダイオード領域181(不純物領域)、p型の外側ディープウェル領域182およびp型のフィールドリミット構造183が形成されている。
ダイオード領域181は、外側領域112においてアクティブ側壁174およびSiC半導体層102の側面105A〜105Dの間の領域に形成されている。ダイオード領域181は、アクティブ側壁174および側面105A〜105Dから間隔を空けて形成されている。
ダイオード領域181は、平面視においてアクティブ領域111に沿って帯状に延びている。ダイオード領域181は、この形態では、平面視においてアクティブ領域111を取り囲む無端状(この形態では四角環状)に形成されている。
ダイオード領域181は、平面視においてソース引き回し配線123と重なっている。ダイオード領域181は、ソース引き回し配線123に電気的に接続されている。ダイオード領域181は、アバランシェ電流吸収構造の一部を形成している。
ダイオード領域181は、SiC半導体層102との間でpn接合部を形成する。ダイオード領域181は、より具体的には、SiCエピタキシャル層107内に位置している。したがって、ダイオード領域181は、SiCエピタキシャル層107との間でpn接合部を形成する。
ダイオード領域181は、さらに具体的には、SiCエピタキシャル層107の高濃度領域108内に位置している。したがって、ダイオード領域181は、高濃度領域108との間でpn接合部を形成する。これにより、ダイオード領域181をアノードとし、SiC半導体層102をカソードとするpn接合ダイオードDpnが形成されている。
ダイオード領域181の全体は、各ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側に位置している。ダイオード領域181の底部は、各ソーストレンチ155の底壁に対してSiC半導体層102の第2主面104側に位置している。
ダイオード領域181の底部は、コンタクト領域164の底部とほぼ等しい深さ位置に形成されていてもよい。ダイオード領域181の底部は、コンタクト領域164の底部とほぼ同一平面上に位置していてもよい。
ダイオード領域181のp型不純物濃度は、コンタクト領域164のp型不純物濃度とほぼ等しい。ダイオード領域181のp型不純物濃度は、ボディ領域141のp型不純物濃度よりも大きい。ダイオード領域181のp型不純物濃度は、1.0×1018cm−3以上1.0×1021cm−3以下であってもよい。
外側ディープウェル領域182は、平面視においてアクティブ側壁174およびダイオード領域181の間の領域に形成されている。外側ディープウェル領域182は、この形態では、アクティブ側壁174からダイオード領域181側に向けて間隔を空けて形成されている。外側ディープウェル領域182は、外側領域112においてSiC半導体層102の耐圧を調整する耐圧調整領域(耐圧保持領域)とも称される。
外側ディープウェル領域182は、平面視においてアクティブ領域111に沿って帯状に延びている。外側ディープウェル領域182は、この形態では、平面視においてアクティブ領域111を取り囲む無端状(この形態では四角環状)に形成されている。
外側ディープウェル領域182は、ダイオード領域181を介してソース引き回し配線123に電気的に接続されている。外側ディープウェル領域182は、pn接合ダイオードDpnの一部を形成していてもよい。外側ディープウェル領域182は、アバランシェ電流吸収構造の一部を形成していてもよい。
外側ディープウェル領域182の全体は、各ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側に位置している。外側ディープウェル領域182の底部は、各ソーストレンチ155の底壁に対してSiC半導体層102の第2主面104側に位置している。
外側ディープウェル領域182の底部は、ダイオード領域181の底部に対してSiC半導体層102の第2主面104側に位置している。外側ディープウェル領域182の底部は、各ディープウェル領域165の底部とほぼ等しい深さ位置に形成されていてもよい。外側ディープウェル領域182の底部は、各ディープウェル領域165の底部とほぼ同一平面上に位置していてもよい。
外側ディープウェル領域182の底部および外側主面172の間の距離は、各ディープウェル領域165の底部および各ソーストレンチ155の底壁の間の距離とほぼ等しくてもよい。
外側ディープウェル領域182の底部およびSiC半導体層102の第2主面104の間の距離は、各ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離とほぼ等しくてもよい。
これにより、外側ディープウェル領域182の底部およびSiC半導体層102の第2主面104の間の距離と、各ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離との間で、バラツキが生じるのを抑制できる。
よって、SiC半導体層102の耐圧(たとえば破壊耐量)が、外側ディープウェル領域182の形態および各ディープウェル領域165の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
外側ディープウェル領域182の底部は、各ディープウェル領域165の底部に対してSiC半導体層102の第2主面104側に位置していてもよい。外側ディープウェル領域182の底部は、各ディープウェル領域165の底部に対して、0μm以上1μm以下の範囲で、SiC半導体層102の第2主面104側に位置していてもよい。
外側ディープウェル領域182の内周縁は、アクティブ領域111および外側領域112の境界領域近傍まで延びていてもよい。外側ディープウェル領域182は、アクティブ領域111および外側領域112の境界領域を横切っていてもよい。
外側ディープウェル領域182の内周縁は、アクティブ側壁174および外側主面172を接続する角部を被覆していてもよい。外側ディープウェル領域182の内周縁は、さらに、アクティブ側壁174に沿って延び、ボディ領域141に接続されていてもよい。
外側ディープウェル領域182の外周縁は、この形態では、SiC半導体層102の第2主面104側からダイオード領域181を被覆している。外側ディープウェル領域182は、平面視においてソース引き回し配線123と重なっていてもよい。外側ディープウェル領域182の外周縁は、ダイオード領域181からアクティブ側壁174側に間隔を空けて形成されていてもよい。
外側ディープウェル領域182のp型不純物濃度は、ダイオード領域181のp型不純物濃度以下であってもよい。外側ディープウェル領域182のp型不純物濃度は、ダイオード領域181のp型不純物濃度未満であってもよい。
外側ディープウェル領域182のp型不純物濃度は、各ディープウェル領域165のp型不純物濃度とほぼ等しくてもよい。外側ディープウェル領域182のp型不純物濃度は、ボディ領域141のp型不純物濃度とほぼ等しくてもよい。
外側ディープウェル領域182のp型不純物濃度は、ボディ領域141のp型不純物濃度を超えていてもよい。外側ディープウェル領域182のp型不純物濃度は、ボディ領域141のp型不純物濃度未満であってもよい。
外側ディープウェル領域182のp型不純物濃度は、コンタクト領域164のp型不純物濃度以下であってもよい。外側ディープウェル領域182のp型不純物濃度は、コンタクト領域164のp型不純物濃度未満であってもよい。外側ディープウェル領域182のp型不純物濃度は、1.0×1017cm−3以上1.0×1019cm−3以下であってもよい。
フィールドリミット構造183は、平面視においてダイオード領域181およびSiC半導体層102の側面105A〜105Dの間の領域に形成されている。フィールドリミット構造183は、この形態では、側面105A〜105Dからダイオード領域181側に向けて間隔を空けて形成されている。
フィールドリミット構造183は、1個または複数(たとえば2個以上20個以下)のフィールドリミット領域184を含む。フィールドリミット構造183は、この形態では、複数(5個)のフィールドリミット領域184A,184B,184C,184D,184Eを有するフィールドリミット領域群を含む。
フィールドリミット領域184A〜184Eは、ダイオード領域181から離れる方向に沿って間隔を空けてこの順に形成されている。フィールドリミット領域184A〜184Eは、それぞれ、平面視においてアクティブ領域111の周縁に沿って帯状に延びている。
フィールドリミット領域184A〜184Eは、より具体的には、平面視においてアクティブ領域111を取り囲む無端状(この形態では四角環状)にそれぞれ形成されている。フィールドリミット領域184A〜184Eは、それぞれ、FLR(Field Limiting Ring)領域とも称される。
フィールドリミット領域184A〜184Eの底部は、この形態では、ダイオード領域181の底部に対してSiC半導体層102の第2主面104側に位置している。
フィールドリミット領域184A〜184Eのうち最内側のフィールドリミット領域184Aは、この形態では、SiC半導体層102の第2主面104側からダイオード領域181を被覆している。フィールドリミット領域184Aは、平面視において前述のソース引き回し配線123と重なっていてもよい。
フィールドリミット領域184Aは、ダイオード領域181を介してソース引き回し配線123に電気的に接続されている。フィールドリミット領域184Aは、pn接合ダイオードDpnの一部を形成していてもよい。フィールドリミット領域184Aは、アバランシェ電流吸収構造の一部を形成していてもよい。
フィールドリミット領域184A〜184Eの全体は、各ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側に位置している。フィールドリミット領域184A〜184Eの底部は、各ソーストレンチ155の底壁に対してSiC半導体層102の第2主面104側に位置している。
フィールドリミット領域184A〜184Eは、各ディープウェル領域165(外側ディープウェル領域182)とほぼ等しい深さ位置に形成されていてもよい。フィールドリミット領域184A〜184Eの底部は、各ディープウェル領域165(外側ディープウェル領域182)の底部とほぼ同一平面上に位置していてもよい。
フィールドリミット領域184A〜184Eの底部は、各ディープウェル領域165(外側ディープウェル領域182)の底部に対して外側主面172側に位置していてもよい。フィールドリミット領域184A〜184Eの底部は、各ディープウェル領域165(外側ディープウェル領域182)の底部に対してSiC半導体層102の第2主面104側に位置していてもよい。
互いに隣り合うフィールドリミット領域184A〜184Eの間の幅は、互いに異なっていてもよい。互いに隣り合うフィールドリミット領域184A〜184Eの間の幅は、アクティブ領域111から離れる方向に大きくなっていてもよい。互いに隣り合うフィールドリミット領域184A〜184Eの間の幅は、アクティブ領域111から離れる方向に小さくなっていてもよい。
フィールドリミット領域184A〜184Eの深さは、互いに異なっていてもよい。フィールドリミット領域184A〜184Eの深さは、アクティブ領域111から離れる方向に小さくなっていてもよい。フィールドリミット領域184A〜184Eの深さは、アクティブ領域111から離れる方向に大きくなっていてもよい。
フィールドリミット領域184A〜184Eのp型不純物濃度は、ダイオード領域181のp型不純物濃度以下であってもよい。フィールドリミット領域184A〜184Eのp型不純物濃度は、ダイオード領域181のp型不純物濃度よりも小さくてもよい。
フィールドリミット領域184A〜184Eのp型不純物濃度は、外側ディープウェル領域182のp型不純物濃度以下であってもよい。フィールドリミット領域184A〜184Eのp型不純物濃度は、外側ディープウェル領域182のp型不純物濃度よりも小さくてもよい。
フィールドリミット領域184A〜184Eのp型不純物濃度は、外側ディープウェル領域182のp型不純物濃度以上であってもよい。フィールドリミット領域184A〜184Eのp型不純物濃度は、外側ディープウェル領域182のp型不純物濃度よりも大きくてもよい。
フィールドリミット領域184A〜184Eのp型不純物濃度は、1.0×1015cm−3以上1.0×1018cm−3以下であってもよい。ダイオード領域181のp型不純物濃度>外側ディープウェル領域182のp型不純物濃度>フィールドリミット領域184A〜184Eのp型不純物濃度であることが好ましい。
フィールドリミット構造183は、外側領域112において電界集中を緩和する。フィールドリミット領域184の個数、幅、深さ、p型不純物濃度等は、緩和すべき電界に応じて種々の値を取り得る。
この形態では、フィールドリミット構造183が、平面視においてダイオード領域181およびSiC半導体層102の側面105A〜105Dの間の領域に形成された1つまたは複数のフィールドリミット領域184を含む例について説明した。
しかし、フィールドリミット構造183は、ダイオード領域181およびSiC半導体層102の側面105A〜105Dの間の領域に代えて、平面視においてアクティブ側壁174およびダイオード領域181の間の領域に形成された1つまたは複数のフィールドリミット領域184を含んでいてもよい。
また、フィールドリミット構造183は、平面視においてダイオード領域181およびSiC半導体層102の側面105A〜105Dの間の領域に形成された1つまたは複数のフィールドリミット領域184、および、平面視においてアクティブ側壁174およびダイオード領域181の間の領域に形成された1つまたは複数のフィールドリミット領域184を含んでいてもよい。
外側領域112においてSiC半導体層102の第1主面103の上には、外側絶縁層191が形成されている。外側絶縁層191は、主面絶縁層113の一部を形成している。外側絶縁層191は、主面絶縁層113の絶縁側面114A〜114Dの一部を形成している。
外側絶縁層191は、外側領域112においてダイオード領域181、外側ディープウェル領域182およびフィールドリミット構造183を選択的に被覆している。外側絶縁層191は、アクティブ側壁174および外側主面172に沿って膜状に形成されている。外側絶縁層191は、アクティブ主面171の上において、ゲート絶縁層148に連なっている。外側絶縁層191は、より具体的には、ゲート絶縁層148の第3領域148cに連なっている。
外側絶縁層191は、酸化シリコンを含んでいてもよい。外側絶縁層191は、窒化シリコン等の他の絶縁膜を含んでいてもよい。外側絶縁層191は、この形態では、ゲート絶縁層148と同一の絶縁材料種によって形成されている。
外側絶縁層191は、第1領域191aおよび第2領域191bを含む。外側絶縁層191の第1領域191aは、アクティブ側壁174を被覆している。外側絶縁層191の第2領域191bは、外側主面172を被覆している。
外側絶縁層191の第2領域191bの厚さは、外側絶縁層191の第1領域191aの厚さ以下であってもよい。外側絶縁層191の第2領域191bの厚さは、外側絶縁層191の第1領域191aの厚さ未満であってもよい。
外側絶縁層191の第1領域191aの厚さは、ゲート絶縁層148の第1領域191aの厚さとほぼ等しくてもよい。外側絶縁層191の第2領域191bの厚さは、ゲート絶縁層148の第3領域148cの厚さとほぼ等しくてもよい。むろん、一様な厚さを有する外側絶縁層191が形成されていてもよい。
図23および図24を参照して、SiC半導体装置101は、アクティブ側壁174を被覆するサイドウォール192をさらに含む。サイドウォール192は、アクティブ台地173を外側領域112側から保護し、補強する。
また、サイドウォール192は、アクティブ主面171および外側主面172の間に形成された段差を緩和する段差緩和構造を形成する。アクティブ領域111および外側領域112の間の境界領域を被覆する上層構造(被覆層)が形成される場合、上層構造は、サイドウォール192を被覆する。サイドウォール192は、上層構造の平坦性を高める。
サイドウォール192は、アクティブ主面171から外側主面172に向かって下り傾斜した傾斜部193を有していてもよい。傾斜部193によって、段差を適切に緩和できる。
サイドウォール192の傾斜部193は、SiC半導体層102側に向かう凹湾曲状に形成されていてもよい。サイドウォール192の傾斜部193は、SiC半導体層102とは反対側に向かう凸湾曲状に形成されていてもよい。
サイドウォール192の傾斜部193は、アクティブ主面171側から外側主面172側に向けて平面的に延びていてもよい。サイドウォール192の傾斜部193は、アクティブ主面171側から外側主面172側に向けて直線状に延びていてもよい。
サイドウォール192の傾斜部193は、アクティブ主面171から外側主面172に向かう下り階段状に形成されていてもよい。つまり、サイドウォール192の傾斜部193は、外側主面172側に向かって窪んだ1つまたは複数の段部を有していてもよい。複数の段部は、サイドウォール192の傾斜部193の表面積を増加させ、上層構造に対する密着力を高める。
サイドウォール192の傾斜部193は、サイドウォール192の外側に向かって隆起した複数の隆起部を含んでいてもよい。複数の隆起部は、サイドウォール192の傾斜部193の表面積を増加させ、上層構造に対する密着力を高める。
サイドウォール192の傾斜部193は、サイドウォール192の内側に向かって窪んだ複数の窪みを含んでいてもよい。複数の窪みは、サイドウォール192の傾斜部193の表面積を増加させ、上層構造に対する密着力を高める。
サイドウォール192は、アクティブ主面171に対して自己整合的に形成されている。サイドウォール192は、より具体的には、アクティブ側壁174に沿って形成されている。サイドウォール192は、この形態では、平面視においてアクティブ領域111を取り囲む無端状(この形態では四角環状)に形成されている。
サイドウォール192は、p型不純物が添加されたp型ポリシリコンを含むことが好ましい。この場合、ゲート電極層149やソース電極層157と同時に、サイドウォール192を形成できる。
サイドウォール192のp型不純物濃度は、ボディ領域141のp型不純物濃度以上である。サイドウォール192のp型不純物濃度は、より具体的には、ボディ領域141のp型不純物濃度よりも大きい。サイドウォール192のp型不純物は、ホウ素(B)、アルミニウム(Al)、インジウム(In)またはガリウム(Ga)のうちの少なくとも1種を含んでいてもよい。
サイドウォール192のp型不純物濃度は、1×1018cm−3以上1×1022cm−3以下であってもよい。サイドウォール192のシート抵抗は、10Ω/□以上500Ω/□以下(この形態では200Ω/□程度)であってもよい。
サイドウォール192のp型不純物濃度は、ゲート電極層149のp型不純物濃度とほぼ等しくてもよい。サイドウォール192のシート抵抗は、ゲート電極層149のシート抵抗とほぼ等しくてもよい。
サイドウォール192は、p型ポリシリコンに代えてまたはこれに加えて、n型ポリシリコンを含んでいてもよい。サイドウォール192は、p型ポリシリコンに代えてまたはこれに加えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも1種を含んでいてもよい。
サイドウォール192は、絶縁材料を含んでいてもよい。この場合、サイドウォール192によって外側領域112に対するアクティブ領域111の絶縁性を高めることができる。
図20〜図24を参照して、SiC半導体層102の第1主面103の上には、層間絶縁層201が形成されている。層間絶縁層201は、主面絶縁層113の一部を形成している。層間絶縁層201は、主面絶縁層113の絶縁側面114A〜114Dの一部を形成している。主面絶縁層113は、ゲート絶縁層148(外側絶縁層191)および層間絶縁層201を含む積層構造を有している。
層間絶縁層201は、アクティブ領域111および外側領域112を選択的に被覆している。層間絶縁層201は、より具体的には、ゲート絶縁層148の第3領域148cおよび外側絶縁層191を選択的に被覆している。
層間絶縁層201は、アクティブ主面171および外側主面172に沿って膜状に形成されている。層間絶縁層201は、アクティブ領域111においてトレンチゲート構造161、ゲート配線層150およびトレンチソース構造162を選択的に被覆している。層間絶縁層201は、外側領域112においてダイオード領域181、外側ディープウェル領域182およびフィールドリミット構造183を選択的に被覆している。
層間絶縁層201は、アクティブ領域111および外側領域112の間の境界領域において、サイドウォール192の外面(傾斜部193)に沿って形成されている。層間絶縁層201は、サイドウォール192を被覆する上層構造の一部を形成している。
層間絶縁層201は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層201は、酸化シリコンの一例としてのPSG(Phosphor Silicate Glass)および/またはBPSG(Boron Phosphor Silicate Glass)を含んでいてもよい。
層間絶縁層201は、SiC半導体層102の第1主面103側からこの順に積層されたPSG層およびBPSG層を含む積層構造を有していてもよい。層間絶縁層201は、SiC半導体層102の第1主面103側からこの順に積層されたBPSG層およびPSG層を含む積層構造を有していてもよい。
層間絶縁層201には、ゲートコンタクト孔202、ソースコンタクト孔203およびダイオードコンタクト孔204が形成されている。また、層間絶縁層201には、アンカー孔205が形成されている。
ゲートコンタクト孔202は、アクティブ領域111において、ゲート配線層150を露出させている。ゲートコンタクト孔202は、ゲート配線層150に沿う帯状に形成されていてもよい。ゲートコンタクト孔202の開口エッジ部は、ゲートコンタクト孔202内に向かう凸湾曲状に形成されている。
ソースコンタクト孔203は、アクティブ領域111において、ソース領域163、コンタクト領域164およびトレンチソース構造162を露出させている。ソースコンタクト孔203は、トレンチソース構造162等に沿う帯状に形成されていてもよい。ソースコンタクト孔203の開口エッジ部は、ソースコンタクト孔203内に向かう凸湾曲状に形成されている。
ダイオードコンタクト孔204は、外側領域112において、ダイオード領域181を露出させている。ダイオードコンタクト孔204は、ダイオード領域181に沿って延びる帯状(より具体的には無端状)に形成されていてもよい。
ダイオードコンタクト孔204は、外側ディープウェル領域182および/またはフィールドリミット構造183を露出させていてもよい。ダイオードコンタクト孔204の開口エッジ部は、ダイオードコンタクト孔204内に向かう凸湾曲状に形成されている。
アンカー孔205は、外側領域112において、層間絶縁層201を掘り下げることによって形成されている。アンカー孔205は、平面視においてダイオード領域181およびSiC半導体層102の側面105A〜105Dの間の領域に形成されている。アンカー孔205は、より具体的には、平面視においてフィールドリミット構造183およびSiC半導体層102の側面105A〜105Dの間の領域に形成されている。
アンカー孔205は、SiC半導体層102の第1主面103(外側主面172)を露出させている。アンカー孔205の開口エッジ部は、アンカー孔205内に向かう凸湾曲状に形成されている。
図18を参照して、アンカー孔205は、平面視においてアクティブ領域111に沿って帯状に延びている。アンカー孔205は、この形態では、平面視においてアクティブ領域111を取り囲む無端状(この形態では四角環状)に形成されている。
この形態では、層間絶縁層201において外側領域112を被覆する部分に、1つのアンカー孔205が形成されている。しかし、層間絶縁層201において外側領域112を被覆する部分に、複数のアンカー孔205が形成されていてもよい。
層間絶縁層201の上には、主面ゲート電極層115および主面ソース電極層121が形成されている。主面ゲート電極層115および主面ソース電極層121は、それぞれ、SiC半導体層102の第1主面103側からこの順に積層されたバリア電極層206および主電極層207を含む積層構造を有している。
バリア電極層206は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層206は、SiC半導体層102の第1主面103側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。
主電極層207の厚さは、バリア電極層206の厚さよりも大きい。主電極層207は、バリア電極層206の抵抗値よりも小さい抵抗値を有する導電材料を含む。主電極層207は、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも1つを含んでいてもよい。
主電極層207は、アルミニウム−シリコン合金、アルミニウム−シリコン−銅合金またはアルミニウム−銅合金のうちの少なくとも1つを含んでいてもよい。主電極層207は、この形態では、アルミニウム−シリコン−銅合金を含む。
主面ゲート電極層115のうちの外側ゲートフィンガー117は、層間絶縁層201の上からゲートコンタクト孔202に入り込んでいる。外側ゲートフィンガー117は、ゲートコンタクト孔202内において、ゲート配線層150に電気的に接続されている。これにより、ゲートパッド116からの電気信号は、外側ゲートフィンガー117を介してゲート電極層149に伝達される。
主面ソース電極層121のうちのソースパッド122は、層間絶縁層201の上からソースコンタクト孔203およびソースサブトレンチ168に入り込んでいる。ソースパッド122は、ソースコンタクト孔203およびソースサブトレンチ168内において、ソース領域163、コンタクト領域164およびソース電極層157に電気的に接続されている。
ソース電極層157は、ソースパッド122の一部の領域を利用して形成されていてもよい。ソース電極層157は、ソースパッド122において各ソーストレンチ155に入り込んだ部分によって形成されていてもよい。
主面ソース電極層121のうちのソース引き回し配線123は、層間絶縁層201の上からダイオードコンタクト孔204に入り込んでいる。ソース引き回し配線123は、ダイオードコンタクト孔204内において、ダイオード領域181に電気的に接続されている。
主面ソース電極層121のうちのソース接続部124は、アクティブ領域111からサイドウォール192を横切って外側領域112に引き出されている。ソース接続部124は、サイドウォール192を被覆する上層構造の一部を形成している。
層間絶縁層201の上には、前述のパッシベーション層125が形成されている。パッシベーション層125は、層間絶縁層201に沿って膜状に形成されている。パッシベーション層125は、層間絶縁層201を介して、アクティブ領域111および外側領域112を選択的に被覆している。
パッシベーション層125は、アクティブ領域111からサイドウォール192を横切って外側領域112に引き出されている。パッシベーション層125は、サイドウォール192を被覆する上層構造の一部を形成している。
図23を参照して、パッシベーション層125は、外側領域112において、層間絶縁層201の上からアンカー孔205に入り込んでいる。パッシベーション層125は、アンカー孔205内において、SiC半導体層102の第1主面103(外側主面172)に接続されている。パッシベーション層125の外面においてアンカー孔205の上に位置する領域には、アンカー孔205に倣って窪んだリセス211が形成されている。
パッシベーション層125の上には、前述の樹脂層129が形成されている。樹脂層129は、パッシベーション層125に沿って膜状に形成されている。樹脂層129は、パッシベーション層125および層間絶縁層201を挟んで、アクティブ領域111および外側領域112を選択的に被覆している。
樹脂層129は、アクティブ領域111からサイドウォール192を横切って外側領域112に引き出されている。樹脂層129は、サイドウォール192を被覆する上層構造の一部を形成している。
図23を参照して、樹脂層129は、外側領域112においてパッシベーション層125のリセス211に入り込んだアンカー部を有している。このように、外側領域112には、樹脂層129の接続強度を高めるためのアンカー構造が形成されている。
アンカー構造は、外側領域112においてSiC半導体層102の第1主面103に形成された凹凸構造(Uneven Structure)を含む。凹凸構造(アンカー構造)は、より具体的には、外側主面172を被覆する層間絶縁層201を利用して形成された凹凸を含む。さらに具体的には、凹凸構造(アンカー構造)は、層間絶縁層201に形成されたアンカー孔205を含む。
樹脂層129は、このアンカー孔205に噛合っている。樹脂層129は、この形態では、パッシベーション層125を介してアンカー孔205に噛合っている。これにより、SiC半導体層102の第1主面103に対する樹脂層129の接続強度を高めることができるから、樹脂層129の剥離を抑制できる。
以上、SiC半導体装置101によってもSiC半導体装置1に対して述べた効果と同様の効果を奏することができる。また、SiC半導体装置101によれば、SiC半導体層102およびディープウェル領域165の間の境界領域(pn接合部)から、ゲートトレンチ142の底壁に対してSiC半導体層102の第2主面104側の領域に向けて空乏層を拡げることができる。
これにより、主面ソース電極層121およびドレイン電極層133の間を流れる短絡電流の電流経路を狭めることができる。また、SiC半導体層102およびディープウェル領域165の境界領域から拡がる空乏層により、帰還容量Crssを反比例的に低減できる。よって、短絡耐量を向上し、帰還容量Crssを低減できるSiC半導体装置101を提供できる。
SiC半導体層102およびディープウェル領域165の間の境界領域(pn接合部)から拡がる空乏層は、ゲートトレンチ142の底壁にオーバラップしてもよい。この場合、ディープウェル領域165の底部から拡がる空乏層が、ゲートトレンチ142の底壁にオーバラップしてもよい。
また、SiC半導体装置101によれば、SiC半導体層102において空乏層が占める領域を増加させることができるから、帰還容量Crssを反比例的に低減できる。帰還容量Crssは、ゲート電極層149およびドレイン電極層133の間の静電容量である。
また、SiC半導体装置101によれば、各ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離は、ほぼ一定である。これにより、各ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離にバラツキが生じるのを抑制できる。
よって、SiC半導体層102の耐圧(たとえば破壊耐量)が、ディープウェル領域165の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
また、SiC半導体装置101によれば、外側領域112にダイオード領域181が形成されている。このダイオード領域181は、主面ソース電極層121に電気的に接続されている。これにより、外側領域112で生じたアバランシェ電流を、ダイオード領域181を介して主面ソース電極層121に流し込むことができる。
つまり、外側領域112で生じたアバランシェ電流を、ダイオード領域181および主面ソース電極層121によって吸収できる。その結果、MISFETの動作の安定性を高めることができる。
また、SiC半導体装置101によれば、外側領域112に外側ディープウェル領域182が形成されている。これにより、外側領域112において、SiC半導体層102の耐圧を調整できる。
特に、SiC半導体装置101によれば、外側ディープウェル領域182は、ディープウェル領域165とほぼ等しい深さ位置に形成されている。より具体的には、外側ディープウェル領域182の底部は、ディープウェル領域165の底部とほぼ同一平面上に位置している。
外側ディープウェル領域182の底部およびSiC半導体層102の第2主面104の間の距離は、ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離とほぼ等しい。
これにより、外側ディープウェル領域182の底部およびSiC半導体層102の第2主面104の間の距離と、ディープウェル領域165の底部およびSiC半導体層102の第2主面104の間の距離との間で、バラツキが生じるのを抑制できる。
よって、SiC半導体層102の耐圧(たとえば破壊耐量)が、外側ディープウェル領域182の形態およびディープウェル領域165の形態によって制限を受けることを抑制できる。その結果、耐圧の向上を適切に図ることができる。
特に、SiC半導体装置101では、外側領域112をアクティブ領域111に対してSiC半導体層102の第2主面104側の領域に形成している。これにより、外側ディープウェル領域182の底部の位置を、適切に、ディープウェル領域165の底部の位置に近づけることができる。
つまり、外側ディープウェル領域182の形成時において、SiC半導体層102の第1主面103の表層部の比較的深い位置にp型不純物を導入する必要がなくなる。したがって、ディープウェル領域165の底部の位置に対して外側ディープウェル領域182の底部の位置が大きくずれ込むことを、適切に抑制できる。
しかも、SiC半導体装置101では、外側領域112の外側主面172が、ソーストレンチ155の底壁とほぼ同一平面上に位置している。これにより、等しいエネルギによってソーストレンチ155の底壁および外側領域112の外側主面172に対してp型不純物を導入する場合には、ディープウェル領域165および外側ディープウェル領域182をほぼ等しい深さ位置に形成できる。
その結果、ディープウェル領域165の底部の位置に対して外側ディープウェル領域182の底部の位置が大きくずれ込むことを、より一層適切に抑制できる。
また、SiC半導体装置101によれば、外側領域112にフィールドリミット構造183が形成されている。これにより、外側領域112において、フィールドリミット構造183による電界緩和効果を得ることができる。よって、SiC半導体層102の破壊耐量を適切に向上できる。
また、SiC半導体装置101によれば、アクティブ領域111が、台地状のアクティブ台地173として形成されている。アクティブ台地173は、アクティブ領域111のアクティブ主面171および外側領域112の外側主面172を接続するアクティブ側壁174を含む。
アクティブ主面171および外側主面172の間の領域には、アクティブ主面171および外側主面172の間の段差を緩和する段差緩和構造が形成されている。段差緩和構造は、サイドウォール192を含む。
これにより、アクティブ主面171および外側主面172の間の段差を適切に緩和できる。よって、サイドウォール192の上に形成される上層構造の平坦性を適切に高めることができる。SiC半導体装置101では、上層構造の一例として、層間絶縁層201、主面ソース電極層121、パッシベーション層125および樹脂層129が形成されている。
また、SiC半導体装置101によれば、外側領域112において、樹脂層129の接続強度を高めるためのアンカー構造が形成されている。アンカー構造は、外側領域112においてSiC半導体層102の第1主面103に形成された凹凸構造(Uneven Structure)を含む。
凹凸構造(アンカー構造)は、より具体的には、外側領域112においてSiC半導体層102の第1主面103に形成された層間絶縁層201を利用して形成された凹凸を含む。さらに具体的には、凹凸構造(アンカー構造)は、層間絶縁層201に形成されたアンカー孔205を含む。
樹脂層129は、このアンカー孔205に噛合っている。樹脂層129は、この形態では、パッシベーション層125を介して、アンカー孔205に噛合っている。これにより、SiC半導体層102の第1主面103に対する樹脂層129の接続強度を高めることができるから、樹脂層129の剥離を適切に抑制できる。
また、SiC半導体装置101によれば、ゲートトレンチ142にゲート絶縁層148を挟んでゲート電極層149が埋め込まれたトレンチゲート構造161が形成されている。このトレンチゲート構造161では、ゲート電極層149が、ゲートトレンチ142という限られたスペースにおいて低抵抗電極層167によって被覆されている。このような構造によれば、図25を用いて説明される効果を奏することができる。
図25は、ゲートトレンチ142内のシート抵抗を説明するためのグラフである。図25において縦軸はシート抵抗[Ω/□]を表しており、横軸は項目を表している。図25には、第1棒グラフBL1、第2棒グラフBL2および第3棒グラフBL3が示されている。
第1棒グラフBL1は、n型ポリシリコンが埋め込まれたゲートトレンチ142内のシート抵抗を表している。第2棒グラフBL2は、p型ポリシリコンが埋め込まれたゲートトレンチ142内のシート抵抗を表している。
第3棒グラフBL3は、ゲート電極層149(p型ポリシリコン)および低抵抗電極層167が埋め込まれたゲートトレンチ142内のシート抵抗を表している。ここでは、ポリサイド(シリサイド)の一例としてのTiSi(p型チタンシリサイド)からなる低抵抗電極層167が形成された場合について説明する。
第1棒グラフBL1を参照して、n型ポリシリコンが埋め込まれたゲートトレンチ142内のシート抵抗は、10Ω/□であった。第2棒グラフBL2を参照して、p型ポリシリコンが埋め込まれたゲートトレンチ142内のシート抵抗は、200Ω/□であった。第3棒グラフBL3を参照して、ゲート電極層149(p型ポリシリコン)および低抵抗電極層167が埋め込まれたゲートトレンチ142内のシート抵抗は、2Ω/□であった。
p型ポリシリコンは、n型ポリシリコンとは相異なる仕事関数を有している。p型ポリシリコンがゲートトレンチ142に埋め込まれた構造によれば、ゲート閾値電圧Vthを1V程度増加させることができる。
しかし、p型ポリシリコンは、n型ポリシリコンのシート抵抗よりも数十倍(ここでは20倍)高いシート抵抗を有している。そのため、ゲート電極層149の材料としてp型ポリシリコンを採用した場合、ゲートトレンチ142内の寄生抵抗(以下、単に「ゲート抵抗」という。)の増加に伴ってエネルギ損失が著しく増大する。
これに対して、ゲート電極層149(p型ポリシリコン)の上に低抵抗電極層167を有する構造によれば、低抵抗電極層167を形成しない場合と比較して、シート抵抗を100分の1以下に低下させることができる。つまり、低抵抗電極層167を有する構造によれば、n型ポリシリコンを含むゲート電極層149と比較して、シート抵抗を5分の1以下に低下させることができる。
このように、低抵抗電極層167を有する構造によれば、ゲート閾値電圧Vthを増加(たとえば1V程度増加)させながら、ゲートトレンチ142内のシート抵抗を低減できる。これにより、ゲート抵抗の低減を図ることができるから、トレンチゲート構造161に沿って電流を効率的に拡散させることができる。その結果、スイッチング遅延の短縮を図ることができる。
また、低抵抗電極層167を有する構造によれば、ボディ領域141のp型不純物濃度よびコンタクト領域164のp型不純物濃度を増加させなくて済む。よって、チャネル抵抗の増加を抑制しながら、ゲート閾値電圧Vthを適切に増加させることができる。
低抵抗電極層167は、TiSi、TiSi、NiSi、CoSi、CoSi、MoSiまたはWSiのうちの少なくとも1種を含むことができる。とりわけ、これらの種のうちのNiSi、CoSiおよびTiSiは、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層167を形成するポリサイド層として適している。
本願発明者らのさらなる検証の結果、TiSiを低抵抗電極層167の材料として採用した場合、低電界印加時においてゲートソース間のリーク電流の増加が観られた。これに対して、CoSiが採用された場合は、低電界印加時においてゲートソース間のリーク電流の増加は見受けられなかった。この点を考慮すると、低抵抗電極層167を形成するポリサイド層としては、CoSiが最も好ましいと考えられる。
さらに、SiC半導体装置101によれば、ゲート配線層150が低抵抗電極層167によって被覆されている。これにより、ゲート配線層150におけるゲート抵抗の低減も図ることができる。
特に、ゲート電極層149およびゲート配線層150が低抵抗電極層167によって被覆されている構造では、トレンチゲート構造161に沿って電流を効率的に拡散させることができる。よって、スイッチング遅延の短縮を適切に図ることができる。
図26は、図19に対応する領域の拡大図であって、本発明の第4実施形態に係るSiC半導体装置221を示す拡大図である。図27は、図26に示すXXVII-XXVII線に沿う断面図である。以下では、SiC半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図26および図27を参照して、SiC半導体装置221は、アクティブ領域111においてSiC半導体層102の第1主面103に形成された外側ゲートトレンチ222を含む。外側ゲートトレンチ222は、アクティブ領域111の周縁部に沿って帯状に延びる。
外側ゲートトレンチ222は、SiC半導体層102の第1主面103において外側ゲートフィンガー117の直下の領域に形成されている。外側ゲートトレンチ222は、外側ゲートフィンガー117に沿って延びている。
外側ゲートトレンチ222は、より具体的には、アクティブ領域111の内方領域を3方向から区画するように、SiC半導体層102の3つの側面105A,105B,105Dに沿って形成されている。外側ゲートトレンチ222は、アクティブ領域111の内方領域を取り囲む無端状(たとえば四角環状)に形成されていてもよい。
外側ゲートトレンチ222は、各ゲートトレンチ142のコンタクトトレンチ部144に連通している。これにより、外側ゲートトレンチ222およびゲートトレンチ142は、一つのトレンチによって形成されている。
外側ゲートトレンチ222には、ゲート配線層150が埋め込まれている。ゲート配線層150は、ゲートトレンチ142および外側ゲートトレンチ222の連通部においてゲート電極層149に接続されている。
外側ゲートトレンチ222には、ゲート配線層150を被覆する低抵抗電極層167が形成されている。この場合、ゲート電極層149を被覆する低抵抗電極層167およびゲート配線層150を被覆する低抵抗電極層167は、一つのトレンチ内に位置する。
以上、SiC半導体装置221によっても、SiC半導体装置101に対して述べた効果と同様の効果を奏することができる。また、SiC半導体装置221によれば、ゲート配線層150をSiC半導体層102の第1主面103の上に引き出す必要がない。
これにより、ゲートトレンチ142(外側ゲートトレンチ222)の開口エッジ部146において、ゲート配線層150がゲート絶縁層148を挟んでSiC半導体層102に対向することを抑制できる。その結果、ゲートトレンチ142(外側ゲートトレンチ222)の開口エッジ部146における電界の集中を抑制できる。
図28は、図22に対応する領域の拡大図であって、本発明の第5実施形態に係るSiC半導体装置231を示す拡大図である。以下では、SiC半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図28を参照して、SiCエピタキシャル層107は、この形態では、高濃度領域108、低濃度領域109、ならびに、高濃度領域108および低濃度領域109の間に介在する濃度勾配領域232を含む。
濃度勾配領域232は、SiCエピタキシャル層107において、アクティブ領域111に加えて外側領域112にも形成されている。濃度勾配領域232は、SiCエピタキシャル層107の全域に形成されている。
濃度勾配領域232は、高濃度領域108から低濃度領域109に向けてn型不純物濃度が漸減する濃度勾配を有している。換言すると、濃度勾配領域232は、低濃度領域109から高濃度領域108に向けてn型不純物濃度が漸増する濃度勾配を有している。濃度勾配領域232は、高濃度領域108および低濃度領域109の間の領域においてn型不純物濃度の急激な変動を抑制する。
SiCエピタキシャル層107が濃度勾配領域232を含む場合、高濃度領域108のn型不純物濃度は、低濃度領域109のn型不純物濃度の1.5倍以上5倍以下であることが好ましい。高濃度領域108のn型不純物濃度は、低濃度領域109のn型不純物濃度の3倍以上5倍以下であってもよい。
濃度勾配領域232の厚さは、0.5μm以上2.0μm以下であってもよい。濃度勾配領域232の厚さは、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下または1.5μm以上2.0μm以下であってもよい。
具体的な説明は省略されるが、前述のゲートトレンチ142、ソーストレンチ155、ディープウェル領域165、外側ディープウェル領域182等は、高濃度領域108に形成されている。
つまり、前述のゲートトレンチ142、ソーストレンチ155、ディープウェル領域165、外側ディープウェル領域182等は、SiC半導体層102において高濃度領域108および濃度勾配領域232の境界領域に対して第1主面103側の領域に形成されている。
以上、SiC半導体装置231によっても、SiC半導体装置101に対して述べた効果と同様の効果を奏することができる。
図29は、図19に対応する領域の拡大図であって、本発明の第6実施形態に係るSiC半導体装置241を示す拡大図である。以下では、SiC半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図29を参照して、ゲートトレンチ142は、この形態では、平面視において格子形状に形成されている。ゲートトレンチ142は、より具体的には、複数の第1ゲートトレンチ242および複数の第2ゲートトレンチ243を含む。複数の第1ゲートトレンチ242および複数の第2ゲートトレンチ243は、アクティブトレンチ部143を形成している。
複数の第1ゲートトレンチ242は、第2方向Yに間隔を空けて形成され、第1方向Xに沿って延びる帯状にそれぞれ形成されている。複数の第1ゲートトレンチ242は、平面視において全体としてストライプ状に形成されている。
各第1ゲートトレンチ242において長辺を形成する側壁は、SiC単結晶のa面によって形成されている。各第1ゲートトレンチ242において短辺を形成する側壁は、SiC単結晶のm面によって形成されている。
複数の第2ゲートトレンチ243は、第1方向Xに間隔を空けて形成され、第2方向Yに沿って延びる帯状にそれぞれ形成されている。複数の第2ゲートトレンチ243は、平面視において全体としてストライプ状に形成されている。
各第2ゲートトレンチ243において長辺を形成する側壁は、SiC単結晶のm面によって形成されている。各第2ゲートトレンチ243において短辺を形成する側壁は、SiC単結晶のa面によって形成されている。
複数の第1ゲートトレンチ242および複数の第2ゲートトレンチ243は、互いに交差している。これにより、平面視において格子形状の1つのゲートトレンチ142が形成されている。ゲートトレンチ142によって取り囲まれた領域には、複数のセル領域244が区画されている。
複数のセル領域244は、平面視において第1方向Xおよび第2方向Yに間隔を空けて行列状に配列されている。複数のセル領域244は、平面視において四角形状に形成されている。各セル領域244においてボディ領域141は、ゲートトレンチ142の側壁から露出している。ボディ領域141は、ゲートトレンチ142においてSiC単結晶のm面およびa面によって形成された側壁から露出している。
むろん、ゲートトレンチ142は、平面視において格子形状の一態様としてのハニカム形状に形成されていてもよい。この場合、複数のセル領域244は、第1方向Xおよび第2方向Yに間隔を空けて千鳥状に配列されていてもよい。また、この場合、複数のセル領域244は、平面視において六角形状に形成されていてもよい。
各ソーストレンチ155は、平面視において各セル領域244の中央部に形成されている。各ソーストレンチ155は、各セル領域244を第1方向Xに沿って切断したときに現れる切断面に1つ現れるパターンで形成されている。また、各ソーストレンチ155は、各セル領域244を第2方向Yに沿って切断したときに現れる切断面に1つ現れるパターンで形成されている。
各ソーストレンチ155は、より具体的には、平面視において四角形状に形成されている。各ソーストレンチ155の4つの側壁は、SiC単結晶のm面およびa面によって形成されている。
各ソーストレンチ155の平面形状は任意である。各ソーストレンチ155は、平面視において三角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。
図29のXX-XX線に沿う断面図は、図20に示す断面図に対応している。図29のXXI-XXI線に沿う断面図は、図21に示す断面図に対応している。
以上、SiC半導体装置241によっても、SiC半導体装置101に対して述べた効果と同様の効果を奏することができる。
本発明の実施形態について説明したが、本発明の実施形態は、さらに他の形態で実施することもできる。
前述の各実施形態では、SiC半導体層2,102の側面5A,105Aおよび側面5C,105CがSiC単結晶のa面に面し、側面5B,105Bおよび側面5D,105DがSiC単結晶のm面に面する形態について説明した。しかし、側面5A,105Aおよび側面5C,105CがSiC単結晶のm面に面し、側面5B,105Bおよび側面5D,105DがSiC単結晶のa面に面する形態が採用されてもよい。
前述の各実施形態では、連続的に延びる帯状の改質ライン22A〜22Dが形成された例について説明した。しかし、前述の各実施形態において破線帯状(破線状)の改質ライン22A〜22Dが形成されていてもよい。つまり、改質ライン22A〜22Dは、断続的に延びる帯状に形成されていてもよい。この場合、改質ライン22A〜22Dのうちの1つ、2つまたは3つが破線帯状に形成され、残りが帯状に形成されていてもよい。
前述の第3〜第6実施形態では、SiC単結晶のm軸方向([1−100]方向)に沿って延びる複数のゲートトレンチ142(第1ゲートトレンチ242)が形成された例について説明した。
しかし、SiC単結晶のa軸方向([11−20]方向)に沿って延びる複数のゲートトレンチ142(第1ゲートトレンチ242)が形成されてもよい。この場合、SiC単結晶のa軸方向([11−20]方向)に沿って延びる複数のソーストレンチ155が形成される。
前述の第3〜第6実施形態では、ソース電極層157がソース絶縁層156を挟んでソーストレンチ155に埋め込まれた例について説明した。しかし、ソース電極層157は、ソース絶縁層156を介さずにソーストレンチ155に直接埋め込まれていてもよい。
前述の第3〜第6実施形態では、ソース絶縁層156がソーストレンチ155の側壁および底壁に沿って形成された例について説明した。
しかし、ソース絶縁層156は、ソーストレンチ155の底壁を露出させるように、ソーストレンチ155の側壁に沿って形成されていてもよい。ソース絶縁層156は、ソーストレンチ155の底壁の一部を露出させるように、ソーストレンチ155の側壁および底壁に沿って形成されていてもよい。
また、ソース絶縁層156は、ソーストレンチ155の側壁を露出させるように、ソーストレンチ155の底壁に沿って形成されていてもよい。ソース絶縁層156は、ソーストレンチ155の側壁の一部を露出させるように、ソーストレンチ155の側壁および底壁に沿って形成されていてもよい。
前述の第3〜第6実施形態では、p型不純物が添加されたp型ポリシリコンを含むゲート電極層149およびゲート配線層150が形成された例について説明した。しかし、ゲート閾値電圧Vthの増加を重視しない場合には、ゲート電極層149およびゲート配線層150は、p型ポリシリコンに代えてまたはこれに加えて、n型不純物が添加されたn型ポリシリコンを含んでいてもよい。
この場合、低抵抗電極層167は、ゲート電極層149(n型ポリシリコン)において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、低抵抗電極層167は、n型ポリサイドを含んでいてもよい。このような構造の場合、ゲート抵抗の低減を図ることができる。
前述の第3〜第6実施形態において、n型のSiC半導体基板106に代えてp型のSiC半導体基板(106)が採用されてもよい。この構造によれば、MISFETに代えて、IGBT(Insulated Gate Bipolar Transistor)を提供できる。この場合、前述の各実施形態において、MISFETの「ソース」がIGBTの「エミッタ」に読み替えられ、MISFETの「ドレイン」がIGBTの「コレクタ」に読み替えられる。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、p型の部分がn型とされ、n型の部分がp型とされてもよい。
前述の各実施形態は、SiCとは異なる半導体材料を用いた半導体装置にも適用できる。SiCとは異なる半導体材料は、化合物半導体材料であってもよい。化合物半導体材料は、窒化ガリウム(GaN)および酸化ガリウム(Ga)のいずれか一方または双方であってもよい。
たとえば、前述の第3〜第6実施形態は、SiCに代えて化合物半導体材料が採用された縦型の化合物半導体MISFETを備えた化合物半導体装置であってもよい。化合物半導体では、p型不純物(アクセプタ)として、マグネシウムが採用されてもよい。また、n型不純物(ドナー)として、ゲルマニウム(Ge)、酸素(O)またはケイ素(Si)が採用されてもよい。
以下、この明細書および図面から抽出される特徴例を示す。
[A1]SiC単結晶を含み、素子形成面としての第1主面、前記第1主面の反対側の第2主面ならびに前記第1主面および前記第2主面を接続する側面を有するSiC半導体層と、前記SiC半導体層の前記側面に形成された粗面領域と、前記SiC半導体層の前記側面において前記粗面領域とは異なる領域に形成された滑面領域と、を含む、SiC半導体装置。
このSiC半導体装置によれば、粗面領域で生じる毛細管現象を滑面領域によって抑制できる。よって、SiC半導体層の側面において導電接合材の濡れ拡がりを抑制できる。
[A2]前記粗面領域は、前記SiC半導体層の前記第2主面側の領域に形成されており、前記滑面領域は、前記粗面領域に対して前記SiC半導体層の前記第1主面側の領域に形成されている、A1に記載のSiC半導体装置。
[A3]前記粗面領域は、前記側面において前記第1主面の接線方向に沿って帯状に延び、前記滑面領域は、前記側面において前記第1主面の接線方向に沿って帯状に延びている、A1またはA2に記載のSiC半導体装置。
[A4]前記粗面領域は、前記側面において前記SiC半導体層を取り囲む環状に延び、前記滑面領域は、前記側面において前記SiC半導体層を取り囲む環状に延びている、A1〜A3のいずれか1つに記載のSiC半導体装置。
[A5]前記粗面領域は、前記SiC単結晶とは異なる性質に改質された改質層を含み、前記滑面領域は、前記SiC単結晶の劈開面からなる、A1〜A4のいずれか1つに記載のSiC半導体装置。
[A6]前記改質層は、前記SiC半導体層の前記第1主面の法線方向にそれぞれ延び、前記SiC半導体層の前記第1主面の接線方向に互いに対向する複数の改質部を含む、A5に記載のSiC半導体装置。
[A7]前記SiC半導体層は、40μm以上200μm以下の厚さを有している、A1〜A6のいずれか1つに記載のSiC半導体装置。
[A8]前記SiC半導体層は、SiC半導体基板およびSiCエピタキシャル層を含み、前記SiCエピタキシャル層によって前記第1主面が形成された積層構造を有し、
前記粗面領域は、前記SiC半導体基板に形成されており、前記滑面領域は、前記SiCエピタキシャル層に形成されている、A1〜A7のいずれか1つに記載のSiC半導体装置。
[A9]前記滑面領域は、前記SiC半導体基板および前記SiCエピタキシャル層の境界を横切って前記SiC半導体基板および前記SiCエピタキシャル層に形成されている、A8に記載のSiC半導体装置。
[A10]前記粗面領域は、前記SiC半導体基板および前記SiCエピタキシャル層の境界に対して前記SiC半導体層の前記第2主面側の領域に形成されている、A8またはA9に記載のSiC半導体装置。
[A11]前記SiCエピタキシャル層は、前記SiC半導体基板の厚さ以下の厚さを有している、A8〜A10のいずれか1つに記載のSiC半導体装置。
[A12]前記SiC半導体基板は、40μm以上150μm以下の厚さを有し、
前記SiCエピタキシャル層は、1μm以上50μm以下の厚さを有している、A8〜A11のいずれか1つに記載のSiC半導体装置。
[A13]前記SiC単結晶は、六方晶からなる、A1〜A12のいずれか1つに記載のSiC半導体装置。
[A14]前記SiC単結晶は、2H(Hexagonal)−SiC単結晶、4H−SiC単結晶または6H−SiC単結晶からなる、A13に記載のSiC半導体装置。
[A15]前記SiC半導体層の前記第1主面は、前記SiC単結晶のc面に面している、A13またはA14に記載のSiC半導体装置。
[A16]前記SiC半導体層の前記第1主面は、前記SiC単結晶のc面に対して0°以上10°以下の角度で傾斜したオフ角を有している、A13〜A15のいずれか1つに記載のSiC半導体装置。
[A17]前記オフ角は、5°以下の角度である、A16に記載のSiC半導体装置。
[A18]前記オフ角は、0°を超えて4°未満の角度である、A16またはA17に記載のSiC半導体装置。
[B1]SiC単結晶を含み、実装面、前記実装面の反対側の非実装面、ならびに、前記実装面および前記非実装面を接続し、前記実装面側の領域に形成された粗面領域および前記粗面領域に対して前記非実装面側の領域に形成された滑面領域を含む側面を有するSiC半導体層を含む、SiC半導体装置。
このSiC半導体装置によれば、粗面領域で生じる毛細管現象を滑面領域によって抑制できる。よって、SiC半導体層の側面において導電接合材の濡れ拡がりを抑制できる。特に、SiC半導体層の非実装面の領域に形成された滑面領域によれば、非実装面への導電接合材の回り込みを適切に抑制できる。よって、導電接合材の濡れ拡がりに起因する短絡を適切に抑制できる。
[C1]SiC単結晶を含み、素子形成面としての第1主面、前記第1主面の反対側の第2主面ならびに前記第1主面および前記第2主面を接続する側面を有するSiC半導体層と、絶縁材料を含み、前記SiC半導体層の前記第1主面を被覆し、前記SiC半導体層の前記側面に対して面一に形成された絶縁側面を有する絶縁層と、前記SiC半導体層の前記側面に形成された粗面領域と、前記SiC半導体層の前記側面において前記粗面領域とは異なる領域に形成された滑面領域と、前記絶縁層の上に形成された電極と、前記SiC半導体層の前記側面に形成され、前記SiC単結晶とは異なる性質に改質された改質層と、を含む、SiC半導体装置。
このSiC半導体装置によれば、粗面領域で生じる毛細管現象を滑面領域によって抑制できる。よって、SiC半導体層の側面において導電接合材の濡れ拡がりを抑制できる。しかも、SiC半導体層の第1主面には、SiC半導体層の側面に面一に形成された絶縁側面を有する絶縁層が形成されている。これにより、導電接合材の濡れ拡がりを抑制しながら、絶縁層によってSiC半導体層の側面および電極の間の絶縁性を高めることができる。これにより、導電接合材の濡れ拡がりに起因する短絡を適切に抑制できる。
[C2]SiC単結晶を含み、素子形成面としての第1主面、前記第1主面の反対側の第2主面ならびに前記第1主面および前記第2主面を接続する側面を有するSiC半導体層と、絶縁材料を含み、前記SiC半導体層の前記第1主面を被覆し、前記SiC半導体層の前記側面に対して面一に形成された絶縁側面を有する絶縁層と、前記SiC半導体層の前記側面において前記SiC半導体層の前記第2主面側の領域に形成された粗面領域と、前記SiC半導体層の前記側面において前記粗面領域に対して前記SiC半導体層の前記第1主面側の領域に形成された滑面領域と、前記絶縁層の上に形成された電極と、前記SiC半導体層の前記側面に形成され、前記SiC単結晶とは異なる性質に改質された改質層と、を含む、SiC半導体装置。
このSiC半導体装置によれば、粗面領域で生じる毛細管現象を滑面領域によって抑制できるから、SiC半導体層の側面において導電接合材の濡れ拡がりを抑制できる。特に、SiC半導体層の第1主面側の領域に形成された滑面領域によれば、SiC半導体層の第1主面への導電接合材の回り込みを適切に抑制できる。
しかも、SiC半導体層の第1主面には、SiC半導体層の側面に面一に形成された絶縁側面を有する絶縁層が形成されている。これにより、SiC半導体層の第1主面への導電接合材の回り込みを抑制しながら、絶縁層によってSiC半導体層の側面および電極の間の絶縁性を高めることができる。これにより、導電接合材の濡れ拡がりに起因する短絡を適切に抑制できる。
[C3]前記絶縁層は、前記滑面領域に対して面一に形成されている、C1またはC2に記載のSiC半導体装置。
[D1]SiC単結晶を含み、実装面、前記実装面の反対側の非実装面、ならびに、前記実装面および前記非実装面を接続し、粗面領域および前記粗面領域とは異なる領域に形成された滑面領域を含む側面を有するSiC半導体層と、前記SiC半導体層の前記非実装面を被覆し、前記SiC半導体層の前記側面に対して面一に形成された絶縁側面を有する絶縁層と、を含む、SiC半導体装置。
このSiC半導体装置によれば、粗面領域で生じる毛細管現象を滑面領域によって抑制できる。よって、SiC半導体層の側面において導電接合材の濡れ拡がりを抑制できる。しかも、SiC半導体装置の非実装面には、SiC半導体層の側面に面一に形成された絶縁側面を有する絶縁層が形成されている。これにより、導電接合材の濡れ拡がりを抑制しながら、絶縁層によってSiC半導体層の側面および電極の間の絶縁性を高めることができる。これにより、導電接合材の濡れ拡がりに起因する短絡を適切に抑制できる。
[D2]SiC単結晶を含み、実装面、前記実装面の反対側の非実装面、ならびに、前記実装面および前記非実装面を接続し、前記実装面側の領域に形成された粗面領域および前記粗面領域に対して前記非実装面側の領域に形成された滑面領域を含む側面を有するSiC半導体層と、前記SiC半導体層の前記非実装面を被覆し、前記SiC半導体層の前記側面に対して面一に形成された絶縁側面を有する絶縁層と、を含む、SiC半導体装置。
このSiC半導体装置によれば、粗面領域で生じる毛細管現象を滑面領域によって抑制できる。よって、SiC半導体層の側面において導電接合材の濡れ拡がりを抑制できる。特に、SiC半導体層の第1主面側の領域に形成された滑面領域によれば、SiC半導体層の第1主面への導電接合材の回り込みを適切に抑制できる。
しかも、SiC半導体層の第1主面には、側面に面一に形成された絶縁側面を有する絶縁層が形成されている。これにより、SiC半導体層の第1主面への導電接合材の回り込みを抑制しながら、絶縁層によってSiC半導体層の側面および電極の間の絶縁性を高めることができる。これにより、導電接合材の濡れ拡がりに起因する短絡を適切に抑制できる。
[D3]前記絶縁層は、前記滑面領域に対して面一に形成されている、D1またはD2に記載のSiC半導体装置。
[E1]六方晶からなるSiC単結晶を含み、実装面、前記実装面の反対側の非実装面、前記SiC単結晶のm面に面する第1側面、および、前記SiC単結晶のa面に面する第2側面を有するSiC半導体層と、前記SiC単結晶とは異なる性質に改質された第1改質層を含み、第1専有割合で前記SiC半導体層の前記第1側面に形成された第1粗面領域と、前記SiC単結晶とは異なる性質に改質された第2改質層を含み、前記第1専有割合未満の第2専有割合で前記SiC半導体層の前記第2側面に形成された第2粗面領域と、を含む、SiC半導体装置。
SiC単結晶は、c面(シリコン面)をc軸から見た平面視においてSi原子の最近接原子方向に沿って割れ易く、最近接原子方向の交差方向に沿って割れ難いという物性を有している。最近接原子方向は、a軸方向およびその等価方向である。最近接原子方向の交差方向は、m軸方向およびその等価方向である。
したがって、SiC単結晶の最近接原子方向に沿う結晶面に対しては、比較的割れ易い性質を有しているから、比較的大きい専有割合を有する改質層を形成しなくてもSiC単結晶を適切に切断できる。最近接原子方向に沿う結晶面は、m面およびその等価面である。
これにより、SiC単結晶のm面に面する側面において第1専有割合で形成された第1粗面領域、および、SiC単結晶のa面に面する側面において第1専有割合未満の第2専有割合で形成された第2粗面領域を有するSiC半導体装置を提供できる。よって、第1側面および第2側面において毛細管現象が発生する領域を低減できるから、導電接合材の濡れ拡がりを適切に抑制できる。
この明細書は、第1〜第6実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第1〜第6実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第1〜第6実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
1 SiC半導体装置
2 SiC半導体層
3 SiC半導体層の第1主面
4 SiC半導体層の第2主面
5A SiC半導体層の側面
5B SiC半導体層の側面
5C SiC半導体層の側面
5D SiC半導体層の側面
6 SiC半導体基板
7 SiCエピタキシャル層
20A 粗面領域
20B 粗面領域
20C 粗面領域
20D 粗面領域
21A 滑面領域
21B 滑面領域
21C 滑面領域
21D 滑面領域
22A 改質ライン
22B 改質ライン
22C 改質ライン
22D 改質ライン
28 a面改質部(改質部)
29 m面改質部(改質部)
81 SiC半導体装置
101 SiC半導体装置
102 SiC半導体層
103 SiC半導体層の第1主面
104 SiC半導体層の第2主面
105A SiC半導体層の側面
105B SiC半導体層の側面
105C SiC半導体層の側面
105D SiC半導体層の側面
106 SiC半導体基板
107 SiCエピタキシャル層
θ オフ角

Claims (26)

  1. SiC単結晶を含み、実装面、前記実装面の反対側の素子形成面としての非実装面、ならびに、前記実装面および前記非実装面を接続する側面を有し、かつ、前記実装面および前記側面の一部を形成するSiC半導体基板、ならびに、前記非実装面および前記側面の一部を形成するSiCエピタキシャル層を含む積層構造を有するSiC半導体層と、
    前記側面のうち前記SiC半導体基板からなる部分に前記非実装面から前記実装面側に間隔を空けて形成され、前記SiCエピタキシャル層を露出させる粗面領域と、
    前記側面の前記非実装面側の表層部において前記SiCエピタキシャル層からなる部分に形成された滑面領域と、を含む、SiC半導体装置。
  2. 前記粗面領域は、前記側面において前記実装面側の領域に形成されている、請求項1に記載のSiC半導体装置。
  3. 前記粗面領域は、前記側面において前記実装面から前記非実装面側に間隔を空けて形成されている、請求項1または2に記載のSiC半導体装置。
  4. 前記滑面領域は、前記側面の前記非実装面側の表層部に加えて、前記側面前記実装面の表層部に形成されている、請求項1〜のいずれか一項に記載のSiC半導体装置。
  5. 前記粗面領域は、前記側面において前記実装面の接線方向に沿って帯状に延びている、請求項1〜のいずれか一項に記載のSiC半導体装置。
  6. 前記粗面領域は、前記側面において前記SiC半導体層を取り囲む環状に延びている、請求項1〜のいずれか一項に記載のSiC半導体装置。
  7. 前記滑面領域は、前記側面において前記実装面の接線方向に沿って帯状に延びている、請求項1〜のいずれか一項に記載のSiC半導体装置。
  8. 前記滑面領域は、前記側面において前記SiC半導体層を取り囲む環状に延びている、請求項1〜のいずれか一項に記載のSiC半導体装置。
  9. 前記粗面領域は、前記SiC単結晶とは異なる性質に改質された改質層を含み、
    前記滑面領域は、前記SiC単結晶の結晶面からなる、請求項1〜のいずれか一項に記載のSiC半導体装置。
  10. 前記SiC半導体層は、40μm以上200μm以下の厚さを有している、請求項1〜のいずれか一項に記載のSiC半導体装置。
  11. 前記滑面領域は、前記SiC半導体基板および前記SiCエピタキシャル層の境界を横切って前記SiC半導体基板および前記SiCエピタキシャル層に形成されている、請求項1〜10のいずれか一項に記載のSiC半導体装置。
  12. 前記粗面領域は、前記SiC半導体基板および前記SiCエピタキシャル層の境界に対して前記SiC半導体層の前記非実装面側の領域に形成されている、請求項1〜11のいずれか一項に記載のSiC半導体装置。
  13. 前記SiCエピタキシャル層は、前記SiC半導体基板の厚さ以下の厚さを有している、請求項12のいずれか一項に記載のSiC半導体装置。
  14. 前記SiC半導体基板は、40μm以上150μm以下の厚さを有し、
    前記SiCエピタキシャル層は、1μm以上50μm以下の厚さを有している、請求項13のいずれか一項に記載のSiC半導体装置。
  15. 前記SiC単結晶は、六方晶からなる、請求項1〜14のいずれか一項に記載のSiC半導体装置。
  16. 前記SiC単結晶は、2H(Hexagonal)−SiC単結晶、4H−SiC単結晶または6H−SiC単結晶からなる、請求項15に記載のSiC半導体装置。
  17. 前記SiC半導体層の前記実装面は、前記SiC単結晶のc面に面している、請求項15または16に記載のSiC半導体装置。
  18. 前記SiC半導体層の前記実装面は、前記SiC単結晶のc面に対して0°以上10°以下の角度で傾斜したオフ角を有している、請求項1517のいずれか一項に記載のSiC半導体装置。
  19. 前記オフ角は、5°以下の角度である、請求項18に記載のSiC半導体装置。
  20. 前記オフ角は、0°を超えて4°未満の角度である、請求項18または19に記載のSiC半導体装置。
  21. 前記側面は、劈開面からなる、請求項1〜20のいずれか一項に記載のSiC半導体装置。
  22. 前記実装面は、研削面からなる、請求項1〜21のいずれか一項に記載のSiC半導体装置。
  23. 前記実装面の全域を被覆する実装電極をさらに含む、請求項1〜22のいずれか一項に記載のSiC半導体装置。
  24. 前記SiC半導体層の前記非実装面を被覆する絶縁層をさらに含む、請求項1〜23のいずれか一項に記載のSiC半導体装置。
  25. 前記絶縁層は、前記滑面領域に連なる絶縁側面を有している、請求項24に記載のSiC半導体装置。
  26. 前記非実装面に形成された半導体素子と、
    前記絶縁層の上に形成され、前記半導体素子に電気的に接続された電極と、をさらに含む、請求項24または25に記載のSiC半導体装置。
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