CN112640048A - SiC半导体装置 - Google Patents

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CN112640048A
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sic semiconductor
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main surface
sic
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上野真弥
中野佑纪
春山沙和
川上泰宏
中泽成哉
久津间保德
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Rohm Co Ltd
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    • H01L2224/29111—Tin [Sn] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29113—Bismuth [Bi] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29118—Zinc [Zn] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/2912—Antimony [Sb] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29155—Nickel [Ni] as principal constituent
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    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344—Gold [Au] as principal constituent
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    • H01L2224/29099—Material
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    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Abstract

一种SiC半导体装置，其包含SiC半导体层和多个改质线，上述SiC半导体层包含SiC单晶、且具有作为元件形成面的第一主面、上述第一主面的相反侧的第二主面、以及连接上述第一主面和上述第二主面的多个侧面，多个上述改质线在上述SiC半导体层的各上述侧面各形成1层、分别沿上述SiC半导体层的上述第一主面的切线方向以带状延伸、且被改质为与上述SiC单晶不同的性质。

Description

SiC半导体装置
技术领域
本发明涉及SiC半导体装置。
背景技术
近年来，称为隐形切割法的SiC半导体晶圆的加工方法受到关注。隐形切割法中，对SiC半导体晶圆选择性照射激光后，沿经激光照射的部分而将SiC 半导体晶圆切断。根据该方法，不使用切割刀片等切断构件即能够将具有较高硬度的SiC半导体晶圆切断，因而能够缩短制造时间。
专利文献1公开了利用隐形切割法的SiC半导体装置的制造方法。专利文献1的制造方法中，在从SiC半导体晶圆切出的SiC半导体层的各侧面的整个区域形成了多行的改质区域(改质层)。多行的改质区域沿SiC半导体层的主面的切线方向延伸，且在SiC半导体层的主面的法线方向上留有间隔地形成。
现有技术文献
专利文献
专利文献1：日本特开2012-146878号公报
发明内容
发明所要解决的课题
改质线通过将SiC半导体层的SiC单晶改质成其他性质而形成。因此，考虑到由于改质线而对SiC半导体层造成的影响，并不希望在SiC半导体层的侧面的整个区域形成多个改质线。作为由于改质线而对SiC半导体层造成的影响，可例示由改质线导致的SiC半导体层的电特性的改变、以改质线作为起点的 SiC半导体层的裂纹的产生等。
本发明的一个实施方式提供能够减小由于改质线而对SiC半导体层造成的影响的SiC半导体装置。
用于解决课题的方法
本发明的一个实施方式提供一种SiC半导体装置，其包含SiC半导体层以及多个改质线，上述SiC半导体层包含SiC单晶、且具有作为元件形成面的第一主面、上述第一主面的相反侧的第二主面、以及连接上述第一主面和上述第二主面的多个侧面，多个上述改质线在上述SiC半导体层的各上述侧面各形成 1层、分别沿上述SiC半导体层的上述第一主面的切线方向以带状延伸、且被改质为与上述SiC单晶不同的性质。
根据上述SiC半导体装置，在SiC半导体层的各侧面仅形成1个改质线。因此，能够减小由于改质线而对SiC半导体层造成的影响。
本发明中的上述或其他的目的、特征以及效果可通过参照附图而在下文中描述的实施方式的说明来明确。
附图说明
[图1]图1是示出本发明的实施方式中所应用的4H-SiC单晶的晶胞的图。
[图2]图2是示出图1所示的晶胞的硅面的平面图。
[图3]图3是从一个角度观察本发明的第一实施方式的SiC半导体装置的立体图，且是示出改质线的第1形态例的立体图。
[图4]图4是从另一角度观察图3所示的SiC半导体装置的立体图。
[图5]图5是图3所示的区域V的放大图。
[图6]图6是图3所示的区域VI的放大图。
[图7]图7是图3所示的SiC半导体装置的平面图。
[图8]图8是沿图7所示的VIII-VIII线的截面图。
[图9]图9是示出图3所示的SiC半导体装置的制造中所使用的SiC半导体晶圆的立体图。
[图10A]图10A是示出图3所示的SiC半导体装置的制造方法的一例的截面图。
[图10B]图10B是示出图10A之后的工序的图。
[图10C]图10C是示出图10B之后的工序的图。
[图10D]图10D是示出图10C之后的工序的图。
[图10E]图10E是示出图10D之后的工序的图。
[图10F]图10F是示出图10E之后的工序的图。
[图10G]图10G是示出图10F之后的工序的图。
[图10H]图10H是示出图10G之后的工序的图。
[图10I]图10I是示出图10H之后的工序的图。
[图10J]图10J是示出图10I之后的工序的图。
[图10K]图10K是示出图10J之后的工序的图。
[图10L]图10L是示出图10K之后的工序的图。
[图10M]图10M是示出图10L之后的工序的图。
[图11]图11是透过密封树脂而示出安装了图3所示的SiC半导体装置的半导体封装的立体图。
[图12]图12是具体示出图11所示的SiC半导体装置的安装状态的立体图。
[图13A]图13A是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第2形态例的立体图。
[图13B]图13B是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第3形态例的立体图。
[图13C]图13C是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第4形态例的立体图。
[图13D]图13D是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第5形态例的立体图。
[图13E]图13E是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第6形态例的立体图。
[图13F]图13F是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第7形态例的立体图。
[图13G]图13G是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第8形态例的立体图。
[图13H]图13H是从一个角度观察图3所示的SiC半导体装置的立体图，且是示出改质线的第9形态例的立体图。
[图13I]图13I是从另一角度观察图13H所示的SiC半导体装置的立体图。
[图13J]图13J是图13H所示的区域XIIIJ的放大图。
[图13K]图13K是图13H所示的区域XIIIK的放大图。
[图13L]图13L是SiC半导体晶圆结构的部分截面图，且是用于说明图10K 的工序中所形成的改质线的第1形态例的部分截面图。
[图13M]图13M是SiC半导体晶圆结构的部分截面图，且是用于说明图 10K的工序中所形成的改质线的第2形态例的部分截面图。
[图13N]图13N是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第10形态例的立体图。
[图13O]图13O是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第11形态例的立体图。
[图13P]图13P是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第12形态例的立体图。
[图13Q]图13Q是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第13形态例的立体图。
[图13R]图13R是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第14形态例的立体图。
[图13S]图13S是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第15形态例的立体图。
[图13T]图13T是从一个角度观察图3所示的SiC半导体装置的立体图，且是示出改质线的第16形态例的立体图。
[图13U]图13U是从另一角度观察图3所示的SiC半导体装置的立体图。
[图13V]图13V是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第17形态例的立体图。
[图13W]图13W是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第18形态例的立体图。
[图13X]图13X是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第19形态例的立体图。
[图13Y]图13Y是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第20形态例的立体图。
[图13Z]图13Z是示出图3所示的SiC半导体装置的立体图，且是示出改质线的第21形态例的立体图。
[图14]图14是示出本发明的第二实施方式的SiC半导体装置的立体图，且是示出应用了第1形态例的改质线的结构的立体图。
[图15]图15是从一个角度观察本发明的第三实施方式的SiC半导体装置的立体图，且是示出应用了第1形态例的改质线的结构的立体图。
[图16]图16是从另一角度观察图15所示的SiC半导体装置的立体图。
[图17]图17是示出图15所示的SiC半导体装置的平面图。
[图18]图18是从图17去掉树脂层后的平面图。
[图19]图19是图18所示的区域XIX的放大图，且是用于说明SiC半导体层的第一主面的结构的图。
[图20]图20是沿图19所示的XX-XX线的截面图。
[图21]图21是沿图19所示的XXI-XXI线的截面图。
[图22]图22是图20所示的区域XXII的放大图。
[图23]图23是沿图18所示的XXIII-XXIII线的截面图。
[图24]图24是图23所示的区域XXIV的放大图。
[图25]图25是用于说明薄层电阻的图表。
[图26]图26是与图19相对应的区域的放大图，且是示出本发明的第四实施方式的SiC半导体装置的放大图。
[图27]图27是沿图26所示的XXVII-XXVII线的截面图。
[图28]图28是与图22相对应的区域的放大图，且是示出本发明的第五实施方式的SiC半导体装置的放大图。
[图29]图29是与图19相对应的区域的放大图，且是示出本发明的第六实施方式的SiC半导体装置的放大图。
具体实施方式
本发明的实施方式中，应用由六方晶构成的SiC(碳化硅)单晶。由六方晶构成的SiC单晶根据原子排列的周期具有包括2H(六方晶)-SiC单晶、4H-SiC 单晶以及6H-SiC单晶在内的多种多型体。本发明的实施方式中，对于应用 4H-SiC单晶的例子进行说明，但并非将其他多型体从本发明中排除。
以下，对4H-SiC单晶的结晶结构进行说明。图1是示出本发明的实施方式中所应用的4H-SiC单晶的晶胞(以下，简称为“晶胞”。)的图。图2是示出图1所示的晶胞的硅面的平面图。
参照图1和图2，晶胞包含4个C原子相对于1个Si原子以四面体排列(正四面体排列)的关系结合而成的四面体结构。晶胞具有四面体结构进行4个周期层叠的原子排列。晶胞具有六棱柱结构，上述六棱柱结构具有正六边形的硅面、正六边形的碳面以及连接硅面和碳面的6个侧面。
硅面是由Si原子终止的端面。硅面中，在正六边形的6个顶点分别存在1 个Si原子，在正六边形的中心存在1个Si原子。碳面是由C原子终止的端面。碳面中，在正六边形的6个顶点分别存在1个C原子，在正六边形的中心存在1个C原子。
晶胞的晶面由包括a1轴、a2轴、a3轴和c轴在内的4个坐标轴(a1、a2、 a3、c)定义。4个坐标轴中的a3的值取-(a1+a2)的值。以下，以作为六方晶的端面的一例的硅面为基准，对4H-SiC单晶的晶面进行说明。
从c轴观察硅面的平面视图中，以位于中心的Si原子为基准，a1轴、a2 轴和a3轴分别沿最邻近的Si原子的排列方向(以下，简称为“最邻近原子方向”。)设定。a1轴、a2轴和a3轴分别依照Si原子的排列各错开120°角度而设定。
以位于中心的Si原子为基准，c轴设定在硅面的法线方向上。硅面为(0001) 面。碳面为(000-1)面。从c轴观察硅面的平面视图中，六棱柱的侧面包含沿最邻近原子方向的6个晶面。更具体而言，从c轴观察硅面的平面视图中，六棱柱的侧面包含各自含有2个最邻近的Si原子的6个晶面。
从c轴观察硅面的平面视图中，晶胞的侧面从a1轴的前端开始按照顺时针方向包含(1-100)面、(0-110)面、(-1010)面、(-1100)面、(01-10)面和(10-10) 面。
从c轴观察硅面的平面视图中，晶胞中不通过中心的对角面包含沿与最邻近原子方向交叉的交叉方向的6个晶面。以位于中心的Si原子为基准观察时，最邻近原子方向的交叉方向成为最邻近原子方向的正交方向。更具体而言，晶胞中不通过中心的对角面包含各自含有2个非最邻近的Si原子的6个晶面。
从c轴观察硅面的平面视图中，晶胞中不通过中心的对角面包含(11-20) 面、(1-210)面、(-2110)面、(-1-120)面、(-12-10)面和(2-1-10)面。
晶胞的结晶方向由晶面的法线方向定义。(1-100)面的法线方向为[1-100] 方向。(0-110)面的法线方向为[0-110]方向。(-1010)面的法线方向为[-1010]方向。 (-1100)面的法线方向为[-1100]方向。(01-10)面的法线方向为[01-10]方向。 (10-10)面的法线方向为[10-10]方向。
(11-20)面的法线方向为[11-20]方向。(1-210)面的法线方向为[1-210]方向。 (-2110)面的法线方向为[-2110]方向。(-1-120)面的法线方向为[-1-120]方向。 (-12-10)面的法线方向为[-12-10]方向。(2-1-10)面的法线方向为[2-1-10]方向。
六方晶为6重对称，每60°具有等效的晶面和等效的结晶方向。例如，(1-100) 面、(0-110)面、(-1010)面、(-1100)面、(01-10)面和(10-10)面形成了等效的晶面。此外，(11-20)面、(1-210)面、(-2110)面、(-1-120)面、(-12-10)面和(2-1-10)面形成了等效的晶面。
此外，[1-100]方向、[0-110]方向、[-1010]方向、[-1100]方向、[01-10]方向和[10-10]方向形成了等效的结晶方向。此外，[11-20]方向、[1-210]方向、[-2110] 方向、[-1-120]方向、[-12-10]方向和[2-1-10]方向形成了等效的结晶方向。
c轴为[0001]方向([000-1]方向)。a1轴为[2-1-10]方向([-2110]方向)。a2轴为[-12-10]方向([1-210]方向)。a3轴为[-1-120]方向([11-20]方向)。
方向和[000-1]方向称为c轴。(0001)面和(000-1)面称为c面。[11-20] 方向和[-1-120]方向称为a轴。(11-20)面和(-1-120)面称为a面。[1-100]方向和 [-1100]方向称为m轴。(1-100)面和(-1100)面称为m面。
图3是从一个角度观察到的本发明的第一实施方式的SiC半导体装置1 的立体图，且是示出改质线22A～22D(粗糙面区域20A～20D和光滑面区域 21A～21D)的第1形态例的立体图。图4是从另一角度观察到的图3所示的SiC 半导体装置1的立体图。图5是图3所示的区域V的放大图。图6是图3所示的区域VI的放大图。图7是图3所示的SiC半导体装置1的平面图。图8 是沿图7所示的VIII-VIII线的截面图。
参照图3～图8，SiC半导体装置1包含SiC半导体层2。SiC半导体层2 包含作为由六方晶构成的SiC单晶的一例的4H-SiC单晶。SiC半导体层2以长方体形状的芯片状形成。
SiC半导体层2具有一侧的第一主面3、另一侧的第二主面4、以及连接第一主面3和第二主面4的侧面5A、5B、5C、5D。第一主面3和第二主面4 在从它们的法线方向Z观察的平面视图(以下，简称为“平面视图”。)中以四边形(这里为正方形)形成。
第一主面3是形成有功能设备(半导体元件)的设备面。第二主面4由具有研磨痕的研磨面构成。侧面5A～5D分别由面向SiC单晶的晶面的平滑的解理面构成。侧面5A～5D没有研磨痕。
SiC半导体层2的第一主面3在该方式(in this embodiment)中作为非安装面来形成。SiC半导体层2的第二主面4在该方式中作为安装面来形成。在SiC 半导体层2被安装于连接对象物的情况下，SiC半导体层2以使第二主面4相对的姿势安装于连接对象物。作为连接对象物，可例示电子部件、引脚框架、电路基板等。
SiC半导体层2的厚度TL可以为40μm以上200μm以下。厚度TL可以为40μm以上60μm以下、60μm以上80μm以下、80μm以上100μm以下、100μm 以上120μm以下、120μm以上140μm以下、140μm以上160μm以下、160μm 以上180μm以下、或180μm以上200μm以下。厚度TL优选为60μm以上150μm 以下。
第一主面3和第二主面4在该方式中面向SiC单晶的c面。第一主面3面向(0001)面(硅面)。第二主面4面向SiC单晶的(000-1)面(碳面)。
第一主面3和第二主面4相对于SiC单晶的c面具有在[11-20]方向上以 10°以下的角度倾斜的偏角θ。法线方向Z相对于SiC单晶的c轴([0001]方向) 仅倾斜偏角θ的量。
偏角θ可以为0°以上5.0°以下。偏角θ可以设定在0°以上1.0°以下、1.0°以上1.5°以下、1.5°以上2.0°以下、2.0°以上2.5°以下、2.5°以上3.0°以下、3.0°以上3.5°以下、3.5°以上4.0°以下、4.0°以上4.5°以下、或4.5°以上5.0°以下的角度范围。偏角θ优选大于0°。偏角θ可以小于4.0°。
偏角θ可以设定在3.0°以上4.5°以下的角度范围。该情况下，偏角θ优选设定在3.0°以上3.5°以下、或3.5°以上4.0°以下的角度范围。偏角θ可以设定在1.5°以上3.0°以下的角度范围。该情况下，偏角θ优选设定在1.5°以上2.0°以下、或2.0°以上2.5°以下的角度范围。
侧面5A～5D的长度分别可以为0.5mm以上10mm以下。侧面5A～5D的表面积在该方式中彼此相同。第一主面3和第二主面4在平面视图中以长方形形成的情况下，侧面5A、5C的表面积可以小于侧面5B、5D的表面积，也可以大于侧面5B、5D的表面积。
侧面5A和侧面5C在该方式中沿第一方向X延伸，且在与第一方向X交叉的第二方向Y上彼此相对。侧面5B和侧面5D在该方式中沿第二方向Y延伸，且在第一方向X上彼此相对。更具体而言，第二方向Y是与第一方向X 正交的方向。
第一方向X在该方式中被设定为SiC单晶的m轴方向([1-100]方向)。第二方向Y被设定为SiC单晶的a轴方向([11-20]方向)。
侧面5A和侧面5C由SiC单晶的a面形成，且在a轴方向上彼此相对。侧面5A由SiC单晶的(-1-120)面形成。侧面5C由SiC单晶的(11-20)面形成。以第一主面3的法线作为基准时，侧面5A和侧面5C可以形成相对于法线朝向SiC单晶的c轴方向([0001]方向)倾斜的倾斜面。
该情况下，在将第一主面3的法线设为0°时，侧面5A和侧面5C可以相对于第一主面3的法线以与偏角θ相对应的角度倾斜。与偏角θ相对应的角度可以与偏角θ相等，也可以为大于0°且小于偏角θ的角度。
侧面5B和侧面5D由SiC单晶的m面形成，且在m轴方向上彼此相对。侧面5B由SiC单晶的(-1100)面形成。侧面5D由SiC单晶的(1-100)面形成。侧面5B和侧面5D沿第一主面3的法线进行平面延伸。更具体而言，侧面5B 和侧面5D相对于第一主面3和第二主面4大致垂直地形成。
SiC半导体层2在该方式中具有包含n+型SiC半导体基板6和n型SiC外延层7的层叠结构。由SiC半导体基板6形成SiC半导体层2的第二主面4。由SiC外延层7形成SiC半导体层2的第一主面3。由SiC半导体基板6和SiC 外延层7形成SiC半导体层2的侧面5A～5D。
SiC外延层7的n型杂质浓度为SiC半导体基板6的n型杂质浓度以下。更具体而言，SiC外延层7的n型杂质浓度小于SiC半导体基板6的n型杂质浓度。SiC半导体基板6的n型杂质浓度可以为1.0×1018cm-3以上1.0×1021cm-3以下。SiC外延层7的n型杂质浓度可以为1.0×1015cm-3以上1.0×1018cm-3以下。
SiC半导体基板6的厚度TS可以为40μm以上150μm以下。厚度TS可以为40μm以上50μm以下、50μm以上60μm以下、60μm以上70μm以下、 70μm以上80μm以下、80μm以上90μm以下、90μm以上100μm以下、100μm 以上110μm以下、110μm以上120μm以下、120μm以上130μm以下、130μm 以上140μm以下、或140μm以上150μm以下。厚度TS优选为40μm以上130μm 以下。通过SiC半导体基板6的薄化，电流路径被缩短，因此能够实现电阻值的减小。
SiC外延层7的厚度TE可以为1μm以上50μm以下。厚度TE可以为1μm 以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm 以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上35μm以下、 35μm以上40μm以下、40μm以上45μm以下、或45μm以上50μm以下。厚度TE优选为5μm以上15μm以下。
SiC半导体层2包含有源区域8和外侧区域9。有源区域8是形成有作为功能设备的一例的肖特基势垒二极管D的区域。有源区域8在平面视图中从 SiC半导体层2的侧面5A～5D向内侧区域、与侧面5A～5D留有间隔地形成于 SiC半导体层2的中央部。有源区域8在平面视图中以具有与侧面5A～5D平行的4边的四边形形成。
外侧区域9是有源区域8的外侧的区域。外侧区域9形成于侧面5A～5D 与有源区域8的周缘之间的区域。外侧区域9在平面视图中以环绕有源区域8 的闭环状(该方式中为四边形环状)形成。
SiC半导体装置1包含形成于第一主面3上方的主面绝缘层10。主面绝缘层10选择性被覆有源区域8和外侧区域9。主面绝缘层10可以具有由氧化硅 (SiO2)层或氮化硅(SiN)层构成的单层结构。主面绝缘层10可以具有包含氧化硅层和氮化硅层的层叠结构。氧化硅层可以形成于氮化硅层上方。氮化硅层也可以形成于氧化硅层上方。主面绝缘层10在该方式中具有由氧化硅层构成的单层结构。
主面绝缘层10具有从SiC半导体层2的侧面5A～5D露出的绝缘侧面11A、 11B、11C、11D。绝缘侧面11A～11D与侧面5A～5D相连。绝缘侧面11A～11D 与侧面5A～5D齐平地形成。绝缘侧面11A～11D由解理面构成。
主面绝缘层10的厚度可以为1μm以上50μm以下。主面绝缘层10的厚度可以为1μm以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、 30μm以上40μm以下、或40μm以上50μm以下。
SiC半导体装置1包含形成于主面绝缘层10上方的第一主面电极层12。第一主面电极层12在平面视图中从侧面5A～5D向内侧区域、与侧面5A～5D 留有间隔地形成于SiC半导体层2的中央部。
SiC半导体装置1包含形成于主面绝缘层10上方的钝化层13(绝缘层)。钝化层13可以具有由氧化硅层或氮化硅层构成的单层结构。钝化层13可以具有包含氧化硅层和氮化硅层的层叠结构。氧化硅层可以形成于氮化硅层上方。氮化硅层也可以形成于氧化硅层上方。钝化层13在该方式中具有由氮化硅层构成的单层结构。
钝化层13包含4个侧面14A、14B、14C、14D。钝化层13的侧面14A～14D 在平面视图中从SiC半导体层2的侧面5A～5D向内侧区域、与侧面5A～5D留有间隔地形成。钝化层13在平面视图中使第一主面3的周缘部露出。钝化层 13使主面绝缘层10露出。钝化层13的侧面14A～14D可以与SiC半导体层2 的侧面5A～5D齐平地形成。
钝化层13包含使第一主面电极层12的一部分作为焊盘区域露出的子焊盘开口15。子焊盘开口15在平面视图中以具有与侧面5A～5D平行的4边的四边形形成。
钝化层13的厚度可以为1μm以上50μm以下。钝化层13的厚度可以为1μm 以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、30μm以上 40μm以下、或40μm以上50μm以下。
SiC半导体装置1包含形成于钝化层13上方的树脂层16(绝缘层)。树脂层16在与钝化层13之间形成了1个绝缘层叠结构(绝缘层)。图7中用阴影示出了树脂层16。
树脂层16可以包含负型或正型感光性树脂。树脂层16在该方式中包含作为正型感光性树脂的一例的聚苯并
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唑。树脂层16可以包含作为负型感光性树脂的一例的聚酰亚胺。
树脂层16包含4个树脂侧面17A、17B、17C、17D。树脂层16的树脂侧面17A～17D在平面视图中从SiC半导体层2的侧面5A～5D向内侧区域、与侧面5A～5D留有间隔地形成。树脂层16在平面视图中使第一主面3的周缘部露出。树脂层16与钝化层13一起使主面绝缘层10露出。树脂层16的树脂侧面 17A～17D在该方式中与钝化层13的侧面14A～14D齐平地形成。
树脂层16的树脂侧面17A～17D与SiC半导体层2的侧面5A～5D之间划分出切割迹道。该方式中，钝化层13的侧面14A～14D也划分出切割迹道。借助切割迹道，从一张SiC半导体晶圆切出SiC半导体装置1时，无需将树脂层 16、钝化层13物理性切断。由此，能够从一张SiC半导体晶圆将SiC半导体装置1流畅地切出。此外，能够增加与侧面5A～5D的绝缘距离。
切割迹道的宽度可以为1μm以上25μm以下。切割迹道的宽度可以为1μm 以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm 以下、或20μm以上25μm以下。
树脂层16包含使第一主面电极层12的一部分作为焊盘区域露出的焊盘开口18。焊盘开口18在平面视图中以具有与侧面5A～5D平行的4边的四边形形成。
焊盘开口18与子焊盘开口15连通。焊盘开口18的内壁与子焊盘开口15 的内壁齐平地形成。焊盘开口18的内壁相对于子焊盘开口15可以位于更靠近侧面5A～5D侧。焊盘开口18的内壁相对于子焊盘开口15的内壁也可以位于更靠近SiC半导体层2的内侧区域。树脂层16可以被覆子焊盘开口15的内壁。
树脂层16的厚度可以为1μm以上50μm以下。树脂层16的厚度可以为1μm 以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、30μm以上 40μm以下、或40μm以上50μm以下。
SiC半导体装置1包含形成于SiC半导体层2的第二主面4上方的第二主面电极层19。第二主面电极层19在与第二主面4(SiC半导体基板6)之间形成欧姆接触。
SiC半导体装置1包含分别形成于SiC半导体层2的侧面5A～5D的粗糙面区域20A～20D和光滑面区域21A～21D。粗糙面区域20A～20D是通过导入预定的面粗糙度Rr而使侧面5A～5D的一部分区域粗糙面化后的区域。光滑面区域21A～21D是侧面5A～5D中具有小于粗糙面区域20A～20D的面粗糙度Rr 的面粗糙度Rs(Rs＜Rr)的区域。
粗糙面区域20A～20D包含形成于侧面5A的粗糙面区域20A、形成于侧面5B的粗糙面区域20B、形成于侧面5C的粗糙面区域20C、以及形成于侧面5D的粗糙面区域20D。光滑面区域21A～21D包含形成于侧面5A的光滑面区域21A、形成于侧面5B的光滑面区域21B、形成于侧面5C的光滑面区域 21C、以及形成于侧面5D的光滑面区域21D。
粗糙面区域20A～20D形成于侧面5A～5D中第二主面4侧的区域。粗糙面区域20A～20D在该方式中从侧面5A～5D中第二主面4侧的拐角部形成至SiC 半导体层2的厚度方向的中段部。
粗糙面区域20A～20D从第一主面3向第二主面4侧、与第一主面3留有间隔地形成。粗糙面区域20A～20D使第一主面3的表层部从侧面5A～5D露出。粗糙面区域20A～20D不形成于主面绝缘层10、钝化层13和树脂层16。
更具体而言，粗糙面区域20A～20D形成于SiC半导体基板6的厚度方向的中段部。进一步具体地，粗糙面区域20A～20D从SiC半导体基板6和SiC 外延层7之间的边界向第二主面4侧、与SiC半导体基板6和SiC外延层7 之间的边界留有间隔地形成。由此，粗糙面区域20A～20D在第一主面3的表层部使SiC半导体基板6的一部分和SiC外延层7露出。
粗糙面区域20A～20D沿第一主面3的切线方向以带状延伸。第一主面3 的切线方向是与法线方向Z正交的方向。切线方向包含第一方向X(SiC单晶的m轴方向)和第二方向Y(SiC单晶的a轴方向)。
粗糙面区域20A在侧面5A中按照沿m轴方向以直线状延伸的带状形成。粗糙面区域20B在侧面5B中按照沿a轴方向以直线状延伸的带状形成。粗糙面区域20C在侧面5C中按照沿m轴方向以直线状延伸的带状形成。粗糙面区域20D在侧面5D中按照沿a轴方向以直线状延伸的带状形成。
粗糙面区域20A和粗糙面区域20B在连接侧面5A和侧面5B的拐角部相连。粗糙面区域20B和粗糙面区域20C在连接侧面5B和侧面5C的拐角部相连。粗糙面区域20C和粗糙面区域20D在连接侧面5C和侧面5D的拐角部相连。粗糙面区域20D和粗糙面区域20A在连接侧面5D和侧面5A的拐角部相连。
由此，粗糙面区域20A～20D以环绕SiC半导体层2的方式一体地形成。粗糙面区域20A～20D在侧面5A～5D中形成环绕SiC半导体层2的1个闭环状 (环状)的粗糙面区域。
在法线方向Z上，粗糙面区域20A～20D的厚度TR小于SiC半导体层2 的厚度TL(TR＜TL)。粗糙面区域20A～20D的厚度TR优选小于SiC半导体基板6的厚度TS(TR＜TS)。
粗糙面区域20A～20D的厚度TR可以为SiC外延层7的厚度TE以上(TR ≥TE)。粗糙面区域20A的厚度TR、粗糙面区域20B的厚度TR、粗糙面区域 20C的厚度TR和粗糙面区域20D的厚度TR的厚度可以彼此相同，也可以彼此不同。
粗糙面区域20A～20D的厚度TR与SiC半导体层2的厚度TL之比TR/TL 优选为0.1以上且小于1.0。比TR/TL可以为0.1以上0.2以下、0.2以上0.4 以下、0.4以上0.6以下、0.6以上0.8以下、或0.8以上且小于1.0。
比TR/TL可以为0.1以上0.2以下、0.2以上0.3以下、0.3以上0.4以下、 0.4以上0.5以下、0.5以上0.6以下、0.6以上0.7以下、0.7以上0.8以下、0.8 以上0.9以下、或0.9以上且小于1.0。比TR/TL优选为0.2以上0.5以下。
粗糙面区域20A～20D的厚度TR与SiC半导体基板6的厚度TS之比TR/TS 进一步优选为0.1以上且小于1.0。比TR/TS可以为0.1以上0.2以下、0.2以上0.4以下、0.4以上0.6以下、0.6以上0.8以下、或0.8以上且小于1.0。
比TR/TS可以为0.1以上0.2以下、0.2以上0.3以下、0.3以上0.4以下、 0.4以上0.5以下、0.5以上0.6以下、0.6以上0.7以下、0.7以上0.8以下、0.8 以上0.9以下、或0.9以上且小于1.0。比TR/TS优选为0.2以上0.5以下。
粗糙面区域20A～20D分别包含改质线22A～22D(改质层)。即，粗糙面区域20A～20D是被改质线22A～22D粗糙面化后的区域。
改质线22A～22D包含形成侧面5A～5D的SiC单晶的一部分被改质为与 SiC单晶不同性质的层状的区域。改质线22A～22D包含密度、折射率或机械强度(结晶强度)、或者其他物理特性被改质为与SiC单晶不同性质的区域。改质线22A～22D可以包含熔融再固化层、缺陷层、绝缘击穿层和折射率变化层中的至少1个层。
熔融再固化层是SiC半导体层2的一部分发生熔融后再固化而成的层。缺陷层是包含形成于SiC半导体层2的空孔、龟裂等的层。绝缘击穿层是SiC半导体层2的一部分发生了绝缘击穿的层。折射率变化层是SiC半导体层2的一部分变化成了与SiC单晶不同折射率的层。
粗糙面区域20A包含1层或多层(2层以上。该方式中为2层)的改质线22A。多个改质线22A在该方式中沿第一主面3的切线方向以带状延伸。更具体而言，多个改质线22A在侧面5A中分别按照沿m轴方向以直线状延伸的带状形成。
多个改质线22A在法线方向Z上彼此偏离地形成。多个改质线22A在法线方向Z上可以彼此重合。多个改质线22A在法线方向Z上可以留有间隔地形成。根据多个改质线22A的厚度的合计值来确定粗糙面区域20A的厚度TR。多个改质线22A的厚度可以彼此相同，也可以彼此不同。
粗糙面区域20B包含1层或多层(2层以上。该方式中为2层)的改质线22B。多个改质线22B在该方式中沿第一主面3的切线方向以带状延伸。更具体而言，多个改质线22B在侧面5B中分别按照沿a轴方向以直线状延伸的带状形成。
多个改质线22B在法线方向Z上彼此偏离地形成。多个改质线22B在法线方向Z中可以彼此重合。多个改质线22B在法线方向Z上可以留有间隔地形成。根据多个改质线22B的厚度的合计值来确定粗糙面区域20B的厚度TR。多个改质线22B的厚度可以彼此相同，也可以彼此不同。
粗糙面区域20C包含1层或多层(2层以上。该方式中为2层)的改质线22C。多个改质线22C在该方式中沿第一主面3的切线方向以带状延伸。更具体而言，多个改质线22C在侧面5C中分别按照沿m轴方向以直线状延伸的带状形成。
多个改质线22C在法线方向Z上彼此偏离地形成。多个改质线22C在法线方向Z上可以彼此重合。多个改质线22C在法线方向Z上可以留有间隔地形成。根据多个改质线22C的厚度的合计值来确定粗糙面区域20C的厚度TR。多个改质线22C的厚度可以彼此相同，也可以彼此不同。
粗糙面区域20D包含1层或多层(2层以上。该方式中为2层)的改质线22D。多个改质线22D在该方式中沿第一主面3的切线方向以带状延伸。更具体而言，多个改质线22D在侧面5D中分别按照沿a轴方向以直线状延伸的带状形成。
多个改质线22D在法线方向Z上彼此偏离地形成。多个改质线22D在法线方向Z上可以彼此重合。多个改质线22D在法线方向Z上可以留有间隔地形成。根据多个改质线22D的厚度的合计值来确定粗糙面区域20D的厚度TR。多个改质线22D的厚度可以彼此相同，也可以彼此不同。
改质线22A和改质线22B在连接侧面5A和侧面5B的拐角部相连。改质线22B和改质线22C在连接侧面5B和侧面5C的拐角部相连。改质线22C和改质线22D在连接侧面5C和侧面5D的拐角部相连。改质线22D和改质线22A 在连接侧面5D和侧面5A的拐角部相连。
由此，改质线22A～22D以环绕SiC半导体层2的方式一体地形成。改质线22A～22D在侧面5A～5D中形成环绕SiC半导体层2的1个闭环状(环状)的改质线。
参照图5，改质线22A包含多个a面改质部28(改质部)。换言之，改质线 22A由多个a面改质部28的集合体形成。多个a面改质部28是从侧面5A露出的SiC单晶被改质为与SiC单晶不同的性质的部分。侧面5A中各a面改质部28的周围的区域也可以被改质成与SiC单晶不同的性质。
多个a面改质部28分别包含位于第一主面3侧的一端部28a、位于第二主面4侧的另一端部28b、以及连接一端部28a和另一端部28b的连接部28c。
多个a面改质部28分别以在法线方向Z上延伸的线状形成。由此，多个 a面改质部28整体以条纹状形成。多个a面改质部28可以包含以m轴方向宽度从一端部28a侧朝向另一端部28b侧变窄的锥形形成的多个a面改质部28。
多个a面改质部28以在m轴方向上彼此相对的方式在m轴方向上留有间隔地形成。多个a面改质部28在m轴方向上可以彼此重合。在m轴方向上延伸的带状区域由连接多个a面改质部28的一端部28a的线和连接多个a面改质部28的另一端部28b的线形成。改质线22A由该带状的区域形成。
多个a面改质部28分别可以形成有将侧面5A切去而成的缺口部。多个a 面改质部28分别可以形成有从侧面5A朝向a轴方向凹陷的凹部。多个a面改质部28可以对应于根据法线方向Z的长度、m轴方向宽度而形成为点状(dot 状)。
在m轴方向上，彼此相邻的多个a面改质部28的中央部间的间距PR可以为大于0μm且20μm以下。间距PR可以为大于0μm且5μm以下、5μm以上10μm以下、10μm以上15μm以下、或15μm以上20μm以下。
在m轴方向上，各a面改质部28的宽度WR可以为大于0μm且20μm以下。宽度WR可以为大于0μm且5μm以下、5μm以上10μm以下、10μm以上15μm以下、或15μm以上20μm以下。
粗糙面区域20A通过包含沿法线方向Z延伸、且沿m轴方向相对的多个 a面改质部28的改质线22A而被粗糙面化。粗糙面区域20A具有基于多个a 面改质部28的间距PR和宽度WR的面粗糙度Rr。
粗糙面区域20C(改质线22C)除了形成于侧面5C之外具有与粗糙面区域 20A(改质线22A)同样的结构。通过将“侧面5A”替换成“侧面5C”，粗糙面区域20A(改质线22A)的说明可适用于粗糙面区域20C(改质线22C)的说明。
参照图6，改质线22D包含多个m面改质部29(改质部)。换言之，改质线22D由多个m面改质部29的集合体形成。多个m面改质部29是从侧面5D 露出的SiC单晶被改质为与SiC单晶不同的性质的部分。侧面5D中各m面改质部29的周围区域可以被改质成与SiC单晶不同的性质。
多个m面改质部29分别包含位于第一主面3侧的一端部29a、位于第二主面4侧的另一端部29b、以及连接一端部29a和另一端部29b的连接部29c。
多个m面改质部29分别以在法线方向Z上延伸的线状形成。由此，多个 m面改质部29整体以条纹状形成。多个m面改质部29可以包含以a轴方向宽度从一端部29a侧朝向另一端部29b侧变窄的锥形形成的多个m面改质部 29。
多个m面改质部29以在a轴方向上彼此相对的方式在a轴方向上留有间隔地形成。多个m面改质部29可以在a轴方向上彼此重合。在a轴方向上延伸的带状区域由连接多个m面改质部29的一端部29a的线和连接多个m面改质部29的另一端部29b的线形成。改质线22D由该带状区域形成。
多个m面改质部29分别可以形成有将侧面5D切去而成的缺口部。多个 m面改质部29分别可以形成有从侧面5D朝向m轴方向凹陷的凹部。多个m 面改质部29可以对应于法线方向Z的长度、a轴方向宽度而形成为点状(dot 状)。
在a轴方向上，彼此相邻的多个m面改质部29的中央部间的间距PR可以为0μm以上20μm以下。间距PR可以为0μm以上5μm以下、5μm以上10μm 以下、10μm以上15μm以下、或15μm以上20μm以下。
在a轴方向上，各m面改质部29的宽度WR可以为大于0μm且20μm以下。宽度WR可以为大于0μm且5μm以下、5μm以上10μm以下、10μm以上15μm以下、或15μm以上20μm以下。
粗糙面区域20D通过包含沿法线方向Z延伸、且沿a轴方向相对的多个 m面改质部29的改质线22D而被粗糙面化。粗糙面区域20D具有基于多个m 面改质部29的间距PR和宽度WR的面粗糙度Rr。
粗糙面区域20B(改质线22B)除了形成于侧面5B之外具有与粗糙面区域 20D(改质线22D)同样的结构。通过将“侧面5D”替换成“侧面5B”，粗糙面区域20D(改质线22D)的说明可适用于粗糙面区域20B(改质线22B)的说明。
参照图3和图4，光滑面区域21A～21D形成于侧面5A～5D中与粗糙面区域20A～20D不同的区域。光滑面区域21A～21D形成于侧面5A～5D中粗糙面区域20A～20D以外的区域。
光滑面区域21A～21D形成于侧面5A～5D中第一主面3侧的区域。光滑面区域21A～21D在侧面5A～5D中从第一主面3形成至SiC半导体层2的厚度方向的中段部。更具体而言，光滑面区域21A～21D形成于SiC外延层7。光滑面区域21A～21D使SiC外延层7露出。
进一步具体地，光滑面区域21A～21D横穿SiC半导体基板6和SiC外延层7之间的边界而形成于SiC外延层7和SiC半导体基板6这两者上。光滑面区域21A～21D使SiC外延层7和SiC半导体基板6这两者露出。
光滑面区域21A～21D沿第一主面3的切线方向以带状延伸。光滑面区域 21A在侧面5A中按照沿m轴方向以直线状延伸的带状形成。光滑面区域21B 在侧面5B中按照沿a轴方向以直线状延伸的带状形成。光滑面区域21C在侧面5C中按照沿m轴方向以直线状延伸的带状形成。光滑面区域21D在侧面 5D中按照沿a轴方向以直线状延伸的带状形成。
光滑面区域21A和光滑面区域21B在连接侧面5A和侧面5B的拐角部相连。光滑面区域21B和光滑面区域21C在连接侧面5B和侧面5C的拐角部相连。光滑面区域21C和光滑面区域21D在连接侧面5C和侧面5D的拐角部相连。光滑面区域21D和光滑面区域21A在连接侧面5D和侧面5A的拐角部相连。
由此，光滑面区域21A～21D以环绕SiC半导体层2的方式一体地形成。光滑面区域21A～21D在侧面5A～5D中形成环绕SiC半导体层2的1个闭环状 (环状)的光滑面区域。
在法线方向Z上，光滑面区域21A～21D的厚度TRs成为从SiC半导体层 2的厚度TL减去粗糙面区域20A～20D的厚度TR而得的值(TRs＝TL-TR)。光滑面区域21A～21D的厚度TRs可以根据粗糙面区域20A～20D的厚度TR而取各种各样的值。
光滑面区域21A～21D的厚度TRs优选为粗糙面区域20A～20D的厚度TR 以上(TR≤TRs)。光滑面区域21A～21D的厚度TRs与SiC半导体层2的厚度 TL之比TRs/TL优选为0.5以上。光滑面区域21A～21D的厚度TRs进一步优选为大于粗糙面区域20A～20D的厚度TR(TR＜TRs)。比TRs/TL进一步优选为大于0.5。
光滑面区域21A的厚度TRs、光滑面区域21B的厚度TRs、光滑面区域 21C的厚度TRs和光滑面区域21D的厚度TRs的厚度可以彼此相同，也可以彼此不同。
光滑面区域21A～21D与粗糙面区域20A～20D不同，没有改质线 22A～22D(改质层)。光滑面区域21A～21D由SiC单晶的晶面所形成的平滑的解理面构成。光滑面区域21A～21D具有基于SiC单晶的晶面(解理面)的面粗糙度Rs。
光滑面区域21A由形成侧面5A的SiC单晶的a面构成。光滑面区域21B 由形成侧面5B的SiC单晶的m面构成。光滑面区域21C由形成侧面5C的SiC 单晶的a面构成。光滑面区域21D由形成侧面5D的SiC单晶的m面构成。
如此，在SiC半导体层2的侧面5A～5D形成具有与SiC单晶的改质相对应的面粗糙度Rr的粗糙面区域20A～20D、以及具有与SiC单晶的晶面(解理面) 相对应的面粗糙度Rs的光滑面区域21A～21D。
前述的主面绝缘层10的绝缘侧面11A～11D与光滑面区域21A～21D相连。绝缘侧面11A～11D与光滑面区域21A～21D齐平地形成。绝缘侧面11A～11D 由平滑的解理面构成。由此，绝缘侧面11A～11D与光滑面区域21A～21D之间形成1个光滑面区域。
参照图8，SiC半导体装置1包含形成于有源区域8中第一主面3的表层部的n型二极管区域35。二极管区域35在该方式中形成于第一主面3的中央部。二极管区域35在平面视图中可以以具有与侧面5A～5D平行的4边的四边形形成。
二极管区域35在该方式中利用SiC外延层7的一部分来形成。二极管区域35的n型杂质浓度等于SiC外延层7的n型杂质浓度。二极管区域35的n 型杂质浓度可以为SiC外延层7的n型杂质浓度以上。即，二极管区域35可以通过对SiC外延层7的表层部导入n型杂质来形成。
SiC半导体装置1包含形成于外侧区域9中第一主面3的表层部的p+型保护区域36。保护区域36在平面视图中以沿二极管区域35延伸的带状形成。更具体而言，保护区域36在平面视图中以环绕二极管区域35的闭环状形成。保护区域36以四边形环状(更具体而言，拐角部经倒角的四边形环状或圆环状) 形成。
由此，保护区域36作为保护环区域来形成。二极管区域35在该方式中由保护区域36划定。此外，有源区域8由保护区域36划定。
保护区域36的p型杂质可以未被活化。该情况下，保护区域36作为非半导体区域来形成。保护区域36的p型杂质可以被活化。该情况下，保护区域 36作为p型半导体区域来形成。
前述的主面绝缘层10包含使二极管区域35露出的二极管开口37。除了二极管区域35以外，二极管开口37也使保护区域36的内周缘露出。二极管开口37在平面视图中可以以具有与侧面5A～5D平行的4边的四边形形成。
前述的第一主面电极层12从主面绝缘层10上方进入至二极管开口37。第一主面电极层12在二极管开口37内与二极管区域35电连接。更具体而言，第一主面电极层12与二极管区域35之间会形成肖特基结。由此，形成以第一主面电极层12作为阳极、且以二极管区域35作为阴极的肖特基势垒二极管D。在主面绝缘层10上方形成有前述钝化层13和树脂层16。
图9是示出图3所示的SiC半导体装置1的制造中所使用的SiC半导体晶圆41的立体图。
SiC半导体晶圆41是形成SiC半导体基板6的基础的构件。SiC半导体晶圆41包含作为由六方晶构成的SiC单晶的一例的4H-SiC单晶。SiC半导体晶圆41在该方式中具有与SiC半导体基板6的n型杂质浓度相对应的n型杂质浓度。
SiC半导体晶圆41以板状或盘状形成。SiC半导体晶圆41可以以圆盘状形成。SiC半导体晶圆41具有一侧的第一晶圆主面42、另一侧的第二晶圆主面43、以及连接第一晶圆主面42和第二晶圆主面43的晶圆侧面44。
SiC半导体晶圆41的厚度TW大于SiC半导体基板6的厚度TS(TS＜TW)。 SiC半导体晶圆41的厚度TW通过研磨而根据SiC半导体基板6的厚度TS被调整。
厚度TW可以为大于150μm且750μm以下。厚度TW可以为大于150μm 且300μm以下、300μm以上450μm以下、450μm以上600μm以下、或600μm 以上750μm以下。如果考虑SiC半导体晶圆41的研磨时间，则厚度TW优选为大于150μm且500μm以下。厚度TW典型地为300μm以上450μm以下。
第一晶圆主面42和第二晶圆主面43在该方式中面向SiC单晶的c面。第一晶圆主面42面向(0001)面(硅面)。第二晶圆主面43面向SiC单晶的(000-1) 面(碳面)。
第一晶圆主面42和第二晶圆主面43相对于SiC单晶的c面具有在[11-20] 方向上以10°以下的角度倾斜的偏角θ。第一晶圆主面42的法线方向Z相对于 SiC单晶的c轴([0001]方向)仅倾斜偏角θ的量。
偏角θ可以为0°以上5.0°以下。偏角θ可以设定在0°以上1.0°以下、1.0°以上1.5°以下、1.5°以上2.0°以下、2.0°以上2.5°以下、2.5°以上3.0°以下、3.0°以上3.5°以下、3.5°以上4.0°以下、4.0°以上4.5°以下、或4.5°以上5.0°以下的角度范围。偏角θ优选大于0°。偏角θ可以小于4.0°。
偏角θ可以设定在3.0°以上4.5°以下的角度范围。该情况下，偏角θ优选设定在3.0°以上3.5°以下、或3.5°以上4.0°以下的角度范围。偏角θ可以设定在1.5°以上3.0°以下的角度范围。该情况下，偏角θ优选设定在1.5°以上2.0°以下、或2.0°以上2.5°以下的角度范围。
SiC半导体晶圆41包含连接第一晶圆主面42和晶圆侧面44的第一晶圆拐角部45、以及连接第二晶圆主面43和晶圆侧面44的第二晶圆拐角部46。第一晶圆拐角部45具有从第一晶圆主面42朝向晶圆侧面44向下倾斜的第一倒角部47。第二晶圆拐角部46具有从第二晶圆主面43朝向晶圆侧面44向下倾斜的第二倒角部48。
第一倒角部47可以以凸弯曲状形成。第二倒角部48可以以凸弯曲状形成。第一倒角部47和第二倒角部48抑制SiC半导体晶圆41的裂纹。
在晶圆侧面44形成有作为示出SiC单晶的结晶方向的标记的一例的1个定位平直部49。定位平直部49是形成于晶圆侧面44的缺口部。定位平直部 49在该方式中沿SiC单晶的a轴方向([11-20]方向)以直线状延伸。
晶圆侧面44可以形成有示出结晶方向的多个(例如2个)定位平直部49。多个(例如2个)定位平直部49可以包含第一定位平直部和第二定位平直部。
第一定位平直部可以为沿SiC单晶的a轴方向([11-20]方向)以直线状延伸的缺口部。第二定位平直部可以为沿SiC单晶的m轴方向([1-100]方向)以直线状延伸的缺口部。
在第一晶圆主面42设定有分别与各个SiC半导体装置1相对应的多个装置形成区域51。多个装置形成区域51在m轴方向([1-100]方向)和a轴方向([11-20]方向)上留有间隔地以行列状的排列来设定。
各装置形成区域51具有沿SiC单晶的结晶方向的4个边52A、52B、52C、 52D。4个边52A～52D分别与SiC半导体层2的4个侧面5A～5D相对应。即， 4个边52A～52D包含沿m轴方向([1-100]方向)的2个边52A、52C以及沿a 轴方向([11-20]方向)的2个边52B、52D。
第一晶圆主面42设定有沿m轴方向([1-100]方向)和a轴方向([11-20]方向) 延伸的格子状的预切线53以将多个装置形成区域51各自划分。预切线53包含多个第一预切线54和多个第二预切线55。
多个第一预切线54分别沿m轴方向([1-100]方向)延伸。多个第二预切线 55分别沿a轴方向([11-20]方向)延伸。在多个装置形成区域51制作出预定的结构之后，沿预切线53将SiC半导体晶圆41切断，从而切出多个SiC半导体装置1。
图10A～图10M是示出图3所示的SiC半导体装置1的制造方法的一例的截面图。图10A～图10M中，为了便于说明，示出仅包含3个装置形成区域 51的区域，省略对于其他区域的图示。
参照图10A，首先，准备SiC半导体晶圆41(也一并参照图9)。接着，在第一晶圆主面42形成n型的SiC外延层7。SiC外延层7的形成工序中，SiC 从第一晶圆主面42进行外延生长。SiC外延层7的厚度TE可以为1μm以上 50μm以下。由此，形成包含SiC半导体晶圆41和SiC外延层7的SiC半导体晶圆结构61。
SiC半导体晶圆结构61包含第一主面62和第二主面63。第一主面62和第二主面63分别与SiC半导体层2的第一主面3和第二主面4相对应。SiC 半导体晶圆结构61的厚度TWS可以为大于150μm且800μm以下。厚度TWS 优选为大于150μm且550μm以下。
接着，参照图10B，在第一主面62形成p+型的保护区域36。保护区域 36的形成工序包括隔着离子注入掩模(未图示)在第一主面62的表层部选择性导入p型杂质的工序。更具体而言，保护区域36形成于SiC外延层7的表层部。
保护区域36在SiC半导体晶圆结构61中划分有源区域8和外侧区域9。被保护区域36环绕的区域(有源区域8)中划分有n型二极管区域35。二极管区域35可以通过隔着离子注入掩模(未图示)在第一主面62的表层部选择性导入n型杂质来形成。
接着，参照图10C，在第一主面62上方形成主面绝缘层10。主面绝缘层 10包含氧化硅(SiO2)。主面绝缘层10可以通过化学气相沉积(Chemical Vapor Deposition,CVD)法或氧化处理法(例如热氧化处理法)来形成。
接着，参照图10D，在主面绝缘层10上方形成具有预定图案的掩模64。掩模64具有多个开口65。多个开口65分别使主面绝缘层10中要形成二极管开口37的区域露出。
接着，通过隔着掩模64的蚀刻法将主面绝缘层10的不需要的部分去除。由此，在主面绝缘层10形成二极管开口37。在形成二极管开口37之后，将掩模64去除。
接着，参照图10E，在第一主面62上方形成作为第一主面电极层12的基础的基电极层66。基电极层66形成于第一主面62的整个区域，且被覆主面绝缘层10。第一主面电极层12可以通过蒸镀法、溅射法或镀敷法来形成。
接着，参照图10F，在基电极层66上方形成具有预定图案的掩模67。掩模67具有使基电极层66中要形成第一主面电极层12的区域以外的区域露出的开口68。
接着，通过隔着掩模67的蚀刻法，将基电极层66的不需要的部分去除。由此，基电极层66被分割成多个第一主面电极层12。在形成第一主面电极层 12之后，将掩模67去除。
接着，参照图10G，在第一主面62上方形成钝化层13。钝化层13包含氮化硅(SiN)。钝化层13可以通过CVD法来形成。
接着，参照图10H，在钝化层13上方涂布树脂层16。树脂层16将有源区域8和外侧区域9一并被覆。树脂层16可以包含作为正型感光性树脂的一例的聚苯并
Figure BDA0002942767460000251
唑。
接着，参照图10I，树脂层16被选择性曝光后，进行显影。由此，在树脂层16中形成焊盘开口18。此外，树脂层16中划分有沿预切线53(各装置形成区域51的边52A～52D)的切割迹道69。
接着，将钝化层13的不需要的部分去除。钝化层13的不需要的部分可以通过隔着树脂层16的蚀刻法来去除。由此，在钝化层13中形成子焊盘开口 15。此外，钝化层13中划分有沿预切线53的切割迹道69。
该方式中，对于利用树脂层16将钝化层13的不需要的部分去除的工序进行了说明。但是，也可以在在钝化层13中形成子焊盘开口15之后，形成树脂层16和焊盘开口18。该情况下，在树脂层16的形成工序之前，通过隔着掩模的蚀刻法将钝化层13的不需要的部分去除，形成子焊盘开口15。借助该工序，能够以任意的形状形成钝化层13。
接着，参照图10J，对第二主面63(第二晶圆主面43)进行研磨。由此，将 SiC半导体晶圆结构61(SiC半导体晶圆41)薄化。此外，第二主面63(第二晶圆主面43)上会形成研磨痕。SiC半导体晶圆结构61被研磨至达到与SiC半导体层2的厚度TL相对应的厚度TWS。
SiC半导体晶圆结构61可以被研磨至达到40μm以上200μm以下的厚度 TWS。即，SiC半导体晶圆41被研磨至达到与SiC半导体基板6的厚度TS 相对应的厚度TW。SiC半导体晶圆41可以被研磨至达到40μm以上150μm 以下的厚度TW。
接着，参照图10K，形成作为粗糙面区域20A～20D(改质线22A～22D)的基础的多个改质线70(改质层)。改质线70的形成工序中，从激光照射装置71朝向SiC半导体晶圆结构61照射脉冲状的激光。
激光从第一主面62侧经由主面绝缘层10照射于SiC半导体晶圆结构61。激光也可以从第二主面63侧直接照射于SiC半导体晶圆结构61。
激光的会聚部(焦点)设定在SiC半导体晶圆结构61的厚度方向的中段部。激光对于SiC半导体晶圆结构61的照射位置沿预切线53(各装置形成区域51 的4个边52A～52D)移动。更具体而言，激光对于SiC半导体晶圆结构61的照射位置沿第一预切线54移动。此外，激光对于SiC半导体晶圆结构61的照射位置沿第二预切线55移动。
由此，在SiC半导体晶圆结构61的厚度方向的中段部形成沿预切线53(各装置形成区域51的4个边52A～52D)延伸、且SiC单晶的结晶状态被改质为与其他区域不同性质的多个改质线70。多个改质线70与各装置形成区域51的4 个边52A～52D以1对1的对应关系各形成1层或多层(2层以上。该方式中为 2层)。
沿装置形成区域51的边52A、52C的2个改质线70分别包含a面改质部 28。沿装置形成区域51的边52B、52D的2个改质线70分别包含m面改质部29。
多个改质线70也是形成于SiC半导体晶圆结构61的厚度方向的中段部的激光加工痕。更具体而言，改质线70的a面改质部28和m面改质部29为激光加工痕。激光的会聚部(焦点)、激光能量、脉冲占空比、照射速度等可根据要形成改质线70(粗糙面区域22A～22D)的位置、大小、形状、厚度等而确定为任意的值。
接着，参照图10L，在第二主面63形成第二主面电极层19。第二主面电极层19可以通过蒸镀法、溅射法或镀敷法来形成。在第二主面电极层19的形成工序之前，可以对第二主面63(研磨面)实施退火处理。退火处理可以通过使用激光的激光退火处理法来实施。
通过激光退火处理法，第二主面63的表层部的SiC单晶被改质而形成Si 无定形层。该情况下，制造在SiC半导体层2的第二主面4的表层部具有Si 无定形层的SiC半导体装置1。第二主面4中并存有研磨痕和Si无定形层。通过激光退火处理法，能够提高第二主面电极层19对于第二主面4的欧姆特性。
接着，参照图10M，从SiC半导体晶圆结构61切出多个SiC半导体装置 1。该工序中，将带状的支撑构件73贴附于第二主面63侧。接着，从第二主面63侧经由支撑构件73对预切线53施加外力。对于预切线53的外力可以利用刀片等挤压构件来施加。
支撑构件73也可以贴附于第一主面62侧。该情况下，可以从第一主面 62侧经由支撑构件73对预切线53施加外力。外力可以利用刀片等挤压构件来施加。
可以将伸缩性的支撑构件73贴附于第一主面62侧或第二主面63侧。该情况下，SiC半导体晶圆结构61可以通过将伸缩性的支撑构件73在m轴方向和a轴方向上拉伸而解理。
在使用支撑构件73将SiC半导体晶圆结构61解理的情况下，优选在障碍物少的第二主面63侧贴附支撑构件73。通过如此操作，SiC半导体晶圆结构 61以改质线70和边界改质线72为起点沿预切线53被解理，从1张SiC半导体晶圆结构61(SiC半导体晶圆41)切出多个SiC半导体装置1。
改质线70中沿各装置形成区域51的边52A的部分成为粗糙面区域 20A(改质线22A)。改质线70中沿各装置形成区域51的边52B的部分成为粗糙面区域20B(改质线22B)。改质线70中沿各装置形成区域51的边52C的部分成为粗糙面区域20C(改质线22C)。改质线70中沿各装置形成区域51的边 52D的部分成为粗糙面区域20D(改质线22D)。经过包括以上操作的工序而制造SiC半导体装置1。
该方式中，SiC半导体晶圆结构61的研磨工序(图10J)在改质线70的形成工序(图10K)之前实施。但是，SiC半导体晶圆结构61的研磨工序(图10J)可以在SiC半导体晶圆41的准备工序(图10A)之后、且在第二主面电极层19的形成工序(图10L)之前的任意时刻实施。
例如，SiC半导体晶圆结构61的研磨工序(图10J)可以在SiC外延层7的形成工序(图10A)之前实施。此外，SiC半导体晶圆结构61的研磨工序(图10J) 也可以在改质线70的形成工序(图10K)之后实施。
此外，SiC半导体晶圆结构61的研磨工序(图10J)可以在SiC半导体晶圆 41的准备工序(图10A)之后、且在改质线70的形成工序(图10K)之前的任意时刻分多次实施。此外，SiC半导体晶圆结构61的研磨工序(图10J)也可以在SiC 半导体晶圆41的准备工序(图10A)之后、且在第二主面电极层19的形成工序 (图10L)之前的任意时刻分多次实施。
图11是透过密封树脂79而示出组装有图3所示的SiC半导体装置1的半导体封装74的立体图。
参照图11，半导体封装74在该方式中为所谓TO-220型。半导体封装74 包含SiC半导体装置1、焊盘部75、散热器76、多根(该方式中为2根)端子 77、多根(该方式中为2根)导线78和密封树脂79。焊盘部75、散热器76和多根端子77形成作为连接对象物的一例的引脚框架。
焊盘部75包含金属板。焊盘部75可以包含铁、金、银、铜、铝等。焊盘部75在平面视图中以四边形形成。焊盘部75具有SiC半导体装置1的平面面积以上的平面面积。SiC半导体装置1配置于焊盘部75上方。
SiC半导体装置1的第二主面电极层19经由导电接合材80而与焊盘部75 电连接。导电接合材80介于第二主面电极层19和焊盘部75之间的区域。
导电接合材80可以为金属制糊或焊料。金属制糊可以为包含Au(金)、 Ag(银)或Cu(铜)的导电性糊。导电接合材80优选由焊料构成。焊料可以为无铅型焊料。焊料可以包含SnAgCu、SnZnBi、SnCu、SnCuNi和SnSbNi中的至少1种。
散热器76与焊盘部75的一边连接。该方式中，焊盘部75和散热器76 由一张金属板形成。散热器76形成有贯通孔76a。贯通孔76a以圆形形成。
多根端子77相对于焊盘部75沿与散热器76相反侧的边排列。多根端子 77分别包含金属板。端子77可以包含铁、金、银、铜、铝等。
多根端子77包含第一端子77A和第二端子77B。第一端子77A和第二端子77B沿焊盘部75中与散热器76相反侧的边留有间隔地排列。第一端子77A 和第二端子77B沿与它们的排列方向正交的方向以带状延伸。
多根导线78可以为键合线等。多根导线78包含导线78A和导线78B。导线78A与第一端子77A和SiC半导体装置1的第一主面电极层12电连接。由此，第一端子77A经由导线78A与SiC半导体装置1的第一主面电极层12 电连接。
导线78B与第二端子77B和焊盘部75电连接。由此，第二端子77B经由导线78B与SiC半导体装置1的第二主面电极层19电连接。第二端子77B可以与焊盘部75一体地形成。
密封树脂79以使散热器76和多根端子77的一部分露出的方式将SiC半导体装置1、焊盘部75和多根导线78密封。密封树脂79以长方体形状形成。
半导体封装74的形态不限于TO-220。作为半导体封装74，可以应用小外形封装(Small Outline Package，SOP)、方形扁平无引脚封装(Quad For Non Lead Package，QFN)、双侧引脚扁平封装(Dual Flat Package，DFP)、双列直插式封装(Dual InlinePackage，DIP)、方形引脚扁平封装(Quad Flat Package，QFP)、单列直插式封装(SingleInline Package，SIP)或、小外形J形引脚封装(Small Outline J-leaded Package，SOJ)、或者与它们类似的各种各样的形态。
图12是具体示出图11所示的SiC半导体装置1的安装状态的立体图。
参照图12，SiC半导体装置1以使第二主面4相对的姿势配置于焊盘部 75上方。第二主面电极层19经由导电接合材80与焊盘部75电连接。
导电接合材80包含形成于侧面5A～5D的膜状的导电接合材膜80a。导电接合材膜80a是导电接合材80的一部分在侧面5A～5D以膜状润展的区域。在侧面5A～5D形成有粗糙面区域20A～20D的情况下，导电接合材80通过由粗糙面区域20A～20D产生的毛细管作用而在侧面5A～5D中润展。图12中示出了导电接合材80在粗糙面区域20A～20D的整个区域润展、且被覆粗糙面区域 20A～20D的整个区域的形态例。
SiC半导体装置1包含形成于侧面5A～5D的光滑面区域21A～21D。光滑面区域21A～21D形成于侧面5A～5D中第一主面3和粗糙面区域20A～20D之间的区域。光滑面区域21A～21D具有比粗糙面区域20A～20D的面粗糙度Rr 小的面粗糙度Rs(Rs＜Rr)。
由粗糙面区域20A～20D产生的毛细管作用受到光滑面区域21A～21D抑制。因此，侧面5A～5D中的导电接合材80的润展被光滑面区域21A～21D抑制。导电接合材膜80a在该方式中具有横穿粗糙面区域20A～20D和光滑面区域 21A～21D的边界而位于光滑面区域21A～21D的厚度方向的中段部的端部。
光滑面区域21A～21D在侧面5A～5D中相对于粗糙面区域20A～20D形成于更靠近第一主面3侧的区域。由此，导电接合材80向第一主面3的回卷被光滑面区域21A～21D适当地抑制。
如此，SiC半导体装置1中，经由导电接合材80(导电接合材膜80a)的SiC 半导体层2的短路被光滑面区域21A～21D抑制。更具体而言，经由导电接合材80(导电接合材膜80a)的第一主面电极层12和第二主面电极层19(焊盘部75) 的短路被光滑面区域21A～21D抑制。关于该短路，可以包括由导电接合材 80(导电接合材膜80a)和第一主面电极层12之间的放电现象导致的短路。
与导电接合材膜80a的形成相伴随的短路风险会随着侧面5A～5D的面积变小而增加。即，SiC半导体层2的厚度TL越小，越会增加与导电接合材膜 80a的形成相伴随的短路风险。利用光滑面区域21A～21D来抑制导电接合材膜80a的形成的结构在SiC半导体层2的厚度TL为40μm以上200μm以下时特别有效。
如上所述，根据SiC半导体装置1，能够利用光滑面区域21A～21D来抑制由粗糙面区域20A～20D产生的毛细管作用，从而能够抑制导电接合材80在侧面5A～5D中的润展。因此，能够抑制由导电接合材80的润展导致的短路。
此外，根据SiC半导体装置1，粗糙面区域20A～20D形成于第二主面4 侧的区域，光滑面区域21A～21D相对于粗糙面区域20A～20D形成于第一主面 3侧的区域。由此，能够适当地抑制导电接合材80向第一主面3的回卷。因此，能够适当地抑制由导电接合材80的润展导致的短路。
特别是，根据SiC半导体装置1，粗糙面区域20A～20D形成于SiC半导体基板6，光滑面区域21A～21D形成于SiC外延层7。由此，能够适当地抑制导电接合材80润展至SiC外延层7。因此，能够抑制由导电接合材80导致的功能设备(该方式中为肖特基势垒二极管D)的短路、电特性的改变。
在这样的结构中，光滑面区域21A～21D优选横穿SiC半导体基板6和SiC 外延层7的边界而形成于SiC半导体基板6和SiC外延层7。
此外，根据SiC半导体装置1，包含形成于第一主面3上方的主面绝缘层 10和第一主面电极层12。主面绝缘层10具有与侧面5A～5D相连的绝缘侧面 11A～11D。主面绝缘层10在侧面5A～5D形成有粗糙面区域20A～20D的结构中提高侧面5A～5D和第一主面电极层12之间的绝缘性。
由此，能够在抑制导电接合材80的润展的同时，适当地抑制由导电接合材80的润展导致的短路。这样的结构在抑制导电接合材80(导电接合材膜80a) 和第一主面电极层12之间的放电现象方面也是有效的。
图13A是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D)的第2形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参照符号并省略说明。
第1形态例的粗糙面区域20A～20D在侧面5A～5D中从第二主面4侧的拐角部形成至SiC半导体层2的厚度方向的中段部。与此相对，第2形态例的粗糙面区域20A～20D从第二主面4向第一主面3侧、与第二主面4留有间隔地形成、且使第二主面4的表层部从侧面5A～5D露出。
此外，粗糙面区域20A～20D分别包含1层的改质线22A～22D。改质线 22A～22D在侧面5A～5D中在SiC半导体层2的厚度方向的中段部以1对1的对应关系各形成1个。
在该方式中，光滑面区域21A～21D在侧面5A～5D中除了形成于第一主面 3侧的区域之外，也形成于第二主面4侧的区域。第二主面4侧的光滑面区域 21A～21D从第二主面4形成至SiC半导体层2的厚度方向的中段部。第二主面4侧的光滑面区域21A～21D形成于SiC半导体基板6。
第2形态例的粗糙面区域20A～20D在改质线70(粗糙面区域20A～20D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
如上所述，即使是形成第2形态例的粗糙面区域20A～20D和光滑面区域 21A～21D的情况，也能够实现与形成第1形态例的粗糙面区域20A～20D和光滑面区域21A～21D时的效果同样的效果。
特别是，根据具有第2形态例的粗糙面区域20A～20D和光滑面区域 21A～21D的SiC半导体装置1，在侧面5A～5D的第二主面4侧的区域也具有光滑面区域21A～21D。由此，能够抑制导电接合材80在侧面5A～5D的第二主面4侧的区域中的润展。因此，能够适当地抑制由导电接合材80的润展导致的短路。
此外，SiC半导体装置1的制造工序中，实施SiC半导体晶圆结构61的研磨工序(图10J)。借助薄化后的SiC半导体晶圆结构61(SiC半导体晶圆41)，无需使多个改质线70(粗糙面区域20A～20D)在法线方向Z上留有间隔地形成，即可将SiC半导体晶圆结构61(SiC半导体晶圆41)适当地解理。
换言之，由于实施了SiC半导体晶圆结构61(SiC半导体晶圆41)的薄化工序，因而能够通过1层的改质线70而将SiC半导体晶圆结构61适当地解理。由此，能够缩短改质线70的形成工序的时间。
由此，由于无需在侧面5A～5D中在SiC半导体层2的厚度方向上留有间隔地形成多个粗糙面区域20A～20D，因而能够适当地减小粗糙面区域 20A～20D的形成面积。由此，能够适当地抑制由粗糙面区域20A～20D导致的导电接合材80的润展。
该情况下，SiC半导体层2的第二主面4由研磨面构成。SiC半导体装置 1优选包含具有40μm以上200μm以下的厚度TL的SiC半导体层2。具有这样的厚度TL的SiC半导体层2可以从SiC半导体晶圆结构61(SiC半导体晶圆 41)适当地切出。
SiC半导体层2中SiC半导体基板6的厚度TS可以为40μm以上150μm 以下。SiC半导体层2中SiC外延层7的厚度TE可以为1μm以上50μm以下。 SiC半导体层2的薄化在减小电阻值方面也是有效的。
图13B是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D)的第3形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第1形态例的粗糙面区域20A～20D在连接侧面5A～5D的拐角部相连。与此相对，第3形态例的粗糙面区域20A～20D在连接侧面5A～5D的拐角部彼此留有间隔地形成。
此外，粗糙面区域20A～20D从第二主面4向第一主面3侧、与第二主面 4留有间隔地形成。粗糙面区域20A～20D使第二主面4的表层部从侧面5A～5D 露出。此外，粗糙面区域20A～20D分别包含1层的改质线22A～22D。改质线22A～22D在侧面5A～5D中在SiC半导体层2的厚度方向的中段部以1对1的对应关系各形成1个。
粗糙面区域20A和粗糙面区域20B在连接侧面5A和侧面5B的拐角部在法线方向Z上彼此留有间隔地形成。粗糙面区域20B和粗糙面区域20C在连接侧面5B和侧面5C的拐角部在法线方向Z上彼此留有间隔地形成。粗糙面区域20C和粗糙面区域20D在连接侧面5C和侧面5D的拐角部在法线方向Z 上彼此留有间隔地形成。粗糙面区域20D和粗糙面区域20A在连接侧面5D 和侧面5A的拐角部在法线方向Z上彼此留有间隔地形成。
粗糙面区域20A～20D中的至少1个可以在连接侧面5A～5D中的任意侧面的拐角部与其他粗糙面区域20A～20D留有间隔地形成。粗糙面区域20A～20D 中的2个或3个可以在连接侧面5A～5D中的任意侧面的拐角部彼此相连。
在该方式中，光滑面区域21A～21D在侧面5A～5D中除了形成于第一主面 3侧的区域之外也形成于第二主面4侧的区域。第二主面4侧的光滑面区域 21A～21D从第二主面4形成至SiC半导体层2的厚度方向的中段部。第二主面4侧的光滑面区域21A～21D形成于SiC半导体基板6。
第3形态例的粗糙面区域20A～20D在改质线70(粗糙面区域20A～20D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
如上所述，即使是形成第3形态例的粗糙面区域20A～20D和光滑面区域 21A～21D的情况，也能够实现与形成第1形态例和第2形态例的粗糙面区域 20A～20D和光滑面区域21A～21D时的效果同样的效果。
图13C是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D)的第4形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第1形态例的粗糙面区域20A～20D按照沿第一主面3的切线方向以直线状延伸的带状形成。与此相对，第4形态例的粗糙面区域20A～20D按照从第一主面3朝向第二主面4以向下倾斜的倾斜状延伸的带状形成。
此外，粗糙面区域20A～20D从第二主面4向第一主面3侧、与第二主面 4留有间隔地形成。粗糙面区域20A～20D使第二主面4的表层部从侧面5A～5D 露出。此外，粗糙面区域20A～20D分别包含1层的改质线22A～22D。改质线 22A～22D在侧面5A～5D中在SiC半导体层2的厚度方向的中段部以1对1的对应关系各形成1个。
更具体而言，第4形态例的粗糙面区域20A～20D分别包含第一端部区域 81、第二端部区域82和倾斜区域83。第一端部区域81在SiC半导体层2的拐角部附近位于第一主面3侧。第二端部区域82在SiC半导体层2的拐角部附近相对于第一端部区域81位于第二主面4侧。倾斜区域83使第一端部区域 81和第二端部区域82之间的区域从第一主面3朝向第二主面4向下倾斜。
粗糙面区域20A的第一端部区域81和粗糙面区域20B的第一端部区域 81可以位于连接侧面5A和侧面5B的拐角部。粗糙面区域20A的第二端部区域82和粗糙面区域20B的第二端部区域82可以位于连接侧面5A和侧面5B 的拐角部。
粗糙面区域20A的第一端部区域81和粗糙面区域20B的第二端部区域 82可以位于连接侧面5A和侧面5B的拐角部。粗糙面区域20A的第二端部区域82和粗糙面区域20B的第一端部区域81可以位于连接侧面5A和侧面5B 的拐角部。粗糙面区域20A和粗糙面区域20B在连接侧面5A和侧面5B的拐角部可以彼此相连，也可以彼此留有间隔地形成。
粗糙面区域20B的第一端部区域81和粗糙面区域20C的第一端部区域81 可以位于连接侧面5B和侧面5C的拐角部。粗糙面区域20B的第二端部区域 82和粗糙面区域20C的第二端部区域82可以位于连接侧面5B和侧面5C的拐角部。
粗糙面区域20B的第一端部区域81和粗糙面区域20C的第二端部区域82 可以位于连接侧面5B和侧面5C的拐角部。粗糙面区域20B的第二端部区域 82和粗糙面区域20C的第一端部区域81可以位于连接侧面5B和侧面5C的拐角部。粗糙面区域20B和粗糙面区域20C可以在连接侧面5B和侧面5C的拐角部彼此相连，也可以彼此留有间隔地形成。
粗糙面区域20C的第一端部区域81和粗糙面区域20D的第一端部区域 81可以位于连接侧面5C和侧面5D的拐角部。粗糙面区域20C的第二端部区域82和粗糙面区域20D的第二端部区域82可以位于连接侧面5C和侧面5D 的拐角部。
粗糙面区域20C的第一端部区域81和粗糙面区域20D的第二端部区域 82可以位于连接侧面5C和侧面5D的拐角部。粗糙面区域20C的第二端部区域82和粗糙面区域20D的第一端部区域81可以位于连接侧面5C和侧面5D 的拐角部。粗糙面区域20C和粗糙面区域20D在连接侧面5C和侧面5D的拐角部可以彼此相连，也可以彼此留有间隔地形成。
粗糙面区域20D的第一端部区域81和粗糙面区域20A的第一端部区域 81可以位于连接侧面5D和侧面5A的拐角部。粗糙面区域20D的第二端部区域82和粗糙面区域20A的第二端部区域82可以位于连接侧面5D和侧面5A 的拐角部。
粗糙面区域20D的第一端部区域81和粗糙面区域20A的第二端部区域 82可以位于连接侧面5D和侧面5A的拐角部。粗糙面区域20D的第二端部区域82和粗糙面区域20A的第一端部区域81可以位于连接侧面5D和侧面5A 的拐角部。粗糙面区域20D和粗糙面区域20A在连接侧面5D和侧面5A的拐角部可以彼此相连，也可以彼此留有间隔地形成。
在该方式中，光滑面区域21A～21D在侧面5A～5D中除了形成于第一主面 3侧的区域之外也形成于第二主面4侧的区域。第二主面4侧的光滑面区域 21A～21D从第二主面4形成至SiC半导体层2的厚度方向的中段部。第二主面4侧的光滑面区域21A～21D形成于SiC半导体基板6。
第4形态例的粗糙面区域20A～20D在改质线70(粗糙面区域20A～20D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
如上所述，即使是形成第4形态例的粗糙面区域20A～20D和光滑面区域 21A～21D的情况，也能够实现与形成第1形态例和第2形态例的粗糙面区域 20A～20D和光滑面区域21A～21D时的效果同样的效果。
特别是，借助成为第4形态例的粗糙面区域20A～20D的基础的改质线70，能够在SiC半导体晶圆结构61(SiC半导体晶圆41)的厚度方向上的不同区域形成解理起点。由此，即使是形成由1层构成的改质线70(粗糙面区域20A～20D) 的情况，也能够将SiC半导体晶圆结构61适当地解理。
图13D是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D)的第5形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第1形态例的粗糙面区域20A～20D按照沿第一主面3的切线方向以直线状延伸的带状形成。与此相对，第5形态例的粗糙面区域20A～20D按照从第一主面3朝向第二主面4以曲线状(弯曲状)向下倾斜的方式延伸的带状形成。
此外，粗糙面区域20A～20D从第二主面4向第一主面3侧、与第二主面 4留有间隔地形成。粗糙面区域20A～20D使第二主面4的表层部从侧面5A～5D 露出。此外，粗糙面区域20A～20D分别包含1层的改质线22A～22D。改质线 22A～22D在侧面5A～5D中在SiC半导体层2的厚度方向的中段部以1对1的对应关系各形成1个。
更具体而言，第5形态例的粗糙面区域20A～20D分别包含第一端部区域 84、第二端部区域85和弯曲区域86。第一端部区域84在SiC半导体层2的拐角部附近位于第一主面3侧。第二端部区域85在SiC半导体层2的拐角部附近相对于第一端部区域84位于第二主面4侧。弯曲区域86从第一主面3 朝向第二主面4以凹弯曲状向下倾斜、且连接第一端部区域84和第二端部区域85。弯曲区域86也可以从第一主面3朝向第二主面4以凸弯曲状向下倾斜。
粗糙面区域20A的第一端部区域84和粗糙面区域20B的第一端部区域 84可以位于连接侧面5A和侧面5B的拐角部。粗糙面区域20A的第二端部区域85和粗糙面区域20B的第二端部区域85可以位于连接侧面5A和侧面5B 的拐角部。
粗糙面区域20A的第一端部区域84和粗糙面区域20B的第二端部区域 85可以位于连接侧面5A和侧面5B的拐角部。粗糙面区域20A的第二端部区域85和粗糙面区域20B的第一端部区域84可以位于连接侧面5A和侧面5B 的拐角部。粗糙面区域20A和粗糙面区域20B在连接侧面5A和侧面5B的拐角部可以彼此相连，也可以彼此留有间隔地形成。
粗糙面区域20B的第一端部区域84和粗糙面区域20C的第一端部区域84 可以位于连接侧面5B和侧面5C的拐角部。粗糙面区域20B的第二端部区域85和粗糙面区域20C的第二端部区域85可以位于连接侧面5B和侧面5C的拐角部。
粗糙面区域20B的第一端部区域84和粗糙面区域20C的第二端部区域85 可以位于连接侧面5B和侧面5C的拐角部。粗糙面区域20B的第二端部区域 85和粗糙面区域20C的第一端部区域84可以位于连接侧面5B和侧面5C的拐角部。粗糙面区域20B和粗糙面区域20C在连接侧面5B和侧面5C的拐角部可以彼此相连，也可以彼此留有间隔地形成。
粗糙面区域20C的第一端部区域84和粗糙面区域20D的第一端部区域 84可以位于连接侧面5C和侧面5D的拐角部。粗糙面区域20C的第二端部区域85和粗糙面区域20D的第二端部区域85可以位于连接侧面5C和侧面5D 的拐角部。
粗糙面区域20C的第一端部区域84和粗糙面区域20D的第二端部区域 85可以位于连接侧面5C和侧面5D的拐角部。粗糙面区域20C的第二端部区域85和粗糙面区域20D的第一端部区域84可以位于连接侧面5C和侧面5D 的拐角部。粗糙面区域20C和粗糙面区域20D在连接侧面5C和侧面5D的拐角部可以彼此相连，也可以彼此留有间隔地形成。
粗糙面区域20D的第一端部区域84和粗糙面区域20A的第一端部区域 84可以位于连接侧面5D和侧面5A的拐角部。粗糙面区域20D的第二端部区域85和粗糙面区域20A的第二端部区域85可以位于连接侧面5D和侧面5A 的拐角部。
粗糙面区域20D的第一端部区域84和粗糙面区域20A的第二端部区域 85可以位于连接侧面5D和侧面5A的拐角部。粗糙面区域20D的第二端部区域85和粗糙面区域20A的第一端部区域84可以位于连接侧面5D和侧面5A 的拐角部。粗糙面区域20D和粗糙面区域20A在连接侧面5D和侧面5A的拐角部可以彼此相连，也可以彼此留有间隔地形成。
在该方式中，光滑面区域21A～21D在侧面5A～5D中除了形成于第一主面 3侧的区域之外也形成于第二主面4侧的区域。第二主面4侧的光滑面区域 21A～21D从第二主面4形成至SiC半导体层2的厚度方向的中段部。第二主面4侧的光滑面区域21A～21D形成于SiC半导体基板6。
第5形态例的粗糙面区域20A～20D在改质线70(粗糙面区域20A～20D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
如上所述，即使是形成第5形态例的粗糙面区域20A～20D和光滑面区域 21A～21D的情况，也能够实现与形成第1形态例和第2形态例的粗糙面区域 20A～20D和光滑面区域21A～21D时的效果同样的效果。
特别是，借助成为第5形态例的粗糙面区域20A～20D的基础的改质线70，能够在SiC半导体晶圆结构61(SiC半导体晶圆41)的厚度方向上的不同区域形成解理起点。由此，即使是形成由1层构成的改质线70(粗糙面区域20A～20D) 的情况，也能够将SiC半导体晶圆结构61适当地解理。
图13E示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D)的第6形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第1形态例的粗糙面区域20A～20D按照沿第一主面3的切线方向以直线状延伸的带状形成。与此相对，第6形态例的粗糙面区域20A～20D按照朝向第一主面3和第二主面4以蜿蜒的曲线状(弯曲状)延伸的带状形成。
此外，粗糙面区域20A～20D从第二主面4向第一主面3侧、与第二主面 4留有间隔地形成。粗糙面区域20A～20D使第二主面4的表层部从侧面5A～5D 露出。此外，粗糙面区域20A～20D分别包含1层的改质线22A～22D。改质线 22A～22D在侧面5A～5D中在SiC半导体层2的厚度方向的中段部以1对1的对应关系各形成1个。
更具体而言，粗糙面区域20A～20D分别包含多个第一区域87、多个第二区域88和多个连接区域89。多个第一区域87位于第一主面3侧的区域。多个第二区域88相对于多个第一区域87位于第二主面4侧的区域。多个弯曲区域86分别连接所对应的第一区域87和第二区域88。
粗糙面区域20A和粗糙面区域20B在连接侧面5A和侧面5B的拐角部可以彼此相连，也可以彼此留有间隔地形成。粗糙面区域20B和粗糙面区域20C 在连接侧面5B和侧面5C的拐角部可以彼此相连，也可以彼此留有间隔地形成。
粗糙面区域20C和粗糙面区域20D在连接侧面5C和侧面5D的拐角部可以彼此相连，也可以彼此留有间隔地形成。粗糙面区域20D和粗糙面区域20A 在连接侧面5D和侧面5A的拐角部可以彼此相连，也可以彼此留有间隔地形成。
在该方式中，光滑面区域21A～21D在侧面5A～5D中除了形成于第一主面 3侧的区域之外也形成于第二主面4侧的区域。第二主面4侧的光滑面区域 21A～21D从第二主面4形成至SiC半导体层2的厚度方向的中段部。第二主面4侧的光滑面区域21A～21D形成于SiC半导体基板6。
粗糙面区域20A～20D的蜿蜒周期是任意的。粗糙面区域20A～20D分别可以按照从第一主面3朝向第二主面4以凹弯曲状延伸的带状形成。该情况下，粗糙面区域20A～20D分别可以包含2个第一区域87、1个第二区域88和2个连接区域89。
此外，粗糙面区域20A～20D分别可以按照从第二主面4朝向第一主面3 以凸弯曲状延伸的带状形成。该情况下，粗糙面区域20A～20D分别可以包含 1个第一区域87、2个第二区域88和2个连接区域89。
第6形态例的粗糙面区域20A～20D在改质线70(粗糙面区域20A～20D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
如上所述，即使是形成第6形态例的粗糙面区域20A～20D和光滑面区域 21A～21D的情况，也能够实现与形成第1形态例和第2形态例的粗糙面区域 20A～20D和光滑面区域21A～21D时的效果同样的效果。
特别是，借助成为第6形态例的粗糙面区域20A～20D的基础的改质线70，能够在SiC半导体晶圆结构61(SiC半导体晶圆41)的厚度方向上的不同区域形成解理起点。由此，即使形成由1层构成的改质线70(粗糙面区域20A～20D) 的情况，也能够将SiC半导体晶圆结构61适当地解理。
图13F是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D)的第7形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第1形态例的粗糙面区域20A～20D在侧面5A～5D中以相同的形状形成。与此相对，第7形态例的粗糙面区域20A～20D在侧面5A～5D中以不同的专有比例RA、RB、RC、RD形成。专有比例RA～RD是粗糙面区域20A～20D在侧面5A～5D中所占的比例。
此外，粗糙面区域20A～20D从第二主面4向第一主面3侧、与第二主面 4留有间隔地形成。粗糙面区域20A～20D使第二主面4的表层部从侧面5A～5D 露出。粗糙面区域20A～20D分别包含2层的改质线22A、22C，粗糙面区域 20B、20D分别包含1层的改质线22B、22D。改质线22A～22D在侧面5A～5D 中可以在SiC半导体层2的厚度方向的中段部以1对1的对应关系各形成1 个。
专有比例RA～RD根据SiC单晶的晶面的不同而不同。形成于SiC单晶的 m面的粗糙面区域20B、20D的专有比例RB、RD为形成于SiC单晶的a面的粗糙面区域20A、20C的专有比例RA、RC以下(RB、RD≤RA、RC)。更具体而言，专有比例RB、RD小于专有比例RA、RC(RB、RD＜RA、RC)。
粗糙面区域20A、20C的专有比例RA、RC可以彼此相同，也可以彼此不同。粗糙面区域20B、20D的专有比例RB、RD可以彼此相同，也可以彼此不同。
粗糙面区域20B、20D在侧面5B、5D中的表面积在该方式中小于粗糙面区域20A、20C在侧面5A、5C中的表面积。粗糙面区域20B、20D的厚度TR 在该方式中小于粗糙面区域20A、20C的厚度TR。
在该方式中，光滑面区域21A～21D在侧面5A～5D中除了形成于第一主面 3侧的区域之外也形成于第二主面4侧的区域。第二主面4侧的光滑面区域 21A～21D从第二主面4形成至SiC半导体层2的厚度方向的中段部。第二主面4侧的光滑面区域21A～21D形成于SiC半导体基板6。
第7形态例的粗糙面区域20A～20D在改质线70(粗糙面区域20A～20D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
如上所述，即使是形成第7形态例的粗糙面区域20A～20D和光滑面区域 21A～21D的情况，也能够实现与形成第1形态例和第2形态例的粗糙面区域 20A～20D和光滑面区域21A～21D时的效果同样的效果。
特别是，第7形态例的粗糙面区域20A～20D在侧面5A～5D中分别按照不同的专有比例RA～RD形成。更具体而言，粗糙面区域20A～20D根据SiC单晶的晶面的不同而具有不同的专有比例RA～RD。形成于SiC单晶的m面的粗糙面区域20B、20D的专有比例RB、RD为形成于SiC单晶的a面的粗糙面区域20A、20C的专有比例RA、RC以下(RB、RD≤RA、RC)。
在从c轴观察c面(硅面)的平面视图中，SiC单晶具有沿最邻近原子方向(也一并参照图1和图2)容易开裂、沿最邻近原子方向的交叉方向不易开裂这样的物性。最邻近原子方向是a轴方向及其等价方向。沿最邻近原子方向的晶面是 m面及其等价面。最邻近原子方向的交叉方向是m轴方向及其等价方向。沿最邻近原子方向的交叉方向的晶面是a面及其等价面。
因此，在改质线70(粗糙面区域20A～20D)的形成工序中，对于沿SiC单晶的最邻近原子方向的晶面，具有较容易开裂的性质，因此，即使不形成具有较大专有比例的改质线70(粗糙面区域20A～20D)，也能够将SiC单晶适当地切断(解理)(也一并参照图10L)。
即，在改质线70(粗糙面区域20A～20D)的形成工序中，可以使沿在a轴方向上延伸的第二预切线55的改质线70(粗糙面区域20A～20D)的专有比例小于沿在m轴方向上延伸的第一预切线54的改质线70(粗糙面区域20A～20D)的专有比例。
另一方面，在沿SiC单晶的最邻近原子方向的交叉方向的晶面上形成有具有较大专有比例的改质线70。由此，能够抑制SiC半导体晶圆结构61的不适当的切断(解理)，从而能够适当地抑制因SiC单晶的物性而产生裂纹。
如此，借助第7形态例的粗糙面区域20A～20D和光滑面区域21A～21D，能够利用SiC单晶的物性来调整并减小粗糙面区域20A～20D相对于侧面 5A～5D中的专有比例RA～RD。换言之，能够利用SiC单晶的物性来增加光滑面区域21A～21D相对于侧面5A～5D的专有比例。其结果，能够适当地抑制由导电接合材80的润展导致的短路。此外，能够缩短改质线70的形成工序的时间。
专有比例RA～RD可以通过粗糙面区域20A～20D在侧面5A～5D中的表面积来调整。专有比例RA～RD也可以通过粗糙面区域20A～20D的厚度TR来调整。专有比例RA～RD还可以通过粗糙面区域20A～20D所含的改质线22A～22D 的层数来调整。
图13G是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D)的第8形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第1形态例中，粗糙面区域20A～20D在侧面5A～5D中形成于第二主面4 侧的区域，光滑面区域21A～21D在侧面5A～5D中形成于第一主面3侧的区域。与此相对，第8形态例中，粗糙面区域20A～20D在侧面5A～5D中形成于第一主面3侧的区域，光滑面区域21A～21D在侧面5A～5D中形成于第二主面4侧的区域。粗糙面区域20A～20D在该方式中包含2层的改质线22A～22D。
更具体而言，粗糙面区域20A～20D在侧面5A～5D中从第二主面4向第一主面3侧、与第二主面4留有间隔地形成。粗糙面区域20A～20D使第二主面 4的表层部从侧面5A～5D露出。
粗糙面区域20A～20D在该方式中形成于SiC外延层7。更具体而言，粗糙面区域20A～20D横穿SiC半导体基板6和SiC外延层7之间的边界而形成于SiC外延层7和SiC半导体基板6这两者。
光滑面区域21A～21D从第二主面4形成至SiC半导体层2的厚度方向的中段部。侧面5A～5D的第二主面4侧的区域中，光滑面区域21A～21D形成于 SiC半导体基板6。
该方式中，第一主面3作为安装面来形成，第二主面4作为非安装面来形成。即，SiC半导体层2以使第一主面3相对的姿势面朝下安装于连接对象物。
第8形态例的粗糙面区域20A～20D在改质线70(粗糙面区域20A～20D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
如上所述，在形成第8形态例的粗糙面区域20A～20D和光滑面区域 21A～21D的情况下，能够抑制导电接合材80从第一主面3侧朝向第二主面4 侧润展。因此，能够起到与形成第1形态例的粗糙面区域20A～20D和光滑面区域21A～21D时的效果同样的效果。
可以形成同时包含第1形态例、第2形态例、第3形态例、第4形态例、第5形态例、第6形态例、第7形态例和第8形态例(以下，简称为“第1～第 8形态例”。)的改质线22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D) 中的至少2种的SiC半导体装置1。
此外，就第1～第8形态例的改质线22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D)的特征而言，可以在它们之间以任意的方式和任意的形态进行组合。即，可以采用具有组合了第1～第8形态例的改质线22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D)的特征中的至少2个特征的形态的改质线22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D)。
第2～第7形态例中，光滑面区域21A～21D在侧面5A～5D中形成于第二主面4侧的区域。因此，第2～第7形态例所示的SiC半导体装置1可以如第8 形态例那样以使SiC半导体层2的第一主面相对的姿势面朝下安装于连接对象物。即，第2～第7形态例中第一主面3可以作为安装面，第二主面4可以作为非安装面。
此外，第4形态例的粗糙面区域20A～20D(光滑面区域21A～21D)的特征可以与第6形态例的粗糙面区域20A～20D(光滑面区域21A～21D)的特征组合。该情况下，形成从第一主面3朝下第二主面4向下倾斜、且朝向第一主面3 和第二主面4以蜿蜒的曲线状(弯曲状)延伸的带状的粗糙面区域20A～20D。
以下，参照图13H～图13S，对第9～第15形态例的改质线22A～22D的结构进行说明。第9～第15形态例中，提供能够减小由于改质线22A～22D而对 SiC半导体层2造成的影响的SiC半导体装置1。
图13H是从一个角度观察图3所示的SiC半导体装置1的立体图，且是示出改质线22A～22D的第9形态例的立体图。图13I是从另一角度观察图13H 所示的SiC半导体装置1的立体图。图13J是图13H所示的区域XIIIJ的放大图。图13K是图13H所示的区域XIIIK的放大图。
参照图13H～图13K，SiC半导体装置1包含分别形成于SiC半导体层2 的侧面5A～5D的改质线22A～22D(改质层)。更具体而言，改质线22A～22D与侧面5A～5D以1对1的对应关系各形成1层。
改质线22A～22D在该方式中分别由单一层构成。即，改质线22A～22D包含形成于侧面5A的1层的改质线22A、形成于侧面5B的1层的改质线22B、形成于侧面5C的1层的改质线22C、以及形成于侧面5D的1层的改质线22D。
1层的改质线22A中可以包含通过多个改质线22A以彼此重合的方式形成从而看起来形成了由多个改质线22A构成的1层的改质线22A的方式。1 层的改质线22B中可以包含通过多个改质线22B以彼此重合的方式形成从而看起来形成了由多个改质线22B构成的1层的改质线22B的方式。
1层的改质线22C中可以包含通过多个改质线22C以彼此重合的方式形成从而看起来形成了由多个改质线22C构成的1层的改质线22C的方式。1层的改质线22D中可以包含通过多个改质线22D以彼此重合的方式形成从而看起来形成了由多个改质线22D构成的1层的改质线22D的方式。
但是，在这些情况中，由于需要对各侧面5A～5D分别形成多个改质线 22A～22D，因此从工时的增加、制造时间的延迟等观点出发，并不优选。因此，优选在各侧面5A～5D中分别形成由单一层构成的改质线22A～22D。
改质线22A～22D分别包含沿第一主面3的切线方向以带状延伸、且相对于第一主面3倾斜地延伸的部分。此外，改质线22A～22D分别包含与第一主面3的法线交叉的部分。此外，改质线22A～22D分别包含与第一主面3的切线交叉的部分。
改质线22A～22D在该方式中从第一主面3朝向第二主面4以直线状向下倾斜。即，改质线22A～22D包含从第一主面3朝向第二主面4以直线状延伸的部分。
更具体而言，在法线方向Z上，改质线22A～22D分别包含第一主面3侧的第1端部23和第二主面4侧的第2端部24。改质线22A～22D分别按照第1 端部23和第2端部24彼此并行的方式倾斜。改质线22A～22D的倾斜角度和倾斜方向是任意的，不限于特定的角度和方向。
改质线22A在侧面5A中沿SiC单晶的m轴以带状延伸，并且相对于m 轴以任意的角度倾斜。改质线22B在侧面5B中沿SiC单晶的a轴以带状延伸，并且相对于a轴以任意的角度倾斜。改质线22C在侧面5C中沿SiC单晶的m 轴以带状延伸，并且相对于m轴以任意的角度倾斜。改质线22D在侧面5D 中沿SiC单晶的a轴以带状延伸，并且相对于a轴以任意的角度倾斜。
改质线22A～22D从第一主面3向第二主面4侧、与第一主面3留有间隔地形成。改质线22A～22D使第一主面3的表层部从侧面5A～5D露出。此外，改质线22A～22D从第二主面4向第一主面3侧、与第二主面4留有间隔地形成。改质线22A～22D使SiC半导体层2的第二主面4的表层部从侧面5A～5D 露出。
由此，在从SiC半导体层2的各侧面5A～5D的法线方向观察的侧视图中，改质线22A～22D将SiC半导体层2的各侧面5A～5D一分为二地分割为第一主面3侧的区域和第二主面4侧的区域。此外，改质线22A～22D不形成于主面绝缘层10、钝化层13和树脂层16。
改质线22A～22D形成于SiC半导体基板6。改质线22A～22D从SiC半导体基板6和SiC外延层7之间的边界向第二主面4侧、与SiC半导体基板6 和SiC外延层7之间的边界留有间隔地形成。由此，改质线22A～22D在第一主面3的表层部中使SiC外延层7露出。即，SiC外延层7在各侧面5A～5D 被改质线22A～22D一分为二的区域中存在于第一主面3侧的区域。
改质线22A～22D在SiC半导体层2的厚度方向(法线方向Z)上分别包含第 1端部23和第2端部24位于不同的区域的第一区域25、第二区域26以及连接区域27。
第一区域25是改质线22A～22D中第1端部23和第2端部24形成于第一主面3侧的区域。第一区域25在该方式中形成于SiC半导体层2的拐角部附近。第一区域25的一部分或全部优选相对于SiC半导体层2的厚度方向中间部位于第一主面3侧。
第二区域26是改质线22A～22D中第1端部23和第2端部24相对于第一区域25偏离地形成于第二主面4侧的区域。第二区域26在该方式中形成于 SiC半导体层2的拐角部附近。第二区域26的第1端部23相对于第一区域25 的第1端部23位于更靠近第二主面4侧。第二区域26的第1端部23相对于第一区域25的第2端部24可以位于更靠近第二主面4侧。第二区域26的一部分或全部优选相对于SiC半导体层2的厚度方向中间部位于第二主面4侧。
连接区域27从第一区域25朝向第二区域26向下倾斜、且将第一区域25 和第二区域26连接。连接区域27在该方式中以直线状延伸。在第一区域25 和第二区域26夹入SiC半导体层2的厚度方向中间部的情况下，连接区域27 横穿SiC半导体层2的厚度方向中间部而将第一区域25和第二区域26连接。
改质线22A的第一区域25和改质线22B的第一区域25可以位于连接侧面5A和侧面5B的拐角部。改质线22A的第二区域26和改质线22B的第二区域26可以位于侧面5A和侧面5B的拐角部。
改质线22A的第一区域25和改质线22B的第二区域26可以位于连接侧面5A和侧面5B的拐角部。改质线22A的第二区域26和改质线22B的第一区域25可以位于连接侧面5A和侧面5B的拐角部。改质线22A和改质线22B 在连接侧面5A和侧面5B的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22B的第一区域25和改质线22C的第一区域25可以位于连接侧面5B和侧面5C的拐角部。改质线22B的第二区域26和改质线22C的第二区域26可以位于连接侧面5B和侧面5C的拐角部。
改质线22B的第一区域25和改质线22C的第二区域26可以位于连接侧面5B和侧面5C的拐角部。改质线22B的第二区域26和改质线22C的第一区域25可以位于连接侧面5B和侧面5C的拐角部。改质线22B和改质线22C 在连接侧面5B和侧面5C的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22C的第一区域25和改质线22D的第一区域25可以位于连接侧面5C和侧面5D的拐角部。改质线22C的第二区域26和改质线22D的第二区域26可以位于连接侧面5C和侧面5D的拐角部。
改质线22C的第一区域25和改质线22D的第二区域26可以位于连接侧面5C和侧面5D的拐角部。改质线22C的第二区域26和改质线22D的第一区域25可以位于连接侧面5C和侧面5D的拐角部。改质线22C和改质线22D 在连接侧面5C和侧面5D的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22D的第一区域25和改质线22A的第一区域25可以位于连接侧面5D和侧面5A的拐角部。改质线22D的第二区域26和改质线22A的第二区域26可以位于连接侧面5D和侧面5A的拐角部。
改质线22D的第一区域25和改质线22A的第二区域26可以位于连接侧面5D和侧面5A的拐角部。改质线22D的第二区域26和改质线22A的第一区域25可以位于连接侧面5D和侧面5A的拐角部。改质线22D和改质线22A 在连接侧面5D和侧面5A的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22A和改质线22C在从a轴方向观察侧面5A、5C的侧视图中可以在彼此交叉的方向上延伸。改质线22A和改质线22C在从a轴方向观察侧面5A、5C的侧视图中可以彼此平行地延伸。
改质线22B和改质线22D在从m轴方向观察侧面5B、5D的侧视图中可以在彼此交叉的方向上延伸。改质线22B和改质线22D在从m轴方向观察侧面5B、5D的侧视图中可以彼此平行地延伸。
改质线22A～22D全部可以在SiC半导体层2的拐角部彼此留有间隔地形成。此外，改质线22A～22D中的至少2个可以在SiC半导体层2的拐角部彼此相连。
改质线22A～22D全部可以在SiC半导体层2的拐角部彼此相连。即，改质线22A～22D可以以环绕SiC半导体层2的方式一体地形成。该情况下，改质线22A～22D在侧面5A～5D中形成环绕SiC半导体层2的1个闭环状(环状) 的改质线。
在法线方向Z上，改质线22A～22D的厚度TR优选为SiC半导体层2的厚度TL以下(TR≤TL)。改质线22A～22D的厚度TR进一步优选为小于SiC 半导体基板6的厚度TS(TR＜TS)。
改质线22A～22D的厚度TR可以为SiC外延层7的厚度TE以上(TR≥TE)。改质线22A的厚度TR、改质线22B的厚度TR、改质线22C的厚度TR和改质线22D的厚度TR的厚度可以彼此相同，也可以彼此不同。
改质线22A～22D的厚度TR与SiC半导体层2的厚度TL之比TR/TL优选为0.1以上且小于1.0。比TR/TL可以为0.1以上0.2以下、0.2以上0.4以下、0.4以上0.6以下、0.6以上0.8以下、或0.8以上且小于1.0。
比TR/TL可以为0.1以上0.2以下、0.2以上0.3以下、0.3以上0.4以下、 0.4以上0.5以下、0.5以上0.6以下、0.6以上0.7以下、0.7以上0.8以下、0.8 以上0.9以下、或0.9以上且小于1.0。比TR/TL优选为0.2以上0.5以下。
改质线22A～22D的厚度TR与SiC半导体基板6的厚度TS之比TR/TS 进一步优选为0.1以上且小于1.0。比TR/TS可以为0.1以上0.2以下、0.2以上0.4以下、0.4以上0.6以下、0.6以上0.8以下、或0.8以上且小于1.0。
比TR/TS可以为0.1以上0.2以下、0.2以上0.3以下、0.3以上0.4以下、 0.4以上0.5以下、0.5以上0.6以下、0.6以上0.7以下、0.7以上0.8以下、0.8 以上0.9以下、或0.9以上且小于1.0。比TR/TS优选为0.2以上0.5以下。
第9形态例的改质线22A～22D在改质线70(改质线22A～22D)的形成工序中通过调节激光的会聚部(焦点)、激光能量、脉冲占空比、照射速度等而形成 (也一并参照图10K)。以下，参照图13L和图13M，对于改质线70(改质线 22A～22D)的形成工序中所形成的改质线70的具体形状进行说明。
图13L是SiC半导体晶圆结构61的部分截面图，且是用于说明图10K的工序中所形成的改质线70的第1形态例的部分截面图。
参照图13L，激光的会聚部(焦点)在SiC半导体晶圆结构61的厚度方向上的位置根据激光对于第一预切线54的照射位置来调节。该方式中，形成朝向第一主面62侧和第二主面63侧多次弯曲(蜿蜒)、且沿第一预切线54延伸的曲折状、弯曲状或曲线状的改质线70。
通过调节激光的会聚部(焦点)，可以形成沿第一预切线54延伸、且朝向第一主面62侧和第二主面63侧多次蜿蜒的曲线状的改质线70。沿第一预切线54的改质线70的弯曲周期(蜿蜒周期)根据从SiC半导体晶圆结构61切出的SiC半导体装置1的外观(改质线22A、22C的形状)而取任意的值。
虽省略具体的图示，但对于第二预切线55也实施与对于第一预切线54 实施的工序同样的工序。即，激光的会聚部(焦点)在SiC半导体晶圆结构61 的厚度方向上的位置根据激光对于第二预切线55的照射位置来调节。该方式中，形成朝向第一主面62侧和第二主面63侧多次弯曲(蜿蜒)、且沿第二预切线55延伸的曲折状、弯曲状或曲线状的改质线70。
通过调节激光的会聚部(焦点)，可以形成沿第二预切线55延伸、且朝向第一主面62侧和第二主面63侧多次蜿蜒的曲线状的改质线70。沿第二预切线55的改质线70的弯曲周期(蜿蜒周期)根据从SiC半导体晶圆结构61切出的SiC半导体装置1的外观(改质线22B、22D的形状)而取任意的值。
通过如此操作，形成相对于各装置形成区域51的4个边52A～52D以1对 1的对应关系各为1层的多个改质线70。
图13M是SiC半导体晶圆结构61的部分截面图，且是用于说明图10K 的工序中所形成的改质线70的第2形态例的部分截面图。
第1形态例的改质线70沿第一预切线54(第二预切线55)以连续延伸的带状形成。但是，如图13M所示，改质线70可以沿第一预切线54(第二预切线 55)断续地形成。该情况下，改质线70优选具有相对于各装置形成区域51的各边52A～52D以1对1的对应关系各形成1层的多个分割部分70a。多个分割部分70a分别与改质线22A～22D相对应。
通过如此操作，形成多个改质线70，该多个改质线70分别包含相对于各装置形成区域51的4个边52A～52D以1对1的对应关系各形成1层的多个分割部分70a。
如上所述，根据SiC半导体装置1(参照图13H～图13M)，以相对于第一主面3倾斜的带状延伸的改质线22A～22D在SiC半导体层2的各侧面5A～5D中各形成1层。更具体而言，改质线22A～22D具有形成于第一主面3侧的第一区域25、相对于第一区域25偏离地形成于第二主面4侧的第二区域26、以及连接第一区域25和第二区域26的连接区域27。
由此，能够借助1层的改质线22A～22D在第一主面3侧的区域和第二主面4侧的区域适当地形成切断起点。因此，在制造SiC半导体装置1(参照图 13H～图13M)时，无需沿SiC半导体晶圆结构61(SiC半导体晶圆41)的厚度方向形成多个改质线70即可将SiC半导体晶圆结构61(SiC半导体晶圆41)适当地切断。其结果，能够适当地减小SiC半导体层2的各侧面5A～5D中改质线22A～22D的形成区域。因此，能够减小由于改质线22A～22D而对SiC半导体层2造成的影响。
特别是，根据SiC半导体装置1(参照图13H～图13M)，由于实施了SiC 半导体晶圆结构61(SiC半导体晶圆41)的薄化工序，因此能够借助1层的改质线70(改质线22A～22D)而将SiC半导体晶圆结构61适当地解理。
换言之，借助薄化后的SiC半导体晶圆结构61(SiC半导体晶圆41)，无需使多个改质线70(改质线22A～22D)在法线方向Z上留有间隔地形成，即可将 SiC半导体晶圆结构61(SiC半导体晶圆41)适当地解理。由此，能够进一步适当地减小SiC半导体层2的各侧面5A～5D中改质线22A～22D的形成区域。此外，能够缩短改质线70的形成工序的时间。
该情况下，SiC半导体层2的第二主面4由研磨面构成。SiC半导体装置 1(参照图13H～图13M)优选包含具有40μm以上200μm以下的厚度TL的SiC 半导体层2。具有这样的厚度TL的SiC半导体层2能够从SiC半导体晶圆结构61(SiC半导体晶圆41)适当地切出。
SiC半导体层2中SiC半导体基板6的厚度TS可以为40μm以上150μm 以下。SiC半导体层2中SiC外延层7的厚度TE可以为1μm以上50μm以下。 SiC半导体层2的薄化在减小电阻值方面也是有效的。
作为由于改质线而对SiC半导体层2造成的影响，可例示由改质线导致的 SiC半导体层2的电特性的改变、以改质线作为起点的SiC半导体层2的裂纹的产生等。可例示漏电流特性的改变作为由改质线导致的SiC半导体层2的电特性的改变。
如图11所示，SiC半导体装置有时由密封树脂79密封。该情况下，认为密封树脂79中的可移动离子经由改质线而进入至SiC半导体层2。多个改质线在各侧面5A～5D的整个区域中沿法线方向Z留有间隔地形成的结构中，由这样的外部结构而导致形成电流路径的风险会提高。
此外，SiC半导体层2的各侧面5A～5D的整个区域中多个改质线沿法线方向Z形成的结构中，SiC半导体层2的产生裂纹的风险也会提高。因此，如 SiC半导体装置1(参照图13H～图13M)那样，通过限制改质线22A～22D的形成区域，从而能够抑制SiC半导体层2的电特性的改变、裂纹的产生。
此外，根据SiC半导体装置1(参照图13H～图13M)，改质线22A～22D从第一主面3向第二主面4侧、与第一主面3留有间隔地形成。在连接第一主面 3和侧面5A～5D的拐角部中，应力容易集中。因此，通过与连接第一主面3 和侧面5A～5D的拐角部留有间隔地形成改质线22A～22D，从而能够适当地抑制SiC半导体层2的拐角部中的裂纹的产生。
特别是，根据SiC半导体装置1(参照图13H～图13M)，改质线22A～22D 避开SiC外延层7而形成于SiC半导体基板6。即，改质线22A～22D使形成有功能设备(该方式中为肖特基势垒二极管D)的主要部的SiC外延层7露出。由此，也能够适当地减小由于改质线22A～22D而对功能设备造成的影响。
此外，根据SiC半导体装置1(参照图13H～图13M)，改质线22A～22D从第二主面4向第一主面3侧、与第二主面4留有间隔地形成。在连接第二主面 4和侧面5A～5D的拐角部中，应力容易集中。因此，通过与连接第二主面4 和侧面5A～5D的拐角部留有间隔地形成改质线22A～22D，从而能够适当地抑制SiC半导体层2的拐角部中的裂纹的产生。
此外，根据SiC半导体装置1(参照图13H～图13M)，包含形成于第一主面 3上方的主面绝缘层10和第一主面电极层12。主面绝缘层10具有与SiC半导体层2的侧面5A～5D相连的绝缘侧面11A～11D。主面绝缘层10在形成有改质线22A～22D的结构中提高侧面5A～5D与第一主面电极层12之间的绝缘性。由此，在侧面5A～5D形成有改质线22A～22D的结构中，能够提高SiC半导体层2的电特性的稳定性。
图13N是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D的第10形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第9形态例的改质线22A～22D中，连接区域27从第一区域25朝向第二区域26以直线状向下倾斜。与此相对，第10形态例的改质线22A～22D中，连接区域27从第一区域25朝向第二区域26以凹弯曲状向下倾斜。即，第10 形态例的改质线22A～22D包含从第一主面3朝向第二主面4以凹弯曲状延伸的部分。
第10形态例的改质线22A～22D在改质线70(改质线22A～22D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
即使是形成第10形态例的改质线22A～22D的情况，也能够实现与形成第 9形态例的改质线22A～22D时的效果同样的效果。
图13O是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D的第11形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第9形态例的改质线22A～22D中，连接区域27从第一区域25朝向第二区域26以直线状向下倾斜。与此相对，第11形态例的改质线22A～22D中，连接区域27从第一区域25朝向第二区域26以凸弯曲状向下倾斜。即，第11 形态例的改质线22A～22D包含从第二主面4朝向第一主面3以凸弯曲状延伸的部分。
第11形态例的改质线22A～22D在改质线70(改质线22A～22D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
即使是形成第11形态例的改质线22A～22D的情况，也能够实现与形成第 9形态例的改质线22A～22D时的效果同样的效果。
图13P是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D的第12形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第9形态例的改质线22A～22D分别按照从第一主面3朝向第二主面4以向下倾斜的直线状延伸的带状形成。与此相对，第12形态例的改质线22A～22D 分别按照从第一主面3朝向第二主面4以凹弯曲状延伸的带状形成。
即，第12形态例的改质线22A～22D包含从第一主面3朝向第二主面4以凹弯曲状延伸的部分。改质线22A～22D按照第1端部23和第2端部24彼此并行的方式以凹弯曲状延伸。
更具体而言，第12形态例的改质线22A～22D分别包含2个第一区域25、 1个第二区域26和2个连接区域27。2个第一区域25分别形成于所对应的侧面5A～5D的2个拐角部。1个第二区域26在所对应的侧面5A～5D中形成于2 个第一区域25之间的区域。2个连接区域27在所对应的侧面5A～5D中分别连接所对应的第一区域25和第二区域26。
改质线22A和改质线22C中，多个a面改质部28按照第一主面3和一端部28a之间的距离从第一区域25朝向第二区域26递增后、从第二区域26朝向第一区域25递减的方式彼此留有间隔地形成。
改质线22B和改质线22D中，多个m面改质部29按照第一主面3和一端部29a之间的距离从第一区域25朝向第二区域26递增后、从第二区域26 朝向第一区域25递减的方式彼此留有间隔地形成。
第12形态例的改质线22A～22D在改质线70(改质线22A～22D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
即使是形成第12形态例的改质线22A～22D的情况，也能够实现与形成第 9形态例的改质线22A～22D时的效果同样的效果。
图13Q是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D的第13形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第9形态例的改质线22A～22D分别按照从第一主面3朝向第二主面4以向下倾斜的直线状延伸的带状形成。与此相对，第13形态例的改质线22A～22D 分别按照从第二主面4朝向第一主面3以凸弯曲状延伸的带状形成。
即，第13形态例的改质线22A～22D包含从第二主面4朝向第一主面3以凸弯曲状延伸的部分。改质线22A～22D按照第1端部23和第2端部24彼此并行的方式以凸弯曲状延伸。
更具体而言，第13形态例的改质线22A～22D分别包含1个第一区域25、 2个第二区域26和2个连接区域27。1个第一区域25形成于所对应的侧面 5A～5D的长边方向中间部。2个第二区域26分别形成于所对应的侧面5A～5D 的2个拐角部。即，1个第一区域25在所对应的侧面5A～5D中形成于2个第二区域26之间的区域。2个连接区域27在所对应的侧面5A～5D中分别连接所对应的第一区域25和第二区域26。
改质线22A和改质线22C中，多个a面改质部28按照第一主面3和一端部28a之间的距离从第二区域26朝向第一区域25递减后、从第一区域25朝向第二区域26递增的方式彼此留有间隔地形成。
改质线22B和改质线22D中，多个m面改质部29按照第一主面3和一端部29a之间的距离从第二区域26朝向第一区域25递减后、从第一区域25 朝向第二区域26递增的方式彼此留有间隔地形成。
第13形态例的改质线22A～22D在改质线70(改质线22A～22D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
即使是形成第13形态例的改质线22A～22D的情况，也能够实现与形成第 9形态例的改质线22A～22D时的效果同样的效果。
图13R是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D的第14形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第9形态例的改质线22A～22D分别按照从第一主面3朝向第二主面4以向下倾斜的直线状延伸的带状形成。与此相对，第14形态例的改质线22A～22D 按照朝向第一主面3和第二主面4以蜿蜒的曲线状(弯曲状)延伸的带状形成。
即，第14形态例的改质线22A～22D包含从第一主面3朝向第二主面4以凹弯曲状延伸的部分、以及从第二主面4朝向第一主面3以凸弯曲状延伸的部分。更具体而言，改质线22A～22D按照第1端部23和第2端部24彼此并行的方式以蜿蜒的曲线状(弯曲状)延伸。
更具体而言，第14形态例的改质线22A～22D分别包含多个第一区域25、多个第二区域26和多个连接区域27。多个第一区域25在所对应的侧面5A～5D 中沿第一主面3的切线方向彼此留有间隔地形成。
多个第二区域26在所对应的侧面5A～5D中沿第一主面3的切线方向彼此留有间隔地形成。各第二区域26位于彼此相邻的2个第一区域25之间的区域。多个连接区域27在所对应的侧面5A～5D中分别连接所对应的第一区域25和第二区域26。
改质线22A和改质线22C中，多个a面改质部28按照第一主面3和一端部28a之间的距离从第二区域26朝向第一区域25递减后、从第一区域25朝向第二区域26递增的方式彼此留有间隔地形成。
改质线22B和改质线22D中，多个m面改质部29按照第一主面3和一端部29a之间的距离从第二区域26朝向第一区域25递减后、从第一区域25 朝向第二区域26递增的方式彼此留有间隔地形成。
第14形态例的改质线22A～22D在改质线70(改质线22A～22D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
即使是形成第14形态例的改质线22A～22D的情况，也能够实现与形成第 9形态例的改质线22A～22D时效果同样的效果。
图13S是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D的第15形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第9形态例的改质线22A～22D在侧面5A～5D以相同的形状形成。与此相对，第15形态例的改质线22A～22D在侧面5A～5D中以不同的专有比例RA、 RB、RC、RD形成。专有比例RA～RD是改质线22A～22D在侧面5A～5D中所占的比例。
更具体而言，专有比例RA～RD根据SiC单晶的晶面的不同而不同。形成于SiC单晶的m面的改质线22B、22D的专有比例RB、RD为形成于SiC单晶的a面的改质线22A、22C的专有比例RA、RC以下(RB、RD≤RA、RC)。更具体而言，专有比例RB、RD小于专有比例RA、RC(RB、RD＜RA、RC)。
改质线22A、22C的专有比例RA、RC可以彼此相同，也可以彼此不同。此外，改质线22B、22D的专有比例RB、RD可以彼此相同，也可以彼此不同。改质线22B、22D在侧面5B、5D中的表面积在该方式中小于改质线22A、 22C在侧面5A、5C中的表面积。改质线22B、22D的厚度TR在该方式中小于改质线22A、22C的厚度TR。
第15形态例的改质线22A～22D在改质线70的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
即使是形成第15形态例的改质线22A～22D的情况，也能够实现与形成第 9形态例的改质线22A～22D时的效果同样的效果。特别是，第15形态例的改质线22A～22D在侧面5A～5D中分别按照不同的专有比例RA～RD形成。更具体而言，改质线22A～22D根据SiC单晶的晶面的不同而具有不同的专有比例 RA～RD。
形成于SiC单晶的m面的改质线22B、22D的专有比例RB、RD为形成于SiC单晶的a面的改质线22A、22C的专有比例RA、RC以下(RB、RD≤ RA、RC)。
在从c轴观察c面(硅面)的平面视图中，SiC单晶具有沿最邻近原子方向(也一并参照图1和图2)容易开裂、沿最邻近原子方向的交叉方向不易开裂这样的物性。最邻近原子方向是a轴方向及其等价方向。沿最邻近原子方向的晶面是 m面及其等价面。最邻近原子方向的交叉方向是m轴方向及其等价方向。沿最邻近原子方向的交叉方向的晶面是a面及其等价面。
因此，在改质线70的形成工序中，对于沿SiC单晶的最邻近原子方向的晶面而言，具有较容易开裂的性质，因此，即使不形成具有较大专有比例的改质线70，也能够将SiC单晶适当地切断(解理)(也一并参照图10L)。
即，在改质线70的形成工序中，可以使沿在a轴方向上延伸的第二预切线55的改质线70的专有比例小于沿在m轴方向上延伸的第一预切线54的改质线70的专有比例。
另一方面，在沿SiC单晶的最邻近原子方向的交叉方向的晶面上形成有具有较大专有比例的改质线70。由此，能够抑制SiC半导体晶圆结构61的不适当的切断(解理)，从而能够适当地抑制因SiC单晶的物性而产生裂纹。
如此，借助第15形态例的改质线22A～22D，能够利用SiC单晶的物性来调整并减小改质线22A～22D相对于侧面5A～5D的专有比例RA～RD。由此，能够进一步减小由于改质线22A～22D而对SiC半导体层2造成的影响。此外，能够缩短改质线70的形成工序的时间。
专有比例RA～RD可以通过改质线22A～22D在侧面5A～5D中的表面积来调整。专有比例RA～RD也可以通过改质线22A～22D的厚度TR来调整。
可以形成同时包含第9形态例、第10形态例、第11形态例、第12形态例、第13形态例、第14形态例和第15形态例(以下，简称为“第9～第15形态例”。)的改质线22A～22D中的至少2种的SiC半导体装置1。
此外，就第9～第15形态例的改质线22A～22D的特征而言，可以在它们之间以任意的方式和任意的形态进行组合。即，可以采用具有组合了第9～第 15形态例的改质线22A～22D的特征中的至少2个特征的形态的改质线 22A～22D。例如，第15形态例的改质线22A～22D的特征可以与第10～第14 形态例的改质线22A～22D的特征组合。
以下，参照图13T～图13Z，对于第16～第21形态例的改质线22A～22D的结构进行说明。第16～第21形态例中，提供能够减小由于改质线22A～22D而对SiC半导体层2造成的影响的SiC半导体装置1。
图13T是从一个角度观察图3所示的SiC半导体装置1的立体图，且是示出改质线22A～22D的第16形态例的立体图。图13U是从另一角度观察图3 所示的SiC半导体装置1的立体图。
参照图13T和图13U，SiC半导体装置1包含分别形成于SiC半导体层2 的侧面5A～5D的改质线22A～22D(改质层)。更具体而言，改质线22A～22D与侧面5A～5D以1对1的对应关系各形成1层。
改质线22A～22D在该方式中分别由单一层构成。即，改质线22A～22D包含形成于侧面5A的1层的改质线22A、形成于侧面5B的1层的改质线22B、形成于侧面5C的1层的改质线22C、以及形成于侧面5D的1层的改质线22D。
1层的改质线22A中可以包含通过多个改质线22A以彼此重合的方式形成从而看起来形成了由多个改质线22A构成的1层的改质线22A的方式。1 层的改质线22B中可以包含通过多个改质线22B以彼此重合的方式形成从而看起来形成了由多个改质线22B构成的1层的改质线22B的方式。
1层的改质线22C中可以包含通过多个改质线22C以彼此重合的方式形成从而看起来形成了由多个改质线22C构成的1层的改质线22C的方式。1层的改质线22D中可以包含通过多个改质线22D以彼此重合的方式形成从而看起来形成了由多个改质线22D构成的1层的改质线22D的方式。
但是，在这些情况中，由于需要对各侧面5A～5D分别形成多个改质线 22A～22D，因此从工时的增加、制造时间的延迟等观点出发，并不优选。因此，优选在各侧面5A～5D中分别形成由单一层构成的改质线22A～22D。
改质线22A～22D沿第一主面3的切线方向以带状延伸。第一主面3的切线方向是与法线方向Z正交的方向。切线方向包含第一方向X(SiC单晶的m 轴方向)和第二方向Y(SiC单晶的a轴方向)。
更具体而言，改质线22A在侧面5A中按照沿m轴方向以直线状延伸的带状形成。此外，改质线22B在侧面5B中按照沿a轴方向以直线状延伸的带状形成。此外，改质线22C在侧面5C中按照沿m轴方向以直线状延伸的带状形成。此外，改质线22D在侧面5D中按照沿a轴方向以直线状延伸的带状形成。
改质线22A～22D从第一主面3向第二主面4侧、与第一主面3留有间隔地形成。改质线22A～22D使第一主面3的表层部从侧面5A～5D露出。改质线 22A～22D从第二主面4向第一主面3侧、与第二主面4留有间隔地形成。改质线22A～22D使第二主面4的表层部从侧面5A～5D露出。
由此，在从SiC半导体层2的各侧面5A～5D的法线方向观察的侧视图中，改质线22A～22D将SiC半导体层2的各侧面5A～5D一分为二地分割为第一主面3侧的区域和第二主面4侧的区域。各侧面5A～5D中，通过改质线22A～22D、第一主面3的表层部和第二主面4的表层部而形成沿第一主面3的切线方向的条纹模样。此外，改质线22A～22D不形成于主面绝缘层10、钝化层13和树脂层16。
改质线22A～22D形成于SiC半导体基板6。改质线22A～22D从SiC半导体基板6和SiC外延层7之间的边界向第二主面4侧、与SiC半导体基板6 和SiC外延层7之间的边界留有间隔地形成。由此，改质线22A～22D在第一主面3的表层部中使SiC外延层7露出。即，SiC外延层7在各侧面5A～5D 被改质线22A～22D一分为二的区域中存在于第一主面3侧的区域。
改质线22A和改质线22B在连接侧面5A和侧面5B的拐角部相连。改质线22B和改质线22C在连接侧面5B和侧面5C的拐角部相连。改质线22C和改质线22D在连接侧面5C和侧面5D的拐角部相连。改质线22D和改质线22A 在连接侧面5D和侧面5A的拐角部相连。
由此，改质线22A～22D以环绕SiC半导体层2的方式一体地形成。即，改质线22A～22D在SiC半导体层2的侧面5A～5D中形成环绕SiC半导体层2 的1个闭环状(环状)的改质线。
在法线方向Z上，改质线22A～22D的厚度TR优选为SiC半导体层2的厚度TL以下(TR≤TL)。改质线22A～22D的厚度TR进一步优选小于SiC半导体基板6的厚度TS(TR＜TS)。
改质线22A～22D的厚度TR可以为SiC外延层7的厚度TE以上(TR≥TE)。改质线22A的厚度TR、改质线22B的厚度TR、改质线22C的厚度TR和改质线22D的厚度TR的厚度可以彼此相同，也可以彼此不同。
改质线22A～22D的厚度TR与SiC半导体层2的厚度TL之比TR/TL优选为0.1以上且小于1.0。比TR/TL可以为0.1以上0.2以下、0.2以上0.4以下、0.4以上0.6以下、0.6以上0.8以下、或0.8以上且小于1.0。
比TR/TL可以为0.1以上0.2以下、0.2以上0.3以下、0.3以上0.4以下、 0.4以上0.5以下、0.5以上0.6以下、0.6以上0.7以下、0.7以上0.8以下、0.8 以上0.9以下、或0.9以上且小于1.0。比TR/TL优选为0.2以上0.5以下。
改质线22A～22D的厚度TR与SiC半导体基板6的厚度TS之比TR/TS 进一步优选为0.1以上且小于1.0。比TR/TS可以为0.1以上0.2以下、0.2以上0.4以下、0.4以上0.6以下、0.6以上0.8以下、或0.8以上且小于1.0。
比TR/TS可以为0.1以上0.2以下、0.2以上0.3以下、0.3以上0.4以下、 0.4以上0.5以下、0.5以上0.6以下、0.6以上0.7以下、0.7以上0.8以下、0.8 以上0.9以下、或0.9以上且小于1.0。比TR/TS优选为0.2以上0.5以下。
第16形态例的改质线22A～22D在改质线70(改质线22A～22D)的形成工序中通过调节激光的会聚部(焦点)、激光能量、脉冲占空比、照射速度等而形成(也一并参照图10K)。
如上所述，SiC半导体装置1(参照图13T和图13U)在SiC半导体层2的侧面5A～5D中包含各形成1层的多个改质线22A～22D。根据SiC半导体装置 1(参照图13T和图13U)，SiC半导体层2的各侧面5A～5D中仅形成1个改质线22A～22D。由此，能够减小由于改质线22A～22D而对SiC半导体层2造成的影响。
作为由于改质线而对SiC半导体层2造成的影响，可例示由改质线导致的 SiC半导体层2的电特性的改变、以改质线作为起点的SiC半导体层2的裂纹的产生等。可例示漏电流特性的改变作为由改质线导致的SiC半导体层2的电特性的改变。
如图11所示，SiC半导体装置有时由密封树脂79密封。该情况下，认为密封树脂79中的可移动离子经由改质线而进入至SiC半导体层2。多个改质线在各侧面5A～5D的整个区域中沿法线方向Z留有间隔地形成的结构中，由这样的外部结构导致形成电流路径的风险会提高。
此外，SiC半导体层2的各侧面5A～5D的整个区域中多个改质线沿法线方向Z形成的结构中，SiC半导体层2的产生裂纹的风险也会提高。因此，如 SiC半导体装置1(参照图13T和图13U)那样，通过限制改质线22A～22D的形成区域，从而能够抑制SiC半导体层2的电特性的改变、裂纹的产生。
特别是，根据SiC半导体装置1(参照图13T和图13U)，由于实施了SiC 半导体晶圆结构61(SiC半导体晶圆41)的薄化工序，因此能够借助1层的改质线70(改质线22A～22D)而将SiC半导体晶圆结构61适当地解理。
换言之，借助薄化后的SiC半导体晶圆结构61(SiC半导体晶圆41)，则无需使多个改质线70(改质线22A～22D)在法线方向Z上留有间隔地形成，即可将SiC半导体晶圆结构61(SiC半导体晶圆41)适当地解理。
该情况下，SiC半导体层2的第二主面4由研磨面构成。SiC半导体装置 1(参照图13T和图13U)优选包含具有40μm以上200μm以下的厚度TL的SiC 半导体层2。具有这样的厚度TL的SiC半导体层2能够从SiC半导体晶圆结构61(SiC半导体晶圆41)适当地切出。
SiC半导体层2中SiC半导体基板6的厚度TS可以为40μm以上150μm 以下。SiC半导体层2中SiC外延层7的厚度TE可以为1μm以上50μm以下。 SiC半导体层2的薄化在减小电阻值方面也是有效的。
此外，根据SiC半导体装置1(参照图13T和图13U)，改质线22A～22D从第一主面3向第二主面4侧、与第一主面3留有间隔地形成。在连接第一主面3和侧面5A～5D的拐角部中，应力容易集中。因此，通过与连接第一主面3 和侧面5A～5D的拐角部留有间隔地形成改质线22A～22D，从而能够适当地抑制SiC半导体层2的拐角部中的裂纹的产生。
特别是，根据SiC半导体装置1(参照图13T和图13U)，改质线22A～22D 避开SiC外延层7而形成于SiC半导体基板6。即，改质线22A～22D使形成有功能设备(该方式中为肖特基势垒二极管D)的主要部的SiC外延层7露出。由此，也能够适当地减小由于改质线22A～22D而对功能设备造成的影响。
此外，根据SiC半导体装置1(参照图13T和图13U)，改质线22A～22D从第二主面4向第一主面3侧、与第二主面4留有间隔地形成。在连接第二主面 4和侧面5A～5D的拐角部中，应力容易集中。因此，通过与连接第二主面4 和侧面5A～5D的拐角部留有间隔地形成改质线22A～22D，从而能够适当地抑制SiC半导体层2的拐角部中的裂纹的产生。
此外，根据SiC半导体装置1(参照图13T和图13U)，包含形成于第一主面3上方的主面绝缘层10和第一主面电极层12。主面绝缘层10具有与SiC 半导体层2的侧面5A～5D相连的绝缘侧面11A～11D。主面绝缘层10在形成有改质线22A～22D的结构中提高侧面5A～5D与第一主面电极层12之间的绝缘性。由此，在侧面5A～5D形成有改质线22A～22D的结构中，能够提高SiC 半导体层2的电特性的稳定性。
图13V是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D的第17形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第16形态例的改质线22A～22D可以在连接侧面5A～5D的拐角部彼此相连。与此相对，第17形态例的改质线22A～22D在连接侧面5A～5D的拐角部中彼此留有间隔地形成。
更具体而言，改质线22A和改质线22B在连接侧面5A和侧面5B的拐角部在法线方向Z上彼此留有间隔地形成。改质线22B和改质线22C在连接侧面5B和侧面5C的拐角部在法线方向Z上彼此留有间隔地形成。
改质线22C和改质线22D在连接侧面5C和侧面5D的拐角部在法线方向 Z上彼此留有间隔地形成。改质线22D和改质线22A在连接侧面5D和侧面 5A的拐角部在法线方向Z上彼此留有间隔地形成。
改质线22A～22D中的至少1个可以在连接侧面5A～5D中的任意侧面的拐角部与其他改质线22A～22D留有间隔地形成。改质线22A～22D中的2个或者 3个可以在连接侧面5A～5D中的任意侧面的拐角部彼此相连。
第17形态例的改质线22A～22D在改质线70(改质线22A～22D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
即使是形成第17形态例的改质线22A～22D的情况，也能够实现与形成第 16形态例的改质线22A～22D时的效果同样的效果。
图13W是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D的第18形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第16形态例的改质线22A～22D按照沿第一主面3的切线方向以直线状延伸的带状形成。与此相对，第18形态例的改质线22A～22D按照从第一主面3 朝向第二主面4以向下倾斜的倾斜状延伸的带状形成。更具体而言，第18形态例的改质线22A～22D分别包含第一端部区域81、第二端部区域82和倾斜区域83。
第一端部区域81在SiC半导体层2的拐角部附近位于第一主面3侧。第二端部区域82在SiC半导体层2的拐角部附近相对于第一端部区域81位于第二主面4侧。倾斜区域83使第一端部区域81和第二端部区域82之间的区域从第一主面3朝向第二主面4向下倾斜。
改质线22A的第一端部区域81和改质线22B的第一端部区域81可以位于连接侧面5A和侧面5B的拐角部。改质线22A的第二端部区域82和改质线22B的第二端部区域82可以位于连接侧面5A和侧面5B的拐角部。
改质线22A的第一端部区域81和改质线22B的第二端部区域82可以位于连接侧面5A和侧面5B的拐角部。改质线22A的第二端部区域82和改质线22B的第一端部区域81可以位于连接侧面5A和侧面5B的拐角部。改质线22A和改质线22B在连接侧面5A和侧面5B的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22B的第一端部区域81和改质线22C的第一端部区域81可以位于连接侧面5B和侧面5C的拐角部。改质线22B的第二端部区域82和改质线 22C的第二端部区域82可以位于连接侧面5B和侧面5C的拐角部。
改质线22B的第一端部区域81和改质线22C的第二端部区域82可以位于连接侧面5B和侧面5C的拐角部。改质线22B的第二端部区域82和改质线 22C的第一端部区域81可以位于连接侧面5B和侧面5C的拐角部。改质线22B 和改质线22C在连接侧面5B和侧面5C的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22C的第一端部区域81和改质线22D的第一端部区域81可以位于连接侧面5C和侧面5D的拐角部。改质线22C的第二端部区域82和改质线 22D的第二端部区域82可以位于连接侧面5C和侧面5D的拐角部。
改质线22C的第一端部区域81和改质线22D的第二端部区域82可以位于连接侧面5C和侧面5D的拐角部。改质线22C的第二端部区域82和改质线 22D的第一端部区域81可以位于连接侧面5C和侧面5D的拐角部。改质线 22C和改质线22D在连接侧面5C和侧面5D的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22D的第一端部区域81和改质线22A的第一端部区域81可以位于连接侧面5D和侧面5A的拐角部。改质线22D的第二端部区域82和改质线22A的第二端部区域82可以位于连接侧面5D和侧面5A的拐角部。
改质线22D的第一端部区域81和改质线22A的第二端部区域82可以位于连接侧面5D和侧面5A的拐角部。改质线22D的第二端部区域82和改质线22A的第一端部区域81可以位于连接侧面5D和侧面5A的拐角部。改质线22D和改质线22A在连接侧面5D和侧面5A的拐角部可以彼此相连，也可以彼此留有间隔地形成。
第18形态例的改质线22A～22D在改质线70(改质线22A～22D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
即使是形成第18形态例的改质线22A～22D的情况，也能够实现与形成第 16形态例的改质线22A～22D时的效果同样的效果。特别是，借助第18形态例的改质线22A～22D，能够在SiC半导体晶圆结构61(SiC半导体晶圆41)的厚度方向上的不同区域形成解理起点。由此，即使是形成由1层构成的改质线 22A～22D的情况，也能够将SiC半导体晶圆结构61适当地解理。
图13X是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D的第19形态例立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第16形态例的改质线22A～22D按照沿第一主面3的切线方向以直线状延伸的带状形成。与此相对，第19形态例的改质线22A～22D按照从第一主面3 朝向第二主面4以曲线状(弯曲状)向下倾斜的方式延伸的带状形成。更具体而言，第19形态例的改质线22A～22D分别包含第一端部区域84、第二端部区域85和弯曲区域86。
第一端部区域84在SiC半导体层2的拐角部附近位于第一主面3侧。第二端部区域85在SiC半导体层2的拐角部附近相对于第一端部区域84位于第二主面4侧。弯曲区域86以从第一主面3朝向第二主面4的凹弯曲状向下倾斜，且连接第一端部区域84和第二端部区域85。弯曲区域86也可以以从第一主面3朝向第二主面4的凸弯曲状向下倾斜。
改质线22A的第一端部区域84和改质线22B的第一端部区域84可以位于连接侧面5A和侧面5B的拐角部。改质线22A的第二端部区域85和改质线22B的第二端部区域85可以位于连接侧面5A和侧面5B的拐角部。
改质线22A的第一端部区域84和改质线22B的第二端部区域85可以位于连接侧面5A和侧面5B的拐角部。改质线22A的第二端部区域85和改质线22B的第一端部区域84可以位于连接侧面5A和侧面5B的拐角部。改质线 22A和改质线22B在连接侧面5A和侧面5B的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22B的第一端部区域84和改质线22C的第一端部区域84可以位于连接侧面5B和侧面5C的拐角部。改质线22B的第二端部区域85和改质线 22C的第二端部区域85可以位于连接侧面5B和侧面5C的拐角部。
改质线22B的第一端部区域84和改质线22C的第二端部区域85可以位于连接侧面5B和侧面5C的拐角部。改质线22B的第二端部区域85和改质线 22C的第一端部区域84可以位于连接侧面5B和侧面5C的拐角部。改质线22B 和改质线22C在连接侧面5B和侧面5C的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22C的第一端部区域84和改质线22D的第一端部区域84可以位于连接侧面5C和侧面5D的拐角部。改质线22C的第二端部区域85和改质线 22D的第二端部区域85可以位于连接侧面5C和侧面5D的拐角部。
改质线22C的第一端部区域84和改质线22D的第二端部区域85可以位于连接侧面5C和侧面5D的拐角部。改质线22C的第二端部区域85和改质线 22D的第一端部区域84可以位于连接侧面5C和侧面5D的拐角部。改质线 22C和改质线22D在连接侧面5C和侧面5D的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22D的第一端部区域84和改质线22A的第一端部区域84可以位于连接侧面5D和侧面5A的拐角部。改质线22D的第二端部区域85和改质线22A的第二端部区域85可以位于连接侧面5D和侧面5A的拐角部。
改质线22D的第一端部区域84和改质线22A的第二端部区域85可以位于连接侧面5D和侧面5A的拐角部。改质线22D的第二端部区域85和改质线22A的第一端部区域84可以位于连接侧面5D和侧面5A的拐角部。改质线22D和改质线22A在连接侧面5D和侧面5A的拐角部可以彼此相连，也可以彼此留有间隔地形成。
第19形态例的改质线22A～22D在改质线70(改质线22A～22D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
即使是形成第19形态例的改质线22A～22D的情况，也能够实现与形成第 16形态例的改质线22A～22D时的效果同样的效果。特别是，借助第19形态例的改质线22A～22D，能够在SiC半导体晶圆结构61(SiC半导体晶圆41)的厚度方向上的不同区域形成解理起点。由此，即使是形成由1层构成的改质线 22A～22D的情况，也能够将SiC半导体晶圆结构61适当地解理。
图13Y是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D的第20形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第16形态例的改质线22A～22D按照沿第一主面3的切线方向以直线状延伸的带状形成。与此相对，第20形态例的改质线22A～22D按照朝向第一主面 3和第二主面4以蜿蜒的曲线状(弯曲状)延伸的带状形成。更具体而言，第20 形态例的改质线22A～22D分别包含多个第一区域87、多个第二区域88和多个连接区域89。
多个第一区域87位于第一主面3侧的区域。多个第二区域88相对于多个第一区域87位于第二主面4侧的区域。多个弯曲区域86分别连接所对应的第一区域87和第二区域88。
改质线22A和改质线22B在连接侧面5A和侧面5B的拐角部可以彼此相连，也可以彼此留有间隔地形成。改质线22B和改质线22C在连接侧面5B和侧面5C的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22C和改质线22D在连接侧面5C和侧面5D的拐角部可以彼此相连，也可以彼此留有间隔地形成。改质线22D和改质线22A在连接侧面5D 和侧面5A的拐角部可以彼此相连，也可以彼此留有间隔地形成。
改质线22A～22D的蜿蜒周期是任意的。改质线22A～22D分别可以按照从第一主面3朝向第二主面4以凹弯曲状延伸的1个带状形成。该情况下，改质线22A～22D分别可以包含2个第一区域87、1个第二区域88和2个连接区域 89。
此外，改质线22A～22D分别可以按照从第二主面4朝向第一主面3以凸弯曲状延伸的1个带状形成。该情况下，改质线22A～22D分别可以包含1个第一区域87、2个第二区域88和2个连接区域89。
第20形态例的改质线22A～22D在改质线70(改质线22A～22D)的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
即使是形成第20形态例的改质线22A～22D的情况，也能够实现与形成第 16形态例的改质线22A～22D时的效果同样的效果。特别是，借助第20形态例的改质线22A～22D，能够在SiC半导体晶圆结构61(SiC半导体晶圆41)的厚度方向上的不同区域形成解理起点。由此，即使是形成由1层构成的改质线 22A～22D的情况，也能够将SiC半导体晶圆结构61适当地解理。
图13Z是示出图3所示的SiC半导体装置1的立体图，且是示出改质线 22A～22D的第21形态例的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
第16形态例的改质线22A～22D在侧面5A～5D中以相同的形状形成。与此相对，第21形态例的改质线22A～22D在侧面5A～5D中以不同的专有比例 RA、RB、RC、RD形成。专有比例RA～RD是改质线22A～22D在侧面5A～5D 中所占的比例。
更具体而言，专有比例RA～RD根据SiC单晶的晶面的不同而不同。形成于SiC单晶的m面的改质线22B、22D的专有比例RB、RD为形成于SiC单晶的a面的改质线22A、22C的专有比例RA、RC以下(RB、RD≤RA、RC)。更具体而言，专有比例RB、RD小于专有比例RA、RC(RB、RD＜RA、RC)。
改质线22A、22C的专有比例RA、RC可以彼此相同，也可以彼此不同。此外，改质线22B、22D的专有比例RB、RD可以彼此相同，也可以彼此不同。改质线22B、22D在侧面5B、5D中的表面积在该方式中小于改质线22A、 22C在侧面5A、5C中的表面积。改质线22B、22D的厚度TR在该方式中小于改质线22A、22C的厚度TR。
第21形态例的改质线22A～22D在改质线70的形成工序中通过调节激光的会聚部(焦点)等而形成(也一并参照图10K)。
即使是形成第21形态例的改质线22A～22D的情况，也能够实现与形成第 16形态例的改质线22A～22D时的效果同样的效果。特别是，第21形态例的改质线22A～22D在SiC半导体层2的侧面5A～5D中分别按照不同的专有比例 RA～RD形成。更具体而言，改质线22A～22D根据SiC单晶的晶面的不同而具有不同的专有比例RA～RD。
形成于SiC单晶的m面的改质线22B、22D的专有比例RB、RD为形成于SiC单晶的a面的改质线22A、22C的专有比例RA、RC以下(RB、RD≤ RA、RC)。
在从c轴观察c面(硅面)的平面视图中，SiC单晶具有沿最邻近原子方向(也一并参照图1和图2)容易开裂、沿最邻近原子方向的交叉方向不易开裂这样的物性。最邻近原子方向是a轴方向及其等价方向。沿最邻近原子方向的晶面是 m面及其等价面。最邻近原子方向的交叉方向是m轴方向及其等价方向。沿最邻近原子方向的交叉方向的晶面是a面及其等价面。
因此，在改质线70的形成工序中，对于沿SiC单晶的最邻近原子方向的晶面而言，具有较容易开裂的性质，因此，即使不形成具有较大专有比例的改质线70，也能够将SiC单晶适当地切断(解理)(也一并参照图10L)。
即，在改质线70的形成工序中，可以使沿在a轴方向上延伸的第二预切线55的改质线70的专有比例小于沿在m轴方向上延伸的第一预切线54的改质线70的专有比例。
另一方面，在沿SiC单晶的最邻近原子方向的交叉方向的晶面上形成有具有较大专有比例的改质线70。由此，能够抑制SiC半导体晶圆结构61的不适当的切断(解理)，从而能够适当地抑制因SiC单晶的物性而产生裂纹。
如此，通过第21形态例的改质线22A～22D，能够利用SiC单晶的物性来调整并减小改质线22A～22D相对于侧面5A～5D的专有比例RA～RD。由此，能够进一步减小由于改质线22A～22D而对SiC半导体层2造成的影响。此外，能够缩短改质线70的形成工序的时间。
专有比例RA～RD可以通过改质线22A～22D在侧面5A～5D中的表面积来调整。专有比例RA～RD也可以通过改质线22A～22D的厚度TR来调整。专有比例RA～RD还可以通过改质线22A～22D的个数来调整。
可以形成同时包含第16形态例、第17形态例、第18形态例、第19形态例、第20形态例和第21形态例(以下，简称为“第16～第21形态例”。)的改质线22A～22D中的至少2种的SiC半导体装置1。
此外，就第16～第21形态例的改质线22A～22D的特征而言，可以在它们之间以任意的方式和任意的形态进行组合。即，可以采用具有组合了第16～第 21形态例的改质线22A～22D的特征中的至少2个特征的形态的改质线 22A～22D。
例如，第18形态例的改质线22A～22D的特征可以与第20形态例的改质线22A～22D的特征组合。该情况下，形成从第一主面3朝向第二主面4向下倾斜、且朝向第一主面3和第二主面4以蜿蜒的曲线状(弯曲状)延伸的带状的改质线22A～22D。
图14是示出本发明的第二实施方式的SiC半导体装置91的立体图，且是示出应用了第1形态例的改质线22A～22D(粗糙面区域20A～20D和光滑面区域 21A～21D)的结构的立体图。以下，对于与针对SiC半导体装置1描述的结构相对应的结构赋予相同的参考符号并省略说明。
该方式中，应用第1形态例的粗糙面区域20A～20D和光滑面区域21A～21D 的。但是，可以采用第2～8形态例的改质线22A～22D来代替第1形态例的改质线22A～22D或者除第1形态例的改质线22A～22D之外进一步采用第2～8 形态例的改质线22A～22D。此外，可以采用具有组合了第1～第8形态例的改质线22A～22D的特征中的至少2个特征的形态的改质线22A～22D。
此外，可以采用第9形态例的改质线22A～22D来代替第1形态例的改质线22A～22D。此外，可以采用第10～第15形态例的改质线22A～22D中的任1 种来代替第9形态例的改质线22A～22D或者除第9形态例的改质线22A～22D 之外进一步采用第10～第15形态例的改质线22A～22D中的任1种。此外，可以采用具有组合了第9～第15形态例的改质线22A～22D的特征中的至少2个特征的形态的改质线22A～22D。
此外，可以采用第16形态例的改质线22A～22D来代替第1形态例的改质线22A～22D。此外，可以采用第17～第21形态例的改质线22A～22D中的任1 种来代替第16形态例的改质线22A～22D或者除第16形态例的改质线 22A～22D之外进一步采用第17～第21形态例的改质线22A～22D中的任1种。此外，可以采用具有组合了第16～第21形态例的改质线22A～22D的特征中的至少2个特征的形态的改质线22A～22D。
参照图14，该方式中，主面绝缘层10的绝缘侧面11A～11D从SiC半导体层2的侧面5A～5D向内侧区域、与侧面5A～5D留有间隔地形成。主面绝缘层10在平面视图中使第一主面3的周缘部露出。
主面绝缘层10与树脂层16和钝化层13一起使第一主面3的周缘部露出。主面绝缘层10的绝缘侧面11A～11D在该方式中与树脂层16的树脂侧面 17A～17D和钝化层13的侧面14A～14D齐平地形成。绝缘侧面11A～11D在该方式中划分出切割迹道。
主面绝缘层10通过在前述的图10I的工序中在钝化层13的去除工序之后实施利用蚀刻法将主面绝缘层10去除的工序而形成。该情况下，前述的图10K 的工序中，可以从SiC半导体晶圆结构61的第一主面62侧向SiC半导体晶圆结构61的内部直接照射激光而不经由主面绝缘层10。
如上所述，即使利用SiC半导体装置91，也能够实现与针对SiC半导体装置1描述的效果同样的效果。但是，从提高SiC半导体层2的侧面5A～5D 和第一主面电极层12之间的绝缘性方面出发，优选第一实施方式的SiC半导体装置1的结构。
图15是从一个角度观察本发明的第三实施方式的SiC半导体装置101的立体图，且是示出应用了第1形态例的改质线22A～22D的结构的立体图。图 16是从另一角度观察图15所示的SiC半导体装置101的立体图。图17是示出图15所示的SiC半导体装置101的平面图。图18是从图17去掉树脂层129 后的平面图。
该方式中，应用第1形态例的改质线22A～22D。即，SiC半导体装置101 的制造工序中应用了与前述的图10A～图10M的工序同样的工序。
SiC半导体装置101中，可以采用第2～8形态例的改质线22A～22D中的任1种来代替第1形态例的改质线22A～22D或者除第1形态例的改质线 22A～22D之外进一步采用第2～8形态例的改质线22A～22D中的任1种。此外，可以采用具有组合了第1～第8形态例的改质线22A～22D的特征中的至少2个特征的形态的改质线22A～22D。
此外，SiC半导体装置101中，可以采用第9形态例的改质线22A～22D 来代替第1形态例的改质线22A～22D。此外，可以采用第10～第15形态例的改质线22A～22D中的任1种来代替第9形态例的改质线22A～22D或者除第9 形态例的改质线22A～22D之外进一步采用第10～第15形态例的改质线22A～22D中的任1种。此外，可以采用具有组合了第9～第15形态例的改质线 22A～22D的特征中的至少2个特征的形态的改质线22A～22D。
此外，SiC半导体装置101中，可以采用第16形态例的改质线22A～22D 来代替第1形态例的改质线22A～22D。此外，可以采用第17～第21形态例的改质线22A～22D中的任1种来代替第16形态例的改质线22A～22D或者除第 16形态例的改质线22A～22D之外进一步采用第17～第21形态例的改质线 22A～22D中的任1种。此外，可以采用具有组合了第16～第21形态例的改质线22A～22D的特征中的至少2个特征的形态的改质线22A～22D。
参照图15～图18，SiC半导体装置101包含SiC半导体层102。SiC半导体层102包含作为由六方晶构成的SiC单晶的一例的4H-SiC单晶。SiC半导体层102以长方体形状的芯片状形成。
SiC半导体层102具有一侧的第一主面103、另一侧的第二主面104、以及连接第一主面103和第二主面104的侧面105A、105B、105C、105D。第一主面103和第二主面104在从它们的法线方向Z观察的平面视图(以下，简称为“平面视图”。)中以四边形(这里为长方形)形成。
第一主面103是形成有功能设备的设备面。第二主面104由具有研磨痕的研磨面构成。侧面105A～105D分别由面向SiC单晶的晶面的平滑的解理面构成。侧面105A～105D没有研磨痕。
SiC半导体层102的厚度TL可以为40μm以上200μm以下。厚度TL可以为40μm以上60μm以下、60μm以上80μm以下、80μm以上100μm以下、 100μm以上120μm以下、120μm以上140μm以下、140μm以上160μm以下、 160μm以上180μm以下、或180μm以上200μm以下。厚度TL优选为60μm 以上150μm以下。
第一主面103和第二主面104在该方式中面向SiC单晶的c面。第一主面 103面向(0001)面(硅面)。第二主面104面向SiC单晶的(000-1)面(碳面)。
第一主面103和第二主面104相对于SiC单晶的c面具有在[11-20]方向上以10°以下的角度倾斜的偏角θ。法线方向Z相对于SiC单晶的c轴([0001]方向)仅倾斜偏角θ的量。
偏角θ可以为0°以上5.0°以下。偏角θ可以设定在0°以上1.0°以下、1.0°以上1.5°以下、1.5°以上2.0°以下、2.0°以上2.5°以下、2.5°以上3.0°以下、3.0°以上3.5°以下、3.5°以上4.0°以下、4.0°以上4.5°以下、或4.5°以上5.0°以下的角度范围。偏角θ优选大于0°。偏角θ可以小于4.0°。
偏角θ可以设定在3.0°以上4.5°以下的角度范围。该情况下，偏角θ优选设定在3.0°以上3.5°以下、或3.5°以上4.0°以下的角度范围。偏角θ可以设定在1.5°以上3.0°以下的角度范围。该情况下，偏角θ优选设定在1.5°以上2.0°以下、或2.0°以上2.5°以下的角度范围。
侧面105A～105D的长度分别可以为1mm以上10mm以下(例如2mm以上 5mm以下)。侧面105B、105D的表面积在该方式中大于侧面105A、105C的表面积。第一主面103和第二主面104在平面视图中可以以正方形形成。该情况下，侧面105A、105C的表面积与侧面105B、105D相等。
侧面105A和侧面105C在该方式中沿第一方向X延伸，且在与第一方向 X交叉的第二方向Y上彼此相对。侧面105B和侧面105D在该方式中沿第二方向Y延伸，且在第一方向X上彼此相对。更具体而言，第二方向Y是与第一方向X正交的方向。
第一方向X在该方式中设定在SiC单晶的m轴方向([1-100]方向)上。第二方向Y设定在SiC单晶的a轴方向([11-20]方向)上。
侧面105A和侧面105C在平面视图中形成SiC半导体层102的短边。侧面105A和侧面105C由SiC单晶的a面形成，在a轴方向上彼此相对。侧面 105A由SiC单晶的(-1-120)面形成。侧面105C由SiC单晶的(11-20)面形成。
以第一主面103的法线作为基准时，侧面105A和侧面105C相对于法线可以形成朝向SiC单晶的c轴方向([0001]方向)倾斜的倾斜面。该情况下，在将第一主面103的法线设为0°时，侧面105A和侧面105C相对于第一主面103 的法线可以以与偏角θ相对应的角度倾斜。与偏角θ相对应的角度可以等于偏角θ，也可以为大于0°且小于偏角θ的角度。
侧面105B和侧面105D在平面视图中形成SiC半导体层102的长边。侧面105B和侧面105D由SiC单晶的m面形成，在m轴方向上彼此相对。侧面 105B由SiC单晶的(-1100)面形成。侧面105D由SiC单晶的(1-100)面形成。侧面105B和侧面105D沿第一主面103的法线进行平面延伸。更具体而言，侧面105B和侧面105D相对于第一主面103和第二主面104大致垂直地形成。
SiC半导体层102在该方式中具有包含n+型SiC半导体基板106和n型 SiC外延层107的层叠结构。SiC半导体基板106和SiC外延层107分别与第一实施方式的SiC半导体基板6和SiC外延层7相对应。由SiC半导体基板 106形成SiC半导体层102的第二主面104。
由SiC外延层107形成第一主面103。由SiC半导体基板106和SiC外延层107形成SiC半导体层102的侧面105A～105D。
SiC半导体基板106的厚度TS可以为40μm以上150μm以下。厚度TS 可以为40μm以上50μm以下、50μm以上60μm以下、60μm以上70μm以下、 70μm以上80μm以下、80μm以上90μm以下、90μm以上100μm以下、100μm 以上110μm以下、110μm以上120μm以下、120μm以上130μm以下、130μm 以上140μm以下、或140μm以上150μm以下。厚度TS优选为40μm以上130μm 以下。通过SiC半导体基板106的薄化，能够缩短电流路径，因此能够减小电阻值。
SiC外延层107的厚度TE可以为1μm以上50μm以下。厚度TE可以为1μm 以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm 以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上35μm以下、 35μm以上40μm以下、40μm以上45μm以下、或45μm以上50μm以下。厚度TE优选为5μm以上15μm以下。
SiC外延层107的n型杂质浓度为SiC半导体基板106的n型杂质浓度以下。更具体而言，SiC外延层107的n型杂质浓度小于SiC半导体基板106的 n型杂质浓度。SiC半导体基板106的n型杂质浓度可以为1.0×1018cm-3以上 1.0×1021cm-3以下。SiC外延层107的n型杂质浓度可以为1.0×1015cm-3以上 1.0×1018cm-3以下。
SiC外延层107在该方式中沿法线方向Z具有带有不同n型杂质浓度的多个区域。更具体而言，SiC外延层107包含n型杂质浓度较高的高浓度区域108 以及n型杂质浓度比高浓度区域108低的低浓度区域109。高浓度区域108形成于第一主面103侧的区域。低浓度区域109相对于高浓度区域108形成于第二主面104侧的区域。
高浓度区域108的n型杂质浓度可以为1×1016cm-3以上1×1018cm-3以下。低浓度区域109的n型杂质浓度可以为1×1015cm-3以上1×1016cm-3以下。
高浓度区域108的厚度为低浓度区域109的厚度以下。更具体而言，高浓度区域108的厚度小于低浓度区域109的厚度。高浓度区域108的厚度小于 SiC外延层107的总厚度的二分之一。
SiC半导体层102包含有源区域111和外侧区域112。有源区域111是形成有作为功能设备的一例的纵型金属绝缘体场效应晶体管(Metal Insulator Field EffectTransistor，MISFET)的区域。有源区域111在平面视图中从侧面 105A～105D向内侧区域、与侧面105A～105D留有间隔地形成于SiC半导体层 102的中央部。有源区域111在平面视图中以具有与侧面105A～105D平行的4 边的四边形(该方式中为长方形)形成。
外侧区域112是有源区域111的外侧的区域。外侧区域112形成于侧面 105A～105D和有源区域111的周缘之间的区域。外侧区域112在平面视图中以环绕有源区域111的闭环状(该方式中为四边形环状)形成。
SiC半导体装置101包含形成于第一主面103上方的主面绝缘层113。主面绝缘层113与第一实施方式的主面绝缘层10相对应。主面绝缘层113选择性被覆有源区域111和外侧区域112。主面绝缘层113可以包含氧化硅(SiO2)。
主面绝缘层113具有从侧面105A～105D露出的4个绝缘侧面114A、114B、 114C、114D。绝缘侧面114A～114D与侧面105A～105D相连。绝缘侧面 114A～114D与侧面105A～105D齐平地形成。绝缘侧面114A～114D由解理面构成。
主面绝缘层113的厚度可以为1μm以上50μm以下。主面绝缘层113的厚度可以为1μm以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、30μm以上40μm以下、或40μm以上50μm以下。
SiC半导体装置101包含形成于主面绝缘层113上方的作为第一主面电极层之一的主面栅电极层115。主面栅电极层115中施加栅电压。栅电压可以为10V以上50V以下(例如30V左右)。主面栅电极层115贯穿主面绝缘层113 而与SiC半导体层102的任意区域电连接。
主面栅电极层115包含栅极焊盘116和栅极指117、118。栅极焊盘116 和栅极指117、118配置于有源区域111。
栅极焊盘116在平面视图中沿侧面105A形成。栅极焊盘116在平面视图中沿侧面105A的中央区域形成。栅极焊盘116在平面视图中可以沿连接侧面 105A～105D中的任意2个的拐角部形成。栅极焊盘116在平面视图中可以以四边形形成。
栅极指117、118包含外侧栅极指117和内侧栅极指118。外侧栅极指117 从栅极焊盘116引出，沿有源区域111的周缘以带状延伸。外侧栅极指117 在该方式中以从3个方向划分有源区域111的内侧区域的方式沿3个侧面105A、 105B、105D形成。
外侧栅极指117具有一对开放端部119、120。一对开放端部119、120夹着有源区域111的内侧区域而形成于与栅极焊盘116相对的区域。一对开放端部119、120在该方式中沿侧面105C形成。
内侧栅极指118从栅极焊盘116向有源区域111的内侧区域引出。内侧栅极指118在有源区域111的内侧区域以带状延伸。内侧栅极指118从栅极焊盘 116朝向侧面105C延伸。
SiC半导体装置101包含形成于主面绝缘层113上方的作为第一主面电极层之一的主面源电极层121。主面源电极层121中施加源电压。源电压可以为基准电压(例如GND电压)。主面源电极层121贯穿主面绝缘层113而与SiC 半导体层102的任意区域电连接。主面源电极层121在该方式中包含源极焊盘 122、源极迂回配线123和源极连接部124。
源极焊盘122形成于有源区域111且与栅极焊盘116和栅极指117、118 留有间隔。源极焊盘122以被覆由栅极焊盘116和栅极指117、118划分的C 字形状(图17和图18中为反C字形状)的区域的方式在平面视图中以C字形状 (图17和图18中为反C字形状)形成。
源极迂回配线123形成于外侧区域112。源极迂回配线123沿有源区域111 以带状延伸。在该方式中，源极迂回配线123在平面视图中以环绕有源区域111的闭环状(该方式中为四边形环状)形成。源极迂回配线123在外侧区域112 与SiC半导体层102电连接。
源极连接部124连接源极焊盘122和源极迂回配线123。源极连接部124 设于外侧栅极指117的一对开放端部119、120之间的区域。源极连接部124 从源极焊盘122横穿有源区域111和外侧区域112之间的边界区域与源极迂回配线123连接
形成于有源区域111的MISFET在其结构上包含npn型寄生双极晶体管。如果在外侧区域112产生的雪崩电流流入至有源区域111，则寄生双极晶体管呈导通状态。该情况下，由于例如闩锁效应，MISFET的控制可能会不稳定。
因此，SiC半导体装置101中，利用主面源电极层121的结构，形成吸收外侧区域112中产生的雪崩电流的雪崩电流吸收结构。更具体而言，外侧区域 112中产生的雪崩电流由源极迂回配线123吸收，经由源极连接部124到达源极焊盘122。在源极焊盘122连接有用于外部连接的导线(例如键合线)的情况下，雪崩电流由该导线取出。
由此，能够抑制寄生双极晶体管因外侧区域112中产生的不期望的电流而呈导通状态的情况。因此，能够抑制闩锁效应，能够提高MISFET控制的稳定性。
SiC半导体装置101包含形成于主面绝缘层113上方的钝化层125(绝缘层)。钝化层125可以具有由氧化硅层或氮化硅层构成的单层结构。钝化层125可以具有包含氧化硅层和氮化硅层的层叠结构。氧化硅层可以形成于氮化硅层上方。氮化硅层可以形成于氧化硅层上方。钝化层125在该方式中具有由氮化硅层构成的单层结构。
钝化层125包含4个侧面126A、126B、126C、126D。钝化层125的侧面 126A～126D在平面视图中从SiC半导体层102的侧面105A～105D向内侧区域、与侧面105A～105D留有间隔地形成。钝化层125在平面视图中使SiC半导体层102的周缘部露出。钝化层125使主面绝缘层113露出。
钝化层125选择性被覆主面栅电极层115和主面源电极层121。钝化层125 包含栅极子焊盘开口127和源极子焊盘开口128。栅极子焊盘开口127使栅极焊盘116露出。源极子焊盘开口128使源极焊盘122露出。
钝化层125的厚度可以为1μm以上50μm以下。钝化层125的厚度可以为1μm以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、30μm 以上40μm以下、或40μm以上50μm以下。
SiC半导体装置101包含形成于钝化层125上方的树脂层129(绝缘层)。钝化层125和树脂层129形成1个绝缘层叠结构(绝缘层)。图17中用阴影示出了树脂层129。
树脂层129可以包含负型或正型感光性树脂。树脂层129在该方式中包含作为正型感光性树脂的一例的聚苯并
Figure BDA0002942767460000771
唑。树脂层129可以包含作为负型感光性树脂的一例的聚酰亚胺。
树脂层129选择性被覆主面栅电极层115和主面源电极层121。树脂层129 包含4个树脂侧面130A、130B、130C、130D。树脂侧面130A～130D从SiC 半导体层102的侧面105A～105D向内侧区域、与侧面105A～105D留有间隔地形成。树脂层129与钝化层125一起使主面绝缘层113露出。树脂侧面 130A～130D在该方式中与钝化层125的侧面126A～126D齐平地形成。
树脂层129的树脂侧面130A～130D与SiC半导体层102的侧面105A～105D 之间划分出切割迹道。该方式中，钝化层125的侧面126A～126D也划分出切割迹道。借助切割迹道，从一张SiC半导体晶圆切出SiC半导体装置101时，无需将树脂层129、钝化层125物理性切断。由此，能够从一张SiC半导体晶圆将SiC半导体装置101流畅地切出。此外，能够增加与侧面105A～105D的绝缘距离。
切割迹道的宽度可以为1μm以上25μm以下。切割迹道的宽度可以为1μm 以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm 以下、或20μm以上25μm以下。
树脂层129包含栅极焊盘开口131和源极焊盘开口132。栅极焊盘开口131 使栅极焊盘116露出。源极焊盘开口132使源极焊盘122露出。
栅极焊盘开口131与钝化层125的栅极子焊盘开口127连通。栅极焊盘开口131的内壁可以位于栅极子焊盘开口127的内壁的外侧。栅极焊盘开口131 的内壁也可以位于栅极子焊盘开口127的内壁的内侧。树脂层129可以被覆栅极子焊盘开口127的内壁。
源极焊盘开口132与钝化层125的源极子焊盘开口128连通。栅极焊盘开口131的内壁可以位于源极子焊盘开口128的内壁的外侧。源极焊盘开口132 的内壁也可以位于源极子焊盘开口128的内壁的内侧。树脂层129可以被覆源极子焊盘开口128的内壁。
树脂层129的厚度可以为1μm以上50μm以下。树脂层129的厚度可以为1μm以上10μm以下、10μm以上20μm以下、20μm以上30μm以下、30μm 以上40μm以下、或40μm以上50μm以下。
SiC半导体装置101包含形成于第二主面104上方的作为第二主面电极层的漏电极层133。漏电极层133与第二主面104(SiC半导体基板106)之间形成欧姆接触。即，SiC半导体基板106作为MISFET的漏极区域134形成。此外， SiC外延层107作为MISFET的漂移区域135形成。断路时主面源电极层121 和漏电极层133之间可施加的最大电压可以为1000V以上10000V以下。
漏电极层133可以包含Ti层、Ni层、Au层、Ag层和Al层中的至少1 种。漏电极层133可以具有包含Ti层、Ni层、Au层、Ag层或Al层的单层结构。漏电极层133可以具有将Ti层、Ni层、Au层、Ag层和Al层中的至少2 种以任意的方式层叠的层叠结构。漏电极层133可以具有包含从第二主面104 依次层叠的Ti层、Ni层、Au层和Ag层的4层结构。
SiC半导体装置101包含形成于SiC半导体层102的侧面105A～105D的第1形态例的改质线22A～22D(粗糙面区域20A～20D和光滑面区域21A～21D)。 SiC半导体装置101的改质线22A～22D的结构除了形成于SiC半导体层102 而非SiC半导体层2之外，与SiC半导体装置1的改质线22A～22D的结构同样。
SiC半导体装置1的改质线22A～22D的说明分别可适用于SiC半导体装置101的改质线22A～22D的说明。省略对于SiC半导体装置101的改质线 22A～22D的具体说明。
图19是图18所示的区域XIX的放大图，且是用于说明第一主面103的结构的图。图20是沿图19所示的XX-XX线的截面图。图21是沿图19所示的XXI-XXI线的截面图。图22是图20所示的区域XXII的放大图。图23是沿图18所示的XXIII-XXIII线的截面图。图24是图23所示的区域XXIV的放大图。
参照图19～图23，SiC半导体装置101包含在有源区域111中形成于第一主面103的表层部的p型本体区域141。本体区域141在该方式中形成于第一主面103中形成有源区域111的区域的整个区域。由此，本体区域141划定有源区域111。本体区域141的p型杂质浓度可以为1.0×1017cm-3以上1.0×1019cm-3以下。
SiC半导体装置101包含有源区域111中形成于第一主面103的表层部的多个栅极沟槽142。多个栅极沟槽142在平面视图中分别以沿第一方向X(SiC 单晶的m轴方向)延伸的带状形成，且沿第二方向Y(SiC单晶的a轴方向)留有间隔地形成。
各栅极沟槽142在该方式中从有源区域111中一侧(侧面105B侧)的周缘部朝向另一侧(侧面105D侧)的周缘部延伸。多个栅极沟槽142在平面视图中整体以条纹状形成。
各栅极沟槽142横穿有源区域111中一侧的周缘部和另一侧的周缘部之间的中间部。各栅极沟槽142的一端部位于有源区域111中一侧的周缘部。各栅极沟槽142的另一端部位于有源区域111中另一侧的周缘部。
各栅极沟槽142的长度可以为0.5mm以上。各栅极沟槽142的长度在图 21所示的截面中是从各栅极沟槽142和外侧栅极指117的连接部分侧的端部至相反侧的端部的长度。各栅极沟槽142的长度在该方式中为1mm以上10mm 以下(例如2mm以上5mm以下)。每单位面积的1个或多个栅极沟槽142的总延长可以为0.5μm/μm2以上0.75μm/μm2以下。
各栅极沟槽142一体地包含有源沟槽部143和接触沟槽部144。有源沟槽部143是有源区域111中沿MISFET的沟道的部分。
接触沟槽部144主要是栅极沟槽142中以与外侧栅极指117接触为目的的部分。接触沟槽部144从有源沟槽部143向有源区域111的周缘部引出。接触沟槽部144形成于外侧栅极指117的正下方的区域。接触沟槽部144的引出量是任意的。
各栅极沟槽142贯穿本体区域141且到达SiC外延层107。各栅极沟槽142 包含侧壁和底壁。形成各栅极沟槽142的长边的侧壁由SiC单晶的a面形成。形成各栅极沟槽142的短边的侧壁由SiC单晶的m面形成。
各栅极沟槽142的侧壁可以沿法线方向Z延伸。各栅极沟槽142的侧壁可以与第一主面103大体垂直地形成。在SiC半导体层102内各栅极沟槽142 的侧壁与第一主面103所成的角度可以为90°以上95°以下(例如91°以上93°以下)。各栅极沟槽142在截面图中可以以底壁侧的开口面积小于开口侧的开口面积的锥面形状形成。
各栅极沟槽142的底壁位于SiC外延层107。更具体而言，各栅极沟槽142 的底壁位于SiC外延层107的高浓度区域108。各栅极沟槽142的底壁面向SiC 单晶的c面。各栅极沟槽142的底壁相对于SiC单晶的c面具有在[11-20]方向上倾斜的偏角θ。
各栅极沟槽142的底壁可以与第一主面103平行地形成。当然，各栅极沟槽142的底壁可以以朝向第二主面104的弯曲状形成。
在法线方向Z上，各栅极沟槽142的深度可以为0.5μm以上3.0μm以下。各栅极沟槽142的深度可以为0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、 1.5μm以上2.0μm以下、2.0μm以上2.5μm以下、或2.5μm以上3.0μm以下。
各栅极沟槽142的沿第二方向Y的宽度可以为0.1μm以上2μm以下。各栅极沟槽142的宽度可以为0.1μm以上0.5μm以下、0.5μm以上1.0μm以下、 1.0μm以上1.5μm以下、或1.5μm以上2μm以下。
参照图22，各栅极沟槽142的开口边缘部146包含从第一主面103朝向各栅极沟槽142的内方向下倾斜的倾斜部147。各栅极沟槽142的开口边缘部 146是连接第一主面103和各栅极沟槽142的侧壁的拐角部。
倾斜部147在该方式中以朝向SiC半导体层102侧凹陷的弯曲状形成。倾斜部147也可以以朝向各栅极沟槽142侧突出的弯曲状形成。倾斜部147缓和对于各栅极沟槽142的开口边缘部146的电场集中。
SiC半导体装置101包含形成于各栅极沟槽142内的栅极绝缘层148和栅电极层149。图19中用阴影示出了栅极绝缘层148和栅电极层149。
栅极绝缘层148包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆 (ZrO2)和氧化钽(Ta2O3)中的至少1种。栅极绝缘层148可以具有包含从SiC半导体层102侧依次层叠的SiN层和SiO2层的层叠结构。
栅极绝缘层148可以具有包含从SiC半导体层102侧依次层叠的SiO2层和SiN层的层叠结构。栅极绝缘层148可以具有由SiO2层或SiN层构成的单层结构。栅极绝缘层148在该方式中具有由SiO2层构成的单层结构。
栅极绝缘层148沿栅极沟槽142的内壁面以膜状形成，且在栅极沟槽142 内划分出凹部空间。栅极绝缘层148包含第一区域148a、第二区域148b和第三区域148c。
第一区域148a沿栅极沟槽142的侧壁形成。第二区域148b沿栅极沟槽 142的底壁形成。第三区域148c沿第一主面103形成。栅极绝缘层148的第三区域148c形成主面绝缘层113的一部分。
第一区域148a的厚度Ta小于第二区域148b的厚度Tb和第三区域148c 的厚度Tc。第二区域148b的厚度Tb与第一区域148a的厚度Ta之比Tb/Ta 可以为2以上5以下。第三区域148c的厚度Tc与第一区域148a的厚度Ta 之比T3/Ta可以为2以上5以下。
第一区域148a的厚度Ta可以为0.01μm以上0.2μm以下。第二区域148b 的厚度Tb可以为0.05μm以上0.5μm以下。第三区域148c的厚度Tc可以为0.05μm以上0.5μm以下。
通过使第一区域148a减薄，能够抑制本体区域141中在各栅极沟槽142 的侧壁附近的区域诱发的载流子的增加。由此，能够抑制沟道电阻的增加。通过使第二区域148b增厚，能够缓和对于各栅极沟槽142的底壁的电场集中。
通过使第三区域148c增厚，能够提高各栅极沟槽142的开口边缘部146 附近处的栅极绝缘层148的耐压。此外，通过使第三区域148c增厚，能够抑制第三区域148c因蚀刻法而消失。
由此，能够抑制由第三区域148c的消失而导致第一区域148a因蚀刻法而被去除。其结果，能够使栅电极层149夹着栅极绝缘层148与SiC半导体层 102(本体区域141)适当地相对。
栅极绝缘层148进一步包含在各栅极沟槽142的开口边缘部146朝向各栅极沟槽142内鼓出的鼓出部148d。鼓出部148d形成于连接栅极绝缘层148的第一区域148a和第三区域148c的拐角部。
鼓出部148d朝向各栅极沟槽142内以弯曲状伸出。鼓出部148d在各栅极沟槽142的开口边缘部146使各栅极沟槽142的开口变窄。
鼓出部148d提高开口边缘部146中的栅极绝缘层148的绝缘耐压。当然，也可以形成没有鼓出部148d的栅极绝缘层148。此外，也可以形成具有一样的厚度的栅极绝缘层148。
栅电极层149夹着栅极绝缘层148嵌入至各栅极沟槽142。更具体而言，栅电极层149在各栅极沟槽142中嵌入至被栅极绝缘层148划分的凹部空间。栅电极层149由栅电压控制。
栅电极层149具有位于各栅极沟槽142的开口侧的上端部。栅电极层149 的上端部以朝向各栅极沟槽142的底壁凹陷的弯曲状形成。栅电极层149的上端部具有沿栅极绝缘层148的鼓出部148d缩窄的缩窄部。
栅电极层149的截面积可以为0.05μm2以上0.5μm2以下。栅电极层149 的截面积是在与栅极沟槽142延伸的方向正交的方向上将栅电极层149切断时呈现的截面的面积。栅电极层149的截面积由栅电极层149的深度与栅电极层 149的宽度之积来定义。
栅电极层149的深度是栅电极层149的上端部至下端部的距离。栅电极层 149的宽度是栅电极层149的上端部和下端部之间的中间位置处的栅极沟槽 142的宽度。在上端部为曲面的情况下，栅电极层149的上端部的位置设为栅电极层149的上端部的中间位置。
栅电极层149包含添加了p型杂质的p型多晶硅。栅电极层149的p型杂质可以包含硼(B)、铝(Al)、铟(In)和镓(Ga)中的至少1种。
栅电极层149的p型杂质浓度为本体区域141的p型杂质浓度以上。更具体而言，栅电极层149的p型杂质浓度大于本体区域141的p型杂质浓度。栅电极层149的p型杂质浓度可以为1×1018cm-3以上1×1022cm-3以下。栅电极层 149的薄层电阻可以为10Ω/□以上500Ω/□以下(该方式中为200Ω/□左右)。
参照图19和图21，SiC半导体装置101包含形成于有源区域111的栅极配线层150。栅极配线层150与栅极焊盘116和栅极指117、118电连接。图 21中用阴影示出了栅极配线层150。
栅极配线层150形成于第一主面103上方。更具体而言，栅极配线层150 形成于栅极绝缘层148的第三区域148c上方。栅极配线层150在该方式中沿外侧栅极指117形成。更具体而言，栅极配线层150以从3个方向划分有源区域111的内侧区域的方式沿SiC半导体层102的3个侧面105A、105B、105D 形成。
栅极配线层150与从各栅极沟槽142的接触沟槽部144露出的栅电极层 149连接。栅极配线层150在该方式中由从各栅极沟槽142向第一主面103上方引出的栅电极层149的引出部形成。栅极配线层150的上端部与栅电极层 149的上端部连接。
参照图19、图20和图22，SiC半导体装置101包含有源区域111中形成于第一主面103的多个源极沟槽155。各源极沟槽155形成于彼此相邻的2个栅极沟槽142之间的区域。
多个源极沟槽155分别以沿第一方向X(SiC单晶的m轴方向)延伸的带状形成。多个源极沟槽155在平面视图中整体以条纹状形成。在第二方向Y上，彼此相邻的源极沟槽155的中央部间的间距可以为1.5μm以上3μm以下。
各源极沟槽155贯穿本体区域141且到达SiC外延层107。各源极沟槽155 包含侧壁和底壁。形成各源极沟槽155的长边的侧壁由SiC单晶的a面形成。形成各源极沟槽155的短边的侧壁由SiC单晶的m面形成。
各源极沟槽155的侧壁可以沿法线方向Z延伸。各源极沟槽155的侧壁可以与第一主面103大体垂直地形成。在SiC半导体层102内各源极沟槽155 的侧壁与第一主面103所成的角度可以为90°以上95°以下(例如91°以上93°以下)。各源极沟槽155在截面图中可以以底壁侧的开口面积小于开口侧的开口面积的锥面形状形成。
各源极沟槽155的底壁位于SiC外延层107。更具体而言，各源极沟槽155 的底壁位于SiC外延层107的高浓度区域108。各源极沟槽155的底壁相对于各栅极沟槽142的底壁更靠近第二主面104侧。各源极沟槽155的底壁位于各栅极沟槽142的底壁和低浓度区域109之间的区域。
各源极沟槽155的底壁面向SiC单晶的c面。各源极沟槽155的底壁相对于SiC单晶的c面具有在[11-20]方向上倾斜的偏角θ。各源极沟槽155的底壁可以与第一主面103平行地形成。各源极沟槽155的底壁可以以朝向第二主面 104的弯曲状形成。
各源极沟槽155的深度在该方式中为各栅极沟槽142的深度以上。更具体而言，各源极沟槽155的深度大于各栅极沟槽142的深度。各源极沟槽155 的深度也可以等于各栅极沟槽142的深度。
在法线方向Z上，各源极沟槽155的深度可以为0.5μm以上10μm以下(例如2μm左右)。各源极沟槽155的深度与各栅极沟槽142的深度之比可以为1.5 以上。各源极沟槽155的深度与各栅极沟槽142的深度之比优选为2以上。
各源极沟槽155的第一方向宽度与各栅极沟槽142的第一方向宽度可以大体相等。各源极沟槽155的第一方向宽度可以为各栅极沟槽142的第一方向宽度以上。各源极沟槽155的第一方向宽度可以为0.1μm以上2μm以下(例如 0.5μm左右)。
SiC半导体装置101包含形成于各源极沟槽155内的源极绝缘层156和源电极层157。图19中用阴影示出了源极绝缘层156和源电极层157。
源极绝缘层156包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆 (ZrO2)和氧化钽(Ta2O3)中的至少1种。源极绝缘层156可以具有包含从第一主面103侧依次层叠的SiN层和SiO2层的层叠结构。
源极绝缘层156可以具有包含从第一主面103侧依次层叠的SiO2层和SiN 层的层叠结构。源极绝缘层156可以具有由SiO2层或SiN层构成的单层结构。源极绝缘层156在该方式中具有由SiO2层构成的单层结构。
源极绝缘层156沿各源极沟槽155的内壁面以膜状形成，且在各源极沟槽 155内划分出凹部空间。源极绝缘层156包含第一区域156a和第二区域156b。
第一区域156a沿各源极沟槽155的侧壁形成。第二区域156b沿各源极沟槽155的底壁形成。第一区域156a的厚度Tsa小于第二区域156b的厚度Tsb。
第二区域156b的厚度Tsb与第一区域156a的厚度Tsa之比Tsb/Tsa可以为2以上5以下。第一区域156a的厚度Tsa可以为0.01μm以上0.2μm以下。第二区域156b的厚度Tsb可以为0.05μm以上0.5μm以下。
第一区域156a的厚度Tsa可以与栅极绝缘层148的第一区域156a的厚度 Ta大体相等。第二区域156b的厚度Tsb可以与栅极绝缘层148的第二区域156b 的厚度Tb大体相等。当然，可以形成具有一样的厚度的源极绝缘层156。
源电极层157夹着源极绝缘层156嵌入至各源极沟槽155。更具体而言，源电极层157在各源极沟槽155中嵌入至被源极绝缘层156划分的凹部空间。源电极层157由源电压控制。
源电极层157具有位于各源极沟槽155的开口侧的上端部。源电极层157 的上端部相对于第一主面103形成于源极沟槽155的底壁侧。源电极层157 的上端部也可以位于第一主面103的上方。
源电极层157的上端部以朝向各源极沟槽155的底壁凹陷的凹弯曲状形成。源电极层157的上端部可以与第一主面103平行地形成。
源电极层157的上端部可以比源极绝缘层156的上端部更向上方突出。源电极层157的上端部相对于源极绝缘层156的上端部也可以位于源极沟槽155 的底壁侧。源电极层157的厚度可以为0.5μm以上10μm以下(例如1μm左右)。
源电极层157优选含有在材质方面具有接近于SiC的性质的多晶硅。由此，能够减小在SiC半导体层102内产生的应力。源电极层157在该方式中包含添加了p型杂质的p型多晶硅。该情况下，能够与栅电极层149同时形成源电极层157。源电极层157的p型杂质可以包含硼(B)、铝(Al)、铟(In)和镓(Ga)中的至少1种。
源电极层157的p型杂质浓度为本体区域141的p型杂质浓度以上。更具体而言，源电极层157的p型杂质浓度大于本体区域141的p型杂质浓度。源电极层157的p型杂质浓度可以为1×1018cm-3以上1×1022cm-3以下。
源电极层157的薄层电阻可以为10Ω/□以上500Ω/□以下(该方式中为 200Ω/□左右)。源电极层157的p型杂质浓度可以与栅电极层149的p型杂质浓度大体相等。源电极层157的薄层电阻可以与栅电极层149的薄层电阻大体相等。
源电极层157可以包含n型多晶硅来代替p型多晶硅或者除p型多晶硅之外进一步包含n型多晶硅。源电极层157可以包含钨、铝、铜、铝合金和铜合金中的至少1种来代替p型多晶硅或者除p型多晶硅之外进一步包含钨、铝、铜、铝合金和铜合金中的至少1种。
如此，SiC半导体装置101具有多个沟槽栅极结构161和多个沟槽源极结构162。各沟槽栅极结构161包含栅极沟槽142、栅极绝缘层148、栅电极层 149。各沟槽源极结构162包含源极沟槽155、源极绝缘层156和源电极层157。
SiC半导体装置101包含在本体区域141的表层部形成于沿各栅极沟槽 142的侧壁的区域的n+型源极区域163。源极区域163的n型杂质浓度可以为 1.0×1018cm-3以上1.0×1021cm-3以下。源极区域163的n型杂质可以为磷(P)。
源极区域163沿各栅极沟槽142的一侧的侧壁和另一侧的侧壁形成有多个。多个源极区域163分别以沿第一方向X延伸的带状形成。多个源极区域163 在平面视图中整体以条纹状形成。各源极区域163从各栅极沟槽142的侧壁和各源极沟槽155的侧壁露出。
如此，在第一主面103的表层部沿栅极沟槽142的侧壁的区域中，从第一主面103朝向第二主面104依次形成有源极区域163、本体区域141和漂移区域135。本体区域141中沿栅极沟槽142的侧壁的区域形成有MISFET的沟道。沟道形成于栅极沟槽142中沿面向SiC单晶的a面的侧壁的区域。沟道的 ON/OFF由栅电极层149控制。
SiC半导体装置101包含在有源区域111中形成于第一主面103的表层部的多个p+型接触区域164。各接触区域164在平面视图中形成于彼此相邻的2 个栅极沟槽142之间的区域。各接触区域164相对于各源极区域163形成于与栅极沟槽142相反侧的区域。
各接触区域164沿各源极沟槽155的内壁形成。该方式中，多个接触区域 164沿各源极沟槽155的内壁留有间隔地形成。各接触区域164与各栅极沟槽 142留有间隔地形成。
各接触区域164的p型杂质浓度大于本体区域141的p型杂质浓度。各接触区域164的p型杂质浓度可以为1.0×1018cm-3以上1.0×1021cm-3以下。各接触区域164的p型杂质可以为铝(Al)。
各接触区域164被覆各源极沟槽155的侧壁和底壁。各接触区域164的底部可以与各源极沟槽155的底壁平行地形成。更具体而言，各接触区域164 一体地包含第一表层区域164a、第二表层区域164b和内壁区域164c。
第一表层区域164a在本体区域141的表层部被覆源极沟槽155的一侧的侧壁。第一表层区域164a与本体区域141和源极区域163电连接。
第一表层区域164a相对于源极区域163的底部位于更靠近第一主面103 侧的区域。第一表层区域164a在该方式中具有与第一主面103平行地延伸的底部。第一表层区域164a的底部在该方式中位于本体区域141的底部和源极区域163的底部之间的区域。第一表层区域164a的底部可以位于第一主面103 和本体区域141的底部之间的区域。
第一表层区域164a在该方式中从源极沟槽155朝向相邻的栅极沟槽142 引出。第一表层区域164a可以延伸至栅极沟槽142和源极沟槽155之间的中间区域。第一表层区域164a从栅极沟槽142向源极沟槽155侧、与栅极沟槽 142留有间隔地形成。
第二表层区域164b在本体区域141的表层部被覆源极沟槽155的另一侧的侧壁。第二表层区域164b与本体区域141和源极区域163电连接。第二表层区域164b相对于源极区域163的底部位于更靠近第一主面103侧的区域。第二表层区域164b在该方式中具有与第一主面103平行地延伸的底部。
第二表层区域164b的底部在该方式中位于本体区域141的底部和源极区域163的底部之间的区域。第二表层区域164b的底部可以位于第一主面103 和本体区域141的底部之间的区域。
第二表层区域164b在该方式中从源极沟槽155的另一侧的侧壁朝向相邻的栅极沟槽142引出。第二表层区域164b可以延伸至源极沟槽155和栅极沟槽142之间的中间区域。第二表层区域164b从栅极沟槽142向源极沟槽155 侧、与栅极沟槽142留有间隔地形成。
内壁区域164c相对于第一表层区域164a和第二表层区域164b(源极区域 163的底部)位于更靠近第二主面104侧的区域。内壁区域164c在SiC半导体层102中形成于沿源极沟槽155的内壁的区域。内壁区域164c被覆源极沟槽 155的侧壁。
内壁区域164c被覆连接源极沟槽155的侧壁和底壁的拐角部。内壁区域 164c从源极沟槽155的侧壁经由拐角部被覆源极沟槽155的底壁。接触区域 164的底部由内壁区域164c形成。
SiC半导体装置101包含有源区域111中形成于第一主面103的表层部的多个深阱区域165。各深阱区域165也称为调整SiC半导体层102的耐压的耐压调整区域(耐压保持区域)。
各深阱区域165形成于SiC外延层107。更具体而言，各深阱区域165形成于SiC外延层107的高浓度区域108。
各深阱区域165以被覆各接触区域164的方式沿各源极沟槽155的内壁形成。各深阱区域165与各接触区域164电连接。各深阱区域165在平面视图中以沿各源极沟槽155延伸的带状形成。各深阱区域165被覆各源极沟槽155 的侧壁。
各深阱区域165被覆连接各源极沟槽155的侧壁和底壁的拐角部。各深阱区域165从各源极沟槽155的侧壁经由拐角部被覆各源极沟槽155的底壁。各深阱区域165在各源极沟槽155的侧壁与本体区域141相连。
各深阱区域165具有相对于各栅极沟槽142的底壁位于更靠近第二主面 104侧的底部。各深阱区域165的底部可以与各源极沟槽155的底壁平行地形成。
各深阱区域165的p型杂质浓度可以与本体区域141的p型杂质浓度大体相等。各深阱区域165的p型杂质浓度可以大于本体区域141的p型杂质浓度。各深阱区域165的p型杂质浓度可以小于本体区域141的p型杂质浓度。
各深阱区域165的p型杂质浓度可以为接触区域164的p型杂质浓度以下。各深阱区域165的p型杂质浓度可以小于接触区域164的p型杂质浓度。各深阱区域165的p型杂质浓度可以为1.0×1017cm-3以上1.0×1019cm-3以下。
各深阱区域165与SiC半导体层102(SiC外延层107的高浓度区域108) 之间形成有pn结部。耗尽层从该pn结部朝向彼此相邻的多个栅极沟槽142 之间的区域扩展。该耗尽层相对于各栅极沟槽142的底壁朝向第二主面104 侧的区域扩展。
从各深阱区域165扩展的耗尽层可以与各栅极沟槽142的底壁重叠。从各深阱区域165的底部扩展的耗尽层可以与各栅极沟槽142的底壁重叠。
参照图19和图21，SiC半导体装置101包含形成于有源区域111的周缘部的p型周缘深阱区域166。周缘深阱区域166形成于SiC外延层107。更具体而言，周缘深阱区域166形成于SiC外延层107的高浓度区域108。
周缘深阱区域166与各深阱区域165电连接。周缘深阱区域166与各深阱区域165形成同电位。周缘深阱区域166在该方式中与各深阱区域165一体地形成。
更具体而言，周缘深阱区域166在有源区域111的周缘部形成于沿各栅极沟槽142的接触沟槽部144的内壁的区域。周缘深阱区域166被覆各栅极沟槽 142的接触沟槽部144的侧壁。周缘深阱区域166被覆连接各接触沟槽部144 的侧壁和底壁的拐角部。
周缘深阱区域166从各接触沟槽部144的侧壁经由拐角部被覆各接触沟槽部144的底壁。各深阱区域165在各接触沟槽部144的侧壁与本体区域141 相连。周缘深阱区域166的底部相对于各接触沟槽部144的底壁位于更靠近第二主面104侧。
周缘深阱区域166在平面视图中与栅极配线层150重合。周缘深阱区域 166夹着栅极绝缘层148(第三区域148c)与栅极配线层150相对。
周缘深阱区域166包含从各接触沟槽部144向各有源沟槽部143引出的引出部166a。引出部166a形成于SiC外延层107的高浓度区域108。引出部166a 沿各有源沟槽部143的侧壁延伸，且通过拐角部被覆有源沟槽部143的底壁。
引出部166a被覆各有源沟槽部143的侧壁。引出部166a被覆连接各有源沟槽部143的侧壁和底壁的拐角部。引出部166a从各有源沟槽部143的侧壁经由拐角部被覆各有源沟槽部143的底壁。引出部166a在各有源沟槽部143 的侧壁与本体区域141相连。引出部166a的底部相对于各有源沟槽部143的底壁位于更靠近第二主面104侧。
周缘深阱区域166的p型杂质浓度可以与本体区域141的p型杂质浓度大体相等。周缘深阱区域166的p型杂质浓度可以大于本体区域141的p型杂质浓度。周缘深阱区域166的p型杂质浓度可以小于本体区域141的p型杂质浓度。
周缘深阱区域166的p型杂质浓度可以与各深阱区域165的p型杂质浓度大体相等。周缘深阱区域166的p型杂质浓度可以大于各深阱区域165的p 型杂质浓度。周缘深阱区域166的p型杂质浓度可以小于各深阱区域165的p 型杂质浓度。
周缘深阱区域166的p型杂质浓度可以为接触区域164的p型杂质浓度以下。周缘深阱区域166的p型杂质浓度可以小于接触区域164的p型杂质浓度。周缘深阱区域166的p型杂质浓度可以为1.0×1017cm-3以上1.0×1019cm-3以下。
在仅具备pn结二极管的SiC半导体装置中，由于是不具备沟槽这样的结构，SiC半导体层102内的电场集中的问题少。各深阱区域165(周缘深阱区域 166)使沟槽栅型的MISFET接近于pn结二极管的结构。由此，在沟槽栅型的 MISFET中，能够缓和SiC半导体层102内的电场。因此，将彼此相邻的多个深阱区域165之间的间距变窄在缓和电场集中方面是有效的。
此外，通过相对于各栅极沟槽142的底壁在更靠近第二主面104侧具有底部的各深阱区域165，能够借助耗尽层而适当缓和对于各栅极沟槽142的电场集中。多个深阱区域165的底部和第二主面104之间的距离优选为大体恒定
由此，能够抑制多个深阱区域165的底部和第二主面104之间的距离产生偏差。因此，能够抑制SiC半导体层102的耐压(例如耐击穿性)因各深阱区域 165的形态而受到限制，从而能够适当地提供耐压。
通过形成源极沟槽155，能够对源极沟槽155的内壁导入p型杂质。由此，能够对源极沟槽155一致地形成各深阱区域165，从而能够适当地抑制各深阱区域165的深度产生偏差。此外，通过利用各源极沟槽155，能够在SiC半导体层102的较深的区域适当地形成各深阱区域165。
在该方式中，SiC外延层107的高浓度区域108介于彼此相邻的多个深阱区域165之间的区域。由此，在彼此相邻的多个深阱区域165之间的区域中，能够减小结型场效应晶体管(Junction Field Effect Transistor，JFET)电阻。
进一步，在该方式中，各深阱区域165的底部位于SiC外延层107的高浓度区域108内。由此，能够将电流路径从各深阱区域165的底部向与第一主面103平行的横向扩大。由此，能够减小电流扩展电阻。SiC外延层107的低浓度区域109在这样的结构中提高SiC半导体层102的耐压。
参照图22，SiC半导体装置101包含形成于栅电极层149上方的低电阻电极层167。低电阻电极层167在各栅极沟槽142内被覆栅电极层149的上端部。低电阻电极层167包含具有小于栅电极层149的薄层电阻的薄层电阻的导电材料。低电阻电极层167的薄层电阻可以为0.01Ω/□以上10Ω/□以下。
低电阻电极层167以膜状形成。低电阻电极层167具有接触栅电极层149 的上端部的连接部167a和与其相反的非连接部167b。低电阻电极层167的连接部167a和非连接部167b可以以沿栅电极层149的上端部的弯曲状形成。低电阻电极层167的连接部167a和非连接部167b可以采用各种各样的形态。
连接部167a可以整体位于第一主面103的上方。连接部167a可以整体位于第一主面103的下方。连接部167a可以包含位于第一主面103的上方的部分。连接部167a可以包含位于第一主面103的下方的部分。例如，连接部167a 的中央部可以位于第一主面103的下方，连接部167a的周缘部可以位于第一主面103的上方。
非连接部167b可以整体位于第一主面103的上方。非连接部167b可以整体位于第一主面103的下方。非连接部167b可以包含位于第一主面103的上方的部分。非连接部167b可以包含位于第一主面103的下方的部分。例如，非连接部167b的中央部可以位于第一主面103的下方，非连接部167b的周缘部可以位于第一主面103的上方。
低电阻电极层167具有与栅极绝缘层148接触的缘部167c。缘部167c与栅极绝缘层148中连接第一区域148a和第二区域148b的拐角部接触。缘部 167c与栅极绝缘层148的第三区域148c接触。更具体而言，缘部167c与栅极绝缘层148的鼓出部148d接触。
缘部167c相对于源极区域163的底部形成于更靠近第一主面103侧的区域。缘部167c相比于本体区域141和源极区域163之间的边界区域形成于更靠近第一主面103侧的区域。因此，缘部167c夹着栅极绝缘层148与源极区域163相对。缘部167c夹着栅极绝缘层148与本体区域141不相对。
由此，能够抑制栅极绝缘层148中的低电阻电极层167和本体区域141 之间的区域形成电流通路。电流通路可以通过低电阻电极层167的电极材料对于栅极绝缘层148的不期望的扩散而形成。特别是，使缘部167c与较厚的栅极绝缘层148的第三区域148c(栅极绝缘层148的拐角部)连接的设计在降低形成电流通路的风险方面是有效的。
在法线方向Z上，低电阻电极层167的厚度Tr为栅电极层149的厚度TG 以下(Tr≤TG)。低电阻电极层167的厚度Tr优选小于栅电极层149的厚度 TG(Tr＜TG)。更具体而言，低电阻电极层167的厚度Tr优选为栅电极层149 的厚度TG的一半以下(Tr≤TG/2)。
低电阻电极层167的厚度Tr与栅电极层149的厚度TG之比Tr/TG为0.01 以上1以下。栅电极层149的厚度TG优选为0.5μm以上3μm以下。低电阻电极层167的厚度Tr优选为0.01μm以上3μm以下。
供给于各栅极沟槽142内的电流流过具有较低的薄层电阻的低电阻电极层167而传输至整个栅电极层149。由此，能够使整个栅电极层149(有源区域 111的整个区域)快速从断路状态转变为导通状态，因此能够抑制开关响应的延迟。
特别是，在为具有毫米级长度(1mm以上的长度)的栅极沟槽142的情况下，电流的传输需要时间，但借助低电阻电极层167能够适当地抑制开关响应的延迟。即，低电阻电极层167作为将电流扩散至各栅极沟槽142内的电流扩散电极层来形成。
此外，随着单元结构的微小化，栅电极层149的宽度、深度、截面积等变小，因此可能会因各栅极沟槽142内的电阻的增加而导致开关响应的延迟。在这点上，借助低电阻电极层167，能够使整个栅电极层149快速从断路状态转变为导通状态，从而能够适当抑制由微小化导致的开关响应的延迟。
参照图21，低电阻电极层167在该方式中也被覆栅极配线层150的上端部。低电阻电极层167中被覆栅极配线层150的上端部的部分与低电阻电极层 167中被覆栅电极层149的上端部的部分一体地形成。由此，低电阻电极层167 被覆栅电极层149的整个区域和栅极配线层150的整个区域。
因此，从栅极焊盘116和栅极指117、118供给于栅极配线层150的电流经由具有较低薄层电阻的低电阻电极层167而传输至整个栅电极层149和栅极配线层150。
由此，能够经由栅极配线层150而使整个栅电极层149(有源区域111的整个区域)快速从断路状态转变为导通状态，从而能够抑制开关响应的延迟。特别是，在为具有毫米级长度的栅极沟槽142的情况下，能够借助被覆栅极配线层150的上端部的低电阻电极层167来适当地抑制开关响应的延迟。
低电阻电极层167包含多硅层。多硅层通过栅电极层149的形成表层部的部分利用金属材料进行硅化物化而形成。更具体而言，多硅层由包含添加于栅电极层149(p型多晶硅)的p型杂质的p型多硅层构成。多硅层优选具有10μΩ· cm以上110μΩ·cm以下的电阻率。
嵌入了栅电极层149和低电阻电极层167的栅极沟槽142内的薄层电阻为栅电极层149单独的薄层电阻以下。栅极沟槽142内的薄层电阻优选为添加了 n型杂质的n型多晶硅的薄层电阻以下。
栅极沟槽142内的薄层电阻近似于低电阻电极层167的薄层电阻。即，栅极沟槽142内的薄层电阻可以为0.01Ω/□以上10Ω/□以下。栅极沟槽142内的薄层电阻优选小于10Ω/□。
低电阻电极层167可以包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2和 WSi2中的至少1种。尤其，由于这些种类中的NiSi、CoSi2和TiSi2的电阻率值和温度依赖性较小，因此适合作为形成低电阻电极层167的多硅层。
SiC半导体装置101包含在第一主面103中以与各源极沟槽155连通的方式形成于沿源电极层157的上端部的区域的源极子沟槽168。源极子沟槽168 形成各源极沟槽155的侧壁的一部分。
在该方式中，源极子沟槽168在平面视图中以环绕源电极层157的上端部的闭环状(该方式中为四边形环状)形成。源极子沟槽168将源电极层157的上端部镶边。
源极子沟槽168通过下挖源极绝缘层156的一部分而形成。更具体而言，源极子沟槽168通过从第一主面103下挖源极绝缘层156的上端部和源电极层 157的上端部而形成。
源电极层157的上端部相对于源电极层157的下端部具有向内侧缩窄的形状。源电极层157的下端部是源电极层157中位于各源极沟槽155的底壁侧的部分。源电极层157的上端部的第一方向宽度可以小于源电极层157的下端部的第一方向宽度。
源极子沟槽168在截面图中以底面积小于开口面积的锥形形成。源极子沟槽168的底壁可以以朝向第二主面104的弯曲状形成。
源极子沟槽168的内壁使源极区域163、接触区域164、源极绝缘层156 和源电极层157露出。源极子沟槽168的内壁使接触区域164的第一表层区域 164a和第二表层区域164b露出。源极子沟槽168的底壁使至少源极绝缘层156 的第一区域156a露出。源极绝缘层156中第一区域156a的上端部位于第一主面103的下方。
各源极沟槽155的开口边缘部169包含从第一主面103朝向各源极沟槽 155的内方向下倾斜的倾斜部170。各源极沟槽155的开口边缘部169是连接第一主面103和各源极沟槽155的侧壁的拐角部。各源极沟槽155的倾斜部 170由源极子沟槽168形成。
倾斜部170在该方式中以朝向SiC半导体层102侧凹陷的弯曲状形成。倾斜部170也可以以朝向源极子沟槽168侧突出的弯曲状形成。倾斜部170缓和对于各源极沟槽155的开口边缘部169的电场集中。
参照图23和图24，有源区域111具有形成第一主面103的一部分的有源主面171。外侧区域112具有形成第一主面103的一部分的外侧主面172。外侧主面172在该方式中与SiC半导体层102的侧面105A～105D连接。
有源主面171和外侧主面172分别面向SiC单晶的c面。此外，有源主面 171和外侧主面172分别具有相对于SiC单晶的c面在[11-20]方向上倾斜的偏角θ。
外侧主面172相对于有源主面171位于更靠近第二主面104侧。外侧区域 112在该方式中通过将第一主面103向第二主面104侧下挖而形成。因此，外侧主面172相对于有源主面171形成于向第二主面104侧凹陷的区域。
外侧主面172可以相对于各栅极沟槽142的底壁位于更靠近第二主面104 侧。外侧主面172可以形成于与各源极沟槽155的底壁大体相等的深度位置。外侧主面172可以与各源极沟槽155的底壁位于大体同一平面上。
外侧主面172和第二主面104之间的距离与各源极沟槽155的底壁和第二主面104之间的距离可以大体相等。外侧主面172相对于各源极沟槽155的底壁可以位于更靠近第二主面104侧。外侧主面172相对于各源极沟槽155的底壁可以按照0μm以上1μm以下的范围位于更靠近第二主面104侧。
外侧主面172使SiC外延层107露出。更具体而言，外侧主面172使SiC 外延层107的高浓度区域108露出。由此，外侧主面172夹着高浓度区域108 而与低浓度区域109相对。
有源区域111在该方式中被外侧区域112划分为平台状。即，有源区域 111相比于朝向外侧区域112向上方突出的平台状的有源平台173而形成。
有源平台173包含连接有源主面171和外侧主面172的有源侧壁174。有源侧壁174划分出有源区域111和外侧区域112之间的边界区域。第一主面103由有源主面171、外侧主面172和有源侧壁174形成。
有源侧壁174在该方式中沿有源主面171(外侧主面172)的法线方向Z延伸。有源侧壁174由SiC单晶的m面和a面形成。
有源侧壁174可以具有从有源主面171朝向外侧主面172向下倾斜的倾斜面。有源侧壁174的倾斜角度是在SiC半导体层102内有源侧壁174与有源主面171之间形成的角度。
该情况下，有源侧壁174的倾斜角度可以为大于90°且135°以下。有源侧壁174的倾斜角度可以为大于90°且95°以下、95°以上100°以下、100°以上110°以下、110°以上120°以下、或120°以上135°以下。有源侧壁174的倾斜角度优选为大于90°且95°以下。
有源侧壁174使SiC外延层107露出。更具体而言，有源侧壁174使高浓度区域108露出。有源侧壁174使有源主面171侧的区域中至少本体区域141 露出。图23和图24中，示出了有源侧壁174使本体区域141和源极区域163 露出的形态例。
SiC半导体装置101包含形成于外侧主面172的表层部的p+型二极管区域 181(杂质区域)。此外，SiC半导体装置101包含形成于外侧主面172的表层部的p型外侧深阱区域182。此外，SiC半导体装置101包含形成于外侧主面172 的表层部的p型场限制结构183。
二极管区域181形成于外侧区域112中有源侧壁174和侧面105A～105D 之间的区域。二极管区域181与有源侧壁174和侧面105A～105D留有间隔地形成。
二极管区域181在平面视图中沿有源区域111以带状延伸。在该方式中，二极管区域181在平面视图中以环绕有源区域111的闭环状(该方式中为四边形环状)形成。二极管区域181在平面视图中与源极迂回配线123重合。二极管区域181与源极迂回配线123电连接。二极管区域181形成雪崩电流吸收结构的一部分。
二极管区域181与SiC半导体层102之间形成pn结部。更具体而言，二极管区域181位于SiC外延层107内。因此，二极管区域181与SiC外延层 107之间形成pn结部。
进一步具体地，二极管区域181位于高浓度区域108内。因此，二极管区域181与高浓度区域108之间形成pn结部。由此，形成以二极管区域181作为阳极、以SiC半导体层102作为阴极的pn结二极管Dpn。
二极管区域181整体相对于各栅极沟槽142的底壁位于更靠近第二主面 104侧。二极管区域181的底部相对于各源极沟槽155的底壁位于更靠近第二主面104侧。二极管区域181的底部可以形成于与接触区域164的底部大体相等的深度位置。二极管区域181的底部可以与接触区域164的底部位于大体同一平面上。
二极管区域181的p型杂质浓度与接触区域164的p型杂质浓度大体相等。二极管区域181的p型杂质浓度大于本体区域141的p型杂质浓度。二极管区域181的p型杂质浓度可以为1.0×1018cm-3以上1.0×1021cm-3以下。
外侧深阱区域182在平面视图中形成于有源侧壁174和二极管区域181 之间的区域。外侧深阱区域182在该方式中从有源侧壁174向二极管区域181 侧、与有源侧壁174留有间隔地形成。外侧深阱区域182也称为调整SiC半导体层102的耐压的耐压调整区域(耐压保持区域)。
外侧深阱区域182在平面视图中沿有源区域111以带状延伸。在该方式中，外侧深阱区域182在平面视图中以环绕有源区域111的闭环状(该方式中为四边形环状)形成。外侧深阱区域182经由二极管区域181与源极迂回配线123 电连接。外侧深阱区域182可以形成pn结二极管Dpn的一部分。外侧深阱区域182可以形成雪崩电流吸收结构的一部分。
外侧深阱区域182整体相对于各栅极沟槽142的底壁可以位于更靠近第二主面104侧。外侧深阱区域182的底部相对于各源极沟槽155的底壁位于更靠近第二主面104侧。外侧深阱区域182的底部相对于二极管区域181的底部位于更靠近第二主面104侧。
外侧深阱区域182的底部可以形成于与各深阱区域165的底部大体相等的深度位置。外侧深阱区域182的底部可以与各深阱区域165的底部位于大体同一平面上。外侧深阱区域182的底部和外侧主面172之间的距离与各深阱区域 165的底部和各源极沟槽155的底壁之间的距离可以大体相等。
外侧深阱区域182的底部和第二主面104之间的距离与各深阱区域165 的底部和第二主面104之间的距离可以大体相等。由此，能够抑制在外侧深阱区域182的底部和第二主面104之间的距离与各深阱区域165的底部和第二主面104之间的距离之间产生偏差。
因此，能够抑制SiC半导体层102的耐压(例如耐击穿性)因外侧深阱区域 182的形态以及各深阱区域165的形态而受到限制，从而能够适当地提高耐压。
外侧深阱区域182的底部相对于各深阱区域165的底部可以位于更靠近第二主面104侧。外侧深阱区域182的底部相对于各深阱区域165的底部可以按照0μm以上1μm以下的范围位于更靠近第二主面104侧。
外侧深阱区域182的内周缘可以延伸至有源区域111和外侧区域112的边界区域附近。外侧深阱区域182可以横穿有源区域111和外侧区域112的边界区域。外侧深阱区域182的内周缘可以被覆连接有源侧壁174和外侧主面172 的拐角部。外侧深阱区域182的内周缘可以进一步沿有源侧壁174延伸，且与本体区域141连接。
外侧深阱区域182的外周缘在该方式中从第二主面104侧被覆二极管区域 181。外侧深阱区域182在平面视图中可以与源极迂回配线123重合。外侧深阱区域182的外周缘可以从二极管区域181向有源侧壁174侧、与二极管区域 181留有间隔地形成。
外侧深阱区域182的p型杂质浓度可以为二极管区域181的p型杂质浓度以下。外侧深阱区域182的p型杂质浓度可以小于二极管区域181的p型杂质浓度。
外侧深阱区域182的p型杂质浓度与各深阱区域165的p型杂质浓度可以大体相等。外侧深阱区域182的p型杂质浓度与本体区域141的p型杂质浓度可以大体相等。
外侧深阱区域182的p型杂质浓度可以大于本体区域141的p型杂质浓度。外侧深阱区域182的p型杂质浓度可以小于本体区域141的p型杂质浓度。
外侧深阱区域182的p型杂质浓度可以为接触区域164的p型杂质浓度以下。外侧深阱区域182的p型杂质浓度可以小于接触区域164的p型杂质浓度。外侧深阱区域182的p型杂质浓度可以为1.0×1017cm-3以上1.0×1019cm-3以下。
场限制结构183在平面视图中形成于二极管区域181和侧面105A～105D 之间的区域。场限制结构183在该方式中从侧面105A～105D向二极管区域181 侧、与侧面105A～105D留有间隔地形成。
场限制结构183包含1个或多个(例如2个以上20个以下)场限制区域184。场限制结构183在该方式中包含具有多个(5个)场限制区域184A、184B、184C、 184D、184E的场限制区域群。场限制区域184A～184E沿远离二极管区域181 的方向留有间隔地依次形成。
场限制区域184A～184E在平面视图中分别沿有源区域111的周缘以带状延伸。更具体而言，场限制区域184A～184E在平面视图中分别以环绕有源区域111的闭环状(该方式中为四边形环状)形成。场限制区域184A～184E分别也称为场限制环(Field LimitingRing，FLR)区域。
场限制区域184A～184E的底部在该方式中相对于二极管区域181的底部位于更靠近第二主面104侧。场限制区域184A～184E中最内侧的场限制区域184A在该方式中从第二主面104侧被覆二极管区域181。场限制区域184A在平面视图中可以与前述的源极迂回配线123重合。
场限制区域184A经由二极管区域181与源极迂回配线123电连接。场限制区域184A可以形成pn结二极管Dpn的一部分。场限制区域184A可以形成雪崩电流吸收结构的一部分。
场限制区域184A～184E整体相对于各栅极沟槽142的底壁位于更靠近第二主面104侧。场限制区域184A～184E的底部相对于各源极沟槽155的底壁位于更靠近第二主面104侧。
场限制区域184A～184E可以形成于与各深阱区域165(外侧深阱区域182) 大体相等的深度位置。场限制区域184A～184E的底部与各深阱区域165(外侧深阱区域182)的底部可以位于大体同一平面上。
场限制区域184A～184E的底部相对于各深阱区域165(外侧深阱区域182) 的底部可以位于更靠近外侧主面172侧。场限制区域184A～184E的底部相对于各深阱区域165(外侧深阱区域182)的底部可以位于更靠近第二主面104侧。
彼此相邻的场限制区域184A～184E之间的宽度可以彼此不同。彼此相邻的场限制区域184A～184E之间的宽度可以在远离有源区域111的方向上变大。彼此相邻的场限制区域184A～184E之间的宽度也可以在远离有源区域111的方向上变小。
场限制区域184A～184E的深度可以彼此不同。场限制区域184A～184E的深度可以在远离有源区域111的方向上变小。场限制区域184A～184E的深度也可以在远离有源区域111的方向上变大
场限制区域184A～184E的p型杂质浓度可以为二极管区域181的p型杂质浓度以下。场限制区域184A～184E的p型杂质浓度可以小于二极管区域181 的p型杂质浓度。
场限制区域184A～184E的p型杂质浓度可以为外侧深阱区域182的p型杂质浓度以下。场限制区域184A～184E的p型杂质浓度可以小于外侧深阱区域182的p型杂质浓度。
场限制区域184A～184E的p型杂质浓度可以为外侧深阱区域182的p型杂质浓度以上。场限制区域184A～184E的p型杂质浓度可以大于外侧深阱区域182的p型杂质浓度。
场限制区域184A～184E的p型杂质浓度可以为1.0×1015cm-3以上 1.0×1018cm-3以下。优选为二极管区域181的p型杂质浓度＞外侧深阱区域182 的p型杂质浓度＞场限制区域184A～184E的p型杂质浓度。
场限制结构183缓和在外侧区域112中电场集中。场限制区域184的个数、宽度、深度、p型杂质浓度等可以根据要缓和的电场来取各种各样的值。
该方式中，对于场限制结构183在平面视图中包含形成于二极管区域181 和侧面105A～105D之间的区域的1个或多个场限制区域184的例子进行了说明。
但是，场限制结构183可以包含在平面视图中形成于有源侧壁174和二极管区域181之间的区域而非二极管区域181和侧面105A～105D之间的区域的 1个或多个场限制区域184。
此外，场限制结构183可以包含在平面视图中形成于二极管区域181和侧面105A～105D之间的区域的1个或多个场限制区域184、以及在平面视图中中形成于有源侧壁174和二极管区域181之间的区域的1个或多个场限制区域 184。
SiC半导体装置101包含在外侧区域112形成于第一主面103上方的外侧绝缘层191。外侧绝缘层191形成主面绝缘层113的一部分。外侧绝缘层191 形成主面绝缘层113的绝缘侧面114A～114D的一部分。
外侧绝缘层191在外侧区域112中选择性被覆二极管区域181、外侧深阱区域182和场限制结构183。外侧绝缘层191沿有源侧壁174和外侧主面172 以膜状形成。外侧绝缘层191在有源主面171上方与栅极绝缘层148相连。更具体而言，外侧绝缘层191与栅极绝缘层148的第三区域148c相连。
外侧绝缘层191可以包含氧化硅。外侧绝缘层191也可以包含氮化硅等其他绝缘膜。外侧绝缘层191在该方式中由与栅极绝缘层148相同的绝缘材料种类形成。
外侧绝缘层191包含第一区域191a和第二区域191b。外侧绝缘层191的第一区域191a被覆有源侧壁174。外侧绝缘层191的第二区域191b被覆外侧主面172。
外侧绝缘层191的第二区域191b的厚度可以为外侧绝缘层191的第一区域191a的厚度以下。外侧绝缘层191的第二区域191b的厚度可以小于外侧绝缘层191的第一区域191a的厚度。
外侧绝缘层191的第一区域191a的厚度与栅极绝缘层148的第一区域 191a的厚度可以大体相等。外侧绝缘层191的第二区域191b的厚度与栅极绝缘层148的第三区域148c的厚度可以大体相等。当然，可以形成具有一样厚度的外侧绝缘层191。
参照图23和图24，SiC半导体装置101进一步包含被覆有源侧壁174的侧墙结构192。侧墙结构192从外侧区域112侧保护、增强有源平台173。
此外，侧墙结构192形成缓和形成于有源主面171和外侧主面172之间的高低差的高低差缓和结构。在形成有被覆有源区域111和外侧区域112之间的边界区域的上层结构(被覆层)的情况下，上层结构被覆侧墙结构192。侧墙结构192提高上层结构的平坦性。
侧墙结构192可以具有从有源主面171朝向外侧主面172向下倾斜的倾斜部193。借助倾斜部193，能够适当地缓和高低差。倾斜部193可以以朝向SiC 半导体层102侧凹陷的弯曲状形成。倾斜部193也可以以在远离SiC半导体层 102的方向上突出的弯曲状形成。
倾斜部193可以从有源主面171侧朝向外侧主面172侧以平面延伸。倾斜部193可以从有源主面171侧朝向外侧主面172侧以直线状延伸。
倾斜部193可以以从有源主面171朝向外侧主面172下降的阶梯状形成。即，倾斜部193可以具有朝向SiC半导体层102侧凹陷的1个或多个台阶部。多个台阶部使倾斜部193的表面积增加，提高对于上层结构的密合力。
倾斜部193可以包含在远离SiC半导体层102的方向上隆起的多个隆起部。多个隆起部使倾斜部193的表面积增加，提高对于上层结构的密合力。倾斜部 193可以包含朝向SiC半导体层102侧凹陷的多个凹陷部。多个凹陷部使倾斜部193的表面积增加，提高对于上层结构的密合力。
侧墙结构192相对于有源主面171自对准地形成。更具体而言，侧墙结构 192沿有源侧壁174形成。侧墙结构192在该方式中在平面视图中以环绕有源区域111的闭环状(该方式中为四边形环状)形成。
侧墙结构192优选包含添加了p型杂质的p型多晶硅。该情况下，能够与栅电极层149、源电极层157同时形成侧墙结构192。
侧墙结构192的p型杂质浓度为本体区域141的p型杂质浓度以上。更具体而言，侧墙结构192的p型杂质浓度大于本体区域141的p型杂质浓度。侧墙结构192的p型杂质可以包含硼(B)、铝(Al)、铟(In)和镓(Ga)中的至少1种。
侧墙结构192的p型杂质浓度可以为1×1018cm-3以上1×1022cm-3以下。侧墙结构192的薄层电阻可以为10Ω/□以上500Ω/□以下(该方式中为200Ω/□左右)。侧墙结构192的p型杂质浓度与栅电极层149的p型杂质浓度可以大体相等。侧墙结构192的薄层电阻与栅电极层149的薄层电阻可以大体相等。
侧墙结构192可以包含n型多晶硅来代替p型多晶硅或者除p型多晶硅之外进一步包含n型多晶硅。侧墙结构192可以包含钨、铝、铜、铝合金和铜合金中的至少1种来代替p型多晶硅或者除p型多晶硅之外进一步包含钨、铝、铜、铝合金和铜合金中的至少1种。侧墙结构192可以包含绝缘材料。该情况下，能够借助侧墙结构192而提高有源区域111与外侧区域112的绝缘性。
参照图20～图24，SiC半导体装置101包含形成于第一主面103上方的层间绝缘层201。层间绝缘层201形成主面绝缘层113的一部分。层间绝缘层201 形成主面绝缘层113的绝缘侧面114A～114D的一部分。即，主面绝缘层113 具有包含栅极绝缘层148(外侧绝缘层191)和层间绝缘层201的层叠结构。
层间绝缘层201选择性被覆有源区域111和外侧区域112。更具体而言，层间绝缘层201选择性被覆栅极绝缘层148的第三区域148c和外侧绝缘层191。
层间绝缘层201沿有源主面171和外侧主面172以膜状形成。层间绝缘层 201在有源区域111中选择性被覆沟槽栅极结构161、栅极配线层150和沟槽源极结构162。层间绝缘层201在外侧区域112中选择性被覆二极管区域181、外侧深阱区域182和场限制结构183。
层间绝缘层201在有源区域111和外侧区域112之间的边界区域沿侧墙结构192的外表面(倾斜部193)形成。层间绝缘层201形成被覆侧墙结构192的上层结构的一部分。
层间绝缘层201可以包含氧化硅或氮化硅。层间绝缘层201可以包含作为氧化硅的一例的磷硅玻璃(Phosphor Silicate Glas，PSGs)和/或硼磷硅玻璃 (Boron PhosphorSilicate Glass，BPSG)。层间绝缘层201可以具有包含从第一主面103侧依次层叠的PSG层和BPSG层的层叠结构。层间绝缘层201可以具有包含从第一主面103侧依次层叠的BPSG层和PSG层的层叠结构。
层间绝缘层201包含栅极接触孔202、源极接触孔203和二极管接触孔204。此外，层间绝缘层201包含锚固孔205。
栅极接触孔202使有源区域111中栅极配线层150露出。栅极接触孔202 可以以沿栅极配线层150的带状形成。栅极接触孔202的开口边缘部以朝向栅极接触孔202侧的弯曲状形成。
源极接触孔203使有源区域111中源极区域163、接触区域164和沟槽源极结构162露出。源极接触孔203可以以沿沟槽源极结构162等的带状形成。源极接触孔203的开口边缘部可以以朝向源极接触孔203侧的弯曲状形成。
二极管接触孔204使外侧区域112中二极管区域181露出。二极管接触孔 204可以以沿二极管区域181延伸的带状(更具体为闭环状)形成。
二极管接触孔204可以使外侧深阱区域182和/或场限制结构183露出。二极管接触孔204的开口边缘部以朝向二极管接触孔204侧的弯曲状形成。
锚固孔205通过在外侧区域112中下挖层间绝缘层201而形成。锚固孔 205在平面视图中形成于二极管区域181和侧面105A～105D之间的区域。更具体而言，锚固孔205在平面视图中形成于场限制结构183和侧面105A～105D 之间的区域。锚固孔205使第一主面103(外侧主面172)露出。锚固孔205的开口边缘部以朝向锚固孔205侧的弯曲状形成。
参照图18，锚固孔205在平面视图中沿有源区域111以带状延伸。在该方式中，锚固孔205在平面视图中以环绕有源区域111的闭环状(该方式中为四边形环状)形成。
该方式中，1个锚固孔205形成于层间绝缘层201中被覆外侧区域112的部分。但是，也可以在层间绝缘层201中被覆外侧区域112的部分形成多个锚固孔205。
前述的主面栅电极层115和主面源电极层121分别形成于层间绝缘层201 上方。主面栅电极层115和主面源电极层121分别具有包含从SiC半导体层 102侧依次层叠的势垒电极层206和主电极层207的层叠结构。
势垒电极层206可以具有包含钛层或氮化钛层的单层结构。势垒电极层 206可以具有包含从SiC半导体层102侧依次层叠的钛层和氮化钛层的层叠结构。
主电极层207的厚度大于势垒电极层206的厚度。主电极层207包含具有小于势垒电极层206的电阻值的电阻值的导电材料。主电极层207可以包含铝、铜、铝合金和铜合金中的至少1种。主电极层207可以包含AlSi合金、AlSiCu 合金和AlCu合金中的至少1种。主电极层207在该方式中包含AlSiCu合金。
主面栅电极层115中的外侧栅极指117从层间绝缘层201上方进入至栅极接触孔202。外侧栅极指117在栅极接触孔202内与栅极配线层150电连接。由此，来自栅极焊盘116的电信号经由外侧栅极指117传输至栅电极层149。
主面源电极层121中的源极焊盘122从层间绝缘层201上方进入至源极接触孔203和源极子沟槽168。源极焊盘122在源极接触孔203和源极子沟槽168 内与源极区域163、接触区域164和源电极层157电连接。
源电极层157可以利用源极焊盘122的一部分区域来形成。源电极层157 可以由源极焊盘122中进入至各源极沟槽155的部分来形成。
主面源电极层121中的源极迂回配线123从层间绝缘层201上方进入至二极管接触孔204。源极迂回配线123在二极管接触孔204内与二极管区域181 电连接。
主面源电极层121中的源极连接部124从有源区域111横穿侧墙结构192 而向外侧区域112引出。源极连接部124形成被覆侧墙结构192的上层结构的一部分。
前述的钝化层125形成于层间绝缘层201上方。钝化层125沿层间绝缘层 201以膜状形成。钝化层125隔着层间绝缘层201选择性被覆有源区域111和外侧区域112。
钝化层125从有源区域111横穿侧墙结构192而向外侧区域112引出。钝化层125形成被覆侧墙结构192的上层结构的一部分。
参照图23，钝化层125在外侧区域112中从层间绝缘层201上方进入至锚固孔205。钝化层125在锚固孔205内与外侧主面172(第一主面103)连接。钝化层125的外表面中位于锚固孔205上方的区域形成有依照锚固孔205凹陷的凹部211。
前述的树脂层129形成于钝化层125上方。树脂层129沿钝化层125以膜状形成。树脂层129夹着钝化层125和层间绝缘层201选择性被覆有源区域 111和外侧区域112。树脂层129从有源区域111横穿侧墙结构192而向外侧区域112引出。树脂层129形成被覆侧墙结构192的上层结构的一部分。
参照图23，树脂层129具有外侧区域112中进入至钝化层125的凹部211 的锚固部。如此，外侧区域112中会形成用于提高树脂层129的连接强度的锚固结构。
锚固结构包含在外侧区域112形成于第一主面103的凹凸结构(UnevenStructure)。更具体而言，凹凸结构(锚固结构)包含利用被覆外侧主面172的层间绝缘层201而形成的凹凸。进一步具体地，凹凸结构(锚固结构)包含形成于层间绝缘层201的锚固孔205。
树脂层129与上述锚固孔205咬合。树脂层129在该方式中隔着钝化层 125与锚固孔205咬合。由此，能够提高树脂层129对于第一主面103的连接强度，从而能够抑制树脂层129的剥离。
如上所述，利用SiC半导体装置101也能够实现与针对SiC半导体装置1 描述的效果同样的效果。此外，根据SiC半导体装置101，能够将耗尽层从SiC 半导体层102和深阱区域165之间的边界区域(pn结部)相对于栅极沟槽142的底壁朝向第二主面104侧的区域扩展。
由此，能够使在主面源电极层121和漏电极层133之间流动的短路电流的电流路径变窄。此外，借助从SiC半导体层102和深阱区域165的边界区域扩展的耗尽层，能够反比例地减小反向传输电容Crss。因此，能够提供可提高耐短路性、且减小反向传输电容Crss的SiC半导体装置101。反向传输电容Crss 是栅电极层149和漏电极层133之间的电容。
从SiC半导体层102和深阱区域165之间的边界区域(pn结部)扩展的耗尽层可以与栅极沟槽142的底壁重叠。该情况下，从深阱区域165的底部扩展的耗尽层可以与栅极沟槽142的底壁重叠。
此外，根据SiC半导体装置101，各深阱区域165的底部和第二主面104 之间的距离大体恒定。由此，能够抑制各深阱区域165的底部和第二主面104 之间的距离产生偏差。因此，能够抑制SiC半导体层102的耐压(例如耐击穿性)因深阱区域165的形态而受到限制，从而能够适当地提高耐压。
此外，根据SiC半导体装置101，在外侧区域112形成有二极管区域181。该二极管区域181与主面源电极层121电连接。由此，能够将外侧区域112 中产生的雪崩电流经由二极管区域181流入至主面源电极层121。即，能够通过二极管区域181和主面源电极层121吸收外侧区域112中产生的雪崩电流。其结果，能够提高MISFET运行的稳定性。
此外，根据SiC半导体装置101，在外侧区域112形成有外侧深阱区域182。由此，在外侧区域112能够调整SiC半导体层102的耐压。特别是，根据SiC 半导体装置101，外侧深阱区域182形成于与深阱区域165大体相等的深度位置。更具体而言，外侧深阱区域182的底部与深阱区域165的底部位于大体同一平面上。
外侧深阱区域182的底部和第二主面104之间的距离与深阱区域165的底部和第二主面104之间的距离大体相等。由此，能够抑制外侧深阱区域182 的底部和第二主面104之间的距离与深阱区域165的底部和第二主面104之间的距离之间产生偏差。
因此，能够抑制SiC半导体层102的耐压(例如耐击穿性)因外侧深阱区域 182的形态和深阱区域165的形态而受到限制。其结果，能够适当地提高耐压。特别是，SiC半导体装置101中，相对于有源区域111将外侧区域112形成于更靠近第二主面104侧的区域。由此，能够使外侧深阱区域182的底部的位置适当地接近于深阱区域165的底部的位置。
即，在形成外侧深阱区域182时，没有必要在第一主面103的表层部的较深的位置导入p型杂质。因此，能够适当地抑制外侧深阱区域182的底部的位置相对于深阱区域165的底部的位置大幅偏离。
并且，SiC半导体装置101中，外侧主面172与源极沟槽155的底壁位于大体同一平面上。由此，在利用相同的能量对源极沟槽155的底壁和外侧主面 172导入p型杂质的情况下，能够将深阱区域165和外侧深阱区域182形成于大体相等的深度位置。其结果，能够更进一步适当地抑制外侧深阱区域182 的底部的位置相对于深阱区域165的底部的位置大幅偏离。
此外，根据SiC半导体装置101，在外侧区域112形成有场限制结构183。由此，在外侧区域112中能够获得由场限制结构183带来的电场缓和效果。因此，能够适当地提高SiC半导体层102的耐击穿性。
此外，根据SiC半导体装置101，有源区域111作为平台状的有源平台173 形成。有源平台173包含连接有源区域111的有源主面171和外侧主面172 的有源侧壁174。在有源主面171和外侧主面172之间的区域形成有缓和有源主面171和外侧主面172之间的高低差的高低差缓和结构。高低差缓和结构包含侧墙结构192。
由此，能够适当地缓和有源主面171和外侧主面172之间的高低差。因此，能够适当地提高形成于侧墙结构192上方的上层结构的平坦性。SiC半导体装置101中，作为上层结构的一例，形成有层间绝缘层201、主面源电极层121、钝化层125和树脂层129。
此外，根据SiC半导体装置101，在外侧区域112中形成有用于提高树脂层129的连接强度的锚固结构。锚固结构包含外侧区域112中形成于第一主面 103的凹凸结构(UnevenStructure)。更具体而言，凹凸结构(锚固结构)包含外侧区域112中利用形成于第一主面103的层间绝缘层201而形成的凹凸。进一步具体地，凹凸结构(锚固结构)包含形成于层间绝缘层201的锚固孔205。
树脂层129与上述锚固孔205咬合。树脂层129在该方式中隔着钝化层 125与锚固孔205咬合。由此，能够提高树脂层129对于第一主面103的连接强度，从而能够适当地抑制树脂层129的剥离。
此外，根据SiC半导体装置101，形成有栅电极层149夹着栅极绝缘层148 嵌入至栅极沟槽142而成的沟槽栅极结构161。该沟槽栅极结构161中，栅电极层149在栅极沟槽142这样的有限的空间中被低电阻电极层167被覆。借助这样的结构，能够起到使用图25所说明的效果。
图25是用于说明栅极沟槽142内的薄层电阻的图表。图25中，纵轴表示薄层电阻[Ω/□]，横轴表示项目。图25中示出了第一柱状图BL1、第二柱状图 BL2和第三柱状图BL3。
第一柱状图BL1表示嵌入有n型多晶硅的栅极沟槽142内的薄层电阻。第二柱状图BL2表示嵌入有p型多晶硅的栅极沟槽142内的薄层电阻。
第三柱状图BL3表示嵌入有栅电极层149(p型多晶硅)和低电阻电极层167 的栅极沟槽142内的薄层电阻。这里，对于形成了由作为多硅(硅化物)的一例的TiSi2(p型钛硅化物)构成的低电阻电极层167的情况进行说明。
参照第一柱状图BL1，嵌入有n型多晶硅的栅极沟槽142内的薄层电阻为 10Ω/□。参照第二柱状图BL2，嵌入有p型多晶硅的栅极沟槽142内的薄层电阻为200Ω/□。参照第三柱状图BL3，嵌入有栅电极层149(p型多晶硅)和低电阻电极层167的栅极沟槽142内的薄层电阻为2Ω/□。
p型多晶硅与n型多晶硅具有不同的功函数。借助栅极沟槽142中嵌入有 p型多晶硅的结构，能够使栅极阈值电压Vth增加1V左右。
但是，p型多晶硅具有比n型多晶硅的薄层电阻高数十倍(这里为20倍) 的薄层电阻。因此，在采用p型多晶硅作为栅电极层149的材料的情况下，随着栅极沟槽142内的寄生电阻(以下，简称为“栅极电阻”。)增加，能量损失显著增大。
与此相对，借助在栅电极层149(p型多晶硅)上方具有低电阻电极层167 的结构，与没有形成低电阻电极层167的情况相比，能够使薄层电阻降低至百分之一以下。即，借助具有低电阻电极层167的结构，与包含n型多晶硅的栅电极层149相比，能够使薄层电阻降低至五分之一以下。
如此，借助具有低电阻电极层167的结构，能够使栅极阈值电压Vth增加 (例如增加1V左右)，同时减小栅极沟槽142内的薄层电阻。由此，能够减小栅极电阻，从而能够使电流沿沟槽栅极结构161有效扩散。其结果，能够缩短开关延迟。
此外，借助具有低电阻电极层167的结构，不必增加本体区域141的p 型杂质浓度和接触区域164的p型杂质浓度。因此，能够抑制沟道电阻的增加，同时使栅极阈值电压Vth适当地增加。
低电阻电极层167可以包含TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2和 WSi2中的至少1种。尤其，由于这些种类中的NiSi、CoSi2和TiSi2的电阻率值和温度依赖性较小，因此适合作为形成低电阻电极层167的多硅层。
本申请发明人等进一步验证的结果，在采用TiSi2作为低电阻电极层167 的材料的情况下，在施加低电场时观察到栅源间的漏电流增加。与此相对，在采用CoSi2的情况下，在施加低电场时未观察到栅源间的漏电流增加。考虑到这一点，认为CoSi2作为形成低电阻电极层167的多硅层是最优选的。
进一步，根据SiC半导体装置101，栅极配线层150由低电阻电极层167 被覆。由此，也能够减小栅极配线层150中的栅极电阻。特别是，栅电极层 149和栅极配线层150由低电阻电极层167被覆的结构中，能够使电流沿沟槽栅极结构161有效扩散。因此，能够适当地缩短开关延迟。
图26是与图19相对应的区域的放大图，且是示出本发明的第四实施方式的SiC半导体装置221的放大图。图27是沿图26所示的XXVII-XXVII线的截面图。以下，对于与针对SiC半导体装置101描述的结构相对应的结构赋予相同的参照符号并省略说明。
参照图26和图27，SiC半导体装置221包含有源区域111中形成于第一主面103的外侧栅极沟槽222。外侧栅极沟槽222沿有源区域111的周缘部以带状延伸。外侧栅极沟槽222形成于第一主面103中外侧栅极指117的正下方的区域。
外侧栅极沟槽222沿外侧栅极指117延伸。更具体而言，外侧栅极沟槽 222以从3方向划分有源区域111的内侧区域的方式沿SiC半导体层102的3 个侧面105A、105B、105D形成。外侧栅极沟槽222可以以环绕有源区域111 的内侧区域的闭环状(例如四边形环状)形成。
外侧栅极沟槽222与各栅极沟槽142的接触沟槽部144连通。由此，外侧栅极沟槽222和栅极沟槽142由1个沟槽形成。
前述的栅极配线层150嵌入至外侧栅极沟槽222。栅极配线层150在栅极沟槽142和外侧栅极沟槽222的连通部与栅电极层149连接。此外，前述的低电阻电极层167在外侧栅极沟槽222内被覆栅极配线层150。该情况下，被覆栅电极层149的低电阻电极层167和被覆栅极配线层150的低电阻电极层167 位于1个沟槽内。
如上所述，即使利用SiC半导体装置221，也能够实现与针对SiC半导体装置101描述的效果同样的效果。此外，根据SiC半导体装置221，无需将栅极配线层150引出至第一主面103上方。由此，在栅极沟槽142(外侧栅极沟槽 222)的开口边缘部146能够抑制栅极配线层150夹着栅极绝缘层148与SiC半导体层102相对。其结果，能够抑制栅极沟槽142(外侧栅极沟槽222)的开口边缘部146中的电场的集中。
图28是与图22相对应的区域的放大图，且是示出本发明的第五实施方式的SiC半导体装置231的放大图。以下，对于与针对SiC半导体装置101描述的结构相对应的结构赋予相同的参照符号并省略说明。
参照图28，SiC外延层107在该方式中包含高浓度区域108、低浓度区域 109、以及介于高浓度区域108和低浓度区域109之间存在的浓度梯度区域232。浓度梯度区域232在SiC外延层107中除了有源区域111之外还形成于外侧区域112。浓度梯度区域232形成于SiC外延层107的整个区域。
浓度梯度区域232具有n型杂质浓度从高浓度区域108朝向低浓度区域 109递减的浓度梯度。换言之，浓度梯度区域232具有n型杂质浓度从低浓度区域109朝向高浓度区域108递增的浓度梯度。浓度梯度区域232抑制n型杂质浓度在高浓度区域108和低浓度区域109之间的区域中剧烈变动。
在SiC外延层107包含浓度梯度区域232的情况下，高浓度区域108的n 型杂质浓度优选为低浓度区域109的n型杂质浓度的1.5倍以上5倍以下。高浓度区域108的n型杂质浓度可以为低浓度区域109的n型杂质浓度的3倍以上5倍以下。
浓度梯度区域232的厚度可以为0.5μm以上2.0μm以下。浓度梯度区域 232的厚度可以为0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、或1.5μm 以上2.0μm以下。
虽然省略了具体说明，但前述的栅极沟槽142、源极沟槽155、深阱区域 165、外侧深阱区域182等形成于高浓度区域108。即，前述的栅极沟槽142、源极沟槽155、深阱区域165、外侧深阱区域182等在SiC半导体层102中相对于高浓度区域108和浓度梯度区域232的边界区域形成于第一主面103侧的区域。
如上所述，即使利用SiC半导体装置231，也能够实现与针对SiC半导体装置101描述的效果同样的效果。
图29是与图19相对应的区域的放大图，且是示出本发明的第六实施方式的SiC半导体装置241的放大图。以下，对于与针对SiC半导体装置101描述的结构相对应的结构赋予相同的参照符号并省略说明。
参照图29，在该方式中，栅极沟槽142在平面视图中以格子形状形成。更具体而言，栅极沟槽142包含多个第一栅极沟槽242和多个第二栅极沟槽 243。多个第一栅极沟槽242和多个第二栅极沟槽243形成有源沟槽部143。
多个第一栅极沟槽242在第二方向Y上留有间隔地形成，且分别以沿第一方向X延伸的带状形成。多个第一栅极沟槽242在平面视图中整体以条纹状形成。各第一栅极沟槽242中形成长边的侧壁由SiC单晶的a面形成。各第一栅极沟槽242中形成短边的侧壁由SiC单晶的m面形成。
多个第二栅极沟槽243在第一方向X上留有间隔地形成，且分别以沿第二方向Y延伸的带状形成。多个第二栅极沟槽243在平面视图中整体以条纹状形成。各第二栅极沟槽243中形成长边的侧壁由SiC单晶的m面形成。各第二栅极沟槽243中形成短边的侧壁由SiC单晶的a面形成。
多个第一栅极沟槽242和多个第二栅极沟槽243彼此交叉。由此，在平面视图中形成格子形状的1个栅极沟槽142。由栅极沟槽142环绕的区域中划分出多个单元区域244。
多个单元区域244在平面视图中在第一方向X和第二方向Y上留有间隔地以行列状排列。多个单元区域244在平面视图中以四边形形成。各单元区域244中本体区域141从栅极沟槽142的侧壁露出。本体区域141从栅极沟槽142 中由SiC单晶的m面和a面形成的侧壁露出。
当然，栅极沟槽142在平面视图中可以以作为格子形状的一个方式的蜂窝形状形成。该情况下，多个单元区域244可以在第一方向X和第二方向Y上留有间隔地以错列状排列。此外，该情况下，多个单元区域244在平面视图中可以以六边形形成。
各源极沟槽155在平面视图中形成于各单元区域244的中央部。各源极沟槽155以在将各单元区域244沿第一方向X切断时呈现的切截面上呈现1个图案的方式形成。此外，各源极沟槽155以在将各单元区域244沿第二方向Y 切断时呈现的切截面上呈现1个图案的方式形成。
更具体而言，各源极沟槽155在平面视图中以四边形形成。各源极沟槽 155的4个侧壁由SiC单晶的m面和a面形成。各源极沟槽155的平面视图中形状是任意的。各源极沟槽155在平面视图中可以以三角形、五边形、六边形等多边形、或者圆形或椭圆形形成。
沿图29的XX-XX线的截面图与图20所示的截面图相对应。沿图29的 XXI-XXI线的截面图与图21所示的截面图相对应。
如上所述，即使利用SiC半导体装置241，也能够实现与针对SiC半导体装置101描述的效果同样的效果。
本发明的实施方式可以进一步通过其他形态来实施。
前述的各实施方式中，对于SiC半导体层2、102的侧面5A、105A和侧面5C、105C面向SiC单晶的a面、且侧面5B、105B和侧面5D、105D面向 SiC单晶的m面的形态进行了说明。但是，也可以采用侧面5A、105A和侧面 5C、105C面向SiC单晶的m面、且侧面5B、105B和侧面5D、105D面向SiC 单晶的a面的形态。
前述的各实施方式中，对于形成了连续延伸的带状的改质线22A～22D的例子进行了说明。但是，前述的各实施方式中也可以形成虚线带状(虚线状)的改质线22A～22D。即，改质线22A～22D可以以断续延伸的带状形成。该情况下，改质线22A～22D中的1个、2个或3个可以以虚线带状形成而其余以带状形成。
前述的第三～第六实施方式中，对于形成了沿SiC单晶的m轴方向([1-100] 方向)延伸的多个栅极沟槽142(第一栅极沟槽242)的例子进行了说明。但是，也可以形成沿SiC单晶的a轴方向([11-20]方向)延伸的多个栅极沟槽142(第一栅极沟槽242)。该情况下，形成沿SiC单晶的a轴方向([11-20]方向)延伸的多个源极沟槽155。
前述的第三～第六实施方式中，对于源电极层157夹着源极绝缘层156而嵌入至源极沟槽155的例子进行了说明。但是，源电极层157也可以不隔着源极绝缘层156而直接嵌入至源极沟槽155。
前述的第三～第六实施方式中，对于源极绝缘层156沿源极沟槽155的侧壁和底壁形成的例子进行了说明。但是，源极绝缘层156可以以使源极沟槽 155的底壁露出的方式沿源极沟槽155的侧壁形成。源极绝缘层156也可以以使源极沟槽155的底壁的一部分露出的方式沿源极沟槽155的侧壁和底壁形成。
此外，源极绝缘层156可以以使源极沟槽155的侧壁露出的方式沿源极沟槽155的底壁形成。源极绝缘层156的也可以使源极沟槽155的侧壁的一部分露出的方式沿源极沟槽155的侧壁和底壁形成。
前述的第三～第六实施方式中，对于形成了包含添加有p型杂质的p型多晶硅的栅电极层149和栅极配线层150的例子进行了说明。但是，在不重视栅极阈值电压Vth的增加的情况下，栅电极层149和栅极配线层150也可以包含添加有n型杂质的n型多晶硅来代替p型多晶硅或者除p型多晶硅之外进一步包含添加有n型杂质的n型多晶硅。
该情况下，低电阻电极层167可以通过将栅电极层149(n型多晶硅)中形成表层部的部分用金属材料进行硅化物化而形成。即，低电阻电极层167可以包含n型多硅。在为这样的结构的情况下，能够减小栅极电阻。
前述的第三～第六实施方式中，可以采用p+型SiC半导体基板(106)来代替 n+型SiC半导体基板106。借助该结构，能够提供绝缘栅双极型晶体管(Insulated Gate BipolarTransistor，IGBT)来代替MISFET。该情况下，前述的第三～第六实施方式中，MISFET的“源极”可以被替换成IGBT的“发射极”，MISFET 的“漏极”可以被替换成IGBT的“集电极”。
前述的各实施方式中，可以采用将各半导体部分的导电类型反转而成的结构。即，可以将p型的部分设为n型，将n型的部分设为p型。
前述的各实施方式也可以适用于使用与SiC不同的半导体材料的半导体装置。与SiC不同的半导体材料可以为化合物半导体材料。化合物半导体材料可以为氮化镓(GaN)和氧化镓(Ga2O3)中的任一者或两者。
例如，前述的第三～第六实施方式可以为具备采用了化合物半导体材料而非SiC的纵型化合物半导体MISFET的化合物半导体装置。化合物半导体中，作为p型杂质(受体)，可以采用镁。此外，作为n型杂质(供体)，可以采用锗 (Ge)、氧(O)或硅(Si)。
本说明书不限制第一～第六实施方式中所示的特征的任何组合方式。第一～第六实施方式可以在它们之间以任意的样子和任意的形态组合。即，可以采用第一～第六实施方式所示的特征以任意的样子和任意的形态组合而成的SiC半导体装置。
以下，示出从本说明书和附图(特别是图1～图13G)中提取的特征例。
日本特开2012-146878号公报公开了利用隐形切割法的SiC半导体装置的制造方法。日本特开2012-146878号公报的制造方法中，在从SiC半导体晶圆切出的SiC半导体层的各侧面的整个区域形成了通过激光照射而形成的由多行的激光照射痕构成的粗糙面区域。
以下的[A1]～[A26]、[B1]～[B18]、[C1]、[D1]～[D3]、[E1]～[E3]以及[F1]提供能够抑制导电接合材的润展的SiC半导体装置。
[A1]一种SiC半导体装置，其包含SiC半导体层、粗糙面区域和光滑面区域，上述SiC半导体层包含SiC单晶、且具有安装面、上述安装面的相反侧的非安装面、以及连接上述安装面和上述非安装面的侧面，上述粗糙面区域形成于上述SiC半导体层的上述侧面，上述光滑面区域在上述SiC半导体层的上述侧面中形成于与上述粗糙面区域不同的区域。
根据上述SiC半导体装置，能够借助光滑面区域而抑制由粗糙面区域产生的毛细管作用。因此，能够抑制SiC半导体层的侧面中导电接合材的润展。
[A2]A1所述的SiC半导体装置，上述粗糙面区域在上述侧面中形成于上述安装面侧的区域。
[A3]A1或A2所述的SiC半导体装置，上述粗糙面区域在上述侧面中与上述安装面留有间隔地形成。
[A4]A1～A3中任一项所述的SiC半导体装置，上述粗糙面区域在上述侧面中与上述非安装面留有间隔地形成。
[A5]A1～A4中任一项所述的SiC半导体装置，上述光滑面区域在上述侧面中相对于上述粗糙面区域形成于上述非安装面侧的区域。
[A6]A1～A5中任一项所述的SiC半导体装置，上述光滑面区域在上述侧面中形成于上述非安装面的表层部。
[A7]A1～A6中任一项所述的SiC半导体装置，上述光滑面区域在上述侧面中形成于上述安装面的表层部。
[A8]A1～A7中任一项所述的SiC半导体装置，上述粗糙面区域在上述侧面中沿上述安装面的切线方向以带状延伸。
[A9]A1～A8中任一项所述的SiC半导体装置，上述粗糙面区域在上述侧面中以环绕上述SiC半导体层的环状延伸。
[A10]A1～A9中任一项所述的SiC半导体装置，上述光滑面区域在上述侧面中沿上述安装面的切线方向以带状延伸。
[A11]A1～A10中任一项所述的SiC半导体装置，上述光滑面区域在上述侧面中以环绕上述SiC半导体层的环状延伸。
[A12]A1～A11中任一项所述的SiC半导体装置，上述非安装面为设备面。
[A13]A1～A11中任一项所述的SiC半导体装置，上述安装面为设备面。
[A14]A1～A13中任一项所述的SiC半导体装置，上述粗糙面区域包含被改质为与上述SiC单晶不同的性质的改质层，上述光滑面区域由上述SiC单晶的晶面构成。
[A15]A1～A14中任一项所述的SiC半导体装置，上述SiC半导体层具有 40μm以上200μm以下的厚度。
[A16]A1～A15中任一项所述的SiC半导体装置，上述SiC半导体层具有包含SiC半导体基板和SiC外延层的层叠结构，上述粗糙面区域形成于上述 SiC半导体基板，上述光滑面区域形成于上述SiC外延层。
[A17]A16所述的SiC半导体装置，上述光滑面区域横穿上述SiC半导体基板和上述SiC外延层的边界而形成于上述SiC半导体基板和上述SiC外延层。
[A18]A16或A17所述的SiC半导体装置，上述粗糙面区域相对于上述SiC 半导体基板和上述SiC外延层的边界形成于上述SiC半导体层的上述非安装面侧的区域。
[A19]A16～A18中任一项所述的SiC半导体装置，上述SiC外延层具有上述SiC半导体基板的厚度以下的厚度。
[A20]A16～A19中任一项所述的SiC半导体装置，上述SiC半导体基板具有40μm以上150μm以下的厚度，上述SiC外延层具有1μm以上50μm以下的厚度。
[A21]A1～A20中任一项所述的SiC半导体装置，上述SiC单晶由六方晶构成。
[A22]A21所述的SiC半导体装置，上述SiC单晶由2H(六方晶)-SiC单晶、 4H-SiC单晶或6H-SiC单晶构成。
[A23]A21或A22所述的SiC半导体装置，上述SiC半导体层的上述安装面面向上述SiC单晶的c面。
[A24]A21～A23中任一项所述的SiC半导体装置，上述SiC半导体层的上述安装面相对于上述SiC单晶的c面具有以0°以上10°以下的角度倾斜的偏角。
[A25]A24所述的SiC半导体装置，上述偏角为5°以下的角度。
[A26]A24或A25所述的SiC半导体装置，上述偏角为大于0°且小于4°的角度。
[B1]一种SiC半导体装置，其包含SiC半导体层、粗糙面区域和光滑面区域，上述SiC半导体层包含SiC单晶、且具有作为设备面的第一主面、上述第一主面的相反侧的第二主面以及连接上述第一主面和上述第二主面的侧面，上述粗糙面区域形成于上述SiC半导体层的上述侧面，上述光滑面区域在上述 SiC半导体层的上述侧面中形成于与上述粗糙面区域不同的区域。
根据上述SiC半导体装置，能够借助光滑面区域而抑制由粗糙面区域产生的毛细管作用。因此，能够抑制SiC半导体层的侧面中导电接合材的润展。
[B2]B1所述的SiC半导体装置，上述粗糙面区域形成于上述SiC半导体层的上述第二主面侧的区域，上述光滑面区域相对于上述粗糙面区域形成于上述SiC半导体层的上述第一主面侧的区域。
[B3]B1或B2所述的SiC半导体装置，上述粗糙面区域在上述侧面中沿上述第一主面的切线方向以带状延伸，上述光滑面区域在上述侧面中沿上述第一主面的切线方向以带状延伸。
[B4]B1～B3中任一项所述的SiC半导体装置，上述粗糙面区域在上述侧面中以环绕上述SiC半导体层的环状延伸，上述光滑面区域在上述侧面中以环绕上述SiC半导体层的环状延伸。
[B5]B1～B4中任一项所述的SiC半导体装置，上述粗糙面区域包含被改质为与上述SiC单晶不同的性质的改质层，上述光滑面区域由上述SiC单晶的解理面构成。
[B6]B5所述的SiC半导体装置，上述改质层包含分别在上述SiC半导体层的上述第一主面的法线方向上延伸、且在上述SiC半导体层的上述第一主面的切线方向上彼此相对的多个改质部。
[B7]B1～B6中任一项所述的SiC半导体装置，上述SiC半导体层具有40μm 以上200μm以下的厚度。
[B8]B1～B7中任一项所述的SiC半导体装置，上述SiC半导体层具有包含 SiC半导体基板和SiC外延层、且由上述SiC外延层形成上述第一主面的层叠结构，上述粗糙面区域形成于上述SiC半导体基板，上述光滑面区域形成于上述SiC外延层。
[B9]B8所述的SiC半导体装置，上述光滑面区域横穿上述SiC半导体基板和上述SiC外延层的边界而形成于上述SiC半导体基板和上述SiC外延层。
[B10]B8或B9所述的SiC半导体装置，上述粗糙面区域相对于上述SiC 半导体基板和上述SiC外延层的边界形成于上述SiC半导体层的上述第二主面侧的区域。
[B11]B8～B10中任一项所述的SiC半导体装置，上述SiC外延层具有上述 SiC半导体基板的厚度以下的厚度。
[B12]B8～B11中任一项所述的SiC半导体装置，上述SiC半导体基板具有 40μm以上150μm以下的厚度，上述SiC外延层具有1μm以上50μm以下的厚度。
[B13]B1～B12中任一项所述的SiC半导体装置，上述SiC单晶由六方晶构成。
[B14]B13所述的SiC半导体装置，上述SiC单晶由2H(六方晶)-SiC单晶、 4H-SiC单晶或6H-SiC单晶构成。
[B15]B13或B14所述的SiC半导体装置，上述SiC半导体层的上述第一主面面向上述SiC单晶的c面。
[B16]B13～B15中任一项所述的SiC半导体装置，上述SiC半导体层的上述第一主面相对于上述SiC单晶的c面具有以0°以上10°以下的角度倾斜的偏角。
[B17]B16所述的SiC半导体装置，上述偏角为5°以下的角度。
[B18]B16或B17所述的SiC半导体装置，上述偏角为大于0°且小于4°的角度。
[C1]一种SiC半导体装置，其包含SiC半导体层、粗糙面区域和光滑面区域，上述SiC半导体层包含SiC单晶、且具有安装面、上述安装面的相反侧的非安装面以及连接上述安装面和上述非安装面的侧面，上述粗糙面区域在上述 SiC半导体层的上述侧面中形成于上述安装面侧的区域，上述光滑面区域在上述SiC半导体层的上述侧面中相对于上述粗糙面区域形成于上述非安装面侧的区域。
根据上述SiC半导体装置，能够借助光滑面区域而抑制由粗糙面区域产生的毛细管作用。因此，能够抑制SiC半导体层的侧面中导电接合材的润展。特别是，借助形成于SiC半导体层的非安装面的区域的光滑面区域，能够适当地抑制导电接合材向非安装面的回卷。因此，能够适当地抑制由导电接合材的润展导致的短路。
[D1]一种SiC半导体装置，其包含SiC半导体层、绝缘层、粗糙面区域、光滑面区域和电极，上述SiC半导体层包含SiC单晶、且具有作为设备面的第一主面、上述第一主面的相反侧的第二主面以及连接上述第一主面和上述第二主面的侧面，上述绝缘层包含绝缘材料、被覆上述SiC半导体层的上述第一主面、且具有与上述SiC半导体层的上述侧面相连的绝缘侧面，上述粗糙面区域包含被改质为与上述SiC单晶不同的性质的改质层、且形成于上述SiC半导体层的上述侧面，上述光滑面区域在上述SiC半导体层的上述侧面中形成于与上述粗糙面区域不同的区域，上述电极形成于上述绝缘层上方。
根据上述SiC半导体装置，能够借助光滑面区域而抑制由粗糙面区域产生的毛细管作用。因此，能够抑制SiC半导体层的侧面中导电接合材的润展。并且，在SiC半导体层的第一主面形成有具有与SiC半导体层的侧面齐平地形成的绝缘侧面的绝缘层。由此，能够抑制导电接合材的润展，同时借助绝缘层而提高SiC半导体层的侧面和电极之间的绝缘性。由此，能够适当地抑制由导电接合材的润展导致的短路。
[D2]一种SiC半导体装置，其包含SiC半导体层、绝缘层、粗糙面区域和光滑面区域，上述SiC半导体层包含SiC单晶、且具有作为设备面的第一主面、上述第一主面的相反侧的第二主面以及连接上述第一主面和上述第二主面的侧面，上述绝缘层包含绝缘材料、被覆上述SiC半导体层的上述第一主面、且具有与上述SiC半导体层的上述侧面相连的绝缘侧面，上述粗糙面区域包含被改质为与上述SiC单晶不同的性质的改质层、且在上述SiC半导体层的上述侧面中形成于上述第二主面侧的区域，上述光滑面区域在上述SiC半导体层的上述侧面中相对于上述粗糙面区域形成于上述第一主面侧的区域。
根据上述SiC半导体装置，能够借助光滑面区域而抑制由粗糙面区域产生的毛细管作用，因此，能够抑制SiC半导体层的侧面中导电接合材的润展。特别是，借助形成于SiC半导体层的第一主面侧的区域的光滑面区域，能够适当地抑制导电接合材向SiC半导体层的第一主面的回卷。
并且，在SiC半导体层的第一主面形成有具有与SiC半导体层的侧面齐平地形成的绝缘侧面的绝缘层。由此，能够抑制导电接合材向SiC半导体层的第一主面的回卷，同时借助绝缘层而提高SiC半导体层的侧面和电极之间的绝缘性。由此，能够适当地抑制由导电接合材的润展导致的短路。
[D3]D1或D2所述的SiC半导体装置，上述绝缘层与上述光滑面区域相连。
[E1]一种SiC半导体装置，其包含SiC半导体层、粗糙面区域、光滑面区域和绝缘层，上述SiC半导体层包含SiC单晶、且具有安装面、上述安装面的相反侧的非安装面、以及连接上述安装面和上述非安装面的侧面，上述粗糙面区域形成于上述SiC半导体层的上述侧面，上述光滑面区域在上述SiC半导体层的上述侧面形成于与上述粗糙面区域不同的区域，上述绝缘层被覆上述SiC 半导体层的上述非安装面、且具有与上述SiC半导体层的上述侧面相连的绝缘侧面。
根据上述SiC半导体装置，能够借助光滑面区域而抑制由粗糙面区域产生的毛细管作用，因此，能够抑制SiC半导体层的侧面中导电接合材的润展。并且，在SiC半导体装置的非安装面形成有具有与SiC半导体层的侧面齐平地形成的绝缘侧面的绝缘层。由此，能够抑制导电接合材的润展，同时借助绝缘层而提高SiC半导体层的侧面和电极之间的绝缘性。由此，能够适当地抑制由导电接合材的润展导致的短路
[E2]一种SiC半导体装置，其包含SiC半导体层、粗糙面区域、光滑面区域和绝缘层，上述SiC半导体层包含SiC单晶、且具有安装面、上述安装面的相反侧的非安装面、以及连接上述安装面和上述非安装面的侧面，上述粗糙面区域在上述SiC半导体层的上述侧面中形成于上述安装面侧的区域，上述光滑面区域在上述SiC半导体层的上述侧面中相对于上述粗糙面区域形成于上述非安装面侧的区域，上述绝缘层被覆上述SiC半导体层的上述非安装面、且具有与上述SiC半导体层的上述侧面相连的绝缘侧面。
根据上述SiC半导体装置，能够借助光滑面区域而抑制由粗糙面区域产生的毛细管作用，因此，能够抑制SiC半导体层的侧面中导电接合材的润展。特别是，借助形成于SiC半导体层的第一主面侧的区域的光滑面区域，能够适当地抑制导电接合材向SiC半导体层的第一主面的回卷。
并且，在SiC半导体层的第一主面形成有具有与侧面齐平地形成的绝缘侧面的绝缘层。由此，能够抑制导电接合材向SiC半导体层的第一主面的回卷，同时借助绝缘层而提高SiC半导体层的侧面和电极之间的绝缘性。由此，能够适当地抑制由导电接合材的润展导致的短路。
[E3]E1或E2所述的SiC半导体装置，上述绝缘层与上述光滑面区域相连。
[F1]一种SiC半导体装置，其包含SiC半导体层、第一粗糙面区域和第二粗糙面区域，上述SiC半导体层包含由六方晶构成的SiC单晶、且具有安装面、上述安装面的相反侧的非安装面、面向上述SiC单晶的m面的第一侧面、以及面向上述SiC单晶的a面的第二侧面，上述第一粗糙面区域包含被改质为与上述SiC单晶不同的性质的第一改质层、且以第一专有比例形成于上述SiC半导体层的上述第一侧面，上述第二粗糙面区域包含被改质为与上述SiC单晶不同的性质的第二改质层、且以小于上述第一专有比例的第二专有比例形成于上述SiC半导体层的上述第二侧面。
在从c轴观察c面(硅面)的平面视图中，SiC单晶具有沿Si原子的最邻近原子方向容易开裂、沿最邻近原子方向的交叉方向不易开裂这样的物性。最邻近原子方向是a轴方向及其等价方向。沿最邻近原子方向的晶面是m面及其等价面。最邻近原子方向的交叉方向是m轴方向及其等价方向。沿最邻近原子方向的交叉方向的晶面是a面及其等价面。
因此，对于沿SiC单晶的最邻近原子方向的晶面，具有较容易开裂的性质，因此，即使不形成具有较大专有比例的改质层，也能够将SiC单晶适当地切断。
由此，能够提供具有在面向SiC单晶的m面的侧面中以第一专有比例形成的第一粗糙面区域、以及在面向SiC单晶的a面的侧面中以小于第一专有比例的第二专有比例形成的第二粗糙面区域的SiC半导体装置。因此，能够减小第一侧面和第二侧面中发生毛细管作用的区域，从而能够适当地抑制导电接合材的润展。
以下，示出从本说明书和附图(特别是图13H～图13S)中提取的特征例。
日本特开2012-146878号公报公开了利用隐形切割法的SiC半导体装置的制造方法。日本特开2012-146878号公报的制造方法中，在从SiC半导体晶圆切出的SiC半导体层的各侧面的整个区域形成了多行的改质区域(改质线)。多行的改质区域沿SiC半导体层的主面的切线方向延伸，且在SiC半导体层的主面的法线方向上留有间隔地形成。
改质线通过将SiC半导体层的SiC单晶改质成其他性质而形成。因此，考虑到由于改质线而对SiC半导体层造成的影响，并不希望在SiC半导体层的侧面的整个区域形成多个改质线。作为由于改质线而对SiC半导体层造成的影响，可例示由改质线导致的SiC半导体层的电特性的改变、以改质线作为起点的 SiC半导体层的裂纹的产生等。
以下的[G1]～[G21]提供能够减小由于改质线而对SiC半导体层造成的影响的SiC半导体装置。
[G1]一种SiC半导体装置，其包含SiC半导体层和多个改质线，上述SiC 半导体层包含SiC单晶、且具有作为设备面的第一主面、上述第一主面的相反侧的第二主面、以及连接上述第一主面和上述第二主面的多个侧面，上述多个改质线在上述SiC半导体层的各上述侧面以带状各形成1层、包含相对于上述第一主面倾斜地延伸的部分、且被改质为与上述SiC单晶不同的性质。
根据上述SiC半导体装置，SiC半导体层的切断起点在SiC半导体层的第一主面侧的区域和SiC半导体层的第二主面侧的区域中由1层的改质线形成。因此，在制造SiC半导体装置时，无需沿SiC半导体晶圆的厚度方向形成多个改质线也能够将SiC半导体晶圆适当地切断。由此，能够适当减小SiC半导体层的各侧面中改质线的形成区域。因此，能够减小由于改质线而对SiC半导体层造成的影响。
[G2]G1所述的SiC半导体装置，各上述改质线从上述SiC半导体层的上述第一主面向上述第二主面侧、与上述第一主面留有间隔地形成。
[G3]G1或G2所述的SiC半导体装置，各上述改质线从上述SiC半导体层的上述第二主面向上述第一主面侧、与上述第二主面留有间隔地形成。
[G4]G1～G3中任一项所述的SiC半导体装置，各上述改质线在从上述SiC 半导体层的各上述侧面的法线方向观察的侧视图中将上述SiC半导体层的各上述侧面一分为二地分割为上述第一主面侧的区域和上述第二主面侧的区域。
[G5]G1～G4中任一项所述的SiC半导体装置，各上述改质线包含以直线状延伸的部分。
[G6]G1～G5中任一项所述的SiC半导体装置，各上述改质线包含从上述 SiC半导体层的上述第一主面朝向上述第二主面以凹弯曲状延伸的部分。
[G7]G1～G6中任一项所述的SiC半导体装置，各上述改质线包含从上述 SiC半导体层的上述第二主面朝向上述第一主面以凸弯曲状延伸的部分。
[G8]G1～G7中任一项所述的SiC半导体装置，各上述改质线包含从上述 SiC半导体层的上述第二主面朝向上述第一主面以凸弯曲状延伸的部分以及从上述SiC半导体层的上述第一主面朝向上述第二主面以凹弯曲状延伸的部分。
[G9]G1～G8中任一项所述的SiC半导体装置，各上述改质线具有形成于上述SiC半导体层的上述第一主面侧的第一区域、在上述SiC半导体层的上述第二主面侧与上述第一区域偏离地形成的第二区域、以及连接上述第一区域和上述第二区域的连接区域。
[G10]G9所述的SiC半导体装置，各上述改质线的上述第一区域相对于上述SiC半导体层的厚度方向中间部位于上述SiC半导体层的上述第一主面侧，各上述改质线的上述第二区域相对于上述SiC半导体层的厚度方向中间部位于上述SiC半导体层的上述第二主面侧，各上述改质线的上述连接区域横穿上述SiC半导体层的厚度方向中间部。
[G11]G1～G10中任一项所述的SiC半导体装置，上述SiC半导体层的上述侧面由解理面构成。
[G12]G1～G11中任一项所述的SiC半导体装置，上述SiC半导体层具有 40μm以上200μm以下的厚度。
[G13]G1～G12中任一项所述的SiC半导体装置，上述SiC半导体层的上述第二主面由研磨面构成。
[G14]G1～G13中任一项所述的SiC半导体装置，上述SiC单晶由六方晶构成。
[G15]G14所述的SiC半导体装置，上述SiC单晶由2H(六方晶)-SiC单晶、 4H-SiC单晶或6H-SiC单晶构成。
[G16]G14或G15所述的SiC半导体装置，上述SiC半导体层的上述第一主面面向上述SiC单晶的c面。
[G17]G14～G16中任一项所述的SiC半导体装置，上述SiC半导体层的上述第一主面相对于上述SiC单晶的c面具有以0°以上10°以下的角度倾斜的偏角。
[G18]G17所述的SiC半导体装置，上述偏角为5°以下的角度。
[G19]G17或G18所述的SiC半导体装置，上述偏角为大于0°且小于4°的角度。
[G20]G1～G19中任一项所述的SiC半导体装置，上述SiC半导体层具有包含SiC半导体基板和SiC外延层、且由上述SiC外延层形成上述第一主面的层叠结构，上述改质线形成于上述SiC半导体基板。
[G21]G20所述的SiC半导体装置，上述改质线避开上述SiC外延层而形成于上述SiC半导体基板。
以下，示出从本说明书和附图(特别是图13T～图13Z)中提取的特征例。
日本特开2012-146878号公报公开了利用隐形切割法的SiC半导体装置的制造方法。日本特开2012-146878号公报的制造方法中，在从SiC半导体晶圆切出的SiC半导体层的各侧面的整个区域形成了多行的改质区域(改质线)。多行的改质区域沿SiC半导体层的主面的切线方向延伸，且在SiC半导体层的主面的法线方向上留有间隔地形成。
改质线通过将SiC半导体层的SiC单晶改质成其他性质而形成。因此，考虑到由于改质线而对SiC半导体层造成的影响，并不希望在SiC半导体层的侧面的整个区域形成多个改质线。作为由于改质线而对SiC半导体层造成的影响，可例示由改质线导致的SiC半导体层的电特性的改变、以改质线作为起点的 SiC半导体层的裂纹的产生等。
以下的[H1]～[H20]提供能够减小由于改质线而对SiC半导体层造成的影响的SiC半导体装置。
[H1]一种SiC半导体装置，其具有SiC半导体层和多个改质线，上述SiC 半导体层包含SiC单晶、且具有作为设备面的第一主面、上述第一主面的相反侧的第二主面、以及连接上述第一主面和上述第二主面的多个侧面，上述多个改质线在上述SiC半导体层的各上述侧面各形成1层、分别沿上述SiC半导体层的上述第一主面的切线方向以带状延伸、且被改质为与上述SiC单晶不同的性质。
根据上述SiC半导体装置，在SiC半导体层的各侧面仅形成1个改质线。因此，能够减小由于改质线而对SiC半导体层造成的影响。
[H2]H1所述的SiC半导体装置，上述SiC半导体层具有40μm以上200μm 以下的厚度。
[H3]H1或H2所述的SiC半导体装置，上述SiC半导体层的上述第二主面由研磨面构成。
[H4]H1～H3中任一项所述的SiC半导体装置，各上述改质线从上述SiC 半导体层的上述第一主面向上述第二主面侧、与上述第一主面留有间隔地形成。
[H5]H1～H4中任一项所述的SiC半导体装置，各上述改质线从上述SiC 半导体层的上述第二主面向上述第一主面侧、与上述第二主面留有间隔地形成。
[H6]H1～H5中任一项所述的SiC半导体装置，上述SiC半导体层包含连接2个上述侧面的拐角部，多个上述改质线包含在上述SiC半导体层的上述拐角部相连的2个上述改质线。
[H7]H1～H6中任一项所述的SiC半导体装置，多个上述改质线以环绕上述SiC半导体层的方式一体地形成。
[H8]H1～H7中任一项所述的SiC半导体装置，各上述改质线以直线状或曲线状延伸。
[H9]H1～H8中任一项所述的SiC半导体装置，各上述改质线包含分别在上述SiC半导体层的上述第一主面的法线方向上延伸、且在上述SiC半导体层的上述第一主面的切线方向彼此相对的多个改质部。
[H10]H1～H9中任一项所述的SiC半导体装置，上述SiC半导体层的各上述侧面由解理面构成。
[H11]H1～H10中任一项所述的SiC半导体装置，上述SiC单晶由六方晶构成。
[H12]H11所述的SiC半导体装置，上述SiC单晶由2H(六方晶)-SiC单晶、 4H-SiC单晶或6H-SiC单晶构成。
[H13]H11或H12所述的SiC半导体装置，上述SiC半导体层的上述第一主面面向上述SiC单晶的c面。
[H14]H11～H13中任一项所述的SiC半导体装置，上述SiC半导体层的上述第一主面相对于上述SiC单晶的c面具有以0°以上10°以下的角度倾斜的偏角。
[H15]H14所述的SiC半导体装置，上述偏角为5°以下的角度。
[H16]H14或H15所述的SiC半导体装置，上述偏角为大于0°且小于4°的角度。
[H17]H1～H16中任一项所述的SiC半导体装置，上述SiC半导体层具有包含SiC半导体基板和SiC外延层、且由上述SiC外延层形成上述第一主面的层叠结构，上述改质线在上述SiC半导体基板中区域性地形成。
[H18]H17所述的SiC半导体装置，上述改质线避开上述SiC外延层而形成于上述SiC半导体基板。
[H19]H17或H18所述的SiC半导体装置，上述SiC外延层具有上述SiC 半导体基板的厚度以下的厚度。
[H20]H17～H19中任一项所述的SiC半导体装置，上述SiC半导体基板具有40μm以上150μm以下的厚度，上述SiC外延层具有1μm以上50μm以下的厚度。
以下的[I1]～[I7]提供能够减小由于改质线而对SiC半导体层造成的影响的 SiC半导体装置的制造方法。
[I1]一种SiC半导体装置的制造方法，包括：准备SiC半导体晶圆的工序，上述SiC半导体晶圆包含SiC单晶、且具有设定了带有多个边的装置形成区域的第一主面和上述第一主面的相反侧的第二主面；沿上述装置形成区域的多个上述边对上述SiC半导体晶圆的内部照射激光，从而将被改质为与上述SiC单晶不同的性质的多个改质线相对于上述装置形成区域的多个上述边以1对1 的对应关系各形成1层的工序；以及沿多个上述改质线将上述SiC半导体晶圆切断的工序。
根据上述制造方法，能够制造并提供一种SiC半导体装置，其包含SiC半导体层和多个改质线，上述SiC半导体层包含SiC单晶、且具有作为设备面的第一主面、上述第一主面的相反侧的第二主面以及连接上述第一主面和上述第二主面的多个侧面，上述多个改质线在上述SiC半导体层的各上述侧面各形成 1层、沿上述SiC半导体层的上述第一主面的切线方向以带状延伸、且被改质为与上述SiC单晶不同的性质。因此，能够制造并提供可以减小由于改质线而对SiC半导体层造成的影响的SiC半导体装置。
[I2]H1所述的SiC半导体装置的制造方法，进一步包括在上述SiC半导体晶圆的切断工序之前对上述SiC半导体晶圆的上述第二主面进行研磨的工序。
[I3]I2所述的SiC半导体装置的制造方法，在上述研磨工序之前实施上述改质线的形成工序。
[I4]I2所述的SiC半导体装置的制造方法，在上述研磨工序之后实施上述改质线的形成工序。
[I5]I2～I4中任一项所述的SiC半导体装置的制造方法，上述SiC半导体晶圆的准备工序包括准备具有大于150μm的厚度的上述SiC半导体晶圆的工序，上述研磨工序包括对上述SiC半导体晶圆进行研磨直至上述SiC半导体晶圆达到40μm以上150μm以下的工序。
[I6]I1～I5中任一项所述的SiC半导体装置的制造方法，上述改质线的形成工序包括从上述SiC半导体晶圆的上述第一主面侧对上述SiC半导体晶圆的内部照射激光的工序。
[I7]I1～I5中任一项所述的SiC半导体装置的制造方法，上述改质线的形成工序包括从上述SiC半导体晶圆的上述第二主面侧对上述SiC半导体晶圆的内部照射激光的工序。
以下，示出从本说明书和附图中提取的其他特征例。
以下的[J1]～[J6]提供能够提高SiC半导体层的电特性的稳定性的SiC半导体装置。
[J1]一种SiC半导体装置，其包含SiC半导体层、绝缘层、电极和改质层，上述SiC半导体层包含SiC单晶、且具有作为设备面的第一主面、上述第一主面的相反侧的第二主面以及连接上述第一主面和上述第二主面的侧面，上述绝缘层包含绝缘材料、被覆上述SiC半导体层的上述第一主面、且具有与上述 SiC半导体层的上述侧面相连的绝缘侧面，上述电极形成于上述绝缘层上方，上述改质层形成于上述SiC半导体层的上述侧面、且被改质为与上述SiC单晶不同的性质。
根据上述SiC半导体装置，在SiC半导体层的侧面形成有改质层的结构中，能够借助绝缘层而提高SiC半导体层的侧面和电极之间的绝缘性。由此，能够提高SiC半导体层的电特性的稳定性。
[J2]J1所述的SiC半导体装置，上述改质层形成于上述SiC半导体层的厚度方向的中段部且与上述绝缘层留有间隔。
[J3]J1或J2所述的SiC半导体装置，上述SiC半导体层具有包含SiC半导体基板和SiC外延层、且由上述SiC外延层形成上述第一主面的层叠结构，上述绝缘层被覆上述SiC外延层，上述改质层在上述SiC半导体基板中区域性地形成。
[J4]J3所述的SiC半导体装置，上述改质层避开上述SiC外延层而形成于上述SiC半导体基板。
[J5]J3或J4所述的SiC半导体装置，上述SiC外延层具有上述SiC半导体基板的厚度以下的厚度。
[J6]J3～J5中任一项所述的SiC半导体装置，上述SiC半导体基板具有40μm 以上150μm以下的厚度，上述SiC外延层具有1μm以上50μm以下的厚度。
以下的[K1]～[K5]提供能够提高SiC半导体层的电特性的稳定性的SiC半导体装置的制造方法。
[K1]一种SiC半导体装置的制造方法，包括：准备SiC半导体晶圆的工序，上述SiC半导体晶圆包含SiC单晶、且具有设定了带有多个边的装置形成区域的第一主面和上述第一主面的相反侧的第二主面；在上述SiC半导体晶圆的上述第一主面上方形成绝缘层的工序；在上述绝缘层上方形成电极的工序；沿上述装置形成区域的多个上述边对上述SiC半导体晶圆的内部照射激光，从而形成被改质为与上述SiC单晶不同的性质的多个改质层的工序；以及沿多个上述改质层将上述SiC半导体晶圆与上述绝缘层一起切断的工序。
根据上述制造方法，能够制造并提供一种SiC半导体装置，其包含SiC半导体层、绝缘层、电极和改质层，上述SiC半导体层包含SiC单晶、且具有作为设备面的第一主面、上述第一主面的相反侧的第二主面以及连接上述第一主面和上述第二主面的侧面，上述绝缘层包含绝缘材料、被覆上述SiC半导体层的上述第一主面、且具有与上述SiC半导体层的上述侧面相连的绝缘侧面，上述电极形成于上述绝缘层上方，上述改质层形成于上述SiC半导体层的上述侧面、且被改质为与上述SiC单晶不同的性质。因此，能够制造并提供可提高 SiC半导体层的电特性的稳定性的SiC半导体装置。
[K2]K1所述的SiC半导体装置的制造方法，进一步包括对上述SiC半导体晶圆的上述第二主面进行研磨的工序。
[K3]K2所述的SiC半导体装置的制造方法，在上述研磨工序之前实施上述改质线的形成工序。
[K4]K2所述的SiC半导体装置的制造方法，在上述研磨工序之后实施上述改质线的形成工序。
[K5]K1～K4中任一项所述的SiC半导体装置的制造方法，上述SiC半导体晶圆的准备工序包括准备具有大于150μm的厚度的上述SiC半导体晶圆的工序，上述研磨工序包括对上述SiC半导体晶圆进行研磨直至上述SiC半导体晶圆达到40μm以上150μm以下的工序。
以下的[L1]～[L5]提供能够将改质层适当地形成于SiC半导体晶圆内、且将 SiC半导体晶圆适当地切断的SiC半导体装置的制造方法。
[L1]一种SiC半导体装置的制造方法，包括：准备SiC半导体晶圆的工序，上述SiC半导体晶圆包含SiC单晶、且具有设定了带有多个边的装置形成区域的第一主面和上述第一主面的相反侧的第二主面；在上述SiC半导体晶圆的上述第一主面上方形成绝缘层的工序；将上述绝缘层部分去除而在上述绝缘层形成使上述装置形成区域的多个上述边露出的开口的工序；沿上述装置形成区域的多个上述边对上述SiC半导体晶圆的内部照射激光，从而形成被改质为与上述SiC单晶不同的性质的多个改质层的工序；以及沿多个上述改质层将上述 SiC半导体晶圆切断的工序。
根据上述SiC半导体装置的制造方法，将改质层适当地形成于SiC半导体晶圆内，能够将SiC半导体晶圆适当地切断。
[L2]L1所述的SiC半导体装置的制造方法，进一步包括对上述SiC半导体晶圆的上述第二主面进行研磨的工序。
[L3]L2所述的SiC半导体装置的制造方法，在上述研磨工序之前实施上述改质线的形成工序。
[L4]L2所述的SiC半导体装置的制造方法，在上述研磨工序之后实施上述改质线的形成工序。
[L5]L1～L4中任一项所述的SiC半导体装置的制造方法，上述SiC半导体晶圆的准备工序包括准备具有大于150μm的厚度的上述SiC半导体晶圆的工序，上述研磨工序包括对上述SiC半导体晶圆进行研磨直至上述SiC半导体晶圆达到40μm以上150μm以下的工序。
以下的[M1]～[M2]提供能够抑制SiC半导体层的裂纹的SiC半导体装置。
[M1]一种SiC半导体装置，其包含SiC半导体层和多个改质线，上述SiC 半导体层包含SiC单晶、且具有作为设备面的第一主面、上述第一主面的相反侧的第二主面以及连接上述第一主面和上述第二主面的侧面，上述多个改质线以使上述SiC半导体层的上述第一主面的表层部露出的方式从上述第一主面向上述第二主面侧且与上述第一主面留有间隔地形成于上述侧面、且被改质为与上述SiC单晶不同的性质。
在通过将SiC半导体层的SiC单晶改质成其他性质来形成改质层这样的性质方面，容易成为裂纹的起点。特别是，在连接SiC半导体层的第一主面和侧面的拐角部，应力容易集中，因此在SiC半导体层的拐角部形成改质层的结构中，在SiC半导体层的拐角部产生裂纹的风险变高。
根据上述SiC半导体装置，改质层以使SiC半导体层的第一主面的表层部从SiC半导体层的侧面露出的方式从SiC半导体层的第一主面向第二主面侧、与第一主面留有间隔地形成。因此，能够减小SiC半导体层的第一主面侧的拐角部中产生裂纹的风险。
[M2]一种SiC半导体装置，其包含SiC半导体层和多个改质层，上述SiC 半导体层包含SiC单晶、且具有作为设备面的第一主面、上述第一主面的相反侧的第二主面以及连接上述第一主面和上述第二主面的侧面，上述多个改质层以使上述SiC半导体层的上述第二主面的表层部露出的方式从上述第二主面向上述第一主面侧与上述第二主面留有间隔地形成于上述侧面、且被改质为与上述SiC单晶不同的性质。
在将SiC半导体层的SiC单晶改质成其他性质而形成改质层这样的性质方面，容易成为裂纹的起点。特别是，在连接SiC半导体层的第二主面和侧面的拐角部，应力容易集中，因此在SiC半导体层的拐角部形成改质层的结构中，在SiC半导体层的拐角部产生裂纹的风险变高。
根据上述SiC半导体装置，改质层以使SiC半导体层的第二主面的表层部从SiC半导体层的侧面露出的方式从SiC半导体层的第二主面向第一主面侧、与第二主面留有间隔地形成。因此，能够减小SiC半导体层的第二主面侧的拐角部中产生裂纹的风险。
本申请与2018年8月10日在日本专利局提交的日本特愿2018-151450号、 2018年8月10日在日本专利局提交的日本特愿2018-151451号、以及2018 年8月10日在日本专利局提交的日本特愿2018-151452号相对应，这些申请的全部公开内容通过引用而援引于此。
对于本发明的实施方式进行了详细说明，但这只不过是为了明确本发明的技术内容而使用的具体例，不应解释成本发明受这些具体例的限定，本发明的范围仅由随附的权利要求范围来限定。
符号说明
1 SiC半导体装置
2 SiC半导体层
3 SiC半导体层的第一主面
4 SiC半导体层的第二主面
5A SiC半导体层的侧面
5B SiC半导体层的侧面
5C SiC半导体层的侧面
5D SiC半导体层的侧面
6 SiC半导体基板
7 SiC外延层
20A 粗糙面区域
20B 粗糙面区域
20C 粗糙面区域
20D 粗糙面区域
21A 光滑面区域
21B 光滑面区域
21C 光滑面区域
21D 光滑面区域
22A 改质线
22B 改质线
22C 改质线
22D 改质线
28 a面改质部(改质部)
29 m面改质部(改质部)
81 SiC半导体装置
101 SiC半导体装置
102 SiC半导体层
103 SiC半导体层的第一主面
104 SiC半导体层的第二主面
105A SiC半导体层的侧面
105B SiC半导体层的侧面
105C SiC半导体层的侧面
105D SiC半导体层的侧面
106 SiC半导体基板
107 SiC外延层
θ 偏角

Claims (20)

1.一种SiC半导体装置，其包含SiC半导体层和多个改质线，
所述SiC半导体层包含SiC单晶，且具有作为元件形成面的第一主面、所述第一主面的相反侧的第二主面、以及连接所述第一主面和所述第二主面的多个侧面，
多个所述改质线在所述SiC半导体层的各所述侧面各形成1层，分别沿所述SiC半导体层的所述第一主面的切线方向以带状延伸，且被改质为与所述SiC单晶不同的性质。
2.根据权利要求1所述的SiC半导体装置，所述SiC半导体层具有40μm以上200μm以下的厚度。
3.根据权利要求1或2所述的SiC半导体装置，所述SiC半导体层的所述第二主面由研磨面构成。
4.根据权利要求1～3中任一项所述的SiC半导体装置，各所述改质线从所述SiC半导体层的所述第一主面向所述第二主面侧、与所述第一主面留有间隔地形成。
5.根据权利要求1～4中任一项所述的SiC半导体装置，各所述改质线从所述SiC半导体层的所述第二主面向所述第一主面侧、与所述第二主面留有间隔地形成。
6.根据权利要求1～5中任一项所述的SiC半导体装置，所述SiC半导体层包含连接2个所述侧面的拐角部，
多个所述改质线包含在所述SiC半导体层的所述拐角部相连的2个所述改质线。
7.根据权利要求1～6中任一项所述的SiC半导体装置，多个所述改质线以环绕所述SiC半导体层的方式一体地形成。
8.根据权利要求1～7中任一项所述的SiC半导体装置，各所述改质线以直线状或曲线状延伸。
9.根据权利要求1～8中任一项所述的SiC半导体装置，各所述改质线包含分别在所述SiC半导体层的所述第一主面的法线方向上延伸、且在所述SiC半导体层的所述第一主面的切线方向上彼此相对的多个改质部。
10.根据权利要求1～9中任一项所述的SiC半导体装置，所述SiC半导体层的各所述侧面由解理面构成。
11.根据权利要求1～10中任一项所述的SiC半导体装置，所述SiC单晶由六方晶构成。
12.根据权利要求11所述的SiC半导体装置，所述SiC单晶由2H-SiC六方单晶、4H-SiC单晶或6H-SiC单晶构成。
13.根据权利要求11或12所述的SiC半导体装置，所述SiC半导体层的所述第一主面面向所述SiC单晶的c面。
14.根据权利要求11～13中任一项所述的SiC半导体装置，所述SiC半导体层的所述第一主面相对于所述SiC单晶的c面具有以0°以上10°以下的角度倾斜的偏角。
15.根据权利要求14所述的SiC半导体装置，所述偏角为5°以下的角度。
16.根据权利要求14或15所述的SiC半导体装置，所述偏角为大于0°且小于4°的角度。
17.根据权利要求1～16中任一项所述的SiC半导体装置，所述SiC半导体层具有包含SiC半导体基板和SiC外延层、且由所述SiC外延层形成所述第一主面的层叠结构，
所述改质线在所述SiC半导体基板中区域性地形成。
18.根据权利要求17所述的SiC半导体装置，所述改质线避开所述SiC外延层而形成于所述SiC半导体基板。
19.根据权利要求17或18所述的SiC半导体装置，所述SiC外延层具有所述SiC半导体基板的厚度以下的厚度。
20.根据权利要求17～19中任一项所述的SiC半导体装置，所述SiC半导体基板具有40μm以上150μm以下的厚度，
所述SiC外延层具有1μm以上50μm以下的厚度。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210375672A1 (en) * 2020-05-27 2021-12-02 Taiwan Semiconductor Manfacturing Co., Ltd. Redistribution Lines Having Nano Columns and Method Forming Same
US11784050B2 (en) * 2021-04-27 2023-10-10 Micron Technology, Inc. Method of fabricating microelectronic devices and related microelectronic devices, tools, and apparatus
JP2024018453A (ja) * 2022-07-29 2024-02-08 株式会社デンソー 半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4752488B2 (ja) 2005-12-20 2011-08-17 セイコーエプソン株式会社 レーザ内部スクライブ方法
JP5119463B2 (ja) * 2006-09-22 2013-01-16 Ｄｏｗａエレクトロニクス株式会社 発光素子及びその製造方法
JP4386142B2 (ja) 2009-01-23 2009-12-16 三菱化学株式会社 窒化物系半導体素子の製造方法
JPWO2011090024A1 (ja) 2010-01-19 2013-05-23 シャープ株式会社 機能素子およびその製造方法
JP2013235867A (ja) 2011-07-26 2013-11-21 Mitsubishi Chemicals Corp 半導体チップの製造方法
JP5480169B2 (ja) 2011-01-13 2014-04-23 浜松ホトニクス株式会社 レーザ加工方法
JP2013135198A (ja) 2011-12-27 2013-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2013247147A (ja) 2012-05-23 2013-12-09 Hamamatsu Photonics Kk 加工対象物切断方法、加工対象物、及び、半導体素子
JP2016030292A (ja) 2014-07-29 2016-03-07 株式会社プロダクトサポート 透明材料の内部スクライビング方法とレーザ・ダイシング装置
JP6584253B2 (ja) 2015-09-16 2019-10-02 ローム株式会社 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置
JP6260601B2 (ja) 2015-10-02 2018-01-17 日亜化学工業株式会社 半導体素子の製造方法
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JP6979163B2 (ja) 2017-03-10 2021-12-08 日本精機株式会社 液晶表示装置及びその制御方法
JP6780550B2 (ja) 2017-03-10 2020-11-04 信越化学工業株式会社 フォトマスクブランク
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