JP2018151452A - 半導体装置、表示システム及び電子機器 - Google Patents

半導体装置、表示システム及び電子機器 Download PDF

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裕司 岩城
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裕司 岩城
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Hideaki Okamoto
英哲 岡本
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Abstract

【課題】新規な半導体装置又は表示システムの提供。又は、視認性の高い映像の表示を可能とする半導体装置又は表示システムの提供。【解決手段】人工知能を利用して、映像の表示位置を補正する。具体的には、信号生成部に設けられた人工ニューラルネットワークの推論により、曲面を有する表示領域における映像の歪みを緩和するように、階調が表示される位置の座標が補正される。これにより、映像の歪みを視認されにくくすることが可能となり、映像の視認性を向上させることができる。【選択図】図１

Description

本発明の一態様は、半導体装置、表示システム及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
近年、表示装置の用途は多様化しており、例えば、携帯情報端末、家庭用のテレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）や、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）などに表示装置が用いられている。
表示装置としては、代表的には有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子や発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の発光素子を備える発光装置、液晶表示装置、電気泳動方式などにより表示を行う電子ペーパーなどが挙げられる。最近では、フレキシブルな表示装置の開発も進められている。例えば、特許文献１には有機ＥＬ素子が適用されたフレキシブルな発光装置が開示されている。このようなフレキシブルな表示装置は、様々な場所に設けることが可能であるため汎用性が高い。
特開２０１４−１９７５２２号公報
本発明の一態様は、新規な半導体装置又は表示システムの提供を課題とする。又は、本発明の一態様は、視認性の高い映像の表示を可能とする半導体装置又は表示システムの提供を課題とする。又は、本発明の一態様は、高速動作が可能な半導体装置又は表示システムの提供を課題とする。又は、本発明の一態様は、構成が簡略化された半導体装置又は表示システムの提供を課題とする。又は、本発明の一態様は、消費電力が低い半導体装置又は表示システムの提供を課題とする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様に係る半導体装置は、曲面を有する表示領域に映像信号を供給する機能を有する半導体装置であって、取得部と、変換部と、映像信号生成部と、を有し、取得部は、画像データを生成する機能と、画像データに対応する階調が表示される座標（ｕ´，ｖ´）を抽出する機能と、を有し、変換部は、曲面を有する表示領域に表示される映像の歪みを緩和するように、座標（ｕ´，ｖ´）を座標（ｕ，ｖ）に変換する機能を有し、映像信号生成部は、画像データ及び座標（ｕ，ｖ）に基づいて映像信号を生成する機能を有し、変換部は、ニューラルネットワークを有し、ニューラルネットワークの入力層には、座標（ｕ´，ｖ´）が入力され、ニューラルネットワークの出力層から、座標（ｕ，ｖ）が出力される半導体装置である。
また、本発明の一態様に係る半導体装置において、ニューラルネットワークは、外部から入力された重み係数を格納する機能を有していてもよい。
また、本発明の一態様に係る半導体装置において、変換部は、ニューラルネットワークを複数有し、変換部は、複数のニューラルネットワークによって、座標（ｕ´，ｖ´）の変換を並列で行う機能を有していてもよい。
また、本発明の一態様に係る半導体装置において、ニューラルネットワークは、積和演算素子を有し、積和演算素子は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有する記憶回路を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのゲート及び容量素子と電気的に接続され、第１のトランジスタは、チャネル形成領域に金属酸化物を有していてもよい。
また、本発明の一態様に係る表示システムは、上記の半導体装置によって構成された信号生成部と、表示部と、を有し、表示部は、表示領域を有し、表示領域は、複数の画素を有し、画像データは、画素に表示される階調に対応するデータであり、表示領域は、映像信号に基づいて映像を表示する機能を有する表示システムである。
また、本発明の一態様に係る表示システムにおいて、表示部は、表示パネルを有し、表示パネルは、可撓性を有していてもよい。
また、本発明の一態様に係る電子機器は、上記の表示システムが搭載された電子機器である。
本発明の一態様により、新規な半導体装置又は表示システムを提供することができる。又は、本発明の一態様により、視認性の高い映像の表示を可能とする半導体装置又は表示システムを提供することができる。又は、本発明の一態様により、高速動作が可能な半導体装置又は表示システムを提供することができる。又は、本発明の一態様により、構成が簡略化された半導体装置又は表示システムを提供することができる。又は、本発明の一態様により、消費電力が低い半導体装置又は表示システムを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
表示システムの構成例を示す図。 表示領域に表示される映像の例を示す図。 座標変換の例を示す図。 変換回路の動作例を示す図。 学習部の構成例を示す図。 ニューラルネットワークの構成例を示す図。 フローチャート。 フローチャート。 表示システムの構成例を示す図。 パラメータの例を示す図。 フローチャート。 演算装置の構成例を示す図。 半導体装置の構成例を示す図。 記憶回路の構成例を示す図。 メモリセルの構成例を示す図。 回路の構成例を示す図。 タイミングチャート。 トランジスタの構成例を示す図。 エネルギーバンド構造を示す図。 半導体装置の構成例を示す図。 表示装置の構成例を示す図。 表示装置の構成例を示す図。 表示パネルの構成例を示す図。 表示装置の構成例を示す図。 表示装置の構成例を示す図。 表示装置の構成例を示す図。 電子機器の構成例を示す図。 電子機器の構成例を示す図。 車両の構成例を示す図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。以下、チャネル領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記する。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置及び表示システムについて説明する。
＜表示システムの構成例＞
図１に、表示システム１０の構成例を示す。表示システム１０は、外部から受信したデータに基づいて映像を表示するための信号を生成し、当該信号を用いて映像を表示する機能を有する。表示システム１０は、表示部２０、信号生成部３０、及び演算部４０を有する。
なお、表示部２０、信号生成部３０、及び演算部４０は、いずれも半導体装置によって構成することができる。また、表示部２０は表示装置によって構成することができ、演算部４０は演算装置によって構成することができる。また、信号生成部３０に含まれる回路は、１つの集積回路に集約することができる。よって、表示部２０は半導体装置又は表示装置と呼ぶこともできる。また、信号生成部３０は半導体装置又は集積回路と呼ぶこともできる。また、演算部４０は半導体装置又は演算装置と呼ぶこともできる。
［表示部］
表示部２０は、表示領域ＤＳＰを有する。表示領域ＤＳＰは、信号生成部３０から入力される、所定の映像を表示するための信号ＳＤ（以下、映像信号ともいう）に基づいて、映像を表示する機能を有する。表示領域ＤＳＰは、複数の画素ｐｉｘによって構成されている。ここでは、表示領域ＤＳＰがｎ行ｍ列（ｎ、ｍは自然数）の画素ｐｉｘによって構成されている場合について説明する。以下、第ｉ行第ｊ列（ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数）の画素ｐｉｘを、ｐｉｘ［ｉ，ｊ］と表記する。
画素ｐｉｘはそれぞれ表示素子を有し、所定の階調を表示する機能を有する。そして、画素ｐｉｘの階調が制御されることにより、表示領域ＤＳＰに所定の映像が表示される。
画素ｐｉｘに設けられる表示素子の例としては、液晶素子、発光素子などが挙げられる。液晶素子としては、透過型の液晶素子、反射型の液晶素子、半透過型の液晶素子などを用いることができる。また、表示素子として、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。また、発光素子の例としては、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、半導体レーザなどの、自発光性の発光素子が挙げられる。
表示領域ＤＳＰに設けられる画素ｐｉｘの数は、自由に設定することができる。例えば、表示領域ＤＳＰに４Ｋ２Ｋの映像を表示する場合は、３８４０×２１６０個以上、又は４０９６×２１６０個以上の画素を設けることが好ましい。また、表示領域ＤＳＰに８Ｋ４Ｋの映像を表示する場合は、７６８０×４３２０個以上の画素を設けることが好ましい。また、表示領域ＤＳＰにはさらに多くの画素ｐｉｘを設けることもできる。
また、図１に示すように、表示領域ＤＳＰは曲面を有する。曲面を有する表示領域ＤＳＰを用いることにより、様々な場所に映像を表示することが可能となる。例えば、建物の内壁や外壁、車両の内装もしくは外装などの曲面に沿って表示領域ＤＳＰを設けることが可能となる。
ここで、表示領域ＤＳＰを特定の地点から視認する場合、表示領域ＤＳＰが曲面を有することにより、表示領域ＤＳＰに表示された映像において歪みが視認され得る。図２（Ａ）は、視点Ａから表示領域ＤＳＰが視認されている状態を示し、図２（Ｂ）は図２（Ａ）の上面図を示す。図２（Ｂ）に示すように、視点Ａから最も近い表示領域ＤＳＰ内の点Ｂ１と、点Ｂ１から最も遠い表示領域ＤＳＰ内の点Ｂ２では、視点Ａからの距離、及び視線と表示面の間の角度が異なる。これにより、点Ｂ１から遠い点ほど映像に歪みが生じやすい。
図２（Ｃ）に、映像の歪みの具体例を示す。表示領域ＤＳＰ（Ｐ）は、表示領域ＤＳＰが平面形状であると仮定した場合の表示領域を示す。また、映像ＩＭＧ（Ｐ）は、平面形状の表示領域ＤＳＰ（Ｐ）に表示された二次元の映像を示す。ここで、二次元の映像ＩＭＧ（Ｐ）が曲面を有する表示領域ＤＳＰに表示されると、表示領域ＤＳＰの正面に位置する視認者には縮小された映像ＩＭＧ´が視認される。このとき、映像ＩＭＧ´の特に両端付近で歪みが観測され、映像の視認性が低下する。
そこで、本発明の一態様においては、人工知能（ＡＩ：Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）を利用して、映像の表示位置を補正する。具体的には、信号生成部３０に設けられた人工ニューラルネットワーク（ＡＮＮ：Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）の推論（認知）により、曲面を有する表示領域ＤＳＰにおける映像の歪みを緩和するように、階調が表示される位置の座標が補正される。これにより、映像の歪みを視認されにくくすることが可能となり、映像の視認性を向上させることができる。
なお、人工知能とは、人間の知能を模した計算機である。また、人工ニューラルネットワークとは、ニューロンとシナプスで構成される神経網を模した回路であり、人工ニューラルネットワークは人工知能の一種である。本明細書等において「ニューラルネットワーク」と記載する場合、特に人工ニューラルネットワークを指す。以下、ニューラルネットワークを備えた信号生成部３０について説明する。
［信号生成部の構成例］
図１に示す信号生成部３０は、外部から入力された画像データ（データＤ）に基づいて映像信号（信号ＳＤ）を生成する機能を有する。信号生成部３０は、取得部ＡＰ、変換部ＣＴ、映像信号生成部ＳＧ、画像処理部ＩＰ、及びバッファＢＵＦを有する。取得部ＡＰ、変換部ＣＴ、映像信号生成部ＳＧ、画像処理部ＩＰ、及びバッファＢＵＦは、それぞれ回路によって構成することができる。
取得部ＡＰは、外部から入力されるデータＤを受信し、適宜信号処理を行う機能を有する。例えば、取得部ＡＰは、データＤの復調、アナログ−デジタル変換、デコードなどを行う機能を有する。取得部ＡＰには、例えば、所定の方式で変調され、エンコードされた放送信号などが入力される。
取得部ＡＰによる信号処理により、画素ｐｉｘに表示される階調に対応するｎ×ｍ個の画像データ（データＤｐ）が生成される。以下、画素ｐｉｘ［ｉ，ｊ］に表示される階調に対応するデータＤｐを、データＤｐ（ｉ，ｊ）と表記する。生成されたデータＤｐ（１，１）乃至（ｎ，ｍ）は、映像信号生成部ＳＧに出力される。
また、取得部ＡＰは、データＤからｎ×ｍ個の座標（ｕ´，ｖ´）を取得する機能を有する。具体的には、取得部ＡＰは、データＤｐに対応する階調が表示される表示部２０上の座標（ｕ´，ｖ´）を抽出する機能を有する。以下、データＤｐ（ｉ，ｊ）に対応する階調が表示される座標（ｕ´，ｖ´）を、座標（ｕ´（ｉ，ｊ），ｖ´（ｉ，ｊ））と表記する。取得部ＡＰによってｎ×ｍ個の座標（ｕ´（１，１），ｖ´（１，１））乃至（ｕ´（ｎ，ｍ），ｖ´（ｎ，ｍ））が抽出され、変換部ＣＴに出力される。
なお、取得部ＡＰにおいて行われる各種の信号処理は、それぞれ異なる回路によって実行されてもよい。例えば、データＤの受信、データＤｐの生成、座標（ｕ´，ｖ´）の取得ば、それぞれ独立した回路によって行われてもよい。
変換部ＣＴは、座標（ｕ´，ｖ´）を座標（ｕ，ｖ）に補正する機能を有する。具体的には、変換部ＣＴは、曲面を有する表示領域ＤＳＰに映像が表示される場合において、映像の歪みが視認されないように座標（ｕ´，ｖ´）を補正する機能を有する。ここで、座標（ｕ´，ｖ´）の補正は、変換部ＣＴが有するニューラルネットワークＮＮ１によって行われる。ニューラルネットワークＮＮは、曲面を有する表示領域ＤＳＰに表示される映像の歪みを緩和するように座標（ｕ´，ｖ´）を補正するための学習が施されている。
座標（ｕ´，ｖ´）の補正の例を図３に示す。曲面を有する表示部ＤＳＰを特定の地点から視認すると、歪みのある映像ＩＭＧ´が視認される。ここで、映像ＩＭＧ´を二次元の映像とみなし、二次元表面上の座標（ｕ´，ｖ´）をニューラルネットワークＮＮ１によって座標（ｕ，ｖ）に補正することにより、歪みが視認されない映像ＩＭＧが表示される。
図３には代表例として、映像ＩＭＧ´内の１点の座標（ｕ´，ｖ´）と映像ＩＭＧ内の１点の座標（ｕ，ｖ）を示している。ニューラルネットワークＮＮ１に座標（ｕ´，ｖ´）が入力データとして供給されると、ニューラルネットワークＮＮ１は推論を行い、座標（ｕ，ｖ）を出力する。これにより、表示部ＤＳＰに表示された映像の歪みが緩和される。
ニューラルネットワークＮＮ１による座標の変換は、座標（ｕ´（１，１），ｖ´（１，１））乃至（ｕ´（ｎ，ｍ），ｖ´（ｎ，ｍ））のそれぞれに対して行われる。そして、変換部ＣＴによって生成された座標（ｕ（１，１），ｖ（１，１））乃至（ｕ（ｎ，ｍ），ｖ（ｎ，ｍ））は、映像信号生成部ＳＧに出力される。なお、変換部ＣＴ及びニューラルネットワークＮＮ１のより具体的な構成例及び動作例については後述する。
映像信号生成部ＳＧは、データＤｐ及び座標（ｕ，ｖ）に基づいて映像信号を生成する機能を有する。具体的には、データＤｐ（ｉ，ｊ）に対応する階調を、表示領域ＤＳＰの二次元表面上の座標（ｕ（ｉ，ｊ），ｖ（ｉ，ｊ））に表示するための映像信号を生成する機能を有する。この処理により、データＤｐに対応する階調がどの画素ｐｉｘに表示されるかが決定される。映像信号生成部ＳＧによって生成された映像信号は、信号ＳＤとして画像処理部ＩＰに出力される。
画像処理部ＩＰは、各種の画像処理を行う機能を有する。画像処理の例としては、ノイズ除去処理、階調変換処理、色調補正処理、輝度補正処理などが挙げられる。色調補正処理や輝度調整処理は、ガンマ補正などを用いて行うことができる。また、画像処理部ＩＰは、解像度のアップコンバートに伴う画素間補間処理や、フレーム周波数のアップコンバートに伴うフレーム間補間処理などを実行する機能を有していてもよい。また、画像処理部ＩＰは、映像の輪郭又は遠近感を強調する処理を行う機能を有していてもよい。
ノイズ除去処理としては、文字などの輪郭の周辺に生じるモスキートノイズ、高速の動画で生じるブロックノイズ、ちらつきを生じさせるランダムノイズ、解像度のアップコンバートにより生じるドットノイズなどのさまざまなノイズの除去が挙げられる。
階調変換処理は、信号ＳＤが示す階調を表示部２０の出力特性に対応した階調へ変換する処理である。例えば階調数を大きくする場合、小さい階調数で入力された画像に対して、各画素に対応する階調値を補間して割り当てることで、ヒストグラムを平滑化する処理を行うことができる。また、ダイナミックレンジを広げる、ハイダミックレンジ（ＨＤＲ）処理も、階調変換処理に含まれる。
色調補正処理は、映像の色調を補正する処理である。また輝度補正処理は、映像の明るさ（輝度コントラスト）を補正する処理である。例えば、表示部２０が設けられる空間の照明の種類や輝度、または色純度などに応じて、表示部２０に表示される映像の輝度や色調が最適となるように補正される。
画素間補間処理は、解像度をアップコンバートした際に、本来存在しないデータを補間する処理である。例えば、目的の画素の周囲の画素を参照し、それらの中間色を表示するようにデータを補間する。
フレーム間補間は、表示する映像のフレーム周波数を増大させる場合に、本来存在しないフレーム（補間フレーム）の画像を生成する。例えば、ある２枚の画像の差分から２枚の画像の間に挿入する補間フレームの画像を生成する。または２枚の画像の間に複数枚の補間フレームの画像を生成することもできる。例えば画像データのフレーム周波数が６０Ｈｚであったとき、複数枚の補間フレームを生成することで、表示部２０に出力される映像信号のフレーム周波数を、２倍の１２０Ｈｚ、または４倍の２４０Ｈｚ、または８倍の４８０Ｈｚなどに増大させることができる。
画像処理部ＩＰにおいて行われる画像処理には、人工知能を用いることもできる。
バッファＢＵＦは、画像処理部ＩＰから供給された信号ＳＤを一時的に記憶し、所定のタイミングで表示部２０に出力する機能を有する。バッファＢＵＦには、例えばＯＳトランジスタを用いた記憶回路を用いることができる。
以上のように、本発明の一態様においては、ニューラルネットワークＮＮ１の推論により座標変換を行うことにより、曲面を有する表示領域に表示された映像の歪みを緩和することができる。
なお、ここでは表示領域ＤＳＰが表示面の外側に凸の形状である場合について説明したが、内側に凸の形状であってもよいし、外側に凸の形状と内側に凸の形状の両方を有していてもよい。また、ここでは表示領域ＤＳＰが曲面を有する場合について説明したが、表示領域ＤＳＰの形状は特に限定されず、特定の地点から視認した際に映像の歪みが生じ得る他の形状を有していてもよい。例えば、表示領域ＤＳＰは上面図において頂点を有する形状（多角形など）を有していてもよい。
［演算部］
ニューラルネットワークＮＮ１の学習は、信号生成部３０の外部に設けられた演算部４０を用いて行うことができる。図１に、学習部ＬＰ、記憶装置ＭＥＭを有する演算部４０を示す。
ニューラルネットワークＮＮ１の学習は、曲面を有する表示領域ＤＳＰを特定の地点から視認した際の映像、すなわち歪みが存在する二次元の映像ＩＭＧ´と、映像ＩＭＧ´から歪みが除去された理想的な二次元の映像ＩＭＧを用いて行うことができる。具体的には、映像ＩＭＧ´の特定の座標（ｕ´ｘ，ｖ´ｘ）を入力した際の推論結果と、座標（ｕ´ｘ，ｖ´ｘ）に対応する理想的な座標（ｕｔ，ｖｔ）との誤差が小さくなるようにニューラルネットワークＮＮ１の重み係数を更新することにより、ニューラルネットワークＮＮ１の学習を行うことができる。
ここで、学習部ＬＰは、ニューラルネットワークＮＮ１と同じ構成をもつニューラルネットワークＮＮ２を有する。ニューラルネットワークＮＮ２は、座標（ｕ´ｘ，ｖ´ｘ）と座標（ｕｔ，ｖｔ）のセットを学習サンプルとして用いて学習を行う機能を有する。そして、学習によって得られたニューラルネットワークＮＮ２の重み係数Ｗが、信号生成部３０に設けられたニューラルネットワークＮＮ１に格納される。これにより、ニューラルネットワークＮＮ２の学習結果をニューラルネットワークＮＮ１に反映させることができる。このように、ニューラルネットワークの学習を演算部４０で行うことにより、信号生成部３０に設けられたニューラルネットワークＮＮ１の構成を簡略化することができる。
なお、ニューラルネットワークＮＮ１とニューラルネットワークＮＮ２の構成を対応させるためには、例えば、双方に階層型ニューラルネットワークを用い、階層数及び各層が有するユニット数を等しくすればよい。
座標（ｕ´ｘ，ｖ´ｘ）及び座標（ｕｔ，ｖｔ）は、予め記憶装置ＭＥＭに記憶され、学習時に読み出される。また、記憶装置ＭＥＭに歪みのある映像ＩＭＧ´に対応するデータＤｉｍｇ´と、理想的な映像ＩＭＧに対応するデータＤｉｍｇを記憶しておき、学習時にデータＤｉｍｇ´から座標（ｕ´ｘ，ｖ´ｘ）を、データＤｉｍｇから座標（ｕｔ，ｖｔ）をそれぞれ学習部ＬＰの演算によって抽出してもよい。
なお、演算部４０としては、専用サーバやクラウドなどの演算処理能力の優れた計算機を用いることができる。また、学習部ＰＰはソフトウェアによって構成することができる。これにより、ニューラルネットワークＮＮ２の学習を演算処理能力の優れた計算機を用い、その学習結果をニューラルネットワークＮＮ１に反映させることができる。よって、ニューラルネットワークＮＮ１の学習を効率的に行うことができる。
以上のように、本発明の一態様においては、演算部４０を用いてニューラルネットワークの学習を行うことができる。なお、学習部ＬＰ及びニューラルネットワークＮＮ２のより具体的な構成例及び動作例については後述する。
＜変換部ＣＴの構成例＞
次に、座標（ｕ´，ｖ´）の変換を行う機能を有する変換部ＣＴの構成例について説明する。図４（Ａ）に、変換部ＣＴの構成例を示す。変換部ＣＴはニューラルネットワークＮＮ１を有し、ニューラルネットワークＮＮ１は、入力層ＩＬ、出力層ＯＬ、及び隠れ層（中間層）ＨＬを有する。
なお、ニューラルネットワークＮＮ１は、隠れ層ＨＬを複数有するネットワーク（ＤＮＮ：ディープニューラルネットワーク）であってもよい。ディープニューラルネットワークの学習を深層学習と呼ぶことがある。出力層ＯＬ、入力層ＩＬ、隠れ層ＨＬはそれぞれ複数のユニット（ニューロン回路）を有し、各ユニットの出力は、重み（結合強度）を介して異なる層に設けられたユニットに供給される。
ニューラルネットワークＮＮ１には、表示領域ＤＳＰに表示される映像の歪みを緩和するように座標（ｕ´，ｖ´）を補正する機能が学習によって付加されている。そして、ニューラルネットワークＮＮ１の入力層にｕ´（ｉ，ｊ）及びｖ´（ｉ，ｊ）が入力されると、各層において演算処理が行われる。各層における演算処理は、前層のユニットの出力と重み係数との積和演算などにより実行される。なお、層間の結合は全てのユニット同士が結合された全結合としてもよいし、一部のユニット同士が結合された部分結合としてもよい。そして、演算結果はｕ（ｉ，ｊ）及びｖ（ｉ，ｊ）として出力層ＯＬから出力される。これにより、座標（ｕ´（ｉ，ｊ），ｖ´（ｉ，ｊ））が座標（ｕ（ｉ，ｊ），ｖ（ｉ，ｊ））に補正される。
なお、ｕとｖはそれぞれ、ｕ´及びｖ´の関数として表される。よって、ニューラルネットワークＮＮ１は、ｕ´及びｖ´を入力としてｕを推論するネットワークと、ｕ´及びｖ´を入力としてｖを推論するネットワークを有する。前者により関数ｕ＝ｇｕ（ｕ´，ｖ´）が実現され、後者により関数ｖ＝ｇｖ（ｕ´，ｖ´）が実現される。そして、取得部ＡＰから変換部ＣＴに座標（ｕ´，ｖ´）が順次入力され、ｎ×ｍ個の座標（ｕ，ｖ）が生成される。
座標の変換は、複数のニューラルネットワークＮＮ１によって並列で行われてもよい。図４（Ｂ）に、変換部ＣＴがｎ×ｍ個のニューラルネットワークＮＮ１（１，１）乃至（ｎ，ｍ）を有する構成例を示す。この場合、座標（ｕ´（ｉ，ｊ），ｖ´（ｉ，ｊ））がニューラルネットワークＮＮ１（ｉ，ｊ）に入力され、座標（ｕ（ｉ，ｊ），ｖ（ｉ，ｊ））に変換される。このように、複数のニューラルネットワークＮＮ１を用いることにより、座標の変換を高速で行うことができる。なお、複数のニューラルネットワークＮＮ１が設けられる場合、ニューラルネットワークＮＮ１の数はｎ×ｍ以下の任意の数に設定することができる。
なお、ニューラルネットワークＮＮ１の重み係数は信号生成部３０の外部から入力することができる。具体的には、演算部４０によって算出された重み係数Ｗが変換部ＣＴに供給され、ニューラルネットワークＮＮ１は当該重み係数Ｗをネットワーク内に設けられたメモリなどに格納する機能を有する。
以上のように、ｕ´及びｖ´を入力としてニューラルネットワークＮＮ１の推論行うことにより、表示領域ＤＳＰに表示される映像の座標を変換し、映像の歪みを緩和することができる。
＜学習部ＬＰの構成例＞
次に、ニューラルネットワークの学習を行う機能を有する学習部ＬＰの構成例について説明する。図５（Ａ）に学習部ＬＰの構成例を示す。学習部ＬＰは、ニューラルネットワークＮＮ２、座標出力部ＣＯｘ、座標出力部ＣＯｔを有する。なお、ニューラルネットワークＮＮ２はニューラルネットワークＮＮ１と同じ構成を有する。
記憶装置ＭＥＭには、歪みのある二次元の映像ＩＭＧ´に対応するデータＤｉｍｇ´と、歪みのない理想的な二次元の映像ＩＭＧに対応するデータＤｉｍｇが記憶されている。そして、学習時には記憶装置ＭＥＭから座標出力部ＣＯｘにデータＤｉｍｇ´が供給され、座標出力部ＣＯｔにデータＤｉｍｇが供給される。
座標出力部ＣＯｘは、映像ＩＭＧ´から特定の座標を抽出する機能を有する。具体的には、座標出力部ＣＯｘは映像ＩＭＧ´に付与されるグリッドパターンＧＰ´を計算し、グリッドパターンＧＰ´上の特定の座標（ｕ´ｘ，ｖ´ｘ）を選択して出力する機能を有する。座標出力部ＣＯｘから出力された座標（ｕ´ｘ，ｖ´ｘ）はニューラルネットワークＮＮ２の入力層ＩＬに供給され、学習データとして用いられる。
座標出力部ＣＯｔは、映像ＩＭＧから特定の座標を抽出する機能を有する。具体的には、座標出力部ＣＯｔは映像ＩＭＧに付与されるグリッドパターンＧＰを計算し、グリッドパターンＧＰ上の特定の座標（ｕｔ，ｖｔ）を選択して出力する機能を有する。この座標（ｕｔ，ｖｔ）は、（ｕ´ｘ，ｖ´ｘ）に対応する映像ＩＭＧ上の座標である。すなわち、座標（ｕｔ，ｖｔ）は、歪みのない映像を表示するために座標（ｕ´ｘ，ｖ´ｘ）を移動させるべき理想的な位置に相当する。そして、座標出力部ＣＯｔから出力された座標（ｕｔ，ｖｔ）はニューラルネットワークＮＮ２の出力層ＯＬに供給され、教師データとして用いられる。
ニューラルネットワークＮＮ２は、座標（ｕ´ｘ，ｖ´ｘ）と座標（ｕｔ，ｖｔ）を学習サンプルとして学習を行う機能を有する。具体的には、ニューラルネットワークＮＮ２はまず、座標（ｕ´ｘ，ｖ´ｘ）を入力データとして推論を行い、出力データとして（ｕｘ，ｖｘ）を得る。そして、ｕｘとｕｔの誤差、及びｖｘとｖｔの誤差が小さくなるように、ニューラルネットワークＮＮ２の重み係数が更新される。
重みの更新は、ｕｘとｕｔの誤差、及びｖｘとｖｔの誤差が一定以下になるまで繰り返される。そして、最終的に誤差が一定以下になるとニューラルネットワークＮＮ２の学習が終了する。学習が完了すると、ニューラルネットワークＮＮ２によって関数ｕ＝ｇｕ（ｕ´，ｖ´）及びｖ＝ｇｖ（ｕ´，ｖ´）が実現される。
そして、上記の学習の結果として、学習後のニューラルネットワークＮＮ２の重み係数Ｗが得られる。そして、重み係数Ｗは信号生成部３０のニューラルネットワークＮＮ１に供給され、格納される。これにより、ニューラルネットワークＮＮ２の学習結果がニューラルネットワークＮＮ１に反映される。
なお、ニューラルネットワークＮＮ２の学習には複数の学習サンプルを用いて行うことができる。具体的には、一のデータＤｉｍｇ´から複数の座標（ｕ´ｘ，ｖ´ｘ）を、一のデータＤｉｍｇから複数の座標（ｕｔ，ｖｔ）をそれぞれ抽出してもよいし、データＤｉｍｇ´及びデータＤｉｍｇをそれぞれ複数準備してもよい。
また、座標（ｕｘ，ｖｘ）の決定には、ニューラルネットワークＮＮ２の重み係数などに加えて、曲率を示す符号ＣＣを用いることもできる。例えば、図５（Ｂ−１）の上面図に示すように、表示領域ＤＳＰが表示面の外側に凸の形状を有する場合は“０”、図５（Ｂ−２）の上面図に示すように、表示領域ＤＳＰが表示面の内側に凸の形状を有する場合は“１”となる符号ＣＣを用いて、座標変換の方向などを決定してもよい。なお、符号ＣＣは記憶装置ＭＥＭに記憶されていてもよいし、座標出力部ＣＯｘ及び座標出力部ＣＯｔの演算によって算出されてもよい。
また、ニューラルネットワークＮＮ２、座標出力部ＣＯｘ、及び座標出力部ＣＯｔは、プログラムによって記述されたソフトウェアによって実現することができる。この場合、プログラムの実行によってニューラルネットワークＮＮ２の学習を行うことができる。
＜ニューラルネットワークの構成例＞
次に、ニューラルネットワークＮＮ１及びニューラルネットワークＮＮ２に用いることが可能なニューラルネットワークの構成例について説明する。ニューラルネットワークの構成例を図６に示す。ニューラルネットワークは、ニューロン回路ＮＣと、ニューロン回路間に設けられたシナプス回路ＳＣによって構成されている。
図６（Ａ）に、ニューロン回路ＮＣとシナプス回路ＳＣの構成例を示す。シナプス回路ＳＣには、入力データｘ１乃至ｘＬ（Ｌは自然数）が入力される。また、シナプス回路ＳＣは、重み係数ｗｋ（ｋは１以上Ｌ以下の整数）を記憶する機能を有する。重み係数ｗｋは、ニューロン回路ＮＣ間の結合の強さに対応する。
シナプス回路ＳＣに入力データｘ１乃至ｘＬ入力されると、ニューロン回路ＮＣには、シナプス回路ＣＮに入力された入力データｘｋと、シナプス回路ＣＮに記憶された重み係数ｗｋとの積（ｘｋｗｋ）を、ｋ＝１乃至Ｌについて足し合わせた値（ｘ１ｗ１＋ｘ２ｗ２＋…＋ｘＬｗＬ）、すなわち、ｘｋとｗｋを用いた積和演算によって得られた値が供給される。この値がニューロン回路ＮＣの閾値θを超えた場合、ニューロン回路ＮＣはハイレベルの信号を出力する。この現象を、ニューロン回路ＮＣの発火と呼ぶ。
上記のニューロン回路ＮＣとシナプス回路ＳＣを用いた階層型ニューラルネットワークのモデルを、図６（Ｂ）に示す。ニューラルネットワークは、入力層ＩＬ、隠れ層ＨＬ、出力層ＯＬを有する。入力ＩＬは、入力ニューロン回路ＩＮを有する。隠れ層ＨＬは、隠れシナプス回路ＨＳ及び隠れニューロン回路ＨＮを有する。出力層ＯＬは、出力シナプス回路ＯＳ及び出力ニューロン回路ＯＮを有する。また、入力ニューロン回路ＩＮ、隠れニューロン回路ＨＮ、出力ニューロン回路ＯＮの閾値θを、それぞれθＩ、θＨ、θＯと表記する。
入力層ＩＬには座標データｕ´及びｖ´が供給され、入力層ＩＬの出力は隠れ層ＨＬに供給される。そして、隠れニューロン回路ＨＮには、入力層ＩＬの出力データと、隠れシナプス回路ＨＳに保持された重み係数ｗと、を用いた積和演算によって得られた値が供給される。そして、出力ニューロン回路ＯＮには、隠れニューロン回路ＨＮの出力と、出力シナプス回路ＯＳに保持された重み係数ｗを用いた積和演算によって得られた値が供給される。そして、出力ニューロン回路ＯＮから出力データとしてｕ又はｖが出力される。
このように、図６（Ｂ）に示すニューラルネットワークは、座標（ｕ´，ｖ´）を、シナプス回路ＳＣに保持された重み係数及びニューロン回路の閾値θに応じて変換し、座標（ｕ，ｖ）を出力する機能を有する。なお、図６（Ｂ）に示す構成はニューラルネットワークＮＮ１、ＮＮ２に用いることができる。
また、ニューラルネットワークの学習には、誤差逆伝播法などを用いることができる。図６（Ｃ）に、誤差逆伝播法を利用して教師あり学習を行うニューラルネットワークＮＮ２のモデルを示す。
誤差逆伝播法は、ニューラルネットワークの出力データと教師データの誤差が小さくなるように、シナプス回路の重み係数を変更する方式の一つである。具体的には、出力データ（座標データｕｘ又はｖｘ）と教師データ（座標データｕｔ又はｖｔ）に基づいて決定される誤差δＯに応じて、隠れシナプス回路ＨＳの重み係数ｗが変更される。また、隠れシナプス回路ＨＳの重み係数ｗの変更量に応じて、さらに前段のシナプス回路ＳＣの重み係数ｗが変更される。このように、教師データに基づいてシナプス回路ＳＣの重み係数を順次変更することにより、ニューラルネットワークＮＮ２の学習を行うことができる。この誤差逆伝播法は、ニューラルネットワークＮＮ２の学習に用いることができる。
なお、図６（Ｂ）、（Ｃ）には１層の隠れ層ＨＬを示しているが、隠れ層ＨＬの層数を２以上としてもよい。これにより、深層学習を行うことができる。
＜表示システムの動作例＞
次に、ニューラルネットワークの学習及び推論を行う際の表示システム１０の動作例を説明する。図７は学習時の動作例を示すフローチャートであり、図８は推論時の動作例を示すフローチャートである。
［学習］
ニューラルネットワークＮＮ１の学習は、ニューラルネットワークＮＮ２の学習を行い、その学習結果をニューラルネットワークＮＮ１に反映させることにより行うことができる。ニューラルネットワークＮＮ１の学習時の動作例を、図５及び図７を用いて説明する。
まず、記憶装置ＭＥＭからデータＤｉｍｇ´及びデータＤｉｍｇが読み出され、座標出力部ＣＯｘにデータＤｉｍｇ´が、座標出力部ＣＯｔにデータＤｉｍｇがそれぞれ入力される。そして、座標出力部ＣＯｘはデータＤｉｍｇ´に応じたグリッドパターンＧＰ´を生成する（ステップＳ１）。また、座標出力部ＣＯｔはデータＤｉｍｇに応じたグリッドパターンＧＰを生成する（ステップＳ２）。
その後、座標出力部ＣＯｘはグリッドパターンＧＰ´から特定の座標（ｕ´ｘ，ｖ´ｘ）を選択して出力する（ステップＳ３）。また、座標出力部ＣＯｔは座標（ｕ´ｘ，ｖ´ｘ）に対応する理想的な座標（ｕｔ，ｖｔ）を出力する（ステップＳ４）。そして、座標（ｕ´ｘ，ｖ´ｘ）及び座標（ｕｔ，ｖｔ）がニューラルネットワークＮＮ２に学習サンプルとして入力される（ステップＳ５）。
学習サンプルが入力されると、ニューラルネットワークＮＮ２はまず、座標（ｕ´ｘ，ｖ´ｘ）を入力データとして推論を行う（ステップＳ６）。これにより、座標（ｕｘ，ｖｘ）が出力データとして得られる。そして、座標（ｕｘ，ｖｘ）と座標（ｕｔ，ｖｔ）の誤差が算出される。誤差としては、例えば平均二乗誤差などが算出される。そして、誤差が所定の値よりも大きい場合（ステップＳ７でＮＯ）、ニューラルネットワークＮＮ２は学習を行い、重み係数を更新する（ステップＳ８）。そして、学習を繰り返して誤差が一定以下になると（ステップＳ７でＹＥＳ）、座標（ｕ´ｘ，ｖ´ｘ）及び座標（ｕｔ，ｖｔ）を用いた学習が終了する。
なお、誤差の許容範囲は自由に設定することができる。また、ニューラルネットワークＮＮ２の重み係数の初期値は、乱数によって決定してもよい。重み係数の初期値は学習速度（例えば、重み係数の収束速度、ニューラルネットワークＮＮの予測精度など）に影響を与える場合があるため、学習速度が遅い場合は、重み係数の初期値を変更してもよい。また、重み係数の初期値を事前学習によって決定してもよい。
その後、グリッドパターンＧＰ´及びグリッドパターンＧＰ上の他の座標を用いて学習を続行する場合は（ステップＳ９でＮＯ）、他の座標（ｕ´ｘ，ｖ´ｘ）及び座標（ｕｘ，ｖｘ）が選択され（ステップＳ３、Ｓ４）、同様に学習が行われる。また、他の映像を用いて学習を続行する場合は（ステップＳ９でＹＥＳ、ステップＳ１０でＮＯ）、新しいデータＤｉｍｇ´及びデータＤｉｍｇが読み出され、再度グリッドパターンＧＰ´及びグリッドパターンＧＰが生成される。
以上の動作により、全ての学習サンプルを用いた学習が完了すると（ステップＳ１０でＹＥＳ）、学習結果としてニューラルネットワークＮＮ２の重み係数Ｗが得られる。そして、重み係数ＷがニューラルネットワークＮＮ１に出力され（ステップＳ１１）、ニューラルネットワークＮＮ２の学習結果がニューラルネットワークＮＮ１に反映される。
以上の動作により、ニューラルネットワークＮＮ１の学習が行われる。
［推論］
表示部２０に映像を表示する際は、上記学習が行われたニューラルネットワークＮＮ１の推論により、座標変換が行われる。ニューラルネットワークＮＮ１の推論時の動作例を、図１及び図８を用いて説明する。
まず、取得部ＡＰによってデータＤが受信され、取得部ＡＰから座標（ｕ´，ｖ´）及びデータＤｐが出力される。そして、座標（ｕ´，ｖ´）が変換部ＣＴに設けられたニューラルネットワークＮＮ１の入力層ＩＬに入力される（ステップＳ２１）。
そして、ニューラルネットワークＮＮ１は座標（ｕ´，ｖ´）を入力データとして推論を行う（ステップＳ２２）。これにより、座標（ｕ，ｖ）が出力され（ステップＳ２３）、座標変換が行われる。そして、全ての座標（ｕ´，ｖ´）の変換が完了すると、映像信号生成部ＳＧはデータＤｐ（１，１）乃至（ｎ，ｍ）、及び、座標（ｕ（１，１），ｖ（１，１））乃至（ｕ（ｎ，ｍ），ｖ（ｎ，ｍ））を用いて信号ＳＤを生成する（ステップＳ２５）。この信号ＳＤは、曲面を有する表示領域ＤＳＰに歪みのない映像を表示するための映像信号となる。
その後、画像処理部ＩＰにおいて画像処理（画素間補間処理、又は、映像の輪郭又は遠近感を強調する処理など）が適宜施される（ステップＳ２６）。
上記の動作によって生成された映像信号が表示部２０に供給されることにより、表示領域ＤＳＰに歪みのない映像が表示される。
なお、表示領域ＤＳＰの曲率が一定である場合は、視点に合わせて座標変換を行うこともできる。具体的には、まず、視線センサなどによって観測者の位置を特定し、観測者の視線と表示領域ＤＳＰの交点Ｃの座標（ｕｃ，ｖｃ）を求める。そして、ステップＳ２２において、座標（ｕｃ，ｖｃ）を原点として座標変換を行う。これにより、視認者の視点の変化に合わせて映像の歪みを緩和することができる。
以上の通り、本発明の一態様においては、曲面を有する表示領域ＤＳＰに映像が表示される表示部２０に、人工知能を用いた座標変換が施された映像信号を供給する。これにより、特定の地点から映像を視認した際に生じる映像の歪みを緩和し、表示部に表示される映像の品質を向上させることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した表示システムの他の構成例について説明する。
＜表示システムの構成例＞
図１においては、変換部ＣＴが有するニューラルネットワークＮＮ１の推論によって座標の変換を行う構成例について説明したが、推論をニューラルネットワークＮＮ２で行うことにより、変換部ＣＴ内のニューラルネットワークＮＮ１を省略することもできる。このような表示システム１１の構成例を図９に示す。
表示システム１１は、変換部ＣＴがニューラルネットワークＮＮ１を有しない点、バッファＢＵＦＰが設けられている点において図１と相違する。その他の構成については、図１の説明を参酌することができる。なお、図９においては表示部２０の図示を省略している。
表示システム１１においては、ニューラルネットワークＮＮ２の学習が完了した後、続いて変換部ＣＴに入力され得る座標（ｕ´，ｖ´）を入力データとしてニューラルネットワークＮＮ２の推論を行い、座標（ｕ，ｖ）を取得する。そして、演算部４０は座標（ｕ´，ｖ´）と座標（ｕ，ｖ）を対応付けるためのパラメータＰを抽出し、信号生成部３０のバッファＢＵＦＰに供給する。
バッファＢＵＦＰはパラメータＰを記憶する機能を有する。バッファＢＵＦＰに記憶されたパラメータＰは、座標変換の際に読み出され、変換部ＣＴに供給される。そして、変換部ＣＴはパラメータＰを用いて座標（ｕ´，ｖ´）を座標（ｕ，ｖ）に変換する。
このように、表示システム１１においては、ニューラルネットワークＮＮ２の推論によって得られた座標（ｕ´，ｖ´）と座標（ｕ，ｖ）を用いて、演算部４０が両者の対応関係を表すパラメータＰの抽出を行う。そして、信号生成部３０においては、パラメータＰに基づいて座標（ｕ´，ｖ´）が変換される。これにより、変換部ＣＴにニューラルネットワークＮＮ１が不要となり、変換部ＣＴの構成を簡略化することができる。なお、バッファＢＵＦＰには、例えばＯＳトランジスタを用いた記憶回路を用いることができる。
パラメータＰは、変換部ＣＴに一の座標（ｕ´，ｖ´）が入力された際、対応する一の座標（ｕ，ｖ）が出力することが可能となるパラメータであれば、特に限定されない。パラメータＰの例を図１０に示す。
図１０（Ａ）は、テーブル方式によって座標を変換する場合に用いられるパラメータＰを示す。テーブル方式は、変換部ＣＴに入力され得る座標（ｕ´，ｖ´）それぞれに対応する座標（ｕ，ｖ）を予め準備しておき、入力された座標（ｕ´，ｖ´）に対応する座標（ｕ，ｖ）を出力する方法である。この方法を用いる場合、座標（ｕ´，ｖ´）と座標（ｕ´，ｖ´）の対応を表すルックアップテーブルがパラメータＰとしてバッファＢＵＦＰに記憶される。このルックアップテーブルは、変換部ＣＴに入力され得る全ての座標（ｕ´，ｖ´）に対して、ニューラルネットワークＮＮ２の推論を行うことにより取得することができる。
テーブル方式にはルックアップテーブルが用いられるため、座標変換に必要なパラメータの数は比較的多くなる。しかしながら、座標（ｕ´，ｖ´）に対応する座標（ｕ，ｖ）を個別に設定できるため、精度の高い座標変換を行うことができる。
図１０（Ｂ）は、関数近似方式によって座標を変換する場合に用いられるパラメータＰを示す。関数近似方式は、変換部ＣＴに入力され得る座標（ｕ´，ｖ´）の範囲を複数の領域に区分し、各領域において座標（ｕ´，ｖ´）と座標（ｕ，ｖ）の関係を近似式によって規定する方式である。図１０（Ｂ）では、座標（ｕ´，ｖ´）の範囲を領域Ｄ１、Ｄ２、Ｄ３に区分し、各領域の座標（ｕ´，ｖ´）と座標（ｕ，ｖ）の関係をそれぞれ直線で近似している。そして、変換部ＣＴにある座標（ｕ´，ｖ´）が入力されると、当該座標（ｕ´，ｖ´）が属する領域の近似式に基づいて座標（ｕ，ｖ）が算出される。
図１０（Ｂ）に示す関数近似方式を用いる場合、領域の区分や、直線を定義するための値ａ１、ａ２、ａ３、ｂ１、ｂ２、ｂ３などがパラメータＰとしてバッファＢＵＦＰに記憶される。関数近似方式は、座標（ｕ，ｖ）を近似によって算出する方法であるため、座標変換の精度はテーブル方式に劣る。しかしながら、座標変換に必要なパラメータの数はテーブル近似よりも少ないため、バッファＢＵＦＰに格納されるデータの量を抑えることができ、バッファＢＵＦＰの面積の縮小などを図ることができる。
なお、関数近似方式における領域の区分数は特に限られない。区分数が多いほど座標変換の精度は向上し、区分数が少ないほど簡易に座標変換を行うことができる。また、図１０（Ｂ）では線形関数によって近似が行われる場合について説明したが、非線形関数によって近似してもよい。
ニューラルネットワークＮＮ２の推論結果から上記のようなパラメータＰを取得することにより、ニューラルネットワークＮＮ１を用いずに座標変換を行うことが可能となる。
＜表示システムの動作例＞
次に、表示システム１１の動作例について説明する。図１１は、表示システム１１の動作例を示すフローチャートである。
まず、ニューラルネットワークＮＮ２の推論によって、座標（ｕ´，ｖ´）と座標（ｕ，ｖ）のセットが取得される（ステップＳ３１）。そして、座標（ｕ´，ｖ´）と座標（ｕ，ｖ）の対応関係を決定するパラメータＰが抽出され（ステップＳ３２）、バッファＢＵＦＰに供給される。
そして、取得部ＡＰによってデータＤが受信され、変換部ＣＴに座標（ｕ´，ｖ´）に入力されると（ステップＳ３３）、バッファＢＵＦＰからパラメータＰが読み出され、変換部ＣＴはパラメータＰを用いて座標（ｕ´，ｖ´）を座標（ｕ，ｖ）に変換する（ステップＳ３４）。この座標変換には、上記のテーブル方式又は関数近似方式などを用いることができる。そして、座標（ｕ，ｖ）が映像信号生成部ＳＧに出力される（ステップＳ３５）。
全ての座標（ｕ´，ｖ´）の変換が完了すると（ステップＳ３６でＹＥＳ）、映像信号生成部ＳＧにおいて信号ＳＤが生成される（図８のステップＳ２５）。以降の動作は、図８と同様である。
以上のように、変換部ＣＴがバッファＢＵＦＰに記憶されたパラメータＰを用いて座標変換を行うことにより、ニューラルネットワークＮＮ１を省略し、信号生成部３０の構成を簡略化することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した演算部の構成例について説明する。
上記の通り、演算部４０に含まれる学習部ＬＰはソフトウェアによって構成することができる。学習部ＬＰによる処理をプログラムによって行う場合、演算部４０として演算装置を用い、当該演算装置によってプログラムを実行することができる。図１２に、演算装置の構成例を示す。
演算装置１００は、処理装置１１０、入出力装置１２０を有する。処理装置１１０は、上記プログラムの実行などの、各種演算を行う機能を有する。処理装置１１０は、演算部１１１、記憶部１１２、伝送路１１３、インターフェース１１４を有する。入出力装置１２０は、表示部１２１、操作部１２２、入出力部１２３、通信部１２４を有する。
記憶部１１２は、学習部ＬＰの処理を行うプログラムなどを記憶する機能を有する。記憶部１１２としては、非一時的コンピュータ可読記憶媒体を用いることができ、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリを用いることができる。また、記憶部１１２として、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに代表される抵抗変化型のメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに代表される磁気抵抗型のメモリ、またはフラッシュメモリに代表される不揮発性型のメモリなどを用いることもできる。記憶部１１２に記憶されたプログラムには、例えば、図５に示すニューラルネットワークＮＮ２、座標出力部ＣＯｘ、及び座標出力部ＣＯｔによる処理が含まれていてもよい。
演算部１１１は、記憶部１１２に記憶された情報を用いて演算を行う機能を有する。記憶部１１２に記憶されたプログラムは、演算部１１１によって実行される。
伝送路１１３は、情報を伝達する機能を有する。演算部１１１、記憶部１１２、インターフェース１１４間の情報の送受信は、伝送路１１３を介して行うことができる。
インターフェース１１４は、入出力装置１２０に情報を送信する機能、及び入出力装置１２０から出力された情報を受信する機能を有する。
表示部１２１は、処理装置１１０から入力された情報に基づいて映像を表示する機能を有する。表示部１２１としては、液晶ディスプレイ、有機ＥＬディスプレイなどの表示装置を用いることができる。
操作部１２２は、ユーザーによる操作に応じて、処理装置１１０に命令を送信する機能を有する。操作部１２２としては、キーボード、マウス、操作ボタン、タッチセンサ、ポインティングデバイスなどを用いることができる。
入出力部１２３は、処理装置１１０への情報の入力、又は処理装置１１０から入力された情報の出力を行う機能を有する。入出力部１２３としては、カメラ、マイク、外部記憶装置、スキャナー、スピーカ、プリンタなどを用いることができる。また、外部記憶装置としては、ハードディスク、リムーバブルメモリなどを用いることができる。
通信部１２４は、処理装置１１０から入力された情報を演算装置１００の外部に送信する機能、及び、演算装置１００の外部から出力された情報を受信して処理装置１１０に出力する機能を有する。通信部１２４としては、ハブ、ルータ、モデムなどを用いることができる。情報の送受信には、有線を用いても無線（例えば、電波、赤外線など）を用いてもよい。
記憶部１１２に記憶されたプログラムの実行によって得られた重み係数Ｗ（図１等参照）、又はパラメータＰ（図９等参照）は、通信部１２４を介して信号生成部３０に送信することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明したニューラルネットワークに用いることができる半導体装置の構成例について説明する。
ニューラルネットワークがハードウェアによって構成される場合、ニューラルネットワークにおける積和演算は、積和演算素子を用いて行うことができる。本実施の形態では、ニューラルネットワークＮＮ１の積和演算素子として用いることができる半導体装置の構成例について説明する。
＜半導体装置の構成例＞
半導体装置２００の構成の一例を図１３に示す。図１３に示す半導体装置２００は、記憶回路２１０（ＭＥＭ）と、参照用記憶回路２２０（ＲＭＥＭ）と、回路２３０と、回路２４０と、を有する。半導体装置２００は、さらに電流源回路２５０（ＣＲＥＦ）を有していても良い。
記憶回路２１０（ＭＥＭ）は、メモリセルＭＣ［ｐ、ｑ］、メモリセルＭＣ［ｐ＋１、ｑ］で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図１３では、各メモリセルＭＣがトランジスタＴｒ１１を有する場合を例示している。
そして、メモリセルＭＣには、配線ＷＤ［ｑ］で例示される配線ＷＤから第１のアナログ電位が入力される。第１のアナログ電位は第１のアナログデータに対応する。そして、メモリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有する。具体的には、トランジスタＴｒ１１のゲートに第１のアナログ電位を供給したときに得られるトランジスタＴｒ１１のドレイン電流を、第１のアナログ電流とすることができる。なお、以下、メモリセルＭＣ［ｐ、ｑ］に流れる電流をＩ［ｐ、ｑ］とし、メモリセルＭＣ［ｐ＋１、ｑ］に流れる電流をＩ［ｐ＋１、ｑ］とする。
なお、トランジスタＴｒ１１が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、トランジスタＴｒ１１は飽和領域で動作させることが望ましい。トランジスタＴｒ１１を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。
具体的に、図１３に示す半導体装置２００では、メモリセルＭＣ［ｐ、ｑ］に配線ＷＤ［ｑ］から第１のアナログ電位Ｖｘ［ｐ、ｑ］または第１のアナログ電位Ｖｘ［ｐ、ｑ］に応じた電位が入力される。メモリセルＭＣ［ｐ、ｑ］は、第１のアナログ電位Ｖｘ［ｐ、ｑ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｐ、ｑ］の電流Ｉ［ｐ、ｑ］は、第１のアナログ電流に相当する。
また、具体的に、図１３に示す半導体装置２００では、メモリセルＭＣ［ｐ＋１、ｑ］に配線ＷＤ［ｑ］から第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］または第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］に応じた電位が入力される。メモリセルＭＣ［ｐ＋１、ｑ］は、第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｐ＋１、ｑ］の電流Ｉ［ｐ＋１、ｑ］は、第１のアナログ電流に相当する。
そして、メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メモリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第１のアナログ電流を保持する機能を有すると言える。
また、メモリセルＭＣには、配線ＲＷ［ｐ］、配線ＲＷ［ｐ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。第２のアナログ電位は第２のアナログデータに対応する。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算する機能と、加算することで得られる第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセルＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のアナログ電流を保持する機能を有すると言える。
具体的に、図１３に示す半導体装置２００では、メモリセルＭＣ［ｐ、ｑ］に配線ＲＷ［ｐ］から第２のアナログ電位Ｖｗ［ｐ、ｑ］が入力される。そして、メモリセルＭＣ［ｐ、ｑ］は、第１のアナログ電位Ｖｘ［ｐ、ｑ］及び第２のアナログ電位Ｖｗ［ｐ、ｑ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｐ、ｑ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｐ、ｑ］の電流Ｉ［ｐ、ｑ］は、第２のアナログ電流に相当する。
また、図１３に示す半導体装置２００では、メモリセルＭＣ［ｐ＋１、ｑ］に配線ＲＷ［ｐ＋１］から第２のアナログ電位Ｖｗ［ｐ＋１、ｑ］が入力される。そして、メモリセルＭＣ［ｐ＋１、ｑ］は、第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］及び第２のアナログ電位Ｖｗ［ｐ＋１、ｑ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｐ＋１、ｑ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｐ＋１、ｑ］の電流Ｉ［ｐ＋１、ｑ］は、第２のアナログ電流に相当する。
そして、電流Ｉ［ｐ、ｑ］は、メモリセルＭＣ［ｐ、ｑ］を介して配線ＢＬ［ｑ］と配線ＶＲ［ｑ］の間を流れる。電流Ｉ［ｐ＋１、ｑ］は、メモリセルＭＣ［ｐ＋１、ｑ］を介して配線ＢＬ［ｑ］と配線ＶＲ［ｑ］の間を流れる。よって、電流Ｉ［ｐ、ｑ］と電流Ｉ［ｐ＋１、ｑ］との和に相当する電流Ｉ［ｑ］が、メモリセルＭＣ［ｐ、ｑ］及びメモリセルＭＣ［ｐ＋１、ｑ］を介して配線ＢＬ［ｑ］と配線ＶＲ［ｑ］の間を流れることとなる。
参照用記憶回路２２０（ＲＭＥＭ）は、メモリセルＭＣＲ［ｐ］、メモリセルＭＣＲ［ｐ＋１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ［ｐ］に流れる電流をＩＲＥＦ［ｐ］とし、メモリセルＭＣＲ［ｐ＋１］に流れる電流をＩＲＥＦ［ｐ＋１］とする。
そして、具体的に、図１３に示す半導体装置２００では、メモリセルＭＣＲ［ｐ］に配線ＷＤＲＥＦ［ｐ］から第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｐ］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｐ］の電流ＩＲＥＦ［ｐ］は、第１の参照電流に相当する。
また、図１３に示す半導体装置２００では、メモリセルＭＣＲ［ｐ＋１］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｐ＋１］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｐ＋１］の電流ＩＲＥＦ［ｐ＋１］は、第１の参照電流に相当する。
そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲに応じた第１の参照電流を保持する機能を有すると言える。
また、メモリセルＭＣＲには、配線ＲＷ［ｐ］、配線ＲＷ［ｐ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１の参照電位ＶＰＲに、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算し、加算することで得られる第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に応じた第２の参照電流を保持する機能を有すると言える。
具体的に、図１３に示す半導体装置２００では、メモリセルＭＣＲ［ｐ］に配線ＲＷ［ｐ］から第２のアナログ電位Ｖｗ［ｐ、ｑ］が入力される。そして、メモリセルＭＣＲ［ｐ］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｐ、ｑ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｐ］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｐ］の電流ＩＲＥＦ［ｐ］は、第２の参照電流に相当する。
また、図１３に示す半導体装置２００では、メモリセルＭＣＲ［ｐ＋１］に配線ＲＷ［ｐ＋１］から第２のアナログ電位Ｖｗ［ｐ＋１、ｑ］が入力される。そして、メモリセルＭＣＲ［ｐ＋１］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｐ＋１、ｑ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｐ＋１］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｐ＋１］の電流ＩＲＥＦ［ｐ＋１］は、第２の参照電流に相当する。
そして、電流ＩＲＥＦ［ｐ］は、メモリセルＭＣＲ［ｐ］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｐ＋１］は、メモリセルＭＣＲ［ｐ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｐ］と電流ＩＲＥＦ［ｐ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｐ］及びメモリセルＭＣＲ［ｐ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることとなる。
電流源回路２５０は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電流ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルＭＣ［ｐ、ｑ］及びメモリセルＭＣ［ｐ＋１、ｑ］を介して配線ＢＬ［ｑ］と配線ＶＲ［ｑ］の間を流れる電流Ｉ［ｑ］が、メモリセルＭＣＲ［ｐ］及びメモリセルＭＣＲ［ｐ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる電流ＩＲＥＦと異なる場合、差分の電流は回路２３０または回路２４０に流れる。回路２３０は電流ソース回路としての機能を有し、回路２４０は電流シンク回路としての機能を有する。
具体的に、電流Ｉ［ｑ］が電流ＩＲＥＦよりも大きい場合、回路２３０は、電流Ｉ［ｑ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｑ］を生成する機能を有する。また、回路２３０は、生成した電流ΔＩ［ｑ］を配線ＢＬ［ｑ］に供給する機能を有する。すなわち、回路２３０は、電流ΔＩ［ｑ］を保持する機能を有すると言える。
また、電流Ｉ［ｑ］が電流ＩＲＥＦよりも小さい場合、回路２４０は、電流Ｉ［ｑ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｑ］を生成する機能を有する。また、回路２４０は、生成した電流ΔＩ［ｑ］を配線ＢＬ［ｑ］から引き込む機能を有する。すなわち、回路２４０は、電流ΔＩ［ｑ］を保持する機能を有すると言える。
次いで、図１３に示す半導体装置２００の動作の一例について説明する。
まず、メモリセルＭＣ［ｐ、ｑ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｐ、ｑ］を差し引いた電位ＶＰＲ−Ｖｘ［ｐ、ｑ］が、配線ＷＤ［ｑ］を介してメモリセルＭＣ［ｐ、ｑ］に入力される。メモリセルＭＣ［ｐ、ｑ］では、電位ＶＰＲ−Ｖｘ［ｐ、ｑ］が保持される。また、メモリセルＭＣ［ｐ、ｑ］では、電位ＶＰＲ−Ｖｘ［ｐ、ｑ］に応じた電流Ｉ［ｐ、ｑ］が生成される。例えば第１の参照電位ＶＰＲは、接地電位よりも高いハイレベルの電位とする。具体的には、接地電位よりも高く、電流源回路２５０に供給されるハイレベルの電位ＶＤＤと同程度か、それ以下の電位であることが望ましい。
また、メモリセルＭＣＲ［ｐ］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｐ］に入力される。モリセルＭＣＲ［ｐ］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｐ］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｐ］が生成される。
また、メモリセルＭＣ［ｐ＋１、ｑ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］を差し引いた電位ＶＰＲ−Ｖｘ［ｐ＋１、ｑ］が、配線ＷＤ［ｑ］を介してメモリセルＭＣ［ｐ＋１、ｑ］に入力される。メモリセルＭＣ［ｐ＋１、ｑ］では、電位ＶＰＲ−Ｖｘ［ｐ＋１、ｑ］が保持される。また、メモリセルＭＣ［ｐ＋１、ｑ］では、電位ＶＰＲ−Ｖｘ［ｐ＋１、ｑ］に応じた電流Ｉ［ｐ＋１、ｑ］が生成される。
また、メモリセルＭＣＲ［ｐ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｐ＋１］に入力される。モリセルＭＣＲ［ｐ＋１］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｐ＋１］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｐ＋１］が生成される。
上記動作において、配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］は基準電位とする。例えば、基準電位として接地電位、基準電位よりも低いローレベルの電位ＶＳＳなどを用いることができる。或いは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、第２のアナログ電位Ｖｗを正負にしても、配線ＲＷの電位を接地電位よりも高くできるので信号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能になるので好ましい。
上記動作により、配線ＢＬ［ｑ］には、配線ＢＬ［ｑ］に接続されたメモリセルＭＣにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１３では、メモリセルＭＣ［ｐ、ｑ］で生成される電流Ｉ［ｐ、ｑ］と、メモリセルＭＣ［ｐ＋１、ｑ］で生成される電流Ｉ［ｐ＋１、ｑ］とを合わせた電流Ｉ［ｑ］が流れる。また、上記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに接続されたメモリセルＭＣＲにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１３では、メモリセルＭＣＲ［ｐ］で生成される電流ＩＲＥＦ［ｐ］と、メモリセルＭＣＲ［ｐ＋１］で生成される電流ＩＲＥＦ［ｐ＋１］とを合わせた電流ＩＲＥＦが流れる。
次いで、配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］の電位を基準電位としたまま、第１のアナログ電位によって得られる電流Ｉ［ｑ］と第１の参照電位によって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅｔ［ｑ］を、回路２３０または回路２４０において保持する。
具体的に、電流Ｉ［ｑ］が電流ＩＲＥＦよりも大きい場合、回路２３０は電流Ｉｏｆｆｓｅｔ［ｑ］を配線ＢＬ［ｑ］に供給する。すなわち、回路２３０に流れる電流ＩＣＭ［ｑ］は電流Ｉｏｆｆｓｅｔ［ｑ］に相当することとなる。そして、当該電流ＩＣＭ［ｑ］の値は回路２３０において保持される。また、電流Ｉ［ｑ］が電流ＩＲＥＦよりも小さい場合、回路２４０は電流Ｉｏｆｆｓｅｔ［ｑ］を配線ＢＬ［ｑ］から引き込む。すなわち、回路２４０に流れる電流ＩＣＰ［ｑ］は電流Ｉｏｆｆｓｅｔ［ｑ］に相当することとなる。そして、当該電流ＩＣＰ［ｑ］の値は回路２４０において保持される。
次いで、既にメモリセルＭＣ［ｐ、ｑ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｐ、ｑ］に格納する。具体的には、配線ＲＷ［ｐ］の電位を基準電位に対してＶｗ［ｐ］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｐ］が、配線ＲＷ［ｐ］を介してメモリセルＭＣ［ｐ、ｑ］に入力される。メモリセルＭＣ［ｐ、ｑ］では、電位ＶＰＲ−Ｖｘ［ｐ、ｑ］＋Ｖｗ［ｐ］が保持される。また、メモリセルＭＣ［ｐ、ｑ］では、電位ＶＰＲ−Ｖｘ［ｐ、ｑ］＋Ｖｗ［ｐ］に応じた電流Ｉ［ｐ、ｑ］が生成される。
また、既にメモリセルＭＣ［ｐ＋１、ｑ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｐ＋１、ｑ］に格納する。具体的には、配線ＲＷ［ｐ＋１］の電位を基準電位に対してＶｗ［ｐ＋１］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｐ＋１］が、配線ＲＷ［ｐ＋１］を介してメモリセルＭＣ［ｐ＋１、ｑ］に入力される。メモリセルＭＣ［ｐ＋１、ｑ］では、電位ＶＰＲ−Ｖｘ［ｐ＋１、ｑ］＋Ｖｗ［ｐ＋１］が保持される。また、メモリセルＭＣ［ｐ＋１、ｑ］では、電位ＶＰＲ−Ｖｘ［ｐ＋１、ｑ］＋Ｖｗ［ｐ＋１］に応じた電流Ｉ［ｐ＋１、ｑ］が生成される。
なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ１１を用いる場合、配線ＲＷ［ｐ］の電位がＶｗ［ｐ］であり、配線ＲＷ［ｐ＋１］の電位がＶｗ［ｐ＋１］であると仮定すると、メモリセルＭＣ［ｐ、ｑ］が有するトランジスタＴｒ１１のドレイン電流が電流Ｉ［ｐ、ｑ］に相当するので、第２のアナログ電流は以下の式１で表される。なお、ｋは係数、ＶｔｈはトランジスタＴｒ１１の閾値電圧である。
Ｉ［ｐ、ｑ］＝ｋ（Ｖｗ［ｐ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｐ、ｑ］）２ （式１）
また、メモリセルＭＣＲ［ｐ］が有するトランジスタＴｒ１１のドレイン電流が電流ＩＲＥＦ［ｐ］に相当するので、第２の参照電流は以下の式２で表される。
ＩＲＥＦ［ｐ］＝ｋ（Ｖｗ［ｐ］−Ｖｔｈ＋ＶＰＲ）２ （式２）
そして、メモリセルＭＣ［ｐ、ｑ］に流れる電流Ｉ［ｐ、ｑ］と、メモリセルＭＣ［ｐ＋１、ｑ］に流れる電流Ｉ［ｐ＋１、ｑ］の和に相当する電流Ｉ［ｑ］は、Ｉ［ｑ］＝ΣｉＩ［ｐ、ｑ］であり、メモリセルＭＣＲ［ｐ］に流れる電流ＩＲＥＦ［ｐ］と、メモリセルＭＣＲ［ｐ＋１］に流れる電流ＩＲＥＦ［ｐ＋１］の和に相当する電流ＩＲＥＦは、ＩＲＥＦ＝ΣｉＩＲＥＦ［ｐ］となり、その差分に相当する電流ΔＩ［ｑ］は以下の式３で表される。
ΔＩ［ｑ］＝ＩＲＥＦ−Ｉ［ｑ］＝ΣｉＩＲＥＦ［ｐ］−ΣｉＩ［ｐ、ｑ］ （式３）
式１、式２、式３から、電流ΔＩ［ｑ］は以下の式４のように導き出される。
ΔＩ［ｑ］
＝Σｉ｛ｋ（Ｖｗ［ｐ］−Ｖｔｈ＋ＶＰＲ）２−ｋ（Ｖｗ［ｐ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｐ、ｑ］）２｝
＝２ｋΣｉ（Ｖｗ［ｐ］・Ｖｘ［ｐ、ｑ］）−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｐ、ｑ］−ｋΣｉＶｘ［ｐ、ｑ］２ （式４）
式４において、２ｋΣｉ（Ｖｗ［ｐ］・Ｖｘ［ｐ、ｑ］）で示される項は、第１のアナログ電位Ｖｘ［ｐ、ｑ］及び第２のアナログ電位Ｖｗ［ｐ］の積と、第１のアナログ電位Ｖｘ［ｐ＋１、ｑ］及び第２のアナログ電位Ｖｗ［ｐ＋１］の積と、の和に相当する。
また、Ｉｏｆｆｓｅｔ［ｑ］は、配線ＲＷ［ｐ］の電位を全て基準電位としたとき、すなわち第２のアナログ電位Ｖｗ［ｐ］を０、第２のアナログ電位Ｖｗ［ｐ＋１］を０としたときの電流ΔＩ［ｑ］とすると、式４から、以下の式５が導き出される。
Ｉｏｆｆｓｅｔ［ｑ］＝−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｐ、ｑ］−ｋΣｉＶｘ［ｐ、ｑ］２ （式５）
したがって、式３乃至式５から、第１のアナログデータと第２のアナログデータの積和値に相当する２ｋΣｉ（Ｖｗ［ｐ］・Ｖｘ［ｐ、ｑ］）は、以下の式６で表されることが分かる。
２ｋΣｉ（Ｖｗ［ｐ］・Ｖｘ［ｐ、ｑ］）＝ＩＲＥＦ−Ｉ［ｑ］−Ｉｏｆｆｓｅｔ［ｑ］ （式６）
そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｑ］、メモリセルＭＣＲに流れる電流の和を電流ＩＲＥＦ、回路２３０または回路２４０に流れる電流を電流Ｉｏｆｆｓｅｔ［ｑ］とすると、配線ＲＷ［ｐ］の電位をＶｗ［ｐ］、配線ＲＷ［ｐ＋１］の電位をＶｗ［ｐ＋１］としたときに配線ＢＬ［ｑ］から流れ出る電流Ｉｏｕｔ［ｑ］は、ＩＲＥＦ−Ｉ［ｑ］−Ｉｏｆｆｓｅｔ［ｑ］で表される。式６から、電流Ｉｏｕｔ［ｑ］は、２ｋΣｉ（Ｖｗ［ｐ］・Ｖｘ［ｐ、ｑ］）であり、第１のアナログ電位Ｖｘ［ｐ、ｑ］及び第２のアナログ電位Ｖｗ［ｐ］の積と、第２のアナログ電位Ｖｘ［ｐ＋１、ｑ］及び第２のアナログ電位Ｖｗ［ｐ＋１］の積と、の和に相当することが分かる。
なお、トランジスタＴｒ１１は飽和領域で動作させることが望ましいが、トランジスタＴｒ１１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ［ｐ、ｑ］及び第２のアナログ電位Ｖｗ［ｐ］の積と、第２のアナログ電位Ｖｘ［ｐ＋１、ｑ］及び第２のアナログ電位Ｖｗ［ｐ＋１］の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタＴｒ１１は飽和領域で動作しているものとみなせる。
本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、半導体装置の回路規模を小さく抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、アナログデータの演算処理に要する時間を抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、半導体装置の低消費電力化を実現することができる。
＜記憶回路の構成例＞
次いで、記憶回路２１０（ＭＥＭ）と、参照用記憶回路２２０（ＲＭＥＭ）の具体的な構成の一例について、図１４を用いて説明する。
図１４では、記憶回路２１０（ＭＥＭ）がｙ行ｘ列の複数のメモリセルＭＣを有し、参照用記憶回路２２０（ＲＭＥＭ）がｙ行１列の複数のメモリセルＭＣＲを有する場合を例示している。
なお、本明細書等において、トランジスタのソースとは、チャネル領域として機能する半導体層の一部であるソース領域や、当該半導体層と接続されたソース電極などを意味する。同様に、トランジスタのドレインとは、当該半導体層の一部であるドレイン領域や、当該半導体層と接続されたドレイン電極などを意味する。また、ゲートとは、ゲート電極などを意味する。
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係にしたがってソースとドレインの呼び方が入れ替わる。
記憶回路２１０は、配線ＲＷと、配線ＷＷと、配線ＷＤと、配線ＶＲと、配線ＢＬとに接続されている。図１４では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣにそれぞれ接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣにそれぞれ接続され、配線ＷＤ［１］乃至配線ＷＤ［ｙ］が各列のメモリセルＭＣにそれぞれ接続されて、配線ＢＬ［１］乃至配線ＢＬ［ｙ］が各列のメモリセルＭＣにそれぞれ接続されている場合を例示している。また、図１４では、配線ＶＲ［１］乃至配線ＶＲ［ｙ］が各列のメモリセルＭＣにそれぞれ接続されている場合を例示している。なお、配線ＶＲ［１］乃至配線ＶＲ［ｙ］は、互いに接続されていても良い。
そして、参照用記憶回路２２０は、配線ＲＷと、配線ＷＷと、配線ＷＤＲＥＦと、配線ＶＲＲＥＦと、配線ＢＬＲＥＦとに接続されている。図１４では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ接続され、配線ＷＤＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続され、配線ＢＬＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続され、配線ＶＲＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続されている場合を例示している。なお、配線ＶＲＲＥＦは、配線ＶＲ［１］乃至配線ＶＲ［ｙ］に接続されていても良い。
次いで、図１４に示した複数のメモリセルＭＣのうち、任意の２行２列のメモリセルＭＣと、図１４に示した複数のメモリセルＭＣＲのうち、任意の２行１列のメモリセルＭＣＲとの、具体的な回路構成と接続関係とを、一例として図１５に示す。
具体的に図１５では、ｐ行ｑ列目のメモリセルＭＣ［ｐ、ｑ］と、ｐ＋１行ｑ列目のメモリセルＭＣ［ｐ＋１、ｑ］と、ｐ行ｑ＋１列目のメモリセルＭＣ［ｐ、ｑ＋１］と、ｐ＋１行ｑ＋１列目のメモリセルＭＣ［ｐ＋１、ｑ＋１］とを図示している。また、具体的に図１５では、ｐ行目のメモリセルＭＣＲ［ｐ］と、ｐ＋１行目のメモリセルＭＣＲ［ｐ＋１］とを図示している。なお、ｐとｐ＋１はそれぞれ１からｙまでの任意の数で、ｑとｑ＋１はそれぞれ１からｘまでの任意の数とする。
ｐ行目のメモリセルＭＣ［ｐ、ｑ］と、メモリセルＭＣ［ｐ、ｑ＋１］と、メモリセルＭＣＲ［ｐ］とは、配線ＲＷ［ｐ］及び配線ＷＷ［ｐ］に接続されている。また、ｐ＋１行目のメモリセルＭＣ［ｐ＋１、ｑ］と、メモリセルＭＣ［ｐ＋１、ｑ＋１］と、メモリセルＭＣＲ［ｐ＋１］とは、配線ＲＷ［ｐ＋１］及び配線ＷＷ［ｐ＋１］に接続されている。
ｑ列目のメモリセルＭＣ［ｐ、ｑ］と、メモリセルＭＣ［ｐ＋１、ｑ］とは、配線ＷＤ［ｑ］、配線ＶＲ［ｑ］、及び配線ＢＬ［ｑ］に接続されている。また、ｑ＋１列目のメモリセルＭＣ［ｐ、ｑ＋１］と、メモリセルＭＣ［ｐ＋１、ｑ＋１］とは、配線ＷＤ［ｑ＋１］、配線ＶＲ［ｑ＋１］、及び配線ＢＬ［ｑ＋１］に接続されている。また、メモリセルＭＣＲ［ｐ］と、ｐ＋１行目のメモリセルＭＣＲ［ｐ＋１］とは、配線ＷＤＲＥＦ、配線ＶＲＲＥＦ、及び配線ＢＬＲＥＦに接続されている。
そして、各メモリセルＭＣと各メモリセルＭＣＲとは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、容量素子Ｃ１１と、を有する。トランジスタＴｒ１２は、メモリセルＭＣまたはメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。トランジスタＴｒ１１は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子Ｃ１１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算する機能を有する。
具体的に、図１５に示すメモリセルＭＣでは、トランジスタＴｒ１１は、ゲートが配線ＷＷに接続され、ソース又はドレインの一方が配線ＷＤに接続され、ソース又はドレインの他方がトランジスタＴｒ１２のゲートに接続されている。また、トランジスタＴｒ１２は、ソース又はドレインの一方が配線ＶＲに接続され、ソース又はドレインの他方が配線ＢＬに接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ１２のゲートに接続されている。
また、図１５に示すメモリセルＭＣＲでは、トランジスタＴｒ１１は、ゲートが配線ＷＷに接続され、ソース又はドレインの一方が配線ＷＤＲＥＦに接続され、ソース又はドレインの他方がトランジスタＴｒ１２のゲートに接続されている。また、トランジスタＴｒ１２は、ソース又はドレインの一方が配線ＶＲＲＥＦに接続され、ソース又はドレインの他方が配線ＢＬＲＥＦに接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに接続され、第２の電極がトランジスタＴｒ１２のゲートに接続されている。
メモリセルＭＣにおいてトランジスタＴｒ１１のゲートをノードＮとすると、メモリセルＭＣでは、トランジスタＴｒ１２を介してノードＮに第１のアナログ電位が入力され、次いでトランジスタＴｒ１２がオフになるとノードＮが浮遊状態になり、ノードＮにおいて第１のアナログ電位または第１のアナログ電位に応じた電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。
なお、容量素子Ｃ１１の第１の電極の電位は容量素子Ｃ１１を介してノードＮに与えられるため、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映されるわけではない。具体的には、容量素子Ｃ１１の容量値と、トランジスタＴｒ１１のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の電位の変化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものとして説明を行う。
トランジスタＴｒ１１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ１２がオフになることでノードＮの電位が保持されると、トランジスタＴｒ１１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電位と第２のアナログ電位が反映されている。
また、メモリセルＭＣＲにおいてトランジスタＴｒ１１のゲートをノードＮＲＥＦとすると、メモリセルＭＣＲでは、トランジスタＴｒ１２を介してノードＮＲＥＦに第１の参照電位または第１の参照電位に応じた電位が入力され、次いでトランジスタＴｒ１２がオフになるとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位または第１の参照電位に応じた電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲＥＦが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮＲＥＦに与えられる。上記動作により、ノードＮＲＥＦは、第１の参照電位または第１の参照電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。
トランジスタＴｒ１１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ１２がオフになることでノードＮＲＥＦの電位が保持されると、トランジスタＴｒ１１のドレイン電流の値も保持される。上記ドレイン電流には第１の参照電位と第２のアナログ電位が反映されている。
メモリセルＭＣ［ｐ、ｑ］のトランジスタＴｒ１２に流れるドレイン電流を電流Ｉ［ｐ、ｑ］とし、メモリセルＭＣ［ｐ＋１、ｑ］のトランジスタＴｒ１２に流れるドレイン電流を電流Ｉ［ｐ＋１、ｑ］とすると、配線ＢＬ［ｑ］からメモリセルＭＣ［ｐ、ｑ］及びメモリセルＭＣ［ｐ＋１、ｑ］に供給される電流の和は、電流Ｉ［ｑ］となる。また、メモリセルＭＣ［ｐ、ｑ＋１］のトランジスタＴｒ１２に流れるドレイン電流を電流Ｉ［ｐ、ｑ＋１］とし、メモリセルＭＣ［ｐ＋１、ｑ＋１］のトランジスタＴｒ１２に流れるドレイン電流を電流Ｉ［ｐ＋１、ｑ＋１］とすると、配線ＢＬ［ｑ＋１］からメモリセルＭＣ［ｐ、ｑ＋１］及びメモリセルＭＣ［ｐ＋１、ｑ＋１］に供給される電流の和は、電流Ｉ［ｑ＋１］となる。また、メモリセルＭＣＲ［ｐ］のトランジスタＴｒ１２に流れるドレイン電流を電流ＩＲＥＦ［ｐ］とし、メモリセルＭＣＲ［ｐ＋１］のトランジスタＴｒ１２に流れるドレイン電流を電流ＩＲＥＦ［ｐ＋１］とすると、配線ＢＬＲＥＦからメモリセルＭＣＲ［ｐ］及びメモリセルＭＣＲ［ｐ＋１］に供給される電流の和は、電流ＩＲＥＦとなる。
＜回路２３０・回路２４０・電流源回路の構成例＞
次いで、回路２３０と、回路２４０と、電流源回路２５０（ＣＲＥＦ）の具体的な構成の一例について、図１６を用いて説明する。
図１６では、図１５に示すメモリセルＭＣとメモリセルＭＣＲに対応した、回路２３０、回路２４０、電流源回路２５０の構成の一例を示している。具体的に、図１６に示す回路２３０は、ｑ列目のメモリセルＭＣに対応した回路２３０［ｑ］と、ｑ＋１列目のメモリセルＭＣに対応した回路２３０［ｑ＋１］とを有する。また、図１６に示す回路２４０は、ｑ列目のメモリセルＭＣに対応した回路２４０［ｑ］と、ｑ＋１列目のメモリセルＭＣに対応した回路２４０［ｑ＋１］とを有する。
そして、回路２３０［ｑ］及び回路２４０［ｑ］は、配線ＢＬ［ｑ］に接続されている。また、回路２３０［ｑ＋１］及び回路２４０［ｑ＋１］は、配線ＢＬ［ｑ＋１］に接続されている。
電流源回路２５０は、配線ＢＬ［ｑ］、配線ＢＬ［ｑ＋１］、配線ＢＬＲＥＦに接続されている。そして、電流源回路２５０は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機能と、電流ＩＲＥＦと同じ電流または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｑ］及び配線ＢＬ［ｑ＋１］のそれぞれに供給する機能を有する。
具体的に、回路２３０［ｑ］及び回路２３０［ｑ＋１］は、トランジスタＴｒ２４乃至Ｔｒ２６と、容量素子Ｃ２２とをそれぞれ有する。オフセットの電流を設定する際に、回路２３０［ｑ］において、トランジスタＴｒ２４は、電流Ｉ［ｑ］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｑ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｑ］を生成する機能を有する。また、回路２３０［ｑ＋１］において、トランジスタＴｒ２４は、電流Ｉ［ｑ＋１］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｑ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｑ＋１］を生成する機能を有する。電流ＩＣＭ［ｑ］及び電流ＩＣＭ［ｑ＋１］は、回路２３０［ｑ］及び回路２３０［ｑ＋１］から配線ＢＬ［ｑ］及び配線ＢＬ［ｑ＋１］に供給される。
そして、回路２３０［ｑ］及び回路２３０［ｑ＋１］において、トランジスタＴｒ２４は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２５は、ソース又はドレインの一方が配線ＢＬに接続されており、ソース又はドレインの他方がトランジスタＴｒ２４のゲートに接続されている。トランジスタＴｒ２６は、ソース又はドレインの一方がトランジスタＴｒ２４のゲートに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ２２は、第１の電極がトランジスタＴｒ２４のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。
トランジスタＴｒ２５のゲートは配線ＯＳＭに接続されており、トランジスタＴｒ２６のゲートは配線ＯＲＭに接続されている。
なお、図１６では、トランジスタＴｒ２４がｐチャネル型であり、トランジスタＴｒ２５及びＴｒ２６がｎチャネル型である場合を例示している。
また、回路２４０［ｑ］及び回路２４０［ｑ＋１］は、トランジスタＴｒ２１乃至Ｔｒ２３と、容量素子Ｃ２１とをそれぞれ有する。オフセットの電流を設定する際に、回路２４０［ｑ］において、トランジスタＴｒ２１は、電流Ｉ［ｑ］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｑ］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｑ］を生成する機能を有する。また、回路２４０［ｑ＋１］において、トランジスタＴｒ２１は、電流Ｉ［ｑ＋１］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｑ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｑ＋１］を生成する機能を有する。電流ＩＣＰ［ｑ］及び電流ＩＣＰ［ｑ＋１］は、配線ＢＬ［ｑ］及び配線ＢＬ［ｑ＋１］から回路２４０［ｑ］及び回路２４０［ｑ＋１］に引き込まれる。
なお、電流ＩＣＭ［ｑ］と電流ＩＣＰ［ｑ］とが、Ｉｏｆｆｓｅｔ［ｑ］に相当する。また、なお、電流ＩＣＭ［ｑ＋１］と電流ＩＣＰ［ｑ＋１］とが、Ｉｏｆｆｓｅｔ［ｑ＋１］に相当する。
そして、回路２４０［ｑ］及び回路２４０［ｑ＋１］において、トランジスタＴｒ２１は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２２は、ソース又はドレインの一方が配線ＢＬに接続されており、ソース又はドレインの他方がトランジスタＴｒ２１のゲートに接続されている。トランジスタＴｒ２３は、ソース又はドレインの一方がトランジスタＴｒ２１のゲートに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ２１は、第１の電極がトランジスタＴｒ２１のゲートに接続されており、第２の電極が所定の電位が供給される配線に接続されている。
トランジスタＴｒ２２のゲートは配線ＯＳＰに接続されており、トランジスタＴｒ２３のゲートは配線ＯＲＰに接続されている。
なお、図１６では、トランジスタＴｒ２１乃至Ｔｒ２３がｎチャネル型チャネル型である場合を例示している。
また、電流源回路２５０は、配線ＢＬに対応したトランジスタＴｒ２７と、配線ＢＬＲＥＦに対応したトランジスタＴｒ２８とを有する。具体的に、図１６に示す電流源回路２５０は、トランジスタＴｒ２７として、配線ＢＬ［ｑ］に対応したトランジスタＴｒ２７［ｑ］と、配線ＢＬ［ｑ＋１］に対応したトランジスタＴｒ２７［ｑ＋１］とを有する場合を例示している。
そして、トランジスタＴｒ２７のゲートは、トランジスタＴｒ２８のゲートに接続されている。また、トランジスタＴｒ２７は、ソース又はドレインの一方が対応する配線ＢＬに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２８は、ソース又はドレインの一方が配線ＢＬＲＥＦに接続されており、ソース又はドレインの他方が所定の電位が供給される配線に接続されている。
トランジスタＴｒ２７とトランジスタＴｒ２８とは、同じ極性を有している。図１６では、トランジスタＴｒ２７とトランジスタＴｒ２８とが、共にｐチャネル型を有する場合を例示している。
トランジスタＴｒ２８のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタＴｒ２７とトランジスタＴｒ２８とはカレントミラー回路としての機能を有するため、トランジスタＴｒ２７のドレイン電流は、トランジスタＴｒ２８のドレイン電流とほぼ同じ値、またはトランジスタＴｒ２８のドレイン電流に応じた値となる。
＜半導体装置の動作例＞
次いで、図１５及び図１６を用いて、本発明の一態様に係る半導体装置２００の具体的な動作の一例について説明する。
図１７は、図１５に示すメモリセルＭＣ、メモリセルＭＣＲと、図１６に示す回路２３０、回路２４０、電流源回路２５０の動作を示すタイミングチャートの一例に相当する。図１７では、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣ及びメモリセルＭＣＲに第１のアナログデータを格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において、回路２３０及び回路２４０にオフセットの電流Ｉｏｆｆｓｅｔを設定する動作が行われる。時刻Ｔ１１乃至時刻Ｔ１６において、第１のアナログデータと第２のアナログデータとの積和値に対応したデータを取得する動作が行われる。
なお、電源線ＶＲ［ｑ］及び電源線ＶＲ［ｑ＋１］にはローレベルの電位が供給されるものとする。また、回路２３０に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。また、回路２４０に接続される所定の電位を有する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回路２５０に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。
また、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２４、Ｔｒ２７［ｑ］、Ｔｒ２７［ｑ＋１］、Ｔｒ２８は飽和領域で動作するものとする。
まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｐ］にハイレベルの電位が与えられ、配線ＷＷ［ｐ＋１］にローレベルの電位が与えられる。上記動作により、図１５に示すメモリセルＭＣ［ｐ、ｑ］、メモリセルＭＣ［ｐ、ｑ＋１］、メモリセルＭＣＲ［ｐ］においてトランジスタＴｒ１２がオンになる。また、メモリセルＭＣ［ｐ＋１、ｑ］、メモリセルＭＣ［ｐ＋１、ｑ＋１］、メモリセルＭＣＲ［ｐ＋１］においてトランジスタＴｒ１２がオフの状態を維持する。
また、時刻Ｔ０１乃至時刻Ｔ０２では、図１５に示す配線ＷＤ［ｑ］と配線ＷＤ［ｑ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｑ］には電位ＶＰＲ−Ｖｘ［ｐ、ｑ］が与えられ、配線ＷＤ［ｑ＋１］には電位ＶＰＲ−Ｖｘ［ｐ、ｑ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
よって、図１５に示すメモリセルＭＣ［ｐ、ｑ］のノードＮ［ｐ、ｑ］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｐ、ｑ］が与えられ、メモリセルＭＣ［ｐ、ｑ＋１］のノードＮ［ｐ、ｑ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｐ、ｑ＋１］が与えられ、メモリセルＭＣＲ［ｐ］のノードＮＲＥＦ［ｐ］にはトランジスタＴｒ１２を介して電位ＶＰＲが与えられる。
時刻Ｔ０２が終了すると、図１５に示す配線ＷＷ［ｐ］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｐ、ｑ］、メモリセルＭＣ［ｐ、ｑ＋１］、メモリセルＭＣＲ［ｐ］においてトランジスタＴｒ１２がオフになる。上記動作により、ノードＮ［ｐ、ｑ］には電位ＶＰＲ−Ｖｘ［ｐ、ｑ］が保持され、ノードＮ［ｐ、ｑ＋１］には電位ＶＰＲ−Ｖｘ［ｐ、ｑ＋１］が保持され、ノードＮＲＥＦ［ｐ］には電位ＶＰＲが保持される。
次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図１５に示す配線ＷＷ［ｐ］の電位はローレベルに維持され、配線ＷＷ［ｐ＋１］にハイレベルの電位が与えられる。上記動作により、図１５に示すメモリセルＭＣ［ｐ＋１、ｑ］、メモリセルＭＣ［ｐ＋１、ｑ＋１］、メモリセルＭＣＲ［ｐ＋１］においてトランジスタＴｒ１２がオンになる。また、メモリセルＭＣ［ｐ、ｑ］、メモリセルＭＣ［ｐ、ｑ＋１］、メモリセルＭＣＲ［ｐ］においてトランジスタＴｒ１２がオフの状態を維持する。
また、時刻Ｔ０３乃至時刻Ｔ０４では、図１５に示す配線ＷＤ［ｑ］と配線ＷＤ［ｑ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｑ］には電位ＶＰＲ−Ｖｘ［ｐ＋１、ｑ］が与えられ、配線ＷＤ［ｑ＋１］には電位ＶＰＲ−Ｖｘ［ｐ＋１、ｑ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
よって、図１５に示すメモリセルＭＣ［ｐ＋１、ｑ］のノードＮ［ｐ＋１、ｑ］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｐ＋１、ｑ］が与えられ、メモリセルＭＣ［ｐ＋１、ｑ＋１］のノードＮ［ｐ＋１、ｑ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲ−Ｖｘ［ｐ＋１、ｑ＋１］が与えられ、メモリセルＭＣＲ［ｐ＋１］のノードＮＲＥＦ［ｐ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲが与えられる。
時刻Ｔ０４が終了すると、図１５に示す配線ＷＷ［ｐ＋１］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｐ＋１、ｑ］、メモリセルＭＣ［ｐ＋１、ｑ＋１］、メモリセルＭＣＲ［ｐ＋１］においてトランジスタＴｒ１２がオフになる。上記動作により、ノードＮ［ｐ＋１、ｑ］には電位ＶＰＲ−Ｖｘ［ｐ＋１、ｑ］が保持され、ノードＮ［ｐ＋１、ｑ＋１］には電位ＶＰＲ−Ｖｘ［ｐ＋１、ｑ＋１］が保持され、ノードＮＲＥＦ［ｐ＋１］には電位ＶＰＲが保持される。
次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図１６に示す配線ＯＲＰ及び配線ＯＲＭにハイレベルの電位が与えられる。図１６に示す回路２３０［ｑ］及び回路２３０［ｑ＋１］では、配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ２６がオンになり、トランジスタＴｒ２４のゲートは電位ＶＤＤが与えられることでリセットされる。また、図１６に示す回路２４０［ｑ］及び回路２４０［ｑ＋１］では、配線ＯＲＰにハイレベルの電位が与えられることで、トランジスタＴｒ２３がオンになり、トランジスタＴｒ２１のゲートは電位ＶＳＳが与えられることでリセットされる。
時刻Ｔ０６が終了すると、図１５に示す配線ＯＲＰ及び配線ＯＲＭに与えられる電位はハイレベルからローレベルに変化し、回路２３０［ｑ］及び回路２３０［ｑ＋１］においてトランジスタＴｒ２６がオフになり、回路２４０［ｑ］及び回路２４０［ｑ＋１］においてトランジスタＴｒ２３がオフになる。上記動作により、回路２３０［ｑ］及び回路２３０［ｑ＋１］においてトランジスタＴｒ２４のゲートに電位ＶＤＤが保持され、回路２４０［ｑ］及び回路２４０［ｑ＋１］においてトランジスタＴｒ２１のゲートに電位ＶＳＳが保持される。
次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図１６に示す配線ＯＳＰにハイレベルの電位が与えられる。また、図１５に示す配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＰにハイレベルの電位が与えられることにより、回路２４０［ｑ］及び回路２４０［ｑ＋１］においてトランジスタＴｒ２２がオンになる。
配線ＢＬ［ｑ］に流れるＩ［ｑ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｑ］が正の場合、図１５に示すメモリセルＭＣ［ｐ、ｑ］のトランジスタＴｒ２８が引き込むことのできる電流と、メモリセルＭＣ［ｐ＋１、ｑ］のトランジスタＴｒ２８が引き込むことのできる電流との和が、トランジスタＴｒ２７［ｑ］のドレイン電流より小さいことを意味する。よって、電流ΔＩ［ｑ］が正の場合、回路２４０［ｑ］においてトランジスタＴｒ２２がオンになると、トランジスタＴｒ２７［ｑ］のドレイン電流の一部がトランジスタＴｒ２１のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｑ］とほぼ等しくなると、トランジスタＴｒ２１のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２１のゲートの電位は、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｑ］、すなわちＩｏｆｆｓｅｔ［ｑ］（＝ＩＣＰ［ｑ］）となるような電位に相当する。つまり、回路２４０［ｑ］のトランジスタＴｒ２１は、電流ＩＣＰ［ｑ］を流し得る電流源に設定された状態であると言える。
同様に、配線ＢＬ［ｑ＋１］に流れるＩ［ｑ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、つまり電流ΔＩ［ｑ＋１］が正の場合、回路２４０［ｑ＋１］においてトランジスタＴｒ２２がオンになると、トランジスタＴｒ２７［ｑ＋１］のドレイン電流の一部がトランジスタＴｒ２１のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｑ＋１］とほぼ等しくなると、トランジスタＴｒ２１のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２１のゲートの電位は、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｑ＋１］、すなわちＩｏｆｆｓｅｔ［ｑ＋１］（＝ＩＣＰ［ｑ＋１］）となるような電位に相当する。つまり、回路２４０［ｑ＋１］のトランジスタＴｒ２１は、電流ＩＣＰ［ｑ＋１］を流し得る電流源に設定された状態であると言える。
時刻Ｔ０８が終了すると、図１６に示す配線ＯＳＰに与えられる電位はハイレベルからローレベルに変化し、回路２４０［ｑ］及び回路２４０［ｑ＋１］においてトランジスタＴｒ２２がオフになる。上記動作により、トランジスタＴｒ２１のゲートの電位は保持される。よって、回路２４０［ｑ］は電流ＩＣＰ［ｑ］を流し得る電流源に設定された状態を維持し、回路２４０［ｑ＋１］は電流ＩＣＰ［ｑ＋１］を流し得る電流源に設定された状態を維持する。
次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図１６に示す配線ＯＳＭにハイレベルの電位が与えられる。また、図１５に示す配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＭにハイレベルの電位が与えられることにより、回路２３０［ｑ］及び回路２３０［ｑ＋１］においてトランジスタＴｒ２５がオンになる。
配線ＢＬ［ｑ］に流れるＩ［ｑ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、すなわちΔＩ［ｑ］が負の場合、図１５に示すメモリセルＭＣ［ｐ、ｑ］のトランジスタＴｒ２８が引き込むことのできる電流と、メモリセルＭＣ［ｐ＋１、ｑ］のトランジスタＴｒ２８が引き込むことのできる電流との和が、トランジスタＴｒ２７［ｑ］のドレイン電流より大きいことを意味する。よって、電流ΔＩ［ｑ］が負の場合、回路２３０［ｑ］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ２４のゲートから配線ＢＬ［ｑ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｑ］とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｑ］、すなわちＩｏｆｆｓｅｔ［ｑ］（＝ＩＣＭ［ｑ］）となるような電位に相当する。つまり、回路２３０［ｑ］のトランジスタＴｒ２４は、電流ＩＣＭ［ｑ］を流し得る電流源に設定された状態であると言える。
同様に、配線ＢＬ［ｑ＋１］に流れるＩ［ｑ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、つまり電流ΔＩ［ｑ＋１］が負の場合、回路２３０［ｑ＋１］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ２４のゲートから配線ＢＬ［ｑ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｑ＋１］の絶対値とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｑ＋１］、すなわちＩｏｆｆｓｅｔ［ｑ＋１］（＝ＩＣＭ［ｑ＋１］）の絶対値に等しい電位に相当する。つまり、回路２３０［ｑ＋１］のトランジスタＴｒ２４は、電流ＩＣＭ［ｑ＋１］を流し得る電流源に設定された状態であると言える。
時刻Ｔ０８が終了すると、図１６に示す配線ＯＳＭに与えられる電位はハイレベルからローレベルに変化し、回路２３０［ｑ］及び回路２３０［ｑ＋１］においてトランジスタＴｒ２５がオフになる。上記動作により、トランジスタＴｒ２４のゲートの電位は保持される。よって、回路２３０［ｑ］は電流ＩＣＭ［ｑ］を流し得る電流源に設定された状態を維持し、回路２３０［ｑ＋１］は電流ＩＣＭ［ｑ＋１］を流し得る電流源に設定された状態を維持する。
なお、回路２４０［ｑ］及び回路２４０［ｑ＋１］において、トランジスタＴｒ２１は電流を引き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［ｑ］に流れる電流Ｉ［ｑ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｑ］が負の場合、或いは、配線ＢＬ［ｑ＋１］に流れる電流Ｉ［ｑ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｑ＋１］が負の場合、回路２４０［ｑ］または回路２４０［ｑ＋１］から過不足なく配線ＢＬ［ｑ］または配線ＢＬ［ｑ＋１］に電流を供給するのが難しくなる恐れがある。この場合、配線ＢＬ［ｑ］または配線ＢＬ［ｑ＋１］に流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセルＭＣのトランジスタＴｒ１１と、回路２４０［ｑ］または回路２４０［ｑ＋１］のトランジスタＴｒ２１と、トランジスタＴｒ２７［ｑ］またはＴｒ２７［ｑ＋１］とが、共に飽和領域で動作することが困難になる可能性がある。
時刻Ｔ０７乃至時刻Ｔ０８においてΔＩ［ｑ］が負の場合でも、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２７［ｑ］またはＴｒ２７［ｑ＋１］における飽和領域での動作を確保するために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ２４のゲートを電位ＶＤＤにリセットするのではなく、トランジスタＴｒ２４のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ２７［ｑ］またはＴｒ２７［ｑ＋１］のドレイン電流に加えてトランジスタＴｒ２４から電流が供給されるため、トランジスタＴｒ１１において引き込めない分の電流を、トランジスタＴｒ２１においてある程度引き込むことができるため、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２７［ｑ］またはＴｒ２７［ｑ＋１］における飽和領域での動作を確保することができる。
なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｑ］に流れるＩ［ｑ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｑ］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路２４０［ｑ］が電流ＩＣＰ［ｑ］を流し得る電流源に既に設定されているため、回路２３０［ｑ］においてトランジスタＴｒ２４のゲートの電位はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｑ＋１］に流れるＩ［ｑ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｑ＋１］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路２４０［ｑ＋１］が電流ＩＣＰ［ｑ＋１］を流し得る電流源に既に設定されているため、回路２３０［ｑ＋１］においてトランジスタＴｒ２４のゲートの電位はほぼ電位ＶＤＤのままとなる。
次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図１５に示す配線ＲＷ［ｐ］に第２のアナログ電位Ｖｗ［ｐ］が与えられる。また、配線ＲＷ［ｐ＋１］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｐ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｐ］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｐ］の電位は電位Ｖｗ［ｐ］であると仮定する。
配線ＲＷ［ｐ］が電位Ｖｗ［ｐ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１５に示すメモリセルＭＣ［ｐ、ｑ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｐ、ｑ］＋Ｖｗ［ｐ］となり、メモリセルＭＣ［ｐ、ｑ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｐ、ｑ＋１］＋Ｖｗ［ｐ］となる。そして、上記の式６から、メモリセルＭＣ［ｐ、ｑ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ］からＩｏｆｆｓｅｔ［ｑ］を差し引いた電流、すなわち、配線ＢＬ［ｑ］から流れ出る電流Ｉｏｕｔ［ｑ］に反映されることが分かる。また、メモリセルＭＣ［ｐ、ｑ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ＋１］からＩｏｆｆｓｅｔ［ｑ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｑ＋１］から流れ出る電流Ｉｏｕｔ［ｑ＋１］に反映されることが分かる。
時刻Ｔ１２が終了すると、配線ＲＷ［ｐ］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図１５に示す配線ＲＷ［ｐ＋１］に第２のアナログ電位Ｖｗ［ｐ＋１］が与えられる。また、配線ＲＷ［ｐ］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｐ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｐ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｐ＋１］の電位は電位Ｖｗ［ｐ＋１］であると仮定する。
配線ＲＷ［ｐ＋１］が電位Ｖｗ［ｐ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１５に示すメモリセルＭＣ［ｐ＋１、ｑ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｐ＋１、ｑ］＋Ｖｗ［ｐ＋１］となり、メモリセルＭＣ［ｐ＋１、ｑ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｐ＋１、ｑ＋１］＋Ｖｗ［ｐ＋１］となる。そして、上記の式６から、メモリセルＭＣ［ｐ＋１、ｑ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ］からＩｏｆｆｓｅｔ［ｑ］を差し引いた電流、すなわち、Ｉｏｕｔ［ｑ］に反映されることが分かる。また、メモリセルＭＣ［ｐ＋１、ｑ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ＋１］からＩｏｆｆｓｅｔ［ｑ＋１］を差し引いた電流、すなわち、Ｉｏｕｔ［ｑ＋１］に反映されることが分かる。
時刻Ｔ１２が終了すると、配線ＲＷ［ｐ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図１５に示す配線ＲＷ［ｐ］に第２のアナログ電位Ｖｗ［ｐ］が与えられ、配線ＲＷ［ｐ＋１］に第２のアナログ電位Ｖｗ［ｐ＋１］が与えられる。具体的に、配線ＲＷ［ｐ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｐ］だけ高い電位となり、配線ＲＷ［ｐ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｐ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｐ］の電位は電位Ｖｗ［ｐ］であり、配線ＲＷ［ｐ＋１］の電位は電位Ｖｗ［ｐ＋１］であると仮定する。
配線ＲＷ［ｐ］が電位Ｖｗ［ｐ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１５に示すメモリセルＭＣ［ｐ、ｑ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｐ、ｑ］＋Ｖｗ［ｐ］となり、メモリセルＭＣ［ｐ、ｑ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｐ、ｑ＋１］＋Ｖｗ［ｐ］となる。また、配線ＲＷ［ｐ＋１］が電位Ｖｗ［ｐ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１５に示すメモリセルＭＣ［ｐ＋１、ｑ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｐ＋１、ｑ］＋Ｖｗ［ｐ＋１］となり、メモリセルＭＣ［ｐ＋１、ｑ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｐ＋１、ｑ＋１］＋Ｖｗ［ｐ＋１］となる。
そして、上記の式６から、メモリセルＭＣ［ｐ、ｑ］とメモリセルＭＣ［ｐ＋１、ｑ］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ］からＩｏｆｆｓｅｔ［ｑ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｑ］に反映されることが分かる。また、メモリセルＭＣ［ｐ、ｑ＋１］とメモリセルＭＣ［ｐ＋１、ｑ＋１］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｑ＋１］からＩｏｆｆｓｅｔ［ｑ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｑ＋１］に反映されることが分かる。
時刻Ｔ１６が終了すると、配線ＲＷ［ｐ］及び配線ＲＷ［ｐ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。
なお、トランジスタＴｒ１２、Ｔｒ２２、Ｔｒ２３、Ｔｒ２５、またはＴｒ２６は、オフ電流が極めて低いトランジスタを用いることが望ましい。トランジスタＴｒ１２にオフ電流が極めて低いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡って行うことができる。また、トランジスタＴｒ２２及びＴｒ２３にオフ電流が極めて低いトランジスタを用いることにより、トランジスタＴｒ２１のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタＴｒ２５及びＴｒ２６にオフ電流が極めて低いトランジスタを用いることにより、トランジスタＴｒ２４のゲートの電位の保持を、長時間に渡って行うことができる。
オフ電流が極めて低いトランジスタとしてＯＳトランジスタを用いればよい。チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースドレイン電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。
以上説明した半導体装置を用いることにより、ニューラルネットワークＮＮ１における積和演算を行うことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態において用いることができるＯＳトランジスタの構成例について説明する。
＜トランジスタの構成例＞
図１８（Ａ）は、トランジスタの構成例を示す上面図である。図１８（Ｂ）は、図１８（Ａ）のＸ１−Ｘ２線断面図であり、図１８（Ｃ）はＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図１８（Ｂ）は、トランジスタのチャネル長方向の断面構造を示す図であり、図１８（Ｃ）は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図１８（Ａ）では、一部の構成要素が省略されている。
本発明の一態様に係る半導体装置は、絶縁層８１２乃至８２０、金属酸化物膜８２１乃至８２４、導電層８５０乃至８５３を有する。トランジスタ８０１は絶縁表面に形成される。図１８では、トランジスタ８０１が絶縁層８１１上に形成される場合を例示している。トランジスタ８０１は絶縁層８１８及び絶縁層８１９で覆われている。
なお、トランジスタ８０１を構成している絶縁層、金属酸化物膜、導電層等は、単層であっても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
導電層８５０は、トランジスタ８０１のゲート電極として機能する領域を有する。導電層８５１、導電層８５２は、ソース電極又はドレイン電極として機能する領域を有する。導電層８５３は、バックゲート電極は、として機能する領域を有する。絶縁層８１７は、ゲート電極（フロントゲート電極）側のゲート絶縁層として機能する領域を有し、絶縁層８１４乃至絶縁層８１６の積層で構成される絶縁層は、バックゲート電極側のゲート絶縁層として機能する領域を有する。絶縁層８１８は層間絶縁層としての機能を有する。絶縁層８１９はバリア層としてとしての機能を有する。
金属酸化物膜８２１乃至８２４をまとめて酸化物層８３０と呼ぶ。図１８（Ｂ）、図１８（Ｃ）に示すように、酸化物層８３０は、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４が順に積層されている領域を有する。また、一対の金属酸化物膜８２３は、それぞれ導電層８５１、導電層８５２上に位置する。トランジスタ８０１がオン状態のとき、チャネル形成領域は酸化物層８３０のうち主に金属酸化物膜８２２に形成される。
金属酸化物膜８２４は、金属酸化物膜８２１乃至８２３、導電層８５１、導電層８５２を覆っている。絶縁層８１７は金属酸化物膜８２３と導電層８５０との間に位置する。導電層８５１、導電層８５２はそれぞれ、金属酸化物膜８２３、金属酸化物膜８２４、絶縁層８１７を介して、導電層８５０と重なる領域を有する。
導電層８５１及び導電層８５２は、金属酸化物膜８２１及び金属酸化物膜８２２を形成するためのハードマスクから作製されている。そのため、導電層８５１及び導電層８５２は、金属酸化物膜８２１および金属酸化物膜８２２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物膜８２１、８２２、導電層８５１、導電層８５２を作製することができる。まず、積層された２層の金属酸化物膜上に導電膜を形成する。この導電膜を所望の形状に加工（エッチング）して、ハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜の形状を加工し、積層された金属酸化物膜８２１及び金属酸化物膜８２２を形成する。次に、ハードマスクを所望の形状に加工して、導電層８５１及び導電層８５２を形成する。
絶縁層８１１乃至８１８に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層８１１乃至８１８はこれらの絶縁材料でなる単層、又は積層して構成される。絶縁層８１１乃至８１８を構成する層は、複数の絶縁材料を含んでいてもよい。
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことを意味する。
酸化物層８３０の酸素欠損の増加を抑制するため、絶縁層８１６乃至絶縁層８１８は、酸素を含む絶縁層であることが好ましい。絶縁層８１６乃至絶縁層８１８は、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」ともいう）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層８３０に酸素を供給することで、酸化物層８３０の酸素欠損を補償することができる。トランジスタ８０１の信頼性および電気的特性を向上することができる。
過剰酸素を含む絶縁層とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。酸素分子の放出量は、３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることがより好ましい。
過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス又はオゾンガスなどを用いることができる。
酸化物層８３０の水素濃度の増加を防ぐために、絶縁層８１２乃至８１９中の水素濃度を低減することが好ましい。特に絶縁層８１３乃至８１８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下であり、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
上掲の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。
トランジスタ８０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層ともいう）によって酸化物層８３０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層８３０から酸素が放出されること、酸化物層８３０に水素が侵入することを抑えることがでる。トランジスタ８０１の信頼性、電気的特性を向上できる。
例えば、絶縁層８１９をバリア層として機能させ、かつ絶縁層８１１、８１２、８１４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。
絶縁層８１１乃至８１８の構成例を記す。この例では、絶縁層８１１、８１２、８１５、８１９は、それぞれ、バリア層として機能する。絶縁層８１６乃至８１８は過剰酸素を含む酸化物層である。絶縁層８１１は窒化シリコンであり、絶縁層８１２は酸化アルミニウムであり、絶縁層８１３は酸化窒化シリコンである。バックゲート電極側のゲート絶縁層としての機能を有する絶縁層８１４乃至８１６は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層としての機能を有する絶縁層８１７は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層８１８は、酸化シリコンである。絶縁層８１９は酸化アルミニウムである。
導電層８５０乃至８５３に用いられる導電材料には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、又は上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
導電層８５０乃至８５３の構成例を記す。導電層８５０は窒化タンタル、又はタングステン単層である。あるいは、導電層８５０は窒化タンタル、タンタルおよび窒化タンタルでなる積層である。導電層８５１は、窒化タンタル単層、又は窒化タンタルとタングステンとの積層である。導電層８５２の構成は導電層８５１と同じである。導電層８５３は窒化タンタルであり、導電体はタングステンである。
トランジスタ８０１のオフ電流の低減のために、金属酸化物膜８２２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物膜８２２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。
酸化物層８３０は、結晶性を有することが好ましい。少なくとも、金属酸化物膜８２２は結晶性を有することが好ましい。上記構成により、信頼性、および電気的特性の良いトランジスタ８０１を実現できる。
金属酸化物膜８２２に適用できる酸化物は、例えば、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）である。金属酸化物膜８２２は、インジウムを含む酸化物層に限定されない。金属酸化物膜８２２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物膜８２１、８２３、８２４も、金属酸化物膜８２２と同様の酸化物で形成することができる。特に、金属酸化物膜８２１、８２３、８２４は、それぞれ、Ｇａ酸化物で形成することができる。
金属酸化物膜８２２と金属酸化物膜８２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル形成領域が形成されるために、トランジスタ８０１の閾値電圧が変動してしまう。そのため、金属酸化物膜８２１は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２１の界面には、界面準位が形成されにくくなり、トランジスタ８０１の閾値電圧等の電気的特性のばらつきを低減することができる。
金属酸化物膜８２４は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２４との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、トランジスタ８０１の電界効果移動度を高くすることができる。
金属酸化物膜８２１乃至８２４のうち、金属酸化物膜８２２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層８１６、８１７から離れた位置に設けられた金属酸化物膜８２２にチャネルを形成することができる。
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、金属酸化物膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
そのため、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物膜８２２を形成し、Ｇａ酸化物で金属酸化物膜８２１、８２３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物膜８２１乃至８２３を形成する場合、Ｉｎの含有率は金属酸化物膜８２２のＩｎの含有率を金属酸化物膜８２１、８２３よりも高くする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。
例えば、金属酸化物膜８２２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、又は４：２：４．１が好ましい。例えば、金属酸化物膜８２１、８２３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、又は１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
トランジスタ８０１に安定した電気的特性を付与するには、酸化物層８３０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は金属酸化物中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気的特性を劣化させることがある。
例えば、酸化物層８３０は、シリコン濃度が２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは、２×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。酸化物層８３０の炭素濃度も同様である。
酸化物層８３０は、アルカリ金属濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下の、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下の領域を有する。金属酸化物膜８２２のアルカリ土類金属の濃度についても同様である。
酸化物層８３０は、水素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満の、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満の、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満の、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満の領域を有する。
上掲した金属酸化物膜８２２の不純物濃度は、ＳＩＭＳにより得られる値である。
金属酸化物膜８２２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、トランジスタ８０１のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物膜８２２中の酸素欠損を低減することで、トランジスタ８０１のオン電流を大きくすることができる場合がある。よって、金属酸化物膜８２２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性に有効である。
金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物膜８２２にチャネル形成領域が設けられるので、金属酸化物膜８２２に水素が含まれていると、トランジスタ８０１はノーマリーオン特性となりやすい。このため、金属酸化物膜８２２中の水素はできる限り低減されていることが好ましい。
なお、金属酸化物膜８２２は、導電層８５１又は導電層８５２と接する領域においては、ｎ型化された領域８２２ｎを有していてもよい。領域８２２ｎは、金属酸化物膜８２２中の酸素が導電層８５１又は導電層８５２に引き抜かれる、又は、導電層８５１又は導電層８５２に含まれる導電材料が金属酸化物膜８２２中の元素と結合する、などの現象によって形成される。領域８２２ｎが形成されることにより、導電層８５１又は導電層８５２と金属酸化物膜８２２との接触抵抗を低減することができる。
図１８は、酸化物層８３０が４層構造の例であるが、これに限定されない。例えば、酸化物層８３０を金属酸化物膜８２１又は金属酸化物膜８２３のない３層構造とすることができる。又は、酸化物層８３０の任意の層の間、酸化物層８３０の上、酸化物層８３０の下のいずれか二箇所以上に、金属酸化物膜８２１乃至８２４と同様の金属酸化物膜を１層又は複数を設けることができる。
図１９を参照して、金属酸化物膜８２１、８２２、８２４の積層によって得られる効果を説明する。図１９は、トランジスタ８０１のチャネル形成領域のエネルギーバンド構造の模式図である。
図１９中、Ｅｃ８１６ｅ、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、Ｅｃ８２４ｅ、Ｅｃ８１７ｅは、それぞれ、絶縁層８１６、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４、絶縁層８１７の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
絶縁層８１６、８１７は絶縁体であるため、Ｅｃ８１６ｅとＥｃ８１７ｅは、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、およびＥｃ８２４ｅよりも真空準位に近い（電子親和力が小さい）。
金属酸化物膜８２２は、金属酸化物膜８２１、８２４よりも電子親和力が大きい。例えば、金属酸化物膜８２２と金属酸化物膜８２１との電子親和力の差、および金属酸化物膜８２２と金属酸化物膜８２４との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
トランジスタ８０１のゲート電極（導電層８５０）に電圧を印加すると、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４のうち、電子親和力が大きい金属酸化物膜８２２に主にチャネルが形成される。
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物膜８２４がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
また、金属酸化物膜８２１と金属酸化物膜８２２との間には金属酸化物膜８２１と金属酸化物膜８２２の混合領域が存在する場合がある。また、金属酸化物膜８２４と金属酸化物膜８２２との間には金属酸化物膜８２４と金属酸化物膜８２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物膜８２１、８２２、８２４の積層されている領域は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう）バンド構造となる。
このようなエネルギーバンド構造を有する酸化物層８３０において、電子は主に金属酸化物膜８２２を移動することになる。そのため、金属酸化物膜８２１と絶縁層８１２との界面に、又は、金属酸化物膜８２４と絶縁層８１３との界面に準位が存在したとしても、これらの界面準位により、酸化物層８３０中を移動する電子の移動が阻害されにくくなるため、トランジスタ８０１のオン電流を高くすることができる。
また、図１９に示すように、金属酸化物膜８２１と絶縁層８１６の界面近傍、および金属酸化物膜８２４と絶縁層８１７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ８２６ｅ、Ｅｔ８２７ｅが形成され得るものの、金属酸化物膜８２１、８２４があることにより、金属酸化物膜８２２をトラップ準位Ｅｔ８２６ｅ、Ｅｔ８２７ｅから遠ざけることができる。
なお、Ｅｃ８２１ｅとＥｃ８２２ｅとの差が小さい場合、金属酸化物膜８２２の電子が該エネルギー差を越えてトラップ準位Ｅｔ８２６ｅに達することがある。トラップ準位Ｅｔ８２６ｅに電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。Ｅｃ８２２ｅとＥｃ８２４ｅとのエネルギー差が小さい場合も同様である。
トランジスタ８０１の閾値電圧の変動が低減され、トランジスタ８０１の電気的特性を良好なものとするため、Ｅｃ８２１ｅとＥｃ８２２ｅとの差、Ｅｃ８２４ｅとＥｃ８２２ｅと差を、それぞれ０．１ｅＶ以上とすることが好ましく、０．１５ｅＶ以上とすることがより好ましい。
なお、トランジスタ８０１はバックゲート電極を有さない構造とすることもできる。
＜積層構造の例＞
次に、ＯＳトランジスタと他のトランジスタの積層によって構成される半導体装置の構造について説明する。
図２０に、ＳｉトランジスタであるトランジスタＴｒ１００と、ＯＳトランジスタであるＴｒ２００と、容量素子Ｃ１００と、が積層された半導体装置８６０の積層構造の例を示す。
半導体装置８６０は、ＣＭＯＳ層８７１、配線層Ｗ１乃至Ｗ５、トランジスタ層８７２、配線層Ｗ６、Ｗ７の積層で構成されている。
ＣＭＯＳ層８７１には、トランジスタＴｒ１００が設けられている。トランジスタＴｒ１００のチャネル形成領域は、単結晶シリコンウエハ８７０に設けられている。トランジスタＴｒ１００のゲート電極８７３は、配線層Ｗ１乃至Ｗ５を介して、容量素子Ｃ１００の一方の電極８７５と接続されている。
トランジスタ層８７２には、トランジスタＴｒ２００が設けられている。図２０では、トランジスタＴｒ２００がトランジスタ８０１（図１８）と同様の構造を有する。トランジスタＴｒ２００のソース又はドレインの一方に相当する電極８７４は、容量素子Ｃ１００の一方の電極８７５と接続されている。なお、図２０には、トランジスタＴｒ２００がバックゲート電極を配線層Ｗ５に有する場合を例示している。また、配線層Ｗ６には、容量素子Ｃ１００が設けられている。
以上のように、ＯＳトランジスタとその他の素子を積層することにより、回路の面積を縮小することができる。
上記の構造は、実施の形態４において説明した半導体装置２００などに適用することができる。例えば、図１５におけるトランジスタＴｒ１１としてトランジスタＴｒ１００を用い、トランジスタＴｒ１２としてトランジスタＴｒ２００を用い、容量素子Ｃ１１として容量素子Ｃ１００を用いることができる。また、図１６におけるトランジスタＴｒ２１又はＴｒ２４としてトランジスタＴｒ１００を用い、トランジスタＴｒ２２、Ｔｒ２３、Ｔｒ２５、又はＴｒ２６としてトランジスタＴｒ２００を用い、容量素子Ｃ２１又はＣ２２として容量素子Ｃ１００を用いることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明した表示部に用いることができる表示装置の構成例について説明する。
＜表示装置の構成例１＞
図２１（Ａ）に、表示部２０に用いることが可能な表示装置４００の構成例を示す。表示装置４００は、画素部４０１、駆動回路４０２、及び駆動回路４０３を有する。
画素部４０１は、複数の画素ｐｉｘによって構成され、図１における表示領域ＤＳＰに相当する。画素ｐｉｘはそれぞれ、配線ＳＬ及び配線ＧＬと接続されている。また、配線ＧＬはそれぞれ駆動回路４０２と接続され、配線ＳＬはそれぞれ駆動回路４０３と接続されている。配線ＧＬには選択信号が供給され、配線ＳＬには映像信号が供給される。
駆動回路４０２は、選択信号を画素ｐｉｘに供給する機能を有する。具体的には、駆動回路４０２は、配線ＧＬに選択信号を供給する機能を有し、配線ＧＬは、駆動回路４０２から出力された選択信号を画素ｐｉｘに伝える機能を有する。なお、配線ＧＬは、選択信号線、ゲート線などと呼ぶこともできる。
駆動回路４０３は、映像信号を画素ｐｉｘに供給する機能を有する。具体的には、駆動回路４０３は、配線ＳＬに映像信号を供給する機能を有し、配線ＳＬは、駆動回路４０３から出力された映像信号を画素ｐｉｘに伝える機能を有する。なお、配線ＳＬは、映像信号線、ソース線などと呼ぶこともできる。
図２１（Ｂ）に、表示素子として発光素子を用いた画素ｐｉｘの構成例を示す。図２１（Ｂ）に示す画素ｐｉｘは、トランジスタＴｒ３１、Ｔｒ３２、容量素子Ｃ３１、発光素子ＬＥを有する。なお、ここではトランジスタＴｒ３１、Ｔｒ３２をｎチャネル型としているが、トランジスタの極性は適宜変更することができる。
トランジスタＴｒ３１のゲートは配線ＧＬと接続され、ソース又はドレインの一方はトランジスタＴｒ３２のゲート、及び容量素子Ｃ３１の一方の電極と接続され、ソース又はドレインの他方は配線ＳＬと接続されている。トランジスタＴｒ３２のソース又はドレインの一方は容量素子Ｃ３１の他方の電極、及び発光素子ＬＥの一方の電極と接続され、ソース又はドレインの他方は電位Ｖａが供給される配線と接続されている。発光素子ＬＥの他方の電極は、電位Ｖｃが供給される配線と接続されている。トランジスタＴｒ３１のソース又はドレインの一方、トランジスタＴｒ３２のゲート、及び容量素子Ｃ３１の一方の電極と接続されたノードを、ノードＮ３１とする。また、トランジスタＴｒ３２のソース又はドレインの一方、及び容量素子Ｃ３１の他方の電極と接続されたノードを、ノードＮ３２とする。
ここでは、電位Ｖａを高電源電位とし、電位Ｖｃを低電源電位とした場合について説明する。電位Ｖａ及び電位Ｖｃはそれぞれ、複数の画素ｐｉｘで共通の電位とすることができる。また、容量素子Ｃ３１は、ノードＮ３１の電位を保持するための保持容量としての機能を有する。
トランジスタＴｒ３１は、配線ＳＬの電位のノードＮ３１への供給を制御する機能を有する。具体的には、配線ＧＬの電位を制御してトランジスタＴｒ３１をオン状態とすることにより、映像信号に対応する配線ＳＬの電位がノードＮ３１に供給され、画素ｐｉｘの書き込みが行われる。その後、配線ＧＬの電位を制御してトランジスタＴｒ３１をオフ状態とすることにより、ノードＮ３１の電位が保持される。
そして、ノードＮ３１、Ｎ３２の間の電圧に応じてトランジスタＴｒ３２のソース−ドレインの間に流れる電流量が制御され、発光素子ＬＥが当該電流量に応じた輝度で発光する。これにより、画素ｐｉｘの階調を制御することができる。なお、トランジスタＴｒ３２は飽和領域で動作させることが好ましい。
また、図２１（Ｃ）に、表示素子として液晶素子を用いた画素ｐｉｘの構成例を示す。図２１（Ｃ）に示す画素ｐｉｘは、トランジスタＴｒ３３、容量素子Ｃ３２、液晶素子ＬＣを有する。なお、ここでは、トランジスタＴｒ３３をｎチャネル型としているが、トランジスタの極性は適宜変更することができる。
トランジスタＴｒ３３のゲートは配線ＧＬと接続され、ソース又はドレインの一方は液晶素子ＬＣの一方の電極、及び容量素子Ｃ３２の一方の電極と接続され、ソース又はドレインの他方は配線ＳＬと接続されている。液晶素子ＬＣの他方の電極は、電位Ｖｃｏｍが供給される配線と接続されている。容量素子Ｃ３２の他方の電極は、所定の電位が供給される配線と接続されている。トランジスタＴｒ３３のソース又はドレインの一方、液晶素子ＬＣの一方の電極、及び容量素子Ｃ３２の一方の電極と接続されたノードを、ノードＮ３３とする。
電位Ｖｃｏｍは、複数の画素ｐｉｘで共通の電位とすることができる。なお、電位Ｖｃｏｍは、容量素子Ｃ３２の他方の電極と接続された配線と同電位であってもよい。また、容量素子Ｃ３２は、ノードＮ３３の電位を保持するための保持容量としての機能を有する。
トランジスタＴｒ３３は、配線ＳＬの電位のノードＮ３３への供給を制御する機能を有する。具体的には、配線ＧＬの電位を制御してトランジスタＴｒ３３をオン状態とすることにより、映像信号に対応する配線ＳＬの電位がノードＮ３３に供給され、画素ｐｉｘの書き込みが行われる。その後、配線ＧＬの電位を制御してトランジスタＴｒ３３をオフ状態とすることにより、ノードＮ３３の電位が保持される。
液晶素子ＬＣは、一対の電極と、一対の電極間の電圧が印加される液晶材料を含んだ液晶層と、を有する。液晶素子ＬＣに含まれる液晶分子の配向は、一対の電極間に印加される電圧の値に応じて変化し、これにより液晶層の透過率が変化する。そのため、配線ＳＬからノードＮ３３に供給する電位を制御することにより、画素ｐｉｘの階調を制御することができる。
上記の動作を配線ＧＬごとに順次行うことにより、第１フレーム分の映像を表示することができる。
なお、配線ＧＬの選択には、プログレッシブ方式を用いてもよいし、インターレース方式を用いてもよい。また、配線ＳＬへの映像信号の供給は、配線ＳＬに順次映像信号を供給する点順次駆動を用いて行ってもよいし、全ての配線ＳＬに一斉に映像信号を供給する線順次駆動を用いて行ってもよい。また、複数の配線ＳＬごとに順に、映像信号を供給してもよい。
その後、第２のフレーム期間において、第１のフレーム期間と同様の動作により、映像の表示が行われる。これにより、画素部４０１に表示される映像が書き換えられる。
画素ｐｉｘが有するトランジスタに用いられる半導体としては、シリコン、ゲルマニウムなどの第１４族の元素、ガリウムヒ素などの化合物半導体、有機半導体、金属酸化物などを用いることができる。また、半導体は、非単結晶半導体（非晶質半導体、微結晶半導体、多結晶半導体など）、であってもよいし、単結晶半導体であってもよい。
画素ｐｉｘが有するトランジスタは、チャネル形成領域に非晶質半導体、特に、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）を含むことが好ましい。非晶質半導体を用いたトランジスタは、基板の大面積化に対応することが容易であるため、例えば４Ｋ２Ｋ放送、又は８Ｋ４Ｋ放送などに対応可能な大画面の表示装置を作製する場合に、製造工程を簡略化することができる。
また、画素ｐｉｘが有するトランジスタには、チャネル形成領域に金属酸化物を含むトランジスタ（ＯＳトランジスタ）を用いることもできる。ＯＳトランジスタは、水素化アモルファスシリコンを用いたトランジスタと比較して電界効果移動度が高い。また、多結晶シリコンを用いたトランジスタなどで必要であった結晶化の工程が不要である。
また、ＯＳトランジスタはオフ電流が極めて小さいため、トランジスタＴｒ３１としてＯＳトランジスタを用いる場合、画素ｐｉｘに映像信号を極めて長期間にわたって保持することができる。これにより、画素部４０１に表示される映像に変化がない期間、又は変化が一定以下である期間において、映像信号の更新の頻度を極めて低く設定することができる。映像信号の更新の頻度は、例えば、０．１秒間に１回以下、又は、１秒間に１回以下、又は、１０秒間に１回以下などに設定することができる。特に、４Ｋ２Ｋ放送、又は８Ｋ４Ｋ放送などなどに対応して画素ｐｉｘが多数設けられる場合は、映像信号の更新を省略することによって消費電力を低減することは効果的である。
＜表示装置の構成例２＞
表示部２０には、複数の表示パネルによって構成された表示装置を用いることもできる。図２２に、複数の表示パネルＤＰを有する表示装置４１０の構成例を示す。
表示装置４１０が有する複数の表示パネルＤＰはそれぞれ、信号生成部３０（図１参照）９から入力される映像信号に基づいて、映像を表示する機能を有する。図２２には、Ｎ行Ｍ列（Ｎ、Ｍは自然数）の表示パネルＤＰを有する表示装置４１０を示している。なお、表示パネルＤＰはそれぞれ独立に表示を制御することができる。
複数の表示パネルＤＰを用いて１つの映像を表示することにより、映像の表示領域を拡大することができる。例えば、画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示部２０を実現することができる。また、解像度がフルハイビジョン以上、例えば、４Ｋ２Ｋ、８Ｋ４Ｋ、又はそれ以上である、高解像度の表示部を実現することができる。
また、複数の表示パネルＤＰを用いて映像の表示が行われる場合、１つの表示パネルＤＰの大きさは大型である必要がない。したがって、表示パネルを作製するための製造装置の大型化が不要となる。また、中小型の表示パネルの製造装置を用いることができるため、大型の表示装置用の設備を別途準備する必要がなく、製造コストを抑えることができる。また、表示パネルの大型化に伴う歩留まりの低下を回避することができる。
信号生成部３０で生成された信号ＳＤはＮ×Ｍの信号ＳＤｄｉｖに分割され、表示パネルＤＰにそれぞれ信号ＳＤｄｉｖが供給される。そして、各表示パネルＤＰは信号ＳＤｄｉｖに基づいて所定の映像を表示する。これにより、複数の表示パネルＤＰを用いて１つの映像が表示される。
また、表示パネルＤＰはそれぞれ、図２１（Ａ）に示す画素部４０１、駆動回路４０２、駆動回路４０３を有する。
表示装置４１０に複数の表示パネルＤＰが設けられる場合、隣接する表示パネルＤＰ間において表示領域が連続するように、複数の表示パネルＤＰが配置されることが好ましい。表示パネルＤＰの構成例及び配置例を、図２３に示す。
図２３（Ａ）に示す表示パネルＤＰは、表示領域４２１と、表示領域４２１に隣接して、可視光を透過する領域４２２と、可視光を遮光する領域４２３と、を備える。また、図２３（Ａ）では、表示パネルＤＰにＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）４２４が設けられている例を示す。
表示領域４２１には、複数の画素ｐｉｘ（図示せず）が含まれる。また、領域４２２には、例えば表示パネルＤＰを構成する一対の基板、及び当該一対の基板に挟持された表示素子を封止するための封止材などが設けられていてもよい。このとき、領域４２２に設けられる部材には、可視光に対して透光性を有する材料を用いる。また、領域４２３には、例えば表示領域４２１に含まれる画素ｐｉｘと接続された配線などを設けることができる。また、領域４２３には駆動回路４０２又は駆動回路４０３が設けられていてもよい。また、領域４２３にはＦＰＣ４２４と接続された端子や、当該端子と接続された配線等が設けられていてもよい。
図２３（Ｂ）に、図２３（Ａ）に示す表示パネルＤＰの配置例を示す。ここでは一例として、隣接する４つの表示パネルＤＰａ、ＤＰｂ、ＤＰｃ、ＤＰｄを示している。また、図２３（Ｃ）は、４つの表示パネルを表示面側とは反対側から見たときの斜視概略図である。
表示パネルＤＰはそれぞれ、他の表示パネルＤＰと重なる領域を有するように配置されている。具体的には、一の表示パネルＤＰが有する可視光を透過する領域４２２が、他の表示パネルＤＰが有する表示領域４２１の上（表示面側）に重畳する領域を有するように、表示パネルＤＰａ、ＤＰｂ、ＤＰｃ、ＤＰｄが配置されている。また、一の表示パネルＤＰが有する可視光を遮光する領域４２３が、他の表示パネルＤＰの表示領域４２１の上に重畳しないように、表示パネルＤＰａ、ＤＰｂ、ＤＰｃ、ＤＰｄが配置されている。
より具体的には、表示パネルＤＰａの表示領域４２１ａの短辺に沿った領域と、表示パネルＤＰｂの領域４２２ｂの一部が重畳して設けられている。また、表示パネルＤＰａの表示領域４２１ａの長辺に沿った領域と、表示パネルＤＰｃの領域４２２ｃの一部が重畳して設けられている。また表示パネルＤＰｄの領域４２２ｄは、表示パネルＤＰｂの表示領域４２１ｂの長辺に沿った領域、及び表示パネルＤＰｃの表示領域４２１ｃの短辺に沿った領域に重畳して設けられている。
このように、表示領域４２１上に可視光を透過する領域４２２を重畳させることにより、表示領域４２１の全体を表示面側から視認することが可能となる。これにより、表示領域４２１ａ、４２１ｂ、４２１ｃ、４２１ｄが、継ぎ目なく連続的に配置された領域を、表示装置４１０の表示領域４２５として用いることが可能となる。
なお、表示パネルＤＰに用いられる一対の基板が可撓性を有し、表示パネルＤＰが可撓性を有していることが好ましい。これにより、例えば図２３（Ｂ）、（Ｃ）に示すように、ＦＰＣ４２４ａが設けられる側の表示パネルＤＰａの一部を湾曲させ、ＦＰＣ４２４ａを隣接する表示パネルＤＰｂの表示領域４２１ｂの下側にまで重畳するように配置することができる。その結果、ＦＰＣ４２４ａを表示パネルＤＰｂの裏面と物理的に干渉することなく配置することができる。また、表示パネルＤＰａと表示パネルＤＰｂとを重ねて接着する際に、ＦＰＣ４２４ａの厚さを考慮する必要がないため、表示パネルＤＰｂの領域４２２ｂの上面と、表示パネルＤＰａの表示領域４２１ａの上面との高さの差を低減できる。その結果、表示領域４２１ａ上に位置する表示パネルＤＰｂの端部が視認されてしまうことを抑制できる。
さらに、各表示パネルＤＰに可撓性を持たせることで、表示パネルＤＰｂの表示領域４２１ｂにおける上面の高さを、表示パネルＤＰａの表示領域４２１ａにおける上面の高さと一致するように、表示パネルＤＰｂを緩やかに湾曲させることができる。そのため、表示パネルＤＰａと表示パネルＤＰｂとが重畳する領域近傍を除き、各表示領域の高さを揃えることが可能で、表示領域４２５に表示する画像の表示品位を高めることができる。
なお、隣接する２つの表示パネルＤＰ間の段差を軽減するため、表示パネルＤＰの厚さは薄いことが好ましい。例えば表示パネルＤＰの厚さを１ｍｍ以下、好ましくは３００μｍ以下、より好ましくは１００μｍ以下とすることが好ましい。
さらに、各表示パネルＤＰに可撓性を持たせることで、図１に示す曲面を有する表示領域ＤＳＰを複数の表示パネルＤＰを用いて形成することができる。例えば図２４に示すように、可撓性を有する表示パネルＤＰを円柱状の柱４３０の曲面に沿って設けることにより、曲面を有する表示領域ＤＳＰを形成することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本実施の形態では、上記実施の形態で説明した表示装置の具体的な構成例について説明する。
表示装置３００の構成例を、図２５に示す。表示装置３００は、発光素子を用いて映像を表示する機能を有する。
表示装置３００は電極３０８を有しており、電極３０８はＦＰＣ３０９が有する端子と異方性導電層３１０を介して接続されている。また、電極３０８は、絶縁層３０７、絶縁層３０６、および絶縁層３０５に形成された開口を介して配線３０４と接続されている。電極３０８は、電極層３４１と同じ材料から形成されている。
基板３０１上に設けられた画素ｐｉｘは、トランジスタＴｒ３２（図２１（Ｂ）参照）を有している。また、トランジスタＴｒ３２は、絶縁層３０２上に設けられている。また、トランジスタＴｒ３２は、絶縁層３０２上に設けられた電極３３１を有し、電極３３１上に絶縁層３０３が形成されている。絶縁層３０３上に半導体層３３２が設けられている。半導体層３３２上に電極３３３及び電極３３４が設けられ、電極３３３及び電極３３４上に絶縁層３０５及び絶縁層３０６が設けられ、絶縁層３０５及び絶縁層３０６上に電極３３５が設けられている。電極３３３及び電極３３４は、配線３０４と同じ材料から形成されている。
トランジスタＴｒ３２において、電極３３１はゲート電極としての機能を有し、電極３３３はソース電極又はドレイン電極の一方としての機能を有し、電極３３４はソース電極又はドレイン電極の他方としての機能を有し、電極３３５はバックゲート電極としての機能を有する。
トランジスタＴｒ３２はボトムゲート及びバックゲートを有することで、オン電流を増大させることができる。また、トランジスタの閾値を制御することができる。なお、電極３３５は、製造工程を簡略化するため、場合によっては省略してもよい。
トランジスタに用いる半導体材料としては、例えば、第１４族の元素（シリコン、ゲルマニウム等）、又は金属酸化物を用いることができる。代表的には、シリコンを含む半導体、ガリウムヒ素を含む半導体又はインジウムを含む金属酸化物などを適用できる。
トランジスタのチャネルが形成される半導体には、例えばシリコンを用いることができる。シリコンとして、特にアモルファスシリコンを用いることが好ましい。アモルファスシリコンを用いることで、大型の基板上に歩留り良くトランジスタを形成でき、量産性に優れる。
また、微結晶シリコン、多結晶シリコン、単結晶シリコンなどの結晶性を有するシリコンを用いることもできる。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
また、トランジスタのチャネルが形成される半導体として、特にシリコンよりもバンドギャップの大きな金属酸化物を用いることもできる。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
シリコンよりもバンドギャップの大きな金属酸化物を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。このようなトランジスタを画素に適用することで、各表示領域に表示した画像の階調を維持しつつ、駆動回路を停止することも可能となる。その結果、極めて消費電力の低減された表示装置を実現できる。
金属酸化物は、例えば少なくともインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される材料を含むことが好ましい。また、該半金属酸化物を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、例えば、ガリウム、スズ、ハフニウム、アルミニウム、またはジルコニウム等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、ルテチウム等がある。
半導体層を構成する金属酸化物として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、半導体層と導電層は、上記酸化物のうち同一の金属元素を有していてもよい。半導体層と導電層を同一の金属元素とすることで、製造コストを低減させることができる。例えば、同一の金属組成の金属酸化物ターゲットを用いることで、製造コストを低減させることができる。また半導体層と導電層を加工する際のエッチングガスまたはエッチング液を共通して用いることができる。ただし、半導体層と導電層は、同一の金属元素を有していても、組成が異なる場合がある。例えば、トランジスタ及び容量素子の作製工程中に、膜中の金属元素が脱離し、異なる金属組成となる場合がある。
半導体層を構成する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上であることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
半導体層を構成する金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、４：２：４．１等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層には、キャリア密度の低い金属酸化物を用いることが好ましい。例えば、半導体層は、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の金属酸化物を用いることができる。このような半導体層は、不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、半導体層において酸素欠損が増加し、ｎ型化してしまう場合がある。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
また、アルカリ金属及びアルカリ土類金属は、金属酸化物と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため半導体層における二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、金属酸化物は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高い。
非晶質構造の金属酸化物は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、金属酸化物が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
なお、上記の半導体材料は、トランジスタＴｒ３２の他、図２１（Ｂ）におけるトランジスタＴｒ３１、図２１（Ｃ）におけるトランジスタＴｒ３３に用いることもできる。
また、表示装置３００は、容量素子Ｃ３１を有する。容量素子Ｃ３１は、電極３３４と電極３３６が絶縁層３０３を介して重なる領域を有する。電極３３６は、電極３３１と同じ材料から形成されている。
図２５は、表示素子としてＥＬ素子などの発光素子を用いた表示装置の一例である。ＥＬ素子は有機ＥＬ素子と無機ＥＬ素子に区別される。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）などを有していてもよい。ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。
図２５は、発光素子ＬＥとして有機ＥＬ素子を用いた例を説明する。
図２５において、発光素子ＬＥは、画素ｐｉｘに設けられたトランジスタＴｒ３２と接続されている。なお発光素子ＬＥは、電極層３４１、発光層３４２、電極層３４３の積層によって構成されているが、この構成に限定されない。発光素子ＬＥから取り出す光の方向などに合わせて、発光素子ＬＥの構成は適宜変えることができる。
隔壁３４４は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、電極層３４１上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層３４２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子ＬＥに酸素、水素、水分、二酸化炭素等が侵入しないように、電極層３４３および隔壁３４４上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、基板３０１、基板３１２、及びシール材３１１によって封止された空間には充填材３４５が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材３４５としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材３４５に乾燥剤が含まれていてもよい。
シール材３１１には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材３１１に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
電極層３４１、電極層３４３は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、電極層３４１、電極層３４３はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
また、電極層３４１、電極層３４３として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくは、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体等が挙げられる。
発光素子ＬＥが光を外部に取り出すため、少なくとも電極層３４１または電極層３４３の一方が透明であればよい。表示装置は、光の取り出し方によって、上面射出（トップエミッション）構造と、下面射出（ボトムエミッション）構造と、両面射出（デュアルエミッション）構造に分類される。上面射出構造は、基板３１２側から光を取り出す場合をいう。下面射出構造は、基板３０１側から光を取り出す場合をいう。両面射出構造は、基板３１２側と基板３０１側の両方から光を取り出す場合をいう。例えば、上面射出構造の場合、電極層３４３を透明にすればよい。例えば、下面射出構造の場合、電極層３４１を透明にすればよい。例えば、両面射出構造の場合、電極層３４１及び電極層３４３を透明にすればよい。
図２６は、図２５に示すトランジスタＴｒ３２として、トップゲート型のトランジスタを設けた場合の断面図を示している。図２６のトランジスタＴｒ３２において、電極３３１はゲート電極としての機能を有し、電極３３３はソース電極またはドレイン電極の一方としての機能を有し、電極３３４はソース電極またはドレイン電極の他方としての機能を有する。
図２６のその他の構成要素の詳細については、図２５の記載を参照すればよい。
図２５、図２６に示すように、表示素子として発光素子が用いられている場合、表示装置３００は発光装置と呼ぶこともできる。また、本実施の形態では、表示素子として発光素子を用いた場合について説明したが、図２１（Ｃ）に示すように、表示素子として液晶素子を用いることもできる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに用いることができる、金属酸化物について説明する。以下では特に、金属酸化物とＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）の詳細について説明する。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
ＣＡＣ−ＯＳは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、さまざまな半導体装置に最適である。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、本発明の一態様の電子機器について、図面を参照して説明する。
以下で例示する電子機器には、上記実施の形態で説明した表示部２０及び信号生成部３０を搭載することができる。これにより、高品質な映像を表示可能な電子機器を提供することができる。
また、以下で例示する電子機器の表示部には、上記実施の形態で説明した表示部を用いることができる。これにより、曲面を有する表示領域に映像が表示される電子機器を構成することができる。
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
図２７（Ａ）にテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
表示部７０００に、本発明の一態様の表示部を適用することができる。
図２７（Ａ）に示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることで操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。
なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２７（Ｂ）に、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。
表示部７０００に、本発明の一態様の半導体装置を適用することができる。
図２８（Ａ）、（Ｂ）に、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
図２８（Ａ）に示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
また、図２８（Ｂ）は円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。
図２８（Ａ）、（Ｂ）において、表示部７０００に、本発明の一態様の表示部を適用することができる。
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
また、図２８（Ａ）、（Ｂ）に示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザーが所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。
また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザーが同時にゲームに参加し、楽しむことができる。
また、本発明の一態様に係る表示システムは、家屋もしくはビルの内壁もしくは外壁、または、車両の内装もしくは外装の曲面に沿って組み込むことができる。図２９に、本発明の一態様に係る表示システムの車両への搭載例を示す。
図２９に、表示部５００１を備えた車両の構成例を示す。表示部５００１として、本発明の一態様に係る表示システムの表示部を用いることができる。なお、図２９には表示部５００１が右ハンドルの車両に搭載された例を示すが、特に限定されず、左ハンドルの車両に搭載することもできる。この場合、図２９に示す構成の左右の配置が替わる。
図２９には、運転席と助手席の周辺に配置されるダッシュボード５００２、ハンドル５００３、フロントガラス５００４などを示している。表示部５００１は、ダッシュボード５００２の所定の位置、具体的には運転者の回りに配置され、概略Ｔ字形状を有する。図２９には、複数の表示パネル５００７（表示パネル５００７ａ、５００７ｂ、５００７ｃ、５００７ｄ）を用いて形成される１つの表示部５００１を、ダッシュボード５００２に沿って設けた例を示しているが、表示部５００１は複数箇所に分けて配置してもよい。
なお、複数の表示パネル５００７は可撓性を有していてもよい。この場合、表示部５００１を複雑な形状に加工することができ、表示部５００１をダッシュボード５００２などの曲面に沿って設ける構成や、ハンドルの接続部分、計器の表示部、送風口５００６などに表示部５００１の表示領域を設けない構成などを容易に実現することができる。
また、後側方の状況を撮影するカメラ５００５を車外に複数設けてもよい。図２９においてはサイドミラーの代わりにカメラ５００５を設置する例を示しているが、サイドミラーとカメラの両方を設置してもよい。
カメラ５００５としては、ＣＣＤカメラやＣＭＯＳカメラなどを用いることができる。また、これらのカメラに加えて、赤外線カメラを組み合わせて用いてもよい。赤外線カメラは、被写体の温度が高いほど出力レベルが高くなるため、人や動物等の生体を検知又は抽出することができる。
カメラ５００５で撮像された画像は、表示パネル５００７のいずれか一または複数に出力することができる。この表示部５００１を用いて主に車両の運転を支援する。カメラ５００５によって後側方の状況を幅広い画角で撮影し、その画像を表示パネル５００７に表示することで、運転者の死角領域の視認が可能となり、事故の発生を防止することができる。
また、車のルーフ上などに距離画像センサを設け、距離画像センサによって得られた画像を表示部５００１に表示してもよい。距離画像センサとしては、イメージセンサやライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｒａｎｇｉｎｇ）などを用いることができる。イメージセンサによって得られた画像と、距離画像センサによって得られた画像とを表示部５００１に表示することにより、より多くの情報を運転手に提供し、運転を支援することができる。
また、表示部５００１は、地図情報、交通情報、テレビ映像、ＤＶＤ映像などを表示する機能を有していてもよい。例えば、表示パネル５００７ａ、５００７ｂ、５００７ｃ、及び５００７ｄを１つの表示画面として、地図情報を大きく表示することができる。なお、表示パネル５００７の数は、表示される映像に応じて増やすことができる。
また、表示パネル５００７ａ、５００７ｂ、５００７ｃ、及び５００７ｄに表示される映像は、運転手の好みによって自由に設定することができる。例えば、テレビ映像、ＤＶＤ映像を左側の表示パネル５００７ｄに表示し、地図情報を中央部の表示パネル５００７ｂに表示し、計器類を右側の表示パネル５００７ｃに表示し、オーディオ類を変速ギア近傍（運転席と助手席の間）の表示パネル５００７ａに表示することができる。また、複数の表示パネル５００７を組み合わせることにより、表示部５００１にフェールセーフの機能を付加することができる。例えば、ある表示パネル５００７が何らかの原因で故障したとしても、表示領域を変更し、他の表示パネル５００７を用いて表示を行うことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１０ 表示システム
１１ 表示システム
２０ 表示部
３０ 信号生成部
４０ 演算部
１００ 演算装置
１１０ 処理装置
１１１ 演算部
１１２ 記憶部
１１３ 伝送路
１１４ インターフェース
１２０ 入出力装置
１２１ 表示部
１２２ 操作部
１２３ 入出力部
１２４ 通信部
２００ 半導体装置
２１０ 記憶回路
２２０ 参照用記憶回路
２３０ 回路
２４０ 回路
２５０ 電流源回路
３００ 表示装置
３０１ 基板
３０２ 絶縁層
３０３ 絶縁層
３０４ 配線
３０５ 絶縁層
３０６ 絶縁層
３０７ 絶縁層
３０８ 電極
３０９ ＦＰＣ
３１０ 異方性導電層
３１１ シール材
３１２ 基板
３３１ 電極
３３２ 半導体層
３３３ 電極
３３４ 電極
３３５ 電極
３３６ 電極
３４１ 電極層
３４２ 発光層
３４３ 電極層
３４４ 隔壁
３４５ 充填材
４００ 表示装置
４０１ 画素部
４０２ 駆動回路
４０３ 駆動回路
４１０ 表示装置
４２１ 表示領域
４２２ 領域
４２３ 領域
４２４ ＦＰＣ
４２５ 表示領域
４３０ 柱
８０１ トランジスタ
８１１ 絶縁層
８１２ 絶縁層
８１３ 絶縁層
８１４ 絶縁層
８１５ 絶縁層
８１６ 絶縁層
８１７ 絶縁層
８１８ 絶縁層
８１９ 絶縁層
８２０ 絶縁層
８２１ 金属酸化物膜
８２２ 金属酸化物膜
８２２ｎ 領域
８２３ 金属酸化物膜
８２４ 金属酸化物膜
８３０ 酸化物層
８５０ 導電層
８５１ 導電層
８５２ 導電層
８５３ 導電層
８６０ 半導体装置
８７０ 単結晶シリコンウエハ
８７１ ＣＭＯＳ層
８７２ トランジスタ層
８７３ ゲート電極
８７４ 電極
８７５ 電極
５００１ 表示部
５００２ ダッシュボード
５００３ ハンドル
５００４ フロントガラス
５００５ カメラ
５００６ 送風口
５００７ 表示パネル
７０００ 表示部
７１００ テレビジョン装置
７１０１ 筐体
７１０３ スタンド
７１１１ リモコン操作機
７２００ ノート型パーソナルコンピュータ
７２１１ 筐体
７２１２ キーボード
７２１３ ポインティングデバイス
７２１４ 外部接続ポート
７３００ デジタルサイネージ
７３０１ 筐体
７３０３ スピーカ
７３１１ 情報端末機
７４００ デジタルサイネージ
７４０１ 柱
７４１１ 情報端末機

Claims (7)

  1. 曲面を有する表示領域に映像信号を供給する機能を有する半導体装置であって、
    取得部と、変換部と、映像信号生成部と、を有し、
    前記取得部は、画像データを生成する機能と、前記画像データに対応する階調が表示される座標（ｕ´，ｖ´）を抽出する機能と、を有し、
    前記変換部は、前記曲面を有する表示領域に表示される映像の歪みを緩和するように、前記座標（ｕ´，ｖ´）を座標（ｕ，ｖ）に変換する機能を有し、
    前記映像信号生成部は、前記画像データ及び前記座標（ｕ，ｖ）に基づいて前記映像信号を生成する機能を有し、
    前記変換部は、ニューラルネットワークを有し、
    前記ニューラルネットワークの入力層には、前記座標（ｕ´，ｖ´）が入力され、
    前記ニューラルネットワークの出力層から、前記座標（ｕ，ｖ）が出力される半導体装置。
  2. 請求項１において、
    前記ニューラルネットワークは、外部から入力された重み係数を格納する機能を有する半導体装置。
  3. 請求項１又は２において、
    前記変換部は、前記ニューラルネットワークを複数有し、
    前記変換部は、複数の前記ニューラルネットワークによって、前記座標（ｕ´，ｖ´）の変換を並列で行う機能を有する半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記ニューラルネットワークは、積和演算素子を有し、
    前記積和演算素子は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有する記憶回路を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲート及び前記容量素子と電気的に接続され、
    前記第１のトランジスタは、チャネル形成領域に金属酸化物を有する半導体装置。
  5. 請求項１乃至４のいずれか一項に記載の半導体装置によって構成された信号生成部と、表示部と、を有し、
    前記表示部は、前記表示領域を有し、
    前記表示領域は、複数の画素を有し、
    前記画像データは、前記画素に表示される階調に対応するデータであり、
    前記表示領域は、前記映像信号に基づいて映像を表示する機能を有する表示システム。
  6. 請求項５において、
    前記表示部は、表示パネルを有し、
    前記表示パネルは、可撓性を有する表示システム。
  7. 請求項５又は６に記載の表示システムが搭載された電子機器。
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