JP7232371B2 - 表示装置 - Google Patents

Description

本発明の一態様は、表示装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。

基板上に形成された金属酸化物を用いてトランジスタを構成する技術が注目されている。例えば、酸化亜鉛またはＩｎ－Ｇａ－Ｚｎ系酸化物を用いたトランジスタを表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２に開示されている。

また、オフ電流が極めて低いトランジスタをメモリセルに用いる構成の記憶装置が特許文献３に開示されている。

特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 特開２０１１－１１９６７４号公報

表示装置では高解像度化が進み、８Ｋ４Ｋ（画素数：７６８０×４３２０）解像度またはそれ以上の解像度で表示を行うことができるハードウェアが開発されている。一方で、高解像度の画像データは膨大となるため、高解像度の表示装置を一般に普及させるためには、撮像装置、記憶装置、通信装置などの周辺技術を整える必要もある。

高解像度の画像データを生成する技術の一つとして、アップコンバートがある。アップコンバートを行うことで、低解像度の画像を疑似的に高解像度の画像に変換することができる。アップコンバートは表示装置の周辺機器で行われるため、アップコンバート前の画像データを取り扱う機器には、従来の技術を利用することができる。

ただし、アップコンバートを行う機器では、膨大な画像データを解析して新たな画像データを生成するため、回路規模や消費電力が大きくなる問題がある。また、リアルタイムでの処理が追いつかず、表示の遅延が生じることもある。

アップコンバートは、このような問題を有するが、例えば、アップコンバートに関わる機能を複数の機器に分散させることで、消費電力や遅延などの問題を緩和できる可能性がある。

また、ＥＬ素子などを有する表示装置では、画素が有するトランジスタの特性のばらつきが表示品位低下の一要因となっている。トランジスタの特性ばらつきを補正する手段としては、画像データを画素に内蔵した回路で補正する内部補正と、画素ごとに補正用のデータを取得して補正データを生成し、当該補正データを付与した画像データを画素に供給する外部補正がある。

内部補正は、補正をフレームごとに行うことができるが、高解像度の表示装置では水平選択期間が短くなるため、補正期間を確保することが困難となる。また、外部補正は高解像度の表示装置に有効であるが、全ての画像データを対象として補正する必要があるため、外部機器への負担が大きくなる。理想的には補正なしで動作させることが好ましいが、トランジスタの特性ばらつきの抑制は極めて難度が高いため、新たな補正手段が望まれる。

したがって、本発明の一態様では、画像処理を行うことができる表示装置を提供することを目的の一つとする。または、アップコンバート動作が行える表示装置を提供することを目的の一つとする。または、画像データを補正することができる表示装置を提供することを目的の一つとする。

または、低消費電力の表示装置を提供することを目的の一つとする。または、信頼性の高い表示装置を提供することを目的の一つとする。または、新規な表示装置などを提供することを目的の一つとする。または、上記表示装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、画像処理を行うことができる表示装置に関する。または、画像信号を補正することのできる表示装置に関する。

本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１の容量素子と、第２の容量素子と、表示素子と、を有し、第１のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１の容量素子の一方の電極は、表示素子と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第１の容量素子の他方の電極と電気的に接続され、第１の容量素子の他方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのゲートは、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第２の容量素子の一方の電極と電気的に接続されている表示装置である。

少なくとも第４のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。

また、第２のトランジスタのソースまたはドレインの他方は、低電位電源線と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、高電位電源線と電気的に接続されていることが好ましい。

さらに、第５のトランジスタと、第６のトランジスタと、を有し、第５のトランジスタのソースまたはドレインの一方は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、表示素子と電気的に接続され、第６のトランジスタのソースまたはドレインの一方は、第５のトランジスタのソースまたはドレインの他方と電気的に接続され、第６のトランジスタのソースまたはドレインの他方は、低電位電源線と電気的に接続されていてもよい。

表示素子は液晶素子であり、さらに、第３の容量素子を有し、液晶素子の一方の電極は、第３の容量素子の一方の電極と電気的に接続され、第３の容量素子の一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続されていてもよい。

表示素子は有機ＥＬ素子であり、さらに、第４の容量素子と、第７のトランジスタと、を有し、有機ＥＬ素子の一方の電極は、第４の容量素子の一方の電極と電気的に接続され、第４の容量素子の一方の電極は、第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのゲートは第５のトランジスタのソースまたはドレインの他方と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、第４の容量素子の他方の電極と電気的に接続されていてもよい。また、さらに、第８のトランジスタと、第１の回路と、を有し、第１の回路は、電流値を読み取る機能および補正データを生成する機能を有し、第８のトランジスタのソースまたはドレインの一方は、第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第８のトランジスタのソースまたはドレインの他方は、第１の回路と電気的に接続されていてもよい。

本発明の一態様を用いることで、画像処理を行うことができる表示装置を提供することができる。または、アップコンバート動作が行える表示装置を提供することができる。または、画像データを補正することができる表示装置を提供することができる。

または、低消費電力の表示装置を提供することができる。または、信頼性の高い表示装置を提供することができる。または、新規な表示装置などを提供することができる。または、上記表示装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。

画素回路を説明する図。 画素回路の動作を説明するタイミングチャート。 アップコンバートを説明する図。 画素回路を説明する図。 画素回路の動作を説明するタイミングチャート。 表示装置を説明するブロック図。 画素回路を説明する図。 表示装置を説明するブロック図。 表示装置を説明する図。 表示装置を説明する図。 表示装置の動作モードの一例を説明する図。 ニューラルネットワークの構成例を説明する図。 半導体装置の構成例を説明する図。 メモリセルの構成例を説明する図。 オフセット回路の構成例を説明する図。 半導体装置の動作を説明するタイミングチャート。 電子機器を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。

（実施の形態１）
本実施の形態では、本発明の一態様である表示装置について、図面を参照して説明する。

本発明の一態様は、画像データに補正データを付加するための機能を有する表示装置である。各画素にはメモリ回路が設けられ、当該メモリ回路に所望の補正データが保持される。当該補正データは外部機器にて生成され、各画素に書き込まれる。

当該補正データは容量結合によって画像データに付加され、表示素子に供給される。したがって、表示素子では補正された画像を表示することができる。当該補正によって、画像のアップコンバート、または画素が有するトランジスタの特性ばらつきに起因して低下する画像品位の補正を行うことができる。

図１は、本発明の一態様の表示装置に用いることができる画素１１ａを説明する図である。画素１１ａは、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１１５と、トランジスタ１１６と、容量素子１０３と、容量素子１０４と、容量素子１１７と、液晶素子１０５を有する。

トランジスタ１０１のソースまたはドレインの一方は、容量素子１０３の一方の電極と電気的に接続される。容量素子１０３の一方の電極は、容量素子１０４の一方の電極と電気的に接続される。容量素子１０４の一方の電極は、液晶素子１０５と電気的に接続される。トランジスタ１０２のソースまたはドレインの一方は、容量素子１０３の他方の電極と電気的に接続される。容量素子１０３の他方の電極は、トランジスタ１１６のソースまたはドレインの一方と電気的に接続される。トランジスタ１１６のゲートは、トランジスタ１１５のソースまたはドレインの一方と電気的に接続される。トランジスタ１１５のソースまたはドレインの一方は、容量素子１１７の一方の電極と電気的に接続される。

ここで、トランジスタ１０１のソースまたはドレインの一方、容量素子１０３の一方の電極、容量素子１０４の一方の電極および液晶素子１０５の一方の電極が接続される配線をノードＮＡとする。また、容量素子１０３の他方の電極、トランジスタ１０２のソースまたはドレインの一方およびトランジスタ１１６のソースまたはドレインの一方が接続される配線をノードＮＲとする。また、トランジスタ１１６のゲート、トランジスタ１１５のソースまたはドレインの一方および容量素子１１７の一方の電極が接続される配線をノードＮＭとする。

トランジスタ１０１のゲートは、配線１２３と電気的に接続される。トランジスタ１０２のゲートは配線１２３と電気的に接続される。容量素子１１７の他方の電極は、配線１２１に電気的に接続される。トランジスタ１１５のゲートは配線１２２に電気的に接続される。トランジスタ１１５のソースまたはドレインの他方は配線１２４と電気的に接続される。

トランジスタ１１６のソースまたはドレインの他方は、電源線（高電位）と電気的に接続される。トランジスタ１０２のソースまたはドレインの他方は、電源線（低電位）と電気的に接続される。容量素子１０４の他方の電極は、共通配線１２７と電気的に接続される。液晶素子１０５の他方の電極は、共通配線１２８と電気的に接続される。なお、共通配線１２７、１２８には、任意の電位を供給することができ、両者は電気的に接続されていてもよい。

配線１２２、１２３は、トランジスタの動作を制御するための信号線としての機能を有することができる。配線１２５は、画像データを供給する信号線としての機能を有することができる。また、配線１２１および配線１２４は、次に説明するメモリ回路ＭＥＭを動作させるための信号線としての機能を有することができる。

トランジスタ１１５、トランジスタ１１６および容量素子１１７は、メモリ回路ＭＥＭを構成する。ノードＮＭは記憶ノードであり、トランジスタ１１５を導通させることで、配線１２４に供給されたデータをノードＮＭに書き込むことができる。トランジスタ１１５に極めてオフ電流の低いトランジスタを用いることで、ノードＮＭの電位を長時間保持することができる。当該トランジスタには、例えば、金属酸化物をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）を用いることができる。

なお、トランジスタ１１５だけでなく、画素を構成するその他のトランジスタにＯＳトランジスタを適用してもよい。また、トランジスタ１１５にＳｉをチャネル形成領域に有するトランジスタ（以下、Ｓｉトランジスタ）を適用してもよい。または、画素を構成するトランジスタとして、ＯＳトランジスタと、Ｓｉトランジスタの両方を用いてもよい。なお、上記Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（代表的には、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。

表示素子に反射型の液晶素子やＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いる場合は、シリコン基板を用いることができ、ＳｉトランジスタとＯＳトランジスタとが重なる領域を有するように形成することができる。したがって、トランジスタ数が比較的多くても画素密度を向上させることができる。

ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ－ＯＳまたはＣＡＣ－ＯＳなどを用いることができる。ＣＡＡＣ－ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ－ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。

ＯＳトランジスタはエネルギーギャップが大きいため、極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、信頼性の高い回路を形成することができる。

ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記される膜とすることができる。

半導体層を構成する酸化物半導体がＩｎ－Ｍ－Ｚｎ系酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^－９／ｃｍ^３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は、欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。

なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ａｎｄ Ａ－Ｂ－ｐｌａｎｅ Ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。

非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ－ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。

以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。

ＣＡＣ－ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１－ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ－ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ－ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

また、ＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ－ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。

また、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

したがって、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ－ＯＳは、様々な半導体装置の構成材料として適している。

画素１１ａにおいて、ノードＮＭに書き込まれたデータは、配線１２１に適切な電位を供給することで、ノードＮＲに読み出すことができる。当該電位は、例えば、トランジスタ１１６のしきい値電圧相当の電位とすることができる。この動作以前にノードＮＡに画像データが書き込まれていれば、容量素子１０３の容量結合により、画像データにノードＮＲの電位を付加したデータ電位が液晶素子１０５に印加される。

すなわち、ノードＮＭに所望の補正データを格納しておけば、供給した画像データに当該補正データを付加することができる。なお、補正データは伝送経路上の要素によって減衰することがあるため、当該減衰を考慮して生成することが好ましい。

図２に示すタイミングチャートを用いて、画素１１ａの動作の詳細を説明する。なお、所望のタイミングにおいて、配線１２４には補正データ（Ｖｐ）が供給され、配線１２５には画像データ（Ｖｓ）が供給される。また、以下の説明においては、高電位を“Ｈ”、低電位を“Ｌ”で表す。

期間Ｔ１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２３の電位を“Ｌ”とすると、トランジスタ１１５が導通し、ノードＮＭに補正データ（Ｖｐ）が書き込まれる。

期間Ｔ２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２３の電位を“Ｈ”とすると、トランジスタ１０２が導通し、ノードＮＲが“Ｌ”にリセットされる。また、トランジスタ１０１が導通し、ノードＮＡに画像データ（Ｖｓ）が書き込まれる。

期間Ｔ３に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｌ”、配線１２３の電位を“Ｌ”とすると、容量素子１１７の容量結合によりノードＮＭの電位に配線１２１の電位が付加される。このとき、配線１２１の電位をトランジスタ１１６のしきい値電圧（Ｖｔｈ）とすると、ノードＮＭの電位はＶｐ＋Ｖｔｈとなる。そして、トランジスタ１１６は導通し、ノードＮＲは、トランジスタ１１６のゲート電位よりしきい値電圧（Ｖｔｈ）分だけ低い電位、すなわち補正データ（Ｖｐ）に相当する電位となる。

そして、容量素子１０３の容量結合により、ノードＮＲとノードＮＡの容量比に応じた電位（Ｖｐ’）が画像データ（Ｖｓ）に付加される。すなわち、ノードＮＡの電位は、Ｖｓ＋Ｖｐ’となる。

以上により、補正データに由来する電位を画像データに付加することができ、表示の補正を行うことができる。

上記画素１１ａの構成および動作は、画像のアップコンバートに有用である。画素１１ａを用いたアップコンバートについて、図３（Ａ）、（Ｂ）を用いて説明する。

例えば、８Ｋ４Ｋの表示装置の画素数は、４Ｋ２Ｋの表示装置の画素数（３８４０×２１６０）の４倍である。つまり、４Ｋ２Ｋの表示装置の１画素で表示する画像データを単純に８Ｋ４Ｋの表示装置で表示しようとすると、４画素で同じ画像データを表示することになる。

図３（Ａ）は、上記を想定した水平垂直方向の４画素に表示される画像を説明する図である。図３（Ａ）に示すように、アップコンバート前では４画素全てで画像データＳ１が表示されることになるが、アップコンバート後ではそれぞれの画素に画像データＳ０乃至Ｓ２が適用され、解像度を向上することができる。

図３（Ｂ）は、画素１１ａにおけるアップコンバート動作を説明する図である。画素１１ａでは前述した方法で画像データを補正するため、画像データの補正は電位を上げる方向に行う。したがって、元の画像データＳ１をデータ電位の小さい画像データＳ０に外部機器で加工し、画素１１ａに供給する。なお、画像データＳ０の生成動作は単純であるため、外部機器の負荷は小さい。

また、各画素には、補正データとしてＷ１乃至Ｗ３を供給する。ここで、Ｗ１乃至Ｗ３を生成する方法は限定されない。補正データの生成は、外部機器を用いてリアルタイムで行ってもよいし、記録媒体に保存されている補正データを読み出して画像データＳ０と同期させてもよい。

そして、前述した画素１１ａの動作を行うことにより各画像データに各補正データが付加され、新しい画像データＳ０乃至Ｓ２が生成される。したがって、アップコンバートした表示を行うことができる。

従来の外部補正によるアップコンバートでは、新しい画像データそのものを生成するため、外部機器の負荷が大きかった。一方で、上述した本発明の一態様では、供給する画像データは大きく変化させず、補正データを供給した画素で新たな画像データを生成するため、外部機器の負担を小さくすることができる。また、新たな画像データを画素で生成するための動作は少ないステップで行うことができ、画素数が多く水平期間の短い表示装置でも対応することができる。

また、本発明の一態様の画素は、図４（Ａ）に示す画素１１ｂの構成とすることもできる。画素１１ｂは、画素１１ａにトランジスタ１０６と、トランジスタ１０７と、配線１２６を付加した構成である。

トランジスタ１０６のソースまたはドレインの一方は、トランジスタ１０１のソースまたはドレインの一方と電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、液晶素子１０５の一方の電極と電気的に接続される。トランジスタ１０７のソースまたはドレインの一方は、トランジスタ１０６のソースまたはドレインの他方と電気的に接続され、トランジスタ１０７のソースまたはドレインの他方は、電源線（低電位）と電気的に接続される。

上記構成において、トランジスタ１０１のソースまたはドレインの一方、容量素子１０３の一方の電極およびトランジスタ１０６のソースまたはドレインの一方が接続される配線をノードＮＡとする。また、トランジスタ１０６のソースまたはドレインの他方、容量素子１０４の一方の電極および液晶素子１０５の一方の電極が接続される配線をノードＮＢとする。

また、トランジスタ１０６のゲートは、配線１２６と電気的に接続される。トランジスタ１０７のゲートは、配線１２１と電気的に接続される。配線１２６は、トランジスタの動作を制御するための信号線としての機能を有することができる。

画素１１ａの構成では、画像データを入力した後に補正データを付加する動作を行うため、液晶素子１０５の動作が段階的となることがある。そのため、液晶素子１０５の応答特性によってはその動作が視認され、表示品位を低下させる場合がある。

画素１１ｂでは、トランジスタ１０６を非導通とした状態において、ノードＮＡに画像データを供給し、補正データを付加させる。その後、トランジスタ１０６を導通してノードＮＢに補正した画像データを供給する。したがって、液晶素子１０５の動作は段階的にならず、表示品位の低下を防ぐことができる。

図５に示すタイミングチャートを用いて、画素１１ｂの動作の詳細を説明する。なお、適切なタイミングにおいて、配線１２４には補正データ（Ｖｐ）が供給され、配線１２５には画像データ（Ｖｓ）が供給される。また、以下の説明においては、高電位を“Ｈ”、低電位を“Ｌ”で表す。

期間Ｔ１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２３の電位を“Ｌ”とすると、トランジスタ１１５が導通し、ノードＮＭに補正データ（Ｖｐ）が書き込まれる。なお、配線１２６の電位は、前フレームの動作から引き継がれて期間Ｔ１では“Ｈ”となっている。

期間Ｔ２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２３の電位を“Ｈ”、配線１２６の電位を“Ｌ”とすると、トランジスタ１０２が導通し、ノードＮＲが“Ｌ”にリセットされる。また、トランジスタ１０１が導通し、ノードＮＡに画像データ（Ｖｓ）が書き込まれる。また、トランジスタ１０６が非導通になることからノードＮＢの電位は引き続き保持され、表示は継続される。

期間Ｔ３に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｌ”、配線１２３の電位を“Ｌ”、配線１２６の電位を“Ｌ”とすると、容量素子１１７の容量結合によりノードＮＭの電位に配線１２１の電位が付加される。このとき、配線１２１の電位をトランジスタ１１６のしきい値電圧（Ｖｔｈ）とすると、ノードＮＭの電位はＶｐ＋Ｖｔｈとなる。そして、トランジスタ１１６は導通し、ノードＮＲは、トランジスタ１１６のゲート電位よりしきい値電圧（Ｖｔｈ）分だけ低い電位、すなわち補正データ（Ｖｐ）に相当する電位となる。

そして、容量素子１０３の容量結合により、ノードＮＲとノードＮＡの容量比に応じた電位（Ｖｐ’）が画像データ（Ｖｓ）に付加される。すなわち、ノードＮＡの電位は、Ｖｓ＋Ｖｐ’となる。また、トランジスタ１０７が導通することにより、ノードＮＢの電位は“Ｌ”にリセットされる。

期間Ｔ４に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２３の電位を“Ｌ”、配線１２６の電位を“Ｈ”とすると、ノードＮＡの電位がノードＮＢに分配され、ノードＮＢの電位は、（Ｖｓ＋Ｖｐ’）’となる。

以上により、補正データに由来する電位を画像データに付加することができ、表示の補正を行うことができる。

なお、画素１１ｂの基本構成を用いて他の表示素子を動作させてもよい。図４（Ｂ）は、画素１１ｂの液晶素子１０５および容量素子１０４をＥＬ素子１１０、トランジスタ１０８および容量素子１０９に置き換えた画素１１ｃの構成を示す図である。

ＥＬ素子１１０の一方の電極は、容量素子１０９の一方の電極と電気的に接続される。容量素子１０９の一方の電極は、トランジスタ１０８のソースまたはドレインの一方と電気的に接続される。トランジスタ１０８のゲートは、トランジスタ１０６のソースまたはドレインの他方と電気的に接続される。トランジスタ１０６のソースまたはドレインの他方は、容量素子１０９の他方の電極と電気的に接続される。

上記構成において、トランジスタ１０６のソースまたはドレインの他方、容量素子１０９の他方の電極およびトランジスタ１０８のゲートが接続される配線をノードＮＢとする。

トランジスタ１０８のソースまたはドレインの他方は、電源線（高電位）と電気的に接続される。ＥＬ素子１１０の他方の電極は共通配線１２９と電気的に接続される。共通配線１２９には任意の電位を供給することができる。

画素１１ｃの動作については、前述した画素１１ｂの動作の説明を参照することができる。

図６は、本発明の一態様の表示装置のブロック図の一例である。当該表示装置は、画素１１がマトリクス状に設けられた画素アレイと、ロードライバ１２と、カラムドライバ１３と、回路１４を有する。なお、画素１１としては、前述した画素１１ａ乃至１１ｃのいずれかを適用することができる。

ロードライバ１２およびカラムドライバ１３には、例えばシフトレジスタ回路を用いることができる。回路１４は、画像データおよび補正データを生成する機能を有する。なお、回路１４は、前述した補正データを生成するための外部機器ということもできる。

回路１４には、図３（Ａ）、（Ｂ）の説明における画像データＳ１が入力され、画像データＳ０および補正データＷが生成されてカラムドライバ１３に出力される。なお、画像データＳ０を生成する機能および補正データＷを生成する機能は、それぞれ異なる回路が有していてもよい。

また、回路１４は、ニューラルネットワークを有していてもよい。例えば、膨大な画像を教師データとして学習したディープニューラルネットワークを用いることで、精度の高い補正データＷを生成することができる。

これまで、メモリ回路ＭＥＭを有する画素におけるアップコンバート動作を主として説明したが、当該画素では、トランジスタの特性ばらつきを補正する動作を行うこともできる。ＥＬ素子を用いた画素では、ＥＬ素子に電流を供給する駆動トランジスタのしきい値電圧のばらつきが表示品位に与える影響が大きい。メモリ回路ＭＥＭに駆動トランジスタのしきい値電圧を補正するデータを保持させ、画像データに付加することで表示品位を向上させることができる。

図７は、上記駆動トランジスタに相当するトランジスタ１０８のしきい値電圧（Ｖｔｈ）を補正する動作を行うことができる画素１１ｄの構成を示す図である。画素１１ｄは、画素１１ｃにトランジスタ１１１および配線１３０を付加した構成を有する。

トランジスタ１１１のソースまたはドレインの一方は、トランジスタ１０８のソースまたはドレインの一方と電気的に接続される。トランジスタ１１１のソースまたはドレインの他方は、配線１３０と電気的に接続される。トランジスタ１１１のゲートは、配線１２３と電気的に接続される。

配線１３０は、トランジスタ１０８の電気特性を取得するためのモニタ線としての機能を有する。また、配線１３０からトランジスタ１１１を介して容量素子１０９の一方の電極に特定の電位を供給することにより、画像データの書き込みを安定化させることもできる。

画素１１ｄでは、初期動作として外部補正の動作を行うが、生成された補正データはメモリ回路ＭＥＭに格納される。したがって、メモリ回路ＭＥＭに補正データが保持された後は、画素１１ｄは内部補正のように動作する。

補正データの生成およびメモリ回路ＭＥＭへの格納を図７の回路図および図８に示す表示装置のブロック図を用いて説明する。当該表示装置は、画素１１ｄがマトリクス状に設けられた画素アレイと、ロードライバ１２と、カラムドライバ１３と、カラムドライバ１５と、回路１６を有する。

カラムドライバ１５には、例えばシフトレジスタ回路を用いることができる。回路１６は、補正データを生成する機能を有する。カラムドライバ１５によって配線１３０を順次選択し、その出力値を回路１６に入力することができる。

まず、トランジスタ１０１、１０６、１１１を導通し、ノードＮＢにトランジスタ１０８が導通する標準電位を書き込む。トランジスタ１０８が出力する電流は、トランジスタ１１１を介して回路１６に取り込まれる。当該動作を全ての画素に対して行い、ゲートに標準電位を印加したときのトランジスタ１０８が出力する電流値を取得する。

回路１６では電流値を読み取って解析し、最も電流値の高いトランジスタを基準として各画素に格納する補正データＷを生成する。当該補正データＷは、カラムドライバ１３に入力され、各画素のメモリ回路ＭＥＭに格納される。なお、回路１６は電流値を読み取る機能を有し、補正データＷを生成する機能は他の回路が有していてもよい。

以降は、前述したように画像データに補正データを付加した表示動作を行う。なお、トランジスタのしきい値電圧は、長期に亘って大きく変動することはあるが、短期間における変動は極めて少ない。したがって、補正データの生成およびメモリ回路ＭＥＭへの格納動作は、フレームごとなどに行う必要はなく、電源投入時や電源切断時などに行えばよい。または、表示装置の動作時間を記録し、日、週、月、年などを単位とした一定期間ごとに行ってもよい。

なお、上記ではトランジスタ１０８が出力する電流値を実測して補正データＷを生成する方法を説明したが、その他の方法で補正データＷを生成してもよい。例えば、グレースケールの表示を行い、当該表示の輝度を輝度計で読み取ったデータや当該表示の写真を読み取ったデータを元に補正データＷを生成してもよい。当該補正データＷの生成には、ニューラルネットワークを用いた推論を用いることが好ましい。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、液晶素子を用いた表示装置の構成例と、ＥＬ素子を用いた表示装置の構成例について説明する。なお、本実施の形態においては、実施の形態１で説明した補正に関する動作および機能の説明は省略する。

図９（Ａ）において、第１の基板４００１上に設けられた表示部２１５を囲むようにして、シール材４００５が設けられ、表示部２１５がシール材４００５および第２の基板４００６によって封止されている。

表示部２１５は、実施の形態１に示した画素を有する画素アレイが設けられる。

図９（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路２３２ａ、および共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結晶半導体で形成されている。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａは、実施の形態１に示したカラムドライバの機能を有する。走査線駆動回路２２１ａは、実施の形態に示したロードライバの機能を有する。共通線駆動回路２４１ａは、実施の形態１に示した共通配線に規定の電位を供給する機能を有する。

走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、および信号線駆動回路２３２ａに与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８を介して供給される。

走査線駆動回路２２１ａおよび共通線駆動回路２４１ａが有する集積回路４０４２は、表示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像データを供給する機能を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に実装されている。

なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディング法、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法などを用いることができる。

図９（Ｂ）は、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａに含まれる集積回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部または全体を表示部２１５と同じ基板上に一体形成して、システムオンパネルを形成することができる。

図９（Ｂ）では、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａを、表示部２１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同時に形成することで、部品点数を削減することができる。よって、生産性を高めることができる。

また、図９（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａと、を囲むようにして、シール材４００５が設けられている。また表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。

また、図９（Ｂ）では、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部を別途形成して実装しても良い。

また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。

また第１の基板上に設けられた表示部および走査線駆動回路は、トランジスタを複数有している。当該トランジスタとして、上記実施の形態で示したトランジスタを適用することができる。

周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。

図１０（Ａ）および図１０（Ｂ）は、図９（Ｂ）中でＮ１－Ｎ２の鎖線で示した部位の断面図である。図１０（Ａ）および図１０（Ｂ）に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、図１０（Ａ）および図１０（Ｂ）では、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。

電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。

また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、トランジスタを複数有しており、図１０（Ａ）、および図１０（Ｂ）では、表示部２１５に含まれるトランジスタ４０１０、および走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。なお、図１０（Ａ）および図１０（Ｂ）では、トランジスタ４０１０およびトランジスタ４０１１としてボトムゲート型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。

図１０（Ａ）および図１０（Ｂ）では、トランジスタ４０１０およびトランジスタ４０１１上に絶縁層４１１２が設けられている。また、図１０（Ｂ）では、絶縁層４１１２上に隔壁４５１０が形成されている。

また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能することができる。

また、図１０（Ａ）および図１０（Ｂ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。これらの電極は、絶縁層４１０３を介して重なっている。

一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。

表示部２１５に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図１０（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図１０（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。

またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。

また、必要に応じて、ブラックマトリクス（遮光層）、着色層（カラーフィルタ）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。また、上記バックライトおよびサイドライトとして、マイクロＬＥＤなどを用いても良い。

図１０（Ａ）に示す表示装置では、第２の基板４００６と第２の電極層４０３１の間に、遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。

遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。

着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。遮光層および着色層の形成方法は、前述した各層の形成方法と同様に行なえばよい。例えば、インクジェット法などで行なってもよい。

また、図１０（Ａ）および図１０（Ｂ）に示す表示装置は、絶縁層４１１１と絶縁層４１０４を有する。絶縁層４１１１と絶縁層４１０４として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０４でトランジスタの半導体層を挟むことで、外部からの不純物の浸入を防ぐことができる。

また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（ＥＬ素子）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。

また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。

ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。

発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。

図１０（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、表示部２１５に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。

隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。

発光素子４５１３の発光色は、発光層４５１１を構成する材料によって、白、赤、緑、青、シアン、マゼンタ、または黄などとすることができる。

カラー表示を実現する方法としては、発光色が白色の発光素子４５１３と着色層を組み合わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。前者の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層４５１１を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。

なお、発光層４５１１は、量子ドットなどの無機化合物を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。

発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。

充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、ポリイミド、エポキシ系樹脂、シリコーン系樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。

シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。

また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。

表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。

第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。

また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。

また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、本発明の一態様の表示装置で行うことができる動作モードについて図１１を用いて説明する。

なお、以下では、通常のフレーム周波数（代表的には６０Ｈｚ以上２４０Ｈｚ以下）で動作する通常動作モード（Ｎｏｒｍａｌ ｍｏｄｅ）と、低速のフレーム周波数で動作するアイドリング・ストップ（ＩＤＳ）駆動モードと、を例示して説明する。

なお、ＩＤＳ駆動モードとは、画像データの書き込み処理を実行した後、画像データの書き換えを停止する駆動方法のことをいう。一旦画像データの書き込みをして、その後、次の画像データの書き込みまでの間隔を延ばすことで、その間の画像データの書き込みに要する分の消費電力を削減することができる。ＩＤＳ駆動モードは、例えば、通常動作モードの１／１００乃至１／１０程度のフレーム周波数とすることができる。静止画は、連続するフレーム間でビデオ信号が同じである。よって、ＩＤＳ駆動モードは、静止画を表示する場合に特に有効である。ＩＤＳ駆動を用いて画像を表示させることで、消費電力が低減されるとともに、画面のちらつき（フリッカー）が抑制され、眼精疲労も低減できる。

図１１（Ａ）乃至図１１（Ｃ）は、画素回路を示す回路図、および通常駆動モードとＩＤＳ駆動モードを説明するタイミングチャートである。図１１（Ａ）に示す画素回路５０２は、一般的な液晶表示装置の画素であり、信号線ＳＬと、ゲート線ＧＬと、信号線ＳＬおよびゲート線ＧＬに接続されたトランジスタＭ１と、トランジスタＭ１に接続された容量素子Ｃｓ_ＬＣおよび液晶素子５０１を有する。なお、第１の表示素子５０１の画素電極、トランジスタＭ１のソースまたはドレインの一方、および容量素子Ｃｓ_ＬＣが接続されたノードをノードＮＤ１とする。なお、ＩＤＳ駆動モードは、液晶表示装置だけでなく、ＥＬ表示装置にも適用することができる。

ここで、トランジスタＭ１は、実施の形態１で説明した画素１１ａのトランジスタ１０１、または画素１１ｂ乃至１１ｃのトランジスタ１０６に相当する。

トランジスタＭ１は、データＤ_１のリークパスと成り得る。よって、トランジスタＭ１のオフ電流は小さいほど好ましい。トランジスタＭ１としては、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、多結晶シリコンなどを用いたトランジスタよりも非導通状態時のリーク電流（オフ電流）が極めて低い特徴を有する。トランジスタＭ１にＯＳトランジスタを用いることでノードＮＤ１に供給された電荷を長期間保持することができる。

また、図１１（Ａ）に示す回路図において、液晶素子５０１もデータＤ_１のリークパスとなる。したがって、適切にＩＤＳ駆動を行うには、液晶素子５０１の抵抗率を１．０×１０^１４Ω・ｃｍ以上とすることが好ましい。

なお、上記ＯＳトランジスタのチャネル領域には、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ｚｎ酸化物などを好適に用いることができる。また、上記Ｉｎ－Ｇａ－Ｚｎ酸化物としては、代表的には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］近傍の組成を用いることができる。

図１１（Ｂ）は、通常駆動モードでの信号線ＳＬおよびゲート線ＧＬにそれぞれ与える信号の波形を示すタイミングチャートである。通常駆動モードでは通常のフレーム周波数（例えば６０Ｈｚ）で動作する。図１１（Ｂ）に期間Ｔ_１からＴ_３までを表す。各フレーム期間でゲート線ＧＬに走査信号を与え、信号線ＳＬからデータＤ_１をノードＮＤ１に書き込む動作を行う。この動作は、期間Ｔ_１からＴ_３までで同じデータＤ_１を書き込む場合、または異なるデータを書き込む場合でも同じである。

一方、図１１（Ｃ）は、ＩＤＳ駆動モードでの信号線ＳＬおよびゲート線ＧＬに、それぞれ与える信号の波形を示すタイミングチャートである。ＩＤＳ駆動では低速のフレーム周波数（例えば１Ｈｚ）で動作する。１フレーム期間を期間Ｔ_１で表し、その中でデータの書き込み期間を期間Ｔ_Ｗ、データの保持期間を期間Ｔ_ＲＥＴで表す。ＩＤＳ駆動モードは、期間Ｔ_Ｗでゲート線ＧＬに走査信号を与え、信号線ＳＬのデータＤ_１を書き込み、期間Ｔ_ＲＥＴでゲート線ＧＬをローレベルの電圧に固定し、トランジスタＭ１を非導通状態として一旦書き込んだデータＤ_１を保持させる動作を行う。なお、低速のフレーム周波数としては、例えば、０．１Ｈｚ以上６０Ｈｚ未満とすればよい。

したがって、ＩＤＳ駆動モードを用いることで、表示装置の低消費電力化を図ることができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、実施の形態１で説明した回路１４などに用いることのできるニューラルネットワークとして機能する半導体装置の構成例について説明する。

図１２（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。

入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。

図１２（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ_１と、前層のニューロンの出力ｘ_２が入力される。そして、ニューロンＮにおいて、出力ｘ_１と重みｗ_１の乗算結果（ｘ_１ｗ_１）と出力ｘ_２と重みｗ_２の乗算結果（ｘ_２ｗ_２）の総和ｘ_１ｗ_１＋ｘ_２ｗ_２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ_１ｗ_１＋ｘ_２ｗ_２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。

このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ_１ｗ_１＋ｘ_２ｗ_２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。

本発明の一態様では、積和演算回路にアナログ回路を用いる。したがって、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。

積和演算回路は、Ｓｉトランジスタによって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。

＜半導体装置の構成例＞
図１３に、ニューラルネットワークの演算を行う機能を有する半導体装置ＭＡＣの構成例を示す。半導体装置ＭＡＣは、ニューロン間の結合強度（重み）に対応する第１のデータと、入力データに対応する第２のデータの積和演算を行う機能を有する。なお、第１のデータおよび第２のデータはそれぞれ、アナログデータまたは多値のデータ（離散的なデータ）とすることができる。また、半導体装置ＭＡＣは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。

半導体装置ＭＡＣは、セルアレイＣＡ、電流源回路ＣＳ、カレントミラー回路ＣＭ、回路ＷＤＤ、回路ＷＬＤ、回路ＣＬＤ、オフセット回路ＯＦＳＴ、および活性化関数回路ＡＣＴＶを有する。

セルアレイＣＡは、複数のメモリセルＭＣおよび複数のメモリセルＭＣｒｅｆを有する。図１３には、セルアレイＣＡがｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣ（ＭＣ［１，１］乃至［ｍ，ｎ］）と、ｍ個のメモリセルＭＣｒｅｆ（ＭＣｒｅｆ［１］乃至［ｍ］）を有する構成例を示している。メモリセルＭＣは、第１のデータを格納する機能を有する。また、メモリセルＭＣｒｅｆは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータまたは多値のデータとすることができる。

メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤ［ｊ］、および配線ＢＬ［ｊ］と接続されている。また、メモリセルＭＣｒｅｆ［ｉ］は、配線ＷＬ［ｉ］、配線ＲＷ［ｉ］、配線ＷＤｒｅｆ、配線ＢＬｒｅｆと接続されている。ここで、メモリセルＭＣ［ｉ，ｊ］と配線ＢＬ［ｊ］間を流れる電流をＩ_{ＭＣ［ｉ，ｊ］}と表記し、メモリセルＭＣｒｅｆ［ｉ］と配線ＢＬｒｅｆ間を流れる電流をＩ_{ＭＣｒｅｆ［ｉ］}と表記する。

メモリセルＭＣおよびメモリセルＭＣｒｅｆの具体的な構成例を、図１４に示す。図１４には代表例としてメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］を示しているが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆにも同様の構成を用いることができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆはそれぞれ、トランジスタＴｒ１１、Ｔｒ１２、容量素子Ｃ１１を有する。ここでは、トランジスタＴｒ１１およびトランジスタＴｒ１２がｎチャネル型のトランジスタである場合について説明する。

メモリセルＭＣにおいて、トランジスタＴｒ１１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続され、ソースまたはドレインの他方は配線ＷＤと接続されている。トランジスタＴｒ１２のソースまたはドレインの一方は配線ＢＬと接続され、ソースまたはドレインの他方は配線ＶＲと接続されている。容量素子Ｃ１１の第２の電極は、配線ＲＷと接続されている。配線ＶＲは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線ＶＲから低電源電位（接地電位など）が供給される場合について説明する。

トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、ノードＮＭとする。また、メモリセルＭＣ［１，１］、［２，１］のノードＮＭを、それぞれノードＮＭ［１，１］、［２，１］と表記する。

メモリセルＭＣｒｅｆも、メモリセルＭＣと同様の構成を有する。ただし、メモリセルＭＣｒｅｆは配線ＷＤの代わりに配線ＷＤｒｅｆと接続され、配線ＢＬの代わりに配線ＢＬｒｅｆと接続されている。また、メモリセルＭＣｒｅｆ［１］、［２］において、トランジスタＴｒ１１のソースまたはドレインの一方、トランジスタＴｒ１２のゲート、および容量素子Ｃ１１の第１の電極と接続されたノードを、それぞれノードＮＭｒｅｆ［１］、［２］と表記する。

ノードＮＭとノードＮＭｒｅｆはそれぞれ、メモリセルＭＣとメモリセルＭＣｒｅｆの保持ノードとして機能する。ノードＮＭには第１のデータが保持され、ノードＮＭｒｅｆには参照データが保持される。また、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］のトランジスタＴｒ１２には、それぞれ電流Ｉ_{ＭＣ［１，１］}、Ｉ_{ＭＣ［２，１］}が流れる。また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］、［２］のトランジスタＴｒ１２には、それぞれ電流Ｉ_{ＭＣｒｅｆ［１］}、Ｉ_{ＭＣｒｅｆ［２］}が流れる。

トランジスタＴｒ１１は、ノードＮＭまたはノードＮＭｒｅｆの電位を保持する機能を有するため、トランジスタＴｒ１１のオフ電流は小さいことが好ましい。そのため、トランジスタＴｒ１１としてオフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、ノードＮＭまたはノードＮＭｒｅｆの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードＮＭまたはノードＮＭｒｅｆの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。

トランジスタＴｒ１２は特に限定されず、例えばＳｉトランジスタまたはＯＳトランジスタなどを用いることができる。トランジスタＴｒ１２にＯＳトランジスタを用いる場合、トランジスタＴｒ１１と同じ製造装置を用いて、トランジスタＴｒ１２を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタＴｒ１２はｎチャネル型であってもｐチャネル型であってもよい。

電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆと接続されている。電流源回路ＣＳは、配線ＢＬ［１］乃至［ｎ］および配線ＢＬｒｅｆに電流を供給する機能を有する。なお、配線ＢＬ［１］乃至［ｎ］に供給される電流値と配線ＢＬｒｅｆに供給される電流値は異なっていてもよい。ここでは、電流源回路ＣＳから配線ＢＬ［１］乃至［ｎ］に供給される電流をＩ_Ｃ、電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩ_Ｃｒｅｆと表記する。

カレントミラー回路ＣＭは、配線ＩＬ［１］乃至［ｎ］および配線ＩＬｒｅｆを有する。配線ＩＬ［１］乃至［ｎ］はそれぞれ配線ＢＬ［１］乃至［ｎ］と接続され、配線ＩＬｒｅｆは、配線ＢＬｒｅｆと接続されている。ここでは、配線ＩＬ［１］乃至［ｎ］と配線ＢＬ［１］乃至［ｎ］の接続箇所をノードＮＰ［１］乃至［ｎ］と表記する。また、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆと表記する。

カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流Ｉ_ＣＭを配線ＩＬｒｅｆに流す機能と、この電流Ｉ_ＣＭを配線ＩＬ［１］乃至［ｎ］にも流す機能を有する。図１３には、配線ＢＬｒｅｆから配線ＩＬｒｅｆに電流Ｉ_ＣＭが排出され、配線ＢＬ［１］乃至［ｎ］から配線ＩＬ［１］乃至［ｎ］に電流Ｉ_ＣＭが排出される例を示している。また、カレントミラー回路ＣＭから配線ＢＬ［１］乃至［ｎ］を介してセルアレイＣＡに流れる電流を、Ｉ_Ｂ［１］乃至［ｎ］と表記する。また、カレントミラー回路ＣＭから配線ＢＬｒｅｆを介してセルアレイＣＡに流れる電流を、Ｉ_Ｂｒｅｆと表記する。

回路ＷＤＤは、配線ＷＤ［１］乃至［ｎ］および配線ＷＤｒｅｆと接続されている。回路ＷＤＤは、メモリセルＭＣに格納される第１のデータに対応する電位を、配線ＷＤ［１］乃至［ｎ］に供給する機能を有する。また、回路ＷＤＤは、メモリセルＭＣｒｅｆに格納される参照データに対応する電位を、配線ＷＤｒｅｆに供給する機能を有する。回路ＷＬＤは、配線ＷＬ［１］乃至［ｍ］と接続されている。回路ＷＬＤは、データの書き込みを行うメモリセルＭＣまたはメモリセルＭＣｒｅｆを選択するための信号を、配線ＷＬ［１］乃至［ｍ］に供給する機能を有する。回路ＣＬＤは、配線ＲＷ［１］乃至［ｍ］と接続されている。回路ＣＬＤは、第２のデータに対応する電位を、配線ＲＷ［１］乃至［ｍ］に供給する機能を有する。

オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］および配線ＯＬ［１］乃至［ｎ］と接続されている。オフセット回路ＯＦＳＴは、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流量、および／または、配線ＢＬ［１］乃至［ｎ］からオフセット回路ＯＦＳＴに流れる電流の変化量を検出する機能を有する。また、オフセット回路ＯＦＳＴは、検出結果を配線ＯＬ［１］乃至［ｎ］に出力する機能を有する。なお、オフセット回路ＯＦＳＴは、検出結果に対応する電流を配線ＯＬに出力してもよいし、検出結果に対応する電流を電圧に変換して配線ＯＬに出力してもよい。セルアレイＣＡとオフセット回路ＯＦＳＴの間を流れる電流を、Ｉ_α［１］乃至［ｎ］と表記する。

オフセット回路ＯＦＳＴの構成例を図１５に示す。図１５に示すオフセット回路ＯＦＳＴは、回路ＯＣ［１］乃至［ｎ］を有する。また、回路ＯＣ［１］乃至［ｎ］はそれぞれ、トランジスタＴｒ２１、トランジスタＴｒ２２、トランジスタＴｒ２３、容量素子Ｃ２１、および抵抗素子Ｒ１を有する。各素子の接続関係は図１５に示す通りである。なお、容量素子Ｃ２１の第１の電極および抵抗素子Ｒ１の第１の端子と接続されたノードを、ノードＮａとする。また、容量素子Ｃ２１の第２の電極、トランジスタＴｒ２１のソースまたはドレインの一方、およびトランジスタＴｒ２２のゲートと接続されたノードを、ノードＮｂとする。

配線ＶｒｅｆＬは電位Ｖｒｅｆを供給する機能を有し、配線ＶａＬは電位Ｖａを供給する機能を有し、配線ＶｂＬは電位Ｖｂを供給する機能を有する。また、配線ＶＤＤＬは電位ＶＤＤを供給する機能を有し、配線ＶＳＳＬは電位ＶＳＳを供給する機能を有する。ここでは、電位ＶＤＤが高電源電位であり、電位ＶＳＳが低電源電位である場合について説明する。また、配線ＲＳＴは、トランジスタＴｒ２１の導通状態を制御するための電位を供給する機能を有する。トランジスタＴｒ２２、トランジスタＴｒ２３、配線ＶＤＤＬ、配線ＶＳＳＬ、および配線ＶｂＬによって、ソースフォロワ回路が構成される。

次に、回路ＯＣ［１］乃至［ｎ］の動作例を説明する。なお、ここでは代表例として回路ＯＣ［１］の動作例を説明するが、回路ＯＣ［２］乃至［ｎ］も同様に動作させることができる。まず、配線ＢＬ［１］に第１の電流が流れると、ノードＮａの電位は、第１の電流と抵抗素子Ｒ１の抵抗値に応じた電位となる。また、このときトランジスタＴｒ２１はオン状態であり、ノードＮｂに電位Ｖａが供給される。その後、トランジスタＴｒ２１はオフ状態となる。

次に、配線ＢＬ［１］に第２の電流が流れると、ノードＮａの電位は、第２の電流と抵抗素子Ｒ１の抵抗値に応じた電位に変化する。このときトランジスタＴｒ２１はオフ状態であり、ノードＮｂはフローティング状態となっているため、ノードＮａの電位の変化に伴い、ノードＮｂの電位は容量結合により変化する。ここで、ノードＮａの電位の変化をΔＶ_Ｎａとし、容量結合係数を１とすると、ノードＮｂの電位はＶａ＋ΔＶ_Ｎａとなる。そして、トランジスタＴｒ２２のしきい値電圧をＶ_ｔｈとすると、配線ＯＬ［１］から電位Ｖａ＋ΔＶ_Ｎａ－Ｖ_ｔｈが出力される。ここで、Ｖａ＝Ｖ_ｔｈとすることにより、配線ＯＬ［１］から電位ΔＶ_Ｎａを出力することができる。

電位ΔＶ_Ｎａは、第１の電流から第２の電流への変化量、抵抗素子Ｒ１の抵抗値、および電位Ｖｒｅｆに応じて定まる。ここで、抵抗素子Ｒ１の抵抗値と電位Ｖｒｅｆは既知であるため、電位ΔＶ_Ｎａから配線ＢＬに流れる電流の変化量を求めることができる。

上記のようにオフセット回路ＯＦＳＴによって検出された電流量、および／または電流の変化量に対応する信号は、配線ＯＬ［１］乃至［ｎ］を介して活性化関数回路ＡＣＴＶに入力される。

活性化関数回路ＡＣＴＶは、配線ＯＬ［１］乃至［ｎ］、および、配線ＮＩＬ［１］乃至［ｎ］と接続されている。活性化関数回路ＡＣＴＶは、オフセット回路ＯＦＳＴから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。活性化関数回路ＡＣＴＶによって変換された信号は、出力データとして配線ＮＩＬ［１］乃至［ｎ］に出力される。

＜半導体装置の動作例＞
上記の半導体装置ＭＡＣを用いて、第１のデータと第２のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置ＭＡＣの動作例を説明する。

図１６に半導体装置ＭＡＣの動作例のタイミングチャートを示す。図１６には、図１４における配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ［１］、配線ＷＤｒｅｆ、ノードＮＭ［１，１］、ノードＮＭ［２，１］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＲＷ［１］、および配線ＲＷ［２］の電位の推移と、電流Ｉ_Ｂ［１］－Ｉ_α［１］、および電流Ｉ_Ｂｒｅｆの値の推移を示している。電流Ｉ_Ｂ［１］－Ｉ_α［１］は、配線ＢＬ［１］からメモリセルＭＣ［１，１］、［２，１］に流れる電流の総和に相当する。

なお、ここでは代表例として図１４に示すメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目して動作を説明するが、他のメモリセルＭＣおよびメモリセルＭＣｒｅｆも同様に動作させることができる。

［第１のデータの格納］
まず、時刻Ｔ０１－Ｔ０２において、配線ＷＬ［１］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位（ＧＮＤ）よりもＶ_ＰＲ－Ｖ_{Ｗ［１，１］}大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶ_ＰＲ大きい電位となる。また、配線ＲＷ［１］、および配線ＲＷ［２］の電位が基準電位（ＲＥＦＰ）となる。なお、電位Ｖ_{Ｗ［１，１］}はメモリセルＭＣ［１，１］に格納される第１のデータに対応する電位である。また、電位Ｖ_ＰＲは参照データに対応する電位である。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶ_ＰＲ－Ｖ_{Ｗ［１，１］}、ノードＮＭｒｅｆ［１］の電位がＶ_ＰＲとなる。

このとき、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣ［１，１］，０}は、次の式で表すことができる。ここで、ｋはトランジスタＴｒ１２のチャネル長、チャネル幅、移動度、およびゲート絶縁膜の容量などで決まる定数である。また、Ｖ_ｔｈはトランジスタＴｒ１２のしきい値電圧である。

Ｉ_{ＭＣ［１，１］，０}＝ｋ（Ｖ_ＰＲ－Ｖ_{Ｗ［１，１］}－Ｖ_ｔｈ）^２ （Ｅ１）

また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［１］，０}は、次の式で表すことができる。

Ｉ_{ＭＣｒｅｆ［１］，０}＝ｋ（Ｖ_ＰＲ－Ｖ_ｔｈ）^２ （Ｅ２）

次に、時刻Ｔ０２－Ｔ０３において、配線ＷＬ［１］の電位がローレベルとなる。これにより、メモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位が保持される。

なお、前述の通り、トランジスタＴｒ１１としてＯＳトランジスタを用いることが好ましい。これにより、トランジスタＴｒ１１のリーク電流を抑えることができ、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位を正確に保持することができる。

次に、時刻Ｔ０３－Ｔ０４において、配線ＷＬ［２］の電位がハイレベルとなり、配線ＷＤ［１］の電位が接地電位よりもＶ_ＰＲ－Ｖ_{Ｗ［２，１］}大きい電位となり、配線ＷＤｒｅｆの電位が接地電位よりもＶ_ＰＲ大きい電位となる。なお、電位Ｖ_{Ｗ［２，１］}はメモリセルＭＣ［２，１］に格納される第１のデータに対応する電位である。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオン状態となり、ノードＮＭ［１，１］の電位がＶ_ＰＲ－Ｖ_{Ｗ［２，１］}、ノードＮＭｒｅｆ［１］の電位がＶ_ＰＲとなる。

このとき、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣ［２，１］，０}は、次の式で表すことができる。

Ｉ_{ＭＣ［２，１］，０}＝ｋ（Ｖ_ＰＲ－Ｖ_{Ｗ［２，１］}－Ｖ_ｔｈ）^２ （Ｅ３）

また、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［２］，０}は、次の式で表すことができる。

Ｉ_{ＭＣｒｅｆ［２］，０}＝ｋ（Ｖ_ＰＲ－Ｖ_ｔｈ）^２ （Ｅ４）

次に、時刻Ｔ０４－Ｔ０５において、配線ＷＬ［２］の電位がローレベルとなる。これにより、メモリセルＭＣ［２，１］およびメモリセルＭＣｒｅｆ［２］が有するトランジスタＴｒ１１がオフ状態となり、ノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位が保持される。

以上の動作により、メモリセルＭＣ［１，１］、［２，１］に第１のデータが格納され、メモリセルＭＣｒｅｆ［１］、［２］に参照データが格納される。

ここで、時刻Ｔ０４－Ｔ０５において、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流を考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流が供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。電流源回路ＣＳから配線ＢＬｒｅｆに供給される電流をＩ_Ｃｒｅｆ、配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩ_ＣＭ，０とすると、次の式が成り立つ。

Ｉ_Ｃｒｅｆ－Ｉ_ＣＭ，０＝Ｉ_{ＭＣｒｅｆ［１］，０}＋Ｉ_{ＭＣｒｅｆ［２］，０} （Ｅ５）

配線ＢＬ［１］には、電流源回路ＣＳからの電流が供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。また、配線ＢＬ［１］からオフセット回路ＯＦＳＴに電流が流れる。電流源回路ＣＳから配線ＢＬ［１］に供給される電流をＩ_Ｃ，０、配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩ_α，０とすると、次の式が成り立つ。

Ｉ_Ｃ－Ｉ_ＣＭ，０＝Ｉ_{ＭＣ［１，１］，０}＋Ｉ_{ＭＣ［２，１］，０}＋Ｉ_α，０ （Ｅ６）

［第１のデータと第２のデータの積和演算］
次に、時刻Ｔ０５－Ｔ０６において、配線ＲＷ［１］の電位が基準電位よりもＶ_Ｘ［１］大きい電位となる。このとき、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１には電位Ｖ_Ｘ［１］が供給され、容量結合によりトランジスタＴｒ１２のゲートの電位が上昇する。なお、電位Ｖ_ｘ［１］はメモリセルＭＣ［１，１］およびメモリセルＭＣｒｅｆ［１］に供給される第２のデータに対応する電位である。

トランジスタＴｒ１２のゲートの電位の変化量は、配線ＲＷの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子Ｃ１１の容量、トランジスタＴｒ１２のゲート容量、および寄生容量などによって算出される。以下では便宜上、配線ＲＷの電位の変化量とトランジスタＴｒ１２のゲートの電位の変化量が同じ、すなわち容量結合係数が１であるとして説明する。実際には、容量結合係数を考慮して電位Ｖ_ｘを決定すればよい。

メモリセルＭＣ［１］およびメモリセルＭＣｒｅｆ［１］の容量素子Ｃ１１に電位Ｖ_Ｘ［１］が供給されると、ノードＮＮ［１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶ_Ｘ［１］上昇する。

ここで、時刻Ｔ０５－Ｔ０６において、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣ［１，１］，１}は、次の式で表すことができる。

Ｉ_{ＭＣ［１，１］，１}＝ｋ（Ｖ_ＰＲ－Ｖ_{Ｗ［１，１］}＋Ｖ_Ｘ［１］－Ｖ_ｔｈ）^２ （Ｅ７）

すなわち、配線ＲＷ［１］に電位Ｖ_Ｘ［１］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［１，１］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣ［１，１］}＝Ｉ_{ＭＣ［１，１］，１}－Ｉ_{ＭＣ［１，１］，０}増加する。

また、時刻Ｔ０５－Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［１］，１}は、次の式で表すことができる。

Ｉ_{ＭＣｒｅｆ［１］，１}＝ｋ（Ｖ_ＰＲ＋Ｖ_Ｘ［１］－Ｖ_ｔｈ）^２ （Ｅ８）

すなわち、配線ＲＷ［１］に電位Ｖ_Ｘ［１］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［１］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣｒｅｆ［１］}＝Ｉ_{ＭＣｒｅｆ［１］，１}－Ｉ_{ＭＣｒｅｆ［１］，０}増加する。

また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流Ｉ_Ｃｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩ_ＣＭ，１とすると、次の式が成り立つ。

Ｉ_Ｃｒｅｆ－Ｉ_ＣＭ，１＝Ｉ_{ＭＣｒｅｆ［１］，１}＋Ｉ_{ＭＣｒｅｆ［２］，１} （Ｅ９）

配線ＢＬ［１］には、電流源回路ＣＳから電流Ｉ_Ｃが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩ_α，１とすると、次の式が成り立つ。

Ｉ_Ｃ－Ｉ_ＣＭ，１＝Ｉ_{ＭＣ［１，１］，１}＋Ｉ_{ＭＣ［２，１］，１}＋Ｉ_α，１ （Ｅ１０）

そして、式（Ｅ１）乃至式（Ｅ１０）から、電流Ｉ_α，０と電流Ｉ_α，１の差（差分電流ΔＩ_α）は次の式で表すことができる。

ΔＩ_α＝Ｉ_α，１－Ｉ_α，０＝２ｋＶ_{Ｗ［１，１］}Ｖ_Ｘ［１］ （Ｅ１１）

このように、差分電流ΔＩ_αは、電位Ｖ_{Ｗ［１，１］}とＶ_Ｘ［１］の積に応じた値となる。

その後、時刻Ｔ０６－Ｔ０７において、配線ＲＷ［１］の電位は接地電位となり、ノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位は時刻Ｔ０４－Ｔ０５と同様になる。

次に、時刻Ｔ０７－Ｔ０８において、配線ＲＷ［１］の電位が基準電位よりもＶ_Ｘ［１］大きい電位となり、配線ＲＷ［２］の電位が基準電位よりもＶ_Ｘ［２］大きい電位が供給される。これにより、メモリセルＭＣ［１，１］、およびメモリセルＭＣｒｅｆ［１］のそれぞれの容量素子Ｃ１１に電位Ｖ_Ｘ［１］が供給され、容量結合によりノードＮＭ［１，１］およびノードＮＭｒｅｆ［１］の電位がそれぞれＶ_Ｘ［１］上昇する。また、メモリセルＭＣ［２，１］、およびメモリセルＭＣｒｅｆ［２］のそれぞれの容量素子Ｃ１１に電位Ｖ_Ｘ［２］が供給され、容量結合によりノードＮＭ［２，１］およびノードＮＭｒｅｆ［２］の電位がそれぞれＶ_Ｘ［２］上昇する。

ここで、時刻Ｔ０７－Ｔ０８において、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣ［２，１］，１}は、次の式で表すことができる。

Ｉ_{ＭＣ［２，１］，１}＝ｋ（Ｖ_ＰＲ－Ｖ_{Ｗ［２，１］}＋Ｖ_Ｘ［２］－Ｖ_ｔｈ）^２ （Ｅ１２）

すなわち、配線ＲＷ［２］に電位Ｖ_Ｘ［２］を供給することにより、配線ＢＬ［１］からメモリセルＭＣ［２，１］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣ［２，１］}＝Ｉ_{ＭＣ［２，１］，１}－Ｉ_{ＭＣ［２，１］，０}増加する。

また、時刻Ｔ０５－Ｔ０６において、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流Ｉ_{ＭＣｒｅｆ［２］，１}は、次の式で表すことができる。

Ｉ_{ＭＣｒｅｆ［２］，１}＝ｋ（Ｖ_ＰＲ＋Ｖ_Ｘ［２］－Ｖ_ｔｈ）^２ （Ｅ１３）

すなわち、配線ＲＷ［２］に電位Ｖ_Ｘ［２］を供給することにより、配線ＢＬｒｅｆからメモリセルＭＣｒｅｆ［２］のトランジスタＴｒ１２に流れる電流は、ΔＩ_{ＭＣｒｅｆ［２］}＝Ｉ_{ＭＣｒｅｆ［２］，１}－Ｉ_{ＭＣｒｅｆ［２］，０}増加する。

また、配線ＢＬ［１］および配線ＢＬｒｅｆに流れる電流について考える。配線ＢＬｒｅｆには、電流源回路ＣＳから電流Ｉ_Ｃｒｅｆが供給される。また、配線ＢＬｒｅｆを流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣｒｅｆ［１］、［２］へ排出される。配線ＢＬｒｅｆからカレントミラー回路ＣＭへ排出される電流をＩ_ＣＭ，２とすると、次の式が成り立つ。

Ｉ_Ｃｒｅｆ－Ｉ_ＣＭ，２＝Ｉ_{ＭＣｒｅｆ［１］，１}＋Ｉ_{ＭＣｒｅｆ［２］，１} （Ｅ１４）

配線ＢＬ［１］には、電流源回路ＣＳから電流Ｉ_Ｃが供給される。また、配線ＢＬ［１］を流れる電流は、カレントミラー回路ＣＭ、メモリセルＭＣ［１，１］、［２，１］へ排出される。さらに、配線ＢＬ［１］からオフセット回路ＯＦＳＴにも電流が流れる。配線ＢＬ［１］からオフセット回路ＯＦＳＴに流れる電流をＩ_α，２とすると、次の式が成り立つ。

Ｉ_Ｃ－Ｉ_ＣＭ，２＝Ｉ_{ＭＣ［１，１］，１}＋Ｉ_{ＭＣ［２，１］，１}＋Ｉ_α，２ （Ｅ１５）

そして、式（Ｅ１）乃至式（Ｅ８）、および、式（Ｅ１２）乃至式（Ｅ１５）から、電流Ｉ_α，０と電流Ｉ_α，２の差（差分電流ΔＩ_α）は次の式で表すことができる。

ΔＩ_α＝Ｉ_α，２－Ｉ_α，０＝２ｋ（Ｖ_{Ｗ［１，１］}Ｖ_Ｘ［１］＋Ｖ_{Ｗ［２，１］}Ｖ_Ｘ［２］） （Ｅ１６）

このように、差分電流ΔＩ_αは、電位Ｖ_{Ｗ［１，１］}と電位Ｖ_Ｘ［１］の積と、電位Ｖ_{Ｗ［２，１］}と電位Ｖ_Ｘ［２］の積と、を足し合わせた結果に応じた値となる。

その後、時刻Ｔ０８－Ｔ０９において、配線ＲＷ［１］、［２］の電位は接地電位となり、ノードＮＭ［１，１］、［２，１］およびノードＮＭｒｅｆ［１］、［２］の電位は時刻Ｔ０４－Ｔ０５と同様になる。

式（Ｅ９）および式（Ｅ１６）に示されるように、オフセット回路ＯＦＳＴに入力される差分電流ΔＩ_αは、第１のデータ（重み）に対応する電位Ｖ_Ｘと、第２のデータ（入力データ）に対応する電位Ｖ_Ｗの積を足し合わせた結果に応じた値となる。すなわち、差分電流ΔＩ_αをオフセット回路ＯＦＳＴで計測することにより、第１のデータと第２のデータの積和演算の結果を得ることができる。

なお、上記では特にメモリセルＭＣ［１，１］、［２，１］およびメモリセルＭＣｒｅｆ［１］、［２］に着目したが、メモリセルＭＣおよびメモリセルＭＣｒｅｆの数は任意に設定することができる。メモリセルＭＣおよびメモリセルＭＣｒｅｆの行数ｍを任意の数とした場合の差分電流ΔＩαは、次の式で表すことができる。

ΔＩ_α＝２ｋΣ_ｉＶ_{Ｗ［ｉ，１］}Ｖ_Ｘ［ｉ］ （Ｅ１７）

また、メモリセルＭＣおよびメモリセルＭＣｒｅｆの列数ｎを増やすことにより、並列して実行される積和演算の数を増やすことができる。

以上のように、半導体装置ＭＡＣを用いることにより、第１のデータと第２のデータの積和演算を行うことができる。なお、メモリセルＭＣおよびメモリセルＭＣｒｅｆとして図１４に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置ＭＡＣの回路規模の縮小を図ることができる。

半導体装置ＭＡＣをニューラルネットワークにおける演算に用いる場合、メモリセルＭＣの行数ｍは一つのニューロンに供給される入力データの数に対応させ、メモリセルＭＣの列数ｎはニューロンの数に対応させることができる。例えば、図１２（Ａ）に示す中間層ＨＬにおいて半導体装置ＭＡＣを用いた積和演算を行う場合を考える。このとき、メモリセルＭＣの行数ｍは、入力層ＩＬから供給される入力データの数（入力層ＩＬのニューロンの数）に設定し、メモリセルＭＣの列数ｎは、中間層ＨＬのニューロンの数に設定することができる。

なお、半導体装置ＭＡＣを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置ＭＡＣは、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、オートエンコーダ、ボルツマンマシン（制限ボルツマンマシンを含む）などに用いることもできる。

以上のように、半導体装置ＭＡＣを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイＣＡに図１４に示すメモリセルＭＣおよびメモリセルＭＣｒｅｆを用いることにより、演算精度の向上、消費電力の削減、または回路規模の縮小を図ることが可能な集積回路ＩＣを提供することができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態５）
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７に示す。

図１７（Ａ）はテレビであり、筐体９７１、表示部９７３、操作キー９７４、スピーカ９７５、通信用接続端子９７６、光センサ９７７等を有する。表示部９７３にはタッチセンサが設けられ、入力操作を行うこともできる。表示部９７３に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図１７（Ｂ）は情報処理端末であり、筐体９０１、表示部９０２、表示部９０３、センサ９０４等を有する。表示部９０２および表示部９０３は一つの表示パネルから成り、可撓性を有する。また、筐体９０１も可撓性を有し、図示するように折り曲げて使用することができるほか、タブレット端末のように平板状にして使用することもできる。センサ９０４は筐体９０１の形状を感知することができ、例えば、筐体が曲げられたときに表示部９０２および表示部９０３の表示を切り替えることができる。表示部９０２および表示部９０３に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図１７（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、スピーカ９６７、表示部９６５、操作キー９６６、ズームレバー９６８、レンズ９６９等を有する。表示部９６５に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図１７（Ｄ）は、デジタルサイネージであり、大型の表示部９２２を有する。デジタルサイネージは、例えば柱９２１の側面に取り付けられる。表示部９２２に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図１７（Ｅ）は携帯電話機であり、筐体９５１、表示部９５２、操作ボタン９５３、外部接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことができる。また、筐体９０１および表示部９５２は可撓性を有し、図示するように折り曲げて使用することができる。表示部９５２に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図１７（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。表示部９１２に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

１１：画素、１１ａ：画素、１１ｂ：画素、１１ｃ：画素、１１ｄ：画素、１２：ロードライバ、１３：カラムドライバ、１４：回路、１５：カラムドライバ、１６：回路、１０１：トランジスタ、１０２：トランジスタ、１０３：容量素子、１０４：容量素子、１０５：液晶素子、１０６：トランジスタ、１０７：トランジスタ、１０８：トランジスタ、１０９：容量素子、１１０：ＥＬ素子、１１１：トランジスタ、１１５：トランジスタ、１１６：トランジスタ、１１７：容量素子、１２１：配線、１２２：配線、１２３：配線、１２４：配線、１２５：配線、１２６：配線、１２７：共通配線、１２８：共通配線、１２９：共通配線、１３０：配線、２１５：表示部、２２１ａ：走査線駆動回路、２３１ａ：信号線駆動回路、２３２ａ：信号線駆動回路、２４１ａ：共通線駆動回路、５０１：液晶素子、５０２：画素回路、９０１：筐体、９０２：表示部、９０３：表示部、９０４：センサ、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９２１：柱、９２２：表示部、９５１：筐体、９５２：表示部、９５３：操作ボタン、９５４：外部接続ポート、９５５：スピーカ、９５６：マイク、９５７：カメラ、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：表示部、９６６：操作キー、９６７：スピーカ、９６８：ズームレバー、９６９：レンズ、９７１：筐体、９７３：表示部、９７４：操作キー、９７５：スピーカ、９７６：通信用接続端子、９７７：光センサ、４００１：基板、４００５：シール材、４００６：基板、４００８：液晶層、４０１０：トランジスタ、４０１１：トランジスタ、４０１３：液晶素子、４０１４：配線、４０１５：電極、４０１７：電極、４０１８：ＦＰＣ、４０１９：異方性導電層、４０２０：容量素子、４０２１：電極、４０３０：電極層、４０３１：電極層、４０３２：絶縁層、４０３３：絶縁層、４０３５：スペーサ、４０４１：プリント基板、４０４２：集積回路、４１０２：絶縁層、４１０３：絶縁層、４１０４：絶縁層、４１１０：絶縁層、４１１１：絶縁層、４１１２：絶縁層、４１３１：着色層、４１３２：遮光層、４１３３：絶縁層、４５１０：隔壁４５１１：発光層、４５１３：発光素子、４５１４：充填材

Claims (2)

1. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１の容量素子と、第２の容量素子と、表示素子と、を有し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第５のトランジスタのソースまたはドレインの他方は、前記表示素子と電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の他方の電極と電気的に接続され、
   前記第１の容量素子の他方の電極は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第４のトランジスタのソースまたはドレインの一方は、前記第２の容量素子の一方の電極と電気的に接続され、
   前記第６のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのソースまたはドレインの他方と電気的に接続される表示装置。
2. 請求項１において、
   前記第２のトランジスタのソースまたはドレインの他方は、低電位電源線と電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの他方は、高電位電源線と電気的に接続され、
   前記第６のトランジスタのソースまたはドレインの他方は、前記低電位電源線と電気的に接続される表示装置。

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