DE112020003413T5 - Halbleiterbauteil - Google Patents

Halbleiterbauteil Download PDF

Info

Publication number
DE112020003413T5
DE112020003413T5 DE112020003413.5T DE112020003413T DE112020003413T5 DE 112020003413 T5 DE112020003413 T5 DE 112020003413T5 DE 112020003413 T DE112020003413 T DE 112020003413T DE 112020003413 T5 DE112020003413 T5 DE 112020003413T5
Authority
DE
Germany
Prior art keywords
insulating layer
layer
opening
plating layer
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112020003413.5T
Other languages
English (en)
Inventor
Takaaki Yamanaka
Yuki Nakano
Kenji Yamamoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of DE112020003413T5 publication Critical patent/DE112020003413T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0495—Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Ein Halbleiterbauteil umfasst einen Chip, eine Elektrode, die auf dem Chip gebildet ist, eine anorganische Isolierschicht, welche die Elektrode bedeckt und die eine erste Öffnung hat, welche die Elektrode freilegt, eine organische Isolierschicht, welche die anorganische Isolierschicht bedeckt, wobei die organische Isolierschicht eine zweite Öffnung umfasst, welche die erste Öffnung in einem Intervall ausgehend von der ersten Öffnung umgibt, und wobei die organische Isolierschicht eine innere Umfangskante der anorganischen Isolierschicht in einem Bereich zwischen der ersten Öffnung und der zweiten Öffnung freilegt, und eine Ni-Beschichtungsschicht, welche die Elektrode innerhalb der ersten Öffnung bedeckt und die innere Umfangskante der anorganischen Isolierschicht innerhalb der zweiten Öffnung bedeckt.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Halbleiterbauteil.
  • Stand der Technik
  • Patentliteratur 1 (4) offenbart ein Halbleiterbauteil mit einem Halbleitersubstrat, einem Aluminiumfilm (Elektrode), einem Polyimidfilm (organische Isolierschicht) und einem Ni-Beschichtungsfilm (Ni-Beschichtungsschicht). Der Aluminiumfilm ist auf dem Halbleitersubstrat gebildet. Der Polyimidfilm ist auf dem Aluminiumfilm gebildet und hat eine Öffnung, die den Aluminiumfilm freilegt. Der Ni-Beschichtungsfilm ist auf dem Aluminiumfilm gebildet, welcher von der Öffnung des Polyimidfilms freigelegt ist.
  • Zitierliste
  • Patentliteratur
  • Patentliteratur 1: WO 2018/167925 A1
  • Kurzdarstellung der Erfindung
  • Technische Aufgabe
  • Eine organische Isolierschicht hat eine Eigenschaft in ihrer Haftung an Ni gering zu sein. Wenn eine Ni-Beschichtungsschicht auf einer Elektrode gebildet ist, die von einer Öffnung der organischen Isolierschicht freigelegt ist, bildet die Ni-Beschichtungsschicht deswegen eine Lücke, die sich zur Elektrode mit der organischen Isolierschicht erstreckt. Folglich wird eine Verbindung der Ni-Beschichtungsschicht an die Elektrode unzureichend und die Zuverlässigkeit der Ni-Beschichtungsschicht nimmt ab.
  • Eine Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauteil bereit, mit welchem die Zuverlässigkeit einer Ni-Beschichtungsschicht verbessert werden kann in einer Struktur, in der die Ni-Beschichtungsschicht auf einer Elektrode gebildet ist, die von einer Öffnung einer organischen Isolierschicht freigelegt ist.
  • Lösung der Aufgabe
  • Eine Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauteil bereit, mit einem Chip, einer Elektrode, die auf dem Chip gebildet ist, einer anorganischen Isolierschicht, die die Elektrode bedeckt und eine erste Öffnung aufweist, die die Elektrode freilegt, einer organischen Isolierschicht, die die anorganische Isolierschicht bedeckt, die eine zweite Öffnung aufweist, die die erste Öffnung in einem Intervall bzw. Abstand von der ersten Öffnung umgibt, und die eine innere Umfangskante bzw. einen innneren Umfangsrand der anorganischen Isolierschicht in einem Bereich zwischen der ersten Öffnung und der zweiten Öffnung freilegt, und einer Ni-Beschichtungsschicht, die die Elektrode innerhalb der ersten Öffnung bedeckt und die die innere Umfangskante der anorganischen Isolierschicht innerhalb der zweiten Öffnung bedeckt.
  • Gemäß diesem Halbleiterbauteil bedeckt die Ni-Beschichtungsschicht die innere Umfangskante der anorganischen Isolierschicht, welche in ihrer Anhaftung („adhesion“) an Ni im Vergleich zu der organischen Isolierschicht hoch ist. Ein Bereich der Bildung einer Lücke kann dabei weg von der Elektrode befindlich sein und gleichzeitig kann die Bildung der Lücke, die sich zu der Elektrode erstreckt, gehemmt werden. Im Vergleich zu einer Struktur, in der die innere Umfangskante der anorganischen Isolierschicht nicht freigelegt ist, kann der Bereich der Bildung der Lücke mit der organischen Isolierschicht verkleiner werden. Die Zuverlässigkeit der Ni-Beschichtungsschicht kann somit verbessert werden.
  • Das Vorgenannte sowie weitere Zielsetzungen, Eigenschaften und Effekte der vorliegenden Erfindung werden durch die folgende Beschreibung der bevorzugten Ausführungsformen, unter Bezugnahme auf die beigefügten Zeichnungen klargestellt.
  • Figurenliste
    • [1] 1 ist eine Draufsicht auf ein Halbleiterbauteil gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [2] 2 ist eine Schnittansicht, die eine Schnittansicht entlang der in 1 gezeigten Linie II-II zusammen mit einer äußeren Oberflächenbeschichtungsschicht gemäß einem ersten Konfigurationsbeispiel zeigt.
    • [3] 3 ist eine vergrößerte Ansicht eines in 2 gezeigten Bereichs III.
    • [4A] 4A ist eine Darstellung, die zu 3 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht gemäß einem zweiten Konfigurationsbeispielm.
    • [4B] 4B ist eine Darstellung, die zu 3 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht gemäß einem dritten Konfigurationsbeispiel.
    • [4C] 4C ist eine Darstellung, die zu 3 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht gemäß einem vierten Konfigurationsbeispiel.
    • [4D] 4D ist eine Darstellung, die zu 3 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht gemäß einem fünften Konfigurationsbeispiel.
    • [5A] 5A ist eine Schnittansicht zur Beschreibung eines Beispiels eines Herstellungsverfahrens des in 1 gezeigten Halbleiterbauteils.
    • [5B] 5B ist eine Schnittansicht eines Schrittes, der auf den von 5A folgt.
    • [5C] 5C ist eine Schnittansicht eines Schrittes, der auf den von 5B folgt.
    • [5D] 5D ist eine Schnittansicht eines Schrittes, der auf den von 5C folgt.
    • [5E] 5E ist eine Schnittansicht eines Schrittes, der auf den von 5D folgt.
    • [5F] 5F ist eine Schnittansicht eines Schrittes, der auf den von 5E folgt.
    • [5G] 5G ist eine Schnittansicht eines Schrittes, der auf den von 5F folgt.
    • [5H] 5H ist eine Schnittansicht eines Schrittes, der auf den von 5G folgt.
    • [51] 5I ist eine Schnittansicht eines Schrittes, der auf den von 5H folgt.
    • [5J] 5J ist eine Schnittansicht eines Schrittes, der auf den von 5I folgt.
    • [5K] 5K ist eine Schnittansicht eines Schrittes, der auf den von 5J folgt.
    • [5L] 5L ist eine Schnittansicht eines Schrittes, der auf den von 5K folgt.
    • [5M] 5M ist eine Schnittansicht eines Schrittes, der auf den von 5L folgt.
    • [5N] 5N ist eine Schnittansicht eines Schrittes, der auf den von 5M folgt.
    • [50] 50 ist eine Schnittansicht eines Schrittes, der auf den von 5N folgt.
    • [6] 6 ist eine Darstellung, die zu 2 gehört und ist eine Schnittansicht, die ein Halbleiterbauteil gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zusammen mit der äußeren Oberflächenbeschichtungsschicht gemäß einem ersten Konfigurationsbeispiel zeigt.
    • [7] 7 ist eine vergrößerte Ansicht eines in 6 gezeigten Bereichs VII.
    • [8A] 8A ist eine Darstellung, die zu 7 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht gemäß einem zweiten Konfigurationsbeispiel.
    • [8B] 8B ist eine Darstellung, die zu 7 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht gemäß einem dritten Konfigurationsbeispiel.
    • [8C] 8C ist eine Darstellung, die zu 7 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht gemäß einem vierten Konfigurationsbeispiel.
    • [8D] 8D ist eine Darstellung, die zu 7 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht gemäß einem fünften Konfigurationsbeispiel.
    • [9] 9 ist eine Draufsicht auf ein Halbleiterbauteil gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [10] 10 ist eine vergrößerte Ansicht eines in 9 gezeigten Bereichs X.
    • [11] 11 ist eine Schnittansicht entlang der in 10 gezeigten Linie XI-XI.
    • [12] 12 ist eine Schnittansicht entlang der in 9 gezeigten Linie XII-XII.
    • [13] 13 ist eine vergrößerte Ansicht eines in 12 gezeigten Bereichs XIII.
    • [14] 14 ist eine vergrößerte Ansicht eines in 12 gezeigten Bereichs XIV.
    • [15] 15 ist eine Darstellung, die zu 12 gehört und ist eine Schnittansicht eines Halbleiterbauteils gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung.
    • [16] 16 ist eine vergrößerte Ansicht eines in 15 gezeigten Bereichs XVI.
    • [17] 17 ist eine vergrößerte Ansicht eines in 15 gezeigten Bereichs XVII.
    • [18] 18 ist eine Draufsicht in einer Betrachtung von einer Seite eines Halbleitergehäuses, in welches ein Halbleiterbauteil gemäß einer der ersten bis vierten bevorzugten Ausführungsformen aufgenommen ist.
    • [19] 19 ist eine Draufsicht in einer Betrachtung von einer anderen Seite des in 18 gezeigten Halbleitergehäuses.
    • [20] 20 ist eine perspektivische Ansicht des in 18 gezeigten Halbleitergehäuses.
    • [21] 21 ist eine perspektivische Explosionsdarstellung des in 18 gezeigten Halbleitergehäuses.
    • [22] 22 ist eine Schnittansicht entlang einer in 18 gezeigten Linie XXII-XXII.
    • [23] 23 ist ein Schaltplan des in 18 gezeigten Halbleitergehäuses.
  • Beschreibung der Ausführungsformen
  • 1 ist eine Draufsicht auf ein Halbleiterbauteil 1 gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. 2 ist eine Schnittansicht, die eine Schnittansicht entlang einer in 1 gezeigten Linie II-II zusammen mit einer äußeren Oberflächenbeschichtungsschicht 42 gemäß einem ersten Konfigurationsbeispiel zeigt. 3 ist eine vergrößerte Ansicht eines in 2 gezeigten Bereichs III.
  • Bezugnehmend auf die 1 bis 3 besteht in dieser Ausführungsform das Halbleiterbauteil 1 aus einem SiC-Halbleiterbauteil mit einem SiC-Chip 2 (Chip). Der SiC-Chip 2 schließt einen SiC-Einkristall bestehend aus einem sechseckigen Kristall ein. Der SiC-Einkristall, bestehend aus dem sechseckigen Kristall, hat eine Vielzahl von Polytypen umfassend einen 2H (sechseckingen) SiC-Einkristall, einen 4H-SiC-Einkristall, einen 6H-SiC-Einkristall usw. Obwohl der SiC-Chip 2 in dieser Ausführungsform aus einem 4H-SiC-Einkristall besteht, schließt das andere Polytypen nicht aus.
  • Der SiC-Chip 2 ist in einer rechteckigen Parallelepipedform gebildet. Der SiC-Chip 2 hat eine erste Hauptoberfläche 3 auf einer Seite, eine zweite Hauptoberfläche 4 auf einer anderen Seite und Seitenoberflächen 5A, 5B, 5C und 5D, welche die erste Hauptoberfläche 3 und die zweite Hauptoberfläche 4 verbinden. Die erste Hauptoberfläche 3 und die zweite Hauptoberfläche 4 sind in einer Betrachtung in einer Draufsich in einer Normalenrichtung Z zu der Draufsicht (hiernach einfach als „Draufsicht“ bezeichnet in viereckigen Formen gebildet (Quadratformen in dieser Ausführungsform).
  • Eine Dicke des SiC-Chips 2 darf nicht kleiner sein als 40 µm und nicht größer sein als 300 µm. Die Dicke des SiC-Chips 2 darf nicht geringer sein als 40 µm und nicht größer sein als 100 µm, nicht geringer sein als 100 µm und nicht größer sein als 150 µm, nicht geringer sein als 150 µm und nicht größer sein als 200 µm, nicht geringer sein als 200 µm und nicht größer sein als 250 µm oder nicht geringer sein als 250 µm und nicht größer sein als 300 µm. Die Dicke des SiC-Chips 2 ist vorzugsweise nicht geringer als 60 µm und nicht größer als 150 µm.
  • Die erste Hauptoberfläche 3 und die zweite Hauptoberfläche 4 sind entlang der c-Ebenen des SiC-Einkristalls angeordnet. Die erste Hauptoberfläche 3 ist entlang einer Siliziumebne ((0001)-Ebene) des SiC-Einkristalls angeorndet und die zweite Hauptoberfläche 4 ist entlang einer Kohlenstoffebene ((000-1)-Ebene) des SiC-Einkristalls angeordnet. Die zweite Hauptoberfläche 4 kann aus einer rauen Oberfläche mit Schleifspuren und/oder Glühspuren bestehen. Eine Glühspur ist eine Laserbestrahlungsspur. Die zweite Hauptoberfläche 4 kann eine ohmsche Oberfläche mit Glühspuren sein.
  • Die erste Hauptoberfläche 3 und die zweite Hauptoberfläche 4 können eine vordefinierte Abwinkelung haben und können an der Abwinkelung in einer vordefinierte Richtung bezüglich der c- Ebenen des SiC-Einkristalls geneigt sein. Die Abwinkelungsrichtung ist vorzugsweise eine a-Achsenrichtung ([11-20] Richtung) des SiC-Einkristalls. Die Abwinkelung ist vorzugsweise ein Winkel, der nicht weniger als 0° und nicht mehr als 10° in der Abwinkelungsrichtung geneigt ist. Die Abwinkelung kann nicht weniger als 0° und nicht mehr als 6° betragen. Die Abwinkelung kann nicht weniger als 0° und nicht mehr als 2° betragen, nicht weniger als 2° und nicht mehr als 4°, oder nicht weniger als 4° und nicht mehr als 6° betragen.
  • Vorzugsweise geht die Abwinkelung über 0° hinaus und ist nicht größer als 4,5°. Die Abwinkelung kann nicht kleiner als 3° und nicht größer als 4,5° sein. In diesem Fall ist die Abwinkelung vorzugsweise nicht kleiner als 3° und nicht größer 3,5° oder nicht kleiner als 3,5° und nicht größer als 4° . Die Abwinkelung kann nicht weniger als 1,5° und nicht mehr als 3° betragen. In diesem Fall ist die Abwinkelung vorzugsweise nicht kleiner als 1,5° und nicht größer als 2° oder nicht kleiner als 2° und nicht größer als 2,5°.
  • Die Seitenoberflächen 5Abis 5D umfassen die erste Seitenoberfläche 5A, die zweite Seitenoberfläche 5B, die dritte Seitenoberfläche 5C und die vierte Seitenoberfläche 5D. Die erste Seitenoberfläche 5A und die zweite Seitenoberfläche 5B erstrecken sich entlang einer ersten Richtung X und stehen sich in einer zweiten Richtung Y, die die erste Richtung X kreuzt, gegenüber. Die dritte Seitenoberfläche 5C und die vierte Seitenoberfläche 5D erstrecken sich entlang der zweiten Richtung Y und stehen sich in der ersten Richtung X gegenüber. Insbesondere ist die zweite Richtung Y senkrecht zu der ersten Richtung X.
  • Die erste Seitenoberfläche 5A und die zweite Seitenoberfläche 5B sind durch a-Ebenen des SiC-Einkristalls gebildet. Die erste Seitenoberfläche 5A und die zweite Seitenoberfläche 5B können geneigte Oberflächen sein, die, wenn die Normalenrichtung Z als Basis genommen wird, gegenüber einer c-Achsenrichtung ( [0001] Richtung) des SiC-Einkristalls in Bezug zu der Normalenrichtung Z geneigt sind. Die erste Seitenoberfläche 5A und die zweite Seitenoberfläche 5B können in einem Winkel entsprechend der Abwinkelung in Bezug auf die Normalenrichtung Z geneigt sein, wenn die Normalenrichtung Z auf 0° gesetzt ist. Der Winkel entsprechend der Abwinkelung kann gleich der Abwinkelung sein oder kann ein Winkel sein der 0° übersteigt und kleiner als die Abwinkelung ist.
  • Die dritte Seitenoberfläche 5C und die vierte Seitenoberfläche 5D sind durch die m-Ebenen des SiC-Einkristalls gebildet. Die dritte Seitenoberfläche 5C und die vierte Seitenoberfläche 5D erstrecken sich als Flächen entlang der Normalenrichtung Z. Insbesondere sind die dritte Seitenoberfläche 5C und die vierte Seitenoberfläche 5D im Wesentlichen senkrecht zu der ersten Hauptoberfläche 3 und der zweiten Hauptoberfläche 4 gebildet.
  • Die Seitenoberflächen 5A bis 5D können aus Spaltflächen oder Grundflächen bestehen. Eine Länge der Seitenoberflächen 5A bis 5D kann nicht kleiner als 0,1 mm und nicht größer als 10 mm sein. Vorzugsweise beträgt die Länge der Seitenoberflächen 5A bis 5D nicht weniger als 0,5 mm und nicht mehr als 2,5 mm.
  • In dieser Ausführungsform hat der SiC-Chip 2 eine laminierte Struktur, die ein SiC-Substrat 6 eines n+-Typs und eine SiC-Epitaxieschicht 7 eines n-Typs umfasst. Die zweite Hauptoberfläche 4 und Teile der Seitenoberflächen 5A bis 5D des SiC-Chips 2 sind durch das SiC-Substrat 6 gebildet. Die erste Hauptoberfläche 3 und Teile der Seitenoberflächen 5A bis 5D des SiC-Chips 2 sind durch SiC-Epitaxieschichten 7 gebildet.
  • Eine n-Typ-Verunreinigungskonzentration der SiC-Epitaxieschicht 7 ist geringer als eine n-Typ-Verunreinigungskonzentration des SiC-Substrats 6. Die n-Typ-Verunreinigungskonzentration des SiC-Substrats 6 kann nicht geringer als 1,0×1011 cm-3 und nicht größer als 1,0×1021 cm-3 sein. Die n-Typ-Verunreinigungskonzentration der SiC-Epitaxieschicht 7 kann nicht geringer als 1,0×1011 cm-3 und nicht größer als 1,0×1018 cm-3 sein.
  • Eine Dicke des SiC-Substrats 6 darf nicht geringer als 40 µm und nicht größer als 250 µm sein. Die Dicke des SiC-Substrats 6 darf nicht geringer als 40 µm und nicht größer als 100 µm sein, nicht geringer als 100 µm und nicht größer als 150 µm, nicht geringer als 150 µm und nicht größer als 200 µm oder nicht geringer als 200 µm und nicht größer als 250 µm sein. Die Dicke des SiC-Substrats 6 ist vorzugsweise nicht geringer als 40 µm und nicht größer als 150 µm. Durch Ausdünnung des SiC-Substrats 6 kann ein Widerstandswert des SiC-Substrats 6 reduziert werden.
  • Eine Dicke der SiC-Epitaxieschicht 7 darf nicht geringer als 1 µm und nicht größer als 50 µm sein. Die Dicke der SiC-Epitaxieschicht 7 darf nicht geringer als 1 µm und nicht größer als 5 µm, nicht geringer als 5 µm und nicht größer als 10 µm, nicht geringer als 10 µm und nicht größer als 15 µm, nicht geringer als 15 µm und nicht größer als 20 µm, nicht geringer als 20 µm und nicht größer als 30 µm, nicht geringer als 30 µm und nicht größer als 40 µm oder nicht geringer als 40 µm und nicht größer als 50 µm sein. Die Dicke der SiC-Epitaxieschicht 7 ist vorzugsweise nicht geringer als 5 µm und nicht größer als 15 µm.
  • Der SiC-Chip 2 umfasst einen aktiven Bereich 8 und einen Außenbereich 9. Der aktive Bereich 8 ist ein Bereich, der eine SBD (Schottky-Diode) als ein Beispiel für eine funktionale Vorrichtung (Diode) umfasst. In einer Draufsicht ist der aktive Bereich 8 in Intervallen einwärts von den Seitenoberflächen 5A bis 5D in einem zentralen Teil des SiC-Chips 2 gebildet. In einer Draufsicht ist der aktive Bereich 8 in einer vierseitigen Form, deren vier Seiten parallel zu den Seitenoberflächen 5A bis 5D verlaufen, gebildet.
  • Der Außenbereich 9 ist ein Bereich außerhalb des aktiven Bereichs 8. Der Außenbereich 9 ist in einem Bereich zwischen den Seitenoberflächen 5A bis 5D und dem aktiven Bereich 8 gebildet. Der Außenbereich 9 ist in einer ringförmigen Form (insbesondere einer endlosen Form) gebildet, welche in einer Draufsicht den aktiven Bereich 8 umgibt.
  • Das Halbleiterbauteil 1 umfasst einen Diodenbereich 10 des n-Typs, der in einem Oberflächenschichtbereich der ersten Hauptoberfläche 3 in dem aktiven Bereich 8 gebildet ist. Der Diodenbereich 10 ist in einem zentralen Teil der ersten Hauptoberfläche 3 gebildet. Eine flächige Form des Diodenbereichs 10 ist beliebig. Der Diodenbereich 10 kann in einer vierseitigen Form mit vier Seiten, die in einer Draufsicht parallel zu den Seitenoberflächen 5A bis 5D verlaufen, gebildet sein.
  • In dieser Ausführungsform ist der Diodenbereich 10 gebildet, indem ein Bereich der SiC-Epitaxieschicht 7 genutzt wird. Eine n-Typ-Verunreinigungskonzentration des Diodenbereichs 10 ist gleich der n-Typ-Verunreinigungskonzentration der SiC-Epitaxieschicht 7. Die n-Typ-Verunreinigungskonzentration des Diodenbereichs 10 kann die n-Typ-Verunreinigungskonzentration der SiC-Epitaxieschicht 7 übersteigen. In diesem Fall ist der Diodenbereich 10 durch Einführung einer n-Typ-Verunreinigung in einen Oberflächenschichtbereich der SiC-Epitaxieschicht 7 gebildet.
  • Ein Schutzbereich 11, der eine p-Typ-Verunreinigung umfasst, ist in einem Oberflächenschichtbereich der ersten Hauptoberfläche 3 in dem Außenbereich 9 gebildet. Die p-Typ-Verunreinigung des Schutzbereichs 11 kann nicht aktiviert oder aktiviert sein. Der Schutzbereich 11 ist als Band gebildet, welches sich in einer Draufsicht entlang des Diodenbereichs 10 erstreckt. Insbesondere ist der Schutzbereich 11 in einer ringförmigen Form (insbesondere einer endlosen Form) gebildet, welche in einer Draufsicht den Diodenbereich 10 umgibt.
  • Der Schutzbereich 11 ist dabei gebildet als ein Schutzringbereich. Der Schutzbereich 11 definiert den aktiven Bereich 8 (Diodenbereich 10) . Eine flächige Form des aktiven Bereichs 8 (Diodenbereich 10) ist durch eine flächige Form des Schutzbereichs 11 angepasst. Der Schutzbereich 11 kann in einer polygonalen ringförmigen Form oder einer kreisförmigen ringförmigen Form in einer Draufsicht gebildet sein.
  • Das Halbleiterbauteil 1 umfasst eine Hauptoberflächenisolierschicht 12, die auf der ersten Hauptoberfläche 3 gebildet ist. Die Hauptoberflächenisolierschicht 12 kann eine laminierte Struktur aufweisen, die eine Siliziumoxidschicht und eine Siliziumnitridschicht umfasst. Die Hauptoberflächenisolierschicht 12 kann eine einschichtige Struktur bestehend aus einer Siliziumoxidschicht oder einer Siliziumnitridschicht umfassen. In dieser Ausführungsform hat die Hauptoberflächenisolierschicht 12 eine einschichtige Struktur bestehend aus einer Siliziumoxidschicht.
  • Die Hauptoberflächenisolierschicht 12 umfasst eine Kontaktöffnung 13, welche den Diodenbereich 10 freilegt. Die Kontaktöffnung 13 legt auch eine innere Umfangskante des Schutzbereichs 11 frei. Eine flächige Form der Kontaktöffnung 13 ist beliebig. Die Kontaktöffnung 13 kann in einer vierseitigen Form, deren vier Seiten in einer Draufsicht parallel zu den Seitenoberflächen 5A bis 5D verlaufen, abgegrenzt sein.
  • Eine Umfangskante der Hauptoberflächenisolierschicht 12 ist von den Seitenoberflächen 5A bis 5D freigelegt. In dieser Ausführungsform ist die Umfangskante der Hauptoberflächenisolierschicht 12 mit den Seitenoberflächen 5A bis 5D zusammenhängend. Die Umfangskante der Hauptoberflächenisolierschicht 12 kann in Intervallen einwärts von den Seitenoberflächen 5A bis 5D gebildet sein. In diesem Fall legt die Hauptoberflächenisolierschicht 12 einen Bereich der ersten Hauptoberfläche 3, welche in dem Außenbereich 9 angeordnet ist, frei.
  • Eine Dicke der Hauptoberflächenisolierschicht 12 darf nicht geringer als 0,1 µm und nicht größer als 10 µm sein. Die Dicke der Hauptoberflächenisolierschicht 12 darf nicht geringer als 0,1 µm und nicht größer als 1 µm, nicht geringer als 1 µm und nicht größer als 2 µm, nicht geringer als 2 µm und nicht größer als 4 µm, nicht geringer als 4 µm und nicht größer als 6 µm, nicht geringer als 6 µm und nicht größer als 8 µm oder nicht geringer als 8 µm und nicht größer als 10 µm sein. Die Dicke der Hauptoberflächenisolierschicht 12 ist vorzugsweise nicht geringer als 0,5 µm und nicht größer als 5 µm.
  • Das Halbleiterbauteil 1 umfasst eine erste Hauptoberflächenelektrode 21 (Elektrode), die auf der ersten Hauptoberfläche 3 gebildet ist. Die erste Hauptoberflächenelektrode 21 ist mit dem Diodenbereich 10 und dem Schutzbereich 11 innerhalb der Kontaktöffnung 13 verbunden. Die erste Hauptoberflächenelektrode 21 wird von der Kontaktöffnung 13 auf die Hauptoberflächenisolierschicht 12 geleitet. Eine Umfangskante der ersten Hauptoberflächenelektrode 21 ist in Intervallen einwärts von den Seitenoberflächen 5A bis 5D auf der Hauptoberflächenisolierschicht 12 gebildet. Die erste Hauptoberflächenelektrode 21 legt damit einen Umfangskantenbereich der Hauptoberflächenisolierschicht 12 frei.
  • Eine Dicke T1 der ersten Hauptoberflächenelektrode 21 darf nicht geringer als 10 µm und nicht größer als 100 µm sein. Die Dicke T1 darf nicht geringer als 10 µm und nicht größer als 20 µm, nicht geringer als 20 µm und nicht größer als 40 µm, nicht geringer als 40 µm und nicht größer als 60 µm, nicht geringer als 60 µm und nicht größer als 80 µm oder nicht geringer als 80 µm und nicht größer als 100 µm sein. Die Dicke T1 ist vorzugsweise nicht geringer als 20 µm und nicht größer als 60 µm.
  • Insbesondere hat die erste Hauptoberflächenelektrode 21 eine laminierte Struktur, die eine Barrierenelektrode 22 und eine Hauptelektrode 23 umfasst, welche in dieser Reihenfolge auf der Seite der ersten Hauptoberfläche 3 geschichtet sind. Die Barrierenelektrode 22 ist als Film entlang der ersten Hauptoberfläche 3 und der Hauptoberflächenisolierschicht 12 gebildet. Die Barrierenelektrode 22 bildet mit dem Diodenbereich 10 einen Schottky-Übergang. Dabei wird die SBD, welche die erste Hauptoberflächenelektrode 21 als Anode und den Diodenbereich 10 als Kathode aufweist, gebildet. Das heißt, die erste Hauptoberflächenelektrode 21 ist eine Anodenelektrode der SBD.
  • Die Barrierenelektrode 22 kann zumindest eine von einer Ti-Schicht, einer Pd-Schicht, einer Cr-Schicht, einer V-Schicht, einer Mo-Schicht, einer W-Schicht, einer Pt-Schicht und einer Ni-Schicht umfassen. Eine Dicke der Barrierenelektrode 22 darf nicht geringer sein als 0,01 µm und nicht größer sein als 1 µm. Die Dicke der Barrierenelektrode 22 darf nicht geringer als 0,01 µm und nicht größer als 0, 1 µm, nicht geringer als 0,1 µm und nicht größer als 0,2 µm, nicht geringer als 0,2 µm und nicht größer als 0,4 µm, nicht geringer als 0,4 µm und nicht größer als 0, 6 µm, nicht geringer als 0, 6 µm und nicht größer als 0,8 µm oder nicht geringer als 0,8 µm und nicht größer als 1 µm sein.
  • Die Hauptelektrode 23 ist als Film auf der Barrierenelektrode 22 gebildet. Die Hauptelektrode 23 bedeckt die gesamte Fläche der Hauptoberfläche der Barrierenelektrode 22. Die Hauptelektrode 23 besteht aus einer Al-basierten Metallschicht. Insbesondere umfasst die Hauptelektrode 23 zumindest eine von einer puren Al-Schicht (eine Al-Schicht umfassend Al mit einer Reinheit von nicht weniger als 99%), einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht und einer AlSiCu-Legierungsschicht.
  • Die Hauptelektrode 23 kann eine laminierte Struktur haben, in welcher zwei oder mehr von einer puren Al-Schicht, einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht und einer AlSiCu-Legierungsschicht in einer beliebigen Reihenfolge aufgeschichtet sind. Die Hauptelektrode 23 kann aus einer einschichtigen Struktur bestehend aus einer puren Al-Schicht, einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht oder einer AlSiCu-Legierungsschicht bestehen. Die Hauptelektrode 23 hat vorzugsweise eine einschichtige Struktur bestehend aus einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht oder einer AlSiCu-Legierungsschicht.
  • Eine Dicke der Hauptelektrode 23 übersteigt die Dicke der Barrierenelektrode 22. Die Dicke der Hauptelektrode 23 darf nicht geringer als 10 µm und nicht größer als 100 µm sein. Die Dicke der Hauptelektrode 23 darf nicht geringer als 10 µm und nicht größer als 20 µm, nicht geringer als 20 µm und nicht größer als 40 µm, nicht geringer als 40 µm und nicht größer als 60 µm, nicht geringer als 60 µm und nicht größer als 80 µm oder nicht geringer als 80 µm und nicht größer als 100 µm sein. Die Dicke der Hauptelektrode 23 ist vorzugsweise nicht geringer als 20 µm und nicht größer als 60 µm. Da die Dicke der Barrierenelektrode 22 extrem klein ist im Vergleich zu der Dicke der Hauptelektrode 23, ist die Dicke T1 der ersten Hauptoberflächenelektrode 21 an die Dicke der Hauptelektrode 23 angenähert.
  • Das Halbleiterbauteil 1 umfasst eine Isolierschicht 24, die die erste Hauptoberflächenelektrode 21 über der ersten Hauptoberfläche 3 bedeckt. In 1 ist die Isolierschicht 24 schraffiert gezeigt. Insbesondere ist die Isolierschicht 24 auf der Hauptoberflächenisolierschicht 12 gebildet. Eine Umfangskante der Isolierschicht 24 ist in Intervallen einwärts von den Seitenoberflächen 5A bis 5D gebildet. Die Isolierschicht 24 legt dabei einen Umfangskantenbereich der Hauptoberflächenisolierschicht 12 frei.
  • Die Umfangskante der Isolierschicht 24 grenzt mit den Seitenoberflächen 5A bis 5D eine Sägestraße 25 ab. Durch die Sägestraße 25 wird es unnötig, die Isolierschicht 24 physisch zu schneiden, wenn man das Halbleiterbauteil 1 von einem Wafer ausschneidet. Das Halbleiterbauteil 1 kann dabei leichtgängig von dem Wafer ausgeschnitten werden und gleichzeitig kann ein Abblättern und eine Schädigung der Isolierschicht 24 gehemmt werden. Folglich können Schutzobjekte, wie etwa der SiC-Chip 2, die erste Hauptoberflächenelektrode 21 usw., in angemessener Weise, durch die Isolierschicht 24 geschützt werden.
  • Eine Breite der Sägestraße 25 darf nicht geringer sein als 1 µm und nicht größer sein als 25 µm. Die Breite der Sägestraße 25 ist eine Breite in einer Richtung, die senkrecht zu einer Richtung, in der die Sägestraße 25 sich ausbreitet, verläuft. Die Breite der Sägestraße 25 darf nicht geringer als 1 µm und nicht größer als 5 µm, nicht geringer als 5 µm und nicht größer als 10 µm, nicht geringer als 10 µm und nicht größer als 15 µm, nicht geringer als 15 µm und nicht größer als 20 µm oder nicht weniger als 20 µm und nicht größer als 25 µm sein.
  • Die Isolierschicht 24 hat eine Pad-Öffnung 26, die die erste Hauptoberflächenelektrode 21 freilegt. Die Pad-Öffnung 26 legt die erste Hauptoberflächenelektrode 21 innerhalb eines Bereichs, der in einer Draufsicht durch die Kontaktöffnung 13 umgeben ist, frei. Die Pad-Öffnung 26 kann in einer Draufsicht von der Kontaktöffnung 13 in einem Bereich außerhalb der Kontaktöffnung 13 umgeben sein. Eine flächige Form der Pad-Öffnung 26 ist beliebig. Die Pad-Öffnung 26 kann in einer vierseitigen Form, deren vier Seiten in einer Draufsicht parallel zu den Seitenoberflächen 5A bis 5D verlaufen, gebildet sein.
  • Insbesondere hat die Isolierschicht 24 eine laminierte Struktur, die eine anorganische Isolierschicht 30 und eine organische Isolierschicht 31 umfasst, welche in dieser Reihenfolge auf die Seite des SiC-Chips 2 geschichtet sind. Die anorganische Isolierschicht 30 ist als Film entlang der Hauptoberflächenisolierschicht 12 und der ersten Hauptoberflächenelektrode 21 gebildet. Die anorganische Isolierschicht 30 umfasst eine erste Innenwand 32 und eine erste Außenwand 33. Die erste Innenwand 32 der anorganischen Isolierschicht 30 grenzt eine erste Öffnung 34 ab, welche einen Bereich der ersten Hauptoberflächenelektrode 21 freilegt. Die erste Öffnung 34 bildet einen Bereich der Pad-Öffnung 26.
  • Die erste Öffnung 34 ist innerhalb eines Bereichs, der in einer Draufsicht von der Kontaktöffnung 13 umgeben ist, abgegrenzt. Die erste Öffnung 34 kann in einer Draufsicht die Kontaktöffnung 13 von außerhalb der Kontaktöffnung 13 umgeben. Eine flächige Form der ersten Öffnung 34 ist beliebig. Die erste Öffnung 34 kann in einer vierseitigen Form, deren vier Seiten in einer Draufsicht parallel zu den Seitenoberflächen 5A bis 5D verlaufen, abgegrenzt sein.
  • Die erste Außenwand 33 der anorganischen Isolierschicht 30 ist in Intervallen einwärts von den Seitenoberflächen 5A bis 5D gebildet und legt einen Umfangskantenbereich der Hauptoberflächenisolierschicht 12 frei. Die anorganische Isolierschicht 30 grenzt mit den Seitenoberflächen 5A bis 5D einen Bereich der Sägestraße 25 ab. Die erste Außenwand 33 kann in einer vierseitigen Form, deren vier Seiten in einer Draufsicht parallel zu den Seitenoberflächen 5A bis 5D verlaufen, gebildet sein.
  • Ein Winkel, den die erste Innenwand 32 (erste Außenwand 33) innerhalb der anorganischen Isolierschicht 30 mit einer Hauptoberfläche der ersten Hauptoberflächenelektrode 21 bildet, darf nicht weniger als 30° und nicht mehr als 90° betragen. Der Winkel, den die erste Innenwand 32 (erste Außenwand 33) innerhalb der anorganischen Isolierschicht 30 mit der Hauptoberfläche der ersten Hauptoberflächenelektrode 21 bildet, beträgt vorzugsweise nicht weniger als 45° und nicht mehr als 90°. Der Winkel der ersten Innenwand 32 (erste Außenwand 33) ist definiert durch einen Winkel, den eine gerade Linie, die einen unteren Endbereich und einen oberen Endbereich der ersten Innenwand 32 (erste Außenwand 33) verbindet, mit einer Hauptoberfläche der ersten Hauptoberflächenelektrode 21 bildet.
  • Die anorganische Isolierschicht 30 hat eine Eigenschaft eine hohe Adhäsion an Ni aufzuweisen. Die anorganische Isolierschicht 30 umfasst zumindest eine von einer Siliziumoxidschicht und einer Siliziumnitridschicht. Die anorganische Isolierschicht 30 kann eine laminierte Struktur haben, die eine Siliziumoxidschicht und eine Siliziumnitridschicht umfasst, die in dieser Reihenfolge auf die Seite des SiC-Chips 2 geschichtet sind. Die anorganische Isolierschicht 30 kann eine einschichtige Struktur bestehend aus einer Siliziumoxidschicht oder einer Siliziumnitridschicht umfassen. Die anorganische Isolierschicht 30 umfasst vorzugsweise ein isolierendes Material, welches sich von der Hauptoberflächenisolierschicht 12 unterscheidet. In dieser Ausführungsform hat die anorganische Isolierschicht 30 eine einschichtige Struktur bestehend aus einer Siliziumnitridschicht.
  • Eine Dicke T2 der anorganischen Isolierschicht 30 ist vorzugsweise geringer als die Dicke T1 der ersten Hauptoberflächenelektrode 21 (T2 < T1) . Die Dicke T2 darf nicht geringer als 0,1 µm und nicht größer als 10 µm sein. Die Dicke T2 darf nicht geringer als 0,1 µm und nicht größer als 1 µm, nicht geringer als 1 µm und nicht größer als 2 µm, nicht geringer als 2 µm und nicht größer als 4 µm, nicht geringer als 4 µm und nicht größer als 6 µm, nicht geringer als 6 µm und nicht größer als 8 µm oder nicht geringer als 8 µm und nicht größer als 10 µm sein. Die Dicke T2 ist vorzugsweise nicht geringer als 1 µm und nicht größer als 5 um. Die Dicke T2 ist besonders bevorzugt nicht geringer als 1 µm und nicht größer als 2 µm.
  • Die organische Isolierschicht 31 ist als Film auf der anorganischen Isolierschicht 30 gebildet. Die organische Isolierschicht 31 umfasst eine zweite Innenwand 35 und eine zweite Außenwand 36. Die zweite Innenwand 35 der organischen Isolierschicht 31 grenzt eine zweite Öffnung 37, welche einen Bereich der ersten Hauptoberflächenelektrode 21 freilegt, ab. In dieser Ausführungsform ist die zweite Innenwand 35 in einer gebogenen Form gebildet, die zu der Seite der anorganischen Isolierschicht 30 hin herabgedrückt ist.
  • Bezugnehmend auf 3 steht die zweite Öffnung 37 in Verbindung mit der ersten Öffnung 34 der anorganischen Isolierschicht 30 und bildet mit der ersten Öffnung 34 die Pad-Öffnung 26. Die zweite Öffnung 37 ist innerhalb eines Bereichs, der von der Kontaktöffnung 13 in einer Draufsicht umgeben ist, abgegrenzt. Die zweite Öffnung 37 kann in einer Draufsicht die Kontaktöffnung 13 von außerhalb der Kontaktöffnung 13 umgeben. Eine flächige Form der zweiten Öffnung 37 ist beliebig. Die zweite Öffnung 37 kann in einer vierseitigen Form, deren vier Seiten in einer Draufsicht parallel zu den Seitenoberflächen 5A bis 5D verlaufen, abgegrenzt sein.
  • Die zweite Öffnung 37 umgibt die erste Öffnung 34 in einem Intervall von der ersten Öffnung 34 und legt einen Bereich der anorganischen Isolierschicht 30 frei. Insbesondere legt die organische Isolierschicht 31 einen Bereich der Hauptoberfläche der anorganischen Isolierschicht 30 als eine innere Umfangskante 38 in einem Bereich zwischen der ersten Öffnung 34 und der zweiten Öffnung 37 frei.
  • Eine Breite W der inneren Umfangskante 38 der anorganischen Isolierschicht 30 kann 0 µm übersteigen und darf nicht größer als 10 µm sein. Die Breite W darf 0 µm übersteigen, aber nicht größer als 1 µm sein, oder darf nicht geringer als 1 µm und nicht größer als 2 µm, nicht geringer als 2 µm und nicht größer als 4 µm, nicht geringer als 4 µm und nicht größer als 6 µm, nicht geringer als 6 µm und nicht größer als 8 µm oder nicht geringer als 8 µm und nicht größer als 10 µm sein. Die Breite W ist vorzugsweise nicht geringer als 1 µm und nicht größer als 5 µm. Obwohl die Breite W beliebig ist, ist die Breite vorzugsweise nicht größer als die Dicke T2 der anorganischen Isolierschicht 30 (W ≤ T2) . Die Breite W ist besonders bevorzugt nicht kleiner als 1 µm und nicht größer als 2 µm.
  • In dieser Ausführungsform ist die zweite Außenwand 36 in einer gebogenen Form gebildet, die zu der Seite der anorganischen Isolierschicht 30 hin herabgedrückt ist. Die zweite Außenwand 36 ist auf der anorganischen Isolierschicht 30 in Intervallen einwärts von den Seitenoberflächen 5A bis 5D gebildet und grenzt mit den Seitenoberflächen 5Abis 5D einen Bereich der Sägestraße 25 ab. Die organische Isolierschicht 31 legt dabei den Umfangskantenbereich der Hauptoberflächenisolierschicht 12 frei. Die zweite Außenwand 36 kann in einer vierseitigen Form, deren vier Seiten in einer Draufsicht parallel zu den Seitenoberflächen 5A bis 5D verlaufen, ausgebildet sein.
  • Die zweite Außenwand 36 der organischen Isolierschicht 31 kann die erste Außenwand 33 der anorganischen Isolierschicht 30 kreuzen und kann auf der Hauptoberflächenisolierschicht 12 gebildet sein. In diesem Fall ist die Sägestraße 25 durch die zweite Außenwand 36 der organischen Isolierschicht 31 abgegrenzt.
  • Ein Winkel, den die zweite Innenwand 35 (zweite Außenwand 36) der organischen Isolierschicht 31 innerhalb der organischen Isolierschicht 31 mit der Hauptoberfläche der anorganischen Isolierschicht 30 bildet, darf nicht geringer als 30° und nicht größer als 90° sein. Der Winkel, den die zweite Innenwand 35 (zweite Außenwand 36) innerhalb der organischen Isolierschicht 31 mit der Hauptoberfläche der anorganischen Isolierschicht 30 bildet, ist vorzugsweise nicht geringer als 45° und geringer bzw. größer als 90°. Der Winkel der zweiten Innenwand 35 (zweite Außenwand 36) ist durch einen Winkel definiert, den eine gerade Linie, welche einen unteren Endbereich und einen oberen Endbereich der zweiten Innenwand 35 (zweite Außenwand 36) verbindet, mit einer Hauptoberfläche der anorganischen Isolierschicht 30 bildet.
  • Die organische Isolierschicht 31 hat die Eigenschaft eine geringe Adhäsion an Ni aufzuweisen im Vergleich zu der anorganischen Isolierschicht 30. Die organische Isolierschicht 31 umfasst ein lichtempfindliches Harz von negativem Typ oder positivem Typ. Die organische Isolierschicht 31 kann zumindest eines von einem Polyimid, einem Polyamid und einem Polybenzoxazol umfassen. In dieser Ausführungsform umfasst die organische Isolierschicht 31 ein Polyimid.
  • Die organische Isolierschicht 31 hat vorzugsweise eine Dicke T3, die die Dicke T2 der anorganischen Isolierschicht 30 übersteigt (T2 < T3). Ein Verhältnis von T3/T2 der Dicke T3 der organischen Isolierschicht 31 in Bezug zu der Dicke T2 der anorganischen Isolierschicht 30 kann 1 übersteigen, aber nicht größer als 10 sein. Das Verhältnis T3/T2 kann 1 übersteigen und darf nicht größer als 2 oder nicht geringer als 2 und nicht größer als 4, nicht geringer als 4 und nicht größer als 6, nicht geringer als 6 und nicht größer als 8 oder nicht geringer als 8 und nicht größer als 10 sein. Das Verhältnis T3/T2 ist vorzugsweise nicht kleiner als 2 und nicht größer als 6.
  • Die Dicke T3 darf nicht geringer als 1 µm und nicht größer als 50 µm sein. Die Dicke T3 darf nicht geringer als 1 µm und nicht größer als 10 µm, nicht geringer als 10 µm und nicht größer als 20 µm, nicht geringer als 20 µm und nicht größer als 30 µm, nicht geringer als 30 µm und nicht größer als 40 µm oder nicht geringer als 40 µm und nicht größer als 50 µm sein. Die Dicke T3 ist vorzugsweise nicht geringer als 5 µm und nicht größer als 30 µm.
  • Das Halbleiterbauteil 1 umfasst einen rauen Oberflächenbereich 39, der auf einer freigelegten Oberfläche der ersten Hauptoberflächenelektrode 21 gebildet ist, welche von der Pad-Öffnung 26 (erste Öffnung 34 der anorganischen Isolierschicht 30) freigelegt ist. Der raue Oberflächenbereich 39 umfasst eine Vertiefung, die in einem Bereich direkt unter der ersten Innenwand 32 der anorganischen Isolierschicht 30 gebildet ist. Dabei umfasst die erste Innenwand 32 der anorganischen Isolierschicht 30 einen Bereich, der über den rauen Oberflächenbereich 39 überhängt.
  • Das Halbleiterbauteil 1 umfasst eine Pad-Elektrode 40, die innerhalb der Pad-Öffnung 26 gebildet ist. Die Pad-Elektrode 40 umfasst eine Ni-Beschichtungsschicht 41, die auf der ersten Hauptoberflächenelektrode 21 innerhalb der Pad-Öffnung 26 gebildet ist. Die Ni-Beschichtungsschicht 41 bedeckt die erste Hauptoberflächenelektrode 21 innerhalb der ersten Öffnung 34 und bedeckt die innere Umfangskante 38 der anorganischen Isolierschicht 30 innerhalb der zweiten Öffnung 37. Die Ni-Beschichtungsschicht 41 hat eine äußere Oberfläche, die einem Intervall zu der Seite der ersten Hauptoberflächenelektrode 21 von einer Hauptoberfläche der organischen Isolierschicht 31 (Isolierschicht 24) gebildet ist. In dieser Ausführungsform bedeckt die Ni-Beschichtungsschicht 41 die organische Isolierschicht 31 innerhalb der zweiten Öffnung 37.
  • Bezugnehmend auf 3 umfasst die Ni-Beschichtungsschicht 41 einen ersten Bereich 41A, der die erste Hauptoberflächenelektrode 21 bedeckt und einen zweiten Bereich 41B, der die innere Umfangskante 38 der anorganischen Isolierschicht 30 bedeckt. Der erste Bereich 41A der Ni-Beschichtungsschicht 41 füllt den rauen Oberflächenbereich 39 und bedeckt die erste Hauptoberflächenelektrode 21 innerhalb der ersten Öffnung 34. Der erste Bereich 41A bedeckt die gesamte Fläche der ersten Innenwand 32 der anorganischen Isolierschicht 30 und steht von einem Öffnungsende der ersten Öffnung 34 zu einem Öffnungsende der zweiten Öffnung 37 hinaus. Der erste Bereich 41Ahat einen ersten Verbindungsbereich, der zu der ersten Innenwand 32 der anorganischen Isolierschicht 30 verbunden ist und erstreckt sich in einer Dickenrichtung der anorganischen Isolierschicht 30.
  • Der zweite Bereich 41B der Ni-Beschichtungsschicht 41 wird von dem ersten Bereich 41A zu der Seite der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37 geleitet. Der zweite Bereich 41B ist in einer gekrümmten Form gebildet, die auf die organische Isolierschicht 31 gerichtet ist, wobei das Öffnungsende der ersten Öffnung 34 als Startpunkt dient.
  • Der zweite Bereich 41B bedeckt die innere Umfangskante 38 der anorganischen Isolierschicht 30 innerhalb der zweiten Öffnung 37. Der zweite Bereich 41B liegt dabei über die innere Umfangskante 38 der anorganischen Isolierschicht 30 hinweg gegenüber der ersten Hauptoberflächenelektrode 21. Der zweite Bereich 41B hat einen zweiten Verbindungsbereich, der mit der Hauptoberfläche der anorganischen Isolierschicht 30 verbunden ist und sich in einer Breitenrichtung der anorganischen Isolierschicht 30 erstreckt.
  • In dieser Ausführungsform bedeckt der zweite Bereich 41B weiterhin die zweite Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37. Der zweite Bereich 41B bedeckt einen Bereich an der Seite der anorganischen Isolierschicht 30 in Bezug auf einen Zwischenbereich der zweiten Innenwand 35 der organischen Isolierschicht 31. Mit anderen Worten bedeckt der zweite Bereich 41B die organische Isolierschicht 31 derart, dass eine freigelegte Fläche der zweiten Innenwand 35 (organische Isolierschicht 31) eine versteckte Fläche der zweiten Innenwand 35 (organische Isolierschicht 31) überschreitet. Die Ni-Beschichtungsschicht 41 ist somit so geformt, dass der erste Bereich 41A und der zweite Bereich 41B in das Öffnungsende der ersten Öffnung 34 von zwei verschiedenen Seiten eingreifen.
  • Die Ni-Beschichtungsschicht 41 hat eine Dicke T4, die die Dicke T2 der anorganischen Isolierschicht 30 übersteigt (T2 < T4). Die Dicke T4 ist geringer als die Dicke T3 der organischen Isolierschicht 31 (T4 < T3). Die Dicke T4 übersteigt einen Wert, der aus einer Addition der Breite W der inneren Umfangskante 38 und der Dicke T2 der anorganischen Isolierschicht 30 resultiert (T2+W) (T2+W < T4) . Dies ist eine Bedingung, durch welche die Ni-Beschichtungsschicht 41 die zweite Innenwand 35 der organischen Isolierschicht 31 berührt. Die Dicke T4 ist definiert durch eine Dicke der Ni-Beschichtungsschicht 41, die gegründet ist auf der Hauptoberfläche der ersten Hauptoberflächenelektrode 21.
  • Ein Verhältnis T4/T2 der Dicke T4 der Ni-Beschichtungsschicht 41 in Bezug auf die Dicke T2 der anorganischen Isolierschicht 30 kann 1 übersteigen, aber nicht größer als 5 sein. Das Verhältnis T4/T2 kann 1 übersteigen, darf aber nicht größer als 2 sein oder darf nicht kleiner als 2 und nicht größer als 3, nicht kleiner als 3 und nicht größer als 4 oder nicht kleiner als 4 und nicht größer als 5 sein.
  • Die Dicke T4 darf nicht kleiner als 0,1 µm und nicht größer als 15 µm sein. Die Dicke T4 darf nicht kleiner als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 3 µm, nicht kleiner als 3 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 9 µm, nicht kleiner als 9 µm und nicht größer als 12 µm oder nicht kleiner als 12 µm und nicht größer als 15 µm sein. Die Dicke T4 ist vorzugsweise nicht geringer als 2 µm und nicht größer als 8 µm.
  • Die Pad-Elektrode 40 umfasst die äußere Oberflächenbeschichtungsschicht 42, die aus einem Metallmaterial besteht, das sich von dem der Ni-Beschichtungsschicht 41 unterscheidet, und bedeckt die äußere Oberfläche der Ni-Beschichtungsschicht 41 innerhalb der zweiten Öffnung 37. Die äußere Oberflächenbeschichtungsschicht 42 hat eine Dicke T5, die geringer ist als die Dicke T4 der Ni-Beschichtungsschicht 41 (T5 < T4). Die äußere Oberflächenbeschichtungsschicht 42 bedeckt die zweite Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37.
  • Die äußere Oberflächenbeschichtungsschicht 42 hat eine Terminaloberfläche 42A, die extern über ein leitendes Bondingmaterial (zum Beispiel Lot) verbunden werden muss. Die Terminaloberfläche 42A ist an der Seite der Ni-Beschichtungsschicht 41 in Bezug auf die Hauptoberfläche der organischen Isolierschicht 31 (Öffnungsende der zweiten Öffnung 37) angeordnet. Die äußere Oberflächenbeschichtungsschicht 42 legt dabei einen Bereich der zweiten Innenwand 35 der organischen Isolierschicht 31 frei.
  • In dieser Ausführungsform hat die äußere Oberflächenbeschichtungsschicht 42 eine laminierte Struktur, die eine Pd-Beschichtungsschicht 43 und eine Au-Beschichtungsschicht 44 umfasst, welche in dieser Reihenfolge auf der Seite der Ni-Beschichtungsschicht 41 geschichtet sind. Die Pd-Beschichtungsschicht 43 ist als Film entlang der äußeren Oberfläche der Ni-Beschichtungsschicht 41 gebildet. Die Pd-Beschichtungsschicht 43 bedeckt die Ni-Beschichtungsschicht 41 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin von dem Öffnungsende der zweiten Öffnung 37. Die Pd-Beschichtungsschicht 43 bedeckt die zweite Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37.
  • Die Pd-Beschichtungsschicht 43 hat eine Dicke, die kleiner ist als die Dicke T4 der Ni-Beschichtungsschicht 41. Die Dicke der Pd-Beschichtungsschicht 43 darf nicht geringer als 0,01 µm und nicht größer als 1 µm sein. Die Dicke der Pd-Beschichtungsschicht 43 darf nicht geringer als 0,01 µm und nicht größer als 0,1 µm, nicht geringer als 0,1 µm und nicht größer als 0,2 µm, nicht geringer als 0,2 µm und nicht größer als 0,4 µm, nicht geringer als 0,4 µm und nicht größer als 0,6 µm, nicht geringer als 0,6 µm und nicht größer als 0,8 µm oder nicht geringer als 0,8 µm und nicht größer als 1 µm sein.
  • Die Au-Beschichtungsschicht 44 ist als Film entlang einer äußeren Oberfläche der Pd-Beschichtungsschicht 43 gebildet. Die Au-Beschichtungsschicht 44 bedeckt die Pd-Beschichtungsschicht 43 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin von dem Öffnungsende der zweiten Öffnung 37. Die Au-Beschichtungsschicht 44 bedeckt die zweite Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37.
  • Die Au-Beschichtungsschicht 44 hat eine Dicke, die kleiner ist als die Dicke T4 der Ni-Beschichtungsschicht 41. Die Dicke der Au-Beschichtungsschicht 44 darf nicht geringer als 0,01 µm und nicht größer als 1 µm sein. Die Dicke der Au-Beschichtungsschicht 44 darf nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner als 0,2 µm und nicht größer als 0,4 µm, nicht kleiner als 0,4 µm und nicht größer als 0, 6 µm, nicht kleiner als 0, 6 µm und nicht größer als 0,8 µm oder nicht kleiner als 0,8 µm und nicht größer als 1 µm sein.
  • Die äußere Oberflächenbeschichtungsschicht 42 kann jede der verschiedenen Konfigurationen, die in den 4A bis 4D gezeigt sind, einnehmen.
  • 4A ist eine Darstellung, die zu 3 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht 42 gemäß einem zweiten Konfigurationsbeispiel. Im Folgenden sollen Teile, die sich der äußeren Oberflächenbeschichtungsschicht 42 gemäß dem ersten Konfigurationsbeispiel unterscheiden, beschrieben werden.
  • Bezugnehmend auf 4A hat in dieser Ausführungsform die äußere Oberflächenbeschichtungsschicht 42 eine einschichtige Struktur bestehend aus einer Au-Beschichtungsschicht 44. Die Au-Beschichtungsschicht 44 ist als Film entlang der äußeren Oberfläche der Ni-Beschichtungsschicht 41 gebildet. Die Au-Beschichtungsschicht 44 bedeckt die Ni-Beschichtungsschicht 41 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin von dem Öffnungsende der zweiten Öffnung 37 aus. Die Au-Beschichtungsschicht 44 bedeckt die zweite Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37.
  • 4B ist eine Darstellung, die zu 3 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht 42 gemäß einem dritten Konfigurationsbeispiel. Im Folgenden sollen Teile, die sich von der äußeren Oberflächenbeschichtungsschicht 42 gemäß dem ersten Konfigurationsbeispiel unterscheiden, beschrieben werden.
  • Bezugnehmend auf 4B hat in dieser Ausführungsform die äußere Oberflächenbeschichtungsschicht 42 eine einschichtige Struktur bestehend aus der Pd-Beschichtungsschicht 43. Die Pd-Beschichtungsschicht 43 ist als Film entlang der äußeren Oberfläche der Ni-Beschichtungsschicht 41 gebildet. Die Pd-Beschichtungsschicht 43 bedeckt die Ni-Beschichtungsschicht 41 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin von dem Öffnungsende der zweiten Öffnung 37 aus. Die Pd-Beschichtungsschicht 43 bedeckt die zweite Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37.
  • 4C ist eine Darstellung, die zu 3 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht 42 gemäß einem vierten Konfigurationsbeispiel. Im Folgenden sollen Bereiche bzw. Teile, die sich von der äußeren Oberflächenbeschichtungsschicht 42 gemäß dem ersten Konfigurationsbeispiel unterscheiden, beschrieben werden.
  • Bezugnehmend auf 4C hat in dieser Ausführungsform die äußere Oberflächenbeschichtungsschicht 42 eine einschichtige Struktur bestehend aus einer Ag-Beschichtungsschicht 45. Die Ag-Beschichtungsschicht 45 ist als Film entlang der äußeren Oberfläche der Ni-Beschichtungsschicht 41 gebildet. Die Ag-Beschichtungsschicht 45 bedeckt die Ni-Beschichtungsschicht 41 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin von dem Öffnungsende der zweiten Öffnung 37 aus. Die Ag-Beschichtungsschicht 45 bedeckt die zweite Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37.
  • Die Ag-Beschichtungsschicht 45 hat eine Dicke, die kleiner ist als die Dicke T4 der Ni-Beschichtungsschicht 41. Die Dicke der Ag-Beschichtungsschicht 45 darf nicht weniger als 0,01 µm und nicht mehr als 1 µm betragen. Die Dicke der Ag-Beschichtungsschicht 45 darf nicht weniger als 0,01 µm und nicht mehr als 0,1 µm, nicht weniger als 0,1 µm und nicht mehr als 0,2 µm, nicht weniger als 0,2 µm und nicht mehr als 0,4 µm, nicht weniger als 0,4 µm und nicht mehr als 0, 6 µm, nicht weniger als 0,6 µm und nicht mehr als 0,8 µm oder nicht weniger als 0,8 µm und nicht mehr als 1 µm betragen.
  • 4D ist eine Darstellung, die zu 3 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht 42 gemäß einem fünften Konfigurationsbeispiel. Im Folgenden sollen Bereiche, die sich von der äußeren Oberflächenbeschichtungsschicht 42 gemäß dem ersten Konfigurationsbeispiel unterscheiden, beschrieben werden.
  • Bezugnehmend auf 4D, hat die äußere Oberflächenbeschichtungsschicht 42 eine laminierte Struktur, die die Pd-Beschichtungsschicht 43, die Au-Beschichtungsschicht 44 und die Ag-Beschichtungsschicht 45 umfasst, welche in dieser Reihenfolge auf der Seite der Ni-Beschichtungsschicht 41 geschichtet sind.
  • Die Pd-Beschichtungsschicht 43 ist als Film entlang der äußeren Oberfläche der Ni-Beschichtungsschicht 41 gebildet. Die Pd-Beschichtungsschicht 43 bedeckt die Ni-Beschichtungsschicht 41 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin von dem Öffnungsende der zweiten Öffnung 37. Die Pd-Beschichtungsschicht 43 bedeckt die zweite Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37.
  • Die Au-Beschichtungsschicht 44 ist als Film entlang der äußeren Oberfläche der Pd-Beschichtungsschicht 43 gebildet. Die Au-Beschichtungsschicht 44 bedeckt die Pd-Beschichtungsschicht 43 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin von dem Öffnungsende der zweiten Öffnung 37. Die Au-Beschichtungsschicht 44 bedeckt die zweite Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37.
  • Die Ag-Beschichtungsschicht 45 ist als Film entlang der äußeren Oberfläche der Au-Beschichtungsschicht 44 gebildet. Die Ag-Beschichtungsschicht 45 bedeckt die Au-Beschichtungsschicht 44 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin von dem Öffnungsende der zweiten Öffnung 37 aus. Die Ag-Beschichtungsschicht 45 bedeckt die zweite Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37.
  • Bezugnahmend wieder auf 2, umfasst das Halbleiterbauteil 1 eine zweite Hauptoberflächenelektrode 46, die auf der zweiten Hauptoberfläche 4 gebildet ist. Die zweite Hauptoberflächenelektrode 46 bedeckt eine gesamte Fläche der zweiten Hauptoberfläche 4. Die zweite Hauptoberflächenelektrode 46 bildet mit der zweiten Hauptoberfläche 4 einen ohmschen Kontakt. Die zweite Hauptoberflächenelektrode 46 ist als Kathodenelektrode der SBD gebildet.
  • Die zweite Hauptoberflächenelektrode 46 umfasst zumindest eine von einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht und einer Ag-Schicht. Die zweite Hauptoberflächenelektrode 46 kann eine laminierte Struktur umfassen, in welcher zumindest zwei von einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht und einer Ag-Schicht in irgendeiner Reihenfolge geschichtet sind. Die zweite Hauptoberflächenelektrode 46 kann eine einschichtige Struktur bestehend aus einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht und einer Ag-Schicht umfassen. Die zweite Hauptoberflächenelektrode 46 umfasst vorzugsweise eine Ti-Schicht als ohmsche Elektrode. In dieser Ausführungsform hat die zweite Hauptoberflächenelektrode 46 eine laminierte Struktur, die eine Ti-Schicht, eine Ni-Schicht, eine Pd-Schicht, eine Au-Schicht und eine Ag-Schicht umfasst, welche in dieser Reihenfolge auf der Seite der zweiten Hauptoberfläche 4 geschichtet sind.
  • 5A bis 50 sind Schnittansichten zur Beschreibung eines Beispiels eines Herstellungsverfahrens des in 1 gezeigten Halbleiterbauteils.
  • Bezugnehmend auf 5A wird zunächst ein SiC-Epitaxiewafer 50 vorbereitet, welcher eine Basis des SiC-Chips 2 werden soll. Der SiC-Epitaxiewafer 50 hat eine laminierte Struktur, die einen SiC-Wafer 51 und eine SiC-Epitaxieschicht 52 umfasst. Der SiC-Wafer 51 ist eine Basis des SiC-Substrats 6. Die SiC-Epitaxieschicht 52 ist eine Basis der SiC-Epitaxieschicht 7. Die SiC-Epitaxieschicht 52 wird dadurch gebildet, das SiC von einer Hauptoberfläche des SiC-Wafers 51 epitaktisch wächst.
  • Der SiC-Epitaxiewafer 50 hat eine erste Wafer-Hauptoberfläche 53 auf einer Seite und eine zweite Wafer-Hauptoberfläche 54 auf einer anderen Seite. Die erste Wafer-Hauptoberfläche 53 und die zweite Wafer-Hauptoberfläche 54 gehören jeweils zu der ersten Hauptoberfläche 3 und der zweiten Hauptoberfläche 4 des SiC-Chips 2.
  • Eine Vielzahl von Vorrichtungsbereichen 55, die jeweils zu dem Halbleiterbauteil 1 gehören, und planmäßige Schnittlinien 56, die die Vielzahl von Vorrichtungsbereichen 55 abgrenzen, sind in dem SiC-Epitaxiewafer 50 eingelassen. In 5A ist ein einziger Vorrichtungsbereich 55 gezeigt, und eine Darstellung von anderen Bereichen ist weggelassen (hiernach gilt dasselbe für die 5B bis 50) . Die Vielzahl von Vorrichtungsbereichen 55 ist in einer Matrix entlang der ersten Richtung X und der zweiten Richtung Y eingelassen. Die planmäßigen Schnittlinien 56 sind in einem Gitter, welches sich in der ersten Richtung X und in der zweiten Richtung Y erstreckt, eingelassen.
  • Als Nächstes wird, bezugnehmend auf 5B, ein Hauptbereich der funktionalen Vorrichtung in jedem Vorrichtungsbereich 55 gebildet. In dieser Ausführungsform ist oder sind selektiv n-Typ-Verunreinigungen und/oder p-Typ-Verunreinigungen in die Oberflächenschichtbereiche der ersten Wafer-Hauptoberfläche 53 eingeführt, um den Diodenbereich 10 vom n-Typ und den Schutzbereich 11 vom p-Typ zu bilden. Die n-Typ-Verunreinigung und/oder die p-Typ-Verunreinigung ist oder sind in die Oberflächenschichtbereiche der ersten Wafer-Hauptoberfläche 53 durch ein Ionenimplantationsverfahren über eine Ionenimplantationsmaske (nicht gezeigt) eingeführt.
  • Im Folgenden wird, bezugnehmend auf 5C, die Hauptoberflächenisolierschicht 12 auf der ersten Wafer-Hauptoberfläche 53 gebildet. Die Hauptoberflächenisolierschicht 12 kann über ein CVD (chemische Gasphasenabscheidung) Verfahren und/oder ein Oxidationsbehandlungsverfahren (zum Beispiel ein thermisches Oxidationsbehandlungsverfahren) gebildet werden.
  • Darauffolgend wird, bezugnehmend auf 5D, eine Stoppmaske 57 mit einem vorbestimmten Muster auf der Hauptoberflächenisolierschicht 12 gebildet. Die Stoppmaske 57 legt einen Bereich der Hauptoberflächenisolierschicht 12 frei, in welchem die Kontaktöffnung 13 gebildet werden soll und andere Bereiche bedeckt. Als Nächstes werden nicht notwendige Bereiche bzw. Teile der Hauptoberflächenisolierschicht 12 durch ein Ätzverfahren über die Stoppmaske 57 entfernt. Das Ätzverfahren kann ein nasses Ätzverfahren und/oder ein trockenes Ätzverfahren sein. Die Kontaktöffnung 13 ist dabei in der Hauptoberflächenisolierschicht 12 gebildet.
  • Als Nächstes wird, bezugnehmend auf 5E, eine Basiselektrodenschicht 58, welche die Basis für die erste Hauptoberflächenelektrode 21 werden soll, auf der Hauptoberflächenisolierschicht 12 gebildet. Die Basiselektrodenschicht 58 hat eine laminierte Struktur, die die Barrierenelektrode 22 und die Hauptelektrode 23 umfasst, welche in dieser Reihenfolge auf der Seite der Hauptoberflächenisolierschicht 12 gebildet sind. Die Barrierenelektrode 22 und die Hauptelektrode 23 können durch ein Sputterverfahren und/oder ein Gasphasenabscheidungsverfahren gebildet werden.
  • Als Nächstes wird, bezugnehmend auf 5F, eine Stoppmaske 59 mit einem vorbestimmten Muster auf der Basiselektrodenschicht 58 gebildet. Die Stoppmaske 59 legt einen Bereich auf der Basiselektrodenschicht 58 frei, in welchem die erste Hauptoberflächenelektrode 21 gebildet werden soll und bedeckt andere Bereiche. Als Nächstes werden nicht notwendige Bereiche der Basiselektrodenschicht 58 durch ein Ätzverfahren über die Stoppmaske 59 entfernt. Das Ätzverfahren kann ein nasses Ätzverfahren und/oder ein trockenes Ätzverfahrensein. Die erste Hauptoberflächenelektrode 21 wird dabei auf der Hauptoberflächenisolierschicht 12 gebildet.
  • Als Nächstes wird, bezugnehmend auf 5G, die anorganische Isolierschicht 30 auf der Hauptoberflächenisolierschicht 12 derart geformt, so dass sie die erste Hauptoberflächenelektrode 21 bedeckt. In dieser Ausführungsform hat die anorganische Isolierschicht 30 eine einschichtige Struktur bestehend aus einer Siliziumnitridschicht. Die anorganische Isolierschicht 30 kann eine laminierte Struktur aufweisen, welche eine Siliziumoxidschicht und eine Siliziumnitridschicht umfasst, die in dieser Reihenfolge auf der Seite des SiC-Epitaxiewafers 50 geschichtet sind. Die anorganische Isolierschicht 30 kann durch ein CVD-Verfahren gebildet werden.
  • Nachfolgend wird, bezugnehmend auf 5H, eine Stoppmaske 60 mit einem vorbestimmten Muster auf der anorganischen Isolierschicht 30 gebildet. Die Stoppmaske 60 legt Bereiche der anorganischen Isolierschicht 30 frei, in welchen die erste Öffnung 34 und die Sägestraße 25 gebildet werden sollen, und bedeckt andere Bereiche.
  • Als Nächstes werden nicht notwendige Bereiche der anorganischen Isolierschicht 30 durch ein Ätzverfahren über die Stoppmaske 60 entfernt. Das Ätzverfahren kann ein nasses Ätzverfahren und/oder ein trockenes Ätzverfahren sein. Die erste Öffnung 34, die die erste Hauptoberflächenelektrode 21 freilegt und die Sägestraßen 25, welche sich in einem Gitter entlang der planmäßigen Schnittlinien 56 erstrecken, werden dabei in der anorganischen Isolierschicht 30 gebildet.
  • Als Nächstes wird, bezugnehmend auf 51, die organische Isolierschicht 31 auf der Hauptoberflächenisolierschicht 12 derart gebildet, dass sie die erste Hauptoberflächenelektrode 21 und die anorganische Isolierschicht 30 bedeckt. Die organische Isolierschicht 31 wird dadurch gebildet, dass ein Polyimid als Beispiel für ein lichtempfindliches Harz auf der Seite der ersten Wafer-Hauptoberfläche 53 gestrichen wird.
  • Als Nächstes wird, bezugnehmend auf 5J, die organische Isolierschicht 31 freigelegt und danach in einem Muster, welches zu der zweiten Öffnung 37 und den Sägestraßen 25 gehört, ausgebaut. Die zweite Öffnung 37, welche die erste Hauptoberflächenelektrode 21 freilegt und die Sägestraßen 25, die sich in einem Gitter entlang der planmäßigen Schnittlinien 56 erstrecken, werden dabei in der organischen Isolierschicht 31 gebildet.
  • Die zweite Öffnung 37 der organischen Isolierschicht 31 wird derart gebildet, dass sie die erste Öffnung 34 der anorganischen Isolierschicht 30 in einem Intervall von der ersten Öffnung 34 umgibt. Die organische Isolierschicht 31, welche die innere Umfangskante 38 der anorganischen Isolierschicht 30 in dem Bereich zwischen der ersten Öffnung 34 und der zweiten Öffnung 37 freilegt, wird dabei gebildet.
  • Als Nächstes wird, bezugnehmend auf 5K, der raue Oberflächenbereich 39 in einem Bereich der ersten Hauptoberflächenelektrode 21, welcher von der ersten Öffnung 34 und der zweiten Öffnung 37 freigelegt ist, gebildet. Der raue Oberflächenbereich 39 wird durch ein Zinkatbehandlungsverfahren (Zinksubstitutionsbehandlungsverfahren) auf dem freigelegten Bereich der ersten Hauptoberflächenelektrode 21 gebildet.
  • Als Nächstes wird, bezugnehmend auf 5L, die Ni-Beschichtungsschicht 41 auf einem Bereich der ersten Hauptoberflächenelektrode 21, welcher von der ersten Öffnung 34 und der zweiten Öffnung 37 freigelegt ist, gebildet. Die Ni-Beschichtungsschicht 41 wird dadurch geformt, dass ein Film von Ni von der ersten Hauptoberflächenelektrode 21 aus durch ein Galvanisierungsverfahren oder ein stromloses Beschichtungsverfahren (stromloses Beschichtungsverfahren in dieser Ausführungsform) gebildet wird. Die Ni-Beschichtungsschicht 41, welche die erste Hauptoberflächenelektrode 21 innerhalb der ersten Öffnung 34 bedeckt und welche die innere Umfangskante 38 der anorganischen Isolierschicht 30 innerhalb der zweiten Öffnung 37 bedeckt, wird dadurch geformt. Die spezifische Struktur der Ni-Beschichtungsschicht 41 ist wie oben beschrieben und eine Beschreibung dessen soll deswegen weggelassen werden.
  • Als Nächstes wird, bezugnehmend auf 5M, die äußere Oberflächenbeschichtungsschicht 42 auf der äußeren Oberfläche der Ni-Beschichtungsschicht 41 innerhalb der zweiten Öffnung 37 gebildet. Die äußere Oberflächenbeschichtungsschicht 42 umfasst zumindest eine von einer Pd-Beschichtungsschicht 43, eine Au-Beschichtungsschicht 44 und eine Ag-Beschichtungsschicht 45. Die äußere Oberflächenbeschichtungsschicht 42 wird dadurch gebildet, dass Filme eines bestimmten Materials von Pd, Au und Ag von der ersten Hauptoberflächenelektrode 21 aus durch ein Galvanisierungsverfahren oder ein stromloses Beschichtungsverfahren (stromloses Beschichtungsverfahren in dieser Ausführungsform) gebildet werden.
  • Als Nächstes wird, bezugnehmend auf 5N, der SiC-Epitaxiewafer 50 auf eine gewünschte Dicke ausgedünnt, indem die zweite Wafer-Hauptoberfläche 54 geschliffen wird. Die zweite Wafer-Hauptoberfläche 54 kann durch ein CMP (chemisch-mechanisches Polieren)-Verfahren geschliffen werden. Nach dem Schleifschritt der zweiten Wafer-Hauptoberfläche 54 kann eine Glühbehandlung Bezug auf die zweite Wafer-Hauptoberfläche 54 durchgeführt werden. Die Glühbehandlung kann durch ein Laserbestrahlungsverfahren durchgeführt werden. Die zweite Wafer-Hauptoberfläche 54 (zweite Hauptoberfläche 4) wird dabei zu einer ohmschen Oberfläche.
  • Als Nächstes wird, bezugnehmend auf 50, die zweite Hauptoberflächenelektrode 46 auf der zweiten Wafer-Hauptoberfläche 54 gebildet. Die zweite Hauptoberflächenelektrode 46 kann über ein Sputterverfahren, ein Gasphasenabscheidungsverfahren und/oder ein Beschichtungsverfahren gebildet werden. Danach wird der SiC-Epitaxiewafer 50 geschnitten oder entlang der Sägestraßen 25 gespalten, um die Vielzahl von Halbleiterbauteilen 1 auszuschneiden. Das Halbleiterbauteil 1 wird durch Schritte, welche die obigen umfassen, hergestellt.
  • Wie oben beschrieben, umfasst das Halbleiterbauteil 1 den SiC-Chip 2, die erste Hauptoberflächenelektrode 21, die anorganische Isolierschicht 30, die organische Isolierschicht 31, und die Ni-Beschichtungsschicht 41. Die erste Hauptoberflächenelektrode 21 wird auf dem SiC-Chip 2 gebildet. Die anorganische Isolierschicht 30 bedeckt die erste Hauptoberflächenelektrode 21 und hat eine erste Öffnung 34, welche die erste Hauptoberflächenelektrode 21 freilegt. Die organische Isolierschicht 31 bedeckt die anorganische Isolierschicht 30, hat eine zweite Öffnung 37, welche die erste Öffnung 34 in einem Intervall von der ersten Öffnung 34 umgibt, und legt die innere Umfangskante 38 der anorganischen Isolierschicht 30 in dem Bereich zwischen der ersten Öffnung 34 und der zweiten Öffnung 37 frei. Die Ni-Beschichtungsschicht 41 ist mit der ersten Hauptoberflächenelektrode 21 innerhalb der ersten Öffnung 34 verbunden und bedeckt die innere Umfangskante 38 der anorganischen Isolierschicht 30 innerhalb der zweiten Öffnung 37.
  • Die anorganische Isolierschicht 30 hat die Eigenschaft, eine hohe Adhäsion an Ni aufzuweisen, und andererseits hat die organische Isolierschicht 31 die Eigenschaft, eine geringe Adhäsion im Vergleich der anorganischen Isolierschicht 30 an Ni aufzuweisen. Deswegen bildet die Ni-Beschichtungsschicht 41 zum Beispiel, wenn die anorganische Isolierschicht 30 nicht vorhanden ist oder die organische Isolierschicht 31 bündig mit der anorganischen Isolierschicht 30 gebildet ist, mit der organischen Isolierschicht 31 eine Lücke, die sich zu der ersten Hauptoberflächenelektrode 21 erstreckt. Folglich wird die Verbindung der Ni-Beschichtungsschicht 41 mit der ersten Hauptoberflächenelektrode 21 unzureichend und die Zuverlässigkeit der Ni-Beschichtungsschicht 41 nimmt ab.
  • Deswegen wird mit dem Halbleiterbauteil 1 eine Struktur übernommen, in der die organische Isolierschicht 31 gebildet wird, welche die innere Umfangskante 38 der anorganischen Isolierschicht 30 freilegt, die die Eigenschaft hat, in ihrer Adhäsion an Ni hoch zu sein, und die Ni-Beschichtungsschicht 41 bedeckt die innere Umfangskante 38 der anorganischen Isolierschicht 30. In diesem Fall bildet die Ni-Beschichtungsschicht 41 mit der anorganischen Isolierschicht 30, den ersten Verbindungsbereich, der sich in der Dickenrichtung der anorganischen Isolierschicht 30 erstreckt und den zweiten Verbindungsbereich, der sich in der Breitenrichtung der anorganischen Isolierschicht 30 erstreckt.
  • Ein Bereich der Bildung der Lücke kann dabei weg von der ersten Hauptoberflächenelektrode 21 positioniert sein und gleichzeitig kann die Bildung der Lücke, welche sich zu der ersten Hauptoberflächenelektrode 21 erstreckt, in angemessener Weise gehemmt werden. Außerdem kann im Vergleich zu einem Fall, in welchem die innere Umfangskante 38 der anorganischen Isolierschicht 30 nicht vorhanden ist, der Bereich der Bildung der Lücke mit der organischen Isolierschicht 31 verkleinert werden. Die Zuverlässigkeit der Ni-Beschichtungsschicht 41 kann dadurch verbessert werden.
  • Mit dem Halbleiterbauteil 1 bedeckt der zweite Bereich 41B der Ni-Beschichtungsschicht 41 den Bereich an der Seite der anorganischen Isolierschicht 30 in Bezug auf den Zwischenbereich der zweiten Innenwand 35 der organischen Isolierschicht 31. Mit anderen Worten bedeckt der zweite Bereich 41B der Ni-Beschichtungsschicht 41 die organische Isolierschicht 31, so dass die versteckte Fläche der zweiten Innenwand 35 (organische Isolierschicht 31) kleiner ist als die freigelegte Fläche der zweiten Innenwand 35 (organische Isolierschicht 31). Entsprechend einer solchen Ni-Beschichtungsschicht 41 kann der Bereich der Bildung der Lücke in angemessener Weise verkleinert bzw. reduziert werden.
  • Das Halbleiterbauteil 1 umfasst ferner die äußere Oberflächenbeschichtungsschicht 42, welche die äußere Oberfläche der Ni-Beschichtungsschicht 41 bedeckt. Gemäß einer solchen Struktur wird die Bildung der Lücke zwischen der organischen Isolierschicht 31 und der Ni-Beschichtungsschicht 41 gehemmt und deswegen kann ein Eindringen einer Beschichtungslösung in die Lücke gehemmt werden. Eine abnormale Filmbildung der äußeren Oberflächenbeschichtungsschicht 42, mit der Lücke als Startpunkt, kann dabei verhindert werden. Dementsprechend kann ein Verbindungsabbruch der Ni-Beschichtungsschicht 41, wegen der abnormalen Filmbildung der äußeren Oberflächenbeschichtungsschicht 42, gehemmt werden und gleichzeitig kann ein Abblättern (Verbindungsabbruch) der äußeren Oberflächenbeschichtungsschicht 42 gehemmt werden.
  • Insbesondere kann die äußere Oberflächenbeschichtungsschicht 42 zumindest eine von der Pd-Beschichtungsschicht 43, der Au-Beschichtungsschicht 44 und der Ag-Beschichtungsschicht 45 umfassen. Ein Verbindungsabbruch der Ni-Beschichtungsschicht 41, wegen abnormaler Filmbildung der Pd-Beschichtungsschicht 43, der Au-Beschichtungsschicht 44 und der Ag-Beschichtungsschicht 45 kann deswegen gehemmt werden. Gleichzeitig kann ein Abblättern (Verbindungsabbruch) der Pd-Beschichtungsschicht 43, der Au-Beschichtungsschicht 44 und der Ag-Beschichtungsschicht 45 gehemmt werden.
  • 6 ist eine Darstellung, die zu 2 gehört und ist eine Schnittsansicht, die ein Halbleiterbauteil 61 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zusammen mit der äußeren Oberflächenbeschichtungsschicht 42 gemäß des ersten Konfigurationsbeispiels zeigt. 7 ist eine vergrößerte Ansicht des in 6 gezeigten Bereichs VII. Im Folgenden sollen Strukturen, die zu den Strukturen, die für das Halbleiterbauteil 1 beschrieben sind, mit den gleichen Bezugszeichen versehen werden und eine Beschreibung hiervon soll weggelassen werden.
  • Bezugnehmend auf die 6 und 7 legt die organische Isolierschicht 31 die innere Umfangskante 38 der anorganischen Isolierschicht 30 in dem Bereich zwischen der ersten Öffnung 34 und der zweiten Öffnung 37 frei. Obwohl die Breite W der inneren Umfangskante 38 der anorganischen Isolierschicht 30 beliebig ist, übersteigt sie vorzugsweise die Dicke T2 der anorganischen Isolierschicht 30 (T2 < W).
  • Ein Verhältnis W/T2 der Breite W der inneren Umfangskante 38 in Bezug auf die Dicke T2 der anorganischen Isolierschicht 30 darf größer 1, aber nicht größer als 10 sein. Das Verhältnis W/T2darf 1 übersteigen, aber nicht größer als 2 sein oder darf nicht kleiner 2 und nicht größer als 4, nicht kleiner 4 und nicht größer 6, nicht kleiner 6 und nicht größer 8 oder nicht kleiner 8 und nicht größer 10 sein. Das Verhältnis W/T2 ist vorzugsweise nicht kleiner als 2 und nicht größer als 5. Die Breite W darf 0 µm übersteigen, aber nicht größer als 10 µm sein. Die Breite W darf 0 µm übersteigen, aber nicht größer 2 µm sein oder nicht kleiner 2 µm und nicht größer 4 µm, nicht kleiner 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm sein.
  • Die Ni-Beschichtungsschicht 41 ist auf der ersten Hauptoberflächenelektrode 21 innerhalb der Pad-Öffnung 26 gebildet. Die Ni-Beschichtungsschicht 41 bedeckt die erste Hauptoberflächenelektrode 21 innerhalb der ersten Öffnung 34 und bedeckt die innere Umfangskante 38 der anorganischen Isolierschicht 30 innerhalb der zweiten Öffnung 37. Die Ni-Beschichtungsschicht 41 hat die äußere Oberfläche, die in einem Intervall zu der Seite der ersten Hauptoberflächenelektrode 21 von der Hauptoberfläche der organischen Isolierschicht 31 (Isolierschicht 24) gebildet ist. Die Ni-Beschichtungsschicht 41 bedeckt die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall von der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37.
  • Insbesondere umfasst die Ni-Beschichtungsschicht 41 den ersten Bereich 41A, der die erste Hauptoberflächenelektrode 21 bedeckt, und den zweiten Bereich 41B, der die innere Umfangskante 38 der anorganischen Isolierschicht 30 bedeckt. Der erste Bereich 41A der Ni-Beschichtungsschicht 41 füllt den rauen Oberflächenbereich 39 und bedeckt die erste Hauptoberflächenelektrode 21 innerhalb der ersten Öffnung 34. Der erste Bereich 41A bedeckt die gesamte Fläche der ersten Innenwand 32 der anorganischen Isolierschicht 30 innerhalb der ersten Öffnung 34 und steht von dem Öffnungsende der ersten Öffnung 34 zu dem Öffnungsende der zweiten Öffnung 37 hinaus. Der erste Bereich 41A umfasst den ersten Verbindungsbereich, der mit der ersten Innenwand 32 der anorganischen Isolierschicht 30 verbunden ist, und erstreckt sich in der Dickenrichtung der anorganischen Isolierschicht 30.
  • Der zweite Bereich 41B der Ni-Beschichtungsschicht 41 wird von dem ersten Bereich 41A aus zu der Seite der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37 geleitet. Der zweite Bereich 41B ist in einer gebogenen bzw. gekrümmten Form gebildet, welche zu der zweiten Innenwand 35 der organischen Isolierschicht 31 mit dem Öffnungsende der ersten Öffnung 34 als Startpunkt gerichtet ist.
  • Der zweite Bereich 41B bedeckt die innere Umfangskante 38 der anorganischen Isolierschicht 30 innerhalb der zweiten Öffnung 37. In dieser Ausführungsform bedeckt der zweite Bereich 41B teilweise die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Innenwand 32 der anorganischen Isolierschicht 30 hin von der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37, so dass ein Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt ist.
  • Die Ni-Beschichtungsschicht 41 legt dabei den Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 und eine gesamte Fläche der zweiten Innenwand 35 der organischen Isolierschicht 31 frei. Der zweite Bereich 41B liegt über die innere Umfangskante 38 der anorganischen Isolierschicht 30 der ersten Hauptoberflächenelektrode 21 gegenüber. Der zweite Bereich 41B umfasst den zweiten Verbindungsbereich, der verbunden ist mit der Hauptoberfläche der anorganischen Isolierschicht 30, und erstreckt sich in der Breitenrichtung der anorganischen Isolierschicht 30.
  • Die Ni-Beschichtungsschicht 41 hat die Dicke T4, welche die Dicke T2 der anorganischen Isolierschicht 30 übersteigt (T2 < T4). Die Dicke T4 ist geringer als die Dicke T3 der organischen Isolierschicht 31 (T4 < T3). Die Dicke T4 ist kleiner als der Wert, der sich aus einer Addition der Breite W der inneren Umfangskante 38 und der Dicke T2 der anorganischen Isolierschicht 30 (T2+W) ergibt (T4 < T2+W). Dies ist eine Bedindung, durch welche die Ni-Beschichtungsschicht 41 die zweite Innenwand 35 der organischen Isolierschicht 31 freilegt. Die Dicke T4 ist definiert durch die Dicke der Ni-Beschichtungsschicht 41, welche auf der Hauptoberfläche der ersten Hauptoberflächenelektrode 21 gegründet ist.
  • Das Verhältnis T4/T2 der Dicke T4 der Ni-Beschichtungsschicht 41 in Bezug auf die Dicke T2 der anorganischen Isolierschicht 30 kann größer 1, aber nicht größer 5 sein. Das Verhältnis T4/T2 kann größer 1, aber nicht größer 2 oder nicht kleiner 2 und nicht größer 3, nicht kleiner 3 und nicht größer als 4, oder nicht kleiner als 4 und nicht größer als 5 sein. Die Dicke T4 darf nicht wenige3r als 0,1 µm und nicht mehr als 10 µm betragen. Die Dicke T4 darf nicht weniger als 0,1 µm und nicht mehr als 1 µm, nicht weniger als 1 µm und nicht mehr als 2 µm, nicht weniger als 2 µm und nicht mehr als 4 µm, nicht weniger als 4 µm und nicht mehr als 6 µm, nicht weniger als 6 µm und nicht mehr als 8 µm oder nicht weniger als 8 µm und nicht mehr als 10 µm betragen.
  • Die äußere Oberflächenbeschichtungsschicht 42 bedeckt die äußere Oberfläche der Ni-Beschichtungsschicht 41 innerhalb der zweiten Öffnung 37. Die äußere Oberflächenbeschichtungsschicht 42 hat die Dicke T5, welche kleiner ist als die Dicke T4 der Ni-Beschichtungsschicht 41 (T5 < T4). In dieser Ausführungsform bedeckt die äußere Oberflächenbeschichtungsschicht 42 teilweise die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Innenwand 32 der anorganischen Isolierschicht 30 hin von der zweiten Innenwand 35 der organischen Isolierschicht 31 aus innerhalb der zweiten Öffnung 37.
  • Die äußere Oberflächenbeschichtungsschicht 42 umfasst die Terminaloberfläche 42A, die extern über ein leitendes Bondingmaterial (zum Beispiel Lot) verbunden werden muss. Die Terminaloberfläche 42A ist an der Seite der Ni-Beschichtungsschicht 41 in Bezug auf die Hauptoberfläche der organischen Isolierschicht 31 (Öffnungsende der zweiten Öffnung 37) angeordnet. Die äußere Oberflächenbeschichtungsschicht 42 legt dabei den Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37 frei.
  • Insbesondere hat die äußere Oberflächenbeschichtungsschicht 42 die laminierte Struktur, welche die Pd-Beschichtungsschicht 43 und die Au-Beschichtungsschicht 44 umfasst, die in dieser Reihenfolge auf der Seite der Ni-Beschichtungsschicht 41 geschichtet sind. Die Pd-Beschichtungsschicht 43 ist als Film entlang der äußeren Oberfläche der Ni-Beschichtungsschicht 41 gebildet. Die Pd-Beschichtungsschicht 43 bedeckt die Ni-Beschichtungsschicht 41 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von dem Öffnungsende der zweiten Öffnung 37. Die Pd-Beschichtungsschicht 43 bedeckt teilweise die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Innenwand 32 der anorganischen Isolierschicht 30 hin ausgehend von der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt wird. Die Pd-Beschichtungsschicht 43 legt dabei den Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37 frei.
  • Die Pd-Beschichtungsschicht 43 hat eine Dicke, die kleiner ist als die Dicke T4 der Ni-Beschichtungsschicht 41. Die Dicke der Pd-Beschichtungsschicht 43 darf nicht weniger als 0,01 µm und nicht mehr als 1 µm betragen. Die Dicke der Pd-Beschichtungsschicht 43 darf nicht weniger als 0,01 µm und nicht mehr als 0,1 µm, nicht weniger als 0,1 µm und nicht mehr als 0,2 µm, nicht weniger als 0,2 µm und nicht mehr als 0,4 µm, nicht weniger als 0,4 µm und nicht mehr als 0, 6 µm, nicht weniger als 0,6 µm und nicht mehr als 0,8 µm oder nicht weniger als 0,8 µm und nicht mehr als 1 µm betragen.
  • Die Au-Beschichtungsschicht 44 ist als Film entlang der äußeren Oberfläche der Pd-Beschichtungsschicht 43 gebildet. Die Au-Beschichtungsschicht 44 bedeckt die Pd-Beschichtungsschicht 43 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von dem Öffnungsende der zweiten Öffnung 37. Die Au-Beschichtungsschicht 44 bedeckt teilweise die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Innenwand 32 der anorganischen Isolierschicht 30 ausgehend von der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt wird. Die Au-Beschichtungsschicht 44 legt dabei den Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37 frei.
  • Die Au-Beschichtungsschicht 44 hat eine Dicke, die kleiner ist als die Dicke T4 der Ni-Beschichtungsschicht 41. Die Dicke der Au-Beschichtungsschicht 44 darf nicht geringer als 0,01 µm und nicht größer als 1 µm sein. Die Dicke der Au-Beschichtungsschicht 44 darf nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner als 0,2 µm und nicht größer als 0,4 µm, nicht kleiner als 0,4 µm und nicht größer als 0, 6 µm, nicht kleiner als 0, 6 µm und nicht größer als 0,8 µm oder nicht kleiner als 0,8 µm und nicht größer als 1 µm sein.
  • Mit dieser Ausführungsform wurde ein Beispiel beschrieben, bei dem die äußere Oberflächenbeschichtungsschicht 42, welche die gesamte Fläche der zweiten Innenwand 35 der organischen Isolierschicht 31 freilegt, gebildet wird. Dennoch kann die äußere Oberflächenbeschichtungsschicht 42, die einen Bereich der zweiten Innenwand 35 der organischen Isolierschicht 31 bedeckt, stattdessen übernommen werden. In diesem Fall kann zumindest eine von der Pd-Beschichtungsschicht 43 und der Au-Beschichtungsschicht 44 einen Bereich der zweiten Innenwand 35 der organischen Isolierschicht 31 bedecken. Die äußere Oberflächenbeschichtungsschicht 42 kann irgendeine der verschiedenen Konfigurationen, die in den 8A bis 8D gezeigt ist, annehmen.
  • 8A ist eine Darstellung, die zu 7 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht 42 gemäß einem zweiten Konfigurationsbeispiel. Im Folgenden sollen Bereiche, die sich von der äußeren Oberflächenbeschichtungsschicht 42 gemäß dem ersten Konfigurationsbeispiel unterscheiden, beschrieben werden.
  • Bezugnehmend auf 8A, hat in dieser Ausführungsform, die äußere Oberflächenbeschichtungsschicht 42 eine einschichtige Struktur bestehend aus einer Au-Beschichtungsschicht 44. Die Au-Beschichtungsschicht 44 ist als Film entlang der äußeren Oberfläche der Ni-Beschichtungsschicht 41 gebildet. Die Au-Beschichtungsschicht 44 bedeckt teilweise die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Innenwand 32 der anorganischen Isolierschicht 30 hin ausgehend von der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt wird.
  • Die Au-Beschichtungsschicht 44 bedeckt die Ni-Beschichtungsschicht 41 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 von dem Öffnungsende der zweiten Öffnung 37 aus. Die Au-Beschichtungsschicht 44 legt dabei den Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37 frei. Die Au-Beschichtungsschicht 44 kann stattdessen einen Bereich der zweiten Innenwand 35 der organischen Isolierschicht 31 bedecken.
  • 8B ist eine Darstellung, die zu 7 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht 42 gemäß einem dritten Konfigurationsbeispiel. Im Folgenden sollen Bereiche, die sich von der äußeren Oberflächenbeschichtungsschicht 42 gemäß dem ersten Konfigurationsbeispiel unterscheiden, beschrieben werden.
  • Bezugnehmend auf 8B hat in dieser Ausführungsform die äußere Oberflächenbeschichtungsschicht 42 eine einschichtige Struktur bestehend aus der Pd-Beschichtungsschicht 43. Die Pd-Beschichtungsschicht 43 ist als Film entlang der äußeren Oberfläche der Ni-Beschichtungsschicht 41 gebildet. Die Pd-Beschichtungsschicht 43 bedeckt teilweise die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Innenwand 32 der anorganischen Isolierschicht 30 hin ausgehend von der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt wird.
  • Die Pd-Beschichtungsschicht 43 bedeckt die Ni-Beschichtungsschicht 41 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von dem Öffnungsende der zweiten Öffnung 37. Die Pd-Beschichtungsschicht 43 legt dabei den Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37 frei. Die Pd-Beschichtungsschicht 43 kann stattdessen einen Bereich der zweiten Innenwand 35 der organischen Isolierschicht 31 bedecken.
  • 8C ist eine Darstellung, die zu 7 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht 42 gemäß einem vierten Konfigurationsbeispiel. Im Folgenden sollen Bereiche, die sich von der äußeren Oberflächenbeschichtungsschicht 42 gemäß dem ersten Konfigurationsbeispiel unterscheiden, beschrieben werden.
  • Bezugnehmend auf 8C hat in dieser Ausführungsform, die äußere Oberflächenbeschichtungsschicht 42 eine einschichtige Struktur bestehend aus der Ag-Beschichtungsschicht 45. Die Ag-Beschichtungsschicht 45 ist als Film entlang der äußeren Oberfläche der Ni-Beschichtungsschicht 41 gebildet. Die Ag-Beschichtungsschicht 45 bedeckt teilweise die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Innenwand 32 der anorganischen Isolierschicht 30 hin ausgehend von der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt ist.
  • Die Ag-Beschichtungsschicht 45 bedeckt die Ni-Beschichtungsschicht 41 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von dem Öffnungsende der zweiten Öffnung 37. Die Ag-Beschichtungsschicht 45 legt dabei den Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37 frei. Die Ag-Beschichtungsschicht 45 kann stattdessen einen Bereich der zweiten Innenwand 35 der organischen Isolierschicht 31 bedecken.
  • Die Ag-Beschichtungsschicht 45 hat eine Dicke, die kleiner ist als die Dicke T4 der Ni-Beschichtungsschicht 41. Die Dicke der Ag-Beschichtungsschicht 45 darf nicht geringer als 0,01 µm und nicht größer als 1 µm sein. Die Dicke der Ag-Beschichtungsschicht 45 darf nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner als 0,2 µm und nicht größer als 0,4 µm, nicht kleiner als 0,4 µm und nicht größer als 0, 6 µm, nicht kleiner als 0, 6 µm und nicht größer als 0,8 µm oder nicht kleiner als 0,8 µm und nicht größer als 1 µm sein.
  • 8D ist eine Darstellung, die zu 7 gehört und ist eine vergrößerte Ansicht der äußeren Oberflächenbeschichtungsschicht 42 gemäß einem fünften Konfigurationsbeispiel. Im Folgenden sollen Bereiche, die sich von der äußeren Oberflächenbeschichtungsschicht 42 gemäß dem ersten Konfigurationsbeispiel unterscheiden, beschrieben werden.
  • Bezugnehmend auf 8D hat die äußere Oberflächenbeschichtungsschicht 42 die laminierte Struktur, die die Pd-Beschichtungsschicht 43, die Au-Beschichtungsschicht 44 und die Ag-Beschichtungsschicht 45 umfasst, die in dieser Reihenfolge auf der Seite der Ni-Beschichtungsschicht 41 geschichtet sind.
  • Die Pd-Beschichtungsschicht 43 ist als Film entlang der äußeren Oberfläche der Ni-Beschichtungsschicht 41 gebildet. Die Pd-Beschichtungsschicht 43 bedeckt teilweise die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Innenwand 32 der anorganischen Isolierschicht 30 ausgehend von der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt wird. Die Pd-Beschichtungsschicht 43 bedeckt die Ni-Beschichtungsschicht 41 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 ausgehend von dem Öffnungsende der zweiten Öffnung 37. Die Pd-Beschichtungsschicht 43 legt dabei den Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37 frei.
  • Die Au-Beschichtungsschicht 44 ist als Film entlang der äußeren Oberfläche der Pd-Beschichtungsschicht 43 gebildet. Die Au-Beschichtungsschicht 44 bedeckt teilweise die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Innenwand 32 der anorganischen Isolierschicht 30 ausgehend von der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt wird. Die Au-Beschichtungsschicht 44 bedeckt die Pd-Beschichtungsschicht 43 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 ausgehend von dem Öffnungsende der zweiten Öffnung 37. Die Au-Beschichtungsschicht 44 legt dabei den Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37 frei.
  • Die Ag-Beschichtungsschicht 45 ist als Film entlang der äußeren Oberfläche der Au-Beschichtungsschicht 44 gebildet. Die Ag-Beschichtungsschicht 45 bedeckt teilweise die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Innenwand 32 der anorganischen Isolierschicht 30 hin ausgehend von der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt wird. Die Ag-Beschichtungsschicht 45 bedeckt die Au-Beschichtungsschicht 44 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von dem Öffnungsende der zweiten Öffnung 37. Die Ag-Beschichtungsschicht 45 legt dabei den Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Innenwand 35 der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37 frei. Zumindest eine von der Pd-Beschichtungsschicht 43, der Au-Beschichtungsschicht 44 und der Ag-Beschichtungsschicht 45 können einen Bereich der zweiten Innenwand 35 der organischen Isolierschicht 31 stattdessen bedecken.
  • Der gleiche Effekt, wie der Effekt beschrieben für das Halbleiterbauteil 1,
    kann auch durch das oben beschriebene Halbleiterbauteil 61 erzielt werden. Insbesondere bedeckt die Ni-Beschichtungsschicht 41, die zu dem Halbleiterbauteil 61 gehört, die innere Umfangskante 38 der anorganischen Isolierschicht 30 in einem Intervall ausgehend von der organischen Isolierschicht 31 innerhalb der zweiten Öffnung 37. Die Bildung einer unerwünschten Lücke zwischen der organischen Isolierschicht 31 und der Ni-Beschichtungsschicht 41 kann damit verhindert werden. Die Zuverlässigkeit der Ni-Beschichtungsschicht 41 kann somit zuverlässig verbessert werden.
  • Ferner umfasst das Halbleiterbauteil 61 die äußere Oberflächenbeschichtungsschicht 42, welche die äußere Oberfläche der Ni-Beschichtungsschicht 41 bedeckt. Gemäß einer solchen Struktur, wird keine Lücke zwischen der organischen Isolierschicht 31 und der Ni-Beschichtungsschicht 41 gebildet und deswegen kann die äußere Oberflächenbeschichtungsschicht 42 in angemessener Weise entlang der äußeren Oberfläche der Ni-Beschichtungsschicht 41 gebildet werden. Ein Verbindungsabbruch der Ni-Beschichtungsschicht 41, wegen abnormaler Filmbildung der äußeren Oberflächenbeschichtungsschicht 42, kann somit in angemessener Weise gehemmt werden und gleichzeitig kann ein Abblättern (Verbindungsabbruch) der äußeren Oberflächenbeschichtungsschicht 42 in angemessener Weise gehemmt bzw. unterdrückt werden.
  • Insbesondere kann die äußere Oberflächenbeschichtungsschicht 42 zumindest eine von der Pd-Beschichtungsschicht 43, der Au-Beschichtungsschicht 44 und der Ag-Beschichtungsschicht 45 umfassen. Ein Verbindungsabbruch der Ni-Beschichtungsschicht 41 wegen abnormaler Filmbildung der Pd-Beschichtungsschicht 43, der Au-Beschichtungsschicht 44 und der Ag-Beschichtungsschicht 45 kann somit gehemmt werden. Gleichzeitig kann ein Abblättern (Verbindungsabbruch) der Pd-Beschichtungsschicht 43, der Au-Beschichtungsschicht 44 und der Ag-Beschichtungsschicht 45 gehemmt werden.
  • 9 ist eine Draufsicht auf ein Halbleiterbauteil 101 gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung. 10 ist eine vergrößerte Ansicht eines in 9 gezeigten Bereichs X. 11 ist eine Schnittsansicht entlang der in 10 gezeigten Linie XI-XI. 12 ist eine Schnittsansicht entlang der in 9 gezeigten Linie XII-XII. 13 ist eine vergrößerte Ansicht eines in 12 gezeigten Bereichs XIII. 14 ist eine vergrößerte Ansicht eines in 12 gezeigten Bereichs XIV. Im Folgenden sollen Strukturen, die zu Strukturen gehören, die für das Halbleiterbauteil 1 beschrieben worden sind, mit den gleichen Bezugszeichen versehen werden und die Beschreibung davon soll weggelassen werden.
  • Bezugnehmend auf die 9 bis 14 ist das Halbleiterbauteil 101 ein SiC-Halbleiterbauteil, in welchem ein MISFET (Metallisolator-Halbleiterfeldeffektransistor) als ein Beispiel einer funktionalen Vorrichtung anstatt eines SBD in dem aktiven Bereich 8 gebildet ist.
  • Das Halbleiterbauteil 101 umfasst den SiC-Chip 2, die Hauptoberflächenisolierschicht 12, die erste Hauptoberflächenelektrodes 21, die Isolierschicht 24, die Pad-Elektrode 40 und die zweite Hauptoberflächenelektrode 46. In 9 ist die Isolierschicht 24 schraffiert dargestellt. Die erste Hauptoberfläche 3 und die zweite Hauptoberfläche 4 des SiC-Chips 2 sind in einer Draufsicht in vierseitiger Form (rechteckige Form in dieser Ausführungsform) gebildet.
  • Die erste Seitenoberfläche 5A und die zweite Seitenoberfläche 5B erstrecken sich entlang der ersten Richtung X und sind sich in der zweiten Richtung Y, welche die erste Richtung X kreuzt, gegenüberliegend. Die erste Seitenoberfläche 5A und die zweite Seitenoberfläche 5B bilden kurze Seiten des SiC-Chips 2. Die dritte Seitenoberfläche 5C und die vierte Seitenoberfläche 5D erstrecken sich entlang der zweiten Richtung Y und sind sich in der ersten Richtung X gegenüberliegend. Die dritte Seitenoberfläche 5C und die vierte Seitenoberfläche 5D bilden lange Seiten des SiC-Chips 2.
  • Eine Länge der ersten Seitenoberfläche 5A (zweite Seitenoberfläche 5B) darf nicht kleiner als 0,1 mm und nicht größer als 8 mm sein. Die Länge der ersten Seitenoberfläche 5A (zweite Seitenoberfläche 5B) ist vorzugsweise nicht kleiner als 0,1 mm und nicht größer als 2,5 mm. Eine Länge der dritten Seitenoberfläche 5C (vierte Seitenoberfläche 5D) darf nicht kleiner sein als 0,2 mm und nicht größer sein als 16 mm. Die Länge der dritten Seitenoberfläche 5C (vierte Seitenoberfläche 5D) ist vorzugsweise nicht kleiner als 0, 5 mm und nicht größer als 5 mm.
  • Wie in der ersten bevorzugten Ausführungsform hat der SiC-Chip 2 eine laminierte Struktur, die das SiC-Substrat 6 und die SiC-Epitaxieschicht 7 umfasst. Das SiC-Substrat 6 ist als Drain-Bereich des MISFET gebildet. Die SiC-Epitaxieschicht 7 ist als Drift-Bereich des MISFET gebildet.
  • In dieser Ausführungsform hat die SiC-Epitaxieschicht 7 eine n-Typ-Verunreinigungskonzentration, die entlang der Normalenrichtung Z variiert. Insbesondere umfasst die SiC-Epitaxieschicht 7 einen Bereich hoher Konzentration 102 mit einer vergleichsweise hohen n-Typ-Verunreinigungskonzentration und einen Bereich geringer Konzentration 103, welcher eine geringere n-Typ-Verunreinigungskonzentration als der Bereich hoher Konzentration 102 aufweist.
  • Der Bereich hoher Konzentration 102 ist in einem Bereich an der Seite der ersten Hauptoberfläche 3 gebildet. Der Bereich geringer Konzentration 103 ist in einem Bereich an der Seite der zweiten Hauptoberfläche 4 in Bezug auf den Bereich hoher Konzentratio 102 gebildet. Eine Dicke des Bereichs hoher Konzentation 102 ist geringer als eine Dicke des Bereichs geringer Konzentration 103. Die Dicke des Bereichs geringer Konzentration 102 ist geringer als die Hälfte der Dicke der SiC-Epitaxieschicht 7.
  • Die n-Typ-Verunreinigungskonzentration des Bereichs hoher Konzentration 102 darf nicht geringer als 1,0×1016 cm-3 und nicht größer als 1, 0×1016 cm-3 sein. Die n-Typ-Verunreinigungskonzentration des Bereichs niedriger Konzentration 103 darf nicht geringer als 1,0×1015 cm-3 und nicht größer als 1,0×1015 cm-3 sein. Offensichtlich kann die n-Typ-Verunreinigungskonzentration der SiC-Epitaxieschicht 7 in einem Bereich von nicht weniger als 1,0×1016 cm-3 und nicht mehr als 1,0×1018 cm-3 sein und hat einen Konzentrationsgradienten, mit welchem die n-Typ-Verunreinigungskonzentration allmählich abnimmt ausgehend von dem SiC-Substrat 6 zu der ersten Hauptoberfläche 3 hin.
  • In einer Draufsicht wird der aktive Bereich 8 in einem zentralen Bereich des SiC-Chips 2 in Intervallen einwärts von den Seitenoberflächen 5A bis 5D aus gebildet. In einer Draufsicht ist der aktive Bereich 8 in einer rechteckigen Form, deren vier Seiten parallel zu den Seitenoberflächen 5A bis 5D verlaufen, gebildet. Andererseits ist der Außenbereich 9 in einer rechteckig ringförmigen Form gebildet, welche in einer Draufsicht den aktiven Bereich 8 umgibt.
  • Das Halbleiterbauteil 101 umfasst eine Vielzahl von Trench-Gate-Strukturen 104, die auf einer ersten Hauptoberfläche 3 in dem aktiven Bereich 8 gebildet sind. Die Vielzahl von Trench-Gate-Strukturen 104 sind jeweils als Bänder, die entlang der ersten Richtung X verlaufen, ausgebildet und in Intervallen in der zweiten Richtung Y gebildet. Die Vielzahl von Trench-Gate-Strukturen 104 ist als Streifen gebildet, die in einer Draufsicht entlang der ersten Richtung X verlaufen.
  • In dieser Ausführungsform erstreckt sich die Vielzahl von Trench-Gate-Strukturen 104 als Bänder ausgehend von einem Umfangskantenbereich auf einer Seite (der Seite der dritten Seitenoberfläche 5C) zu einem Umfangskantenbereich auf der anderen Seite (der Seite der vierten Seitenoberfläche 5D) des aktiven Bereichs 8. Die Vielzahl von Trench-Gate-Strukturen 104 kreuzt einen Zwischenbereich des aktiven Bereichs 8 zwischen dem Umfangskantenbereich auf der einen Seite und dem Umfangskantenbereich auf der anderen Seite.
  • Eine Länge von jeder Trench-Gate-Struktur 104 darf nicht kleiner als 1 mm und nicht größer als 10 mm sein. Die Länge jeder Trench-Gate-Struktur 104 darf nicht kleiner als 1 mm und nicht größer als 2 mm, nicht kleiner als 2 mm und nicht größer als 4 mm, nicht kleiner als 4 mm und nicht größer als 6 mm, nicht kleiner als 6 mm und nicht größer als 8 mm oder nicht kleiner als 8 mm und nicht größer als 10 mm sein. Die Länge jeder Trench-Gate-Struktur 104 ist vorzugsweise nicht kleiner als 2 mm und nicht größer als 6 mm. Eine Gesamterstreckung pro Einheitsfläche einer einzigen Trench-Gate-Struktur 104 darf nicht kleiner als 0,5 µm/µm2 und nicht größer als 0,75 µm/µm2 sein.
  • Jede Trench-Gate-Struktur 104 umfasst einen Gate-Trench 105, eine Gate-Isolierschicht 106 und eine Gate-Elektrode 107. In 10 sind die Gate-Isolierschichten 106 und die Gate-Elektroden 107 schraffiert gezeigt.
  • Jeder Gate-Trench 105 ist in der SiC-Epitaxieschicht 7 ausgebildet. Der Gate-Trench 105 umfasst Seitenwände und eine untere Wand. Die Seitenwände, die die lange Seiten des Gate-Trenchs 105 bilden, sind durch a-Ebenen des SiC-Einkristalls gebildet. Die Seitenwände, die kurze Seiten des Gate-Trenchs 105 bilden, sind durch m-Ebenen des SiC-Einkristalls gebildet.
  • Die Seitenwände des Gate-Trenchs 105 können sich entlang der Normalenrichtung Z erstrecken. Winkel, welche die Seitenwände des Gate-Trenchs 105 mit Bezug auf die erste Hauptoberfläche 3 innerhalb des SiC-Chips 2 bilden, dürfen nicht kleiner als 90° und nicht größer als 95° (zum Beispiel nicht kleiner als 91° und nicht größer als 93°) sein. Die Seitenwände des Gate-Trenchs 105 können im Wesentlichen senkrecht zu der ersten Hauptoberfläche 3 gebildet sein. Der Gate-Trench 105 kann in einer verjüngten Form gebildet sein, mit welcher sich eine Öffnungsbreite zur unteren Wand hin von der ersten Hauptoberfläche 3 aus verjüngt.
  • Die untere Wand des Gate-Trenchs 105 ist in dem Bereich hoher Konzentration 102 positioniert. Die untere Wand des Gate-Trenchs 105 ist entlang einer c-Ebene des SiC-Einkristalls angeordnet. Die untere Wand des Gate-Trenchs 105 hat eine Abwinkelung, der in der a-Achsenrichtung in Bezug auf die c-Ebene des SiC-Einkristalls geneigt ist. Die untere Wand des Gate-Trenchs 105 kann parallel zu der ersten Hauptoberfläche 3 ausgebildet sein. Die untere Wand des Gate-Trenchs 105 kann in einer Form, welche zu der zweiten Hauptoberfläche 4 hin gebogen ist, gebildet sein.
  • Der Gate-Trench 105 hat eine erste Tiefe D1. Die erste Tiefe D1 darf nicht kleiner als 0,5 µm und nicht größer als 3 µm sein. Die erste Tiefe D1 darf nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 1,5 µm, nicht kleiner als 1,5 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 2,5 µm oder nicht kleiner als 2,5 µm und nicht größer als 3 µm sein.
  • Eine Breite entlang der zweiten Richtung Y des Gate-Trenchs 105 darf nicht kleiner als 0,1 µm und nicht größer als 2 µm sein. Die Breite des Gate-Trenchs 105 darf nicht kleiner als 0,1 µm und nicht größer als 0,5 µm, nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 1, 5 µm oder nicht kleiner als 1, 5 µm und nicht größer als 2 µm sein.
  • Ein Öffnungskantenbereich des Gate-Trenchs 105 umfasst einen geneigten Bereich, der abwärts ausgehend von der ersten Hauptoberfläche 3 zu einer Innenseite des Gate-Trenchs 105 geneigt ist. Der Öffnungskantenbereich des Gate-Trenchs 105 ist ein Bereich, welcher die erste Hauptoberfläche 3 und die Seitenwände des Gate-Trenchs 105 verbindet. Der geneigte Bereich des Gate-Trenchs 105 ist in einer gebogenen Form, welche zu dem SiC-Chip 2 herabgedrückt ist, gebildet. Der geneigte Bereich des Gate-Trenchs 105 kann in einer Form, welche zu dem Gate-Trench 105 hin gebogen ist, ausgebildet sein. Der geneigte Bereich des Gate-Trenchs 105 lockert die Konzentration des elektrischen Feldes in Bezug auf den Öffnungskantenbereich des Gate-Trenchs 105 auf.
  • Die Gate-Isolierschicht 106 umfasst zumindest einen Typ von Material von Siliziumoxid, Siliziumnitrid, Aluminiumoxid, Zirkoniumoxid und Tantaloxid. Die Gate-Isolierschicht 106 kann eine laminierte Struktur aufweisen, in welcher eine Siliziumoxidschicht und eine Siliziumnitridschicht in einer Reihenfolge geschichtet sind. Die Gate-Isolierschicht 106 kann eine einschichtige Struktur bestehend aus einer Siliziumoxidschicht oder einer Siliziumnitridschicht aufweisen. In dieser Ausführungsform hat die Gate-Isolierschicht 106 eine einschichtige Struktur bestehend aus einer Siliziumoxidschicht.
  • Die Gate-Isolierschicht 106 ist als Film entlang der Innenwand von jedem Gate-Trench 105 gebildet und grenzt einen Nischenraum innerhalb des Gate-Trenchs 105 ab. Die Gate-Isolierschicht 106 umfasst einen ersten Bereich 108, einen zweiten Bereich 109 und einen dritten Bereich 110. Der erste Bereich 108 ist entlang der Seitenwände des Gate-Trenchs 105 gebildet. Der zweite Bereich 109 ist entlang der unteren Wand des Gate-Trenchs 105 gebildet. Der dritte Bereich 110 bedeckt teilweise die erste Hauptoberfläche 3 über den Öffnungskantenbereich des Gate-Trenchs 105.
  • Eine Dicke des ersten Bereichs 108 darf nicht kleiner als 0,01 µm und nicht größer als 0,2 µm sein. Eine Dicke des zweiten Bereichs 109 darf nicht kleiner als 0,05 µm und nicht größer als 0,5 µm sein. Die Dicke des zweiten Bereichs 109 kann die Dicke des ersten Bereichs 108 übersteigen. Eine Dicke des dritten Bereichs 110 darf nicht kleiner als 0,05 µm und nicht größer als 0, 5 µm sein. Die Dicke des dritten Bereichs 110 kann die Dicke des ersten Bereichs 108 übersteigen.
  • Die Gate-Isolierschicht 106 umfasst einen Wölbungbereich 111, der sich zum Inneren des Gate-Trenchs 105 an dem Öffnungskantenbereich wölbt. Der Wölbungbereich 111 ist gebildet an einem Verbindungsbereich des ersten Bereichs 108 und des dritten Bereichs 110 der Gate-Isolierschicht 106. Der Wölbungbereich 111 ist gebildet in einer Form, die sich zu der Innenseite des Gate-Trenchs 105 biegt. Der Wölbungbereich 111 verengt eine Öffnung des Gate-Trenchs 105 an dem Öffnungskantenbereich. Eine Gate-Isolierschicht 106, welche den Wölbungbereich 111 nicht aufweist, kann stattdessen gebildet werden. Eine Gate-Isolierschicht 106, welche eine gleichmäßige Dicke aufweist, kann stattdessen gebildet werden.
  • Jede Gate-Elektrode 107 ist in dem Gate-Trench 105 über die Gate-Isolierschicht 106 hinweg eingebettet. Insbesondere ist die Gate-Elektrode 107 in einem Nischenraum, der durch die Gate-Isolierschicht 106 innerhalb des Gate-Trenchs 105 abgegrenzt wird, eingebettet. Die Gate-Elektrode 107 hat eine Elektrodenoberfläche, welche von der Öffnung des Gate-Trenchs 105 freiliegt. Die Elektrodenoberfläche der Gate-Elektrode 107 ist in einer gebogenen Form gebildet, welche zu der unteren Wand des Gate-Trenchs 105 herabgedrückt ist. Die Elektrodenoberfläche der Gate-Elektrode 107 wird durch den Wölbungbereich 111 der Gate-Isolierschicht 106 verengt.
  • Die Gate-Elektrode 107 besteht aus einem leitenden Material, welches kein Metall ist. Die Gate-Elektrode 107 besteht vorzugsweise aus einem leitenden Polysilizium. In dieser Ausführungsform umfasst die Gate-Elektrode 107 ein p-Typ-Polysilizium, das mit einer p-Typ-Verunreinigung dotiert ist.
  • Eine p-Typ-Verunreinigungskonzentration der Gate-Elektrode 107 darf nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1,0×1022 cm-3 sein. Die p-Typ-Verunreinigung der Gate-Elektrode 107 kann zumindest eines von Bor, Aluminium, Indium und Gallium umfassen. Ein Schichtwiderstand der Gate-Elektrode 107 darf nicht kleiner als 10 Ω/□ und nicht größer als 500 Ω/□ (ungefähr 200 Ω/□ in dieser Ausführungsform) sein. Eine Dicke der Gate-Elektrode 107 darf nicht kleiner als 0,5 µm und nicht größer als 3 µm sein.
  • Das Halbleiterbauteil 101 umfasst eine erste Niedrigwiderstandsschicht 112, welche die Gate-Elektrodes 107 bedeckt. Die erste Niedrigwiderstandsschicht 112 bedeckt die Gate-Elektrode 107 innerhalb der Gate-Trenches 105. Die erste Niedrigwiderstandsschicht 112 bildet einen Bereich von jeder Trench-Gate-Struktur 104.
  • Die erste Niedrigwiderstandsschicht 112 umfasst ein leitendes Material, welches einen Schichtwiderstand aufweist, der geringer ist als der Schichtwiderstand der Gate-Elektrode 107. Der Schichtwiderstand der ersten Niedrigwiderstandsschicht 112 darf nicht kleiner als 0,01 Ω/□ und nicht größer als 10 Ω/□ sein. Eine Dicke der ersten Niedrigwiderstandsschicht 112 darf nicht kleiner als 0,01 µm und nicht größer als 3 µm sein. Die Dicke der ersten Niedrigwiderstandsschicht 112 ist vorzugsweise geringer als die Dicke der Gate-Elektrode 107.
  • Insbesondere umfasst die erste Niedrigwiderstandsschicht 112 eine Polyzidschicht. Die Polyzidschicht wird durch Silizierung eines Oberflächenschichtbereichs der Gate-Elektrode 107 durch ein Metallmaterial gebildet. Das heißt, dass die Elektrodenoberflächen der Gate-Elektroden 107 durch die erste Niedrigwiderstandsschicht 112 gebildet sind. Insbesondere besteht die Polyzidschicht aus einer p-Typ-Polyzidschicht, welche die p-Typ-Verunreinigung, dotiert in den Gate-Elektroden 107, umfasst. Die Polyzidschicht hat vorzugsweise einen spezifischen Widerstand, der nicht kleiner als 10 µΩ·cm und nicht größer als 110 µΩ·cm ist.
  • Ein Schichtwiderstand innerhalb des mit den Gate-Elektroden 107 und der ersten Niedrigwiderstandsschicht 112 eingebetteten Gate-Trenches 105 ist kleiner als der Schichtwiderstand der Gate-Elektroden 107 alleine. Der Schichtwiderstand innerhalb der Gate-Trenches 105 ist vorzugsweise nicht größer als der Schichtwiderstand eines n-Typ-Polysiliziums, welcher mit einer n-Typ-Verunreinigung dotiert ist. Der Schichtwiderstand innerhalb des Gate-Trenches 105 wird angenähert an den Schichtwiderstand der ersten Niedrigwiderstandsschicht 112. Der Schichtwiderstand innerhalb des Gate-Trenches 105 darf nicht kleiner als 0, 01 Ω/□ und nicht größer als 10 Ω/□ sein. Der Schichtwiderstand innerhalb der Gate-Trenches 105 ist vorzugsweise kleiner als 10 Ω/□.
  • Die erste Niedrigwiderstandsschicht 112 kann zumindest eines von TiSi, TiSi2, NiSi, CoSi, CoSi2, MoSi2 und WSi2 umfassen. Unter diesen Typen von Materialien sind NiSi, CoSi2 und TiSi2 besonders geeignet als die Polyzidschicht, welche die erste Niedrigwiderstandsschicht 112 bildet, da diese einen vergleichsweise geringen spezifischen Widerstandswert und eine vergleichweise geringe Temperaturabhängigkeit aufweisen. Die erste Niedrigwiderstandsschicht 112 besteht am meisten bevorzugt aus CoSi2, welches eine Eigenschaft hat, gering in seiner Ausbreitung in andere Bereiche zu sein.
  • Die erste Niedrigwiderstandsschicht 112 umfasst einen Kontaktbereich, welcher in Kontakt mit der Gate-Isolierschicht 106 steht. Insbesondere berührt der Kontaktbereich der ersten Niedrigwiderstandsschicht 112 den dritten Bereich 110 (Wölbungsbereiche 111) der Gate-Isolierschicht 106. Dadurch kann ein Strompfad zwischen der ersten Niedrigwiderstandsschicht 112 und der SiC-Epitaxieschicht 7 unterdrückt werden. Zur Reduzierung eines Risikos der Bildung eines Strompfads, ist insbesondere eine Konstruktion effektiv, bei welcher der Kontaktbereich der ersten Niedrigwiderstandsschicht 112 zu dem vergleichsweise dicken Eckbereich der Gate-Isolierschicht 106 verbunden ist.
  • Durch die Einbettung eines p-Typ-Polysiliziums, dessen Tätigkeitsaufgabe sich von dem eines n-Typ-Polysiliziums unterscheidet, in die Gate-Trenches 105, kann eine Gate-Grenzspannung Vth um ungefähr 1 V gesteigert werden. Dennoch hat ein p-Typ-Polysilizium einen Schichtwiderstand der mehrere Male größer (ungefähr 20 Mal) ist als ein Schichtwiderstand eines n-Typ-Polysiliziums. Deswegen steigt der Energieverlust mit steigendem parasitärem Widerstand innerhalb des Gate-Trenches 105 (hier einfach als „Gate-Widerstand“ bezeichnet), wenn ein p-Typ-Polysilizium als ein Material der Gate-Elektroden 107 aufgenommen wird.
  • Deswegen ist in dem Halbleiterbauteil 101 die erste Niedrigwiderstandsschicht 112 (p-Typ-Polyzid) auf den Gate-Elektroden 107 (p-Typ-Polysilizium) gebildet. Durch die erste Niedrigwiderstandsschicht 112 kann der Schichtwiderstand innerhalb der Gate-Trenches 105 reduziert werden, während ein Anstieg in der Gate-Grenzspannung Vth erlaubt wird.
  • Zum Beispiel kann mit der Struktur mit der ersten Niedrigwiderstandsschicht 112 der Schichtwiderstand um nicht mehr als 1/100th im Vergleich zu einer Struktur ohne die erste Niedrigwiderstandsschicht 112 reduziert werden. Außerdem kann mit der Struktur mit der ersten Niedrigwiderstandsschicht 112, der Schichtwiderstand um nicht mehr als 1/5 im Vergleich zu den Gate-Elektroden 107, welche das n-Typ-Polysilizium enthalten, reduziert werden.
  • Der Gate-Widerstand kann somit reduziert werden und deswegen kann ein Strom effizient entlang der Trench-Gate-Strukturen 104 verbreitet werden. Das heißt, dass die erste Niedrigwiderstandsschicht 112 als eine Stromverbreitungsschicht gebildet ist, welche den Strom innerhalb der Gate-Trenches 105 verbreitet. Insbesondere kann eine Schaltverzögerung durch die erste Niedrigwiderstandsschicht 112 in angemessener Weise unterdrückt werden, obwohl Zeit benötigt wird für die Übertragung von Strom in einem Fall, in dem die Gate-Trenches 105 eine Länge im Millimeterbereich (eine Länge nicht kleiner als 1 mm) haben.
  • Außerdem muss mit der Struktur, welche die erste Niedrigwiderstandsschicht 112 aufweist, die p-Typ-Verunreinigungskonzentration innerhalb der SiC-Epitaxieschicht 7 nicht gesteigert werden, um die Gate-Grenzspannung Vth zu steigern. Die Gate-Grenzspannung Vth kann somit in angemessener Weise gesteigert werden, während ein Anstieg im Kanalwiderstand unterdrückt wird.
  • Das Halbleiterbauteil 101 umfasst eine Vielzahl von Trench-Source-Strukturen 121, die jeweils in einem Bereich zwischen gegenüberliegenden Bereichen der Vielzahl von Trench-Gate-Strukturen 104 gebildet sind. Die Vielzahl von Trench-Source-Strukturen 121 ist in Intervallen in der zweiten Richtung Y in einer Art gebildet, dass eine einzelne Trench-Gate-Struktur 104 eingezwängt ist.
  • Die Vielzahl von Trench-Source-Strukturen 121 sind jeweils als Band, welches sich entlang der ersten Richtung X erstreckt, gebildet. Die Vielzahl von Trench-Source-Strukturen 121 ist als Streifen entlang der ersten Richtung X in einer Draufsicht gebildet.
  • Ein Feld PS zwischen einem zentralen Bereich von Trench-Source-Strukturen 121, die sich in der zweiten Richtung Y gegenüberliegen, darf nicht kleiner als 1 µm und nicht größer als 5 µm sein. Das Feld PS darf nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 3 µm, nicht kleiner als 3 µm und nicht größer als 4 µm oder nicht kleiner als 4 µm und nicht größer als 5 µm sein. Das Feld PS ist vorzugsweise nicht kleiner als 1,5 µm und nicht größer sein 3 µm.
  • Jede Trench-Source-Struktur 121 umfasst einen Source-Trench 122, eine Source-Isolierschicht 123 und eine Source-Elektrode 124. In 10 sind die Source-Elektroden 124 schraffiert gezeigt.
  • Jeder Source-Trench 122 ist in der SiC-Epitaxieschicht 7 gebildet. Der Source-Trench 122 umfasst Seitenwände und eine untere Wand. Die Seitenwände, welche lange Seiten des Source-Trenches 122 bilden, sind durch a-Ebenen des SiC-Einkristalls gebildet. Die Seitenwände, die kurze Seiten des Source-Trenches 122 bilden, sind durch m-Ebenen des SiC-Einkristalls gebildet.
  • Die unteren Wände der Source-Trenches 122 sind in dem Bereich hoher Konzentration 102 positioniert. Die unteren Wände der Source-Trenches 122 sind in Bereichen bei der Seite der zweiten Hauptoberfläche 4 in Bezug auf die unteren Wände der Gate-Trenches 105 positioniert. In Bezug auf die Normalenrichtung Z sind die unteren Wände der Source-Trenches 122 in Bereichen zwischen den unteren Wänden der Gate-Trenches 105 und dem Bereich geringer Konzentration 103 positioniert.
  • Die unteren Wände der Source-Trenches 122 sind entlang einer c-Ebene des SiC-Einkristalls angeordnet. Die unteren Wände der Source-Trenches 122 haben einen Neigungswinkel (bzw. eine Abwinkelung) , der in einer a-Achsenrichtung in Bezug zu der c-Ebene des SiC-Einkristalls geneigt ist. Die unteren Wände der Source-Trenches 122 können parallel zu der ersten Hauptoberfläche 3 gebildet sein. Die unteren Wände der Source-Trenches 122 können jeweils in einer Form gebildet sein, die zu der zweiten Hauptoberfläche 4 gebogenen ist.
  • Die Source-Trenches 122 haben eine zweite Tiefe D2, die die erste Tiefe D1 der Gate-Trenches 105 übersteigt. Unter einer Bedingung, dass die Source-Trenches 122 innerhalb des Bereichs hoher Konzentration 102 positioniert sind, darf ein Verhältnis DS/DG der zweiten Tiefe D2 in Bezug auf die erste Tiefe D1 nicht kleiner als 1,5 sein. Das Verhältnis DS/DG ist vorzugsweise nicht kleiner als 2.
  • Die zweite Tiefe D2 darf nicht kleiner als 0,5 µm und nicht größer als 10 µm sein. Die zweite Tiefe D2 darf nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm sein. Source-Trenches 122, welche eine zweite Tiefe D2 haben, die im Wesentlichen gleich zu der ersten Tiefe D1 ist, können gebildet werden.
  • Jeder Source-Trench 122 umfasst einen ersten Trench-Bereich 125 und einen zweiten Trench-Bereich 126. Der erste Trench-Bereich 125 ist an einer Öffnungsseite des Source-Trenches 122 gebildet. Der erste Trench-Bereich 125 hat eine erste Breite W1 in Bezug auf die zweite Richtung Y. Der erste Trench-Bereich 125 kann in einer verjüngten Form ausgebildet sein, mit welcher die erste Breite W1 sich zu der unteren Wandseite hin ausgehend von der ersten Hauptoberfläche 3 verjüngt.
  • Die ersten Trench-Bereiche 125 sind vorzugsweise in Bereichen bei der Seite der ersten Hauptoberfläche 3 in Bezug auf die unteren Wände der Gate-Trenches 105 gebildet. Das heißt, dass eine Tiefe der ersten Trench-Bereiche 125 vorzugsweise kleiner ist als die erste Tiefe D1 der Gate-Trenches 105. Die ersten Trench-Bereiche 125, welche die unteren Wände der Gate-Trenches 105 kreuzen, können gebildet werden. Das heißt, dass die Tiefe der ersten Trench-Bereiche 125 die erste Tiefe D1 der Gate-Trenches 105 übersteigen können.
  • Die Tiefe der ersten Trench-Bereiche 125 darf nicht kleiner als 0,1 µm und nicht größer als 2 µm sein. Die Tiefe der ersten Trench-Bereiche 125 darf nicht kleiner als 0,1 µm und nicht größer als 0,5 µm, nicht kleiner als 0,5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 1,5 µm oder nicht kleiner als 1,5 µm und nicht größer als 2 µm sein.
  • The erste Breite W1 der ersten Trench-Bereiche 125 darf nicht kleiner sein als the Breite der Gate-Trenches 105 oder darf nicht geringer ist als der Breite der Gate-Trenches 105. The erste Breite W1 übersteigt vorzugsweise die Breite der Gate-Trenches 105. Die erste Breite W1 darf nicht kleiner sein als 0,1 µm und nicht größer sein als 2 µm. Die erste Breite W1 darf nicht kleiner sein als 0,1 µm und nicht größer sein als 0,5 µm, nicht geringer sein als 0,5 µm und nicht größer sein als 1 µm, nicht geringer sein als 1 µm und nicht größer sein als 1,5 µm oder nicht geringer sein als 1,5 µm und nicht größer sein als 2 µm.
  • Die zweiten Trench-Bereiche 126 sind bei den unteren Wandseiten der Source-Trenches 122 ausgebildet. In Bezug auf die Normalenrichtung Z, sind die zweiten Trench-Bereiche 126 in Bereichen zwischen den ersten Trench-Bereichen 125 und einem unteren Bereich der SiC-Epitaxieschicht 7 gebildet und kreuzen die unteren Wände der Gate-Trenches 105. In Bezug auf die Normalenrichtung Z übersteigt eine Tiefe der zweiten Trench-Bereiche 126 basierend auf den ersten Trench-Bereichen 125 vorzugsweise die erste Tiefe D1 der Gate-Trenches 105.
  • In Bezug auf die zweite Richtung Y haben die zweiten Trench-Bereiche 126 eine zweite Breite W2, die kleiner ist als die erste Breite W1. Unter einer Bedingung, dass die zweite Breite W2 kleiner ist als die erste Breite W1, darf die zweite Breite W2 nicht kleiner sein als die Breite der Gate-Trenches 105 oder darf nicht kleiner sein als die Breite der Gate-Trenches 105.
  • Die zweite Breite W2 darf nicht kleiner als 0,1 µm und nicht kleiner bzw. größer als 2 µm sein. Die zweite Breite W2 darf nicht kleiner als 0,1 µm und nicht kleiner bzw. größer als 2 µm sein. Die zweite Breite W2 darf nicht kleiner als 0,1 µm und nicht größer als 0, 5 µm, nicht kleiner als 0, 5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 1,5 µm oder nicht kleiner als 1,5 µm und nicht kleiner bzw. größer als 2 µm sein. Offensichtlich können zweite Trench-Bereiche 126 mit einer zweiten Breite W2 gebildet werden, die im Wesentlichen gleich zu der ersten Breite W1 ist.
  • Eine Gesamtöffnungsbreite der Source-Trenches 122 ist vorzugsweise so gebildet, dass sie ungefähr gleich der Öffnungsbreite der Gate-Trenches 105 ist. Dass die Öffnungsbreite der Source-Trenches 122 ungefähr gleich der Öffnungsbreite der Gate-Trenches 105 ist, bedeutet, dass die Öffnungsbreite der Source-Trenches 122 innerhalb eines Bereichs von ±20% der Öffnungsbreite der Gate-Trenches 105 fällt.
  • Die Seitenwände von jedem der zweiten Trench-Bereiche 126 können sich entlang der Normalenrichtung Z erstrecken. Die Winkel, die die Seitenwände der zweiten Trench-Bereiche 126 mit Bezug auf die erste Hauptoberfläche 3 innerhalb des SiC-Chips 2 bilden, dürfen nicht kleiner als 90° und nicht größer als 95° (zum Beispiel nicht kleiner als 91° und nicht größer als 93°) sein. Die Seitenwände der zweiten Trench-Bereiche 126 können im Wesentlichen senkrecht zu der ersten Hauptoberfläche 3 gebildet werden. Die zweiten Trench-Bereiche 126 können in einer verjüngten Form gebildet sein, bei welcher die zweite Öffnungsbreite W2 sich zu der unteren Wandseite ausgehend von dem ersten Trench-Bereich 125 verjüngt.
  • Jede Source-Isolierschicht 123 umfasst zumindest eines von Siliziumoxid, Siliziumnitrid, Aluminiumoxid, Zirkoniumoxid und Tantaloxid. Die Source-Isolierschicht 123 kann eine laminierte Struktur aufweisen, in welcher eine Siliziumoxidschicht und eine Siliziumnitridschicht in irgendeiner Reihenfolge aufeinander geschichtet sind. Die Source-Isolierschicht 123 kann eine einschichtige Struktur bestehend aus einer Siliziumoxidschicht oder einer Siliziumnitridschicht aufweisen. In dieser Ausführungsform hat die Source-Isolierschicht 123 eine einschichtige Struktur bestehend aus einer Siliziumoxidschicht.
  • Die Source-Isolierschicht 123 ist als Film entlang der Innenwände des Source-Trenches 122 ausgebildet und grenzt einen Nischenraum innerhalb des Source-Trenches 122 ab. Insbesondere ist die Source-Isolierschicht 123 als Film entlang der Innenwände des Source-Trenches 122 gebildet, und zwar so, dass der erste Trench-Bereich 125 freigelegt ist und dass der zweite Trench-Bereich 126 bedeckt ist.
  • Die Source-Isolierschicht 123 grenzt dabei den Nischenraum innerhalb des zweiten Trench-Bereichs 126 ab. Die Source-Isolierschicht 123 hat einen Seitenwandfensterbereich 127, welcher den ersten Trench-Bereich 125 freilegt.
  • Die Source-Isolierschicht 123 umfasst einen ersten Bereich 128 und einen zweiten Bereich 129. Der erste Bereich 128 ist entlang der Seitenwände des Source-Trenches 122 ausgebildet. Der zweite Bereich 129 ist entlang der unteren Wand des Source-Trenches 122 ausgebildet. Eine Dicke des ersten Bereichs 128 ist kleiner als eine Dicke des zweiten Bereichs 129. Die Dicke des ersten Bereichs 128 darf nicht kleiner als 0, 01 µm und nicht größer als 0,2 µm sein. Die Dicke des zweiten Bereichs 129 darf nicht kleiner als 0,05 µm und nicht größer als 0,5 µm sein.
  • Die Dicke des ersten Bereichs 128 kann im Wesentlichen gleich zu der Dicke des ersten Bereichs 128 der Gate-Isolierschichten 106 sein. Die Dicke des zweiten Bereichs 129 kann im Wesentlichen gleich der Dicke des zweiten Bereichs 129 der Gate-Isolierschichten 106 sein. Source-Isolierschichten 123, die jeweils eine einheitliche bzw. gleichmäßige Dicke haben, können stattdessen gebildet werden.
  • Jede Source-Elektrode 124 ist in dem Source-Trench 122 über die Source-Isolierschicht 123 hinweg eingebettet. Insbesondere ist die Source-Elektrode 124 in dem ersten Trench-Bereich 125 und dem zweiten Trench-Bereich 126 über die Source-Isolierschicht 123 hinweg eingebettet.
  • Die Source-Elektrode 124 ist in einem Nischenraum eingebettet, der durch den zweiten Trench-Bereich 126 an der unteren Wandseite des Source-Trenches 122 abgegrenzt ist. Die Source-Elektrode 124 hat einen Seitenwandkontaktbereich 130, der die Seitenwände des ersten Trench-Bereichs 125, die durch den Seitenwandfensterbereich 127 an der Öffnungsseite des Source-Trenches 122 freigelegt sind, berührt.
  • Die Source-Elektrode 124 hat eine Elektrodenoberfläche, die von einer Öffnung des Source-Trenches 122 freigelegt ist. Die Elektrodenoberfläche der Source-Elektrode 124 ist in einer gebogenen Form gebildet, welche zu der unteren Wand des Source-Trenches 122 herabgedrückt ist. Die Elektrodenoberfläche der Source-Elektrode 124 kann stattdessen parallel zu der ersten Hauptoberfläche 3 gebildet werden.
  • In Bezug auf die Normalenrichtung Z darf eine Dicke der Source-Elektrode 124 nicht kleiner als 0,5 µm und nicht größer als 10 µm sein. Die Dicke der Source-Elektrode 124 darf nicht kleiner als 0, 5 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 pm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm sein.
  • Die Source-Elektrode 124 besteht aus einem leitenden Material, welches kein Metallmaterial ist. Die Source-Elektrode 124 besteht vorzugsweise aus einem leitenden Polysilizium. In dieser Ausführungsform umfasst die Source-Elektrode 124 ein p-Typ-Polysilizium, das mit einer p-Typ-Verunreinigung dotiert ist.
  • Eine p-Typ-Verunreinigungskonzentration der Source-Elektrode 124 darf nicht kleiner als 1,0×1018 cm-3 und nicht größer als 1,0×1022 cm-3 sein. Die p-Typ-Verunreinigungskonzentration der Source-Elektrode 124 ist vorzugsweise gleich der p-Typ-Verunreinigungskonzentration der Gate-Elektrode 107. Die p-Typ-Verunreinigung der Source-Elektrode 124 kann zumindest eines von Bor, Aluminium, Indium und Gallium umfassen.
  • Das Halbleiterbauteil 101 umfasst eine zweite Niedrigwiderstandsschicht 131, welche die Source-Elektroden 124 bedeckt. Die zweite Niedrigwiderstandsschicht 131 bedeckt die Source-Elektroden 124 innerhalb des Source-Trenches 122. Die zweite Niedrigwiderstandsschicht 131 bildet einen Bereich von jeder Trench-Source-Struktur 121. Die zweite Niedrigwiderstandsschicht 131 hat die gleiche Struktur wie die erste Niedrigwiderstandsschicht 112. Die Beschreibung der ersten Niedrigwiderstandsschicht 112 gilt für die Beschreibung der zweiten Niedrigwiderstandsschicht 131.
  • Das Halbleiterbauteil 101 umfasst einen Körperbereich 141 des p-Typs, der in einem Oberflächenschichtbereich der ersten Hauptoberfläche 3 in dem aktiven Bereich 8 gebildet ist. Der Körperbereich 141 definiert den aktiven Bereich 8. Eine p-Typ-Verunreinigungskonzentration des Körperbereichs 141 ist kleiner als die p-Typ-Verunreinigungskonzentrations der Gate-Elektroden 107 und der Source-Elektroden 124. Ein Spitzenwert der p-Typ-Verunreinigungskonzentration des Körperbereichs 141 darf nicht kleiner als 1,0×1017 cm-3 und nicht größer als 1,0×1019 cm-3 sein.
  • In dem Oberflächenschichtbereich der ersten Hauptoberfläche 3 bedeckt der Körperbereich 141 die Seitenwände der Gate-Trenches 105 und die Seitenwände der Source-Trenches 122. Der Körperbereich 141 ist in einem Bereich an der Seite der ersten Hauptoberfläche 3 in Bezug auf die unteren Wände der Gate-Trenches 105 gebildet. Der Körperbereich 141 liegt den Gate-Elektroden 107 über die Gate-Isolierschicht 106 hinweg gegenüber.
  • Der Körperbereich 141 ist in einem Bereich bei der Seite des ersten Trench-Bereichs 125 in Bezug auf die zweiten Trench-Bereiche 126 gebildet. Der Körperbereich 141 bedeckt den ersten Trench-Bereich 125. Der Körperbereich 141 ist mit den Seitenwandkontaktbereichen 130 der Source-Elektroden 124, welche von dnm ersten Trench-Bereichen 125 freigelegt sind, verbunden. Der Körperbereich 141 ist dabei innerhalb des SiC-Chips 2 source-geerdet. Der Körperbereich 141 kann einen Bereich jedes zweiten Trench-Bereichs 126 bedecken. In diesem Fall kann der Körperbereich 141 jeder Source-Elektrode 124 über einen Bereich der Source-Isolierschicht 123 hinweg gegenüberliegen.
  • Das Halbleiterbauteil 101 umfasst einen Source-Bereich 142 des n+-Typs, der in einem Oberflächenschichtbereich des Körperbereichs 141 gebildet ist. Der Source-Bereich 142 ist entlang des Gate-Trenches 105 gebildet. Ein Spitzenwert einer n-Typ-Verunreinigungskonzentration des Source-Bereichs 142 übersteigt einen Spitzenwert der n-Typ-Verunreinigungskonzentration des Bereichs hoher Konzentration 102. Der Spitzenwert der n-Typ-Verunreinigungskonzentration des Source-Bereichs 142 darf nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1,0×1015 cm-3 sein.
  • Der Source-Bereich 142 bedeckt die Seitenwände der Gate-Trenches 105 und die Seitenwände der Source-Trenches 122 in dem Oberflächenschichtbereich des Körperbereichs 141. Der Source-Bereich 142 liegt den Gate-Elektroden 107 über die Gate-Isolierschichten 106 hinweg gegenüber. Der Source-Bereich 142 liegt vorzugsweise der ersten Niedrigwiderstandsschicht 112 über die Gate-Isolierschichten 106 hinweg gegenüber.
  • Ferner ist der Source-Bereich 142 in einem Bereich bei der Seite des ersten Trench-Bereichs 125 in Bezug zu den zweiten Trench-Bereichen 126 gebildet. Der Source-Bereich 142 bedeckt den ersten Trench-Bereich 125. Der Source-Bereich 142 ist mit den Seitenwandkontaktbereichen 130 der Source-Elektroden 124, welche von den ersten Trench-Bereichen 125 freigelegt sind, verbunden. Der Source-Bereich 142 ist dabei innerhalb des SiC-Chips 2 source-geerdet.
  • In dieser Ausführungsform hat der Source-Bereich 142 versteckte Bereiche, welche durch die dritten Bereiche 110 der Gate-Isolierschichten 106 in der ersten Hauptoberfläche 3 versteckt sind und der Source-Bereich 142 hat freigelegte Bereiche, welche von den dritten Bereichen 110 freigelegt sind. Eine Gesamtfläche des Source-Bereichs 142 kann durch die dritten Bereiche 110 bedeckt sein.
  • Ein Bereich des Source-Bereichs 142, der entlang der Seitenwand des Gate-Trenches 105 verläuft, definiert einena Kanal des MISFET mit dem Bereich hoher Konzentration 102 innerhalb des Körperbereichs 141. AN/AUS der Kanäle wird kontrolliert durch die Gate-Elektroden 107.
  • Das Halbleiterbauteil 101 umfasst eine Vielzahl von Kontaktbereichen 143 des p+-Typs, die in den Oberflächenschichtbereichen der ersten Hauptoberfläche 3 in dem aktiven Bereich 8 gebildet sind. Ein Spitzenwert einer p-Typ-Verunreinigungskonzentration jedes Kontaktbereichs 143 übersteigt die p-Typ-Verunreinigungskonzentration des Körperbereichs 141. Der Spitzenwert der p-Typ-Verunreinigungskonzentration jedes Kontaktbereichs 143 darf nicht kleiner als 1,0×1015 cm-3 und nicht größer als 1,0×1021 cm-3 sein.
  • Die Vielzahl von Kontaktbereichen 143 sind jeweils in Bereichen entlang der Vielzahl von Source-Trenches 122 gebildet. Insbesondere ist eine Vielzahl von Kontaktbereichen 143 jeweils in einem Viele-zu-Eins-Verhältnis in Bezug auf einen entsprechenden einzelnen Source-Trench 122 gebildet. Die Vielzahl von Kontaktbereichen 143 ist in Intervallen entlang der entsprechenden Source-Trenchs 122 gebildet. Die Vielzahl von Kontaktbereichen 143 ist jeweils in Intervallen von den Gate-Trenches 105 ausgehend gebildet.
  • Jeder Kontaktbereich 143 bedeckt den entsprechenden ersten Trench-Bereich 125. Jeder Kontaktbereich 143 ist in dem entsprechenden ersten Trench-Bereich 125 zwischen dem Seitenwandkontaktbereich 130 der Source-Elektrode 124 und dem Source-Bereich 142 eingefügt. Jeder Kontaktbereich 143 ist ferner in dem entsprechenden ersten Trench-Bereich 125 zwischen dem Seitenwandkontaktbereich 130 der Source-Elektrode 124 und dem Körperbereich 141 eingefügt.
  • Jeder Kontaktbereich 143 ist dabei elektrisch mit der Source-Elektrode 124, dem Körperbereich 141 und dem Source-Bereich 142 verbunden. Jeder Kontaktbereich 143 ist innerhalb des SiC-Chips 2 source-geerdet.
  • Ein Bereich jedes Kontaktbereichs 143, der den ersten Trench-Bereich 125 bedeckt, wird zu dem Gate-Trench 105 geleitet. Der Bereich jedes Kontaktbereichs 143, der den ersten Trench-Bereich 125 bedeckt, ist in einem Bereich bei der Seite der ersten Hauptoberfläche 3 in Bezug auf einen unteren Bereich des Körperbereichs 141 gebildet. Der Bereich jedes Kontaktbereichs 143, der den ersten Trench-Bereich 125 bedeckt, kann sich zu einem Zwischenbereich zwischen den Gate-Trenches 105 und dem Source-Trench 122 erstrecken.
  • Jeder Kontaktbereich 143 bedeckt ferner den entsprechenden zweiten Trench-Bereich 126. Jeder Kontaktbereich 143 liegt in dem entsprechenden zweiten Trench-Bereich 126 über die Source-Isolierschicht 123 hinweg der Source-Elektrode 124 gegenüber.
  • Jeder Kontaktbereich 143 bedeckt ferner die untere Wand des entsprechenden Source-Trenches 122. Jeder Kontaktbereich 143 liegt der Source-Elektrode 124 über die untere Wand des entsprechenden Source-Trenches 122 hinweg gegenüber. Ein unterer Bereich jedes Kontaktbereichs 143 kann parallel zu der unteren Wand des entsprechenden Source-Trenches 122 gebildet sein.
  • Das Halbleiterbauteil 101 umfasst eine Vielzahl von Deep-Well-Bereichen 144 des p-Typs, die in dem Oberflächenschichtbereich der ersten Hauptoberfläche 3 in dem aktiven Bereich 8 gebildet sind. Ein Spitzenwert einer p-Typ-Verunreinigungskonzentration jedes Deep-Well-Bereichs 144 ist kleiner als der Spitzenwert der p-Typ-Verunreinigungskonzentration der Kontaktbereiche 143.
  • Der Spitzenwert der p-Typ-Verunreinigungskonzentration jedes Deep-Well-Bereichs 144 darf nicht kleiner als der Spitzenwert der p-Typ-Verunreinigungskonzentration des Körperbereichs 141 sein oder darf kleiner als der Spitzenwert der p-Typ-Verunreinigungskonzentration des Körperbereichs 141 sein. Der Spitzenwert der p-Typ-Verunreinigungskonzentration jedes Deep-Well-Bereichs 144 darf nicht kleiner als 1,0*1017 cm-3 und nicht größer als 1,0×1015 cm-3 sein.
  • Die Vielzahl von Deep-Well-Bereichen 144 ist in der Mehrzahl in einer Beziehung einer Eins-zu-Eins-Korrespondenz in Bezug auf die Vielzahl von Source-Trenches 122 gebildet. Jeder Deep-Well-Bereich 144 ist als ein Band gebildet, das sich in einer Draufsicht entlang des entsprechenden Source-Trenches 122 erstreckt. Jeder Deep-Well-Bereich 144 ist in dem Bereich hoher Konzentration 102 gebildet. Jeder Deep-Well-Bereich 144 ist in einem Bereich an der Seite der zweiten Hauptoberfläche 4 in Bezug auf den Körperbereich 141 gebildet. Jeder Deep-Well-Bereich 144 schließt sich durchgängig an den Körperbereich 141 an.
  • Jeder Deep-Well-Bereich 144 umfasst einen Bereich, der den entsprechenden zweiten Trench-Bereich 126 bedeckt. Jeder Deep-Well-Bereich 144 umfasst einen Bereich, welcher den entsprechenden zweiten Trench-Bereich 126 über die Kontaktbereiche 143 hinweg bedeckt. Jeder Deep-Well-Bereich 144 umfasst ferner einen Bereich, der die untere Wand des entsprechenden Source-Trenches 122 bedeckt. Jeder Deep-Well-Bereich 144 umfasst einen Bereich, der die untere Wand des entsprechenden Source-Trenches 122 über dne Kontaktbereich 143 hinweg bedeckt.
  • Jeder Deep-Well-Bereich 144 hat einen unteren Bereich, der an der Seite der zweiten Hauptoberfläche 4 in Bezug auf die untere Wand des Gate-Trenches 105 positioniert ist. Der untere Bereich jedes Deep-Well-Bereichs 144 kann parallel zu der unteren Wand jedes Source-Trenches 122 gebildet sein. Die Vielzahl von Deep-Well-Bereichen 144 ist vorzugsweise mit konstanter Tiefe gebildet.
  • Jeder Deep-Well-Bereich 144 bildet mit dem Bereich hoher Konzentration 102 einen pn-Übergangsbereich. Von den pn-Übergangsbereichen breiten sich Sperrschichten zu den Gate-Trenches 105 hin aus. Die Sperrschichten können mit den unteren Wänden der Gate-Trenches 105 überlappen.
  • Mit dem Halbleiterbauteil 101, das genau eine pn-Übergangsdiode umfasst, entsteht ein Problem einer Konzentration eines elektrischen Feldes innerhalb des SiC-Chips 2 nicht häufig, da die Struktur keine Trenches umfasst. Die jeweiligen Deep-Well-Bereiche 144 sorgen dafür, dass der Trench-Gate-Typ MISFET sich der Struktur einer pn-Übergangsdiode annähert. Das elektrische Feld innerhalb des SiC-Chips 2 kann dabei in dem Trench-Gate-Typ MISFET aufgelockert werden.
  • Mit den Deep-Well-Bereichen 144, die die unteren Bereiche an der Seite der zweiten Hauptoberfläche 4 in Bezug auf die unteren Wände der Gate-Trenches 105 haben, kann die Konzentration des elektrischen Feldes in Bezug auf die Gate-Trenches 105 in angemessener Weise durch die Sperrschichten gelockert werden. Eine Verengung eines Feldes PS zwischen der Vielzahl von Source-Trenches 122 (Deep-Well-Bereiche 144) ist effektiv um die Konzentration des elektrischen Feldes aufzulockern und um eine Stehspannung zu verbessern.
  • Die Vielzahl von Deep-Well-Bereichen 144 ist vorzugsweise mit konstanter Tiefe gebildet. Dabei kann verhindert werden, dass die Stehspannung (zum Beispiel eine elektrostatische Durchschlagsfestigkeit) des SiC-Chips 2 von den jeweiligen Deep-Well-Bereichen 144 begrenzt wird und deswegen kann eine Verbesserung der Stehspannung in angemessener Weise erreicht werden.
  • Durch Benutzung der Source-Trenches 122 können die Deep-Well-Bereiche 144 in angemessener Weise in verhältnismäßig tiefen Bereichen des SiC-Chips 2 gebildet werden. Außerdem können die Deep-Well-Bereiche 144 entlang der Source-Trenches 122 gebildet werden und somit kann eine Veränderung in der Tiefe der Vielzahl von Deep-Well-Bereichen 144 in angemessener Weise gehemmt werden.
  • In dieser Ausführungsform sind Bereiche des Bereichs hoher Konzentration 102 zwischen der Vielzahl von Deep-Well-Bereichen 144 eingefügt. Ein JFET (Sperrschicht-Feldeffekttransistor)-Widerstand kann dabei in den Bereichen zwischen der Vielzahl von Deep-Well-Bereichen 144 reduziert werden.
  • In dieser Ausführungsform sind die unteren Bereiche der jeweiligen Deep-Well-Bereiche 144 in dem Bereich hoher Konzentration 102 positioniert. Strompfade können in lateralen Richtungen parallel zu der ersten Hauptoberfläche 3 in Bereichen des Bereichs hoher Konzentration 102 direkt unter den jeweiligen Deep-Well-Bereichen 144 gebildet sein. Folglich kann ein Stromausbreitungswiderstand reduziert werden. Der Bereich geringer Konzentration 103 steigert die Stehspannung des SiC-Chips 2 in einer solchen Struktur.
  • Die Hauptoberflächenisolierschicht 12 bedeckt eine gesamte Fläche der ersten Hauptoberfläche 3. Die Hauptoberflächenisolierschicht 12 bedeckt die Source-Bereiche 142 und die Kontaktbereiche 143 in dem aktiven Bereich 8. Insbesondere bedeckt die Hauptoberflächenisolierschicht 12 die gesamte Fläche des Source-Bereichs 142 und gesamten Flächen der Kontaktbereiche 143 in einer Schnittsansicht entlang der zweiten Richtung Y in dem aktiven Bereich 8. Die Hauptoberflächenisolierschicht 12 bedeckt die gesamte Fläche des Source-Bereichs 142 und die gesamten Flächen der Kontaktbereiche 143 in einer Draufsicht.
  • Genauer gesagt kreuzt die Hauptoberflächenisolierschicht 12 die ersten Trench-Bereiche 125 und bedeckt die Source-Elektroden 124 in dem aktiven Bereich 8. Die Hauptoberflächenisolierschicht 12 bedeckt die Seitenwandkontaktbereiche 130 der Source-Elektroden 124 auf der ersten Hauptoberfläche 3.
  • Die Hauptoberflächenisolierschicht 12 hat eine Vielzahl von Kontaktöffnungen 151, die jeweils die Vielzahl von Source-Elektroden 124 in dem aktiven Bereich 8 freilegen. Die Vielzahl von Kontaktöffnungen 151 ist in einer Beziehung einer Eins-zu-Eins-Korrespondenz in Bezug auf die Vielzahl von Source-Elektroden 124 gebildet. Jede Kontaktöffnung 151 kann als ein Band, das sich entlang der Trench-Source-Struktur 121 erstreckt, gebildet sein. Jede Kontaktöffnung 151 ist innerhalb eines Bereichs gebildet, der von den Seitenwänden des Source-Trenches 122 (erster Trench-Bereich 125) in einer Draufsicht umgeben ist.
  • Jede Kontaktöffnung 151 legt die Source-Elektrode 124 in Intervallen zu der Innenseite des Source-Trenches 122 ausgehend von den Seitenwände des Source-Trenches 122 (erster Trench-Bereich 125) frei. Die Kontaktöffnung 151 legt nur die Source-Elektrode 124 frei. Ein Öffnungskantenbereich der Kontaktöffnung 151 ist in einer Form, die sich in die Kontaktöffnung 151 biegt, gebildet.
  • Eine Vertiefung 152 die zu der unteren Wand des Source-Trenches 122 herabgedrückt ist, ist auf der Elektrodenoberfläche der Source-Elektrode 124 gebildet. Die Vertiefung 152 kann als Band gebildet sein, welches sich entlang der Trench-Source-Struktur 121 erstreckt. Die Vertiefung 152 ist innerhalb eines Bereichs gebildet, der von den Seitenwänden des Source-Trenches 122 (erster Trench-Bereich 125) in einer Draufsicht umgeben ist.
  • Die Vertiefung 152 ist in Intervallen zu der Innenseite des Source-Trenches 122 ausgehend von den Seitenwänden des Source-Trenches 122 (erster Trench-Bereich 125) gebildet. Die Vertiefung 152 legt die zweite Niedrigwiderstandsschicht 131 frei. Die Vertiefung 152 kann durch die zweite Niedrigwiderstandsschicht 131 durchdringen. Die Kontaktöffnung 151 ist in Verbindung mit der Vertiefung 152 der Source-Elektrode 124.
  • Die Umfangskante der Hauptoberflächenisolierschicht 12 ist freigelegt von den Seitenoberflächen 5A bis 5D. In dieser Ausführungsform schließt sich die Umfangskante der Hauptoberflächenisolierschicht 12 durchgängig an die Seitenoberflächen 5A bis 5D an. Die Umfangskante der Hauptoberflächenisolierschicht 12 kann in Intervallen einwärts von den Seitenoberflächen 5A bis 5D ausgebildet sein. In diesem Fall legt die Hauptoberflächenisolierschicht 12 einen Bereich der ersten Hauptoberfläche 3, welcher in dem Außenbereich 9 positioniert ist, frei.
  • Die Dicke der Hauptoberflächenisolierschicht 12 darf nicht kleiner als 0,1 µm und nicht größer als 10 µm sein. Die Dicke der Hauptoberflächenisolierschicht 12 darf nicht kleiner als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 pm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm sein. Die Dicke der Hauptoberflächenisolierschicht 12 ist vorzugsweise nicht kleiner als 0,5 µm und nicht größer als 5 µm.
  • Die ersten Hauptoberflächenelektroden 21 sind auf der Hauptoberflächenisolierschicht 12 gebildet. Die Dicke T1 der ersten Hauptoberflächenelektroden 21 darf nicht kleiner sein als 1 µm und nicht größer als 100 µm sein. Die Dicke T1 darf nicht kleiner als 1 µm und nicht größer als 10 µm, nicht kleiner als 10 µm und nicht größer als 20 µm, nicht kleiner als 20 µm und nicht größer als 40 µm, nicht kleiner als 40 µm und nicht größer als 60 µm, nicht kleiner als 60 µm und nicht größer als 80 µm oder nicht kleiner als 80 µm und nicht größer als 100 µm sein. Die Dicke T1 ist vorzugsweise nicht kleiner als 20 µm und nicht größer als 60 µm.
  • Die erste Hauptoberflächenelektrode 21 umfasst eine Gate-Hauptoberflächenelektrode 153, eine Gate-Draht-Elektrode 154 und eine Source-Hauptoberflächenelektrode 155. Eine Gate-Spannung wird an die Gate-Hauptoberflächenelektrode 153 (Gate-Draht-Elektrode 154) angelegt. Die Gate-Spannung darf nicht kleiner als 10 V und nicht größer als 50 V (zum Beispiel ungefähr 30 V) betragen. Eine Source-Spannung wird an die Source-Hauptoberflächenelektrode 155 angelegt. Die Source-Spannung kann eine Referenzspannung (zum Beispiel eine GND-Spannung) sein.
  • Die Gate-Hauptoberflächenelektrode 153 ist in dem aktiven Bereich 8 gebildet. Die Gate-Hauptoberflächenelektrode 153 ist in einer Draufsicht in einem Bereich an der Seite der ersten Seitenoberfläche 5A gebildet. Insbesondere ist in einer Draufsicht die Gate-Hauptoberflächenelektrode 153 in einem zentralen Bereich auf der ersten Seitenoberfläche 5A gebildet. Die Gate-Hauptoberflächenelektrode 153 kann an einem Eckbereich gebildet sein, welcher in einer Draufsicht zwei beliebige Seitenoberflächen 5A bis 5D verbindet. Die Gate-Hauptoberflächenelektrode 153 kann in einer Draufsicht in einer vierseitigen Form gebildet sein.
  • Die Gate-Draht-Elektrode 154 wird von der Gate-Hauptoberflächenelektrode 153 aus geleitet und erstreckt sich als ein Band entlang der Umfangskante des aktiven Bereichs 8. In dieser Ausführungsform ist die Gate-Draht-Elektrode 154 entlang der ersten Seitenoberfläche 5A, der dritten Seitenoberfläche 5C und der vierten Seitenoberfläche 5D ausgebildet, so dass eine Innenseite des aktiven Bereichs 8 von drei Richtungen begrenzt ist. Die Gate-Draht-Elektrode 154 ist über die Hauptoberflächenisolierschicht 12 mit der Gate-Elektrode 107 verbunden. Ein elektrisches Signal von der Gate-Hauptoberflächenelektrode 153 wird an die Gate-Elektrode 107 über die Gate-Draht-Elektrode 154 übertragen.
  • Die Source-Hauptoberflächenelektrode 155 ist in dem aktiven Bereich 8 in Intervallen von der Gate-Hauptoberflächenelektrode 153 und der Gate-Draht-Elektrode 154 gebildet. Die Source-Hauptoberflächenelektrode 155 bedeckt einen Bereich, der durch die Gate-Hauptoberflächenelektrode 153 und die Gate-Draht-Elektrode 154 und abgegrenzt ist und ist in einer Draufsicht in einer C-Form gebildet.
  • Die Source-Hauptoberflächenelektrode 155 ist mit der Source-Elektroden 124 über die Kontaktöffnungen 151 elektrisch verbunden. Das heißt, dass in dieser Ausführungsform, die Source-Hauptoberflächenelektrode 155, welche aus einem Metallmaterial besteht, mit den Source-Elektroden 124, die aus einem leitenden Polysilizium bestehen, verbunden ist.
  • Jede der ersten Hauptoberflächenelektroden 21 (die Gate-Hauptoberflächenelektrode 153, die Gate-Draht-Elektrode 154 und die Source-Hauptoberflächenelektrode 155) hat eine laminierte Struktur, die die Barrierenelektrode 22 und die Hauptelektrode 23 umfasst, welche in dieser Reihenfolge auf die Seite des SiC-Chips 2 geschichtet sind.
  • In dieser Ausführungsform umfasst die Barrierenelektrode 22 zumindest von einer Ti-Schicht und einer TiN-Schicht. Die Barrierenelektrode 22 hat vorzugsweise eine laminierte Struktur, die eine Ti-Schicht und eine TiN-Schicht unfasst, die in dieser Reihenfolge auf der Seite des SiC-Chips 2 geschichtet sind. Die Barrierenelektrode 22 kann eine einschichtige Struktur bestehend aus einer Ti-Schicht oder einer TiN-Schicht aufweisen.
  • Die Dicke der Barrierenelektrode 22 darf nicht weniger 0,01 µm und nicht mehr als 1 µm betragen. Die Dicke der Barrierenelektrode 22 darf nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner als 0,2 µm und nicht größer als 0,4 µm, nicht kleiner als 0,4 µm und nicht größer als 0, 6 µm, nicht kleiner als 0, 6 µm und nicht größer als 0,8 µm oder nicht kleiner als 0,8 µm und nicht größer als 1 µm sein.
  • Die Hauptelektrode 23 ist als Film auf der Barrierenelektrode 22 ausgebildet. Die Hauptelektrode 23 bedeckt die gesamte Fläche der Hauptoberfläche der Barrierenelektrode 22. Die Hauptelektrode 23 hat einen Widerstandswert, der geringer ist als der Widerstandswert der Barrierenelektrode 22. Die Hauptelektrode 23 besteht aus einer Al-basierten Metallschicht. Insbesondere umfasst die Hauptelektrode 23 zumindest eine von einer puren Al-Schicht, einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht und einer AlSiCu-Legierungsschicht.
  • Die Hauptelektrode 23 kann eine laminierte Struktur aufweisen, in welcher zwei oder mehr von einer puren Al-Schicht, einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht und einer AlSiCu-Legierungsschicht in irgendeiner Reihenfolge aufeinander geschichtet sind. Die Hauptelektrode 23 kann eine einschichtige Struktur bestehend aus einer puren Al-Schicht, einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht oder einer AlSiCu-Legierungsschicht aufweisen. Die Hauptelektrode 23 hat vorzugsweise eine einschichtige Struktur bestehend aus einer AlSi-Legierungsschicht, einer AlCu-Legierungsschicht oder einer AlSiCu-Legierungsschicht.
  • Die Dicke der Hauptelektrode 23 übersteigt die Dicke der Barrierenelektrode 22. Die Dicke der Hauptelektrode 23 darf nicht kleiner als 10 µm und nicht größer als 100 µm sein. Die Dicke der Hauptelektrode 23 darf nicht kleiner als 10 µm und nicht größer als 20 µm, nicht kleiner als 20 µm und nicht größer als 40 µm, nicht kleiner als 40 µm und nicht größer als 60 µm, nicht kleiner als 60 µm und nicht größer als 80 µm oder nicht kleiner als 80 µm und nicht größer als 100 µm sein.
  • Die Dicke der Hauptelektrode 23 ist vorzugsweise nicht kleiner als 20 µm und nicht größer als 60 µm. Da die Dicke der Barrierenelektrode 22 extrem klein im Vergleich zu der Dicke der Hauptelektrode 23 ist, ist die Dicke T1 von jeder der ersten Hauptoberflächenelektrode 21 angenähert an die Dicke der Hauptelektrode 23.
  • Die Isolierschicht 24 bedeckt die erste Hauptoberflächenelektrode 21 auf der ersten Hauptoberfläche 3. In 9 ist die Isolierschicht 24 schraffiert gezeigt. Insbesondere ist die Isolierschicht 24 auf der Hauptoberflächenisolierschicht 12 gebildet. Die Umfangskante der Isolierschicht 24 ist in Intervallen einwärts von den Seitenoberflächen 5A bis 5D ausgehend geformt. Die Isolierschicht 24 legt dabei den Umfangskantenbereich der Hauptoberflächenisolierschicht 12 frei.
  • Die Umfangskante der Isolierschicht 24 grenzt mit den Seitenoberflächen 5A bis 5D eine Sägestraße 25 ab. Durch die Sägestraße 25 ist es nicht notwendig, die Isolierschicht 24 physikalisch zu schneiden, wenn das Halbleiterbauteil 101 aus dem Wafer ausgeschnitten wird. Das Halbleiterbauteil 101 kann dabei leichtgängig aus dem Wafer ausgeschnitten werden und gleichzeitig kann ein Abblättern und eine Schädigung der Isolierschicht 24 gehemmt werden. Folglich können Schutzobjekte, wie der SiC-Chip 2, die erste Hauptoberflächenelektrodes 21 usw. in angemessener Weise durch die Isolierschicht 24 geschützt werden.
  • Die Breite der Sägestraße 25 darf nicht kleiner als 1 µm und nicht größer als 25 µm sein. Die Breite der Sägestraße 25 ist eine Breite in einer Richtung senkrecht zu einer Richtung, in der sich die Sägestraße 25 erstreckt. Die Breite der Sägestraße 25 darf nicht kleiner als 1 µm und nicht größer als 5 µm, nicht kleiner als 5 µm und nicht größer als 10 µm, nicht kleiner als 10 µm und nicht größer als 15 µm, nicht kleiner als 15 µm und nicht größer als 20 µm oder nicht kleiner als 20 µm und nicht größer als 25 µm sein.
  • Die Isolierschicht 24 hat Pad-Öffnungen 26, welche die ersten Hauptoberflächenelektroden 21 freilegen. In dieser Ausführungsform umfassen die Pad-Öffnungen 26 eine Gate-Pad-Öffnung 161, welche die Gate-Hauptoberflächenelektrode 153 freilegt und eine Source-Pad-Öffnung 162, welche die Source-Hauptoberflächenelektrode 155 freilegt. Die Gate-Pad-Öffnung 161 kann in einer mehreckigen Form mit vier Seiten, die in einer Draufsicht parallel zu den Seitenoberflächen 5A bis 5D verlaufen, gebildet sein. Die Source-Pad-Öffnung 162 kann in einer mehreckigen Form mit vier Seiten, die in einer Draufsicht parallel zu den Seitenoberflächen 5Abis 5D verlaufen, gebildet sein. Eine flächige Form der Gate-Pad-Öffnung 161 und eine flächige Form der Source-Pad-Öffnung 162 sind beliebig.
  • Insbesondere hat die Isolierschicht 24 eine laminierte Struktur, die die anorganische Isolierschicht 30 und die organische Isolierschicht 31 umfasst, welche in dieser Reihenfolge auf die Seite des SiC-Chips 2 geschichtet sind. Die anorganische Isolierschicht 30 ist als Film entlang der Hauptoberflächenisolierschicht 12, der Gate-Hauptoberflächenelektrode 153 und der Source-Hauptoberflächenelektrode 155 gebildet. Die anorganische Isolierschicht 30 umfasst eine erste Gate-Innenwand 163, eine erste Source-Innenwand 164 und eine erste Außenwand 165. Im Folgenden werden die erste Gate-Innenwand 163, die erste Source-Innenwand 164 und die erste Außenwand 165 kollektiv als erste Wandoberflächen bezeichnet.
  • Die erste Gate-Innenwand 163 grenzt eine erste Gate-Öffnung 166, welche einen Bereich der Gate-Hauptoberflächenelektrode 153 freilegt, ab. Die erste Gate-Öffnung 166 bildet einen Bereich der Gate-Pad-Öffnung 161. Die erste Gate-Öffnung 166 hat eine flächige Form, die ähnlich zu der flächigen Form der Gate-Hauptoberflächenelektrode 153 ist und legt einen inneren Bereich der Gate-Hauptoberflächenelektrode 153 frei. Die flächige Form der ersten Gate-Öffnung 166 ist beliebig. Die erste Gate-Öffnung 166 kann in einer mehreckigen Form, die vier Seiten aufweist, welche in einer Draufsicht parallel zu den Seitenoberflächen 5A bis 5D verlaufen, abgegrenzt sein.
  • Die erste Source-Innenwand 164 grenzt eine erste Source-Öffnung 167 ab, welche einen Bereich der Source-Hauptoberflächenelektrode 155 freilegt. Die erste Source-Öffnung 167 bildet einen Bereich der Source-Pad-Öffnung 162. Die erste Source-Öffnung 167 hat eine flächige Form, die ähnlich der flächigen Form der Source-Hauptoberflächenelektrode 155 ist und legt einen inneren Bereich der Source-Hauptoberflächenelektrode 155 frei. Die flächige Form der ersten Source-Öffnung 167 ist beliebig. Die erste Source-Öffnung 167 kann abgegrenzt sein in einer mehreckigen Form, welche vier Seiten aufweise, die in einer Draufsicht parallel zu den Seitenoberflächen 5A bis 5D verlaufen.
  • Die erste Außenwand 165 der anorganischen Isolierschicht 30 ist in Intervallen einwärts ausgehend von den Seitenoberflächen 5A bis 5D gebildet und grenzt mit den Seitenoberflächen 5A bis 5D einen Bereich der Sägestraße 25 ab. Die anorganische Isolierschicht 30 legt dabei den Umfangskantenbereich der Hauptoberflächenisolierschicht 12 frei. Die erste Außenwand 165 kann in einer viereckigen Form mit vier Seiten, die parallel zu den Seitenoberflächen 5A bis 5D in einer Draufsicht verlaufen, gebildet sein.
  • Winkel, welche die ersten Wandoberflächen der anorganischen Isolierschicht 30 innerhalb der anorganischen Isolierschicht 30 mit den Hauptoberflächen der entsprechenden ersten Hauptoberflächenelektroden 21 bilden, dürfen nicht kleiner als 30° und nicht größer als 90° sein. Die Winkel, welche die ersten Wandoberflächen innerhalb der anorganischen Isolierschicht 30 mit den Hauptoberflächen der entsprechenden ersten Hauptoberflächenelektroden 21 bilden, sind vorzugsweise nicht kleiner als 45° und kleiner bzw. größer als 90°. Der Winkel der ersten Wandoberfläche ist definiert durch einen Winkel, den eine gerade Linie, welche einen unteren Endbereich und einen oberen Endbereich der ersten Wandoberfläche verbindet, mit einer Hauptoberfläche der entsprechenden ersten Hauptoberflächenelektrode 21 bildet.
  • Die anorganische Isolierschicht 30 hat die Eigenschaft in ihrer Adhäsion an Ni hoch zu sein. Die anorganische Isolierschicht 30 umfasst zumindest eine von einer Siliziumoxidschicht und einer Siliziumnitridschicht. Die anorganische Isolierschicht 30 kann eine laminierte Struktur aufweisen, die eine Siliziumoxidschicht und eine Siliziumnitridschicht umfasst, die in dieser Reihenfolge auf der Seite des SiC-Chips 2 geschichtet sind. Die anorganische Isolierschicht 30 kann eine einschichtige Struktur bestehend aus einer Siliziumoxidschicht oder einer Siliziumnitridschicht aufweisen. Die anorganische Isolierschicht 30 umfasst vorzugsweise ein isolierendes Material, welches sich von dem der Hauptoberflächenisolierschicht 12 unterscheidet. In dieser Ausführungsform hat die anorganische Isolierschicht 30 eine einschichtige Struktur bestehend aus einer Siliziumnitridschicht.
  • Die Dicke T2 der anorganischen Isolierschicht 30 ist vorzugsweise kleiner als die Dicke T1 der ersten Hauptoberflächenelektrode 21 (T2 < T1) . Die Dicke T2 darf nicht kleiner als 0,1 µm und nicht größer als 10 µm sein. Die Dicke T2 darf nicht kleiner als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm sein. Die Dicke T2 ist vorzugsweise nicht kleiner als 1 µm und nicht größer als 5 µm. Die Dicke T2 ist besonders bevorzugt nicht kleiner als 1 µm und nicht größer als 2 µm.
  • Die organische Isolierschicht 31 ist als Film auf der anorganischen Isolierschicht 30 gebildet. Die organische Isolierschicht 31 umfasst eine zweite Gate-Innenwand 168, eine zweite Source-Innenwand 169 und eine zweite Außenwand 170. Im Folgenden werden die zweite Gate-Innenwand 168, die zweite Source-Innenwand 169 und die zweite Außenwand 170 kollektiv als zweite Wandoberflächen bezeichnet.
  • Bezugnehmend auf 13 ist die zweite Gate-Innenwand 168 in dieser Ausführungsform in einer gebogenen Form gebildet, welche zu der Seite der anorganischen Isolierschicht 30 hin herabgedrückt ist. Die zweite Gate-Innenwand 168 grenzt eine zweite Gate-Öffnung 171 ab, die einen Bereich der Gate-Hauptoberflächenelektrode 153 freilegt. Die zweite Gate-Öffnung 171 hat eine flächige Form ähnlich zu der flächigen Form der Gate-Hauptoberflächenelektrode 153 und legt den inneren Bereich der Gate-Hauptoberflächenelektrode 153 frei. Die flächige Form der zweiten Gate-Öffnung 171 ist beliebig. Die zweite Gate-Öffnung 171 kann in einer mehreckigen Form deren vier Seiten parallel zu den Seitenoberflächen 5A bis 5D in einer Draufsicht verlaufen, abgegrenzt sein.
  • Die zweite Gate-Öffnung 171 ist in Verbindung mit der ersten Gate-Öffnung 166 der anorganischen Isolierschicht 30 und bildet mit der ersten Gate-Öffnung 166 die Gate-Pad-Öffnung 161. Die zweite Gate-Öffnung 171 umgibt die erste Gate-Öffnung 166 in einem Intervall von der ersten Gate-Öffnung 166 aus und legt einen Bereich der anorganischen Isolierschicht 30 frei. Insbesondere legt die organische Isolierschicht 31 einen Bereich der Hauptoberfläche der anorganischen Isolierschicht 30 als innere Umfangskante des Gates 172 in einem Bereich zwischen der ersten Gate-Öffnung 166 und der zweiten Gate-Öffnung 171 frei.
  • Eine Breite WG der inneren Umfangskante des Gates 172 kann 0 µm übersteigen, aber darf nicht größer als 10 µm sein. Die Breite WG darf 0 µm übersteigen, aber darf nicht größer als 1 µm oder darf nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm sein. Die Breite WG ist vorzugsweise nicht kleiner als 1 µm und nicht größer als 5 µm. Obwohl die Breite WG beliebig ist, beträgt sie vorzugsweise nicht mehr als die Dicke T2 der anorganischen Isolierschicht 30 (WG ≤ T2) . Die Breite WG ist besonders bevorzugt nicht kleiner als 1 µm und nicht größer als 2 µm.
  • Bezugnehmend auf 14 ist die zweite Source-Innenwand 169 in dieser Ausführungsform in einer gebogenen Form gebildet, die zu der Seite der anorganischen Isolierschicht 30 hin herabgedrückt ist. Die zweite Source-Innenwand 169 grenzt eine zweite Source-Öffnung 173 ab, welche einen Bereich der Source-Hauptoberflächenelektrode 155 freilegt. Die zweite Source-Öffnung 173 hat eine flächige Form ähnlich zu der flächigen Form der Source-Hauptoberflächenelektrode 155 und legt den inneren Bereich der Source-Hauptoberflächenelektrode 155 frei. Die flächige Form der zweiten Source-Öffnung 173 ist beliebig. Die zweite Source-Öffnung 173 kann kann in einer mehreckigen Form deren vier Seiten in einer Draufsicht parallel zu den Seitenoberflächen 5A bis 5D verlaufen, abgegrenzt sein.
  • Die zweite Source-Öffnung 173 ist in Verbindung mit der ersten Source-Öffnung 167 der anorganischen Isolierschicht 30 und bildet mit der ersten Source-Öffnung 167 die Source-Pad-Öffnung 162. Die zweite Source-Öffnung 173 umgibt die erste Source-Öffnung 167 in einem Intervall von der ersten Source-Öffnung 167 ausgehend und legt einen Bereich der anorganischen Isolierschicht 30 frei. Insbesondere legt die organische Isolierschicht 31 einen Bereich der Hauptoberfläche der anorganischen Isolierschicht 30 als innere Umfangskante der Source 174 in einem Bereich zwischen der ersten Source-Öffnung 167 und der zweiten Source-Öffnung 173 frei.
  • Eine Breite WS der inneren Umfangskante der Source 174 kann 0 µm übersteigen und darf nicht größer als 10 µm sein. Die Breite WS darf 0 µm übersteigen und nicht größer als 1 µm sein oder darf nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm sein. Die Breite WS ist vorzugsweise nicht kleiner als 1 µm und nicht größer als 5 µm. Obwohl die Breite WS beliebig ist, ist sie vorzugsweise nicht größer als die Dicke T2 der anorganischen Isolierschicht 30 (WS ≤ T2). Die Breite WS ist besonders bevorzugt nicht kleiner als 1 µm und nicht größer als 2 µm.
  • In dieser Ausführungsform ist die zweite Außenwand 170 der organischen Isolierschicht 31 in einer gebogenen Form gebildet, die zu der Seite der anorganischen Isolierschicht 30 hin herabgedrückt ist. Die zweite Außenwand 170 ist auf der anorganischen Isolierschicht 30 in Intervallen einwärts von den Seitenoberflächen 5A bis 5D gebildet und grenzt mit den Seitenoberflächen 5A bis 5D einen Bereich der Sägestraße 25 ab. Die organische Isolierschicht 31 legt dabei den Umfangskantenbereich der Hauptoberflächenisolierschicht 12 frei. Die zweite Außenwand 170 kann in einer viereckigen Form, deren vier Seiten parallel zu den Seitenoberflächen 5A bis 5D in einer Draufsicht verlaufen, gebildet sein.
  • Die zweite Außenwand 170 der organischen Isolierschicht 31 kann die erste Außenwand 165 der anorganischen Isolierschicht 30 kreuzen und auf der Hauptoberflächenisolierschicht 12 gebildet sein. In diesem Fall ist die Sägestraße 25 durch die zweite Außenwand 170 der organischen Isolierschicht 31 abgegrenzt.
  • Winkel, welche die zweiten Wandoberflächen der organischen Isolierschicht 31 innerhalb der organischen Isolierschicht 31 mit der Hauptoberfläche der anorganischen Isolierschicht 30 bilden, dürfen nicht kleiner sein als 30° und nicht größer sein als 90°. Die Winkel, welche die zweiten Wandoberflächen innerhalb der organischen Isolierschicht 31 mit den Hauptoberflächen der anorganischen Isolierschicht 30 bilden, sind vorzugsweise nicht kleiner als 45° und größer bzw. kleiner als 90°. Der Winkel von jeder der zweiten Wandoberfläche ist definiert durch einen Winkel, den eine gerade Linie, welche einen unteren Endbereich und einen oberen Endbereich der zweiten Wandoberfläche verbindet, mit einer Hauptoberfläche der anorganischen Isolierschicht 30 bildet.
  • Die organische Isolierschicht 31 hat eine Eigenschaft in ihrer Adhäsion an Ni gering zu sein im Vergleich zu der anorganischen Isolierschicht 30. Die organische Isolierschicht 31 umfasst ein lichtempfindliches Harz von negativem Typ oder positivem Typ. Die organische Isolierschicht 31 kann zumindest eines von einem Polyimid, einem Polyamid und einem Polybenzoxazol umfassen. In dieser Ausführungsform umfasst die organische Isolierschicht 31 ein Polyimid.
  • Die organische Isolierschicht 31 hat vorzugsweise eine Dicke T3, die die Dicke T2 der anorganischen Isolierschicht 30 übersteigt (T2 < T3). Das Verhältnis T3/T2 der Dicke T3 der organischen Isolierschicht 31 in Bezug zu der Dicke T2 der anorganischen Isolierschicht 30 kann 1 übersteigen und darf nicht größer als 10 sein. Das Verhältnis T3/T2 kann 1 übersteigen und darf nicht größer als 2 sein oder darf nicht kleiner als 2 und nicht größer als 4, nicht kleiner als 4 und nicht größer als 6, nicht kleiner als 6 und nicht größer als 8 oder nicht kleiner als 8 und nicht größer als 10 sein. Das Verhältnis T3/T2 ist vorzugsweise nicht kleiner als 2 und nicht größer als 6.
  • Die Dicke T3 darf nicht kleiner als 1 µm und nicht größer als 50 µm sein. Die Dicke T3 darf nicht kleiner als 1 µm und nicht größer als 10 µm, nicht kleiner als 10 µm und nicht größer als 20 µm, nicht kleiner als 20 µm und nicht größer als 30 µm, nicht kleiner als 30 µm und nicht größer als 40 µm oder nicht kleiner als 40 µm und nicht größer als 50 µm sein. Die Dicke T3 ist vorzugsweise nicht kleiner als 5 µm und nicht größer als 30 µm.
  • In dieser Ausführungsform umfasst der raue Oberflächenbereich 39 der ersten Hauptoberflächenelektrode 21 einen rauen Oberflächenbereich des Gates 175 und einen rauen Oberflächenbereich der Source 176. Der raue Oberflächenbereich des Gates 175 ist auf einer freigelegten Oberfläche der Gate-Hauptoberflächenelektrode 153, welche von der Gate-Pad-Öffnung 161 (erste Gate-Öffnung 166 der anorganischen Isolierschicht 30) freigelegt ist, gebildet. Der raue Oberflächenbereich des Gates 175 umfasst eine Vertiefung, die in einem Bereich direkt unter der ersten Gate-Innenwand 163 gebildet ist. Dabei umfasst die erste Gate-Innenwand 163 einen Bereich, der über den rauen Oberflächenbereich des Gates 175 überhängt.
  • Der raue Oberflächenbereich der Source 176 ist auf einer freigelegten Oberfläche der Source-Hauptoberflächenelektrode 155, die von der Source-Pad-Öffnung 162 (erste Source-Öffnung 167 der anorganischen Isolierschicht 30) freigelegt ist, gebildet. Der raue Oberflächenbereich der Source 176 umfasst eine Vertiefung, die in einem Bereich direkt unter der ersten Source-Innenwand 164 gebildet ist. Dabei umfasst die erste Source-Innenwand 164 einen Bereich, der über dem rauen Oberflächenbereich der Source 176 überhängt.
  • In dieser Ausführungsform umfassen die Pad-Elektroden 40 eine Gate-Pad-Elektrode 181 und eine Source-Pad-Elektrode 182. Die Gate-Pad-Elektrode 181 umfasst eine erste Ni-Beschichtungsschicht 183, welche auf der Gate-Hauptoberflächenelektrode 153 innerhalb der Gate-Pad-Öffnung 161 gebildet ist. Die erste Ni-Beschichtungsschicht 183 entspricht der Ni-Beschichtungsschicht 41 gemäß der ersten bevorzugten Ausführungsform.
  • Die erste Ni-Beschichtungsschicht 183 bedeckt die Gate-Hauptoberflächenelektrode 153 innerhalb der ersten Gate-Öffnung 166 und bedeckt die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 innerhalb der zweiten Gate-Öffnung 171. Die erste Ni-Beschichtungsschicht 183 hat eine äußere Oberfläche, die in einem Intervall zu der Seite der Gate-Hauptoberflächenelektrode 153 ausgehend von der Hauptoberfläche der organischen Isolierschicht 31 (Isolierschicht 24) gebildet ist. Die erste Ni-Beschichtungsschicht 183 bedeckt die organische Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171.
  • Insbesondere bezugnehmend auf 13 umfasst die erste Ni-Beschichtungsschicht 183 einen ersten Bereich 183A, der die Gate-Hauptoberflächenelektrode 153 bedeckt und einen zweiten Bereich 183B, der die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 bedeckt.
  • Der erste Bereich 183A der ersten Ni-Beschichtungsschicht 183 füllt den rauen Oberflächenbereich des Gates 175 und bedeckt die Gate-Hauptoberflächenelektrode 153 innerhalb der ersten Gate-Öffnung 166. Der erste Bereich 183A bedeckt eine gesamte Fläche der ersten Gate-Innenwand 163 der anorganischen Isolierschicht 30 und steht von dem Öffnungsende der ersten Gate-Öffnung 166 zu dem Öffnungsende der zweiten Gate-Öffnung 171 hin ab. Der erste Bereich 183A hat einen ersten Verbindungsbereich, der mit der ersten Gate-Innenwand 163 der anorganischen Isolierschicht 30 verbunden ist und erstreckt sich in einer Dickenrichtung der anorganischen Isolierschicht 30.
  • Der zweite Bereich 183B der ersten Ni-Beschichtungsschicht 183 wird von dem ersten Bereich 183A aus zu der Seite der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171 geleitet. Der zweite Bereich 183B ist in einer bogenförmigen bzw. gekrümmten Form gebildet, die zu der organischen Isolierschicht 31 hin gerichtet ist mit dem Öffnungsende der ersten Gate-Öffnung 166 als ein Startpunkt.
  • Der zweite Bereich 183B bedeckt die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 innerhalb der zweiten Gate-Öffnung 171. Der zweite Bereich 183B liegt dabei der Gate-Hauptoberflächenelektrode 153 über die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 hinweg gegenüber. Der zweite Bereich 183B hat einen zweiten Verbindungsbereich, der mit der Hauptoberfläche der anorganischen Isolierschicht 30 verbunden ist und erstreckt sich in einer Breitenrichtung der anorganischen Isolierschicht 30.
  • In dieser Ausführungsform bedeckt der zweite Bereich 183B weiterhin die zweite Gate-Innenwand 168 der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171. Der zweite Bereich 183B bedeckt einen Bereich an der Seite der anorganischen Isolierschicht 30 in Bezug auf einen Zwischenbereich der zweiten Gate-Innenwand 168 der organischen Isolierschicht 31. Mit anderen Worten bedeckt der zweite Bereich 183B die organische Isolierschicht 31, so dass eine freigelegte Fläche der zweiten Gate-Innenwand 168 (organische Isolierschicht 31) eine versteckte Fläche der zweiten Gate-Innenwand 168 (organische Isolierschicht 31) übersteigt. Die erste Ni-Beschichtungsschicht 183 ist daher so geformt, dass der erste Bereich 183A und der zweite Bereich 183B in das Öffnungsende der ersten Gate-Öffnung 166 von zwei verschiedenen Richtungen aus eingreifen.
  • Die erste Ni-Beschichtungsschicht 183 hat eine Dicke T4, welche die Dicke T2 der anorganischen Isolierschicht 30 (T2 < T4) übersteigt. Die Dicke T4 ist kleiner als die Dicke T3 der organischen Isolierschicht 31 (T3 < T4). Die Dicke T4 übersteigt einen Wert, der sich erbit aus der Addition der Breite WG der inneren Umfangskante des Gates 172 und der Dicke T2 der anorganischen Isolierschicht 30 (T2+WG) (T2+WG < T4) . Dies ist eine Bedindung, durch welche die erste Ni-Beschichtungsschicht 183 die zweite Gate-Innenwand 168 der organischen Isolierschicht 31 berührt. Die Dicke T4 ist definiert als eine Dicke der ersten Ni-Beschichtungsschicht 183, basierend auf der Hauptoberfläche der Gate-Hauptoberflächenelektrode 153.
  • Ein Verhältnis T4/T2 der Dicke T4 der ersten Ni-Beschichtungsschicht 183 in Bezug auf die Dicke T2 der anorganischen Isolierschicht 30 kann 1 übersteigen und darf nicht größer 5 sein. Das Verhältnis T4/T2 kann 1 übersteigen und darf nicht größer als 2 sein oder nicht kleiner als 2 und nicht größer als 3, nicht kleiner als 3 und nicht größer als 4 oder nicht kleiner als 4 und nicht größer als 5 sein.
  • Die Dicke T4 darf nicht kleiner als 0,1 µm und nicht größer als 15 µm sein. Die Dicke T4 darf nicht kleiner als 0, 1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 3 µm, nicht kleiner als 3 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 9 µm, nicht kleiner als 9 µm und nicht größer als 12 µm oder nicht kleiner als 12 µm und nicht größer als 15 µm sein. Die Dicke T4 ist vorzugsweise nicht kleiner als 2 µm und nicht größer als 8 µm.
  • Die Gate-Pad-Elektrode 181 umfasst eine erste äußere Oberflächenbeschichtungsschicht 184, die aus einem Metallmaterial besteht, welche sich von dem der ersten Ni-Beschichtungsschicht 183 unterscheidet und bedeckt die äußere Oberfläche der ersten Ni-Beschichtungsschicht 183 innerhalb der zweiten Gate-Öffnung 171. Die erste äußere Oberflächenbeschichtungsschicht 184 entspricht der äußeren Oberflächenbeschichtungsschicht 42 gemäß der ersten bevorzugten Ausführungsform.
  • Die erste äußere Oberflächenbeschichtungsschicht 184 hat eine Dicke T5, die kleiner ist als die Dicke T4 der ersten Ni-Beschichtungsschicht 183 (T5 < T4) . Die erste äußere Oberflächenbeschichtungsschicht 184 bedeckt die zweite Gate-Innenwand 168 der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171.
  • Die erste äußere Oberflächenbeschichtungsschicht 184 hat eine Gate-Terminaloberfläche 185A, die über ein leitendes Bondingmaterial (zum Beispiel Lot) extern angeschlossen werden muss. Die Gate-Terminaloberfläche 185A ist an der Seite der ersten Ni-Beschichtungsschicht 183 in Bezug auf die Hauptoberfläche der organischen Isolierschicht 31 (Öffnungsende der zweiten Gate-Öffnung 171) positioniert. Die erste äußere Oberflächenbeschichtungsschicht 184 legt dabei einen Bereich der zweiten Gate-Innenwand 168 der organischen Isolierschicht 31 frei.
  • Insbesondere hat die erste äußere Oberflächenbeschichtungsschicht 184 eine laminierte Struktur, die eine erste Pd-Beschichtungsschicht 185 und eine erste Au-Beschichtungsschicht 186 umfasst, die in dieser Reihenfolge auf der Seite der ersten Ni-Beschichtungsschicht 183 geschichtet sind. Die erste Pd-Beschichtungsschicht 185 und die erste Au-Beschichtungsschicht 186 entsprechen jeweils der Pd-Beschichtungsschicht 43 und der Au-Beschichtungsschicht 44 gemäß der ersten bevorzugten Ausführungsform.
  • Die erste Pd-Beschichtungsschicht 185 ist als Film entlang der äußeren Oberfläche der ersten Ni-Beschichtungsschicht 183 gebildet. Die erste Pd-Beschichtungsschicht 185 bedeckt die erste Ni-Beschichtungsschicht 183 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von dem Öffnungsende der zweiten Gate-Öffnung 171. Die erste Pd-Beschichtungsschicht 185 bedeckt die zweite Gate-Innenwand 168 der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171.
  • Die erste Pd-Beschichtungsschicht 185 hat eine Dicke, die kleiner ist als die Dicke T4 der ersten Ni-Beschichtungsschicht 183. Die Dicke der ersten Pd-Beschichtungsschicht 185 darf nicht kleiner als 0,01 µm und nicht größer als 1 µm sein. Die Dicke der ersten Pd-Beschichtungsschicht 185 darf nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner als 0,2 µm und nicht größer sein als 0,4 µm, nicht kleiner als 0,4 µm und nicht größer als 0,6 µm, nicht kleiner als 0,6 µm und nicht größer als 0,8 µm oder nicht kleiner als 0,8 µm und nicht größer als 1 µm sein.
  • Die erste Au-Beschichtungsschicht 186 ist als Film entlang einer äußeren Oberfläche der ersten Pd-Beschichtungsschicht 185 gebildet. Die erste Au-Beschichtungsschicht 186 bedeckt die erste Pd-Beschichtungsschicht 185 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von einem Öffnungsende der zweiten Gate-Öffnung 171. Die erste Au-Beschichtungsschicht 186 bedeckt die zweite Gate-Innenwand 168 der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171.
  • Die erste Au-Beschichtungsschicht 186 hat eine Dicke, die kleiner ist als die Dicke T4 der ersten Ni-Beschichtungsschicht 183. Die Dicke der ersten Au-Beschichtungsschicht 186 darf nicht kleiner als 0,01 µm und nicht größer als 1 µm sein. Die Dicke der ersten Au-Beschichtungsschicht 186 darf nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner als 0,2 µm und nicht größer als 0,4 µm, nicht kleiner als 0,4 µm und nicht größer als 0, 6 µm, nicht kleiner als 0, 6 µm und nicht größer als 0,8 µm oder nicht kleiner als 0,8 µm und nicht größer als 1 µm sein.
  • Mit dieser Ausführungsform wurde ein Beispiel beschrieben, bei welchem die erste äußere Oberflächenbeschichtungsschicht 184 eine laminierte Struktur aufweist, welche die erste Pd-Beschichtungsschicht 185 und die erste Au-Beschichtungsschicht 186 umfasst. Jedoch kann stattdessen die erste äußere Oberflächenbeschichtungsschicht 184 mit der gleichen Konfiguration wie irgendeine der äußeren Oberflächenbeschichtungsschichten 42 gemäß der zweiten bis vierten Konfigurationsbeispiele, die in den 4A bis 4D oben beschrieben sind, übernommen werden.
  • Die Source-Pad-Elektrode 182 umfasst eine zweite Ni-Beschichtungsschicht 193, die auf der Source-Hauptoberflächenelektrode 155 innerhalb der Source-Pad-Öffnung 162 gebildet ist. Die zweite Ni-Beschichtungsschicht 193 entspricht der Ni-Beschichtungsschicht 41 gemäß der ersten bevorzugten Ausführungsform.
  • Die zweite Ni-Beschichtungsschicht 193 bedeckt die Source-Hauptoberflächenelektrode 155 innerhalb der ersten Source-Öffnung 167 und bedeckt die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 innerhalb der zweiten Source-Öffnung 173. Die zweite Ni-Beschichtungsschicht 193 hat eine äußere Oberfläche, die in einem Intervall zu der Seite der Source-Hauptoberflächenelektrode 155 hin ausgehend von der Hauptoberfläche der organischen Isolierschicht 31 (Isolierschicht 24) gebildet ist. Die zweite Ni-Beschichtungsschicht 193 bedeckt die organische Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173.
  • Insbesondere bezugnehmend auf 14 umfasst die zweite Ni-Beschichtungsschicht 193 einen ersten Bereich 193A, der die Source-Hauptoberflächenelektrode 155 bedeckt und einen zweiten Bereich 193B, der die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 bedeckt.
  • Der erste Bereich 193A der zweiten Ni-Beschichtungsschicht 193 füllt den rauen Oberflächenbereich der Source 176 und bedeckt die Source-Hauptoberflächenelektrode 155 innerhalb der ersten Source-Öffnung 167. Der erste Bereich 193A bedeckt eine gesamte Fläche der ersten Source-Innenwand 164 der anorganischen Isolierschicht 30 und steht von dem Öffnungsende der ersten Source-Öffnung 167 ab zu dem Öffnungsende der zweiten Source-Öffnung 173 hin. Der erste Bereich 193A hat einen ersten Verbindungsbereich, mit der ersten Source-Innenwand 164 der anorganischen Isolierschicht 30 verbunden ist und erstreckt sich in einer Dickenrichtung der anorganischen Isolierschicht 30.
  • Der zweite Bereich 193B der zweiten Ni-Beschichtungsschicht 193 wird von dem ersten Bereich 193A aus zu der Seite der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173 geleitet. Der zweite Bereich 193B ist in einer gebogenen Form gebildet, der zu der organischen Isolierschicht 31 hin gerichtet ist mit dem Öffnungsende der ersten Source-Öffnung 167 als ein Startpunkt.
  • Der zweite Bereich 193B bedeckt die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 innerhalb der zweiten Source-Öffnung 173. Der zweite Bereich 193B liegt dabei über die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 hinweg der Source-Hauptoberflächenelektrode 155 gegenüber. Der zweite Bereich 193B hat einen zweiten Verbindungsbereich, der mit der Hauptoberfläche der anorganischen Isolierschicht 30 verbunden ist, und erstreckt sich in einer Breitenrichtung der anorganischen Isolierschicht 30.
  • In dieser Ausführungsform bedeckt der zweite Bereich 193B ferner die zweite Source-Innenwand 169 der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173. Der zweite Bereich 193B bedeckt einen Bereich an der Seite der anorganischen Isolierschicht 30 in Bezug auf einen Zwischenbereich der zweiten Source-Innenwand 169 der organischen Isolierschicht 31. Mit anderen Worten bedeckt der zweite Bereich 193B die organische Isolierschicht 31, so dass ein freigelegter Bereich der zweiten Source-Innenwand 169 (organische Isolierschicht 31) einen versteckten Bereich der zweiten Source-Innenwand 169 (organische Isolierschicht 31) übersteigt. Die zweite Ni-Beschichtungsschicht 193 ist somit derart gebildet, dass der erste Bereich 193A und der zweite Bereich 193B in das Öffnungsende der ersten Source-Öffnung 167 aus zwei verschiedenen Richtungen eingreifen.
  • Die zweite Ni-Beschichtungsschicht 193 hat eine Dicke T4, die die Dicke T2 der anorganischen Isolierschicht 30 übersteigt (T2 < T4) . Die Dicke T4 ist kleiner als die Dicke T3 der organischen Isolierschicht 31 (T3 < T4). Die Dicke T4 übersteigt einen Wert, der sich durch die Addition der Breite WS der inneren Umfangskante der Source 174 und der Dicke T2 der anorganischen Isolierschicht 30 (T2+WS) ergibt (T2+WS < T4). Dies ist eine Bedindung, durch welche die zweite Ni-Beschichtungsschicht 193 die zweite Source-Innenwand 169 der organischen Isolierschicht 31 berührt. Die Dicke T4 ist definiert als eine Dicke der zweiten Ni-Beschichtungsschicht 193 basierend auf der Hauptoberfläche der Source-Hauptoberflächenelektrode 155.
  • Ein Verhältnis T4/T2 der Dicke T4 der zweiten Ni-Beschichtungsschicht 193 in Bezug auf die Dicke T2 der anorganischen Isolierschicht 30 darf 1 übersteigen und darf nicht größer als 5 sein. Das Verhältnis T4/T2 darf 1 übersteigen und darf nicht größer als 2 sein oder darf nicht kleiner als 2 und nicht größer als 3, nicht kleiner als 3 und nicht größer als 4 oder nicht kleiner als 4 und nicht größer als 5 sein.
  • Die Dicke T4 darf nicht kleiner als 0,1 µm und nicht größer als 15 µm sein. Die Dicke T4 darf nicht kleiner als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 3 µm, nicht kleiner als 3 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 9 µm, nicht kleiner als 9 µm und nicht größer als 12 µm oder nicht kleiner als 12 µm und nicht größer als 15 µm sein. Die Dicke T4 ist vorzugsweise nicht kleiner als 2 µm und nicht größer als 8 µm.
  • Die Source-Pad-Elektrode 182 umfasst eine zweite äußere Oberflächenbeschichtungsschicht 194, die aus einem Metallmaterial besteht, welches sich dem der zweiten Ni-Beschichtungsschicht 193 unterscheidet und bedeckt die äußere Oberfläche der zweiten Ni-Beschichtungsschicht 193 innerhalb der zweiten Source-Öffnung 173. Die zweite äußere Oberflächenbeschichtungsschicht 194 entspricht der äußeren Oberflächenbeschichtungsschicht 42 gemäß der ersten bevorzugten Ausführungsform.
  • Die zweite äußere Oberflächenbeschichtungsschicht 194 hat eine Dicke T5, die kleiner ist als die Dicke T4 der zweiten Ni-Beschichtungsschicht 193 (T5 < T4). Die zweite äußere Oberflächenbeschichtungsschicht 194 bedeckt die zweite Source-Innenwand 169 der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173.
  • Die zweite äußere Oberflächenbeschichtungsschicht 194 hat eine Source-Terminaloberfläche 194A, die über ein leitendes Bondingmaterial (zum Beispiel Lot) extern angeschlossen werden muss. Die Source-Terminaloberfläche 194A ist an der Seite der zweiten Ni-Beschichtungsschicht 193 in Bezug auf die Hauptoberfläche der organischen Isolierschicht 31 (Öffnungsende der zweiten Source-Öffnung 173) positioniert. Die zweite äußere Oberflächenbeschichtungsschicht 194 legt dabei einen Bereich der zweiten Source-Innenwand 169 der organischen Isolierschicht 31 frei.
  • Insbesondere hat die zweite äußere Oberflächenbeschichtungsschicht 194 eine laminierte Struktur, die eine zweite Pd-Beschichtungsschicht 195 und eine zweite Au-Beschichtungsschicht 196 umfasst, welche in dieser Reihenfolge auf der Seite der zweiten Ni-Beschichtungsschicht 193 geschichtet sind. Die zweite Pd-Beschichtungsschicht 195 und die zweite Au-Beschichtungsschicht 196 entsprechen jeweils der Pd-Beschichtungsschicht 43 und der Au-Beschichtungsschicht 44 gemäß der ersten bevorzugten Ausführungsform.
  • Die zweite Pd-Beschichtungsschicht 195 ist als Film entlang der äußeren Oberfläche der zweiten Ni-Beschichtungsschicht 193 gebildet. Die zweite Pd-Beschichtungsschicht 195 bedeckt die zweite Ni-Beschichtungsschicht 193 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von dem Öffnungsende der zweiten Source-Öffnung 173. Die zweite Pd-Beschichtungsschicht 195 bedeckt die zweite Source-Innenwand 169 der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173.
  • Die zweite Pd-Beschichtungsschicht 195 hat eine Dicke, die kleiner ist als die Dicke T4 der zweiten Ni-Beschichtungsschicht 193. Die Dicke der zweiten Pd-Beschichtungsschicht 195 darf nicht kleiner als 0,01 µm und nicht größer als 1 µm sein. Die Dicke der zweiten Pd-Beschichtungsschicht 195 darf nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner als 0,2 µm und nicht größer als 0,4 µm, nicht kleiner als 0,4 µm und nicht größer als 0, 6 µm, nicht kleiner als 0, 6 µm und nicht größer als 0,8 µm oder nicht kleiner als 0,8 µm und nicht größer als 1 µm sein.
  • Die zweite Au-Beschichtungsschicht 196 ist als Film entlang der äußeren Oberfläche der zweiten Pd-Beschichtungsschicht 195 gebildet. Die zweite Au-Beschichtungsschicht 196 bedeckt die zweite Pd-Beschichtungsschicht 195 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von dem Öffnungsende der zweiten Source-Öffnung 173. Die zweite Au-Beschichtungsschicht 196 bedeckt die zweite Source-Innenwand 169 der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173.
  • Die zweite Au-Beschichtungsschicht 196 hat eine Dicke, die kleiner ist als die Dicke T4 der zweiten Ni-Beschichtungsschicht 193. Die Dicke der zweiten Au-Beschichtungsschicht 196 darf nicht kleiner als 0,01 µm und nicht größer als 1 µm sein. Die Dicke der zweiten Au-Beschichtungsschicht 196 darf nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner als 0,2 µm und nicht größer als 0,4 µm, nicht kleiner als 0,4 µm und nicht größer als 0, 6 µm, nicht kleiner als 0, 6 µm und nicht größer als 0,8 µm oder nicht kleiner als 0,8 µm und nicht größer als 1 µm sein.
  • Mit dieser Ausführungsform wurde ein Beispiel beschrieben, bei dem die zweite äußere Oberflächenbeschichtungsschicht 194 eine laminierte Struktur aufweist, die die zweite Pd-Beschichtungsschicht 195 und die zweite Au-Beschichtungsschicht 196 umfasst. Jedoch kann stattdessen die zweite äußere Oberflächenbeschichtungsschicht 194 mit der gleichen Konfiguration wie jede von der äußeren Oberflächenbeschichtungsschichten 42 gemäß dem zweiten bis vierten Konfigurationsbeispiel wie in den 4A bis 4D gezeigt, übernommen werden.
  • Die zweite Hauptoberflächenelektrode 46 bedeckt die gesamte Fläche der zweiten Hauptoberfläche 4. Die zweite Hauptoberflächenelektrode 46 bildet einen mit der zweiten Hauptoberfläche 4 einen ohmschen Kontakt. Die zweite Hauptoberflächenelektrode 46 ist als Drain-Elektrode ausgebildet.
  • Die zweite Hauptoberflächenelektrode 46 umfasst zumindest eine von einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht und einer Ag-Schicht. Die zweite Hauptoberflächenelektrode 46 kann eine laminierte Struktur aufweisen, in welcher zumindest zwei von einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einere Au-Schicht und einer Ag-Schicht in irgendeiner Reihenfolge geschichtet sind. Die zweite Hauptoberflächenelektrode 46 kann eine einschichtige Struktur aufweisen bestehend aus einer Ti-Schicht, einer Ni-Schicht, einer Pd-Schicht, einer Au-Schicht und einer Ag-Schicht. Die zweite Hauptoberflächenelektrode 46 umfasst vorzugsweise eine Ti-Schicht als ohmsche Elektrode. In dieser Ausführungsform hat die zweite Hauptoberflächenelektrode 46 eine laminierte Struktur, die eine Ti-Schicht, eine Ni-Schicht, eine Pd-Schicht, eine Au-Schicht und eine Ag-Schicht umfasst, die in dieser Reihenfolge ausgehend von der Seite der zweiten Hauptoberfläche 4 geschichtet sind.
  • Der gleiche Effekt wie der Effekt beschrieben für das Halbleiterbauteil 1, kann auch durch das oben beschriebene Halbleiterbauteil 101, welches den MISFET anstatt eines SBD umfasst, erreicht werden.
  • 15 ist eine Darstellung, die zu 12 gehört und ist eine Schnittsansicht eines Halbleiterbauteils 201 gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung. 16 ist eine vergrößerte Ansicht des in 15 gezeigten Bereichs XVI. 17 ist eine vergrößerte Ansicht des in 15 gezeigten Bereichs XVII. Im Folgenden sollen Strukturen, die den Strukturen, die für das Halbleiterbauteil 101 (siehe 9 bis 14) beschrieben worden sind, entsprechen, mit den gleichen Bezugszeichen bezeichnet werden und eine Beschreibung davon soll weggelassen werden.
  • Bezugnehmend auf die 15 bis 17 legt die organische Isolierschicht 31 die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 in dem Bereich zwischen der ersten Gate-Öffnung 166 und der zweiten Gate-Öffnung 171 frei. Die Breite WG der inneren Umfangskante des Gates 172 übersteigt vorzugsweise die Dicke T2 der anorganischen Isolierschicht 30 (T2 < WG).
  • Ein Verhältnis WG/T2 der Breite WG der inneren Umfangskante des Gates 172 in Bezug auf die Dicke T2 der anorganischen Isolierschicht 30 kann 1 übersteigen und darf nicht größer als 10 sein. Das Verhältnis WG/T2 darf 1 übersteigen und darf nicht größer als 2 sein oder darf nicht kleiner als 2 und nicht größer als 4, nicht kleiner als 4 und nicht größer als 6, nicht kleiner als 6 und nicht größer als 8, oder nicht kleiner als 8 und nicht größer als 10 sein. Das Verhältnis WG/T2 ist vorzugsweise nicht kleiner als 2 und nicht größer als 5. Die Breite WG kann 0 µm übersteigen und darf nicht größer als 10 µm sein. Die Breite WG darf 0 µm übersteigen und darf nicht größer als 2 µm sein oder darf nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm sein.
  • Die erste Ni-Beschichtungsschicht 183 ist auf der Gate-Hauptoberflächenelektrode 153 innerhalb der Gate-Pad-Öffnung 161 gebildet. Die erste Ni-Beschichtungsschicht 183 bedeckt die Gate-Hauptoberflächenelektrode 153 innerhalb der ersten Gate-Öffnung 166 und bedeckt die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 innerhalb der zweiten Gate-Öffnung 171. Die erste Ni-Beschichtungsschicht 183 hat die äußere Oberfläche, die in Intervallen zu der Seite der Gate-Hauptoberflächenelektrode 153 gebildet ist ausgehend von der Hauptoberfläche der organischen Isolierschicht 31 (Isolierschicht 24) . Die erste Ni-Beschichtungsschicht 183 bedeckt die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 in einem Intervall von der organischen Isolierschicht 31 aus innerhalb der zweiten Gate-Öffnung 171.
  • Insbesondere bezugnehmend auf 16 umfasst die erste Ni-Beschichtungsschicht 183 den ersten Bereich 183A, der die Gate-Hauptoberflächenelektrode 153 bedeckt, und den zweiten Bereich 183B, der die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 bedeckt.
  • Der erste Bereich 183A der ersten Ni-Beschichtungsschicht 183 füllt den rauen Oberflächenbereich des Gates 175 und bedeckt die Gate-Hauptoberflächenelektrode 153 innerhalb der ersten Gate-Öffnung 166. Der erste Bereich 183A bedeckt die gesamte Fläche der ersten Gate-Innenwand 163 der anorganischen Isolierschicht 30 innerhalb der ersten Gate-Öffnung 166 und steht von dem Öffnungsende der ersten Gate-Öffnung 166 ab zu dem Öffnungsende der zweiten Gate-Öffnung 171 hin. Der erste Bereich 183A umfasst den ersten Verbindungsbereich, der mit der ersten Gate-Innenwand 163 der anorganischen Isolierschicht 30 verbunden ist, und erstreckt sich in der Dickenrichtung der anorganischen Isolierschicht 30.
  • Der zweite Bereich 183B der ersten Ni-Beschichtungsschicht 183 wird ausgehend von dem ersten Bereich 183A zu der Seite der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171 hin geleitet. Der zweite Bereich 183B ist in einer gebogenen Form gebildet, die zu der zweiten Gate-Innenwand 168 der organischen Isolierschicht 31 hin gerichtet ist mit dem Öffnungsende der ersten Gate-Öffnung 166 als Startpunkt.
  • Der zweite Bereich 183B bedeckt die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 innerhalb der zweiten Gate-Öffnung 171. In dieser Ausführungsform bedeckt der zweite Bereich 183B teilweise die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Gate-Innenwand 163 der anorganischen Isolierschicht 30 hin ausgehend von der zweiten Gate-Innenwand 168 der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt ist.
  • Die erste Ni-Beschichtungsschicht 183 legt dabei einen Bereich der inneren Umfangskante des Gates 172 der anorganischen Isolierschicht 30 und eine gesamte Fläche der zweiten Gate-Innenwand 168 der organischen Isolierschicht 31 frei. Der zweite Bereich 183B liegt über die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 hinweg der Gate-Hauptoberflächenelektrode 153 gegenüber. Der zweite Bereich 183B hat den zweiten Verbindungsbereich, der mit der Hauptoberfläche der anorganischen Isolierschicht 30 verbunden ist, und erstreckt sich in der Breitenrichtung der anorganischen Isolierschicht 30.
  • Die erste Ni-Beschichtungsschicht 183 hat eine Dicke T4, die die Dicke T2 der anorganischen Isolierschicht 30 übersteigt (T2 < T4) . Die Dicke T4 ist kleiner als der Wert, der sich aus der Addition der Breite WG der inneren Umfangskante des Gates 172 und der Dicke T2 der anorganischen Isolierschicht 30 (T2+WG) ergibt (T4 < T2+WG) . Dies ist eine Bedindung, durch welche die erste Ni-Beschichtungsschicht 183 die zweite Gate-Innenwand 168 der organischen Isolierschicht 31 freilegt. Die Dicke T4 ist definiert als die Dicke der ersten Ni-Beschichtungsschicht 183, die auf der Hauptoberfläche der Gate-Hauptoberflächenelektrode 153 gegründet ist.
  • Das Verhältnis T4/T2 der Dicke T4 der ersten Ni-Beschichtungsschicht 183 in Bezug auf die Dicke T2 der anorganischen Isolierschicht 30 kann 1 übersteigen und darf nicht größer als 5 sein. Das Verhältnis T4/T2 darf 1 übersteigen und darf nicht kleiner bzw. größer als 2 oder nicht kleiner als 2 und nicht größer als 3, nicht kleiner als 3 und nicht größer als 4 oder nicht kleiner als 4 und nicht größer als 5 sein. Die Dicke T4 darf nicht kleiner sein als 0,1 µm und nicht größer sein als 10 µm. Die Dicke T4 darf nicht kleiner sein als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm sein.
  • Die erste äußere Oberflächenbeschichtungsschicht 184 bedeckt die äußere Oberfläche der ersten Ni-Beschichtungsschicht 183 innerhalb der zweiten Gate-Öffnung 171. Die erste äußere Oberflächenbeschichtungsschicht 184 hat die Dicke T5, die kleiner ist als die Dicke T4 der ersten Ni-Beschichtungsschicht 183 (T5 < T4) . In dieser Ausführungsform bedeckt die erste äußere Oberflächenbeschichtungsschicht 184 teilweise die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Gate-Innenwand 163 der anorganischen Isolierschicht 30 hin ausgehend von der zweiten Gate-Innenwand 168 der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt ist.
  • Die erste äußere Oberflächenbeschichtungsschicht 184 umfasst die Gate-Terminaloberfläche 184A, die über ein leitendes Bondingmaterial (zum Beispiel Lot) extern angeschlossen werden muss. Die Gate-Terminaloberfläche 184A ist an der Seite der ersten Ni-Beschichtungsschicht 183 in Bezug auf die Hauptoberfläche der organischen Isolierschicht 31 (Öffnungsende der zweiten Gate-Öffnung 171) positioniert. Die erste äußere Oberflächenbeschichtungsschicht 184 legt dabei den Bereich der inneren Umfangskante des Gates 172 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Gate-Innenwand 168 der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171 frei.
  • Insbesondere hat die erste äußere Oberflächenbeschichtungsschicht 184 die laminierte Struktur, die die erste Pd-Beschichtungsschicht 185 und eine Pd-Beschichtungsschicht 186 umfasst, die in dieser Reihenfolge auf der Seite der ersten Ni-Beschichtungsschicht 183 geschichtet sind. Die erste Pd-Beschichtungsschicht 185 ist als Film entlang der äußeren Oberfläche der ersten Ni-Beschichtungsschicht 183 gebildet. Die erste Pd-Beschichtungsschicht 185 bedeckt die erste Ni-Beschichtungsschicht 183 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von einem Öffnungsende der zweiten Gate-Öffnung 171.
  • Die erste Pd-Beschichtungsschicht 185 bedeckt die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 teilweise in einem Intervall zu der Seite der ersten Gate-Innenwand 163 der anorganischen Isolierschicht 30 hin ausgehend von der zweiten Gate-Innenwand 168 der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt ist. Die erste Pd-Beschichtungsschicht 185 legt dabei den Bereich der inneren Umfangskante des Gates 172 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Gate-Innenwand 168 der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171 frei.
  • Die erste Pd-Beschichtungsschicht 185 hat eine Dicke, die kleiner ist als die Dicke T4 der ersten Ni-Beschichtungsschicht 183. Die Dicke der ersten Pd-Beschichtungsschicht 185 darf nicht kleiner als 0,01 µm und nicht größer als 1 µm sein. Die Dicke der ersten Pd-Beschichtungsschicht 185 darf nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner als 0,2 µm und nicht größer als 0,4 µm, nicht kleiner als 0,4 µm und nicht größer als 0, 6 µm, nicht kleiner als 0, 6 µm und nicht größer als 0,8 µm oder nicht kleiner als 0,8 µm und nicht größer als 1 µm sein.
  • Die Pd-Beschichtungsschicht 186 ist als Film entlang der äußeren Oberfläche der ersten Pd-Beschichtungsschicht 185 gebildet. Die Pd-Beschichtungsschicht 186 bedeckt die erste Pd-Beschichtungsschicht 185 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von dem Öffnungsende der zweiten Gate-Öffnung 171.
  • Die Pd-Beschichtungsschicht 186 bedeckt teilweise die innere Umfangskante des Gates 172 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Gate-Innenwand 163 der anorganischen Isolierschicht 30 hin ausgehend von der zweiten Gate-Innenwand 168 der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt ist. Die Pd-Beschichtungsschicht 186 legt dabei den Bereich der inneren Umfangskante des Gates 172 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Gate-Innenwand 168 der organischen Isolierschicht 31 innerhalb der zweiten Gate-Öffnung 171 frei.
  • Die Pd-Beschichtungsschicht 186 hat eine Dicke, die kleiner ist als die Dicke T4 der ersten Ni-Beschichtungsschicht 183. Die Dicke der Pd-Beschichtungsschicht 186 darf nicht kleiner als 0,01 µm und nicht größer als 1 µm sein. Die Dicke der Pd-Beschichtungsschicht 186 darf nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner als 0,2 µm und nicht größer als 0,4 µm, nicht kleiner als 0,4 µm und nicht größer als 0, 6 µm, nicht kleiner als 0, 6 µm und nicht größer als 0,8 µm oder nicht kleiner als 0,8 µm und nicht größer als 1 µm sein.
  • Mit dieser Ausführungsform wurde ein Beispiel beschrieben, bei dem die erste äußere Oberflächenbeschichtungsschicht 184 die laminierte Struktur aufweist, die die erste Pd-Beschichtungsschicht 185 und die Pd-Beschichtungsschicht 186 umfasst. Jedoch kann stattdessen die erste äußere Oberflächenbeschichtungsschicht 184 mit der gleichen Konfiguration wie irgendeine der äußeren Oberflächenbeschichtungsschichten 42 gemäß des zweiten bis vierten Konfigurationsbeispiels, wie in den 8A bis 8D gezeigt, übernommen werden.
  • Die organische Isolierschicht 31 legt die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 in dem Bereich zwischen der ersten Source-Öffnung 167 und der zweiten Source-Öffnung 173 frei. Die Breite WS der inneren Umfangskante der Source 174 übersteigt die Dicke T2 der anorganischen Isolierschicht 30 (T2 < WS) .
  • Ein Verhältnis WS/T2 der Breite WS der inneren Umfangskante des Gates 172 in Bezug auf die Dicke T2 der anorganischen Isolierschicht 30 kann 1 übersteigen und darf nicht größer als 10. Das Verhältnis WS/T2 kann 1 übersteigen und darf nicht größer als 2 sein oder nicht kleiner als 2 und nicht größer als 4, nicht kleiner als 4 und nicht größer als 6, nicht kleiner als 6 und nicht größer als 8 oder nicht kleiner als 8 und nicht größer als 10 sein. Das Verhältnis WS/T2 ist vorzugsweise nicht kleiner als 2 und nicht größer als 5. Die Breite WS kann 0 µm übersteigen und darf nicht größer als 10 µm sein. Die Breite WS kann 0 µm übersteigen und darf nicht größer als 2 µm sein oder darf nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm sein.
  • Die zweite Ni-Beschichtungsschicht 193 ist auf der Source-Hauptoberflächenelektrode 155 innerhalb der Source-Pad-Öffnung 162 gebildet. Die zweite Ni-Beschichtungsschicht 193 bedeckt die Source-Hauptoberflächenelektrode 155 innerhalb der zweiten Source-Öffnung 173 und bedeckt die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 innerhalb der zweiten Source-Öffnung 173. Die zweite Ni-Beschichtungsschicht 193 hat die äußere Oberfläche, die in einem Intervall zu der Seite der Source-Hauptoberflächenelektrode 155 ausgehend von der Hauptoberfläche der organischen Isolierschicht 31 (Isolierschicht 24) gebildet ist. Die zweite Ni-Beschichtungsschicht 193 bedeckt die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 in einem Intervall ausgehend von der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173.
  • Insbesondere bezugnehmend auf 17 umfasst die zweite Ni-Beschichtungsschicht 193 den ersten Bereich 193A, der die Source-Hauptoberflächenelektrode 155 bedeckt und den zweiten Bereich 193B, der die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 bedeckt.
  • Der erste Bereich 193A der zweiten Ni-Beschichtungsschicht 193 füllt den rauen Oberflächenbereich der Source 176 und bedeckt die Source-Hauptoberflächenelektrode 155 innerhalb der ersten Source-Öffnung 167. Der erste Bereich 193A bedeckt die gesamte Fläche der ersten Source-Innenwand 164 der anorganischen Isolierschicht 30 innerhalb der ersten Source-Öffnung 167 und steht von dem Öffnungsende der ersten Source-Öffnung 167 ab hin zu dem Öffnungsende der zweiten Source-Öffnung 173. Der erste Bereich 193A umfasst den ersten Verbindungsbereich der mit der ersten Source-Innenwand 164 der anorganischen Isolierschicht 30 verbunden ist und erstreckt sich in der Dickenrichtung der anorganischen Isolierschicht 30.
  • Der zweite Bereich 193B der zweiten Ni-Beschichtungsschicht 193 wird ausgehend von dem ersten Bereich 193A zu der Seite der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173 hin geleitet. Der zweite Bereich 193B ist in einer gebogenen Form gebildet, die zu der zweiten Source-Innenwand 169 der organischen Isolierschicht 31 gerichtet ist mit dem Öffnungsende der ersten Source-Öffnung 167 als Startpunkt.
  • Der zweite Bereich 193B bedeckt die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 innerhalb der zweiten Source-Öffnung 173. In dieser Ausführungsform bedeckt der zweite Bereich 193B teilweise die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Source-Innenwand 164 der anorganischen Isolierschicht 30 ausgehend von der zweiten Source-Innenwand 169 der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt wird.
  • Die zweite Ni-Beschichtungsschicht 193 legt dabei einen Bereich der inneren Umfangskante der Source 174 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Source-Innenwand 169 der organischen Isolierschicht 31 frei. Der zweite Bereich 193B ist über die Source-Hauptoberflächenelektrode 155 über die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 hinweg der Source-Hauptoberflächenelektrode 155 gegenüberliegend. Der zweite Bereich 193B umfasst den zweiten Verbindungsbereich, der mit der Hauptoberfläche der anorganischen Isolierschicht 30 verbunden ist, und erstreckt sich in der Breitenrichtung der anorganischen Isolierschicht 30.
  • Die zweite Ni-Beschichtungsschicht 193 hat die Dicke T4, die die Dicke T2 der anorganischen Isolierschicht 30 übersteigt (T2 < T4) . Die Dicke T4 ist kleiner als die Dicke T3 der organischen Isolierschicht 31 (T3 < T4) . Die Dicke T4 ist kleiner als der Wert, der sich ergibt aus der Addition der Breite WS der inneren Umfangskante der Source 174 und der Dicke T2 der anorganischen Isolierschicht 30 (T2+WS) (T4 < T2+WS) . Dies ist eine Bedindung, durch welche die zweite Ni-Beschichtungsschicht 193 die zweite Source-Innenwand 169 der organischen Isolierschicht 31 freilegt. Die Dicke T4 ist definiert durch die Dicke der zweiten Ni-Beschichtungsschicht 193, die auf der Hauptoberfläche der Source-Hauptoberflächenelektrode 155 gegründet ist.
  • Das Verhältnis T4/T2 der Dicke T4 der zweiten Ni-Beschichtungsschicht 193 in Bezug auf die Dicke T2 der anorganischen Isolierschicht 30 kann 1 übersteigen und darf nicht größer als 5 sein. Das Verhältnis T4/T2 kann 1 übersteigen und darf nicht größer als 2 sein oder darf nicht kleiner als 2 und nicht größer als 3, nicht kleiner als 3 und nicht größer als 4 oder nicht kleiner als 4 und nicht größer als 5 sein. Die Dicke T4 darf nicht kleiner als 0,1 µm und nicht größer als 10 µm sein. Die Dicke T4 darf nicht kleiner als 0,1 µm und nicht größer als 1 µm, nicht kleiner als 1 µm und nicht größer als 2 µm, nicht kleiner als 2 µm und nicht größer als 4 µm, nicht kleiner als 4 µm und nicht größer als 6 µm, nicht kleiner als 6 µm und nicht größer als 8 µm oder nicht kleiner als 8 µm und nicht größer als 10 µm sein.
  • Die zweite äußere Oberflächenbeschichtungsschicht 194 bedeckt die äußere Oberfläche der zweiten Ni-Beschichtungsschicht 193 innerhalb der zweiten Source-Öffnung 173. Die zweite äußere Oberflächenbeschichtungsschicht 194 hat die Dicke T5, die kleiner ist als die Dicke T4 der zweiten Ni-Beschichtungsschicht 193 (T5 < T4). In dieser Ausführungsform bedeckt die zweite äußere Oberflächenbeschichtungsschicht 194 teilweise die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Source-Innenwand 164 der anorganischen Isolierschicht 30 hin ausgehend von der zweiten Source-Innenwand 169 der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt wird.
  • Die zweite äußere Oberflächenbeschichtungsschicht 194 umfasst die Source-Terminaloberfläche 194A, die über ein leitendes Bondingmaterial (zum Beispiel Lot) extern angeschlossen werden muss. Die Source-Terminaloberfläche 194A ist an der Seite der zweiten Ni-Beschichtungsschicht 193 in Bezug auf die Hauptoberfläche der organischen Isolierschicht 31 (Öffnungsende der zweiten Source-Öffnung 173) positioniert. Die zweite äußere Oberflächenbeschichtungsschicht 194 legt dabei den Bereich der inneren Umfangskante 174 der Source der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Source-Innenwand 169 der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173 frei.
  • Insbesondere hat die zweite äußere Oberflächenbeschichtungsschicht 194 die laminierte Struktur, die die zweite Pd-Beschichtungsschicht 195 und die zweite Au-Beschichtungsschicht 196 umfasst, die in dieser Reihenfolge auf der Seite der zweiten Ni-Beschichtungsschicht 193 geschichtet sind. Die zweite Pd-Beschichtungsschicht 195 ist als Film entlang der äußeren Oberfläche der zweiten Ni-Beschichtungsschicht 193 gebildet. Die zweite Pd-Beschichtungsschicht 195 bedeckt die zweite Ni-Beschichtungsschicht 193 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von dem Öffnungsende der zweiten Source-Öffnung 173.
  • Die zweite Pd-Beschichtungsschicht 195 bedeckt teilweise die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Source-Innenwand 164 der anorganischen Isolierschicht 30 ausgehend von der zweiten Source-Innenwand 169 der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt wird. Die zweite Pd-Beschichtungsschicht 195 legt dabei den Bereich der inneren Umfangskante der Source 174 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Source-Innenwand 169 der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173 frei.
  • Die zweite Pd-Beschichtungsschicht 195 hat eine Dicke, die kleiner ist als die Dicke T4 der zweiten Ni-Beschichtungsschicht 193. Die Dicke der zweiten Pd-Beschichtungsschicht 195 darf nicht kleiner als 0,01 µm und nicht größer als 1 µm sein. Die Dicke der zweiten Pd-Beschichtungsschicht 195 darf nicht kleiner als 0,01 µm und nicht größer als 0,1 µm, nicht kleiner als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner als 0,2 µm und nicht größer als 0,4 µm, nicht kleiner als 0,4 µm und nicht größer als 0, 6 µm, nicht kleiner als 0, 6 µm und nicht größer als 0,8 µm oder nicht kleiner als 0,8 µm und nicht größer als 1 µm sein.
  • Die zweite Au-Beschichtungsschicht 196 ist als Film entlang der äußeren Oberfläche der zweiten Pd-Beschichtungsschicht 195 gebildet. Die zweite Au-Beschichtungsschicht 196 bedeckt die zweite Pd-Beschichtungsschicht 195 in einem Intervall zu der Seite der anorganischen Isolierschicht 30 hin ausgehend von dem Öffnungsende der zweiten Source-Öffnung 173.
  • Die zweite Au-Beschichtungsschicht 196 bedeckt teilweise die innere Umfangskante der Source 174 der anorganischen Isolierschicht 30 in einem Intervall zu der Seite der ersten Source-Innenwand 164 der anorganischen Isolierschicht 30 hin ausgehend von der zweiten Source-Innenwand 169 der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173, so dass der Bereich der inneren Umfangskante 38 der anorganischen Isolierschicht 30 freigelegt wird. Die zweite Au-Beschichtungsschicht 196 legt dabei den Bereich der inneren Umfangskante der Source 174 der anorganischen Isolierschicht 30 und die gesamte Fläche der zweiten Source-Innenwand 169 der organischen Isolierschicht 31 innerhalb der zweiten Source-Öffnung 173 frei.
  • Die zweite Au-Beschichtungsschicht 196 hat eine Dicke, die kleiner ist als die Dicke T4 der zweiten Ni-Beschichtungsschicht 193. Die Dicke der zweiten Au-Beschichtungsschicht 196 darf nicht kleiner sein als 0,01 µm und nicht größer sein als 1 µm. Die Dicke der zweiten Au- Beschichtungsschicht 196 darf nicht kleiner sein als 0,01 µm und nicht größer sein als 0,1 µm, nicht kleiner sein als 0,1 µm und nicht größer als 0,2 µm, nicht kleiner sein als 0,2 µm und nicht größer sein als 0,4 µm, nicht kleiner sein als 0,4 µm und nicht größer sein als 0,6 µm, nicht kleiner sein als 0, 6 µm und nicht größer sein als 0,8 µm oder nicht kleiner sein als 0,8 µm und nicht größer sein als 1 µm.
  • Mit dieser Ausführungsform wurde ein Beispiel beschrieben, bei dem die zweite äußere Oberflächenbeschichtungsschicht 194 die laminierte Struktur hat, welche die zweite Pd-Beschichtungsschicht 195 und die zweite Au-Beschichtungsschicht 196 umfasst. Dennoch kann stattdessen die zweite äußere Oberflächenbeschichtungsschicht 194, die die gleiche Konfiguration wie irgendeine der äußeren Oberflächenbeschichtungsschichten 42 gemäß den zweiten bis vierten Konfigurationsbeispielen aufweisen, die in den 8A bis 8D gezeigt sind, wie oben beschrieben übernommen werden.
  • Der gleiche Effekt, wie der Effekt beschrieben für das Halbleiterbauteil 101, kann auch durch das Halbleiterbauteil 201, wie oben beschrieben, erreicht werden. Der gleiche Effekt, wie der Effekt beschrieben für das Halbleiterbauteil 61, kann durch das Halbleiterbauteil 201 auch erreicht werden.
  • 18 ist eine Draufsicht in einer Betrachtung von einer Seite eines Halbleitergehäuses 301, in dem ein Halbleiterbauteil (Referenzzeichen weggelassen) gemäß irgendeiner der ersten bis vierten bevorzugten Ausführungsform eingebaut ist. 19 ist eine Draufsicht in einer Betrachtung von einer anderen Seite des in 18 gezeigten Halbleitergehäuses 301. 20 ist eine perspektivische Ansicht des in 18 gezeigten Halbleitergehäuses 301. 21 ist eine perspektivische Explosionsdarstellung des in 18 gezeigten Halbleitergehäuses 301. 22 ist eine Schnittsansicht entlang einer in 18 gezeigten Linie XXII-XXII. 23 ist ein Schaltplan des in 18 gezeigten Halbleitergehäuses 301.
  • Bezugnehmend auf die 18 bis 23 hat das Halbleitergehäuse 301 in dieser Ausführungsform eine Konfiguration, die als Leistungswächter bezeichnet wird. Das Halbleitergehäuse 301 umfasst einen Gehäusehauptkörper 302, der aus Harz hergestellt ist. Der Gehäusehauptkörper 302 besteht aus einem Gussharz, das ein Füllmaterial (zum Beispiel ein isolierendes Füllmaterial) und ein Matrixharz umfasst. Das Matrixharz ist vorzugsweise aus einem Epoxidharz.
  • Der Gehäusehauptkörper 302 hat eine erste Hauptoberfläche 303 (erste Oberfläche) auf einer Seite, eine zweite Hauptoberfläche 304 (zweite Oberfläche) auf einer anderen Seite und Seitenoberflächen 305A bis 305D, die die erste Hauptoberfläche 303 und die zweite Hauptoberfläche 304 verbinden. Die erste Hauptoberfläche 303 und die zweite Hauptoberfläche 304 sind in einer vierseitigen Form (rechteckige Form in dieser Ausführungsform) in einer Draufsicht in einer Betrachtung in einer Normalenrichtung Z zu der Draufsicht gebildet.
  • Die Seitenoberflächen 305A bis 305D umfassen die erste Seitenoberfläche 305A, die zweite Seitenoberfläche 305B, die dritte Seitenoberfläche 305C und die vierte Seitenoberfläche 305D. Die erste Seitenoberfläche 305A und die zweite Seitenoberfläche 305B erstrecken sich entlang der ersten Richtung X und liegen sich in der zweiten Richtung Y, welche die erste Richtung X kreuzt, einander gegenüber. Die erste Seitenoberfläche 305A und die zweite Seitenoberfläche 305B bilden lange Seiten des Gehäusehauptkörpers 302. Die dritte Seitenoberfläche 305C und die vierte Seitenoberfläche 305D erstrecken sich entlang der zweiten Richtung Y und liegen sich in der ersten Richtung X einander gegenüber. Die dritte Seitenoberfläche 305C und die vierte Seitenoberfläche 305D bilden kurze Seiten des Gehäusehauptkörpers 302. Insbesondere ist die zweite Richtung Y zu der ersten Richtung X senkrecht.
  • Das Halbleitergehäuse 301 umfasst eine erste Metallplatte 310, die innerhalb des Gehäusehauptkörpers 302 angeordnet ist. Die erste Metallplatte 310 ist an der Seite der ersten Hauptoberfläche 303 des Gehäusehauptkörpers 302 angeordnet und umfasst in seiner Ganzheit einen ersten Wärmeableitungsbereich 311 und einen ersten Terminal-Bereich 312. Der erste Wärmeableitungsbereich 311 ist innerhalb des Gehäusehauptkörpers 302 derart angeordnet, dass er von der ersten Hauptoberfläche 303 freigelegt ist. Der erste Wärmeableitungsbereich 311 ist in einer rechteckigen Form gebildet, die sich entlang der ersten Richtung X in einer Draufsicht erstreckt. Der erste Wärmeableitungsbereich 311 hat eine flache Fläche weniger als eine flache Fläche der ersten Hauptoberfläche 303 und ist von der ersten Hauptoberfläche 303 in Intervallen einwärts ausgehend von den Seitenoberflächen 305A bis 305D freigelegt.
  • Der erste Terminal-Bereich 312 ist durch die erste Seitenoberfläche 305A freigelegt. Insbesondere erstreckt sich der erste Terminal-Bereich 312 als ein Band entlang der ersten Seitenoberfläche 305A ausgehend von dem ersten Wärmeableitungsbereich 311, durchdringt die erste Seitenoberfläche 305A und wird zu der Außenseite des Gehäusehauptkörpers 302 geleitet. Wenn eine zentrale Linie LC, welche den zentralen Bereich der ersten Seitenoberfläche 305A (zweite Seitenoberfläche 305B) in der zweiten Richtung Y kreuzt, gegeben ist, ist der erste Wärmeableitungsbereich 311 an einer Seite der vierten Seitenoberfläche 305D in Bezug auf die zentrale Linie LC positioniert.
  • Der erste Terminal-Bereich 312 hat eine erste Länge L1 in Bezug auf die zweite Richtung Y. Eine Breite des ersten Terminal-Bereichs 312 in der ersten Richtung X ist kleiner als eine Breite des ersten Wärmeableitungsbereichs 311 in der ersten Richtung X. Der erste Terminal-Bereich 312 ist mit dem ersten Wärmeableitungsbereich 311 über einen gebogenen Bereich 313 verbunden, welcher von der Seite der ersten Hauptoberfläche 303 zu der Seite der zweiten Hauptoberfläche 304 innerhalb des Gehäusehauptkörpers 302 gebogen ist. Der erste Terminal-Bereich 312 ist dabei freigelegt von der ersten Seitenoberfläche 305A in einem Intervall zu der Seite der zweiten Hauptoberfläche 304 hin ausgehend von der ersten Hauptoberfläche 303.
  • Das Halbleitergehäuse 301 umfasst eine zweite Metallplatte 320, die innerhalb des Gehäusehauptkörpers 302 angeordnet ist. Die zweite Metallplatte 320 ist an der Seite der zweiten Hauptoberfläche 304 des Gehäusehauptkörpers 302 in einem Intervall ausgehend von der ersten Metallplatte 310 angeordnet und umfasst in seiner Ganzheit einen zweiten Wärmeableitungsbereich 321 und einen zweiten Terminal-Bereich 322. Der zweite Wärmeableitungsbereich 321 ist innerhalb des Gehäusehauptkörpers 302 derart angeordnet, dass er von der zweiten Hauptoberfläche 304 freigelegt ist. Der zweite Wärmeableitungsbereich 321 ist in einer rechteckigen Form gebildet, die sich in einer Draufsicht entlang der ersten Richtung X erstreckt. Der zweite Wärmeableitungsbereich 321 hat eine flache Fläche weniger als eine flache Fläche der zweiten Hauptoberfläche 304 und ist freigelegt von der zweiten Hauptoberfläche 304 in Intervallen einwärts ausgehend von den Seitenoberflächen 305A bis 305D.
  • Der zweite Terminal-Bereich 322 ist von der ersten Seitenoberfläche 305A freigelegt. Insbesondere erstreckt sich der zweite Terminal-Bereich 322 als ein Band zu der ersten Seitenoberfläche 305A hin ausgehend von dem zweiten Wärmeableitungsbereich 321, durchdringt die erste Seitenoberfläche 305A und wird zu der Außenseite des Gehäusehauptkörpers 302 geleitet. Der zweite Wärmeableitungsbereich 322 ist an der Seite der dritten Seitenoberfläche 305C in Bezug auf die zentrale Linie LC positioniert.
  • In dieser Ausführungsform hat der zweite Terminal-Bereich 322 eine zweite Länge L2 in Bezug auf die zweite Richtung Y, welche sich von der ersten Länge L1 des ersten Terminal-Bereichs 312 unterscheidet. Der erste Terminal-Bereich 312 und der zweite Terminal-Bereich 322 können durch deren Formen (Längen) identifiziert werden. Die zweite Länge L2 des zweiten Terminal-Bereichs 322 kann die erste Länge L1 übersteigen oder kann kleiner sein als die erste Länge L1. Offensichtlich kann der zweite Terminal-Bereich 322 derart gebildet sein, dass er eine zweite Länge L2 hat, die gleich der ersten Länge L1 ist.
  • Eine Breite des zweiten Terminal-Bereichs 322 in der ersten Richtung X ist kleiner als eine Breite des zweiten Wärmeableitungsbereichs 321 in der ersten Richtung X. Der zweite Terminal-Bereich 322 ist mit dem zweiten Wärmeableitungsbereich 321 über einen gebogenen Bereich 323 verbunden, der von der Seite der zweiten Hauptoberfläche 304 aus zu der Seite der ersten Hauptoberfläche 303 innerhalb des Gehäusehauptkörpers 302 gebogen ist. Der zweite Terminal-Bereich 322 ist dabei von der zweiten Seitenoberfläche 305B in einem Intervall zu der Seite der ersten Hauptoberfläche 303 ausgehend von der zweiten Hauptoberfläche 304 freigelegt.
  • In Bezug auf die Normalenrichtung Z ist der zweite Terminal-Bereich 322 von einer Dickenposition aus hinausgeleitet, die sich von dem ersten Terminal-Bereich 312 unterscheidet. In dieser Ausführungsform ist der zweite Terminal-Bereich 322 in einem Intervall zu einer Seite der zweiten Hauptoberfläche 304 ausgehend von dem ersten Terminal-Bereich 312 gebildet. Der zweite Terminal-Bereich 322 liegt dem ersten Terminal-Bereich 312 in Bezug auf die erste Richtung X nicht gegenüber.
  • Das Halbleitergehäuse 301 umfasst eine oder eine Vielzahl von (fünf in dieser Ausführungsform) Kontroll-Terminals 330, die innerhalb des Gehäusehauptkörpers 302 angeordnet sind. Die Vielzahl von Kontroll-Terminals 330 sind freigelegt von der zweiten Seitenoberfläche 305B auf der gegenüberliegenden Seite zu der ersten Seitenoberfläche 305A hin, von welcher der erste Terminal-Bereich 312 und der zweite Terminal-Bereich 322 freigelegt sind. Die Vielzahl von Kontroll-Terminals 330 ist an der Seite der dritten Seitenoberfläche 305C in Bezug auf die zentrale Linie LC positioniert. Die Vielzahl von Kontroll-Terminals 330 ist in einer Draufsicht auf der gleichen geraden Linie positioniert wie die zweiten Terminal-Bereiche 322 der zweiten Metallplatte 320. Die Positionierung der Vielzahl von Kontroll-Terminals 330 ist beliebig.
  • Die Vielzahl von Kontroll-Terminals 330 ist jeweils gebildet als ein Band, das sich in der zweiten Richtung Y erstreckt. Insbesondere umfasst die Vielzahl von Kontroll-Terminals 330 jeweils einen internen Verbindungsbereich 331, einen externen Verbindungsbereich 332 und einen Bandbereich 333. Der interne Verbindungsbereich 331 ist innerhalb des Gehäusehauptkörpers 302 angeordnet. Der externe Verbindungsbereich 332 ist außerhalb des Gehäusehauptkörpers 302 angeordnet.
  • Von dem internen Verbindungsbereich 331 aus durchdringt der Bandbereich 333 die zweite Seitenoberfläche 305B und erstreckt sich als ein Band zu dem externen Verbindungsbereich 332. In einem Bereich der außerhalb des Gehäusehauptkörpers 302 positioniert ist, kann der Bandbereich 333 einen gebogenen Bereich 334 aufweisen, der zu der Seite der zweiten Hauptoberfläche 304 herabgedrückt ist. Offensichtlich kann der Bandbereich 333, der nicht den gebogenen Bereich 334 aufweist, stattdessen gebildet sein.
  • In Bezug auf die Normalenrichtung Z wird die Vielzahl von Kontroll-Terminals 330 von einer Dickenposition aus, welche sich von dem ersten Wärmeableitungsbereich 311 und dem zweiten Wärmeableitungsbereich 321 unterscheidet, weggeleitet. In dieser Ausführungsform ist die Vielzahl von Kontroll-Terminals 330 in einem Bereich zwischen dem ersten Wärmeableitungsbereich 311 und dem zweiten Wärmeableitungsbereich 321 angeordnet, und zwar in Intervallen ausgehend von dem ersten Wärmeableitungsbereich 311 und dem zweiten Wärmeableitungsbereich 321.
  • Das Halbleitergehäuse 301 umfasst einen SBD-Chip 341 und einen MISFET-Chip 342, die innerhalb des Gehäusehauptkörpers 302 angeordnet sind. Der SBD-Chip 341 besteht aus einem von den Halbleiterbauteilen (Bezugszeichen weggelassen) gemäß der ersten und zweiten bevorzugten Ausführungsformen. Der MISFET-Chip 342 besteht aus einer von den Halbleiterbauteilen (Bezugszeichen weggelassen) gemäß der dritten und der vierten bevorzugten Ausführungsform.
  • Der SBD-Chip 341 ist in einem Raum innerhalb des Gehäusehauptkörpers 302 angeordnet, welcher durch den ersten Wärmeableitungsbereich 311 und dem zweiten Wärmeableitungsbereich 321 eingezwängt ist. Der SBD-Chip 341 ist auf einer Seite der vierten Seitenoberfläche 305D des Gehäusehauptkörpers 302 in Bezug auf die zentrale Linie LC angeordnet. Der SBD-Chip 341 ist auf dem zweiten Wärmeableitungsbereich 321 in einer Orientierung angeordnet, in welcher die zweite Hauptoberflächenelektrode 46 dem zweiten Wärmeableitungsbereich 321 gegenüberliegt.
  • Der MISFET-Chip 342 ist in einem Raum innerhalb des Gehäusehauptkörpers 302 angeordnet, welcher durch den ersten Wärmeableitungsbereich 311 und dem zweiten Wärmeableitungsbereich 321 in einem Intervall ausgehend von dem SBD-Chip 341 eingezwängt ist. Der MISFET-Chip 342 ist an einer Seite der dritten Seitenoberfläche 305C des Gehäusehauptkörpers 302 in Bezug auf die zentrale Linie LC angeordnet. Der MISFET-Chip 342 ist auf dem zweiten Wärmeableitungsbereich 321 in einer Orientierung angeordnet, in welcher die zweite Hauptoberflächenelektrode 46 dem zweiten Wärmeableitungsbereich 321 gegenüberliegt.
  • Das Halbleitergehäuse 301 umfasst ein erstes leitendes Bondingmaterial 343 und ein zweites leitendes Bondingmaterial 344. Das erste leitende Bondingmaterial 343 und das zweite leitende Bondingmaterial 344 enthalten jeweils Lot oder eine Metallpaste. Das erste leitende Bondingmaterial 343 ist zwischen der zweiten Hauptoberflächenelektrode 46 des SBD-Chips 341 und dem zweiten Wärmeableitungsbereich 321 eingefügt und verbindet den SBD-Chip 341 und den zweiten Wärmeableitungsbereich 321 thermisch, mechanisch und elektrisch miteinander. Das zweite leitende Bondingmaterial 344 ist zwischen der zweiten Hauptoberflächenelektrode 46 des MISFET-Chips 342 und dem zweiten Wärmeableitungsbereich 321 angeordnet und verbindet den MISFET-Chip 342 und den zweiten Wärmeableitungsbereich 321 thermisch, mechanisch und elektrisch miteinander.
  • Eine Kathode des SBD-Chips 341 ist dabei mit einem Drain des MISFET-Chips 342 elektrisch verbunden. Das heißt, dass die zweite Metallplatte 320 (zweiter Wärmeableitungsbereich 321) als Kathode/Drain-Terminal für den SBD-Chip 341 und den MISFET-Chip 342 fungiert.
  • Das Halbleitergehäuse 301 umfasst einen ersten Metallabstandhalter 351 und einen zweiten Metallabstandhalter 352. In dieser Ausführungsform bestehen der erste Metallabstandhalter 351 und der zweite Metallabstandhalter 352 jeweils aus einem Metallteil, das Kupfer umfasst. Der zweite Metallabstandhalter 352 hat eine Dicke, die gleich ist zu der Dicke des ersten Metallabstandhalters 351.
  • Der erste Metallabstandhalter 351 ist zwischen dem SBD-Chip 341 und dem ersten Wärmeableitungsbereich 311 eingefügt und trennt den SBD-Chip 341 von dem ersten Wärmeableitungsbereich 311. Der zweite Metallabstandhalter 352 ist zwischen dem MISFET-Chip 342 und dem ersten Wärmeableitungsbereich 311 eingefügt und trennt den MISFET-Chip 342 von dem ersten Wärmeableitungsbereich 311. Obwohl in dieser Ausführungsform der erste Metallabstandhalter 351 und der zweite Metallabstandhalter 352 getrennte Teile sind, können stattdessen der erste Metallabstandhalter 351 und der zweite Metallabstandhalter 352 einstückig ausgebildet sein.
  • Das Halbleitergehäuse 301 umfasst ein drittes leitendes Bondingmaterial 353 und ein viertes leitendes Bondingmaterial 354. Das dritte leitende Bondingmaterial 353 und das vierte leitende Bondingmaterial 354 enthalten jeweils Lot oder eine Metallpaste. Vorzugsweise bestehen das dritte leitende Bondingmaterial 353 und das vierte leitende Bondingmaterial 354 jeweils aus Lot.
  • Das dritte leitende Bondingmaterial 353 ist zwischen der Pad-Elektrode 40 des SBD-Chips 341 und dem ersten Metallabstandhalter 351 eingefügt und verbindet den SBD-Chip 341 und den ersten Metallabstandhalter 351 thermisch, mechanisch und elektrisch miteinander. Das vierte leitende Bondingmaterial 354 ist zwischen der Source-Pad-Elektrode 182 des MISFET-Chips 342 und dem zweiten Metallabstandhalter 352 eingefügt und verbindet den MISFET-Chip 342 und den zweiten Metallabstandhalter 352 thermisch, mechanisch und elektrisch miteinander.
  • Das Halbleitergehäuse 301 umfasst ein fünftes leitendes Bondingmaterial 355 und ein sechstes leitendes Bondingmaterial 356. Das fünfte leitende Bondingmaterial 355 und das sechste leitende Bondingmaterial 356 enthalten jeweils Lot oder eine Metallpaste. Das fünfte leitende Bondingmaterial 355 ist zwischen dem ersten Wärmeableitungsbereich 311 und dem ersten Metallabstandhalter 351 eingefügt und verbindet den ersten Wärmeableitungsbereich 311 und den ersten Metallabstandhalter 351 thermisch, mechanisch und elektrisch miteinander. Das sechste leitende Bondingmaterial 356 ist zwischen dem ersten Wärmeableitungsbereich 311 und dem zweiten Metallabstandhalter 352 eingefügt und verbindet den ersten Wärmeableitungsbereich 311 und den zweiten Metallabstandhalter 352 thermisch, mechanisch und elektrisch miteinander.
  • Eine Anode des SBD-Chips 341 ist dabei elektrisch verbunden mit einer Source des MISFET-Chips 342. Das heißt, dass die erste Metallplatte 310 (erster Wärmeableitungsbereich 311) als Anode/Source-Terminal für den SBD-Chip 341 und den MISFET-Chip 342 fungiert.
  • Das Halbleitergehäuse 301 umfasst eine oder eine Vielzahl (fünf in dieser Ausführungsform) von Zuleitungsdrähten 357. Die Zuleitungsdrähte 357 werden auch Bonding-Drähte genannt. Die Zuleitungsdrähte 357 können aus Golddrähten, Kupferdrähten oder Aluminiumdrähten bestehen. Die Vielzahl der Zuleitungsdrähte 357 ist jeweils verbunden mit der Gate-Pad-Elektrode 181 des MISFET-Chips 342 und dem internen Verbindungsbereich 331 der Vielzahl von Kontroll-Terminals 330.
  • Ein Gate des MISFET-Chips 342 ist dabei mit der Vielzahl von Kontroll-Terminals 330 elektrisch verbunden. Das heißt, dass die Vielzahl von Kontroll-Terminals 330 jeweils als ein Gate-Terminal des MISFET-Chips 342 fungiert. Es ist nicht notwendig, dass die Zuleitungsdrähte 357 alle von den Kontroll-Terminals 330 und den Gate-Pad-Elektroden 181 verbinden. Jedes von den Kontroll-Terminals 330 kann elektrisch offen sein.
  • Wie oben beschrieben, wird mit dem Halbleitergehäuse 301 das erste leitende Bondingmaterial 343 mit der Pad-Elektrode 40 des SBD-Chips 341 verbunden. Wie beschrieben mit den ersten und zweiten bevorzugten Ausführungsformen umfasst die Pad-Elektrode 40 des SBD-Chips 341 die Ni-Beschichtungsschicht 41 und die äußere Oberflächenbeschichtungsschicht 42. Das erste leitende Bondingmaterial 343 kann dabei in angemessener Weise mit der Pad-Elektrode 40 des SBD-Chips 341 verbunden werden. Der SBD-Chip 341 kann dabei thermisch, mechanisch und elektrisch in angemessener Weise mit dem ersten Wärmeableitungsbereich 311 und dem zweiten Wärmeableitungsbereich 321 verbunden werden.
  • Wenn der SBD-Chip 341 die organische Isolierschicht 31 nicht umfasst, kann eine Rissbildung oder ein Abblättern usw. in der Pad-Elektrode 40, usw., des SBD-Chips 341 auftreten wegen des Füllmaterials das in dem Gehäusehauptkörper 302 enthalten ist. Diese Art von Problem wird Füllmaterialattacke genannt und ist ein Grund für die Verschlechterung der Zuverlässigkeit der Pad-Elektrode 40, usw. Deswegen wird mit dem SBD-Chip 341, die organische Isolierschicht 31 auf der anorganischen Isolierschicht 30 gebildet. Die organische Isolierschicht 31 wird dabei zu einem Polster bezüglich des Füllmaterials und deswegen kann die Pad-Elektrode 40, usw. in angemessener Weise vor der Füllmaterialattacke geschützt werden.
  • Ferner hat der SBD-Chip 341 in der Struktur, welche die organische Isolierschicht 31 umfasst, die Struktur, in der die Ni-Beschichtungsschicht 41 mit der inneren Umfangskante 38 der anorganischen Isolierschicht 30, wie beschrieben, in Bezug auf die erste und zweite bevorzugte Ausführungsform verbunden ist. Eine Rissbildung, ein Abblättern usw. der Ni-Beschichtungsschicht 41 (äußere Oberflächenbeschichtungsschicht 42) wegen einer Füllmaterialattacke kann also dabei in angemessener Weise gehemmt werden.
  • Mit dem Halbleitergehäuse 301 wird das zweite leitende Bondingmaterial 344 mit der Source-Pad-Elektrode 182 des MISFET-Chips 342 verbunden. Wie beschrieben für die dritte und vierte bevorzugte Ausführungsform umfasst die Source-Pad-Elektrode 182 des MISFET-Chips 342 die zweite Ni-Beschichtungsschicht 193 und die zweite äußere Oberflächenbeschichtungsschicht 194. Das zweite leitende Bondingmaterial 344 kann dabei in angemessener Weise mit der Source-Pad-Elektrode 182 des MISFET-Chips 342 verbunden werden. Der MISFET-Chip 342 kann dabei thermisch, mechanisch und elektrisch in angemessener Weise mit dem ersten Wärmeableitungsbereich 311 und dem zweiten Wärmeableitungsbereich 321 verbunden werden.
  • Wenn der MISFET-Chip 342 die organische Isolierschicht 31 nicht umfasst, kann eine Rissbildung, ein Abplatze, usw. in der Source-Pad-Elektrode 182, usw., des MISFET-Chips 342 wegen des Füllmaterials, das in dem Gehäusehauptkörper 302 enthalten ist, auftreten. Diese Art von Problem wird Füllmaterialattacke genannt und ist ein Grund für die Verschlechterung der Zuverlässigkeit der Source-Pad-Elektrode 182 usw. Deswegen ist mit dem MISFET-Chip 342 die organische Isolierschicht 31 auf der anorganischen Isolierschicht 30 gebildet. Die organische Isolierschicht 31 wird dabei zu einem Polster bezüglich des Füllmaterials und deswegen kann die Source-Pad-Elektrode 182 usw. in angemessener Weise von einer Füllmaterialattacke geschützt werden.
  • Ferner hat der MISFET-Chip 342 in der Struktur, in der die organische Isolierschicht 31 enthalten ist, die Struktur in der die zweite Ni-Beschichtungsschicht 193 mit der ersten Source-Innenwand 164 der anorganischen Isolierschicht 30 wie beschrieben für die dritte und vierte bevorzugte Ausführungsform verbunden ist. Eine Rissbildung, ein Abblättern, usw. der zweiten Ni-Beschichtungsschicht 193 (zweite äußere Oberflächenbeschichtungsschicht 194) aufgrund einer Füllmaterialattacke kann dabei also in angemessener Weise gehemmt werden. Mit dem MISFET 342 können die gleichen Effekte wie die Effekte an der Seite der Source-Pad-Elektrode 182 an der Seite der Gate-Pad-Elektrode 181 erreicht werden.
  • Mit dieser Ausführungsform wurde ein Beispiel beschrieben, bei welchem das Halbleitergehäuse 301 den SBD-Chip 341 und den MISFET-Chip 342 umfasst. Jedoch kann stattdessen das Halbleitergehäuse 301, welches nur eines von dem SBD-Chip 341 und dem MISFET-Chip 342 umfasst, übernommen werden. Das Halbleitergehäuse 301, welches eine Vielzahl von SBD-Chips 341 und eine Vielzahl von MISFET-Chips 342 umfasst, kann stattdessen übernommen werden.
  • Die bevorzugte Ausführungsformen der vorliegenden Erfindung kann in noch weiteren Ausführungsformen umgesetzt sein.
  • Wenn in der oben beschriebenen dritten und vierten bevorzugten Ausführungsform eine Zunahme in der Gate-Grenzspannung Vth nicht hervorgehoben ist, kann die Gate-Elektrode 107 ein n-Typ-Polysilizium dotiert mit einer n-Typ-Verunreinigung anstatt des p-Typ Polysiliziums umfassen. In diesem Fall wird die erste Niedrigwiderstandsschicht 112 gebildet, welche aus einem n-Typ-Polyzid besteht. Mit einer solchen Struktur kann der Gate-Widerstand weiter reduziert werden.
  • In der oben beschriebenen dritten und vierten bevorzugten Ausführungsform kann ein n-Typ-Polysilizium dotiert mit einer n-Typ-Verunreinigung anstatt des p-Typ Polysiliziums enthalten sein. In der oben beschriebenen dritten und vierten bevorzugten Ausführungsform kann eine Struktur übernommen werden, in der eines von jedem oder beide der ersten Niedrigwiderstandsschicht 112 und der zweiten Niedrigwiderstandsschicht 131 gebildet ist oder gebildet sind.
  • In der oben beschriebenen dritten und vierten bevorzugten Ausführungsform kann ein Kollektorbereich eines p+-Typs anstatt eines Drain-Bereichs des n+-Typs übernommen werden. Mit dieser Struktur kann ein IGBT (bipolarer Transistor mit isoliertem Gate) anstatt eines MISFET bereitgestellt werden. In diesem Fall wird in der oben beschriebenen dritten und vierten bevorzugten Ausführungsform die „Source“ des MISFET durch einen „Emitter“ des IGBT ersetzt und der „Drain“ des MISFET wird durch einen „Kollektor“ des IGBT ersetzt.
  • In jeder der oben beschriebenen bevorzugten Ausführungsformen kann anstatt des SiC-Chips 2 ein Si-Chip bestehend aus einem Si-Einkristall übernommen werden. Das heißt, dass das Halbleiterbauteil (Bezugszeichen weggelassen) gemäß jeder der bevorzugten Ausführungsformen stattdessen ein Si-Halbleiterbauteil sein kann. In jeder der oben beschriebenen bevorzugten Ausführungsformen kann eine Struktur, mit welcher die Leitfähigkeitstypen der jeweiligen Halbleiterbereiche invertiert wird, übernommen werden. Das heißt, dass ein Bereich des p-Typs zu einem Bereich des n-Typs und ein Bereich des n-Typs zu einem Bereich des p-Typs gemacht werden kann.
  • Beispiele von Eigenschaften, die aus der vorliegenden Beschreibung und den Zeichnungen gewonnen wurden, sind unten angegeben. Jedes von [A1] bis [A20] im Folgenden, stellt ein Halbleiterbauteil bereit, mit welchem in einer Struktur, in der eine Ni-Beschichtungsschicht auf einer Elektrode gebildet ist, welche von einer Öffnung einer organischen Isolierschicht freigelegt ist, die Zuverlässigkeit der Ni-Beschichtungsschicht verbessert werden kann.
  • [A1] Halbleiterbauteil mit einem Chip; einer Elektrode, die auf dem Chip gebildet ist; einer anorganischen Isolierschicht, welche die Elektrode bedeckt und die eine erste Öffnung hat, welche die Elektrode freilegt; einer organischen Isolierschicht, welche die anorganische Isolierschicht bedeckt, wobei die organische Isolierschicht eine zweite Öffnung umfasst, welche die erste Öffnung in einem Intervall ausgehend von der ersten Öffnung umgibt, und wobei die organische Isolierschicht eine innere Umfangskante der anorganischen Isolierschicht in einem Bereich zwischen der ersten Öffnung und der zweiten Öffnung freilegt; und einer Ni-Beschichtungsschicht, welche die Elektrode innerhalb der ersten Öffnung bedeckt und die innere Umfangskante der anorganischen Isolierschicht innerhalb der zweiten Öffnung bedeckt.
  • [A2] Halbleiterbauteil nach A1, wobei die Ni-Beschichtungsschicht die organische Isolierschicht innerhalb der zweiten Öffnung bedeckt.
  • [A3] Halbleiterbauteil nach A2, wobei die Ni-Beschichtungsschicht in einem Intervall zu der Seite der anorganischen Isolierschicht hin ausgehend von einem Öffnungsende der zweiten Öffnung gebildet ist.
  • [A4] Halbleiterbauteil nach A2 oder A3, wobei die Ni-Beschichtungsschicht die organische Isolierschicht derart bedeckt, dass eine freigelegte Fläche der organischen Isolierschicht eine versteckte Fläche der organischen Isolierschicht innerhalb der zweiten Öffnung überschreitet.
  • [A5] Halbleiterbauteil nach einem von A2 bis A4, wobei die innere Umfangskante der anorganischen Isolierschicht eine Breite aufweist, die nicht größer ist als eine Dicke der anorganischen Isolierschicht.
  • [A6] Halbleiterbauteil nach einem von A2 bis A5, ferner mit: einer äußeren Oberflächenbeschichtungsschicht, welche eine äußere Oberfläche der Ni-Beschichtungsschicht innerhalb der zweiten Öffnung bedeckt.
  • [A7] Halbleiterbauteil nach A6, wobei die äußere Oberflächenbeschichtungsschicht die organische Isolierschicht innerhalb der zweiten Öffnung bedeckt.
  • [A8] Halbleiterbauteil nach A6 oder A7, wobei die äußere Oberflächenbeschichtungsschicht die Ni-Beschichtungsschicht in einem Intervall zu der Seite der anorganischen Isolierschicht hin ausgehend von einem Öffnungsende der zweiten Öffnung bedeckt.
  • [A9] Halbleiterbauteil nach einem von A6 bis A8, wobei die äußere Oberflächenbeschichtungsschicht eine Dicke hat, die kleiner ist als die Dicke der Ni-Beschichtungsschicht.
  • [A10] Halbleiterbauteil nach A1, wobei die Ni-Beschichtungsschicht die innere Umfangskante der anorganischen Isolierschicht in einem Intervall ausgehend von der organischen Isolierschicht innerhalb der zweiten Öffnung bedeckt.
  • [A11] Halbleiterbauteil nach A10, wobei die Ni-Beschichtungsschicht in einem Intervall zu der Seite der anorganischen Isolierschicht hin ausgehend von einem Öffnungsende der zweiten Öffnung gebildet ist.
  • [A12] Halbleiterbauteil nach A10 oder A11, wobei die innere Umfangskante der anorganischen Isolierschicht eine Breite hat, die eine Dicke der anorganischen Isolierschicht überschreitet.
  • [A13] Halbleiterbauteil nach einem von A10 bis A12, ferner mit: einer äußeren Oberflächenbeschichtungsschicht, welche eine äußere Oberfläche der Ni-Beschichtungsschicht innerhalb der zweiten Öffnung bedeckt.
  • [A14] Halbleiterbauteil nach A13, wobei die äußere Oberflächenbeschichtungsschicht die innere Umfangskante der anorganischen Isolierschicht bedeckt.
  • [A15] Halbleiterbauteil nach A13 oder A14, wobei die äußere Oberflächenbeschichtungsschicht die Ni-Beschichtungsschicht in einem Intervall ausgehend von der organischen Isolierschicht bedeckt.
  • [A16] Halbleiterbauteil nach einem vonA13 bis A15, wobei die äußere Oberflächenbeschichtungsschicht die Ni-Beschichtungsschicht in einem Intervall zu der Seite der anorganischen Isolierschicht hin ausgehend von einem Öffnungsende der zweiten Öffnung bedeckt.
  • [A17] Halbleiterbauteil nach einem von A13 bis A16, wobei die äußere Oberflächenbeschichtungsschicht eine Dicke hat, die kleiner ist als die Dicke der Ni-Beschichtungsschicht.
  • [A18] Halbleiterbauteil nach einem von A1 bis A17, wobei der Chip aus einem SiC-Chip besteht.
  • [A19] Halbleitergehäuse mit: einem Gehäusehauptkörper, der aus einem Harz hergestellt ist und an einer Seite eine erste Oberfläche hat, an einer anderen Seite eine zweite Oberfläche hat, und eine Seitenoberfläche hat; einer ersten Metallplatte, die innerhalb des Gehäusehauptkörpers angeordnet ist und einen ersten Wärmeableitungsbereich hat, welcher von der ersten Oberfläche freigelegt ist, und einen ersten Terminal-Bereich hat, welcher von der Seitenoberfläche freigelegt ist; einer zweiten Metallplatte, die innerhalb des Gehäusehauptkörpers in einem Intervall zu der zweiten Oberflächenseite, ausgehend von der ersten Metallplatte angeordnet ist, und die einen zweiten Wärmeableitungsbereich hat, welcher von der zweiten Oberfläche freigelegt ist und die einen zweiten Terminal-Bereich hat, welcher von der Seitenoberfläche freigelegt ist; und einem Halbleiterbauteil gemäß einem von A1 bis A18 welches in einem Raum, der durch den ersten Wärmeableitungsbereich und den zweiten Wärmeableitungsbereich innerhalb des Gehäusehauptkörpers eingezwängt ist, angeordnet ist.
  • Die vorliegende Anmeldung entspricht der japanischen Patentanmeldung Nr. 2019-180861 , die am 30. September 2019 beim japanischen Patentamt eingereicht worden ist, und die gesamte Offenbarung dieser Anmeldung ist hier durch Verweis miteinbezogen. Während bevorzugte Ausführungsformen der vorliegenden Erfindung im Einzelnen beschrieben worden sind, handelt es sich hierbei lediglich um konkrete Beispiele, die genutzt worden sind, um den technischen Inhalt der vorliegenden Erfindung klarzumachen und die vorliegende Erfindung sollte nicht derart interpretiert werden, dass sie durch diese konkreten Beispiele beschränkt ist, und der Umfang der vorliegenden Erfindung ist nur durch die angehängten Ansprüche begrenzt.
  • Bezugszeichenliste
    • 1
    Halbleiterbauteil
    2
    SiC-Chip (Chip)
    21
    erste Hauptoberflächenelektrode (Elektrode)
    30
    anorganische Isolierschicht
    31
    organische Isolierschicht
    34
    erste Öffnung
    37
    zweite Öffnung
    38
    innere Umfangskante der anorganischen Isolierschicht
    41
    Ni-Beschichtungsschicht
    42
    äußeree Oberflächenbeschichtungsschicht
    61
    Halbleiterbauteil
    101
    Halbleiterbauteil
    153
    Gate-Hauptoberflächenelektrode (Elektrode)
    155
    Source-Hauptoberflächenelektrode (Elektrode)
    166
    erste Gate-Öffnung (erste Öffnung)
    167
    erste Source-Öffnung (erste Öffnung)
    171
    zweite Gate-Öffnung (zweite Öffnung)
    172
    innere Umfangskante des Gates der anorganische Isolierschicht
    173
    zweite Source-Öffnung (zweite Öffnung)
    174
    innere Umfangskante des Gates der anorganischen Isolierschicht
    183
    erste Ni-Beschichtungsschicht
    184
    erste äußere Oberflächenbeschichtungsschicht
    193
    zweite Ni-Beschichtungsschicht
    194
    zweite äußere Oberflächenbeschichtungsschicht
    201
    Halbleiterbauteil
    301
    Halbleitergehäuse
    302
    Gehäusehauptkörper
    303
    erste Hauptoberfläche (erste Fläche)
    304
    zweite Hauptoberfläche (zweite Fläche)
    305A
    Seitenoberfläche
    305B
    Seitenoberfläche
    305C
    Seitenoberfläche
    305D
    Seitenoberfläche
    310
    erste Metallplatte
    311
    erster Wärmeableitungsbereich
    312
    erster Terminal-Bereich
    320
    zweite Metallplatte
    321
    zweiter Wärmeableitungsbereich
    322
    zweiter Terminal-Bereich
    341
    SBD-Chip (Halbleiterbauteil)
    342
    MISFET-Chip (Halbleiterbauteil)
    351
    erster Metallabstandhalter
    352
    zweiter Metallabstandhalter
    T2
    Dicke der anorganischen Isolierschicht
    T4
    Dicke der Ni-Beschichtungsschicht
    T5
    Dicked der äußeren Oberflächenbeschichtungsschicht
    W
    Breite der inneren Umfangskante der anorganischen Isolierschicht
    WG
    Breite der inneren Umfangskante des Gates der anorganischen Isolierschicht
    WS
    Breite der inneren Umfangskante der Source der anorganischen Isolierschicht
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2018/167925 A1 [0003]
    • JP 2019180861 [0437]

Claims (19)

  1. Halbleiterbauteil mit: einem Chip; einer Elektrode, die auf dem Chip gebildet ist; einer anorganische Isolierschicht, welche die Elektrode bedeckt und die eine erste Öffnung hat, welche die Elektrode freilegt; einer organischen Isolierschicht, welche die anorganische Isolierschicht bedeckt, wobei die organische Isolierschicht eine zweite Öffnung umfasst, welche die erste Öffnung in einem Intervall ausgehend von der ersten Öffnung umgibt, und wobei die organische Isolierschicht eine innere Umfangskante der anorganischen Isolierschicht in einem Bereich zwischen der ersten Öffnung und der zweiten Öffnung freilegt; und einer Ni-Beschichtungsschicht, welche die Elektrode innerhalb der ersten Öffnung bedeckt und die innere Umfangskante der anorganischen Isolierschicht innerhalb der zweiten Öffnung bedeckt.
  2. Halbleiterbauteil nach Anspruch 1, wobei die Ni-Beschichtungsschicht die organische Isolierschicht innerhalb der zweiten Öffnung bedeckt.
  3. Halbleiterbauteil nach Anspruch 2, wobei die Ni-Beschichtungsschicht in einem Intervall zu der Seite der anorganischen Isolierschicht hin ausgehend von einem Öffnungsende der zweiten Öffnung gebildet ist.
  4. Halbleiterbauteil nach Anspruch 2 oder 3, wobei die Ni-Beschichtungsschicht die organische Isolierschicht derart bedeckt, dass eine freigelegte Fläche der organischen Isolierschicht eine versteckte Fläche der organischen Isolierschicht innerhalb der zweiten Öffnung überschreitet.
  5. Halbleiterbauteil nach einem der Ansprüche 2 bis 4, wobei die innere Umfangskante der anorganischen Isolierschicht eine Breite aufweist, die nicht größer ist als eine Dicke der anorganischen Isolierschicht.
  6. Halbleiterbauteil nach einem der Ansprüche 2 bis 5, ferner mit: einer äußeren Oberflächenbeschichtungsschicht, welche eine äußere Oberfläche der Ni-Beschichtungsschicht innerhalb der zweiten Öffnung bedeckt.
  7. Halbleiterbauteil nach Anspruch 6, wobei die äußere Oberflächenbeschichtungsschicht die organische Isolierschicht innerhalb der zweiten Öffnung bedeckt.
  8. Halbleiterbauteil nach Anspruch 6 oder 7, wobei die äußere Oberflächenbeschichtungsschicht die Ni-Beschichtungsschicht in einem Intervall zu der Seite der anorganischen Isolierschicht hin ausgehend von einem Öffnungsende der zweiten Öffnung bedeckt.
  9. Halbleiterbauteil nach einem der Ansprüche 6 bis 8, wobei die äußere Oberflächenbeschichtungsschicht eine Dicke hat, die kleiner ist als die Dicke der Ni-Beschichtungsschicht.
  10. Halbleiterbauteil nach Anspruch 1, wobei die Ni-Beschichtungsschicht die innere Umfangskante der anorganischen Isolierschicht in einem Intervall ausgehend von der organischen Isolierschicht innerhalb der zweiten Öffnung bedeckt.
  11. Halbleiterbauteil nach Anspruch 10, wobei die Ni-Beschichtungsschicht in einem Intervall zu der Seite der anorganischen Isolierschicht hin ausgehend von einem Öffnungsende der zweiten Öffnung gebildet ist.
  12. Halbleiterbauteil nach Anspruch 10 oder 11, wobei die innere Umfangskante der anorganischen Isolierschicht eine Breite hat, die eine Dicke der anorganischen Isolierschicht überschreitet.
  13. Halbleiterbauteil nach einem der Ansprüche 10 bis 12, ferner mit: einer äußeren Oberflächenbeschichtungsschicht, welche eine äußere Oberfläche der Ni-Beschichtungsschicht innerhalb der zweiten Öffnung bedeckt.
  14. Halbleiterbauteil nach Anspruch 13, wobei die äußere Oberflächenbeschichtungsschicht die innere Umfangskante der anorganischen Isolierschicht bedeckt.
  15. Halbleiterbauteil nach Anspruch 13 oder 14, wobei die äußere Oberflächenbeschichtungsschicht die Ni-Beschichtungsschicht in einem Intervall ausgehend von der organischen Isolierschicht bedeckt.
  16. Halbleiterbauteil nach einem der Ansprüche 13 bis 15, wobei die äußere Oberflächenbeschichtungsschicht die Ni-Beschichtungsschicht in einem Intervall zu der Seite der anorganischen Isolierschicht hin ausgehend von einem Öffnungsende der zweiten Öffnung bedeckt.
  17. Halbleiterbauteil nach einem der Ansprüche 13 bis 16, wobei die äußere Oberflächenbeschichtungsschicht eine Dicke hat, die kleiner ist als die Dicke der Ni-Beschichtungsschicht.
  18. Halbleiterbauteil nach einem der Ansprüche 1 bis 17, wobei der Chip aus einem SiC-Chip besteht.
  19. Halbleiter-Gehäuseanordnung mit: einem Gehäusehauptkörper, der aus einem Harz hergestellt ist und an einer Seite eine erste Oberfläche hat, an einer anderen Seite eine zweite Oberfläche hat, und eine Seitenoberfläche hat; einer ersten Metallplatte, die innerhalb des Gehäusehauptkörpers angeordnet ist und einen ersten Wärmeableitungsbereich hat, welcher von der ersten Oberfläche freigelegt ist, und einen ersten Terminal-Bereich hat, welcher von der Seitenoberfläche freigelegt ist; einer zweiten Metallplatte, die innerhalb des Gehäusehauptkörpers in einem Intervall zu der zweiten Oberflächenseite, ausgehend von der ersten Metallplatte angeordnet ist, und die einen zweiten Wärmeableitungsbereich hat, welcher von der zweiten Oberfläche freigelegt ist, und die einen zweiten Terminal-Bereich hat, welcher von der Seitenoberfläche freigelegt ist; und einem Halbleiterbauteil nach einem der Ansprüche 1 bis 18, welches in einem Raum angeordnet ist, der durch den ersten Wärmeableitungsbereich und den zweiten Wärmeableitungsbereich innerhalb des Gehäusehauptkörpers eingezwängt bzw. sandwichartig angeordnet ist.
DE112020003413.5T 2019-09-30 2020-09-25 Halbleiterbauteil Pending DE112020003413T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019-180861 2019-09-30
JP2019180861 2019-09-30
PCT/JP2020/036289 WO2021065722A1 (ja) 2019-09-30 2020-09-25 半導体装置

Publications (1)

Publication Number Publication Date
DE112020003413T5 true DE112020003413T5 (de) 2022-04-07

Family

ID=75338262

Family Applications (2)

Application Number Title Priority Date Filing Date
DE112020003413.5T Pending DE112020003413T5 (de) 2019-09-30 2020-09-25 Halbleiterbauteil
DE212020000619.9U Active DE212020000619U1 (de) 2019-09-30 2020-09-25 Halbleiterbauteil

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE212020000619.9U Active DE212020000619U1 (de) 2019-09-30 2020-09-25 Halbleiterbauteil

Country Status (5)

Country Link
US (1) US20220336598A1 (de)
JP (1) JPWO2021065722A1 (de)
CN (1) CN114430861A (de)
DE (2) DE112020003413T5 (de)
WO (1) WO2021065722A1 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023067926A1 (ja) * 2021-10-21 2023-04-27 住友電気工業株式会社 半導体装置
WO2023067925A1 (ja) * 2021-10-21 2023-04-27 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
CN118160079A (zh) * 2021-11-05 2024-06-07 罗姆股份有限公司 半导体装置的制造方法
IT202100029969A1 (it) 2021-11-26 2023-05-26 St Microelectronics Srl Dispositivo elettronico basato su sic con robustezza migliorata, e metodo di fabbricazione del dispositivo elettronico
WO2023189930A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体素子および半導体装置
WO2024101130A1 (ja) * 2022-11-08 2024-05-16 ローム株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018167925A1 (ja) 2017-03-16 2018-09-20 三菱電機株式会社 半導体装置
JP2019180861A (ja) 2018-04-10 2019-10-24 旭化成株式会社 測定装置、測定方法およびプログラム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5520889B2 (ja) * 2011-06-24 2014-06-11 日立オートモティブシステムズ株式会社 パワー半導体モジュール及びそれを用いた電力変換装置
JP6100569B2 (ja) * 2013-03-21 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017069381A (ja) * 2015-09-30 2017-04-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6846117B2 (ja) * 2016-04-12 2021-03-24 ローム株式会社 半導体装置および半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018167925A1 (ja) 2017-03-16 2018-09-20 三菱電機株式会社 半導体装置
JP2019180861A (ja) 2018-04-10 2019-10-24 旭化成株式会社 測定装置、測定方法およびプログラム

Also Published As

Publication number Publication date
CN114430861A (zh) 2022-05-03
US20220336598A1 (en) 2022-10-20
JPWO2021065722A1 (de) 2021-04-08
WO2021065722A1 (ja) 2021-04-08
DE212020000619U1 (de) 2022-01-24

Similar Documents

Publication Publication Date Title
DE112020003413T5 (de) Halbleiterbauteil
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112019003465T5 (de) SiC-HALBLEITERVORRICHTUNG
DE112012004541B4 (de) Halbleitervorrichtung
DE102013108946B4 (de) Halbleitervorrichtung
DE102016219094B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE212020000485U1 (de) SiC-Halbleiterbauteil
DE112016002613B4 (de) Leistungs-Halbleiterbauelement
DE102014201521A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112019001691B4 (de) Halbleiterbauteil
DE112020001334T5 (de) SiC-HALBLEITERBAUTEIL
DE212018000096U1 (de) Halbleitervorrichtung
DE212018000102U1 (de) Halbleitervorrichtung
DE212021000196U1 (de) SIC-Halbleiterbauelement
DE202019005382U1 (de) SiC-Halbleitervorrichtung
DE112019004031T5 (de) SiC-HALBLEITERBAUTEIL
DE112005000335T5 (de) Veritkaler und gemeinsamer Drain für komplementäre Nitridtransistoren
DE112021001606T5 (de) Elektronische komponente
DE112021002150T5 (de) Sic-halbleiterbauelement
DE212019000150U1 (de) SiC-Halbleiterbauteil
DE102015111479A1 (de) Halbleitervorrichtung mit einer klemmstruktur
DE112020000717T5 (de) Halbleiterbauelement
DE112021003938T9 (de) Halbleiterbauteil
DE112021003392B4 (de) Halbleiterbauelement
DE102015121851B4 (de) Zuverlässiger robuster elektrischer Kontakt und Verfahren zur Herstellung