DE102014201521A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

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Yasunori Oritsuki
Yoichiro Tarui
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Abstract

Eine Halbleitervorrichtung enthält eine n-Driftschicht (2), die auf einer Hauptoberfläche eines Halbleitersubstrats (1) ausgebildet ist, mehrere p-Wannengebiete (3), die in einem oberen Schichtabschnitt der Driftschicht (2) selektiv ausgebildet sind, ein n-Source-Gebiet (4), das in einer oberen Oberfläche des p-Wannengebiets (3) ausgebildet ist, und ein p-Kontaktgebiet (5), das flacher als das Source-Gebiet (4) ist, das in der Oberfläche des p-Wannengebiets (3) benachbart zu dem Source-Gebiet (4) ausgebildet ist. Darüber hinaus enthält die Halbleitervorrichtung ein n-Zusatzgebiet (6), das in Kontakt mit einer unteren Oberfläche des p-Wannengebiets (3) in einer Lage, die der unter dem Kontaktgebiet (5) entspricht, und tiefer als das p-Wannengebiet (3) ausgebildet ist.

Description

  • Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und der Verfahren zu ihrer Herstellung und insbesondere eine Halbleitervorrichtung, die einen Halbleiter mit breiter Bandlücke verwendet, und ein Verfahren zu ihrer Herstellung.
  • In einer Halbleitervorrichtung und insbesondere in einer Schaltvorrichtung wie etwa einem Feldeffekttransistor (MOSFET) mit einer Metall-Oxid-Halbleiter-Übergangsstruktur (MOS) ist es wichtig, dass bei der Erzeugung eines Schaltspannungsstoßes ein Stoßstrom über eine Kontaktschicht abgeleitet wird, um eine Vorrichtung zu schützen.
  • Zum Beispiel offenbart 1 in JP 2009-16601 eine Struktur, die in einem unteren Teil einer p-Körperschicht eine tiefliegende p-Schicht enthält, die mit einer Source-Elektrode in einem p-Basisgebiet einer Siliciumcarbid-Halbleitervorrichtung in Kontakt gelangt. Durch diese Struktur wird in der Reihenfolge eine n-Driftschicht, die p-Schicht, das p-Basisgebiet und die p-Körperschicht ein Weg für einen Stoßstrom eingestellt. Wenn ein Schaltstromstoß erzeugt wird, wird der Stoßstrom folglich leicht von der p-Schicht zur Seite der p-Körperschicht fließen gelassen, so dass der Stoßstrom schwer zu einer Seite der Oberflächenkanalschicht fließt.
  • Wie in JP 2009-16601 offenbart ist, besteht in Siliciumcarbid (SiC), in dem Störstellen selten thermisch diffundieren gelassen werden, allerdings ein Problem, dass eine hohe Implantationsenergie erforderlich ist, um ein tiefes p-Wannengebiet auszubilden.
  • Falls in einem JFET-Gebiet ein n-Wannengebiet mit einer höheren Konzentration als in einer n-Epitaxieschicht ausgebildet wird, um einen JFET-Widerstand (Übergangs-FET-Widerstand) zu verringern, um einen Verlust der elektrischen Leitung (einen Leistungsverlust im Durchlasszustand), d, h. einen Durchlasswiderstand, zu verringern, entsteht ein Problem, dass ein elektrisches Feld in einem pn-Übergang einer p-Wanne und in dem JFET-Gebiet stärker als in einem unteren Teil einer p-Kontaktschicht erhöht wird, dass ein Stoßstrom durch einen pn-Übergang des JFET-Gebiets geht und zu einem Source-Gebiet fließt und dass somit ein parasitärer Bipolarbetrieb ausgeführt wird, der zur Zerstörung einer Vorrichtung führt.
  • Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitervorrichtung zu schaffen, die verhindert, dass durch einen zu einem Source-Gebiet fließenden Stoßstrom ein parasitärer Bipolarbetrieb ausgeführt wird, wodurch verhindert wird, dass eine Vorrichtung beschädigt wird.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder 10 bzw. durch ein Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 12, 16 oder 17. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Eine Halbleitervorrichtung in Übereinstimmung mit der Erfindung enthält eine Halbleiterschicht eines ersten Leitfähigkeitstyps, mehrere erste Wannengebiete eines zweiten Leitfähigkeitstyps, die in einer Oberfläche der Halbleiterschicht selektiv vorgesehen sind, ein erstes Halbleitergebiet des ersten Leitfähigkeitstyps, das in einer Oberfläche eines ersten Wannengebiets selektiv vorgesehen ist, ein zweites Halbleitergebiet des zweiten Leitfähigkeitstyps, das mit dem ersten Halbleitergebiet in dem ersten Wannengebiet verbunden ist, eine Hauptelektrode, die von einem oberen Abschnitt des zweiten Halbleitergebiets bis zu einem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets vorgesehen ist, eine Gate-Isolierlage, die von dem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets bis zu einem oberen Abschnitt der Halbleiterschicht vorgesehen ist, eine Gate-Elektrode, die auf der Gate-Isolierlage vorgesehen ist, und ein drittes Halbleitergebiet des ersten Leitfähigkeitstyps, das in Kontakt mit einer unteren Oberfläche des ersten Wannengebiets in einer dem zweiten Halbleitergebiet entsprechenden Lage unter diesem tiefer als das erste Wannengebiet ausgebildet ist, wobei das dritte Halbleitergebiet eine höhere Störstellenkonzentration des ersten Leitfähigkeitstyps als die Halbleiterschicht aufweist.
  • Falls ein Stoßstrom erzeugt wird, kann ein Durchschlag in Übereinstimmung mit der Halbleitervorrichtung vorzugsweise in einem durch das dritte Halbleitergebiet und durch das erste Wannengebiet ausgebildeten pn-Übergangsabschnitt verursacht werden. Somit kann ein Stoßstrom leicht in das zweite Halbleitergebiet fließen, ohne in das erste Halbleitergebiet zu fließen, so dass ein parasitärer Bipolarbetrieb erschwert wird.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
  • 1 eine Schnittansicht einer Struktur eines Siliciumcarbid-MOSFETs in Übereinstimmung mit einer ersten bevorzugten Ausführungsform der Erfindung;
  • 2 eine Draufsicht der Struktur des Siliciumcarbid-MOSFETs in Übereinstimmung mit der ersten bevorzugten Ausführungsform der Erfindung;
  • 3–6 Schnittansichten eines Verfahrens zur Herstellung des Siliciumcarbid-MOSFETs in Übereinstimmung mit einer ersten bevorzugten Ausführungsform der Erfindung;
  • 7 eine Schnittansicht einer Struktur in Übereinstimmung mit einer ersten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der ersten bevorzugten Ausführungsform der Erfindung;
  • 8 eine Schnittansicht einer Struktur in Übereinstimmung mit einer zweiten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der ersten bevorzugten Ausführungsform der Erfindung;
  • 9 eine Schnittansicht einer Struktur in Übereinstimmung mit einer dritten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der ersten bevorzugten Ausführungsform der Erfindung;
  • 10 eine Schnittansicht einer Struktur in Übereinstimmung mit einer vierten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der ersten bevorzugten Ausführungsform der Erfindung;
  • 11 eine Schnittansicht einer Struktur in Übereinstimmung mit einer fünften Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der ersten bevorzugten Ausführungsform der Erfindung;
  • 12 eine Schnittansicht einer Struktur in Übereinstimmung mit einer sechsten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der ersten bevorzugten Ausführungsform der Erfindung;
  • 13 eine Schnittansicht einer Struktur in Übereinstimmung mit einer siebenten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der ersten bevorzugten Ausführungsform der Erfindung;
  • 14 eine Schnittansicht einer Struktur eines Siliciumcarbid-MOSFETs in Übereinstimmung mit einer zweiten bevorzugten Ausführungsform der Erfindung;
  • 15 eine Schnittansicht eines Verfahrens zur Herstellung des Siliciumcarbid-MOSFETs in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der Erfindung;
  • 16 eine Schnittansicht einer Struktur in Übereinstimmung mit einer ersten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der Erfindung;
  • 17 eine Schnittansicht einer Struktur in Übereinstimmung mit einer zweiten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der Erfindung;
  • 18 eine Schnittansicht einer Struktur in Übereinstimmung mit einer dritten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der Erfindung;
  • 19 eine Schnittansicht einer Struktur in Übereinstimmung mit einer vierten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der Erfindung;
  • 20 eine Schnittansicht einer Struktur in Übereinstimmung mit einer fünften Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der Erfindung;
  • 21 eine Schnittansicht einer Struktur in Übereinstimmung mit einer sechsten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der Erfindung;
  • 22 eine Schnittansicht einer Struktur in Übereinstimmung mit einer siebenten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der Erfindung;
  • 23 eine Schnittansicht einer Struktur in Übereinstimmung mit einer achten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der Erfindung; und
  • 24 eine Schnittansicht des Einflusses der Verteilung implantierter Ionen in der Ionenimplantation in Übereinstimmung mit der siebenten Variante des Siliciumcarbid-MOSFETs in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der Erfindung.
  • Einleitung
  • Der Begriff ”MOS” ist auf dem Gebiet der Metall-Oxid-Halbleiter-Übergangsstrukturen lange gebräuchlich und ist aus den Anfangsbuchstaben von Metall-Oxid-Halbleiter (Metal-Oxide-Semiconductor) entstanden. Darüber hinaus sind Materialien einer Gate-Isolierlage und einer Gate-Elektrode insbesondere in einem Feldeffekttransistor mit einer MOS-Struktur (hier als ”MOS-Transistor” bezeichnet) hinsichtlich Integration, Verbesserung eines Herstellungsverfahrens oder dergleichen in den letzten Jahren verbessert worden.
  • Zum Beispiel werden in dem MOS-Transistor eine Source und ein Drain hauptsächlich auf selbstjustierende Weise ausgebildet. Unter diesem Gesichtspunkt wird als Material der Gate-Elektrode anstelle eines Metalls polykristallines Silicium genutzt. Darüber hinaus wird hinsichtlich der Verbesserung der elektrischen Eigenschaften als Material der Gate-Isolierlage ein Material mit einer hohen Dielektrizitätskonstante genutzt. Allerdings ist das Material nicht immer auf Oxide beschränkt.
  • Dementsprechend wird der Begriff ”MOS” nicht immer nur beschränkt auf eine Schichtstruktur aus Metall-Oxid-Halbleiter genutzt und wird diese Beschränkung in der vorliegenden Beschreibung auch nicht angenommen. Mit anderen Worten, ”MOS” ist nicht nur eine Abkürzung hinsichtlich des Ursprungs des Worts, sondern soll wie allgemein anerkannt auch eine Schichtstruktur elektrischer Leiter-Isolator-Halbleiter enthalten.
  • Erste bevorzugte Ausführungsform
  • Struktur der Vorrichtung
  • 1 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOSFETs 100 in Übereinstimmung mit einer ersten bevorzugten Ausführungsform der Erfindung.
  • Wie in 1 gezeigt ist, enthält der Siliciumcarbid-MOS-Transistor 100 eine n-Driftschicht 2, die auf einer Hauptoberfläche eines Halbleitersubstrats 1 ausgebildet ist, das ein Siliciumcarbidsubstrat ist, das n-Störstellen enthält, mehrere p-Wannengebiete 3, die auf einem oberen Schichtabschnitt der Driftschicht 2 selektiv ausgebildet sind, ein n-Source-Gebiet 4, das in einer Oberfläche des p-Wannengebiets 3 ausgebildet ist, und ein in der Oberfläche des p-Wannengebiets 3 benachbart zu dem Source-Gebiet 4 ausgebildetes p-Kontaktgebiet 5, das flacher als das Source-Gebiet 4 ist.
  • Darüber hinaus enthält der Siliciumcarbid-MOS-Transistor 100 ein n-Zusatzgebiet 6, das in einer entsprechenden Lage zu einem unter dem Kontaktgebiet 5 vorgesehenen Abschnitt, d. h. in einer tieferen Lage als das p-Wannengebiet 3, in Kontakt mit einer unteren Oberfläche des p-Wannengebiets 3 ausgebildet ist. Das Zusatzgebiet 6 ist in der Weise gebildet, dass seine planare Größe gleich der des Kontaktgebiets 5 ist.
  • Eine Gate-Isolierlage 10 ist in der Weise gebildet, dass sie die Randabschnitte der Source-Gebiete 4, die Randabschnitte der p-Wannengebiete 3 und die zwischen den p-Wannengebieten 3 in den zueinander benachbarten p-Wannengebieten 3 vorgesehene Driftschicht 2 bedeckt, und auf der Gate-Isolierlage 10 ist eine Gate-Elektrode 11 ausgebildet. Eine Zwischenschicht-Isolierlage 12 ist in der Weise ausgebildet, dass sie einen Schichtkörper, der die Gate-Elektrode 11 und die Gate-Isolierlage 10 enthält, bedeckt.
  • Darüber hinaus ist ein Kontaktloch CH in der Weise vorgesehen, dass es die Zwischenschicht-Isolierlage 12 durchdringt und dabei das Kontaktgebiet 5 erreicht, und ist auf dem unteren Abschnitt des Kontaktlochs CH eine Silicidlage 13 ausgebildet. Darüber hinaus ist eine Source-Elektrode 14 ausgebildet, die das Kontaktloch CH füllt. Auf einer Hauptoberfläche auf einer Rückseite des Halbleitersubstrats 1 (einer Seite, die der Hauptoberfläche, auf der die Source-Elektrode 14 vorgesehen ist, gegenüberliegt) ist eine Drain-Elektrode 15 ausgebildet. In einem in 1 durch eine Strichlinie eingeschlossenen Gebiet ist eine einzelne Einheitszelle UC ausgebildet.
  • Anhand einer Draufsicht aus 2 wird eine in 1 durch eine Linie A-A erhaltene planare Struktur beschrieben. Wie in 2 gezeigt ist, umgibt das Source-Gebiet 4 das Kontaktgebiet 5, wobei es eine nahezu quadratische Außenform annimmt, und umgibt das p-Wannengebiet 3 das Source-Gebiet 4. Die zwischen den zueinander benachbarten p-Wannengebieten 3 vorgesehene Driftschicht 2 dient als ein JFET-Gebiet 7.
  • In den zueinander benachbarten p-Wannengebieten 3 ist ein Gebiet RR zur Verminderung des elektrischen Felds vorgesehen, das deren Eckabschnitte verbindet. Dieses dient dazu zu verhindern, dass sich ein elektrisches Feld in einem sich kreuzenden Abschnitt von Linien, die gegenüberliegende Eckabschnitte in vier benachbarten p-Wannengebieten 3 diagonal miteinander verbinden, konzentriert, falls die mehreren p-Wannengebiete 3 in einer Matrix vorgesehen sind.
  • Wie oben beschrieben wurde, weist der Siliciumcarbid-MOS-Transistor 100 ein Zusatzgebiet 6 auf, das in der entsprechenden Lage zu dem unter dem Kontaktgebiet 5 vorgesehenen Abschnitt, d. h. in einer tieferen Lage als das p-Wannengebiet 3, in Kontakt mit der unteren Oberfläche des p-Wannengebiets 3 ausgebildet ist.
  • Die Ausbildung wird in der Weise ausgeführt, dass eine Konzentration von n-Störstellen in dem Zusatzgebiet 6 höher als in der Driftschicht 2 ist. Folglich ist eine Konzentrationsdifferenz eines durch das Zusatzgebiet 6 und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangs höher als die eines durch die Driftschicht 2 und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangs. An den pn-Übergang mit einer höheren der Konzentrationsdifferenzen wird ein hohes elektrisches Feld angelegt. Somit kann ein Durchschlag vorzugsweise in einem durch das Zusatzgebiet 6 und durch das p-Wannengebiet 3 ausgebildeten Übergangsgebiet verursacht werden.
  • Wenn in dem Source-Gebiet 4, in einem unteren Teil eines Kanalgebiets (auf der Seite der Drain-Elektrode 15) und in dem JFET-Gebiet 7 ein Durchschlag verursacht wird, fließt ein Stoßstrom ebenfalls zu dem Source-Gebiet 4, das in einem Stromweg, der das Kontaktgebiet 5 erreicht, vorgesehen ist. Allerdings fließt der Strom leicht in das Kontaktgebiet 5, da das Source-Gebiet 4 nicht in dem Stromweg liegt, falls der Durchschlag nur unter dem Kontaktgebiet 5 verursacht wird.
  • Darüber hinaus kann durch Einstellung des Zusatzgebiets 6 als ein n-Störstellengebiet eine Stoßstromfestigkeit erhöht werden und darüber hinaus ein Widerstand einer eingebauten Diode verringert werden.
  • Darüber hinaus kann ein Widerstandswert verringert werden, falls eine in einem MOSFET vorgesehene Körperdiode als eine Freilaufdiode verwendet wird, da die Störstellenkonzentration des Zusatzgebiets 6 höher als die der Driftschicht 2 ist, so dass ein zusätzlicher Vorteil erzielt werden kann, dass eine Durchlassspannung der Freilaufdiode bei elektrischer Leitung verringert wird.
  • Herstellungsverfahren
  • Nachfolgend ist anhand von 3 bis 6, die ein Herstellungsverfahren in Bezug auf 1 zeigen, ein Herstellungsverfahren des Siliciumcarbid-MOS-Transistors 100 beschrieben.
  • In der folgenden Beschreibung ist angenommen, dass das Zusatzgebiet 6 schließlich in einem Prozess zum Ausbilden eines Störstellengebiets ausgebildet wird, wobei 3 eine Ansicht ist, die die Schritte zum Ausbilden des Zusatzgebiets 6 zeigt. Da andere Störstellengebiete als das Zusatzgebiet 6 durch das Herstellungsverfahren in Übereinstimmung mit dem Stand der Technik implementiert werden, ist die Beschreibung anhand der Zeichnungen weggelassen.
  • Zunächst wird ein Siliciumcarbidsubstrat, das n-Störstellen enthält, als das Halbleitersubstrat 1 vorbereitet. Als Material des Halbleitersubstrats 1 kann außer Siliciumcarbid ein Halbleiter mit breiter Bandlücke mit einer breiteren Bandlücke als Silicium (Si) verwendet werden. Als andere Halbleiter mit breiter Bandlücke können z. B. ein Material auf Galliumnitridgrundlage, ein Material auf Aluminiumnitridgrundlage, Diamant und dergleichen verwendet werden.
  • In einer Schaltvorrichtung oder in einer Diode, die unter Verwendung des Halbleiters mit breiter Bandlücke als Substratmaterial ausgebildet ist, ist eine Spannungsfestigkeit ausgezeichnet und ist eine zulässige Stromdichte ebenfalls hoch. Somit kann eine Größe im Vergleich zu einer Siliciumhalbleitervorrichtung stärker verringert werden. Unter Verwendung der kleinen Schaltvorrichtung oder Diode kann die Größe eines Halbleitervorrichtungsmoduls, das diese Vorrichtungen enthält, ebenfalls verringert werden.
  • Darüber hinaus ist eine Wärmefestigkeit ebenfalls ausgezeichnet. Somit kann eine Größe der Strahlungsrippen einer Wärmesenke ebenfalls verringert werden und kann eine Kühlung durch Luftkühlung anstelle einer Wasserkühlung ausgeführt werden.
  • Folglich kann die Größe des Halbleitervorrichtungsmoduls weiter verringert werden.
  • Obwohl eine Ebenenorientierung des Halbleitersubstrats 1 in Bezug auf eine Richtung der c-Achse höchstens um 8° geneigt sein kann, braucht dies nicht der Fall zu sein und ist die Ebenenorientierung optional.
  • Daraufhin wird auf einem oberen Teil der Hauptoberfläche des Halbleitersubstrats 1 durch Epitaxie eine n-Siliciumcarbid-Epitaxieschicht ausgebildet und diese als die Driftschicht 2 eingestellt. Die Störstellenkonzentration der Driftschicht 2 liegt hier z. B. im Bereich von 1·1015 cm–3 bis 5·1016 cm–3.
  • Nachfolgend wird auf die Hauptoberfläche der Driftschicht 2 ein Resistmaterial aufgetragen (oder darauf eine Siliciumoxidlage ausgebildet) und dem Mustern durch Photolithographie (und Ätzen) ausgesetzt, um eine Implantationsmaske auszubilden, in der ein entsprechender Abschnitt für das p-Wannengebiet 3 ein Öffnungsabschnitt ist. Danach wird die Implantationsmaske zum Ausführen der Ionenimplantation von p-Störstellen verwendet und dadurch das p-Wannengebiet 3 ausgebildet.
  • Die Konzentration des p-Wannengebiets 3 liegt hier z. B. im Bereich von 5·1017 cm–3 bis 1·1019 cm–3.
  • Nachfolgend wird auf die Hauptoberfläche der Driftschicht 2 ein Restistmaterial aufgetragen (oder darauf eine Siliciumoxidlage ausgebildet) und dem Mustern durch Photolithographie (und dem Ätzen) ausgesetzt, um eine Implantationsmaske auszubilden, in der ein entsprechender Abschnitt für das Source-Gebiet 4 ein Öffnungsabschnitt ist. Die Implantationsmaske wird zum Ausführen der Ionenimplantation von n-Störstellen und dadurch zum Ausbilden des Source-Gebiets 4 verwendet.
  • Eine Tiefe des Source-Gebiets 4 wird in der Weise eingestellt, dass seine untere Oberfläche die untere Oberfläche des p-Wannengebiets 3 nicht übersteigt, und es weist z. B. eine Konzentration von 1·1019 cm–3 bis 1·1020 cm–3 auf.
  • Nachfolgend wird auf die Hauptoberfläche der Driftschicht 2 ein Resistmaterial aufgetragen (oder darauf eine Siliciumoxidlage ausgebildet) und dem Mustern durch Photolithographie (und dem Ätzen) ausgesetzt, um eine Implantationsmaske RM1 auszubilden, in der ein entsprechender Abschnitt zu dem Kontaktgebiet 5 ein wie in 3 gezeigtes Öffnungsgebiet ist. Die Implantationsmaske RM1 wird zum Ausführen der Ionenimplantation von p-Störstellen verwendet, wodurch in dem p-Wannengebiet 3 das Kontaktgebiet 5 ausgebildet wird.
  • Das Kontaktgebiet 5 dient zur Implementierung eines ausgezeichneten Kontakts des Wannengebiets 3 und des Silicidfilms 13 und wird mit einer höheren Störstellenkonzentration als das Wannengebiet 3 ausgebildet. Die Konzentration des Kontaktgebiets 5 liegt z. B. im Bereich von 1·1020 cm–3 bis 1·1021 cm–3.
  • Daraufhin wird die Implantationsmaske RM1 erneut verwendet, um die Ionenimplantation von n-Störstellen auszuführen. Folglich wird in der entsprechenden Lage zu dem unter dem Kontaktgebiet 5 vorgesehenen Abschnitt, d. h. in einer tieferen Lage als das p-Wannengebiet 3, in Kontakt mit der unteren Oberfläche des p-Wannengebiets 3 das Zusatzgebiet 6 ausgebildet. Die Konzentration des Zusatzgebiets 6 liegt z. B. im Bereich von 1·1016 cm–3 bis 1·1018 cm–3.
  • Obwohl die Erläuterung unter der Annahme gegeben wurde, dass das Zusatzgebiet 6 in dem Verfahren zum Ausbilden des Störstellengebiets zuletzt ausgebildet wird, braucht es nicht zuletzt ausgebildet zu werden und ist ein Verfahren zum Ausbilden der anderen Störstellengebiete nicht auf die oben beschriebene Reihenfolge beschränkt.
  • Falls das Kontaktgebiet 5 und das Zusatzgebiet 6 direkt nacheinander ausgebildet werden, kann eine gemeinsame Implantationsmaske verwendet werden. Somit können die Schritte zum Ausbilden der Implantationsmaske verringert werden.
  • Nachdem der Ionenimplantationsschritt für alle Störstellengebiete abgeschlossen worden ist, wird ein Aktivierungstempern ausgeführt, um die der Ionenimplantation ausgesetzten Störstellen zu aktivieren und um in der Ionenimplantation entstandene Kristallbaufehler zu beheben.
  • In einem in 4 gezeigten Schritt wird nachfolgend über der gesamten Hauptoberfläche der Driftschicht 2 z. B. durch thermische Oxidation oder CVD (Gasphasenabscheidung nach chemischem Verfahren) oder Ausführung der CVD nach der thermischen Oxidation eine Siliciumoxidlage 101 ausgebildet.
  • Nachfolgend wird auf der Siliciumoxidlage 101 z. B. durch die CVD eine Polysiliciumlage ausgebildet und wird auf eine Schichtlage, die die Polysiliciumlage und die Siliciumoxidlage 101 enthält, ein Resistmaterial aufgetragen und dem Mustern durch Photolithographie ausgesetzt, um eine Ätzmaske auszubilden, in der ein von dem entsprechenden Abschnitt zu der Gate-Elektrode 11 verschiedener Abschnitt ein Öffnungsabschnitt ist, und wird die Ätzmaske zum Ätzen der Polysiliciumlage verwendet. Folglich wird die Gate-Elektrode 11 wie in 5 gezeigt dem Mustern ausgesetzt. In dieser Phase wird die Siliciumoxidlage 101 nicht dem Mustern ausgesetzt, sondern so, wie sie ist, belassen.
  • In einem in 5 gezeigten Schritt wird daraufhin über der gesamten Hauptoberfläche der Driftschicht 2 z. B. durch CVD eine TEOS-Oxidlage (Tetraethylorthosilicat-Oxid-Lage) ausgebildet, um die Gate-Elektrode 11 und die Siliciumoxidlage 101 zu bedecken. Folglich wird eine Zwischenschicht-Isolierlage 121 erhalten.
  • In einem in 6 gezeigten Schritt wird nachfolgend auf die Zwischenschicht-Isolierlage 121 ein Resistmaterial aufgetragen und dem Mustern durch Photolithographie ausgesetzt, um eine Ätzmaske auszubilden, in der entsprechende Abschnitte zu dem Kontaktgebiet 5 und zu dem oberen Teil des Source-Gebiets 4 in deren Nähe Öffnungsabschnitte sind. Die Ätzmaske wird dazu verwendet, das Mustern über der Zwischenschicht-Isolierlage 121 und der Siliciumoxidlage 101 in der Weise auszuführen, dass das Kontaktgebiet 5 und der obere Teil des Source-Gebiets 4 in deren Nähe freiliegen. Somit werden die Gate-Isolierlage 10, die Zwischenschicht-Isolierlage 12 und das Kontaktloch CH ausgebildet.
  • Danach wird auf dem unteren Abschnitt des Kontaktlochs CH durch einen Salicidschritt NiSi (Nickelsilicid) ausgebildet, so dass die Silicidlage 13 erhalten wird. Auf der gesamten Hauptoberfläche auf der Rückseite des Halbleitersubstrats 1 wird durch Zerstäuben und RTA (schnelles thermisches Tempern) eine NiSi-Lage ausgebildet.
  • Nachfolgend werden in dieser Reihenfolge durch Zerstäuben eine Titanlage (Ti-Lage) und eine Aluminiumlage (Al-Lage) ausgebildet, um das Kontaktloch CH zu füllen und um die Zwischenschicht-Isolierlage 12 zu bedecken. Somit wird die Source-Elektrode 14 (nicht gezeigt) erhalten.
  • Darüber hinaus werden durch das Zerstäuben auf der NiSi-Lage auf der Rückseite des Halbleitersubstrats 1 in dieser Reihenfolge die Ni-Lage und die Au-Lage ausgebildet, so dass die Drain-Elektrode 15 erhalten wird. Folglich wird der in 1 gezeigte Siliciumcarbid-MOS-Transistor 100 erhalten.
  • Um den Siliciumcarbid-MOS-Transistor 100 fertigzustellen, werden eine Anschlussfläche einer Gate-Elektrode, eine Feldoxidlage, eine Schutzlage und dergleichen ausgebildet, was in 1 nicht gezeigt ist.
  • In der Siliciumcarbid-Halbleitervorrichtung wird als die n-Störstellen allgemein P (Phosphor) oder N (Stickstoff) verwendet. Allerdings kann durch Verwendung von leichtem N das Zusatzgebiet 6 mit verhältnismäßig kleiner Implantationsenergie ausgebildet werden.
  • Obwohl der Siliciumcarbid-MOS-Transistor 100 oben beschrieben worden ist, kann darüber hinaus durch Einstellen des Halbleitersubstrats 1 als ein p-Siliciumcarbidsubstrat oder durch Ausbilden einer p-SiC-Schicht auf einer Rückseite eines n-Siliciumcarbidsubstrats ein IGBT (Isolierschicht-Bipolartransistor) erhalten werden.
  • Erste Variante
  • Anhand von 7 wird eine erste Variante der oben beschriebenen ersten bevorzugten Ausführungsform erläutert. 7 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 100A in Übereinstimmung mit der ersten Variante. Dieselben Strukturen wie in dem in 1 gezeigten Siliciumcarbid-MOS-Transistor 100 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 7 gezeigt ist, enthält der Siliciumcarbid-MOS-Transistor 100A ein n-Zusatzgebiet 6A, das in einer entsprechenden Lage zu einem unter einem Kontaktgebiet 5 vorgesehenen Abschnitt, d. h. in einer tieferen Lage als das p-Wannengebiet 3, in Kontakt mit einer unteren Oberfläche des p-Wannengebiets 3 ausgebildet ist. Das Zusatzgebiet 6A ist in der Weise gebildet, dass seine planare Größe kleiner als die des Kontaktgebiets 5 ist.
  • Unter Nutzung dieser Struktur fließt ein in einem durch das Zusatzgebiet 6A und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitt erzeugter Stoßstrom selbst dann schwer in ein Source-Gebiet 4, wenn sich der Stoßstrom verteilt. Folglich fließt der Stoßstrom direkt in das Kontaktgebiet 5, so dass ein parasitärer Bipolarbetrieb erschwert wird.
  • Mit anderen Worten verteilt sich der Strom z. B. in einer horizontalen Richtung (in einer Richtung entlang einer Hauptoberfläche einer Halbleitervorrichtung 1) über eine Entfernung, die gleich einer Entfernung b von der unteren Oberfläche des Kontaktgebiets 5 zu der unteren Oberfläche des p-Wannengebiets 3 ist, falls ein Verteilungswinkel des Stoßstroms von dem Zusatzgebiet 6A 45° (tatsächlich höchstens 45°) beträgt. Um ideal zu verhindern, dass der Stoßstrom in das Source-Gebiet 4 fließt, ist die planare Größe des Zusatzgebiets 6A im Vergleich zu einer Länge a in der horizontalen Richtung des Kontaktgebiets 5 in einer Einheitszelle UC dementsprechend vorzugsweise um eine Strecke b verringert. Genauer ist es bevorzugt, das Zusatzgebiet 6A in der Weise auszubilden, dass eine Lage einer Stirnfläche des Zusatzgebiets 6A gegenüber einer Lage des durch das Kontaktgebiet 5 und durch das Source-Gebiet 4 ausgebildeten Übergangsabschnitts um eine Entfernung b auf einer Innenseite angeordnet ist.
  • Um das Zusatzgebiet 6A mit einer kleineren planaren Größe als das Kontaktgebiet 5 auszubilden, wird eine Implantationsmaske zum Ausbilden des Zusatzgebiets 6A getrennt von einer Implantationsmaske zum Ausbilden des Kontaktgebiets 5 neu erzeugt.
  • Zweite Variante
  • Nachfolgend ist anhand von 8 eine zweite Variante der ersten bevorzugten Ausführungsform beschrieben. 8 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 100E in Übereinstimmung mit der zweiten Variante. Dieselben Strukturen wie in dem in 1 gezeigten Siliciumcarbid-MOS-Transistor 100 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 8 gezeigt ist, enthält der Siliciumcarbid-MOS-Transistor 100B ein n-Zusatzgebiet 6B, das in einer entsprechenden Lage zu einem unter einem Kontaktgebiet 5 vorgesehenen Abschnitt, d. h. in einer tieferen Lage als das p-Wannengebiet 3, in Kontakt mit einer unteren Oberfläche des p-Gebiets 3 ausgebildet ist. Das Zusatzgebiet 6B ist in der Weise gebildet, dass seine planare Größe größer als die des Kontaktgebiets 5 ist.
  • Durch Nutzung dieser Struktur kann eine Fläche eines durch das Zusatzgebiet 6B und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitts erhöht werden, so dass ein höherer Stoßstrom fließen gelassen werden kann und somit eine Stoßstromfestigkeit erhöht werden kann.
  • Die planare Größe des Zusatzgebiets 6B wird in der Weise bestimmt, dass der in ein Source-Gebiet 4 fließende Stoßstrom kleiner als der in das Kontaktgebiet 5 fließende ist. Mit anderen Worten, falls ein Verteilungswinkel des Stoßstroms von dem Zusatzgebiet 6B z. B. 45° (tatsächlich höchstens 45°) beträgt, verteilt sich der Strom in einer horizontalen Richtung (in einer Richtung entlang einer Hauptoberfläche eines Halbleitersubstrats 1) über eine Entfernung, die gleich einer Entfernung b von einer unteren Oberfläche des Kontaktgebiets 5 zu der unteren Oberfläche des p-Wannengebiets 3 ist. Dementsprechend wird die planare Größe des Zusatzgebiets 6B in einer Einheitszelle UC vorzugsweise um eine Entfernung b kleiner als das Doppelte einer Länge a in der horizontalen Richtung des Kontaktgebiets 5 eingestellt.
  • Um das Zusatzgebiet 6B mit einer größeren planaren Größe als das Kontaktgebiet 5 auszubilden, wird eine Implantationsmaske zum Ausbilden des Zusatzgebiets 6B getrennt von einer Implantationsmaske zum Ausbilden des Kontaktgebiets 5 neu erzeugt.
  • Dritte Variante
  • Nachfolgend ist anhand von 9 eine dritte Variante der ersten bevorzugten Ausführungsform beschrieben. 9 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 1000 in Übereinstimmung mit der dritten Variante. Dieselben Strukturen wie in dem in 1 gezeigten Siliciumcarbid-MOS-Transistor 100 weisen dieselben Bezugszeichen auf und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 9 gezeigt ist, weist ein Siliciumcarbid-MOS-Transistor 100C eine Konfiguration auf, in der ein Kontaktgebiet 5 in einem nach innen zurückgezogenen Abschnitt CP vorgesehen ist und seine Oberfläche gegenüber einer Oberfläche eines Source-Gebiets 4 zurückgesetzt ist. Durch Ausführen der Ionenimplantation zum Ausbilden eines Zusatzgebiets 6 von oberhalb des nach innen gewölbten Abschnitts CP ist es dementsprechend möglich, das Zusatzgebiet 6 im Vergleich zur Ausbildung des Zusatzgebiets 6 in dem in 1 gezeigten Siliciumcarbid-MOS-Transistor 100 mit einer kleineren Implantationsenergie auszubilden.
  • Eine Tiefe des nach innen gewölbten Abschnitts CP wird in der Weise bestimmt, dass unter dem Kontaktgebiet 5 wenigstens ein p-Wannengebiet 3 entsprechend einer Dicke des Kontaktgebiets 5 belassen wird, um zu verhindern, dass das Kontaktgebiet 5 das p-Wannengebiet 3 durchdringt.
  • Eine Ätzmaske zum Ausbilden des nach innen gewölbten Abschnitts CP kann ebenfalls als die Implantationsmaske RM1 zum Ausbilden des Kontaktgebiets 5 und des Zusatzgebiets 6, die in 3 gezeigt sind, verwendet werden. In diesem Fall ist es möglich, die Anzahl der Schritte zu verringern. Die Doppelverwendung kann ausgeführt werden, falls die Implantationsmaske RM1 durch eine Siliciumoxidlage gebildet wird.
  • Vierte Variante
  • Nachfolgend ist anhand von 10 eine vierte Variante der ersten bevorzugten Ausführungsform beschrieben. 10 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 100D in Übereinstimmung mit der vierten Variante. Dieselben Strukturen wie in dem in 1 gezeigten Siliciumcarbid-MOS-Transistor 100 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 10 gezeigt ist, enthält der Siliciumcarbid-MOS-Transistor 100D ein n-Zusatzgebiet 6A, das in einer entsprechenden Lage zu einem unter einem Kontaktgebiet 5 vorgesehenen Abschnitt, d. h. in einer tieferen Lage als das p-Wannengebiet 3, in Kontakt mit einer unteren Oberfläche eines p-Wannengebiets 3 ausgebildet ist. Das Zusatzgebiet 6A ist in einer Weise ausgebildet, dass seine planare Größe kleiner als die des Kontaktgebiets 5 ist.
  • Durch Nutzung dieser Struktur fließt ein in einem durch das Zusatzgebiet 6A und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitt erzeugter Stoßstrom selbst dann schwer in ein Source-Gebiet 4, wenn sich der Stoßstrom verteilt. Folglich fließt der Stoßstrom direkt in das Kontaktgebiet 5, so dass ein parasitärer Bipolarbetrieb erschwert wird.
  • Darüber hinaus weist ein Siliciumcarbid-MOS-Transistor 100D eine Konfiguration auf, in der das Kontaktgebiet 5 in einem Kontaktabschnitt CP vorgesehen ist und seine Oberfläche gegenüber einer Oberfläche des Source-Gebiets 4 zurückgesetzt ist. Durch Ausführen einer Ionenimplantation zum Ausbilden eines Zusatzgebiets 6A von oberhalb des nach innen gewölbten Abschnitts CP kann dementsprechend ein Zusatzgebiet 6A mit einer im Vergleich zu dem Zusatzgebiet 6 in dem in 1 gezeigten Siliciumcarbid-MOS-Transistor 100 kleineren Implantationsenergie ausgebildet werden.
  • Bei einer Struktur, in der der nach innen gewölbte Abschnitt CP über einer gesamten Oberfläche des Kontaktgebiets 5 vorgesehen ist, kann eine Ätzmaske zum Ausbilden des nach innen gewölbten Abschnitts CP ebenfalls als die Implantationsmaske zum Ausbilden des Kontaktgebiets 5 verwendet werden. Somit kann die Anzahl der Schritte verringert werden.
  • Bei einer Struktur, in der der nach innen gewölbte Abschnitt CP in einer entsprechenden Lage zu einem über dem Zusatzgebiet 6A vorgesehenen Abschnitt vorgesehen ist, kann die Implantationsmaske RM1 ebenfalls zum Ausbilden des in 3 gezeigten Zusatzgebiets 6 verwendet werden, so dass die Anzahl der Schritte verringert werden kann. Auf jeden Fall kann die Doppelverwendung ausgeführt werden, falls die Implantationsmaske durch eine Siliciumoxidlage oder durch ein Resistmaterial gebildet wird.
  • Fünfte Variante
  • Nachfolgend ist anhand von 11 eine fünfte Variante der ersten bevorzugten Ausführungsform beschrieben. 11 ist eine Schnittdarstellung einer Struktur eines Siliciumcarbid-MOS-Transistors 100E in Übereinstimmung mit der fünften Variante. Dieselben Strukturen wie in dem in 1 gezeigten Siliciumcarbid-MOS-Transistor 100 tragen dieselben Bezugszeichen und eine wiederholte Beschreibung wird weggelassen.
  • Wie in 11 gezeigt ist, enthält der Siliciumcarbid-MOS-Transistor 100E ein n-Zusatzgebiet 6B, das in einer entsprechenden Lage zu einem unter einem Kontaktgebiet 5 vorgesehenen Abschnitt, d. h. in einer tieferen Lage als das p-Wannengebiet 3, in Kontakt mit einer unteren Oberfläche eines p-Wannengebiets 3 ausgebildet ist. Das Zusatzgebiet 6B ist in der Weise gebildet, dass seine planare Größe größer als die des Kontaktgebiets 5 ist.
  • Durch Nutzung dieser Struktur ist eine Fläche eines durch das Zusatzgebiet 6B und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitts erhöht, so dass ein höherer Stoßstrom fließen kann und somit eine Stoßstromfestigkeit erhöht werden kann.
  • Darüber hinaus weist der Siliciumcarbid-MOS-Transistor 100E an seinen Umfang einen nach innen gewölbten Abschnitt CP, der das gesamte Kontaktgebiet 5 und einen Randteil des Source-Gebiets 4 erreicht, auf. Durch Ausführen der Ionenimplantation zum Ausbilden des Zusatzgebiets 6B von oberhalb des nach innen gewölbten Abschnitts CP kann dementsprechend das Zusatzgebiet 6B im Vergleich zum Zusatzgebiet 6 in dem in 1 gezeigten Siliciumcarbid-MOS-Transistor 100 mit viel kleinerer Implantationsenergie ausgebildet werden.
  • Bei einer Struktur, in der der nach innen gewölbte Abschnitt CP über der gesamten Oberfläche des Kontaktgebiets 5 vorgesehen ist, kann eine Ätzmaske zum Ausbilden des nach innen gewölbten Abschnitts CP ebenfalls als die Implantationsmaske zum Ausbilden des Kontaktgebiets 5 verwendet werden. Somit kann die Anzahl der Schritte verringert werden.
  • Bei einer Struktur, in der der nach innen gewölbte Abschnitt CP in einem entsprechenden Abschnitt zu einem über dem Zusatzgebiet 6B vorgesehenen Abschnitt vorgesehen ist, kann darüber hinaus die Ätzmaske zum Ausbilden des nach innen gewölbten Abschnitts CP als die Implantationsmaske zum Ausbilden des Zusatzgebiets 6B verwendet werden, so dass die Anzahl der Schritte verringert werden kann. Die Doppelverwendung kann ausgeführt werden, falls die Implantationsmaske durch eine Siliciumoxidlage oder durch ein Resistmaterial gebildet wird.
  • Sechste Variante
  • Nachfolgend ist anhand von 12 eine sechste Variante der ersten bevorzugten Ausführungsform beschrieben. 12 ist eine Schnittansicht, die eine Struktur eines Siliciumcarbid-MOS-Transistors 100F in Übereinstimmung mit der sechsten Variante zeigt. Dieselben Strukturen wie in dem in 1 gezeigten Siliciumcarbid-MOS-Transistor 100 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 12 gezeigt ist, weist ein Siliciumcarbid-MOS-Transistor 100F eine Konfiguration auf, bei der ein Kontaktgebiet 5 in einem nach innen gewölbten Abschnitt CP vorgesehen ist und seine Oberfläche gegenüber einer Oberfläche eines Source-Gebiets 4 zurückgesetzt ist. Ein p-Wannengebiet 3 in einem entsprechenden Abschnitt zu einem unteren Teil des nach innen gewölbten Abschnitts CP weist eine Struktur auf, dass es einen nach außen gewölbten Abschnitt DP aufweist, der von den anderen Abschnitten in Richtung der Seite des Halbleitersubstrats 1 vorsteht. In Kontakt mit einer unteren Oberfläche des nach außen gewölbten Abschnitts DP ist ein Zusatzgebiet 6 ausgebildet.
  • Dadurch, dass der nach innen gewölbte Abschnitt CP auf einer Driftschicht 2 ausgebildet wird und daraufhin die Ionenimplantation zum Ausbilden des p-Wannengebiets 3 ausgeführt wird, kann das p-Wannengebiet 3 mit der oben beschriebenen Form erhalten werden.
  • Darüber hinaus können das Kontaktgebiet 5 und das Zusatzgebiet 6 unter Verwendung einer Ätzmaske zum Ausbilden des nach innen gewölbten Abschnitts CP als eine Implantationsmaske ausgebildet werden. Somit kann die Anzahl der Schritte verringert werden.
  • Durch Nutzung der oben beschriebenen Struktur ist ein durch das p-Wannengebiet 3 und durch das Zusatzgebiet 6 ausgebildeter pn-Übergangsabschnitt in einer tieferen Lage als ein JFET-Gebiet 7 ausgebildet, so dass eine effektive Dicke der Driftschicht 2 verringert ist und eine Verarmungsschicht leicht das Halbleitersubstrat 1 erreicht. Aus diesem Grund wird im Vergleich zu einem durch die Driftschicht 2 und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitt an den durch das p-Wannengebiet 3 und durch das Zusatzgebiet 6 ausgebildeten pn-Übergangsabschnitt ein höheres elektrisches Feld angelegt. Im Ergebnis neigt ein Durchschlag dazu, vorzugsweise in einem durch das p-Wannengebiet 3 und durch das Zusatzgebiet 6 ausgebildeten pn-Übergangsabschnitt aufzutreten. Folglich fließt ein Stoßstrom leichter in das Kontaktgebiet 5, so dass ein parasitärer Bipolarbetrieb erschwert wird.
  • Obwohl die Struktur beschrieben worden ist, in der eine planare Größe des Zusatzgebiets 6 gleich der des Kontaktgebiets 5 ist, kann ebenfalls wie in dem in 10 gezeigten Siliciumcarbid-MOS-Transistor 100D ein Zusatzgebiet 6A mit einer kleineren planaren Größe als das Kontaktgebiet 5 vorgesehen sein.
  • Darüber hinaus kann wie in dem in 11 gezeigten Siliciumcarbid-MOS-Transistor 100E ein Zusatzgebiet 6B mit einer größeren planaren Größe als das Kontaktgebiet 5 vorgesehen sein. In diesem Fall ist an seinem Umfang der nach innen gewölbte Abschnitt CP, der das gesamte Kontaktgebiet 5 und einen Randabschnitt des Source-Gebiets 4 erreicht, vorgesehen. Außerdem ist der nach außen gewölbte Abschnitt DP des p-Wannengebiets 3 entsprechend dem nach innen gewölbten Abschnitt CP breit ausgebildet.
  • Siebente Variante
  • Nachfolgend ist anhand von 13 eine siebente Variante der ersten bevorzugten Ausführungsform beschrieben. 13 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 100G in Übereinstimmung mit der siebenten Variante. Dieselben Strukturen wie in dem in 1 gezeigten Siliciumcarbid-MOS-Transistor 100 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 13 gezeigt ist, weist der Siliciumcarbid-MOS-Transistor 100G eine Struktur auf, bei der ein zu einem Source-Gebiet 4 benachbartes p-Kontaktgebiet 50 eine Tiefe aufweist, die gleich der des p-Wannengebiets 3 ist, wobei in Kontakt mit der unteren Oberfläche des Kontaktgebiets 50 ein Zusatzgebiet 6 gebildet ist.
  • Somit weist das Kontaktgebiet 50 in einem durch das Kontaktgebiet 50 und durch das Zusatzgebiet 6 ausgebildeten pn-Übergangsabschnitt eine höhere Konzentration an p-Störstellen als das p-Wannengebiet 3 auf. Somit ist die elektrische Feldstärke im Vergleich zu dem durch das p-Wannengebiet 3 und durch das Zusatzgebiet 6 ausgebildeten pn-Übergangsabschnitt höher. Aus diesem Grund neigt der Durchschlag dazu, vorzugsweise in dem durch das Kontaktgebiet 50 und durch das Zusatzgebiet 6 ausgebildeten pn-Übergangsabschnitt aufzutreten, und fließt ein Stoßstrom leichter in das Kontaktgebiet 50, so dass ein parasitärer Bipolarbetrieb erschwert wird.
  • Zweite Ausführungsform
  • Struktur der Vorrichtung
  • 14 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOSFETs 200 in Übereinstimmung mit einer zweiten bevorzugten Ausführungsform der Erfindung. Dieselben Strukturen wie in dem in 1 gezeigten Siliciumcarbid-MOSFET 100 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 14 gezeigt ist, enthält der Siliciumcarbid-MOS-Transistor 200 in einem entsprechenden Abschnitt zu einem JFET-Gebiet zwischen den zueinander benachbarten p-Wannengebieten 3 ein n-Wannengebiet 8 mit n-Störstellen in einer höheren Konzentration als in einer Driftschicht 2.
  • Darüber hinaus enthält der Siliciumcarbid-MOS-Transistor 200 ein n-Zusatzgebiet 6, das in einer entsprechenden Lage zu einem unter einem Kontaktgebiet 5 vorgesehenen Abschnitt, das heißt in einer tieferen Lage als das p-Wannengebiet 3, in Kontakt mit einer unteren Oberfläche des p-Wannengebiets 3 ausgebildet ist. Das Zusatzgebiet 6 ist in der Weise gebildet, dass seine planare Größe gleich der des Kontaktgebiets 5 ist.
  • Die Ausbildung wird in der Weise ausgeführt, dass eine Konzentration von n-Störstellen des Zusatzgebiets 6 höher als die der Driftschicht 2 ist. Folglich ist eine Konzentrationsdifferenz eines durch das Zusatzgebiet 6 und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangs höher als die eines durch die Driftschicht 2 und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangs. An den pn-Übergang mit einer höheren der Konzentrationsdifferenzen wird ein hohes elektrisches Feld angelegt. Somit kann ein Durchschlag vorzugsweise in dem durch das Zusatzgebiet 6 und durch das p-Wannengebiet 3 ausgebildeten Übergangsabschnitt verursacht werden.
  • Dadurch, dass in dem JFET-Gebiet das n-Wannengebiet 8 mit einer höheren Konzentration als die Driftschicht 2 vorgesehen ist, kann darüber hinaus ein elektrischer Widerstand in dem JFET-Gebiet verringert sein.
  • Das Zusatzgebiet 6 ist vorgesehen, um zu veranlassen, dass der Durchschlag anstatt in einem Eckabschnitt des p-Wannengebiets 3 in der Struktur, in der das n-Wannengebiet 8 vorgesehen ist, leichter in dem Zusatzgebiet 6 verursacht wird. Dadurch, dass der Durchschlag in dem Zusatzgebiet 6 verursacht wird, kann ein Stoßstrom leicht in das Kontaktgebiet 5 abgeleitet werden.
  • Außerdem kann eine Struktur genutzt werden, in der anstelle des Zusatzgebiets 6 wie in dem Siliciumcarbid-MOSFET 100A in Übereinstimmung mit der anhand von 7 beschriebenen ersten Variante der ersten bevorzugten Ausführungsform ein Zusatzgebiet 6A mit einer kleineren Größe als das Kontaktgebiet 5 vorgesehen ist.
  • Durch Nutzung dieser Struktur fließt der in einem durch das Zusatzgebiet 6A und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitt erzeugte Stoßstrom selbst dann schwer in ein Source-Gebiet 4, wenn sich der Stoßstrom verteilt. Folglich fließt der Stoßstrom direkt in das Kontaktgebiet 5, so dass ein parasitärer Bipolarbetrieb erschwert wird.
  • Außerdem kann eine Struktur genutzt werden, in der anstelle des Zusatzgebiets 6 wie in dem Siliciumcarbid-MOSFET 100B in Übereinstimmung mit der anhand von 8 beschriebenen zweiten Variante der ersten bevorzugten Ausführungsform ein Zusatzgebiet 6B mit einer größeren planaren Größe als das Kontaktgebiet 5 vorgesehen ist.
  • Durch Nutzung dieser Struktur ist eine Fläche eines durch das Zusatzgebiet 6B und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitts erhöht, so dass ein höherer Stoßstrom fließen kann und somit eine Stoßstromfestigkeit erhöht werden kann.
  • Herstellungsverfahren
  • Nachfolgend ist unter Verwendung von 15, die ein Herstellungsverfahren in Bezug auf 14 zeigt, ein Verfahren zur Herstellung des Siliciumcarbid-MOS-Transistors 200 beschrieben.
  • In der folgenden Beschreibung ist angenommen, dass das Zusatzgebiet 6 in einem Prozess zum Ausbilden eines Störstellengebiets abschließend ausgebildet wird, wobei 15 eine Ansicht des Schritts des Ausbildens des Zusatzgebiets 6 ist. Da die von dem Zusatzgebiet 6 verschiedenen Störstellengebiete durch das Herstellungsverfahren in Übereinstimmung mit dem Stand der Technik implementiert werden, ist die Beschreibung unter Verwendung der Zeichnungen weggelassen.
  • Zunächst wird ein Halbleitersubstrat 1 wie etwa ein Siliciumcarbidsubstrat, das n-Störstellen enthält, vorbereitet. Daraufhin wird durch Epitaxie auf einem oberen Teil einer Hauptoberfläche des Halbleitersubstrats 1 eine n-Siliciumcarbid-Epitaxieschicht ausgebildet, so dass die Driftschicht 2 erhalten wird. Die Störstellenkonzentration der Driftschicht 2 liegt hier z. B. im Bereich von 1·1015 cm–3 bis 5·1016 cm–3.
  • Nachfolgend wird auf die Hauptoberfläche der Driftschicht 2 ein Resistmaterial aufgetragen (oder darauf eine Siliciumoxidlage ausgebildet) und einer Musterung durch Photolithographie (und Ätzen) ausgesetzt, um eine Implantationsmaske auszubilden, in der ein entsprechender Abschnitt zu dem p-Wannengebiet 3 ein Öffnungsabschnitt ist. Anschließend wird die Implantationsmaske zum Ausführen der Ionenimplantation von p-Störstellen verwendet und dadurch das p-Wannengebiet 3 ausgebildet.
  • Die Konzentration des p-Wannengebiets 3 liegt hier z. B. im Bereich von 5·1017 cm–3 bis 1·1019 cm–3.
  • Nachfolgend wird auf die Hauptoberfläche der Driftschicht 2 ein Resistmaterial aufgetragen (oder darauf eine Siliciumoxidlage ausgebildet) und dem Mustern durch Photolithographie (und Ätzen) ausgesetzt, um eine Implantationsmaske auszubilden, in der ein entsprechender Abschnitt für das Source-Gebiet 4 ein Öffnungsabschnitt ist. Die Implantationsmaske wird zum Ausführen der Implantation von n-Störstellen verwendet und dadurch das Source-Gebiet 4 ausgebildet.
  • Eine Tiefe des Source-Gebiets 4 wird in der Weise eingestellt, dass seine untere Oberfläche nicht tiefer als die des p-Wannengebiets 3 ist, und seine Konzentration liegt z. B. im Bereich von 1·1019 cm–3 bis 1·1020 cm–3.
  • Nachfolgend wird auf die Hauptoberfläche der Driftschicht 2 ein Resistmaterial aufgetragen (oder darauf eine Siliciumoxidlage ausgebildet) und dem Mustern durch Photolithographie (und Ätzen) ausgesetzt, um eine Implantationsmaske auszubilden, in der ein entsprechender Abschnitt für das n-Wannengebiet 8 ein Öffnungsabschnitt ist. Die Implantationsmaske wird zum Ausführen einer Ionenimplantation von n-Störstellen verwendet, wobei in der Oberfläche der Driftschicht 2 das n-Wannengebiet 8 ausgebildet wird. Die Konzentration liegt z. B. im Bereich von 1·1016 cm–3 bis 1·1018 cm–3.
  • Nachfolgend wird auf die Hauptoberfläche der Driftschicht 2 ein Resistmaterial aufgetragen (oder darauf eine Siliciumoxidlage ausgebildet) und dem Mustern durch Photolithographie (und Ätzen) ausgesetzt, um eine Implantationsmaske RM2 auszubilden, in der ein entsprechender Abschnitt für das Kontaktgebiet 5 ein wie in 15 gezeigter Öffnungsabschnitt ist. Die Implantationsmaske RM2 wird zum Ausführen der Ionenimplantation von p-Störstellen verwendet, wodurch in dem p-Wannengebiet 3 das Kontaktgebiet 5 ausgebildet wird.
  • Das Kontaktgebiet 5 dient zur Implementierung eines ausgezeichneten Kontakts des Wannengebiets 3 mit der Silicidlage 13 und wird mit einer höheren Störstellenkonzentration als das Wannengebiet 3 ausgebildet. Die Konzentration des Kontaktgebiets 5 liegt z. B. im Bereich von 1·1020 cm–3 bis 1·1021 cm–3.
  • Daraufhin wird die Implantationsmaske RM2 erneut zum Ausführen einer Ionenimplantation von n-Störstellen verwendet. Folglich wird in einer entsprechenden Lage zu dem unter dem Kontaktgebiet 5 vorgesehenen Abschnitt, d. h. in einer tieferen Lage als das p-Wannengebiet 3, in Kontakt mit der unteren Oberfläche des p-Wannengebiets 3 das Zusatzgebiet 6 ausgebildet. Die Konzentration des Zusatzgebiets 6 liegt z. B. im Bereich von 1·1016 cm–3 bis 1·1018 cm–3.
  • Jedes der Störstellengebiete genügt dem Konzentrationsbereich und darüber hinaus einer Konzentrationsbeziehung Driftschicht 2 < n-Wannengebiet 8 < Zusatzgebiet 6. Allerdings sind die Störstellenkonzentrationen und Implantationstiefen des n-Wannengebiets 8 und des Zusatzgebiets 6 gleich, falls das n-Wannengebiet 8 und das Zusatzgebiet 6 wie im Folgenden beschrieben gleichzeitig ausgebildet werden.
  • Obwohl die Erläuterung unter der Annahme gegeben worden ist, dass das Zusatzgebiet 6 in dem Prozess zum Ausbilden eines Störstellengebiets abschließend ausgebildet wird, braucht es nicht abschließend ausgebildet zu werden und ist ein Verfahren zum Ausbilden der anderen Störstellengebiete nicht auf die oben beschriebene Reihenfolge beschränkt.
  • Falls das Kontaktgebiet 5 und das Zusatzgebiet 6 direkt nacheinander ausgebildet werden, kann eine gemeinsame Implantationsmaske verwendet werden. Somit können die Schritte zum Ausbilden der Implantationsmaske verringert werden.
  • Falls die Störstellenkonzentrationen und die Störstellentiefen des Zusatzgebiets 6 und des n-Wannengebiets 8 gleich eingestellt werden, kann darüber hinaus die Ionenimplantation der Störstellen in das Zusatzgebiet 6 und in das n-Wannengebiet 8 unter Verwendung derselben Implantationsmaske gleichzeitig aus geführt werden. In diesem Fall kann dieselbe Implantationsmaske wie in dem Zusatzgebiet 6 verwendet werden, um das Kontaktgebiet 5 auszubilden. Aus diesem Grund wird eine Implantationsmaske getrennt ausgebildet.
  • Nachdem die Ionenimplantationsschritte für alle Störstellengebiete abgeschlossen worden sind, wird ein Aktivierungstempern ausgeführt, um die der Ionenimplantation ausgesetzten Störstellen zu aktivieren und um in der Ionenimplantation entstandene Kristallbaufehler zu beheben.
  • Somit wird der Siliciumcarbid-MOS-Transistor 200 durch die anhand von 4 bis 6 in der ersten Ausführungsform beschriebenen Schritte erhalten.
  • Obwohl oben der Siliciumcarbid-MOS-Transistor 200 beschrieben worden ist, kann darüber hinaus dadurch, dass das Siliciumsubstrat 1 als ein p-Siliciumcarbidsubstrat eingestellt wird oder auf einer unteren Oberfläche eines n-Siliciumcarbidsubstrats eine SiC-Schicht ausgebildet wird, ein IGBT erhalten werden.
  • Erste Variante
  • Anhand von 16 wird eine erste Variante der oben beschriebenen zweiten bevorzugten Ausführungsform erläutert. 16 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 200A in Übereinstimmung mit der ersten Variante. Dieselben Strukturen wie in dem in 14 gezeigten Siliciumcarbid-MOS-Transistors 200 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 16 gezeigt ist, enthält der Siliciumcarbid-MOS-Transistor 200A in einer entsprechenden Lage zu einem unter einem Kontaktgebiet 5 vorgesehenen Abschnitt, d. h. in einer tieferen Lage als das p-Wannengebiet 3, ein in Kontakt mit einer unteren Oberfläche des p-Wannengebiets 3 ausgebildetes n-Zusatzgebiet 6C. Das Zusatzgebiet 6C ist in der Weise gebildet, dass seine planare Größe gleich der des Kontaktgebiets 5 ist und dass es eine höhere Störstellenkonzentration als ein n-Wannengebiet 8 aufweist.
  • Bei dieser Struktur ist eine Konzentrationsdifferenz eines durch das Zusatzgebiet 6C und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitts höher als die eines durch das n-Wannengebiet 8 und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitts. An den pn-Übergangsabschnitt mit der höheren Konzentrationsdifferenz wird ein höheres elektrisches Feld angelegt. Somit kann der Durchschlag vorzugsweise in dem durch das Zusatzgebiet 6C und durch das p-Wannengebiet 3 ausgebildeten Übergangsabschnitt verursacht werden. Folglich kann ein Stoßstrom leicht in das Kontaktgebiet 5 fließen.
  • Die Störstellenkonzentration und das an den pn-Übergangsabschnitt anzulegende elektrische Feld weisen eine proportionale Beziehung auf. Zum Beispiel wird die elektrische Feldstärke um näherungsweise 20% erhöht, falls die Störstellenkonzentration um 20% erhöht wird. Dementsprechend wird ein Ausmaß der Erhöhung der Störstellenkonzentration des Zusatzgebiets 6C vorzugsweise in Abhängigkeit vom Ausmaß einer Stoßstromfestigkeit bestimmt.
  • Falls das Zusatzgebiet 6C, wie in 16 gezeigt ist, in der Weise ausgebildet wird, dass es eine tiefere Lage als das n-Wannengebiet 8 erreicht, kann ein Vorteil erzielt werden, dass eine Durchlassspannung einer Freilaufdiode bei elektrischer Leitung verringert ist, falls eine in einem MOSFET vorgesehene Körperdiode als die Freilaufdiode verwendet wird. Mit anderen Worten, eine Implantationstiefe wird erhöht, so dass ein Widerstand seines Störstellengebiets verringert wird. Folglich wird ein Widerstand eines ganzen Abschnitts, der eine Driftschicht 2 enthält, verringert, so dass die Durchlassspannung der Freilaufdiode abgesenkt wird.
  • Darüber hinaus hängt eine Wirkung zum Absenden der Durchlassspannung (Verringern des Widerstands) der Freilaufdiode ebenfalls von der Störstellenkonzentration des Zusatzgebiets 6C ab. Mit anderen Worten, da der Widerstand des Störstellengebiets umgekehrt proportional zu der Störstellenkonzentration ist, wird er näherungsweise halbiert, wenn die Störstellenkonzentration verdoppelt wird.
  • Dementsprechend kann die Wirkung des Verringerns der Durchlassspannung der Freilaufdiode durch Erhöhen der Störstellenkonzentration und der Implantationstiefe wie in dem Zusatzgebiet 6C durch Synergie verstärkt werden.
  • Als eine Implantationsmaske zum Ausbilden des Kontaktgebiets 5 kann eine Implantationsmaske zum Ausbilden des Zusatzgebiets 6C verwendet werden. In diesem Fall kann die Anzahl der Schritte verringert werden.
  • Zweite Variante
  • Nachfolgend ist anhand von 17 eine zweite Variante der zweiten bevorzugten Ausführungsform beschrieben. 17 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 200B in Übereinstimmung mit der zweiten Variante. Dieselben Strukturen wie in dem in 14 gezeigten Siliciumcarbid-MOS-Transistor 200 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist wegelassen.
  • Wie in 17 gezeigt ist, enthält der Siliciumcarbid-MOS-Transistor 200B ein n-Zusatzgebiet 6D, das in einer entsprechenden Lage zu einem unter einem Kontaktgebiet 5 vorgesehenen Abschnitt, d. h. in einer tieferen Lage als das p-Wannengebiet 3, in Kontakt mit einer unteren Oberfläche eines p-Wannengebiets 3 ausgebildet ist. Das Zusatzgebiet 6D ist in der Weise gebildet, dass seine planare Größe kleiner als die des Kontaktgebiets 5 ist.
  • Durch Nutzung dieser Struktur fließt ein in einem durch das Zusatzgebiet 6D und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitt erzeugter Stoßstrom selbst dann schwer in ein Source-Gebiet 4, wenn sich der Stoßstrom verteilt. Folglich fließt der Stoßstrom direkt in das Kontaktgebiet 5, so dass ein parasitärer Bipolarbetrieb erschwert wird.
  • Falls das Zusatzgebiet 6D, wie in 17 gezeigt ist, in der Weise ausgebildet ist, dass es eine tiefere Lage als ein n-Wannengebiet 8 erreicht, kann darüber hinaus ein Vorteil erzielt werden, dass eine Durchlassspannung einer Freilaufdiode bei elektrischer Leitung verringert ist, falls eine in einem MOSFET vorgesehene Körperdiode als die Freilaufdiode verwendet wird. Mit anderen Worten, eine Implantationstiefe wird erhöht, so dass ein Widerstand ihres Störstellengebiets verringert wird. Folglich wird ein Widerstand eines gesamten Abschnitts, der eine Driftschicht 2 enthält, verringert, so dass die Durchlassspannung der Freilaufdiode abgesenkt wird.
  • Darüber hinaus hängt eine Wirkung zum Verringern der Durchlassspannung (zum Verringern des Widerstands) der Freilaufdiode außerdem von der Störstellenkonzentration des Zusatzgebiets 6D ab. Mit anderen Worten, da der Widerstand des Störstellengebiets umgekehrt proportional zu der Störstellenkonzentration ist, wird er näherungsweise halbiert, wenn die Störstellenkonzentration verdoppelt wird.
  • Durch Erhöhen der Störstellenkonzentration und der Implantationstiefe wie in dem Zusatzgebiet 6D kann dementsprechend die Wirkung des Verringerns der Durchlassspannung der Freilaufdiode durch Synergie verstärkt werden.
  • Falls die Implantationstiefe erhöht wird, wird darüber hinaus der Widerstand des Störstellengebiets verringert. Somit wird der Widerstand des gesamten Abschnitts, der die Driftschicht 2 enthält, verringert. Dementsprechend kann die Wirkung zum Verringern der Durchlassspannung der Freilaufdiode durch Erhöhen der Störstellenkonzentration und der Implantationstiefe wie in dem Zusatzgebiet 6D durch Synergie verstärkt werden.
  • Um das Zusatzgebiet 6D mit einer kleineren planaren Größe als das Kontaktgebiet 5 auszubilden, wird eine Implantationsmaske zum Ausbilden des Zusatzgebiets 6D getrennt von einer Implantationsmaske zum Ausbilden des Kontaktgebiets 5 neu erzeugt.
  • Dritte Variante
  • Nachfolgend ist anhand von 18 eine dritte Variante der zweiten bevorzugten Ausführungsform beschrieben. 18 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 200C in Übereinstimmung mit der dritten Variante. Dieselben Strukturen wie in dem in 14 gezeigten Siliciumcarbid-MOS-Transistor 200 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 18 gezeigt ist, enthält der Siliciumcarbid-MOS-Transistor 200C ein n-Zusatzgebiet 6E, das in einer entsprechenden Lage zu einem unter einem Kontaktgebiet 5 vorgesehenen Abschnitt, d. h. in einer tieferen Lage als das p-Wannengebiet 3, in Kontakt mit einer unteren Oberfläche eines p-Wannengebiets 3 ausgebildet ist. Das Zusatzgebiet 6E ist in der Weise gebildet, dass seine planare Größe kleiner als die des Kontaktgebiets 5 ist.
  • Durch Nutzung dieser Struktur wird eine Fläche eines durch das Zusatzgebiet 6E und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitts erhöht, so dass ein höherer Stoßstrom fließen kann und somit eine Stoßstromfestigkeit erhöht werden kann.
  • Falls das Zusatzgebiet 6E wie in 18 gezeigt in der Weise ausgebildet ist, dass es eine tiefere Lage als ein n-Wannengebiet 8 erreicht, kann ein Vorteil erzielt werden, dass eine Durchlassspannung einer Freilaufdiode bei elektrischer Leitung verringert ist, falls eine in einem MOSFET vorgesehene Körperdiode als die Freilaufdiode verwendet wird. Mit anderen Worten, eine Implantationstiefe wird erhöht, so dass ein Widerstand ihres Störstellengebiets verringert wird. Folglich wird ein Widerstand eines gesamten Abschnitts, der eine Driftschicht 2 enthält, verringert, so dass die Durchlassspannung der Freilaufdiode abgesenkt wird.
  • Darüber hinaus hängt eine Wirkung zum Absenken der Durchlassspannung (zum Verringern des Widerstands) der Freilaufdiode außerdem von der Störstellenkonzentration des Zusatzgebiets 6E ab. Mit anderen Worten, da der Widerstand des Störstellengebiets umgekehrt proportional zu der Störstellenkonzentration ist, wird er näherungsweise halbiert, wenn die Störstellenkonzentration verdoppelt wird.
  • Dementsprechend kann die Wirkung zum Verringern der Durchlassspannung der Freilaufdiode durch Erhöhen der Störstellenkonzentration und der Implantationstiefe wie in dem Zusatzgebiet 6E durch Synergie verstärkt werden.
  • Falls die Implantationstiefe erhöht wird, wird darüber hinaus der Widerstand des Störstellengebiets verringert. Somit wird der Widerstand des gesamten Abschnitts, der die Driftschicht 2 enthält, verringert. Dementsprechend kann die Wirkung zum Verringern der Durchlassspannung der Freilaufdiode durch Erhöhen der Störstellenkonzentration und der Implantationstiefe wie in dem Zusatzgebiet 6E durch Synergie verstärkt werden.
  • Um das Zusatzgebiet 6E mit einer größeren planaren Größe als das Kontaktgebiet 5 auszubilden, wird eine Implantationsmaske zum Ausbilden des Zusatzgebiets 6E von einer Implantationsmaske zum Ausbilden des Kontaktgebiets 5 getrennt neu erzeugt.
  • Vierte Variante
  • Nachfolgend ist anhand von 19 eine vierte Variante der zweiten bevorzugten Ausführungsform beschrieben. 19 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 200D in Übereinstimmung mit der vierten Variante. Dieselben Strukturen wie in dem in 14 gezeigten Siliciumcarbid-MOS-Transistor 200 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 19 gezeigt ist, weist der Siliciumcarbid-MOS-Transistor 200D eine Konfiguration auf, bei der ein Kontaktgebiet 5 in einem nach innen gewölbten Abschnitt CP vorgesehen ist und seine Oberfläche gegenüber einer Oberfläche des Oberflächengebiets 4 zurückgesetzt ist. Dementsprechend ist es durch Ausführen der Ionenimplantation zum Ausbilden eines Zusatzgebiets 60 von oberhalb des nach innen gewölbten Abschnitts CP möglich, das Zusatzgebiet 60 im Vergleich zur Ausbildung des Zusatzgebiets 6 in dem in 14 gezeigten Siliciumcarbid-MOS-Transistor 200 mit kleinerer Implantationsenergie auszubilden.
  • Eine Ätzmaske zum Ausbilden des nach innen gewölbten Abschnitts CP kann ebenfalls als die Implantationsmaske zum Ausbilden des Kontaktgebiets 5 und des Zusatzgebiets 60 verwendet werden. In diesem Fall kann die Anzahl der Schritte verringert werden. Die Doppelverwendung kann ausgeführt werden, falls die Implantationsmaske durch eine Siliciumoxidlage gebildet wird.
  • Darüber hinaus kann die Ionenimplantation der Störstellen in das Zusatzgebiet 60 und in das n-Wannengebiet 8 unter Verwendung derselben Implantationsmaske gleichzeitig ausgeführt werden, falls die Störstellenkonzentrationen des Zusatzgebiets 60 und eines n-Wannengebiets 8 gleich eingestellt werden. In diesem Fall wird das Zusatzgebiet 60 durch den nach innen gewölbten Abschnitt CP ausgebildet. Somit erreicht das Zusatzgebiet 60 selbst mit derselben Implantationsenergie eine tiefere Lage als das n-Wannengebiet 8.
  • Im Ergebnis kann ein Vorteil erzielt werden, dass eine Durchlassspannung der Freilaufdiode bei elektrischer Leitung verringert wird, falls eine in einem MOSFET vorgesehene Körperdiode als Freilaufdiode verwendet wird. Mit anderen Worten, eine Implantationstiefe wird erhöht, so dass ein Widerstand ihres Störstellengebiets verringert wird. Folglich wird ein Widerstand eines gesamten Abschnitts, der eine Driftschicht 2 enthält, verringert, so dass die Durchlassspannung der Freilaufdiode abgesenkt wird.
  • Fünfte Variante
  • Nachfolgend ist anhand von 20 eine fünfte Variante der zweiten bevorzugten Ausführungsform beschrieben. 20 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 200E in Übereinstimmung mit der fünften Variante. Dieselben Strukturen wie in dem in 14 gezeigten Siliciumcarbid-MOS-Transistor 200 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 20 gezeigt ist, weist der Siliciumcarbid-MOS-Transistor 200E eine Konfiguration auf, bei der das Kontaktgebiet 5 in einem nach innen gewölbten Abschnitt CP vorgesehen ist und seine Oberfläche gegenüber einer Oberfläche des Source-Gebiets 4 zurückgesetzt ist. Dementsprechend kann das Zusatzgebiet 60A im Vergleich zur Ausbildung des Zusatzgebiets 6 in dem in 14 gezeigten Siliciumcarbid-MOS-Transistor 200 mit einer kleineren Implantationsenergie ausgebildet werden, indem die Ionenimplantation zum Ausbilden eines Zusatzgebiets 60A von oberhalb des nach innen gewölbten Abschnitts CP ausgeführt wird.
  • Eine Ätzmaske zum Ausbilden des nach innen gewölbten Abschnitts CP kann ebenfalls als eine Implantationsmaske zum Ausbilden des Kontaktgebiets 5 und des Zusatzgebiets 60A verwendet werden. In diesem Fall kann die Anzahl der Schritte verringert werden. Da das Zusatzgebiet 60A getrennt von einem n-Wannengebiet 8 ausgebildet wird, kann darüber hinaus eine Störstellenkonzentration des Zusatzgebiets 60A stärker als die des n-Wannengebiets 8 erhöht werden.
  • Bei dieser Struktur ist eine Konzentrationsdifferenz eines durch das Zusatzgebiet 60A und durch ein p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitts höher als die eines durch ein n-Wannengebiet 8 und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitts. An den pn-Übergangsabschnitt mit der höheren Konzentrationsdifferenz wird ein höheres elektrisches Feld angelegt. Somit kann der Durchschlag vorzugsweise in dem durch das Zusatzgebiet 60A und durch das p-Wannengebiet 3 ausgebildeten Übergangsabschnitt veranlasst werden. Folglich kann ein Stoßstrom leicht in das Kontaktgebiet 5 fließen.
  • Außerdem kann eine Struktur genutzt werden, in der anstelle des Zusatzgebiets 60A wie in dem Siliciumcarbid-MOSFET 200B in Übereinstimmung mit der anhand von 17 beschriebenen zweiten Variante der zweiten bevorzugten Ausführungsform ein Zusatzgebiet 6D mit einer kleineren planaren Größe als das Kontaktgebiet 5 vorgesehen ist.
  • Durch Nutzung dieser Struktur fließt ein in einem durch das Zusatzgebiet 6D und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitt erzeugter Stoßstrom selbst dann schwer in ein Source-Gebiet 4, wenn sich der Stoßstrom verteilt. Folglich fließt der Stoßstrom direkt in das Kontaktgebiet 5, so dass ein parasitärer Bipolarbetrieb erschwert wird.
  • Außerdem kann eine Struktur genutzt werden, in der anstelle des Zusatzgebiets 60A wie in dem Siliciumcarbid-MOSFET 200C in Übereinstimmung mit der anhand von 18 beschriebenen dritten Variante der zweiten bevorzugten Ausführungsform ein Zusatzgebiet 6E mit einer größeren planaren Größe als das Kontaktgebiet 5 vorgesehen ist.
  • Durch Nutzung dieser Struktur wird eine Fläche eines durch das Zusatzgebiet 6E und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitts erhöht, so dass ein hoher Stoßstrom fließen kann und somit eine Stoßstromfestigkeit erhöht werden kann.
  • Sechste Variante
  • Nachfolgend ist anhand von 21 eine sechste Variante der zweiten bevorzugten Ausführungsform beschrieben. 21 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 200F in Übereinstimmung mit der sechsten Variante. Dieselben Strukturen wie in dem in 14 gezeigten Siliciumcarbid-MOS-Transistor 200 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 21 gezeigt ist, weist der Siliciumcarbid-MOS-Transistor 200F eine Struktur auf, bei der ein zu einem Source-Gebiet 4 benachbartes p-Kontaktgebiet 50 eine Tiefe aufweist, die gleich der eines p-Wannengebiets 3 ist, und bei der in Kontakt mit einer unteren Oberfläche des Kontaktgebiets 50 ein Zusatzgebiet 6 ausgebildet ist.
  • Somit weist das Kontaktgebiet 50 in einem durch das Kontaktgebiet 50 und durch das Zusatzgebiet 6 ausgebildeten pn-Übergangsabschnitt eine höhere Konzentration von p-Störstellen als das p-Wannengebiet 3 auf. Somit ist eine elektrische Feldstärke im Vergleich zu einem durch das p-Wannengebiet und durch das Zusatzgebiet 6 ausgebildeten pn-Übergangsabschnitt höher. Aus diesem Grund wird ein Durchschlag bevorzugter in dem durch das Kontaktgebiet 50 und durch das Zusatzgebiet 6 ausgebildeten pn-Übergangsabschnitt verursacht und fließt ein Stoßstrom leichter in das Kontaktgebiet 50, so dass ein parasitärer Bipolarbetrieb erschwert wird.
  • Siebente Variante
  • Nachfolgend ist anhand von 22 eine siebente Variante der zweiten bevorzugten Ausführungsform beschrieben. 22 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 200G in Übereinstimmung mit der siebenten Variante. Dieselben Strukturen wie in dem in 14 gezeigten Siliciumcarbid-MOS-Transistor 200 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 22 gezeigt ist, weist der Siliciumcarbid-MOS-Transistor 200G einen nach innen gewölbten Abschnitt CP auf, der in einem zentralen Teil eines Kontaktgebiets 5 vorgesehen ist. Dementsprechend kann der Zusatzabschnitt 6A durch Ausführung der Ionenimplantation zum Ausbilden eines Zusatzgebiets 6A von oberhalb des nach innen gewölbten Abschnitts CP im Vergleich zur Ausbildung des Zusatzgebiets 6 in dem in 14 gezeigten Siliciumcarbid-MOS-Transistor 200 mit kleinerer Implantationsenergie ausgebildet werden.
  • Durch Einstellen des nach innen gewölbten Abschnitts CP mit derselben Größe wie das Zusatzgebiet 6A kann außerdem eine Ätzmaske zum Ausbilden des nach innen gewölbten Abschnitts CP als eine Implantationsmaske zum Ausbilden des Zusatzgebiets 6A verwendet werden. In diesem Fall kann die Anzahl der Schritte verringert werden. Die Doppelverwendung kann ausgeführt werden, falls die Implantationsmaske durch eine Siliciumoxidlage oder durch ein Resistmaterial gebildet wird.
  • Darüber hinaus kann die Ionenimplantation der Störstellen in das Zusatzgebiet 6A und in das n-Wannengebiet 8 gleichzeitig unter Verwendung derselben Implantationsmaske ausgeführt werden, falls die Störstellenkonzentrationen des Zusatzgebiets 6A und eines n-Wannengebiets 8 gleich eingestellt werden. In diesem Fall wird das Zusatzgebiet 6A durch den nach innen gewölbten Abschnitt CP ausgebildet. Somit erreicht das Zusatzgebiet 6A selbst mit der gleichen Implantationsenergie eine tiefere Lage als das n-Wannengebiet 8.
  • Im Ergebnis kann ein Vorteil erzielt werden, dass eine Durchlassspannung der Freilaufdiode bei elektrischer Leitung verringert ist, falls eine in einem MOSFET vorgesehene Körperdiode als eine Freilaufdiode verwendet wird. Mit anderen Worten, eine Implantationstiefe wird erhöht, so dass ein Widerstand seines Störstellengebiets verringert wird. Folglich ist ein Widerstand eines gesamten Abschnitts, der eine Driftschicht 2 enthält, verringert, so dass die Durchlassspannung der Freilaufdiode abgesenkt ist.
  • Wie in 22 gezeigt ist, ist eine planare Größe des Zusatzgebiets 6A in dem Siliciumcarbid-MOS-Transistor 200G kleiner als die des Kontaktgebiets 5. Somit fließt ein in einem durch das Zusatzgebiet 6A und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitt erzeugter Stoßstrom selbst dann schwerer in ein Source-Gebiet 4, wenn sich der Stoßstrom verteilt. Folglich fließt der Stoßstrom direkt in das Kontaktgebiet 5, so dass ein parasitärer Bipolarbetrieb erschwert wird.
  • Achte Variante
  • Nachfolgend ist anhand von 23 eine achte Variante der zweiten bevorzugten Ausführungsform beschrieben. 23 ist eine Schnittansicht einer Struktur eines Siliciumcarbid-MOS-Transistors 200H in Übereinstimmung mit der achten Variante. Dieselben Strukturen wie in dem in 14 gezeigten Siliciumcarbid-MOS-Transistor 200 tragen dieselben Bezugszeichen und ihre wiederholte Beschreibung ist weggelassen.
  • Wie in 23 gezeigt ist, weist der Siliciumcarbid-MOS-Transistor 200H eine Konfiguration auf, bei der ein Kontaktgebiet 5 in einem nach innen gewölbten Abschnitt CP vorgesehen ist und seine Oberfläche gegenüber einer Oberfläche eines Source-Gebiets 4 zurückgesetzt ist. Ein p-Wannengebiet 3 in einem entsprechenden Abschnitt zu einem unteren Teil des nach innen gewölbten Abschnitts CP weist eine Struktur auf, dass es einen nach außen gewölbten Abschnitt DP aufweist, der von den anderen Abschnitten in Richtung einer Seite des Halbleitersubstrats 1 vorsteht. In Kontakt mit einer unteren Oberfläche des nach außen gewölbten Abschnitts DP ist ein Zusatzgebiet 6 ausgebildet.
  • Dadurch, dass auf einer Driftschicht 2 der nach innen gewölbte Abschnitt CP ausgebildet wird und daraufhin die Ionenimplantation zum Ausbilden des p-Wannengebiets 3 ausgeführt wird, kann das p-Wannengebiet 3 mit der oben beschriebenen Form erhalten werden. Dadurch, dass eine Ätzmaske zum Ausbilden des nach innen gewölbten Abschnitts CP als eine Implantationsmaske verwendet wird, können darüber hinaus das Kontaktgebiet 5 und das Zusatzgebiet 6 ausgebildet werden. Somit kann die Anzahl der Schritte verringert werden.
  • Dadurch, dass die oben beschriebene Struktur genutzt wird, wird ein durch das p-Wannengebiet 3 und durch das Zusatzgebiet 6 ausgebildeter pn-Übergangsabschnitt in einer tieferen Lage als ein JFET-Gebiet (d. h. als ein n-Wannengebiet 8) ausgebildet, so dass eine effektive Dicke der Driftschicht 2 verringert wird und eine Verarmungsschicht leicht das Halbleitersubstrat 1 erreicht. Aus diesem Grund wird an den durch das p-Wannengebiet 3 und durch ein Zusatzgebiet 6 ausgebildeten pn-Übergangsabschnitt im Vergleich zu einem durch die Driftschicht 2 und durch das p-Wannengebiet 3 ausgebildeten pn-Übergangsabschnitt ein höheres elektrisches Feld angelegt. Aus diesem Grund wird ein Durchschlag bevorzugter in dem durch des p-Wannengebiet 3 und durch das Zusatzgebiet 6 ausgebildeten pn-Übergangsabschnitt verursacht, so dass ein Stoßstrom leichter in das Kontaktgebiet 5 fließt und ein parasitärer Bipolarbetrieb schwerer auszuführen ist.
  • Falls in der obigen Beschreibung zur Erleichterung des Verständnisses die Ionenimplantation oder das Ätzen unter Verwendung derselben Maske ausgeführt werden, werden die Größen (Breiten) auszubildender Gebiete in den Zeichnungen gleich. Falls z. B. wie in 22 gezeigt die Ätzmaske zum Ausbilden des nach innen gewölbten Abschnitts CP ebenfalls als die Implantationsmaske zum Ausbilden des Zusatzgebiets 6A verwendet wird, besteht die Möglichkeit, dass das Zusatzgebiet 6A wie in 24 gezeigt wegen der Verteilung der implantierten Ionen zur Zeit der Ionenimplantation eine breitere Konfiguration als der nach innen gewölbte Abschnitt CP annehmen könnte.
  • Allerdings sind die Wirkungen der Erfindung auch in diesem Fall unverändert und fließt der Stoßstrom leichter in das Kontaktgebiet 5, so dass der parasitäre Bipolarbetrieb erschwert wird.
  • Obwohl die Beschreibung weggelassen ist, weist ein tiefes Implantationsgebiet darüber hinaus auch in den anderen bevorzugten Ausführungsformen eine größere Breite als die Maske auf. Allerdings sind die Wirkungen unverändert, selbst wenn die Konfiguration breiter als die Maske ist.
  • Obwohl in der obigen Beschreibung der n-Kanal-MOS-Transistor als ein Beispiel gewählt worden ist, kann die Erfindung darüber hinaus ebenfalls auf einen p-Kanal-MOS-Transistor angewendet werden. Im Fall des p-Kanal-MOS-Transistors weist ein Zusatzgebiet einen p-Typ auf. Allerdings kann die Implantationsenergie in diesem Fall verringert werden, wenn Bohr (B) mit einem kleinen Gewicht als Störstellen verwendet wird.
  • Darüber hinaus werden die der Ionenimplantation ausgesetzten Störstellen selten durch Wärmebehandlung in dem SiC diffundieren gelassen. Somit weist die Erfindung das Merkmal auf, dass das Zusatzgebiet leicht in einer gewünschten Größe an einer gewünschten Lage ausgebildet werden kann.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2009-16601 [0003, 0004]

Claims (17)

  1. Halbleitervorrichtung, die umfasst: eine Halbleiterschicht (2) eines ersten Leitfähigkeitstyps; mehrere erste Wannengebiete (3) eines zweiten Leitfähigkeitstyps, die in einer Oberfläche der Halbleiterschicht (2) selektiv vorgesehen sind; ein erstes Halbleitergebiet (4) des ersten Leitfähigkeitstyps, das in einer Oberfläche eines ersten Wannengebiets (3) selektiv vorgesehen ist; ein zweites Halbleitergebiet (5) des zweiten Leitfähigkeitstyps, das mit dem ersten Halbleitergebiet (4) in dem ersten Wannengebiet (3) verbunden ist; eine Hauptelektrode (14), die von einem oberen Abschnitt des zweiten Halbleitergebiets (5) bis zu einem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets (4) vorgesehen ist; eine Gate-Isolierlage (10), die von dem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets (4) bis zu einem oberen Abschnitt der Halbleiterschicht (2) vorgesehen ist; eine Gate-Elektrode (11), die auf der Gate-Isolierlage (10) vorgesehen ist; und ein drittes Halbleitergebiet (6, 6A bis 6E, 60, 60A) des ersten Leitfähigkeitstyps, das in Kontakt mit einer unteren Oberfläche des ersten Wannengebiets (3) in einer dem zweiten Halbleitergebiet (5) entsprechenden Lage unter diesem tiefer als das erste Wannengebiet (3) ausgebildet ist, wobei das dritte Halbleitergebiet (6, 6A bis 6E, 60, 60A) eine höhere Störstellenkonzentration des ersten Leitfähigkeitstyps als die Halbleiterschicht (2) aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, gekennzeichnet durch ein zweites Wannengebiet (8) des ersten Leitfähigkeitstyps, das zwischen den zueinander benachbarten ersten Wannengebieten (3) vorgesehen ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das dritte Halbleitergebiet (6, 6C, 60, 60A) eine planare Größe aufweist, die gleich der des zweiten Halbleitergebiets (5) ist.
  4. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das dritte Halbleitergebiet (6A, 6D) mit einer kleineren planaren Größe als das zweite Halbleitergebiet (5) ausgebildet ist.
  5. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das dritte Halbleitergebiet (6B, 6E) mit einer größeren planaren Größe als das zweite Halbleitergebiet (5) ausgebildet ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 3 bis 5, durch gekennzeichnet, dass das zweite Halbleitergebiet (5) in einer entsprechenden Lage zu einem auf der Halbleiterschicht (2) vorgesehenen nach innen gewölbten Abschnitt (CP) ausgebildet ist und dass wenigstens ein Teil seiner Oberfläche gegenüber einer Oberfläche des ersten Halbleitergebiets (4) zurückgesetzt ist.
  7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass das erste Wannengebiet (3) einen nach außen gewölbten Abschnitt (DP) aufweist, der durch einen Vorsprung eines entsprechenden Abschnitts zu einem unteren Teil des nach innen gewölbten Abschnitts (CP) in Richtung der Seite der Halbleiterschicht (2) gegenüber anderen Abschnitten erhalten ist, und wobei das dritte Halbleitergebiet (6) in Kontakt mit einer unteren Oberfläche des nach außen gewölbten Abschnitts (DP) ausgebildet ist.
  8. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass das dritte Halbleitergebiet (6) die gleiche Störstellenimplantationstiefe und Störstellenkonzentration wie das zweite Wannengebiet (8) aufweist.
  9. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass das dritte Halbleitergebiet (6A, 6C–E, 60, 60A) eine höhere Störstellenkonzentration als das zweite Wannengebiet (8) aufweist.
  10. Halbleitervorrichtung, die umfasst: eine Halbleiterschicht (2) eines ersten Leitfähigkeitstyps; mehrere erste Wannengebiete (3) eines zweiten Leitfähigkeitstyps, die in einer Oberfläche der Halbleiterschicht (2) selektiv vorgesehen sind; ein erstes Halbleitergebiet (4) des ersten Leitfähigkeitstyps, das in einer Oberfläche eines ersten Wannengebiets (3) selektiv vorgesehen ist; ein zweites Halbleitergebiet (50) des zweiten Leitfähigkeitstyps, das mit dem ersten Halbleitergebiet (4) in dem ersten Wannengebiet (3) verbunden ist; eine Hauptelektrode (14), die von einem oberen Abschnitt des zweiten Halbleitergebiets (50) bis zu einem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets (4) vorgesehen ist; eine Gate-Isolierlage (10), die von dem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets (4) bis zu einem oberen Abschnitt der Halbleiterschicht (2) vorgesehen ist; eine Gate-Elektrode (11), die auf der Gate-Isolierlage (10) vorgesehen ist; und ein drittes Halbleitergebiet (6) des ersten Leitfähigkeitstyps, das in Kontakt mit einer unteren Oberfläche des zweites Halbleitergebiets (50) in einer einem unteren Teil des zweiten Halbleitergebiets (50) entsprechenden Lage tiefer als das erste Wannengebiet (3) ausgebildet ist, wobei das dritte Halbleitergebiet (6) eine höhere Störstellenkonzentration des ersten Leitfähigkeitstyps als die Halbleiterschicht (2) aufweist.
  11. Halbleitervorrichtung nach Anspruch 10, gekennzeichnet durch ein zweites Wannengebiet (8) des ersten Leitfähigkeitstyps, das zwischen den zueinander benachbarten ersten Wannengebieten (3) vorgesehen ist.
  12. Verfahren zur Herstellung einer Halbleitervorrichtung, die umfasst: eine Halbleiterschicht (2) eines ersten Leitfähigkeitstyps; mehrere erste Wannengebiete (3) eines zweiten Leitfähigkeitstyps, die in einer Oberfläche der Halbleiterschicht (2) selektiv vorgesehen sind; ein erstes Halbleitergebiet (4) des ersten Leitfähigkeitstyps, das in einer Oberfläche eines ersten Wannengebiets (3) selektiv vorgesehen ist; ein zweites Halbleitergebiet (5) des zweiten Leitfähigkeitstyps, das mit dem ersten Halbleitergebiet (4) in dem ersten Wannengebiet (3) verbunden ist; eine Hauptelektrode (14), die von einem oberen Abschnitt des zweiten Halbleitergebiets (5) bis zu einem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets (4) vorgesehen ist; eine Gate-Isolierlage (10), die von dem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets (4) bis zu einem oberen Abschnitt der Halbleiterschicht (2) vorgesehen ist; eine Gate-Elektrode (11), die auf der Gate-Isolierlage (10) vorgesehen ist; und ein drittes Halbleitergebiet (6, 6A bis 6E, 60, 60A) des ersten Leitfähigkeitstyps, das in Kontakt mit einer unteren Oberfläche des ersten Wannengebiets (3) in einer dem zweiten Halbleitergebiet (5) entsprechenden Lage unter diesem tiefer als das erste Wannengebiet (3) ausgebildet ist, wobei der Schritt des Ausbildens des dritten Halbleitergebiets (6, 6A bis 6E, 60, 60A) den Schritt des Ausführens einer Ionenimplantation von Störstellen des ersten Leitfähigkeitstyps in einer höheren Konzentration als die Halbleiterschicht (2) unter Verwendung einer Ionenimplantationsmaske zum Ausbilden des zweiten Halbleitergebiets (5) enthält.
  13. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass die Halbleitervorrichtung ferner ein zweites Wannengebiet (8) des ersten Leitfähigkeitstyps enthält, das zwischen den zueinander benachbarten ersten Wannengebieten (3) vorgesehen ist.
  14. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass der Schritt des Ausbildens des zweiten Halbleitergebiets (5) die folgenden Schritte enthält: (a) Ausbilden des ersten Wannengebiets (3) in einer Oberfläche der Halbleiterschicht (2) und daraufhin Ausführen eines Ätzens unter Verwendung einer Ätzmaske, in der ein Abschnitt des ersten Wannengebiets (3), in dem das zweite Halbleitergebiet (5) ausgebildet werden soll, ein Öffnungsabschnitt ist, wodurch in dem ersten Wannengebiet (3) ein nach innen gewölbter Abschnitt (CP) ausgebildet wird; und (b) Ausführen einer Ionenimplantation von Störstellen des zweiten Leitfähigkeitstyps von oberhalb des nach innen gewölbten Abschnitts (CP) unter Verwendung der Ätzmaske als die Störstellenimplantationsmaske und dadurch Ausbilden des zweiten Halbleitergebiets (5).
  15. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass der Schritt des Ausbildens des ersten Wannengebiets (3) die folgenden Schritte enthält: (a) Ausführen eines Ätzens unter Verwendung einer Ätzmaske, in der ein Abschnitt der Halbleiterschicht (2), in dem das zweite Halbleitergebiet (5) ausgebildet werden soll, ein Öffnungsabschnitt ist, wodurch in der Halbleiterschicht (2) ein nach innen gewölbter Abschnitt (CP) ausgebildet wird und (b) Ausführen einer Ionenimplantation von Störstellen des zweiten Leitfähigkeitstyps unter Verwendung einer Störstellenimplantationsmaske, in der ein Abschnitt, in dem der nach innen gewölbte Abschnitt (CP) enthalten ist, und das erste Wannengebiet (3) ausgebildet werden sollen, ein Öffnungsabschnitt ist, dadurch Ausbilden des ersten Wannengebiets (3) mit einem nach außen gewölbten Abschnitt (DP), der durch einen Vorsprung eines entsprechenden Abschnitts zu einem unteren Teil des nach innen gewölbten Abschnitts (CP) in Richtung der Seite der Halbleiterschicht (2) von den anderen Abschnitten erhalten wird.
  16. Verfahren zur Herstellung einer Halbleitervorrichtung, die umfasst: eine Halbleiterschicht (2) eines ersten Leitfähigkeitstyps; mehrere erste Wannengebiete (3) eines zweiten Leitfähigkeitstyps, die in einer Oberfläche der Halbleiterschicht (2) selektiv vorgesehen sind; ein erstes Halbleitergebiet (4) des ersten Leitfähigkeitstyps, das in einer Oberfläche eines ersten Wannengebiets (3) selektiv vorgesehen ist; ein zweites Halbleitergebiet (5) des zweiten Leitfähigkeitstyps, das mit dem ersten Halbleitergebiet (4) in dem ersten Wannengebiet (3) verbunden ist; eine Hauptelektrode (14), die von einem oberen Abschnitt des zweiten Halbleitergebiets (5) bis zu einem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets (4) vorgesehen ist; eine Gate-Isolierlage (10), die von dem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets (4) bis zu einem oberen Abschnitt der Halbleiterschicht (2) vorgesehen ist; eine Gate-Elektrode (11), die auf der Gate-Isolierlage (10) vorgesehen ist; und ein drittes Halbleitergebiet (6A) des ersten Leitfähigkeitstyps, das in Kontakt mit einer unteren Oberfläche des ersten Wannengebiets (3) in einer dem zweiten Halbleitergebiet (5) entsprechenden Lage unter diesem tiefer als das erste Wannengebiet (3) ausgebildet ist, wobei der Schritt des Ausbildens des dritten Halbleitergebiets (6A) die folgenden Schritte enthält: (a) Ausführen eines Ätzens unter Verwendung einer Ätzmaske, in der ein Abschnitt, in dem das dritte Halbleitergebiet (6A) ausgebildet werden soll, ein Öffnungsabschnitt ist, wodurch in dem zweiten Halbleitergebiet (5) ein nach innen gewölbter Abschnitt (CP) ausgebildet wird; und (b) Ausführen einer Ionenimplantation von Störstellen des ersten Leitfähigkeitstyps unter Verwendung der Ätzmaske und dadurch Ausbilden des dritten Halbleitergebiets (6A).
  17. Verfahren zur Herstellung einer Halbleitervorrichtung, die umfasst: eine Halbleiterschicht (2) eines erstem Leitfähigkeitstyps; mehrere erste Wannengebiete (3) eines zweiten Leitfähigkeitstyps, die in einer Oberfläche der Halbleiterschicht (2) selektiv vorgesehen sind; ein erstes Halbleitergebiet (4) des ersten Leitfähigkeitstyps, das in einer Oberfläche des ersten Wannengebiets (3) selektiv vorgesehen ist; ein zweites Halbleitergebiet (5) des zweiten Leitfähigkeitstyps, das mit dem ersten Halbleitergebiet (4) in dem ersten Wannengebiet (3) verbunden ist; eine Hauptelektrode (14), die von einem oberen Abschnitt des zweiten Halbleitergebiets (5) bis zu einem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets (4) vorgesehen ist; eine Gate-Isolierlage (10), die von dem oberen Abschnitt wenigstens eines Teils des ersten Halbleitergebiets (4) bis zu einem oberen Abschnitt der Halbleiterschicht (2) vorgesehen ist; eine Gate-Elektrode (11), die auf der Gate-Isolierlage (10) vorgesehen ist; ein drittes Halbleitergebiet (6) des ersten Leitfähigkeitstyps, das in Kontakt mit einer unteren Oberfläche des ersten Wannengebiets (3) in einer dem zweiten Halbleitergebiet (5) entsprechenden Lage unter diesem tiefer als das erste Wannengebiet (3) ausgebildet ist; und ein zweites Wannengebiet (8) des ersten Leitfähigkeitstyps, das zwischen den zueinander benachbarten ersten Wannengebieten (3) vorgesehen ist, wobei der Schritt des Ausbildens des zweiten Wannengebiets (8) den Schritt des Ausführens einer Ionenimplantation von Störstellen des ersten Leitfähigkeitstyps in einer höheren Konzentration als der der Halbleiterschicht (2) unter Verwendung einer Störstellenimplantationsmaske, in der Abschnitte, in denen das zweite Wannengebiet (8) ausgebildet werden soll, und ein Abschnitt, in dem das dritte Halbleitergebiet (6) ausgebildet werden soll, Öffnungsabschnitte sind, wodurch das zweite Wannengebiet (8) und das dritte Halbleitergebiet (6) gleichzeitig ausgebildet werden, enthält.
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