DE112016007134B4 - Halbleitervorrichtung und verfahren zu deren herstellung - Google Patents

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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800), umfassend:einen Herstellungsschritt zum Ausbilden einer Vielzahl von Einheitsbereichen (16), die jeweils eine Vielzahl erster Bereiche (101), die als effektive Zellen (11, 411, 511, 611) dienen, in welchen ein Hauptstrom fließt, und einen zweiten Bereich (102) aufweisen, der ein Aussehen hat, das von demjenigen der ersten Bereiche (101) verschieden ist, und als eine ineffektive Zelle (12, 412, 512, 612, 712, 812) dient, in der kein Hauptstrom fließt, undeinen Schritt zur Inspektion des Aussehens, der einen Schritt zum Abbilden des Einheitsbereichs (16), um ein aufgenommenes Bild zu erhalten, einen Schritt zum Ausschneiden eines Inspektionsbildes aus dem aufgenommenen Bild basierend auf einer Position einer den zweiten Bereich (102) enthaltenden Ausrichtungsstruktur (71, 72, 73, 74, 75, 76, 771, 871) und einen Schritt zum Vergleichen des Inspektionsbildes mit einem Referenzbild einschließt.

Description

  • Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung.
  • Hintergrund
  • PTL 1 offenbart eine Inspektionsvorrichtung, die für eine Inspektion eines Erscheinungsbilds bzw. Aussehens genutzt wird. Diese Inspektionsvorrichtung hat eine Markierungsplatte. Die Markierungsplatte ist mit einer Justier- bzw. Ausrichtungsmarke auf ihrer Oberfläche versehen. Die Ausrichtungsmarke ist an einer Position entsprechend einer Abbildungsposition eines Substrats in einer Inspektion des Aussehens vorgesehen. Ein Inspektionsbild eines gewünschten Inspektionsorts wird aus einem aufgenommenen Bild des Substrats in Bezug auf die Position der Ausrichtungsmarke auf der Markierungsplatte ausgeschnitten. Durch Vergleichen des ausgeschnittenen Inspektionsbildes und eines Referenzbildes kann eine genaue Inspektion des Aussehens durchgeführt werden.
  • US 2013 / 0 270 576 A1 beschreibt eine Siliziumkarbid-Halbleitervorrichtung, welche ein planares Layout hat, das durch periodisches Anordnen von Einheitszellen konfiguriert ist. Die Einheitszellen umfassen gültige Zellen und ungültige Zellen. Jede der gültigen Zellen hat eine schaltbare Kanalfläche. Die ungültigen Zellen sollen das elektrische Feld in den gültigen Zellen entspannen. Mindestens eine der gültigen Zellen ist zwischen benachbarten der ungültigen Zellen angeordnet.
  • Zitatliste
  • Patentliteratur
  • [PTL 1] JP 2015 -190826 A
  • Zusammenfassung
  • Technisches Gebiet
  • Im Allgemeinen bildet in einer Inspektion des Aussehens eine Vorrichtung zur Inspektion des Aussehens auf einem Wafer gebildete Chips sequentiell ab. Wenn die Größe eines Chips größer als die Größe des Gesichtsfeldes einer Kamera ist, wird hier der Chip in mehrere FOVs (Field of View bzw. Gesichtsfeld) unterteilt und abgebildet. Jedoch kann in der Abbildungsposition der Vorrichtung zur Inspektion des Aussehens ein Fehler auftreten. Wenn ein Fehler in der Abbildungsposition auftritt, tritt eine Positionsverschiebung zwischen dem Inspektionsbild und dem Referenzbild auf, die miteinander verglichen werden sollen. Zu diesem Zeitpunkt kann ein künstlicher Defekt auftreten, in welchem eine Stelle, die nicht defekt ist, als abnormal bestimmt wird. Überdies wird die Detektionsgenauigkeit für eine Muster- bzw. Strukturform, die als ein Defekt, Fremdkörper, usw. detektiert werden soll, gesenkt.
  • Als eine Gegenmaßnahme gegen den Fehler der Abbildungsposition ist denkbar, dass für jedes FOV eine Ausrichtungsmarke vorgesehen wird. In diesem Fall wird zuerst in einem Schritt zur Inspektion des Aussehens ein eine Ausrichtungsstruktur enthaltendes FOV abgebildet. Als Nächstes wird eine Ausrichtung im FOV durchgeführt. Bei der Ausrichtung im FOV wird ein aufgenommenes Bild basierend auf einer Positionsinformation der Ausrichtungsstruktur angepasst. Als Ergebnis kann ein Inspektionsbild an einer genauen Position erhalten werden. Als Nächstes wird ein Defekt detektiert, indem das angepasste Inspektionsbild mit dem Referenzbild verglichen wird.
  • Jedoch gibt es einen Fall, in dem eine charakteristische Struktur, die als eine Ausrichtungsstruktur genutzt wird, nicht in allen FOVs enthalten ist. Es wird beispielsweise ein Fall betrachtet, in dem ein Teil eines planaren Layout, in dem Einheitszellen wie etwa MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren) oder IGBTs (Bipolartransistoren mit isoliertem Gate) periodisch angeordnet sind, ein FOV ist. Selbst wenn eine spezifische Einheitszelle als eine Ausrichtungsstruktur in der Vorrichtung zur Inspektion des Aussehens registriert wird, ist es schwierig, die Ausrichtungsstruktur von mehreren Einheitszellen im aufgenommenen Bild zu unterscheiden.
  • Dementsprechend kann in der Ausrichtung im FOV ein Fehler an einer Position auftreten, wo ein Inspektionsbild ausgeschnitten wird. Zu diesen Zeitpunkt tritt ein Fehler in der Position eines detektierten Defekts auf. Unter Berücksichtigung des Fehlers der ausgeschnittenen Position des Inspektionsbilds muss überdies ein Bereich, den die Gesichtsfelder der Kamera überdecken, groß sein. Wenn der Bereich, den die Gesichtsfelder der Kamera überdecken, groß eingestellt wird, nimmt jedoch die Anzahl an FOVs zu. Dementsprechend wird das Einstellen der Vorrichtung zur Inspektion des Aussehens verkompliziert. Eine Inspektionszeit wird ebenfalls länger.
  • Die vorliegende Erfindung wurde gemacht, um die obigen Probleme zu lösen, und eine Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung, die imstande ist, eine genaue Inspektion des Aussehens durchzuführen, und ein Verfahren zum Herstellen derselben zu erhalten.
  • Lösung für das Problem
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst einen Herstellungsschritt zum Ausbilden einer Vielzahl von Einheitsbereichen, die jeweils eine Vielzahl erster Bereiche, die als effektive Zellen dienen, in denen ein Hauptstrom fließt, und einen zweiten Bereich aufweisen, der ein Aussehen hat, das von demjenigen der ersten Bereiche verschieden ist, und als eine ineffektive Zelle dient, in der kein Hauptstrom fließt, und einen Schritt zur Inspektion des Aussehens, der einen Schritt zum Abbilden des Einheitsbereichs, um ein aufgenommenes Bild zu erhalten, einen Schritt zum Ausschneiden eines Inspektionsbilds aus dem aufgenommenen Bild basierend auf einer Position einer den zweiten Bereich enthaltenden Ausrichtungsstruktur und einen Schritt zum Vergleichen des Inspektionsbilds mit einem Referenzbild einschließt.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung enthält eine Vielzahl von Einheitsbereichen, die jeweils eine Vielzahl effektiver Zellen, in denen ein Hauptstrom fließt, und eine Vielzahl benachbarter ineffektiver Zellen aufweisen, die ein Aussehen haben, das von demjenigen der effektiven Zellen verschieden ist, und in denen kein Hauptstrom fließt, wobei die Vielzahl von Einheitsbereichen eine Breite von 500 µm bis 5000 µm aufweist.
  • Vorteilhafte Effekte der Erfindung
  • In einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung wird ein als eine ineffektive Zelle dienender zweiter Bereich als Ausrichtungsstruktur genutzt. Durch Vorsehen des zweiten Bereichs für jeden Einheitsbereich, welcher ein Abbildungsumfang ist, kann ein Inspektionsbild an einer genauen Position erhalten werden. Dementsprechend kann eine genaue Inspektion des Aussehens durchgeführt werden.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung enthält eine Vielzahl ineffektiver Zellen für jeden Einheitsbereich, der als ein Abbildungsbereich dient. Indem man als eine Ausrichtungsstruktur einen Bereich nutzt, der als eine ineffektive Zelle dient, kann ein Inspektionsbild an einer genauen Position erhalten werden. Deshalb kann eine genaue Inspektion des Aussehens durchgeführt werden.
  • Figurenliste
    • 1 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform.
    • 2 ist eine Draufsicht einer Halbleitervorrichtung gemäß der ersten Ausführungsform.
    • 3 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der ersten Ausführungsform.
    • 4 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 5 ist eine Draufsicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 6 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 7 ist eine Draufsicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 8 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 9 ist eine Draufsicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 10 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 11 ist eine Draufsicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 12 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 13 ist eine Draufsicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 14 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 15 ist eine Draufsicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • 16 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation der ersten Ausführungsform.
    • 17 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation der ersten Ausführungsform.
    • 18 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation der ersten Ausführungsform.
    • 19 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer Modifikation der ersten Ausführungsform.
    • 20 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform.
    • 21 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt.
    • 22 ist eine Draufsicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt.
    • 23 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform.
    • 24 ist eine Draufsicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der dritten Ausführungsform zeigt.
  • Beschreibung von Ausführungsformen
  • Unter Bezugnahme auf die Zeichnungen werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen derselben gemäß einer Ausführungsform der vorliegenden Erfindung beschrieben. Identischen oder entsprechenden Aufbauelementen sind die gleichen Bezugszeichen gegeben, und die wiederholte Beschreibung solcher Aufbauelemente kann weggelassen werden.
  • Erste Ausführungsform
  • 1 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform. Mehrere Halbleitervorrichtungen 100 sind auf einem Wafer 110 ausgebildet. Außerdem sind auf einem peripheren Teil des Wafers 110 globale Ausrichtungsmarken 111 vorgesehen. Die globalen Ausrichtungsmarken 111 werden zum Ausrichten des Wafers 110 genutzt, wenn eine Inspektion des Aussehens durchgeführt wird. Überdies ist in der vorliegenden Ausführungsform eine Halbleitervorrichtung 100 in neun Einheitsbereiche 16 unterteilt.
  • 2 ist eine vergrößerte Ansicht eines Einheitsbereichs 16 und dessen Peripherie. Die Halbleitervorrichtung 100 gemäß der vorliegenden Ausführungsform enthält mehrere Einheitszellen 10. Die mehreren Einheitszellen 10 sind auf einer x-y-Ebene angeordnet. In der Ansicht der x-y-Ebene sind all die Einheitszellen 10 Quadrate gleicher Größe.
  • Die Einheitszelle 10 umfasst eine effektive Zelle 11 und eine ineffektive Zelle 12. Die effektive Zelle 11 ist eine Zelle, durch die ein Hauptstrom fließt. Zudem ist in der vorliegenden Ausführungsform die effektive Zelle 11 ein MOSFET vom vertikalen Typ, der Siliziumcarbid nutzt. Darüber hinaus ist die ineffektive Zelle 12 eine Zelle, die elektrisch isoliert ist und durch die kein Hauptstrom fließt.
  • Die Halbleitervorrichtung 100 ist in mehrere Einheitsbereiche 16 unterteilt. Jeder Einheitsbereich 16 weist mehrere effektive Zellen 11 und eine ineffektive Zelle 12 auf. Bei der Inspektion des Aussehens gibt es einen Fall, in dem eine Halbleitervorrichtung als ein Inspektionsziel größer als der Gesichtsfeldbereich einer zum Abbilden verwendeten Kamera ist. In diesem Fall wird die Halbleitervorrichtung in mehrere Einheitsbereiche unterteilt und abgebildet. Auf den Einheitsbereich 16 wird auch als FOV verwiesen. In der vorliegenden Ausführungsform entspricht ein Bereich, wo 13 Einheitszellen 10 in einer x-Richtung angeordnet und neun Einheitszellen 10 in einer y-Richtung angeordnet sind, einem Einheitsbereich 16. Der Einheitsbereich 16 enthält 116 effektive Zellen 11 und eine ineffektive Zelle 12. Die ineffektive Zelle 12 ist beim Zentrum des Einheitsbereichs 16 angeordnet.
  • Die Halbleitervorrichtung 100 ist in mehrere Einheitsbereiche 16 unterteilt. Die jeweiligen Einheitsbereiche 16 haben den gleichen Aufbau. Daher hat die Halbleitervorrichtung 100 ein planares Layout, in welchem die effektive Zelle 11 und die ineffektive Zelle 12 periodisch angeordnet sind. Der Einheitsbereich 16 hat eine Breite von 500 µm bis 5000 µm in der x-Richtung und der y-Richtung. Dementsprechend sind die ineffektiven Zellen 12 in Intervallen von 500 µm bis 5000 µm angeordnet.
  • Der Einheitsbereich 16 weist eine Justier- bzw. Ausrichtungsstruktur 14 auf. Die Ausrichtungsstruktur 14 dient in einer Inspektion des Aussehens als eine Referenzposition. Die Ausrichtungsstruktur 14 ist aus vier Einheitszellen 10, die eine ineffektive Zelle 12 enthalten, gebildet. Die Ausrichtungsstruktur 14 ist quadratisch und enthält an einem unteren rechten Teil die ineffektive Zelle 12.
  • 3 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß der ersten Ausführungsform. Der Einheitsbereich 16 weist einen ersten Bereich 101 und einen zweiten Bereich 102 auf. Der erste Bereich 101 ist ein Bereich, wo die effektive Zelle 11 ausgebildet ist. Der zweite Bereich 102 ist ein Bereich, wo die ineffektive Zelle 12 ausgebildet ist. Die Halbleitervorrichtung 100 enthält ein Substrat 201. Das Substrat 201 ist aus Siliziumcarbid gebildet. In der vorliegenden Ausführungsform wird Siliziumcarbid mit einem 4H-Polytyp genutzt. Das Substrat 201 ist von einem n-Typ und hat einen geringen Widerstand. Darüber hinaus ist die obere Oberfläche des Substrats 201 um 4° aus einer (0001)-Ebene geneigt. Eine aus Siliziumcarbid vom n-Typ gebildete Driftschicht 202 ist auf der oberen Oberfläche des Substrats 201 vorgesehen.
  • In dem ersten Bereich 101 ist auf der oberen Oberflächenseite der Driftschicht 202 eine Wanne 203 vom p-Typ vorgesehen. Die Wanne 203 enthält Aluminium als Verunreinigungen bzw. Störstellen vom p-Typ. Darüber hinaus ist auf der oberen Oberflächenseite der Wanne 203 eine Source 204 vom n-Typ vorgesehen. Eine Source 204 enthält Stickstoff als Störstellen vom n-Typ. Die Source 204 ist in der Wanne 203 so vorgesehen, dass sie flacher als die Wanne 203 ist.
  • Ein Wannenkontaktbereich 205 ist beim zentralen Teil der Source 204 auf der oberen Oberflächenseite der Wanne 203 vorgesehen. Der Wannenkontaktbereich 205 enthält Aluminium als Störstellen vom p-Typ. Die Wanne 203 und der Wannenkontaktbereich 205 sind miteinander kurzgeschlossen. Außerdem ist der Wannenkontaktbereich 205 so vorgesehen, dass er flacher als die Source 204 ist. Das Substrat 201, die Driftschicht 202, die Wanne 203, die Source 204 und der Wannenkontaktbereich 205 bilden eine Halbleiterschicht 212.
  • Darüber hinaus ist auf der oberen Oberfläche der Driftschicht 202 ein Gate-Isolierfilm 206 vorgesehen. Der Gate-Isolierfilm 206 ist aus Siliziumoxid gebildet. Eine Gateelektrode 207 ist auf dem Gate-Isolierfilm 206 über die benachbarten ersten Bereiche 101 vorgesehen. Ein Zwischenschicht-Isolierfilm 208 ist auf der Gateelektrode 207 vorgesehen. In dem Gate-Isolierfilm 206 und dem Zwischenschicht-Isolierfilm 208 ist eine Öffnung 211 zum Freilegen der Source 204 und des Wannenkontaktbereichs 205 dort hindurch vorgesehen.
  • Eine Sourceelektrode 209 ist auf dem Zwischenschicht-Isolierfilm 208 in die Öffnung 211 gefüllt vorgesehen. Die Sourceelektrode 209 ist bei der Öffnung 211 in Kontakt mit der Source 204 und dem Wannenkontaktbereich 205. Eine Drainelektrode 210 ist auf der rückwärtigen Oberfläche des Substrats 201 vorgesehen. Von der obigen Konfiguration wird ein MOSFET als eine effektive Zelle 11 im ersten Bereich 101 gebildet. Die effektive Zelle 11 ist eine Zelle, durch welche ein Hauptstrom in der Halbleiterschicht 212 fließt. Überdies ist die effektive Zelle 11 eine Zelle, die darin einen Kanal bildet und geschaltet werden kann. Auf der anderen Seite ist in der ineffektiven Zelle 12 die Halbleiterschicht 212 mit dem Gate-Isolierfilm 206 bedeckt. Daher wird in der ineffektiven Zelle 12 kein Kanal ausgebildet.
  • Als Nächstes wird ein Verfahren zum Herstellen der Halbleitervorrichtung 100 beschrieben. 4 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt. Zunächst wird die Driftschrift 202 auf das Substrat 201 epitaktisch aufgewachsen. Die Driftschicht 202 wird mittels eines CVD-(chemischen Gasphasenabscheidungs-)Verfahrens gebildet. Überdies enthält die Driftschicht 202 Störstellen vom n-Typ mit einer Konzentration von 1×1015 bis 1×1017cm-3. Die Dicke der Driftschicht 202 reicht vom 5 bis 100 µm. Wie oben beschrieben wurde, ist die obere Oberfläche des Substrats 201 um 4° aus einer (0001)-Ebene geneigt. Daher kann die Driftschicht 202 mit wenigen Kristalldefekten gebildet werden.
  • Als Nächstes wird auf der Driftschicht 202 eine erste Implantationsmaske 51 ausgebildet. Danach wird in der ersten Implantationsmaske 51 eine erste Öffnung 151 gebildet. Die erste Öffnung 151 wird unter Verwendung eines Fotoresist gebildet. Die erste Öffnung 151 wird auf jedem der ersten Bereiche 101 gebildet. Ferner legt die erste Öffnung 151 die Driftschicht 202 frei. Der zweite Bereich 102 wird mit der ersten Implantationsmaske 51 bedeckt gehalten . Die erste Implantationsmaske 51 ist hier eine isolierende Schicht. Auf den Schritt zum Ausbilden der ersten Öffnung 151 in der ersten Implantationsmaske 51 wird des Weiteren als ein erster Öffnungsschritt verwiesen.
  • Als Nächstes werden von der ersten Öffnung 151 aus Aluminiumionen als Störstellen vom p-Typ in die Driftschicht 202 implantiert. Zu dieser Zeit wird die Implantationstiefe der Aluminiumionen im Bereich von 0,5 bis 3 µm eingestellt, was die Dicke der Driftschicht 202 nicht übersteigt. Die Störstellenkonzentration des in Form von Ionen implantierten Aluminiums wird im Bereich von 1×1017 bis 1×1019cm-3 eingestellt, was höher als die Störstellenkonzentration vom n-Typ der Driftschicht 202 ist. Aus dem obigen Schritt werden Wannen 203 gebildet.
  • Als Nächstes wird ein Schritt zur Inspektion des Aussehens ausgeführt. 5 ist eine Draufsicht von 4. Die erste Öffnung 151 ist in der ersten Implantationsmaske 51 auf dem ersten Bereich 101 vorgesehen. Daher ist im ersten Bereich 101 die Wanne 203 freigelegt. Auf der anderen Seite ist der zweite Bereich 102 mit der ersten Implantationsmaske 51 bedeckt. Dementsprechend haben der erste Bereich 101 und der zweite Bereich 102 verschiedene Aussehen. Deshalb kann als eine Ausrichtungsstruktur 71 ein den zweiten Bereich 102 enthaltender Bereich genutzt werden. Die Ausrichtungsstruktur 71 besteht aus drei ersten Bereichen 101 und einem zweiten Bereich 102. Die Ausrichtungsstruktur 71 ist quadratisch, und deren unterer rechter Teil ist der zweite Bereich 102.
  • Im Schritt zur Inspektion des Aussehens wird der Wafer 110 zuerst auf einen Tisch der Vorrichtung zur Inspektion des Aussehens gelegt. Danach bildet eine an der Vorrichtung zur Inspektion des Aussehens eingerichtete Kamera die globalen Ausrichtungsmarken 111 ab und detektiert sie. Basierend auf diesem Ergebnis führt die Vorrichtung zur Inspektion des Aussehens eine Positionskorrektur auf dem Wafer 110 durch. Als Nächstes werden die auf dem Wafer 110 ausgebildeten Halbleitervorrichtungen 100 durch die an der Vorrichtung zur Inspektion des Aussehens eingerichtete Kamera sukzessiv abgebildet.
  • Die Halbleitervorrichtung 100 wird abgebildet, während sie in mehrere FOVs unterteilt ist. Das FOV entspricht hier dem Einheitsbereich 16. In einem Bewegungsmechanismus der Vorrichtung zur Inspektion des Aussehens kann ein Fehler von 0,1 µm bis mehrere zehn µm auftreten. Daher kann, wenn ein Chip abgebildet wird, während er in mehrere FOVs unterteilt ist, eine Stelle, welche durch die Kamera nicht abgebildet werden kann, im Chip auftreten. Um dies zu verhindern, wird ein Bereich, wo die Gesichtsfelder der Kamera einander überlappen, im Bereich von 0,1 µm bis mehrere zehn µm eingestellt. Dementsprechend wird während einer Abbildung ein Bereich, der um 0,1 µm bis mehrere zehn µm breiter als der Einheitsbereich 16 ist, abgebildet. Aus dem obigen Schritt wird ein aufgenommenes Bild erhalten.
  • Als Nächstes wird eine Ausrichtung im FOV durchgeführt. Berücksichtigt man einen Fehler der Abbildungsposition, enthält ein aufgenommenes Bild ein Bild, dessen Umfang breiter als ein für eine Inspektion verwendeter Bereich ist. In der Ausrichtung im FOV wird ein Inspektionsbild basierend auf der Position der Ausrichtungsstruktur 71 aus dem aufgenommenen Bild ausgeschnitten. Das Inspektionsbild ist ein Bild eines für eine Inspektion genutzten Bereichs. Als Nächstes wird das Inspektionsbild mit einem Referenzbild verglichen, um einen Defekt zu detektieren. Das Referenzbild ist hier ein Bild eines Einheitsbereichs 16 in einem Zustand ohne Defekt. Ein Teil in dem Inspektionsbild, der vom Referenzbild verschieden ist, wird als Defekt detektiert.
  • In dem Schritt zur Inspektion des Aussehens werden aus dem Inspektionsbild im Herstellungsprozess auftretende Prozessdefekte detektiert. Die Prozessdefekte sind zum Beispiel eine Abnormalität in der Muster- bzw. Strukturform, eines Anhaftung eines Fremdstoffs, ein Kratzer und eine Absplitterung. Des Weiteren enthält in der vorliegenden Ausführungsform die Halbleiterschicht 212 Siliziumcarbid, was ein Halbleiter mit breiter Bandlücke ist. Daher wird bei der Inspektion des Aussehens das Vorhandensein oder Fehlen von Kristalldefekten des Halbleiters mit breiter Bandlücke ebenfalls detektiert. Größen von etwa mehreren µm kommen als die Größen der Prozessdefekte und der Kristalldefekte vor. Daher wird die Vergrößerung einer Objektivlinse der Kamera so eingestellt, dass Defekte von mehreren µm oder weniger detektiert werden können. Man beachte, dass der Schritt zur Inspektion des Aussehens durchgeführt werden kann, bevor eine lonenimplantation von der ersten Öffnung 151 aus durchgeführt wird. Danach wird die erste Implantationsmaske 51 entfernt.
  • Als Nächstes wird, wie in 6 gezeigt ist, auf der Driftschicht 202 eine zweite Implantationsmaske 52 gebildet. In der zweiten Implantationsmaske 52 wird als nächstes eine erste Öffnung 152 ausgebildet. Die erste Öffnung 152 wird auf jedem der ersten Bereiche 101 gebildet. Überdies wird die erste Öffnung 152 innerhalb jeder der Wannen 203 gebildet, um die Wanne 203 freizulegen. Außerdem wird die erste Öffnung 152 gebildet, während die zweite Implantationsmaske 52 bei dem zentralen Teil der Wanne 203 belassen wird. Darüber wird der zweite Bereich 102 mit der zweiten Implantationsmaske 52 bedeckt gehalten. Die zweite Implantationsmaske 52 ist hier eine isolierende Schicht. Auf den Schritt zum Ausbilden der ersten Öffnung 152 in der zweiten Implantationsmaske 52 wird als der erste Öffnungsschritt verwiesen.
  • Als Nächstes werden Stickstoffionen als Störstellen vom n-Typ von der ersten Öffnung 152 aus in die Wanne 203 implantiert. Zu dieser Zeit werden Stickstoffionen verglichen mit der Wanne 203 flacher implantiert. Außerdem wird die Störstellenkonzentration von in Form von Ionen implantiertem Stickstoff im Bereich von 1×1018 bis 1×1021 cm-3 eingestellt, was höher als die Störstellenkonzentration vom p-Typ der Wanne 203 ist. Aus dem obigen Schritt wird die Source 204 gebildet.
  • Als Nächstes wird der Schritt zur Inspektion des Aussehens ausgeführt. 7 ist eine Draufsicht von 6. Die erste Öffnung 152 ist in der zweiten Implantationsmaske 52 auf dem ersten Bereich 101 vorgesehen. Daher ist im ersten Bereich 101 die Source 204 freigelegt. Auf der anderen Seite ist der zweite Bereich 102 mit der zweiten Implantationsmaske 52 bedeckt. Dementsprechend weisen der erste Bereich 101 und der zweite Bereich 102 verschiedene Aussehen auf.
  • Daher kann ein den zweiten Bereich 102 enthaltender Bereich als eine Ausrichtungsstruktur 72 genutzt werden. Die Prozedur des Schritts zur Inspektion des Aussehens ist die Gleiche wie die unter Bezugnahme auf 5 beschriebene Prozedur, außer dass die Ausrichtungsstruktur 71 durch die Ausrichtungsstruktur 72 ersetzt ist. Man beachte, dass der Schritt zur Inspektion des Aussehens durchgeführt werden kann, bevor die lonenimplantation von der ersten Öffnung 152 aus ausgeführt wird. Die zweite Implantationsmaske 52 wird dann entfernt.
  • Wie in 8 gezeigt ist, wird als Nächstes eine dritte Implantationsmaske 53 auf der Driftschicht 202 gebildet. Eine erste Öffnung 153 wird danach in der dritten Implantationsmaske 53 ausgebildet. Die erste Öffnung 153 wird unter Verwendung eines Fotoresist gebildet. Die erste Öffnung 153 wird auf jedem der ersten Bereiche 101 gebildet. Außerdem ist die erste Öffnung 153 beim zentralen Teil der Wanne 203 von der Source 204 umgeben und so ausgebildet, dass sie einen Bereich freilegt, wo Stickstoffionen nicht implantiert sind. Außerdem wird der zweite Bereich 102 mit der dritten Implantationsmaske 53 bedeckt gehalten. Die dritte Implantationsmaske 53 ist hier eine isolierende Schicht. Auf den Schritt zum Ausbilden der ersten Öffnung 153 in der dritten Implantationsmaske 53 wird als der erste Öffnungsschritt verwiesen.
  • Als Nächstes werden von der ersten Öffnung 153 aus Aluminiumionen als Störstellen vom p-Typ in die Wanne 203 implantiert. Zu dieser Zeit wird die Störstellenkonzentration des in Form von Ionen implantierten Aluminiums höher als die Störstellenkonzentration vom p-Typ der Wanne 203 eingestellt. Aus dem obigen Schritt wird der Wannenkontaktbereich 205 gebildet. Überdies ist es vorzuziehen, dass das Substrat 201 auf 150°C oder mehr erhitzt und einer lonenimplantation unterzogen wird, wodurch der Widerstand des Wannenkontaktbereichs 205 reduziert werden kann.
  • Als Nächstes wird der Schritt zur Inspektion des Aussehens ausgeführt. 9 ist eine Draufsicht von 8. Die erste Öffnung 153 ist in der dritten Implantationsmaske 53 auf dem ersten Bereich 101 vorgesehen. Daher ist der Wannenkontaktbereich 205 im ersten Bereich 101 freigelegt. Auf der anderen Seite ist der zweite Bereich 102 mit der dritten Implantationsmaske 53 bedeckt. Dementsprechend weisen der erste Bereich 101 und der zweite Bereich 102 verschiedene Aussehen auf.
  • Ein den zweiten Bereich 102 enthaltender Bereich kann dementsprechend als eine Ausrichtungsstruktur 73 genutzt werden. Die Prozedur des Schritts zur Inspektion des Aussehens ist die Gleiche wie die unter Bezugnahme auf 5 beschriebene Prozedur, außer dass die Ausrichtungsstruktur 71 durch die Ausrichtungsstruktur 73 ersetzt ist. Man beachte, dass der Schritt zur Inspektion des Aussehens durchgeführt werden kann, bevor die lonenimplantation von der ersten Öffnung 153 aus durchgeführt wird. Danach wird die dritte Implantationsmaske 53 entfernt.
  • Als Nächstes wird unter Verwendung einer Wärmebehandlungseinrichtung ein Ausheilen in einer Inertgasatmosphäre wie etwa Argongas durchgeführt. Das Ausheilen wird bei 1300°C bis 1900°C für 30 Sekunden bis 1 Stunde durchgeführt. Stickstoff und Aluminium, die in Form von Ionen implantiert wurden, werden durch das Ausheilen aktiviert. Als Nächstes wird die Oberfläche der Driftschicht 202, auf der die Wannen 203, die Sources 204 und die Wannenkontaktbereiche 205 ausgebildet sind, thermisch oxidiert. Aus dem obigen Schritt wird ein in 10 dargestellter Gate-Isolierfilm 206 gebildet. Die Dicke des Gate-Isolierfilms 206 kann geeignet eingestellt werden.
  • Als Nächstes wird auf dem Gate-Isolierfilm 206 eine Gateelektrode 207 gebildet. Die Gateelektrode 207 ist ein polykristalliner Siliziumfilm mit Leitfähigkeit. Die Gateelektrode 207 wird mittels eines CVD-Verfahrens unter niedrigem Druck gebildet. Danach wird auf der Gateelektrode 207 eine Gateelektrodenmaske 54 ausgebildet. Eine erste Öffnung 154 wird dann in der Gateelektrodenmaske 54 gebildet. Die erste Öffnung 154 wird unter Verwendung eines Fotoresist ausgebildet. Die erste Öffnung 154 wird auf jedem der ersten Bereiche 101 gebildet. Zudem wird innerhalb eines Bereichs, wo die Source 204 ausgebildet ist, die erste Öffnung 154 geschaffen. Darüber hinaus wird der zweite Bereich 102 mit der Gateelektrodenmaske 54 bedeckt gehalten. Die Gateelektrodenmaske 54 ist hier eine isolierende Schicht. Auf den Schritt zum Ausbilden der ersten Öffnung 154 in der Gateelektrodenmaske 54 wird als der erste Öffnungsschritt verwiesen.
  • Als Nächstes wird die Gateelektrode 207 geätzt, indem die Gateelektrodenmaske 54 als Ätzmaske genutzt wird. Aus dem obigen Schritt wird die Gateelektrode 207 strukturiert. Die Gateelektrode 207 wird auf dem Gate-Isolierfilm 206 über die benachbarten ersten Bereiche 101 ausgebildet. Darüber hinaus wird der Gate-Isolierfilm 206 an einem oberen Teil jeder Source 204 freigelegt.
  • Als Nächstes wird der Schritt zur Inspektion des Aussehens ausgeführt. 11 ist eine Draufsicht von 10. Die erste Öffnung 154 ist in der Gateelektrodenmaske 54 auf dem ersten Bereich 101 vorgesehen. Daher ist der Gate-Isolierfilm 206 im ersten Bereich 101 freigelegt. Auf der anderen Seite ist der zweite Bereich 102 mit der Gateelektrodenmaske 54 bedeckt. Dementsprechend weisen der erste Bereich 101 und der zweite Bereich 102 verschiedene Aussehen auf.
  • Ein den zweiten Bereich 102 enthaltender Bereich kann deshalb als eine Ausrichtungsstruktur 74 genutzt werden. Die Prozedur des Schritts zur Inspektion des Aussehens ist die Gleiche wie die unter Bezugnahme auf 5 beschriebene Prozedur, außer dass die Ausrichtungsstruktur 71 durch die Ausrichtungsstruktur 74 ersetzt ist. Man beachte, dass der Schritt zur Inspektion des Aussehens durchgeführt werden kann, bevor die Gateelektrode 207 geätzt wird. Die Gateelektrodenmaske 54 wird dann entfernt.
  • Als Nächstes wird, wie in 12 dargestellt ist, der Zwischenschicht-Isolierfilm 208 ausgebildet, um den Gate-Isolierfilm 206 und die Gateelektrode 207 zu bedecken. Der Zwischenschicht-Isolierfilm 208 ist ein Oxidfilm. Der Zwischenschicht-Isolierfilm 208 wird mittels eines CVD-Verfahrens gebildet. Danach wird auf dem Zwischenschicht-Isolierfilm 208 eine Zwischenschicht-Isolierfilmmaske 55 gebildet. In der Zwischenschicht-Isolierfilmmaske 55 wird dann eine erste Öffnung 155 ausgebildet. Die erste Öffnung 155 wird unter Verwendung eines Fotoresist gebildet. Die erste Öffnung 155 wird auf jedem der ersten Bereiche 101 ausgebildet. Außerdem wird bei dem oberen Teil der Source 204 die erste Öffnung 155 innerhalb eines Bereichs gebildet, wo die Gateelektrode 207 ausgebildet ist. Der zweite Bereich 102 wird außerdem mit der Gateelektrodenmaske 54 bedeckt gehalten. Die Zwischenschicht-Isolierfilmmaske 55 ist hier eine isolierende Schicht. Auf den Schritt zum Ausbilden der ersten Öffnung 155 in der Zwischenschicht-Isolierfilmmaske 55 wird als der erste Öffnungsschritt verwiesen.
  • Als Nächstes werden der Gate-Isolierfilm 206 und der Zwischenschicht-Isolierfilm 208 unter Verwendung der Zwischenschicht-Isolierfilmmaske 55 als Ätzmaske geätzt. Als Folge wird in jedem der ersten Bereiche 101 die Öffnung 211 in dem Gate-Isolierfilm 206 und dem Zwischenschicht-Isolierfilm 208 geschaffen. Die Öffnung 211 legt die Source 204 und den Wannenkontaktbereich 205 frei. Zudem wird die Gateelektrode 207 mit dem Zwischenschicht-Isolierfilm 208 bedeckt gehalten. Darüber hinaus wird im zweiten Bereich 102 die Halbleiterschicht 212 mit dem Gate-Isolierfilm 206 bedeckt gehalten.
  • Als Nächstes wird der Schritt zur Inspektion des Aussehens ausgeführt. 13 ist eine Draufsicht von 12. Die erste Öffnung 155 ist in der Zwischenschicht-Isolierfilmmaske 55 auf dem ersten Bereich 101 vorgesehen. Darüber hinaus sind im ersten Bereich 101 die Source 204 und der Wannenkontaktbereich 205 durch die Öffnung 211 freigelegt. Auf der anderen Seite ist der zweite Bereich 102 mit der Zwischenschicht-Isolierfilmmaske 55 bedeckt. Dementsprechend weisen der erste Bereich 101 und der zweite Bereich 102 verschiedene Aussehen auf.
  • Daher kann ein den zweiten Bereich 102 enthaltender Bereich als eine Ausrichtungsstruktur 75 genutzt werden. Die Prozedur des Schritts zur Inspektion des Aussehens ist die Gleiche wie die unter Bezugnahme auf 5 beschriebene Prozedur, außer dass die Ausrichtungsstruktur 71 durch die Ausrichtungsstruktur 75 ersetzt ist. Man beachte, dass der Schritt zur Inspektion des Aussehens ausgeführt werden kann, bevor der Gate-Isolierfilm 206 und der Zwischenschicht-Isolierfilm 208 geätzt werden. Dann wird die Zwischenschicht-Isolierfilmmaske 55 entfernt.
  • Als Nächstes wird, wie in 14 gezeigt ist, auf dem Zwischenschicht-Isolierfilm 208 die Sourceelektrode 209 gebildet. Die Sourceelektrode 209 füllt die Öffnung 211. Zu diesem Zeitpunkt spiegelt sich die Form der Öffnung 211 an der oberen Oberfläche der Sourceelektrode 209 wider. Deshalb wird eine konkave Form 56 beim oberen Teil der Öffnung 211 ausgebildet. Darüber hinaus ist in der Öffnung 211 die Sourceelektrode 209 mit der Source 204 und dem Wannenkontaktbereich 205 in Kontakt.
  • Als Nächstes wird der Schritt zur Inspektion des Aussehens ausgeführt. 15 ist eine Draufsicht von 14. Im ersten Bereich 101 ist auf der oberen Oberfläche der Sourceelektrode 209 die konkave Form 56 ausgebildet. Auf der anderen Seite ist die obere Oberfläche der Sourceelektrode 209 im zweiten Bereich 102 eben. Dementsprechend weisen der erste Bereich 101 und der zweite Bereich 102 verschiedene Aussehen auf. Ein den zweiten Bereich 102 enthaltender Bereich kann daher als eine Ausrichtungsstruktur 76 genutzt werden. Die Prozedur des Schritts zur Inspektion des Aussehens ist die Gleiche wie die unter Bezugnahme auf 5 beschriebene Prozedur, außer dass die Ausrichtungsstruktur 71 durch die Ausrichtungsstruktur 76 ersetzt ist.
  • Als Nächstes wird auf der rückwärtigen Oberfläche des Substrats 201 die Drainelektrode 210 ausgebildet. Eine Aluminiumlegierung kann als Material für die Sourceelektrode 209 und die Drainelektrode 210 genutzt werden. Aus den obigen Schritten wird die in 3 gezeigte Halbleitervorrichtung 100 vervollständigt.
  • In der vorliegenden Ausführungsform ist in jedem Einheitsbereich 16 ein zweiter Bereich 102 angeordnet. Der zweite Bereich 102 ist so ausgebildet, dass er im Herstellungsprozess ein vom ersten Bereich 101 verschiedenes Aussehen aufweist. Daher kann in jedem Einheitsbereich 16 der zweite Bereich 102 vom ersten Bereich 101 unterschieden werden. Demgemäß kann der zweite Bereich 102 als eine Ausrichtungsstruktur genutzt werden. In der vorliegenden Ausführungsform ist jeder Einheitsbereich 16 mit einer charakteristischen Ausrichtungsstruktur versehen, Daher kann eine genaue Ausrichtung im FOV durchgeführt werden. Als Ergebnis kann ein Inspektionsbild an einer genauen Position erhalten werden. Defekte können deshalb genau detektiert werden, und eine genaue Inspektion des Aussehens kann durchgeführt werden.
  • Ferner ist es in der vorliegenden Ausführungsform möglich, das Inspektionsbild aus dem aufgenommenen Bild genau auszuschneiden. Daher kann der Bereich, wo die Gesichtsfelder der Kamera zum Aufnehmen eines Chips einander überlappen, reduziert werden. Dementsprechend kann die Anzahl von FOVs reduziert werden. Eine Einstellung der Vorrichtung zur Inspektion des Aussehens wird daher erleichtert. Die Inspektionszeit kann ebenfalls verkürzt werden.
  • Im Verfahren zum Herstellen der Halbleitervorrichtung 100 gemäß der vorliegenden Ausführungsform sind überdies die Aussehen des ersten Bereichs 101 und des zweiten Bereichs 102 in jedem, in 4 bis 15 gezeigten Schritt voneinander verschieden. Daher kann der Schritt zur Inspektion des Aussehens nach jedem der Schritte ausgeführt werden, während der den zweiten Bereich 102 enthaltende Bereich als die Ausrichtungsstrukturen 71 bis 76 festgelegt wird. Koordinaten im Wafer von Defekten und die Anzahl detektierter Defekte werden im Schritt zur Inspektion des Aussehens erhalten. Demgemäß können in der vorliegenden Ausführungsform die Koordinaten im Wafer und die Anzahl detektierter Defekte in den jeweiligen Schritten zur Inspektion des Aussehens miteinander zusammengetragen werden. Als Folge ist es möglich, zu wissen, welcher Herstellungsschritt Defekte hervorruft und wie viele Defekte auftreten. Indem man die Ausrichtung im FOV durchführt, können überdies Positionsfehler von Defekten reduziert werden, so dass die Positionen und die Anzahl von Defekten, die in jedem Herstellungsschritt hervorgerufen werden, genau zusammengetragen werden können.
  • In der vorliegenden Ausführungsform ist überdies die Halbleiterschicht 212 aus Siliziumcarbid geschaffen, das ein Halbleiter mit breiter Bandlücke ist. Daher können in dem Schritt zur Inspektion des Aussehens Kristalldefekte der Halbleiterschicht 212 zusätzlich zu Prozessdefekten detektiert werden. Prozessdefekte und Kristalldefekte kommen in Defekten, die im Schritt zur Inspektion des Aussehens detektiert werden, gemeinsam vor. In der vorliegenden Ausführungsform wird hier der Schritt zur Inspektion des Aussehens nach jedem Herstellungsschritt ausgeführt. Durch Zusammentragen der Ergebnisse der jeweiligen Schritte zur Inspektion des Aussehens ist es möglich, die Kristalldefekte von den detektierten Defekten zu subtrahieren. Dementsprechend können die Prozessdefekte und die Kristalldefekte identifiziert werden.
  • Darüber hinaus gibt es einen Fall, in dem veranlasst wird, dass ein Elektronenmikroskop eine Positionsinformation eines durch eine Inspektion des Aussehens detektierten Defekts abliest, und die Form des Defekts mit dem Elektronenmikroskop beobachtet wird. Zu diesem Zeitpunkt gibt es, wenn ein Fehler in der Position des Defekts vorliegt, einen Fall, in dem der Defekt mit dem Elektronenmikroskop nicht gefunden werden kann. Auf der anderen Seite kann in der vorliegenden Ausführungsform der Positionsfehler des detektierten Defekts reduziert werden. Daher werden, wenn Defekte unter Verwendung des Elektronenmikroskops beobachtet werden, die Defekte leichter gefunden.
  • Wenn zweite Bereiche 102 in mehreren Bereichen jedes FOV vorgesehen sind, kann es des Weiteren schwierig sein, einen als Ausrichtungsstruktur verwendeten zweiten Bereich 102 zu identifizieren. Außerdem nimmt auch ein Hauptstrom bei einer EIN-Operation ab. Daher ist es vorzuziehen, dass die Anzahl der in jedem FOV vorzusehenden zweiten Bereiche 102 gering ist. In der vorliegenden Ausführungsform wird angenommen, dass für jedes FOV ein zweiter Bereich 102 vorgesehen ist. Demgemäß enthält die Halbleitervorrichtung 100 eine ineffektive Zelle 12 pro Einheitsbereich 16.
  • Wenn der zweite Bereich 102 in der Nähe eines Endteils jedes FOV vorgesehen ist, kann ferner der zweite Bereich 102 zur Zeit einer Abbildung nicht in einem aufgenommenen Bild erscheinen. Um dies zu verhindern, ist es wünschenswert, dass der zweite Bereich 102 bei dem zentralen Teil jedes FOV angeordnet ist. Betrachtet man die Größe des FOV der Vorrichtung zur Inspektion des Aussehens, sind die zweiten Bereiche 102 in Intervallen von 500 µm bis 5000 µm angeordnet. Daher hat der Einheitsbereich 16 eine Breite von 500 µm bis 5000 µm.
  • Die Halbleitervorrichtung 100 gemäß der vorliegenden Ausführungsform ist mit neun Einheitsbereichen 16 versehen. Die Anzahl der Einheitsbereiche 16, die in der Halbleitervorrichtung 100 eingerichtet werden, ist nicht auf die obige Zahl beschränkt. Überdies wird in der vorliegenden Ausführungsform der Schritt zur Inspektion des Aussehens sechsmal ausgeführt. Auf der anderen Seite kann die Anzahl von Malen, in denen der Schritt zur Inspektion des Aussehens ausgeführt wird, nach Bedarf erhöht oder verringert werden. Beispielsweise kann der Schritt zur Inspektion des Aussehens sowohl vor als auch nach der lonenimplantation festgelegt werden. Überdies kann der Schritt zur Inspektion des Aussehens in einem Zustand ausgeführt werden, in dem die Halbleitervorrichtung 100 komplettiert ist. In diesem Fall wird die Ausrichtung im FOV unter Verwendung der in 2 gezeigten Ausrichtungsstruktur 14 durchgeführt.
  • In der vorliegenden Ausführungsform ist die Halbleiterschicht 212 aus Siliziumcarbid geschaffen. Die Halbleiterschicht 212 kann hier jedes beliebige Material sein, insofern die Halbleiterschicht 212 ein Halbleiter mit breiter Bandlücke ist. Die Halbleiterschicht 212 kann aus beispielsweise einem Material auf Galliumnitridbasis oder Diamant geschaffen sein. Außerdem kann die Kombination von in der Halbleiterschicht 212 enthaltenen Schichten vom n-Typ und p-Typ vertauscht werden. In der vorliegenden Ausführungsform wird überdies angenommen, dass die effektive Zelle 11 ein vertikaler MOSFET ist; sie kann aber andere Elemente als der vertikale MOSFET sein. Die effektive Zelle 11 kann jedes beliebige Element sein, insofern ein Kanal im Element ausgebildet wird; zum Beispiel kann ein IGBT verwendet werden.
  • 16 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer ersten Modifikation der ersten Ausführungsform. Die Halbleitervorrichtung 100 gemäß der ersten Ausführungsform enthält in jedem Einheitsbereich 16 eine ineffektive Zelle 12. Auf der anderen Seite enthält eine Halbleitervorrichtung 300 gemäß der ersten Modifikation in jedem Einheitsbereich 16 mehrere benachbarte ineffektive Zellen 12. In der Halbleitervorrichtung 300 sind in einem zweiten Bereich 102 mehrere benachbarte ineffektive Zellen 12 ausgebildet.
  • In der Halbleitervorrichtung 300 enthält jeder Einheitsbereich 16 vier ineffektive Zellen 12. Die vier ineffektiven Zellen 12 sind so benachbart angeordnet, dass sie ein Quadrat bilden. In der Halbleitervorrichtung 300 enthält eine Ausrichtungsstruktur 314 neun Einheitszellen 10. Außerdem ist die Ausrichtungsstruktur 314 quadratisch und enthält die ineffektiven Zellen 12 an ihrem unteren rechten Teil. In der Halbleitervorrichtung 300 ist jeder Einheitsbereich 16 mit vier ineffektiven Zellen 12 versehen. Auf der anderen Seite kann die Anzahl von im Einheitsbereich 16 enthaltenen ineffektiven Zellen 12 jede beliebige andere Zahl als die obige Zahl sein. In der Halbleitervorrichtung 300 sind darüber hinaus die vier ineffektiven Zellen 12 so angeordnet, dass sie ein Quadrat bilden. Die Anordnungsart der ineffektiven Zellen 12 kann irgendeine andere Anordnungsart als die obige Anordnungsart sein, insofern die ineffektiven Zellen 12 benachbart angeordnet sind.
  • 17 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer zweiten Modifikation der ersten Ausführungsform. In einer Halbleitervorrichtung 400 gemäß der zweiten Modifikation sind Einheitszellen 410 in einer versetzten Anordnung auf einer x-y-Ebene angeordnet. Die Einheitszellen 410 umfassen effektive Zellen 411 und ineffektive Zellen 412. Die Halbleitervorrichtung 400 ist in mehrere Einheitsbereiche 416 unterteilt. Jeder Einheitsbereich 416 enthält mehrere effektive Zellen 411 und eine ineffektive Zelle 412. Außerdem ist die Ausrichtungsstruktur ein von einer gestrichelten Linie 414 umgebener Bereich.
  • 18 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer dritten Modifikation der ersten Ausführungsform. In einer Halbleitervorrichtung 500 gemäß der dritten Modifikation sind Einheitszellen 510 auf einer x-y-Ebene angeordnet. Die Einheitszellen 510 umfassen effektive Zellen 511 und ineffektive Zellen 512. Die Einheitszelle 510 ist hexagonal. Die Halbleitervorrichtung 500 ist in mehrere Einheitsbereiche 516 unterteilt. Jeder Einheitsbereich 516 umfasst mehrere effektive Zellen 511 und eine ineffektive Zelle 512. Zudem ist die Ausrichtungsstruktur ein von einer gestrichelten Linie 514 umgebener Bereich.
  • 19 ist eine Draufsicht einer Halbleitervorrichtung gemäß einer vierten Modifikation der ersten Ausführungsform. In einer Halbleitervorrichtung 600 gemäß dem vierten modifizierten Beispiel sind Einheitszellen 610 auf einer x-y-Ebene angeordnet. Die Einheitszellen 610 umfassen effektive Zellen 611 und ineffektive Zellen 612. Die effektive Zelle 611 hat eine Streifenform. Die ineffektive Zelle 612 ist viereckig. Die ineffektive Zelle 612 kann ein Quadrat sein. Die Halbleitervorrichtung 600 ist in mehrere Einheitsbereiche 616 unterteilt. Jeder Einheitsbereich 616 weist mehrere effektive Zellen 611 und eine ineffektive Zelle 612 auf. Außerdem ist die Ausrichtungsstruktur ein von einer gestrichelten Linie 614 umgebener Bereich.
  • Diese Modifikationen können wie jeweils anwendbar auf eine Halbleitervorrichtung und ein Verfahren zum Herstellen derselben gemäß den folgenden Ausführungsformen angewendet werden. Man beachte, dass die Halbleitervorrichtung und das Verfahren zum Herstellen derselben gemäß den folgenden Ausführungsformen in vieler Hinsicht jenen der ersten Ausführungsform ähnlich sind, und somit werden im Folgenden hauptsächlich Unterschiede zwischen der Halbleitervorrichtung und dem Verfahren zum Herstellen derselben gemäß den folgenden Ausführungsformen und jenen der ersten Ausführungsform beschrieben.
  • Zweite Ausführungsform
  • 20 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform. Eine Halbleitervorrichtung 700 gemäß der vorliegenden Ausführungsform ist die Gleiche wie die Halbleitervorrichtung 100 mit Ausnahme des Aufbaus einer ineffektiven Zelle 712. Die Halbleitervorrichtung 700 enthält ineffektive Zellen 712. Die ineffektive Zelle 712 weist eine Wanne 713 vom p-Typ in einer Halbleiterschicht 212 auf. Die Wanne 713 ist auf der oberen Oberflächenseite einer Driftschicht 202 in der ineffektiven Zelle 712 ausgebildet. Die Wanne 713 enthält Aluminium als Störstellen vom p-Typ. Die Wanne 713 hat eine Breite Wx in der x-Richtung und eine Breite Wy in der y-Richtung. Wx und Wy sind größer als die Breiten der Wanne 203 in den gleichen Richtungen.
  • Als Nächstes wird ein Verfahren zum Herstellen der Halbleitervorrichtung 700 beschrieben. Das Verfahren zum Herstellen der Halbleitervorrichtung 700 ist das Gleiche wie dasjenige der ersten Ausführungsform mit Ausnahme des Schritts zum Ausbilden der Wanne 203. 21 ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform zeigt. Im Verfahren zum Herstellen der Halbleitervorrichtung 700 wird, nachdem die Driftschicht 202 ausgebildet ist, eine erste Implantationsmaske 751 auf der Driftschicht 202 gebildet. Als Nächstes werden die erste Öffnung 151 und eine zweite Öffnung 171 in der ersten Implantationsmaske 751 gebildet. Die erste Öffnung 151 und die zweite Öffnung 171 werden unter Verwendung eines Fotoresist gebildet.
  • Die erste Öffnung 151 wird auf jedem der ersten Bereiche 101 ausgebildet. Die zweite Öffnung 171 wird auf dem zweiten Bereich 102 ausgebildet. Die zweite Öffnung 171 wird hier breiter als die erste Öffnung 151 ausgebildet. Außerdem werden die erste Öffnung 151 und die zweite Öffnung 171 so ausgebildet, dass sie die Driftschicht 202 freilegen. Die erste Implantationsmaske 751 entspricht einer isolierenden Schicht. Der Schritt zum Ausbilden der ersten Öffnung 151 und der zweiten Öffnung 171 in der ersten Implantationsmaske 751 entspricht einem zweiten Öffnungsschritt.
  • Als Nächstes werden Aluminiumionen als Störstellen vom p-Typ von der ersten Öffnung 151 und der zweiten Öffnung 171 aus in die Driftschicht 202 implantiert. Zu dieser Zeit wird die Implantationstiefe der Aluminiumionen im Bereich von 0,5 bis 3 µm eingestellt, was die Dicke der Driftschicht 202 nicht übertrifft. Die Störstellenkonzentration des in Form von Ionen implantierten Aluminiums wird im Bereich von 1×1017 bis 1×1019 cm-3 eingestellt, was höher als die Störstellenkonzentration vom n-Typ der Driftschicht 202 ist. Aus den obigen Schritten werden die Wanne 203 und die Wanne 713 gebildet.
  • Als Nächstes wird der Schritt zur Inspektion des Aussehens ausgeführt. 22 ist eine Draufsicht von 21. Die erste Öffnung 151 ist in der ersten Implantationsmaske 751 auf dem ersten Bereich 101 vorgesehen. Die zweite Öffnung 171 ist in der ersten Implantationsmaske 751 auf dem zweiten Bereich 102 vorgesehen. Eine Breite Wx in der x-Richtung der zweiten Öffnung 171 und eine Breite Wy in der y-Richtung der zweiten Öffnung 171 sind größer als die Breiten der ersten Öffnung 151 in den gleichen Richtungen. Dementsprechend weisen der erste Bereich 101 und der zweite Bereich 102 verschiedene Aussehen auf.
  • Demgemäß kann ein den zweiten Bereich 102 enthaltender Bereich als eine Ausrichtungsstruktur 771 genutzt werden. Die Prozedur des Schritts zur Inspektion des Aussehens ist die Gleiche wie die in der ersten Ausführungsform beschriebene Prozedur, außer dass die Ausrichtungsstruktur 71 durch die Ausrichtungsstruktur 771 ersetzt ist. Man beachte, dass der Schritt zur Inspektion des Aussehens ausgeführt werden kann, bevor eine lonenimplantation von der ersten Öffnung 151 und der zweiten Öffnung 171 aus durchgeführt wird. Danach wird die erste Implantationsmaske 751 entfernt.
  • In der vorliegenden Ausführungsform ist die Wanne 713 der ineffektiven Zelle 712 größer als die Wanne 203 der effektiven Zelle 11 ausgebildet ist. Daher kann ein den zweiten Bereich 102 enthaltender Bereich als die Ausrichtungsstruktur 771 genutzt werden. Wenn ein MOSFET als die effektive Zelle 11 in einem AUS-Zustand ist, kann auch eine hohe Spannung von mehreren hundert bis mehrere tausend Volt in der Drainelektrode 210 auftreten. Wenn die ineffektive Zelle keine Wanne aufweist, kann ein hohes elektrisches Feld im Gate-Isolierfilm der ineffektiven Zelle auftreten. In der vorliegenden Ausführungsform weist die ineffektive Zelle 712 die Wanne 713 auf. Das im Gate-Isolierfilm 206 auftretende elektrische Feld kann zu diesem Zeitpunkt entspannt werden. Dementsprechend kann die Zuverlässigkeit der Halbleitervorrichtung 700 gesteigert werden.
  • Dritte Ausführungsform
  • 23 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform. Die Halbleitervorrichtung 800 gemäß der vorliegenden Ausführungsform ist die Gleiche wie die Halbleitervorrichtung 100 mit Ausnahme des Aufbaus einer ineffektiven Zelle 812. Die Halbleitervorrichtung 800 enthält im Einheitsbereich 16 zwei benachbarte ineffektive Zellen 812. Die benachbarten ineffektiven Zellen 812 weisen eine Wanne 813 vom p-Typ in der Halbleiterschicht 212 auf. Die Wanne 813 ist über die beiden benachbarten ineffektiven Zellen 812 vorgesehen. Das heißt, die benachbarten ineffektiven Zellen 812 haben eine gemeinsame Wanne 813. Die Wanne 813 ist auf der oberen Oberflächenseite der Driftschicht 202 ausgebildet. Die Wanne 813 enthält Aluminium als Störstellen vom p-Typ.
  • Als Nächstes wird ein Verfahren zum Herstellen der Halbleitervorrichtung 800 beschrieben. 24 ist eine Draufsicht, die das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der dritten Ausführungsform zeigt. Das Verfahren zum Herstellen der Halbleitervorrichtung 800 ist das Gleiche wie dasjenige der ersten Ausführungsform mit Ausnahme des Schritts zum Bilden der Wanne 203. Im Verfahren zum Herstellen der Halbleitervorrichtung 800 wird, nachdem die Driftschicht 202 ausgebildet ist, eine erste Implantationsmaske 851 auf der Driftschicht 202 gebildet. Als Nächstes werden die erste Öffnung 151 und eine zweite Öffnung 181 in der ersten Implantationsmaske 851 gebildet. Die erste Öffnung 151 und die zweite Öffnung 181 werden unter Verwendung eines Fotoresist gebildet.
  • Die erste Öffnung 151 wird auf jedem der ersten Bereiche 101 ausgebildet. Die zweite Öffnung 181 wird auf dem zweiten Bereich 102 ausgebildet. In der vorliegenden Ausführungsform ist hier der zweite Bereich 102 ein Bereich, wo zwei benachbarte ineffektive Zellen 812 ausgebildet sind. Dementsprechend hat der zweite Bereich 102 eine zwei Einheitszellen entsprechende Breite. Die zweite Öffnung 181 wird auf dem zweiten Bereich 102 breiter als die erste Öffnung 151 ausgebildet ist. Außerdem werden die erste Öffnung 151 und die zweite Öffnung 181 so gebildet, dass sie die Driftschicht 202 freilegen. Die erste Implantationsmaske 851 entspricht hier einer isolierenden Schicht. Der Schritt zum Ausbilden der ersten Öffnung 151 und der zweiten Öffnung 181 in der ersten Implantationsmaske 851 entspricht dem zweiten Öffnungsschritt.
  • Als Nächstes werden in die Driftschicht 202 von der ersten Öffnung 151 und der zweiten Öffnung 181 aus Aluminiumionen als Störstellen vom p-Typ implantiert. Zu dieser Zeit wird die Implantationstiefe der Aluminiumionen im Bereich von 0,5 bis 3 µm eingestellt, was die Dicke der Driftschicht 202 nicht übertrifft. Die Störstellenkonzentration des in Form von Ionen implantierten Aluminiums wird im Bereich von 1×1017 bis 1×1019 cm-3 eingestellt, was höher als die Störstellenkonzentration vom n-Typ der Driftschicht 202 ist. Aus dem obigen Schritt werden die Wanne 203 und die Wanne 813 gebildet.
  • Als Nächstes wird der Schritt zur Inspektion des Aussehens ausgeführt. Die erste Öffnung 151 ist in der ersten Implantationsmaske 851 auf dem ersten Bereich 101 vorgesehen. Die zweite Öffnung 181 wird auf dem zweiten Bereich 102 vorgesehen. Da die zweite Öffnung 181 über den Bereich vorgesehen ist, wo die beiden ineffektiven Zellen 812 ausgebildet sind, ist die zweite Öffnung 181 breiter als die erste Öffnung 151. Dementsprechend haben der erste Bereich 101 und der zweite Bereich 102 verschiedene Aussehen.
  • Demgemäß kann ein den zweiten Bereich 102 enthaltender Bereich als eine Ausrichtungsstruktur 871 genutzt werden. Die Prozedur des Schritts zur Inspektion des Aussehens ist die Gleiche wie die in der ersten Ausführungsform beschriebene Prozedur, außer dass die Ausrichtungsstruktur 71 durch die Ausrichtungsstruktur 871 ersetzt ist. Man beachte, dass der Schritt zur Inspektion des Aussehens ausgeführt werden kann, bevor die lonenimplantation von der ersten Öffnung 151 und der zweiten Öffnung 181 aus durchgeführt wird. Danach wird die erste Implantationsmaske 851 entfernt.
  • In der vorliegenden Ausführungsform ist die Wanne 813 der ineffektiven Zelle 812 größer als die Wanne 203 der effektiven Zelle 11 ausgebildet. Deshalb kann ein den zweiten Bereich 102 enthaltender Bereich als die Ausrichtungsstruktur 871 genutzt werden. Darüber hinaus enthält die Halbleitervorrichtung 800 die Wanne 813 in der ineffektiven Zelle 812. Dementsprechend kann wie im Fall der zweiten Ausführungsform ein in dem Gate-Isolierfilm 206 auftretendes elektrisches Feld entspannt werden. Deshalb kann die Zuverlässigkeit der Halbleitervorrichtung 800 gesteigert werden. Man beachte, dass die in den obigen Ausführungsformen beschriebenen technischen Merkmale wie jeweils anwendbar kombiniert werden können.
  • Bezugszeichenliste
    • 100, 200, 300, 400, 500, 600, 700, 800
    Halbleitervorrichtung,
    101
    erster Bereich,
    102
    zweiter Bereich,
    11, 411, 511, 611
    effektive Zelle,
    12, 412, 512, 612, 712, 812
    ineffektive Zelle,
    16
    Einheitsbereich,
    71, 72, 73, 74, 75, 76, 771, 871
    Ausrichtungsstruktur,
    151, 152, 153, 154, 211
    erste Öffnung,
    171, 181
    zweite Öffnung,
    203, 713, 813
    Wanne

Claims (14)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800), umfassend: einen Herstellungsschritt zum Ausbilden einer Vielzahl von Einheitsbereichen (16), die jeweils eine Vielzahl erster Bereiche (101), die als effektive Zellen (11, 411, 511, 611) dienen, in welchen ein Hauptstrom fließt, und einen zweiten Bereich (102) aufweisen, der ein Aussehen hat, das von demjenigen der ersten Bereiche (101) verschieden ist, und als eine ineffektive Zelle (12, 412, 512, 612, 712, 812) dient, in der kein Hauptstrom fließt, und einen Schritt zur Inspektion des Aussehens, der einen Schritt zum Abbilden des Einheitsbereichs (16), um ein aufgenommenes Bild zu erhalten, einen Schritt zum Ausschneiden eines Inspektionsbildes aus dem aufgenommenen Bild basierend auf einer Position einer den zweiten Bereich (102) enthaltenden Ausrichtungsstruktur (71, 72, 73, 74, 75, 76, 771, 871) und einen Schritt zum Vergleichen des Inspektionsbildes mit einem Referenzbild einschließt.
  2. Verfahren zum Herstellen einer Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach Anspruch 1, wobei der Herstellungsschritt umfasst: einen Schritt, in dem eine isolierende Schicht auf dem Einheitsbereich (16) vorgesehen wird; und einen ersten Öffnungsschritt, in dem eine erste Öffnung (151, 152, 154, 211) in der isolierenden Schicht auf jedem der Vielzahl erster Bereiche (101) gebildet wird und ein Zustand, in dem der zweite Bereich (102) mit der isolierenden Schicht bedeckt ist, beibehalten wird.
  3. Verfahren zum Herstellen einer Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach Anspruch 1, wobei der Herstellungsschritt umfasst: einen Schritt, in dem eine isolierende Schicht auf dem Einheitsbereich (16) vorgesehen wird; und einen zweiten Öffnungsschritt, in dem eine erste Öffnung (151, 152, 154, 211) in der isolierenden Schicht auf jedem der Vielzahl erster Bereiche (101) gebildet wird und eine zweite Öffnung (171, 178), die breiter als die erste Öffnung (151, 152, 154, 211) ist, in der isolierenden Schicht auf dem zweiten Bereich (102) gebildet wird.
  4. Verfahren zum Herstellen einer Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach einem der Ansprüche 1 bis 3, wobei der zweite Bereich (102) bei einem zentralen Teil des Einheitsbereichs (16) angeordnet ist.
  5. Verfahren zum Herstellen einer Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach einem der Ansprüche 1 bis 4, wobei die Vielzahl erster Bereiche (101) und der zweite Bereich (102) Halbleiter mit breiter Bandlücke aufweisen.
  6. Verfahren zum Herstellen einer Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach Anspruch 5, wobei die Halbleiter mit breiter Bandlücke aus Siliziumcarbid, einem Material auf Galliumnitridbasis oder Diamant gebildet sind.
  7. Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800), umfassend: eine Vielzahl von Einheitsbereichen (16), die jeweils eine Vielzahl effektiver Zellen (11, 411, 511, 611), in denen ein Hauptstrom fließt, und eine Vielzahl benachbarter ineffektiver Zellen (12, 412, 512, 612, 712, 812) aufweisen, die ein Aussehen haben, das von demjenigen der effektiven Zellen (11, 411, 511, 611) verschieden ist, und in denen kein Hauptstrom fließt, wobei die Vielzahl benachbarter ineffektiver Zellen (12, 412, 512, 612, 712, 812) eine Ausrichtungsstruktur (71, 72, 73, 74, 75, 76, 771, 871) bildet.
  8. Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach Anspruch 7, wobei die ineffektiven Zellen (12, 412, 512, 612, 712, 812) eine Wanne (203, 713, 813) aufweisen.
  9. Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach Anspruch 8, wobei die Wannen (203, 713, 813) der ineffektiven Zellen (12, 412 512, 612, 712, 812) breiter als Wannen (203, 713, 813) der Vielzahl effektiver Zellen (11, 411, 511, 611) sind.
  10. Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach Anspruch 7, wobei die Vielzahl effektiver Zellen (11, 411, 511, 611) und die ineffektiven Zellen (12, 412, 512, 612, 712, 812) in einer versetzten Anordnung platziert sind.
  11. Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach Anspruch 7, wobei die Vielzahl effektiver Zellen (11, 411, 511, 611) und die ineffektiven Zellen (12, 412, 512, 612, 712, 812) hexagonal sind.
  12. Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach Anspruch 7, wobei die Vielzahl effektiver Zellen (11, 411, 511, 611) Streifenformen haben; und die ineffektiven Zellen (12, 412, 512, 612, 712, 812) viereckig sind.
  13. Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach einem der Ansprüche 7, 8, 9, 10, 11, 12, wobei die Vielzahl effektiver Zellen (11, 411, 511, 611) und die ineffektiven Zellen (12, 412, 512, 612, 712, 812) Halbleiter mit breiter Bandlücke aufweisen.
  14. Halbleitervorrichtung (100, 200, 300, 400, 500, 600, 700, 800) nach Anspruch 13, wobei die Halbleiter mit breiter Bandlücke aus Siliziumcarbid, einem Material auf Galliumnitridbasis oder Diamant gebildet sind.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130270576A1 (en) 2012-04-12 2013-10-17 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2015190826A (ja) 2014-03-28 2015-11-02 東レエンジニアリング株式会社 基板検査装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1909326A4 (de) 2005-07-26 2009-05-06 Panasonic Corp Halbleiterelement und elektrische einrichtung
JP5481030B2 (ja) * 2008-01-30 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置
US8421151B2 (en) * 2009-10-22 2013-04-16 Panasonic Corporation Semiconductor device and process for production thereof
US9006819B2 (en) * 2010-04-06 2015-04-14 Mitsubishi Electric Corporation Power semiconductor device and method for manufacturing same
JP5525421B2 (ja) * 2010-11-24 2014-06-18 株式会社日立ハイテクノロジーズ 画像撮像装置および画像撮像方法
JP2014146738A (ja) * 2013-01-30 2014-08-14 Mitsubishi Electric Corp 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130270576A1 (en) 2012-04-12 2013-10-17 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2015190826A (ja) 2014-03-28 2015-11-02 東レエンジニアリング株式会社 基板検査装置

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