DE102019106603B4 - Verfahren zum Verhindern einer Silizid-Verunreinigung während der Herstellung von Mikroprozessoren mit eingebettetem Flash-Speicher und Vorrichtung mit Speichermatrix und Monitorzelle - Google Patents

Verfahren zum Verhindern einer Silizid-Verunreinigung während der Herstellung von Mikroprozessoren mit eingebettetem Flash-Speicher und Vorrichtung mit Speichermatrix und Monitorzelle Download PDF

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Abstract

Verfahren mit den folgenden Schritten:Definieren (302) einer Mehrzahl von Chips (100) auf einem Halbleitermaterial-Wafer (200);Herstellen (304, 306), auf jedem der auf dem Halbleitermaterial-Wafer definierten Chips (100), einer jeweiligen einer Mehrzahl von Mikroprozessor-Vorrichtungen, die jeweils einen eingebetteten Speicher aufweisen; undHerstellen (308) einer Monitorzelle (210) auf dem Halbleitermaterial-Wafer (200) mit den folgenden Schritten:Herstellen (310) eines Floating-Gates (126a), eines Steuergates (121a) und entsprechender dielektrischer Schichten,Erzeugen (314) einer Öffnung (162), die durch das Steuergate (121a) der Monitorzelle verläuft und einen Teil des Floating-Gates (126a) der Monitorzelle (210) freilegt,Herstellen (316) einer Silizid-Schutzschicht (212) über Teilen des Steuergates (121a) der Monitorzelle, die durch das Erzeugen der Öffnung (162) freigelegt worden sind, undnach dem Herstellen der Silizid-Schutzschicht (212) Herstellen (318) eines Silizid-Kontaktanschlusses (124a) auf dem Teil des Floating-Gates (126a) der Monitorzelle (210), der durch das Erzeugen der Öffnung (162) freigelegt worden ist.

Description

  • Hintergrund der Erfindung
  • Flash-Speicher haben einige spezielle Vorzüge gegenüber anderen Arten von nichtflüchtigen Festspeicherstrukturen. Viele dieser Vorzüge betreffen zum Beispiel Verbesserungen bei Lese-, Schreib- und/oder Löschgeschwindigkeiten, Energieverbrauch, Kompaktheit, Kosten und dergleichen. Flash-Speicher werden normalerweise in Speichervorrichtungen mit hoher Datendichte verwendet, die zur Verwendung mit Kameras, Mobiltelefonen, Audio-Recordern, tragbaren USB-Datenspeichervorrichtungen, die oft als USB-Sticks bezeichnet werden, und dergleichen konfiguriert sind. Typischerweise wird bei diesen Anwendungen ein Flash-Speicher auf einem zugehörigen Mikrochip hergestellt, der dann entweder gemeinsam in nur einem Package oder in getrennten Packages, die zum elektrischen Verbinden konfiguriert sind, mit einem oder mehreren anderen Chips verbunden wird, die entsprechende Prozessor-Schaltkreise enthalten.
  • Prozessoren mit eingebetteten Flash-Speichern sind eine neuere Entwicklung. Bei diesen Vorrichtungen wird eine Flash-Speichermatrix zusammen mit Logik- und Steuerschaltungen auf einem einzigen Chip erzeugt. Diese Anordnung wird oft in Microcontroller-Einheiten (MCUs) verwendet, d. h., in kleinen Computern, die auf einzelnen Chips integriert sind, die normalerweise so konzipiert sind, dass sie eine begrenzte Anzahl von speziellen Tasks wiederholt ausführen. MCUs kommen häufig in Chipkarten, drahtlosen Kommunikationseinrichtungen, Steuereinheiten für Kraftfahrzeuge und dergleichen zum Ersatz. Die Integration eines Speichers mit zugehörigen Verarbeitungsschaltungen kann die Verarbeitungsgeschwindigkeit verbessern und Package-Größe, Stromverbrauch und Kosten senken.
  • US 2006 / 0 079 054 A1 offenbart ein Verfahren zum Herstellen einer Zelle mit den folgenden Schritten: Herstellen eines Floating Gates, eines Steuergates und entsprechender dielektrischer Schichten; Erzeugen einer Öffnung, die durch das Steuergate der Zelle verläuft und einen Teil des Floating Gates der Zelle freilegt; Herstellen einer Silizid-Schutzschicht über Teilen des Steuergates der Zelle, die durch das Erzeugen der Öffnung freigelegt worden sind; und nach dem Herstellen der Silizid-Schutzschicht Herstellen eines Silizid-Kontaktanschlusses auf dem Teil des Floating Gates, der durch das Erzeugen der Öffnung freigelegt worden ist.
  • US 2017 / 0 330 889 A1 beschreibt ein Verfahren, bei dem das Herstellen einer Silizid-Schutzschicht gleichzeitig mit Bearbeitungsschritten durchgeführt wird, die mit dem Herstellen einer Mehrzahl von Mikroprozessor-Vorrichtungen assoziiert sind.
  • US 2018 / 0 006 048 A1 beschreibt ein Verfahren, das nach dem Herstellen eines Silizid-Kontaktanschlusses das Durchführen einer chemisch-mechanischen Polierung eines Halbleitermaterial-Wafers und das Freilegen eines Teils eines Steuergates einer Zelle umfasst.
  • Die Erfindung sieht ein Verfahren nach Anspruch 1, ein Verfahren nach Anspruch 13 und eine Vorrichtung nach Anspruch 16 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist eine schematische Seitenschnittansicht eines Teils eines HalbleiterBauelements, wie etwa einer Microcontroller-Einheit, während der Herstellung, gemäß einer Ausführungsform.
    • 2A ist eine schematische Draufsicht eines Halbleiterwafers 106, auf dem mehrere der Bauelemente von 1 hergestellt werden.
    • 2B ist eine vergrößerte Darstellung eines Teils 2B des Wafers 106 von 2A, die weitere Einzelheiten zeigt, gemäß einer Ausführungsform.
    • 3 ist eine schematische Seitenschnittansicht einer Monitorzelle, gemäß einer Ausführungsform.
    • Die 4A bis 4C sind schematische Seitenschnittansichten eines Halbleitermaterial-Wafers auf jeweiligen Stufen eines Herstellungsprozesses, die Teile eines Bauelements einer Mehrzahl von Bauelementen zeigen, wie etwa des Bauelements, das vorstehend in 1 gezeigt ist, und eines Bauelements, das dem in 3 gezeigten Bauelement ähnlich ist.
    • Die 5A bis 5D sind schematische Seitenschnittansichten eines Wafers auf jeweiligen Stufen eines Herstellungsprozesses, gemäß einer Ausführungsform. 5A zeigt den Wafer auf einer Herstellungsstufe, die später in dem Prozess als die in 4A gezeigte Stufe ist. Die Stufen, die in den 5B und 5C gezeigt sind, entsprechen den Stufen, die in 4B bzw. 4C gezeigt sind. 5D zeigt die Monitorzelle der 5A bis 5C auf einer Stufe, die der in 1 gezeigten Herstellungsstufe entspricht.
    • 6 ist eine schematische Seitenansicht einer Monitorzelle, die eine alternative Struktur zu der Monitorzelle der 2A bis 4C ist, mit einem alternativen Verfahren zu dem hergestellt wird, das in den 4A bis 4C gezeigt ist, und der in 4B gezeigten Herstellungsstufe entspricht.
    • 7 ist eine schematische Seitenansicht einer Monitorzelle, gemäß einer Ausführungsform, die eine alternative Struktur zu der Monitorzelle der 5A bis 5D ist und insbesondere der in 5B gezeigten Herstellungsstufe entspricht.
    • 8 ist ein Ablaufdiagramm, das ein Herstellungsverfahren, gemäß einer Ausführungsform, darstellt, das den Prozessen entspricht, die in den 5A bis 5D und 7 gezeigt sind.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • In den Zeichnungen sind einige Elemente mit einer Bezugszahl, an die sich ein Buchstabe anschließt, bezeichnet, z. B. „704a, 704b“. Dabei wird die Buchstabenbezeichnung in den Fällen verwendet, in denen es in der entsprechenden Beschreibung zweckmäßig sein kann, auf spezielle Elemente einer Anzahl von ansonsten ähnlichen oder identischen Elementen Bezug zu nehmen oder zwischen diesen zu unterscheiden. Wenn in der Beschreibung der Buchstabe in einem Bezugssymbol fehlt und auf diese Elemente nur mit der Bezugszahl Bezug genommen wird, kann dies als ein allgemeines Bezugssymbol für jedes oder alle Elemente aufgefasst werden, die mit dieser Bezugszahl bezeichnet sind, wenn keine andere Unterscheidungssprache verwendet wird.
  • Eine Microcontroller-Einheit (MCU) weist normalerweise eine Anzahl von diskreten Bauelementen auf, wie zum Beispiel einen CPU-Kern (CPU: zentrale Verarbeitungseinheit), SRAM-Matrizen (oder -Module) (SRAM: statischer Direktzugriffsspeicher), Flash-Speichermodule, ein Systemintegrationsmodul, einen Zeitgeber, einen Analog-Digital-Wandler (ADC), Kommunikations- und Netzwerkmodule, Energieverwaltungsmodule und dergleichen. Jedes dieser Bauelemente weist wiederum eine Anzahl von passiven und aktiven elektronischen Komponenten auf, wie zum Beispiel Widerstände, Kondensatoren, Transistoren und Dioden. Eine hohe Anzahl dieser Komponenten, insbesondere die aktiven Komponenten, basiert auf verschiedenen Arten von Feldeffekttransistoren (FETs). Bei einem FET wird die Leitfähigkeit in einem Kanalbereich, der sich zwischen Source- und Drain-Anschlüssen erstreckt, von einem elektrischen Feld in dem Kanalbereich gesteuert, das von einer Spannungsdifferenz zwischen einem Steuergate und dem Body des Bauelements erzeugt wird.
  • 1 ist eine schematische Seitenschnittansicht eines Teils eines Bauelements 100, wie zum Beispiel einer MCU, während der Herstellung, gemäß einer Ausführungsform. Das Bauelement 100 weist eine Flash-Speichermatrix 102 und einen Prozessor 104 auf, die auf einem Halbleiterwafer 106 hergestellt sind. Der Prozessor 104 weist einen Transistor 108 auf, der Teil einer Logikschaltung ist, während die Speichermatrix 102 ein Paar Flash-Speicherzellen 110 aufweist.
  • Der Transistor 108 weist einen Kanalbereich 114 auf, der sich zwischen einem Drain-Bereich 116 und einem Source-Bereich 118 erstreckt. Ein Steuergate 120 ist durch ein Gatedielektrikum 122 von dem Kanalbereich 114 getrennt, und Silizid-Kontaktanschlüsse 124 sind über den Drain- und Source-Bereichen 116 und 118 hergestellt.
  • Die Flash-Speicherzellen 110 weisen jeweilige Kanalbereiche 114 auf, die unter einem entsprechenden Floating Gate 126 und einem Auswahlgate 128 verlaufen, die zusammen mit dem Drain 116 einen gemeinsamen Source-Bereich 119 nutzen. Die Flash-Speicherzellen 110 weisen jeweils ein Steuergate 121, ein Floating Gate 126, das zwischen dem Steuergate 121 und dem Kanalbereich 114 angeordnet ist, und ein Auswahlgate 128 auf, das zu den Steuer- und Floating Gates benachbart ist. Ein Gatedielektrikum 122 trennt die Kanalbereiche 114 von dem Floating Gate 126 bzw. dem Auswahlgate 128. Das Paar Flash-Speicherzellen nutzt ein gemeinsames Löschgate 130, das durch einen dielektrischen Oxidbereich 132 von dem Source-Bereich 119 getrennt ist. Die Floating Gates 126 sind jeweils durch eine Tunneloxidschicht 134 von dem Löschgate 130 getrennt. Isolationsgräben 136 und Polysilizium-Dummy-Wände 137 trennen Bereiche des Bauelements 100, die unterschiedliche Leitfähigkeitstypen oder -niveaus haben. Zusätzliche Silizid-Kontaktanschlüsse 124 werden auf Oberseiten der Auswahl-Gates 112, der Löschgates 130 und eines Straps (in 1 nicht dargestellt) des Steuergates 121 hergestellt.
  • Ein Zwischenschicht-Dielektrikum (ILD) 138 verläuft über dem Wafer 106, und Durchkontaktierungen 140 erstrecken sich von einer Oberseite des Zwischenschicht-Dielektrikums 138 bis zu den Silizid-Kontaktanschlüssen 124. Leiterbahnen 142, die in einer ersten Metallschicht 144 hergestellt sind, sind durch metallische Verbindungselemente 146, die in den Durchkontaktierungen 140 hergestellt sind, mit jeweiligen der Silizid-Kontaktanschlüsse 124 verbunden.
  • Verbindungen sind zwar nicht für jede Komponente dargestellt, aber es ist klar, dass in der Praxis Verbindungen für die Steuergates 120 und 121, den gemeinsamen Source-Bereich 119, die Auswahlgates 128 und dergleichen hergestellt werden, wobei jede Komponente in elektrischen Kontakt mit der entsprechenden Schaltung gebracht wird. In einigen Fällen werden die Verbindungen über eine Metallschicht hergestellt, die den gezeigten ähnlich ist. In anderen Fällen werden die Verbindungen auf oder über dem Substrat 106 hergestellt. Nur die Floating Gates 126 sind gegen einen direkten elektrischen Kontakt mit anderen Komponenten und Schaltkreisen des Bauelements 100 vollständig isoliert.
  • Verschiedene Materialschichten 148, die nicht so konfiguriert sind, dass sie als Leiter oder Halbleiter in dem Bauelement 100 fungieren, sind im Umriss dargestellt. Diese Schichten können Dielektrika, Resist-Deckschichten, Passivierungsschichten, Ätzstoppschichten, Abstandshalter und dergleichen umfassen.
  • Wie vorstehend dargelegt worden ist, arbeitet der Logiktransistor 108 durch Anlegen eines elektrischen Felds über dem Kanalbereich 114, wodurch die Leitfähigkeit des Kanalbereichs geändert wird. Das elektrische Feld wird durch Anlegen einer Spannung zwischen dem Steuergate 120 und dem Halbleiter-Body 106 erzeugt. Ein FET kann so konfiguriert sein, dass er die Leitfähigkeit entweder erhöht oder verringert, wenn ein elektrisches Feld mit einer gewählten Polarität vorhanden ist. Normalerweise sind Transistoren in einem Logikschaltkreis so konzipiert, dass sie wie Schalter funktionieren, indem sie in Reaktion auf ein elektrisches Feld mit einer gewählten Stärke ein- und ausgeschaltet und gesteuert werden.
  • In den Speicherzellen 110 können während einer Schreiboperation Elektronen gezwungen werden, das Gatedielektrikum 122 bis zu dem Floating Gate 126 zu durchtunneln, wo sie dadurch unbegrenzt eingefangen bleiben können, dass eine Schreibspannung an das Steuergate 121 angelegt wird, während ein elektrischer Strom in dem Kanalbereich 114 erzeugt wird. Wenn es eine ausreichende Anzahl von Elektronen gibt, die an dem Floating Gate 126 eingefangen sind, können die Elektronen das elektrische Feld blockieren, das von dem Steuergate 121 erzeugt wird, wodurch verhindert wird, dass das Steuergate 121 so funktioniert, dass es die Leitfähigkeit in dem Kanalbereich 114 ändert. Somit kann das Vorhandensein von Elektronen dadurch festgestellt werden, dass eine Spannung über den Drain- und Source-Bereichen 116 und 119 angelegt wird, während eine Lesespannung an das Steuergate 121 angelegt wird, um ein elektrisches Feld zu erzeugen, und eine Prüfung auf einen Stromfluss in dem Kanalbereich durchgeführt wird. Normalerweise ist ein Binärwert von Eins die Standard-Einstellung einer Flash-Speicherzelle zum Zeitpunkt der Herstellung und vor der Programmierung, während ein Binärwert von Null angezeigt wird, wenn der Kanalstrom von einer Lesespannung an dem Steuergate 121 unbeeinflusst ist. Der Binärwert Null an einer Flash-Speicherzelle kann gelöscht werden, d. h. auf Eins zurückgestellt werden, indem eine ausreichend starke Löschspannung an das Löschgate 130 angelegt wird. Das führt dazu, dass Elektronen, die an den Floating Gates 126 der beiden Speicherzellen 110 eingefangen sind, durch die Tunneloxidschicht 134 zu dem Löschgate 130 heraustunneln. In der Praxis würde es viel mehr Speicherzellen geben, die zu dem Löschgate 130 benachbart sind und entlang Zeilen verlaufen, die senkrecht zu der Darstellung von 1 angeordnet sind. Während einer Löschoperation würden alle diese Speicherzellen gleichzeitig, d. h. blitzartig („in a flash“), gelöscht, und daher kommt der Begriff „Flash“-Speicher.
  • Der Begriff „Durchtunnelung“ wird hier zum Bezeichnen eines Prozesses verwendet, mit dem Elektronen durch eine dielektrische Schicht zu oder von einem Floating Gate bewegt werden. Hierzu gehören zum Beispiel Fowler-Nordheim-Durchtunnelung, Quantentunnelung, Heißelektronen-Injektion und dergleichen.
  • Da technologische Fortschritte immer kleinere und kompaktere Bauelemente ermöglichen, wird der Strom- und Spannungsbedarf gesenkt und die Geschwindigkeit steigt. Ein Problem, das mit der Reduzierung der Größe entstanden ist, besteht jedoch darin, dass Schwankungen in der Dicke oder Qualität des Gate-Dielektrikums 122 oder des Tunneloxids 134, die bisher vernachlässigbar gewesen sind, nun die Betriebsparameter der Zellen erheblich beeinträchtigen können.
  • Das gilt insbesondere bei Technologieknoten unter 65 nm, 40 nm und 28 nm. Dadurch ist es notwendig geworden, neu hergestellte Bauelemente einer umfangreichen Prüfung zu unterziehen, um entsprechende Spannungspegel für Lese-, Schreib- und Löschoperationen zu bestimmen. Dies ist ein zeitaufwändiger Prozess, da die Floating Gates 126 vollständig isoliert sind und es daher unmöglich ist, einfach eine Spannung anzulegen und den Effekt zu messen. Vielmehr müssen Lese-, Schreib- und Löschoperationen mit unterschiedlichen Spannungs- und Zeit-Einstellungen ausgeführt werden, um ausreichende Daten zu erzeugen, um die Werte abzuleiten, die für die Chips eines gegebenen Wafers geeignet sind.
  • Es ist eine Lösung vorgeschlagen worden, die unter Bezugnahme auf die 2A, 2B und 3 beschrieben wird. 2A ist eine schematische Draufsicht eines Halbleiterwafers 106, auf dem mehrere der Bauelemente von 1 hergestellt werden. 2B ist eine vergrößerte Darstellung eines Teils 2B des Wafers 106 von 2A, die weitere Einzelheiten zeigt, gemäß einer Ausführungsform. Die Bauelemente 100 sind durch Ritzgräben 150 getrennt, entlang denen der Wafer 106 zertrennt wird, um einzelne Mikrochips zu erzeugen. Die Ritzgräben 150 sind die Sägeschlitze, die zum Zertrennen des Wafers 106 in Dies oder Chips 100 verwendet werden und somit die Chips auf dem Wafer definieren. Das Material, das mit der Säge entfernt wird, und das Material, das die Bauelemente 100 umschließt, wird nach dem Zertrennungsprozess als Abfall verworfen. Es ist jedoch allgemein üblich, weitere Bauelemente und Schaltkreise 152 in den Ritzgräben 150 herzustellen, wie in 2B gezeigt ist. Diese Bauelemente werden normalerweise als PCM-Prüftasten (PCM: process control monitoring; Überwachung der Prozesssteuerung) bezeichnet, und sie werden zum Überwachen verschiedener Funktionen und Prozesse während der Herstellung verwendet, um die ordnungsgemäße Funktionsfähigkeit der Chips 100 sicherzustellen. Diese Bauelemente können zum Überwachen zum Beispiel von Schwellenspannungen, Sättigungsströmen, Ausschaltströmen, Durchbruchspannungen, Back-end-Prozessen, Kapazitäten, Widerständen und dergleichen verwendet werden. Es ist vorgeschlagen worden, eine oder mehrere Monitorzellen in den PCM-Prüftasten 152 herzustellen, wie später dargelegt wird. 3 ist eine schematische Seitenschnittansicht einer Monitorzelle 160, gemäß einer Ausführungsform der vorgeschlagenen Lösung. Die Monitorzelle 160 wird zum Beispiel auf dem Wafer 106 in einer oder mehreren der Prüftasten 152 hergestellt. Elemente der Monitorzelle 160 werden gleichzeitig mit ähnlichen Elementen der Speicherzellen 110 des Bauelements 100 von 1 hergestellt, und die Monitorzelle 160 ist in vielerlei Hinsicht mit den Speicherzellen identisch. Während der Herstellung der Speicherzellen 110 werden die gleichen Prozesse verwendet, um im Wesentlichen identische Strukturen in der Monitorzelle 160 herzustellen, wie zum Beispiel einen Kanalbereich 114, Drain- und Source-Bereiche 116 und 119, ein Gatedielektrikum 122, ein Tunneloxid 134, ein Floating Gate 126a, ein Steuergate 121a und dergleichen. Nach der Herstellung des Steuergates 121a wird jedoch eine Öffnung 162 durch das Steuergate und eine dazwischen befindliche dielektrische Schicht 148a geätzt, um einen Teil der Oberfläche des Floating Gates 126a freizulegen.
  • Der Begriff „gleichzeitig“ wird hier zum Bezeichnen von mehreren Bearbeitungsaufgaben verwendet, die gleichzeitig und mit dem gleichen Bearbeitungsschritt oder den gleichen Bearbeitungsschritten ausgeführt werden. Wenn zum Beispiel dielektrische Gateschichten 122 für jede der Mehrzahl von Speicherzellen 110 durch Abscheiden einer einzelnen dielektrischen Schicht zumindest über dem Teil des Wafers 106, in dem diese Speicherzellen angeordnet werden sollen, hergestellt werden und dann strukturiert werden, um die einzelnen dielektrischen Gateschichten 122 zu definieren, können diese als gleichzeitig hergestellte Gateschichten bezeichnet werden. In ähnlicher Weise kann, wenn die dielektrische Gateschicht 122a aus der gleichen dielektrischen Schicht wie die dielektrischen Gateschichten 122 der Speicherzellen 110 hergestellt wird und mit dem gleichen Prozess strukturiert wird, diese dielektrische Gateschicht der Monitorzelle 160 als eine dielektrische Gateschicht bezeichnet werden, die gleichzeitig mit den dielektrischen Gateschichten der Speicherzellen hergestellt wird.
  • Bleiben wir bei 3, in der ein Metallsilizidkontakt 124a auf der Oberfläche des Floating Gates 126a hergestellt wird, und wenn die Durchkontaktierungen 140 später in der Speichermatrix 102 und dem Prozessor 104 hergestellt werden, werden eine weitere Durchkontaktierung 140a und ein weiteres Verbindungselement 146a in der Monitorzelle 160 über dem Floating Gate 126a hergestellt, wobei das Floating Gate 126a in Kontakt mit Leiterbahnen 142 der ersten Metallschicht 144 gebracht wird. Bei einer Ausführungsform wird das Floating Gate 126a in elektrischen Kontakt mit einem Kontaktpad gebracht, das in einer der Metallschichten hergestellt ist, wo es vor der Fertigstellung des Wafers zum Prüfen verwendet wird. Bei einer weiteren Ausführungsform wird das Floating Gate 126 schließlich über elektrische Verbindungen in verschiedenen weiteren Metallschichten in elektrischen Kontakt mit Kontaktpads auf der Oberseite eines Wafers 200 gebracht. Dadurch ist ein Zugang zu dem Floating Gate 126a zum Durchführen verschiedener geeigneter Prüfungen vor dem Zertrennen des Wafers in einzelne Chips möglich. Alternativ wird die Monitorzelle 160 von dem Wafer 106 als Teil eines kleinen zusätzlichen Mikrochips mit begrenzten Schaltungen getrennt, der geprüft werden kann, während die übrigen Bauelemente 100 weiterbearbeitet und verkappt werden. Bei weiteren Ausführungsformen wird eine Monitorzelle 160 auf jedem Halbleiter-Die hergestellt, indem zum Beispiel eine Speicherzelle 110 einer Matrix von Zellen für diesen Zweck modifiziert wird.
  • Bei einer Ausführungsform werden die Schritte zum Herstellen des Silizidkontakts 124a, der Durchkontaktierung 140a und des Verbindungselements 146a gleichzeitig mit der der Herstellung der Silizidkontakte 124, der Durchkontaktierungen 140 und der Verbindungselemente 146 der Speicherzellen 110 durchgeführt. Ebenso gibt es, obwohl die Speicherzellen 110 keine Strukturen aufweisen, die zu der Öffnung 162 analog sind, außer den Prozessen, die zum Erzeugen der Speichermatrizen 102 verwendet werden, zahlreiche Prozesse, die bei der Herstellung anderer Komponenten der Bauelemente 100 verwendet werden, wie etwa eine Anzahl von Ätzprozessen. Bei einer Ausführungsform wird die Öffnung 162 gleichzeitig mit der Durchführung von Prozessen für die Herstellung von anderen Komponenten des Bauelements 100 erzeugt.
  • Auf einer späteren Stufe des Herstellungsprozesses werden Prüfungen durchgeführt, in denen Spannungen mit unterschiedlichen Werten und Kombinationen an die Drain- und Source-Bereiche 116 und 119 und die Floating- und Löschgates 126a und 130 angelegt werden, um die Voraussetzungen für Schreib- und Lösch-Prozeduren zu schaffen. Dadurch kann das Floating Gate 126a mit Strom versorgt werden und die Dichte des Elektronenstroms kann direkt gemessen werden, um zu ermitteln, ob die isolierenden Oxide die Bauelement-Spezifikationen erfüllen, und um die entsprechenden Schreib-, Lese- und Löschspannungen festzulegen.
  • Da die Monitorzelle 160 bei einigen Ausführungsformen gleichzeitig mit den Speichermatrizen 102 der Bauelemente 100 hergestellt wird, sind die meisten der Elemente der Monitorzelle 160, unter anderem die Tunneldielektrika 122 und 134, im Wesentlichen identisch mit den entsprechenden Elementen der Speicherzellen 110, und sie haben die gleichen Eigenschaften, natürlich mit der Ausnahme, dass das Steuergate 121a nicht betriebsbereit ist. Außerdem kommen keine weiteren Produktionskosten hinzu, und die einzigen Kosten sind die für die erste Modifikation der entsprechenden Masken und die Werkzeugbestückung. Andererseits senkt das vereinfachte Prüfverfahren die Kosten für jeden hergestellten Wafer.
  • In 3 ist nur eine Monitorzelle 160 dargestellt, die in vielerlei Hinsicht weitgehend identisch mit den Speicherzellen 110 der Flash-Speichermatrix 102 des Bauelements 100 ist. Bei anderen Ausführungsformen werden jedoch mehrere Monitorzellen 160 zum Beispiel als mehrere einzelne Zellen, Zellen einer einzelnen Matrix oder als Zellen oder Matrizen von Zellen von mehreren Prüftasten 152 oder als Zellen oder Matrizen hergestellt, die um den Umfang des Wafers 106 mit Abstand voneinander angeordnet sind. Außerdem werden bei verschiedenen Ausführungsformen Zellen mit unterschiedlichen Größen und/oder Formen hergestellt. Mehrere Monitorzellen, Monitorzellen mit unterschiedlichen Größen und/oder mit unterschiedlichen Formen können zusätzliche Daten zur Qualität oder Leistung der Zelle oder des Dielektrikums oder dergleichen bereitstellen. Schließlich werden bei einigen Ausführungsformen eine oder mehrere Monitorzellen 160 auf jedem Bauelement 100 verwendet, was das Durchführen von Prüfungen nach dem Zertrennen des Wafers 106 ermöglicht.
  • Das vorstehend beschriebene Verfahren wird zwar als eine sehr kostengünstige Alternative zu einem relativ teuren Verfahren angesehen, aber die Erfinder haben ein Problem erkannt, das mit dem vorgeschlagenen Verfahren verbunden ist und zu einem signifikanten Anstieg von zurückgewiesenen Chips und zu einer signifikanten Leistungsminderung führen könnte und potentielle Kosteneinsparungen mehr als aufheben könnte. Dieses Problem wird nachstehend unter Bezugnahme auf die 4A bis 4C erläutert.
  • Die 4A bis 4C sind schematische Seitenschnittansichten des Wafers 106 auf jeweiligen Stufen eines Herstellungsprozesses, die Teile eines Bauelements einer Mehrzahl von Bauelementen 100, wie etwa des Bauelements, das vorstehend unter Bezugnahme auf 1 beschrieben worden ist, zeigen, die schließlich als jeweilige Chips von dem Wafer 106 getrennt werden sollen. Außerdem ist die Monitorzelle 160 gezeigt, die in einer PCM-Prüftaste 152 des Wafers 106 hergestellt ist und vorstehend unter Bezugnahme auf die 2B und 3 beschrieben worden ist. Die in den 4A bis 4C gezeigten schematischen Seitenschnittansichten und die entsprechende Beschreibung sind nur einzelne Schritte in dem Herstellungsprozess, und sie sollen keine Informationen zu dem Herstellungsprozess im Allgemeinen liefern, sondern nur das Wesen und die Ursachen des Problems aufzeigen, das durch die Integration der Monitorzelle 160 auf dem Wafer 106 entsteht.
  • Auf der in 4A gezeigten Stufe ist der größte Teil der Struktur der Speicherzellen 110 und der Monitorzelle 160 fertig gestellt worden, und zwar sind die Floating Gates 126 zusammen mit dem Gatedielektrikum 122 und der Tunneloxidschicht 134 fertig gestellt. In den Speicherzellen 110 sind die Steuer-, Auswahl- und Löschgates 121, 128 und 130 im Wesentlichen fertig gestellt und mit Hartmaskenkappen 170 bedeckt. Auf der Prozessorseite wird eine dielektrische Schicht 172 abgeschieden, die dann strukturiert wird, um das Gatedielektrikum des Logiktransistors 108 herzustellen. Ein Polysilizium-Dummy-GateMaterial 174 des Steuergates des Logiktransistors 108 und eine Hartmaskenschicht 176 sind abgeschieden und strukturiert worden, wobei das Polysilizium-Dummy-Material auf einer späteren Stufe ersetzt wird. Bis zu diesem Punkt ist die Monitorzelle 160 im Wesentlichen identisch mit den Flash-Speicherzellen 110 der Speichermatrix 102 gewesen. Wie jedoch in 4A gezeigt ist, ist während eines Ätzprozesses, der Teil der Herstellung des Prozessors 104 ist, eine Öffnung 162 in der Monitorzelle 160 erzeugt worden, die durch das Steuergate 121a und eine dazwischen befindliche dielektrische Schicht 148a verläuft, um einen Teil der Oberseite des Floating Gates 126 freizulegen.
  • Kommen wir zu der Stufe, die in 4B gezeigt ist, auf der Abstandshalter 178 hergestellt werden, die dielektrische Schicht 172 strukturiert wird, um das Gatedielektrikum 122 des Logiktransistors 108 herzustellen, und das Steuergate 120 des Logiktransistors 108 im Wesentlichen fertig gestellt ist. Die Drain-Bereiche 116 der Speicherzellen 110 und des Logiktransistors 108 werden implantiert, und die Source-Bereiche 118 des Logiktransistors 108 werden implantiert. Nickel wird abgeschieden, und auf den freigelegten Flächen der Drain-Bereiche 116 der Speicherzellen 110 und des Logiktransistors 108 sowie des Source-Bereichs 118 des Logiktransistors 108 werden Nickelsilizidkontakte 124 hergestellt. In dem gleichen Prozess wird ein Silizidkontakt 124a auf dem freigelegten Teil des Floating Gates 126a der Monitorzelle 160 in der Öffnung 162 hergestellt. Es ist zu beachten, dass Silizid-Ablagerungen 124b auch auf den Oberflächen des Steuergates 121a entstanden sind, die durch den Ätzprozess freigelegt wurden, der für den Zugang zu dem Floating Gate 126a verwendet wurde. Diese bleiben j edoch durch die dielektrische Schicht 148a gegen den Silizidkontakt 124a und das Floating Gate 126a isoliert.
  • Kommen wir nun zu 4C, in der eine Kontakt-Ätzstoppschicht (CESL) 180 über den Komponenten hergestellt wird und ein Zwischenschicht-Dielektrikum (ILD) 182 über dem Wafer 106 abgeschieden wird. Dann wird ein CMP-Prozess (CMP: chemisch-mechanische Polierung) durchgeführt, durch den die Hartmaskenkappen 170 und 176 entfernt werden und Oberflächen der Steuer-, Auswahl- und Löschgates 120, 121, 128 und 130 freigelegt werden und alle Komponenten auf dem Wafer 106 auf eine gemeinsame Höhe gebracht werden. Dadurch entsteht eine Oberfläche, die für nachfolgende Prozessschritte geeignet ist. Das Dummy-Gatematerial 174 wird entfernt und durch ein Metall ersetzt, um die Steuergates 120 des Logiktransistors 108 herzustellen. Eine Maske wird abgeschieden und strukturiert, und auf den freigelegten Oberseiten der Auswahl- und Löschgates 128 und 130, der Polysilizium-Dummy-Wände 137 und des Straps (in 4C nicht dargestellt) des Steuergates 121 werden Silizidkontakte 135 hergestellt.
  • In 4C ist zu erkennen, dass beim Durchführen des CMP-Prozesses kleine Teile der Steuergates 121 entfernt werden. Die Erfinder haben Folgendes erkannt: (I) die Teile des Steuergates 121a der Monitorzelle 160, die beim Erzeugen der Öffnung 162 freigelegt werden, werden wahrscheinlich Silizid-Ablagerungen 124b bilden; und (II) wenn der CMP-Prozess einen Teil des Steuergates 121a erreicht und diesen entfernt, entfernt er zwangsläufig auch Teile der Silizid-Ablagerungen 124b, die darauf hergestellt sind. Das kann zu einer Silizidverunreinigung der Oberfläche des Wafers 106 führen, was einige ungewollte Folgen hat. Zum Beispiel können bei dem CMP-Prozess winzige Teilchen des Silizids befördert werden und über der polierten Oberfläche des Wafers 106 verteilt werden. Diese Silizidteilchen sind elektrisch leitfähig und können daher die Leitfähigkeit oder den spezifischen Widerstand von Materialien beeinträchtigen, mit denen sie in Kontakt kommen, oder sie können zu parasitären Kapazitäten führen. Außerdem kann das Silizid mit anderen Materialien und Chemikalien chemisch reagieren, wenn der Herstellungsprozess voranschreitet, sodass andere unerwartete Produkte und Nebenprodukte entstehen. Die Erkennung einer Silizidverunreinigung ist schwierig und teuer und für Produktionsprozesse ungeeignet. In vielen Fällen führen jedoch Defekte, die durch die Verunreinigung verursacht werden, zu einer späteren Zurückweisung der verunreinigten Chips, wenn die verunreinigenden Silizidteilchen nicht erkannt werden, bevor sich der Wafer zu dem nächsten Schritt in dem Prozess weiterbewegt. Dies kann sehr teuer werden, wenn festgestellt wird, dass ein hoher Prozentsatz der Chips auf einem Wafer verunreinigt ist.
  • Ausführungsformen gemäß der vorliegenden Erfindung können die Gefahr der Silizidverunreinigung senken oder beseitigen. Wie bei den Schritten zum Herstellen der Monitorzellen 160 können Ausführungsformen gemäß der vorliegenden Erfindung zum Senken oder Beseitigen der Gefahr der Silizidverunreinigung unter Verwendung von normalen Herstellungsprozessen implementiert werden, ohne Prozessschritte hinzuzufügen.
  • Die 5A bis 5D sind schematische Seitenschnittansichten eines Wafers 200 auf jeweiligen Stufen eines Herstellungsprozesses, gemäß einer Ausführungsform. Der Wafer 200 weist eine Mehrzahl von Bauelementen 100 auf, die im Wesentlichen identisch mit den Bauelementen 100 sind, die vorstehend unter Bezugnahme auf die 1 bis 4C beschrieben worden sind und die mit den gleichen Herstellungsprozessen hergestellt werden. Der Wafer 200 weist außerdem eine Monitorzelle 210 auf, die in einer PCM-Prüftaste 152 des Wafers 106 gemäß Ausführungsformen der vorliegenden Erfindung hergestellt ist.
  • Die Darstellung von 5A zeigt den Wafer 200 auf einer Herstellungsstufe, die später in dem Prozess als die in 4A gezeigte Stufe ist. Die Stufen, die in den 5B und 5C gezeigt sind, entsprechen ungefähr den Stufen von 4B bzw. 4C. 5D zeigt die Monitorzelle 210 auf einer Stufe, die der in 1 gezeigten Herstellungsstufe entspricht. Zusätzlich zu den Prozessen, die auf der Stufe von 4A durchgeführt worden sind, werden in 5A Abstandshalter 178 hergestellt, die dielektrische Schicht 172 wird strukturiert, um das Gatedielektrikum 122 des Logiktransistors 108 herzustellen, und die Drain- und Source-Bereiche 116 und 118 sind implantiert worden. Außerdem ist in 5A eine Silizidvermeidungsschicht (silicide prevention layer; SPL) 212 gezeigt. In diesem Beispiel ist die SPL 212 ein Teil einer RPO-Schicht (RPO: Resist-Schutzoxid), die als Teil des Herstellungsprozesses für die Bauelemente 100 gleichzeitig mit der Herstellung anderer RPO-Schichten abgeschieden und strukturiert worden ist und die so modifiziert wird, dass sie die Monitorzelle 210 bedeckt, und so strukturiert wird, dass ein Fenster 214 vorgesehen wird, durch das ein Teil des Floating Gates 126a freigelegt wird.
  • Wie in 5B gezeigt ist, wird bei hier beschriebenen Ausführungsformen im Wesentlichen so, wie es vorstehend dargelegt worden ist, nach der Abscheidung der SPL 212 Nickel abgeschieden und Silizidkontakte 124, die einen Silizidkontakt 124a umfassen, werden in dem Fenster 214 der SPL 212 hergestellt. Im Gegensatz zu der Monitorzelle 160, die vorstehend unter Bezugnahme auf die 4A bis 4C beschrieben worden ist, dichtet die SPL 212 die freiliegenden Flächen des Steuergates 121a ab und sie blockiert die Bildung von Siliziden auf dem Steuergate, ohne die Herstellung des Silizidkontakts 124a auf dem Floating Gate 126a zu beeinträchtigen. Der beispielhafte Prozess geht dann zu der in 5C gezeigten Stufe weiter, in der eine CESL 180 über den Komponenten hergestellt wird und ein ILD 182 über dem Wafer 200 abgeschieden wird. Ein CMP-Prozess wird durchgeführt, wie vorstehend dargelegt worden ist, aber da die Bildung von Silizid-Ablagerungen auf dem Steuergate 121a verhindert worden ist, wie vorstehend dargelegt worden ist, werden keine Silizide durch den CMP-Prozess freigelegt, und die Silizidverunreinigung wird verringert oder verhindert.
  • 5D zeigt den Teil des Wafers 200, der die Monitorzelle 210 auf der Herstellungsstufe aufnimmt, die der in 1 gezeigten Stufe entspricht. Auf der gezeigten Stufe wird ein ILD 138 abgeschieden, wobei in dem Prozess das vorstehend beschriebene ILD 182 verwendet wird, Durchkontaktierungen 140 werden hergestellt, und eine erste Metallschicht 144 wird abgeschieden und so strukturiert, dass Leiterbahnen 142 und Verbindungselemente 146 entstehen.
  • Was die Öffnung 162 der Monitorzelle 160 oder der Monitorzelle 210, die zum Beispiel in den 4A und 5A gezeigt sind, betrifft, so ist zu erkennen, dass ein Winkel der Wände der Öffnung 162 in Bezug zu einer Ebene, die von dem Wafersubstrat 106 definiert wird, schief ist. In Abhängigkeit von der Art der Ätzung, die zum Erzeugen der Öffnung 162 verwendet wird, können die Wände abgeschrägt sein, wie es in vorhergehenden Zeichnungen gezeigt ist, oder sie können einen flacheren Winkel in Bezug zu dem Substrat haben oder näher an der Senkrechten sein. 6 ist eine schematische Seitenansicht einer Monitorzelle 220, die eine alternative Struktur zu der Monitorzelle 160 der 1 bis 4C ist und mit einem alternativen Verfahren zu dem hergestellt wird, das unter Bezugnahme auf die 4A bis 4C beschrieben worden ist. Insbesondere entspricht die Darstellung von 6 der in 4B gezeigten Herstellungsstufe, und sie zeigt einige Strukturunterschiede, die aus dem alternativen Verfahren resultieren.
  • Bei dem alternativen Verfahren, das zum Herstellen der Monitorzelle 220 von 6 verwendet wird, weist die Monitorzelle 220 eine Öffnung 222 auf, die durch das Steuergate 121a und das darunter befindliche Dielektrikum 148a bis zu dem Floating Gate 126a verläuft. Bei dem Verfahren, das zum Erzeugen der Öffnung 222 verwendet wird, sind Seitenwände entstanden, die im Wesentlichen senkrecht zu einer Ebene sind, die von dem Wafersubstrat 106 definiert wird. Dadurch werden in späteren Prozessschritten, in denen die Abstandshalter 178 hergestellt werden, Abstandshalter 178a im Inneren der Öffnung 222 so hergestellt, dass sie freiliegende vertikale Flächen des Steuergates 121a bedecken. In den gleichen Prozessen, mit denen die Abstandshalter 178 hergestellt werden, wird jedoch eine Hartmaske 170a, die Reste des Steuergates 121a bedeckt, rückgeätzt, sodass ein kleiner Teil der Oberseite des Steuergates 121a freigelegt wird. Somit entstehen beim Herstellen der Silizidkontakte 124 Silizid-Ablagerungen 124c auf den kleinen freigelegten Teilen der Oberseite des Steuergates 121a, was die gleiche Gefahr der Silizidverunreinigung darstellt, die vorstehend für die Monitorzelle 160 beschrieben worden ist.
  • 7 ist eine schematische Seitenansicht einer Monitorzelle 230, gemäß einer Ausführungsform, die eine alternative Struktur zu der Monitorzelle 210 der 5A bis 5C ist. Die Monitorzelle 230 weist eine Öffnung 222 auf, die mit dem gleichen alternativen Verfahren erzeugt wird, das zum Erzeugen der Öffnung 222 der Monitorzelle 220 verwendet wird, das vorstehend unter Bezugnahme auf 6 beschrieben worden ist. Die Darstellung von 7 entspricht der in 5B gezeigten Herstellungsstufe und zeigt die Herstellung der Abstandshalter 178a im Wesentlichen so, wie es für die Monitorzelle 220 von 6 beschrieben worden ist. Bei der Ausführungsform von 7 wird über der Monitorzelle 230 eine SPL 212 abgeschieden, die die freigelegten Teile des Steuergates 121a abdichtet und die so strukturiert wird, dass ein Fenster 214 definiert wird, wie es im Wesentlichen unter Bezugnahme auf 5A beschrieben worden ist. Nach der Herstellung und Strukturierung der SPL 212 wird ein Silizidkontakt 124a in dem Fenster 214, auf der freiliegenden Fläche des Floating Gates 126a, hergestellt. Der Herstellungsprozess geht so weiter, wie es vorstehend unter Bezugnahme auf 5C beschrieben worden ist, mit dem Vorteil, dass eine Silizidverunreinigung verringert oder verhindert wird.
  • 8 ist ein Ablaufdiagramm, das ein Herstellungsverfahren 300, gemäß einer Ausführungsform, darstellt, das den Verfahren entspricht, die vorstehend unter Bezugnahme auf die 5A bis 5D und 7 beschrieben worden sind. Die Prozessschritte des Verfahrens 300 sind zwar in einer Reihenfolge dargestellt, aber es ist klar, dass sie nicht unbedingt in der dargestellten Reihenfolge ausgeführt werden müssen, sondern dass viele Schritte gleichzeitig ausgeführt werden oder ausgeführt werden können. Zum Beispiel wird in einem Schritt 302 eine Mehrzahl von Chips auf einem Halbleitermaterial-Substrat definiert. In der Praxis können speziell definierte Chips auf dem Wafer erst dann erkennbar sein, wenn Ritzgräben definiert worden sind, was während oder nach der Durchführung zahlreicher anderer Prozesse erfolgen kann. Daher ist die Reihenfolge der Schritte nicht auf die dargestellte Reihenfolge beschränkt, wenn es im Text oder in der Beschreibung nicht anders angegeben ist.
  • In Schritten 304 und 306 wird ein Mikroprozessor für jeden der Chips hergestellt, und für jeden Mikroprozessor wird ein eingebetteter Speicher hergestellt. Außerdem wird in Schritten 308 und 310 eine Monitorzelle hergestellt. In dem Schritt 310 werden ein Floating Gate, ein Steuergate und entsprechende dielektrische Schichten der Monitorzelle gleichzeitig mit Floating Gates, Steuergates und entsprechenden dielektrischen Schichten von Speicherzellen jeder der eingebetteten Speichermatrizen hergestellt.
  • In Schritten 312 bis 318 wird eine elektrische Verbindung mit dem Floating-Gate der Monitorzelle hergestellt. In dem Schritt 314 wird eine Öffnung erzeugt, die sich durch das Steuergate der Monitorzelle bis zu dem Floating-Gate erstreckt. Dann wird in dem Schritt 316 eine SPL über Teilen des Steuergates der Monitorzelle hergestellt, die durch das Erzeugen der Öffnung freigelegt worden sind, wobei ein Fenster in der SPL über dem Floating Gate hergestellt wird. Schließlich wird in dem Schritt 318 ein Silizid-Kontaktanschluss auf dem Floating-Gate der Monitorzelle in dem Fenster der SPL hergestellt.
  • Die Ausführungsformen, die hier gezeigt und beschrieben werden, bieten Verbesserungen für eine Monitorzelle, die als ein Mittel zum Prüfen der Qualität und der spezifischen Eigenschaften der dielektrischen Schichten hergestellt wird, die das Floating Gate jeder Speicherzelle von umgebenden Strukturen, insbesondere dem Kanalbereich und gegebenenfalls einem Löschgate, trennen. Die Verbesserungen umfassen die Herstellung einer Silizidvermeidungsschicht (SPL) in einer Öffnung, die erzeugt wird, um einen elektrischen Zugang zu einem Floating Gate der Monitorzelle zu gewähren. Insbesondere ist die SPL zweckmäßig, wenn beim Erzeugen der Öffnung Materialien freigelegt werden, die für eine Silizidbildung anfällig sind und die später einen CMP-Prozess durchlaufen könnten, bei dem diese Silizide die Oberfläche eines Halbleiterwafers verunreinigen könnten, was zu kostspieligen Defekten führt. Bei Ausführungsformen der vorliegenden Erfindung wird die SPL gleichzeitig mit Prozessen hergestellt, die zum Herstellen anderer Bauelemente auf dem Wafer verwendet werden. Durch die Verwendung der SPL gemäß Ausführungsformen, die hier beschrieben werden, kann eine potentiell kostspielige Verunreinigung von Halbleiterwafern während der Herstellung reduziert oder verhindert werden.
  • Bei den vorstehend beschriebenen Ausführungsformen wird eine Monitorzelle in einem Ritzgraben eines Wafers gleichzeitig mit Speichermatrizen auf jedem einer Mehrzahl von Mikrochips des Wafers hergestellt. Bei einer weiteren Ausführungsform werden Monitorzellen auf einzelnen Mikrochips hergestellt, sodass eine Prüfung vor oder nach dem Zertrennen des Wafers in einzelne Chips durchgeführt werden kann. Bei einer weiteren Ausführungsform wird eine Speicherzelle einer Speichermatrix durch Herstellen eines Verbindungselements mit einem Floating Gate modifiziert, um eine Monitorzelle in der Speichermatrix zu erzeugen.
  • Die Strukturen, die vorstehend dargestellt und beschrieben worden sind, dienen lediglich als Beispiele, und es gibt zahlreiche andere Konfigurationen von Speicherzellen, die ein Floating Gate verwenden, wie etwa ein Flash, EPROM, EEPROM und dergleichen, sowie andere Floating-Gate-MOSFET-Bauelemente, und viele von ihnen können von den hier offenbarten Grundgedanken profitieren, wie etwa Herstellen einer entsprechenden Monitorzelle und Schützen gegen Silizidverunreinigung.
  • Bei den Ausführungsformen, die hier dargestellt sind, sind die Speicherzellen so konfiguriert, dass Elektronen durch eine erste dielektrische Schicht (122) auf das Floating Gate jeder Speicherzelle gelangen und über eine zweite dielektrische Schicht (134) entfernt werden. Bei anderen Ausführungsformen gelangen Elektronen durch die gleiche dielektrische Schicht auf das und von dem Floating Gate.
  • Bei einigen Strukturen kann durch Erzeugen einer Öffnung für einen Zugang zu dem Floating Gate ein anderes Gate, Element oder Struktur eines Materials freigelegt werden, auf dem/der sich ein Silizid bilden kann, sodass die Gefahr einer Silizidverunreinigung entsteht. Ausführungsformen gemäß der vorliegenden Erfindung, unter anderem die Herstellung einer SPL gemäß den beschriebenen Ausführungsformen, können in diesen anderen Strukturen Verwendung finden.
  • Der Begriff „Floating Gate“ bezeichnet eine Transistor-Gatestruktur, die dauerhaft elektrisch isoliert ist, d. h., die keine direkte elektrische Verbindung mit einer elektrischen Schaltung hat und die so konfiguriert ist, dass sie mit einem Steuergate und einem Kanalbereich interagiert. Wenn jedoch der Begriff „Floating Gate“ in der vorliegenden Patentbeschreibung und den Ansprüchen zum Bezeichnen eines Elements einer Monitorzelle verwendet wird, kann er auch für eine Gatestruktur gelten, die so konfiguriert ist, dass sie mit einer elektrischen Schaltung elektrisch verbunden ist, die aber gleichzeitig mit dem Floating Gate mindestens einer Transistorstruktur hergestellt wird, die auf dem gleichen Halbleiterwafer hergestellt wird.
  • Ordnungszahlen, z. B. „erster“, „zweiter“, „dritter“ und dergleichen, werden in den Ansprüchen entsprechend der herkömmlichen Anspruchspraxis verwendet, das heißt, zum eindeutigen Unterscheiden zwischen beanspruchten Elementen oder deren Merkmalen oder dergleichen. Ordnungszahlen können beliebig zugewiesen werden, oder sie können einfach in der Reihenfolge zugewiesen werden, in der Elemente eingeführt werden. Die Verwendung dieser Zahlen legt keine andere Beziehung nahe, wie etwa eine Reihenfolge von Schritten, relative Positionen dieser Elemente oder dergleichen. Außerdem sollte nicht unterstellt werden, dass eine Ordnungszahl, die zum Bezeichnen eines Elements in einem Anspruch verwendet wird, mit einer Zahl korreliert, die in der Patentbeschreibung zum Bezeichnen eines Elements einer offenbarten Ausführungsform verwendet wird, auf die dieser Anspruch lautet, und auch nicht mit Zahlen korreliert, die in Ansprüchen, die in keinem Zusammenhang stehen, zum Bezeichnen von ähnlichen Elementen oder Merkmalen verwendet werden.
  • Gemäß einer Ausführungsform wird eine Mehrzahl von Chips auf einem Halbleitermaterial-Wafer definiert, wie zum Beispiel durch Erzeugen von Ritzgräben auf dem Halbleitermaterial-Wafer. Eine Mikroprozessor-Vorrichtung, die einen eingebetteten Flash-Speicher aufweist, wird auf jedem der Mikrochips hergestellt. Auf dem Wafer wird eine Monitorzelle hergestellt, wobei zahlreiche Elemente der Monitorzelle gleichzeitig mit entsprechenden Elementen von Speicherzellen von Speichermatrizen hergestellt werden, wie etwa mit Floating Gates, Steuergates und entsprechenden dielektrischen Schichten. In der Monitorzelle wird eine Öffnung erzeugt, die durch das Steuergate verläuft, um einen Teil des Floating Gates freizulegen. Dann wird eine Silizid-Schutzschicht über Teilen des Steuergates hergestellt, die durch den Prozess zum Erzeugen der Öffnung freigelegt worden sind. Nachdem die Silizid-Schutzschicht hergestellt worden ist, wird ein Silizid-Kontaktanschluss auf dem Teil des Floating Gates hergestellt, der durch das Erzeugen der Öffnung freigelegt worden ist, während die Silizid-Schutzschicht eine Bildung von Silizid auf dem Steuergate verhindert.
  • Gemäß einer anderen Ausführungsform wird ein Verfahren bereitgestellt, das das Herstellen einer Mehrzahl von Speicherzellen auf einem Halbleitermaterial-Wafer aufweist. Dies umfasst Folgendes: Herstellen einer ersten dielektrischen Schicht jeder der Mehrzahl von Speicherzellen benachbart zu einem Kanalbereich; Herstellen eines Floating Gates auf einer Seite der ersten dielektrischen Schicht, die dem Kanalbereich gegenüberliegt; und Herstellen eines Steuergates, das zu dem Floating Gate benachbart ist und durch eine zweite dielektrische Schicht von dem Floating Gate getrennt ist.
  • Das Verfahren umfasst weiterhin das Herstellen einer Monitorzelle auf einem Halbleitermaterial-Wafer mit den folgenden Schritten: Herstellen einer ersten dielektrischen Schicht der Monitorzelle gleichzeitig mit dem Herstellen der ersten dielektrischen Schicht jeder der Mehrzahl von Speicherzellen; Herstellen eines Floating Gates der Monitorzelle gleichzeitig mit dem Herstellen von Floating Gates der Mehrzahl von Speicherzellen; und Herstellen eines Steuergates der Monitorzelle gleichzeitig mit dem Herstellen von Steuergates der Mehrzahl von Speicherzellen. Dann wird eine Öffnung durch das Steuergate der Monitorzelle und eine dazwischen befindliche dielektrische Schicht erzeugt, um einen Teil des Floating Gates der Monitorzelle freizulegen. Anschließend wird eine Silizid-Schutzschicht so hergestellt, dass sie Teile des Steuergates bedeckt, die durch den Prozess zum Erzeugen der Öffnung freigelegt worden sind. Nach dem Herstellen der Silizid-Schutzschicht wird ein Silizid-Kontaktanschluss auf dem freigelegten Teil des Floating Gates hergestellt.
  • Gemäß einer weiteren Ausführungsform wird ein Verfahren bereitgestellt, in dem eine Mehrzahl von im Wesentlichen identischen Speicherzellen auf einem Halbleitersubstrat hergestellt wird. Außerdem wird eine Monitorzelle dadurch hergestellt, dass ein Teil eines Floating Gates einer der Mehrzahl von Speicherzellen durch Erzeugen einer Öffnung, die sich bis zu dem Floating Gate erstreckt, in der einen der Mehrzahl von Speicherzellen freigelegt wird. Schließlich wird ein Silizid-Kontaktanschluss auf dem freigelegten Teil des Floating Gates hergestellt. Wenn außer dem freigelegten Teil des Floating Gates noch ein weiteres Material durch das Erzeugen der Öffnung freigelegt wird und das freigelegte Material anfällig für eine Silizidbildung ist, so wird vor dem Herstellen des Silizid-Kontaktanschlusses eine Silizidvermeidungsschicht über dem freigelegten Material hergestellt.
  • Obwohl die Verfahrens- und Prozessschritte, die in den Ansprüchen aufgeführt sind, in einer Reihenfolge dargestellt sein können, die einer Reihenfolge von Schritten entspricht, die in der Patentbeschreibung offenbart und beschrieben werden, wenn nicht ausdrücklich anders angegeben, ist die Reihenfolge, in der Schritte in der Patentbeschreibung oder den Ansprüchen dargestellt sind, nicht für die Reihenfolge beschränkend, in der die Schritte ausgeführt werden können.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Definieren (302) einer Mehrzahl von Chips (100) auf einem Halbleitermaterial-Wafer (200); Herstellen (304, 306), auf jedem der auf dem Halbleitermaterial-Wafer definierten Chips (100), einer jeweiligen einer Mehrzahl von Mikroprozessor-Vorrichtungen, die jeweils einen eingebetteten Speicher aufweisen; und Herstellen (308) einer Monitorzelle (210) auf dem Halbleitermaterial-Wafer (200) mit den folgenden Schritten: Herstellen (310) eines Floating-Gates (126a), eines Steuergates (121a) und entsprechender dielektrischer Schichten, Erzeugen (314) einer Öffnung (162), die durch das Steuergate (121a) der Monitorzelle verläuft und einen Teil des Floating-Gates (126a) der Monitorzelle (210) freilegt, Herstellen (316) einer Silizid-Schutzschicht (212) über Teilen des Steuergates (121a) der Monitorzelle, die durch das Erzeugen der Öffnung (162) freigelegt worden sind, und nach dem Herstellen der Silizid-Schutzschicht (212) Herstellen (318) eines Silizid-Kontaktanschlusses (124a) auf dem Teil des Floating-Gates (126a) der Monitorzelle (210), der durch das Erzeugen der Öffnung (162) freigelegt worden ist.
  2. Verfahren nach Anspruch 1, wobei das Herstellen (316) der Silizid-Schutzschicht (212) das Herstellen der Silizid-Schutzschicht (212) gleichzeitig mit dem Durchführen von Bearbeitungsschritten umfasst, die mit dem Herstellen der Mehrzahl von Mikroprozessor-Vorrichtungen assoziiert sind.
  3. Verfahren nach Anspruch 1 oder 2, das nach dem Herstellen (318) des Silizid-Kontaktanschlusses (124a) das Durchführen einer chemisch-mechanischen Polierung des Halbleitermaterial-Wafers (200) und das Freilegen eines Teils des Steuergates (121a) der Monitorzelle (210) umfasst.
  4. Verfahren nach Anspruch 3, das nach dem Durchführen der chemisch-mechanischen Polierung des Halbleitermaterial-Wafers (200) Folgendes umfasst: Abscheiden einer Zwischenschichtdielektrikum-Schicht (138) über dem Halbleitermaterial-Wafer (200); Herstellen einer Metallschicht (144) auf der Zwischenschichtdielektrikum-Schicht; und Herstellen eines elektrischen Verbindungselements (146a) zwischen einer Leiterbahn (142) der Metallschicht (144) und dem Silizid-Kontaktanschluss (124a).
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen (308) der des Halbleitermaterial-Wafers umfasst, der nicht als Teil eines der Mehrzahl von Chips (100) definiert ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, wobei das Herstellen (308) jedem der Chips (100) umfasst, die auf dem Halbleitermaterial-Wafer definiert sind.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen (310) des Monitorzelle Folgendes umfasst: Herstellen von im Wesentlichen identischen dielektrischen Tunnelschichten (134a, 134) der Monitorzelle (210) und der Speicherzellen (110) jedes eingebetteten Speichers; Herstellen von im Wesentlichen identischen Floating-Gates (126a, 126) der Monitorzelle (210) und der Speicherzellen (110) jedes eingebetteten Speichers; und Herstellen von im Wesentlichen identischen Steuergates (121a, 121) der Monitorzelle (210) und der Speicherzellen (110) jedes eingebetteten Speichers.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen (310) des und der entsprechenden dielektrischen Schichten der Monitorzelle Folgendes umfasst: Herstellen von im Wesentlichen identischen dielektrischen Tunnelschichten (134a, 134) der Monitorzelle (210) und der Speicherzellen (110) jedes eingebetteten Speichers zwischen dem jeweiligen Floating Gate (126) und einem entsprechenden Löschgate (130).
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen (316) der Silizid-Schutzschicht das Herstellen der Silizid-Schutzschicht (212) gleichzeitig mit dem Ausführen von Bearbeitungsschritten umfasst, die mit dem Herstellen einer Mehrzahl von mikroelektronischen Vorrichtungen auf dem Halbleitermaterial-Wafer (200) assoziiert sind.
  10. Verfahren nach Anspruch 9, wobei das Herstellen (316) der Silizid-Schutzschicht das Herstellen einer Resist-Schutzoxidschicht umfasst.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen (308) der Monitorzelle auf dem Halbleitermaterial-Wafer das Herstellen der Monitorzelle (210) auf einem Teil des Halbleitermaterial-Wafers (200) außerhalb eines der definierten Mehrzahl von Mikrochips (100) umfasst.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen (308) der Monitorzelle auf dem Halbleitermaterial-Wafer das Herstellen der Monitorzelle (210) auf einem Ritzgraben (150) des Halbleitermaterial-Wafers umfasst.
  13. Verfahren mit den folgenden Schritten: Herstellen einer Mehrzahl von im Wesentlichen identischen Speicherzellen (110) auf einem Halbleiterwafer (200); Herstellen einer Monitorzelle (210), wobei ein Teil eines Floating-Gates (126a) einer der Mehrzahl von Speicherzellen durch Erzeugen einer Öffnung (162) in der einen der Mehrzahl von Speicherzellen freigelegt wird; Herstellen eines Silizid-Kontaktanschlusses (124a) auf dem freigelegten Teil des Floating-Gates (126a); und Herstellen einer Silizidvermeidungsschicht (212) über dem freigelegten Material vor dem Herstellen des Silizid-Kontaktanschlusses (124a), wenn außer dem freigelegten Teil des Floating-Gates (126a) ein Material durch das Erzeugen der Öffnung (162) freigelegt wird und das freigelegte Material anfällig für eine Silizidbildung ist.
  14. Verfahren nach Anspruch 13, wobei das Herstellen der Monitorzelle (210) das Herstellen der einen der Mehrzahl von Speicherzellen (110) in einem Ritzgraben (150) des Halbleiterwafers umfasst.
  15. Verfahren nach Anspruch 13 oder 14, wobei das Erzeugen der Öffnung (162) in einem Teil der einen der Mehrzahl von Speicherzellen (110) das Erzeugen der Öffnung (216) in einem Steuergate (121a) der einen der Mehrzahl von Speicherzellen (110) umfasst, und das Herstellen der Silizidvermeidungsschicht (212) über dem freigelegten Material das Herstellen der Silizidvermeidungsschicht (212) über Teilen des Steuergates (121a) umfasst, die durch das Erzeugen der Öffnung (216) in dem Steuergate (121a) der einen der Mehrzahl von Speicherzellen (110) freigelegt worden sind.
  16. Vorrichtung mit: einem Halbleitermaterial-Wafer (106); einer Mehrzahl von Chips (100), die auf dem Halbleitermaterial-Wafer (200) definiert sind; einer Speichermatrix (102), die auf jedem der Mehrzahl von Chips (100) erzeugt ist; und einer Monitorzelle (210), die auf dem Halbleitermaterial-Wafer (200) hergestellt ist und Folgendes aufweist: ein Floating Gate (126a), das im Wesentlichen identisch mit Floating-Gates (126) von Speicherzellen (110) der Speichermatrizen ist, die auf jedem der Mehrzahl von Chips (100) hergestellt sind, eine erste dielektrische Tunnelschicht (134a), die im Wesentlichen identisch mit entsprechenden dielektrischen Tunnelschichten (134) von Speicherzellen (110) der Speichermatrizen ist, die auf jedem der Mehrzahl von Chips (100) hergestellt sind, einen Silizid-Kontaktanschluss (124a), der auf dem Floating Gate (126a) hergestellt ist, ein elektrisches Verbindungselement (146a), das durch eine Öffnung (162) verläuft, die in einem Steuergate (121a) der Monitorzelle (210) erzeugt ist, und eine Silizid-Schutzschicht (212), die in Kontakt mit dem Steuergate (121a) in der Öffnung (162) ist.
  17. Vorrichtung nach Anspruch 16, wobei die Silizid-Schutzschicht (212) ein Resist-Schutzoxid ist.
  18. Vorrichtung nach Anspruch 16 oder 17, die eine mikroelektronische Vorrichtung, die auf jedem der Chips definiert ist, und einen eingebetteten Speicher mit der Speichermatrix (102) aufweist.
  19. Vorrichtung nach einem der Ansprüche 16 bis 18, wobei die Monitorzelle (210) auf einem Ritzgraben (150) zwischen einem Paar Chips (100) hergestellt ist.
  20. Vorrichtung nach einem der Ansprüche 16 bis 19, wobei die Monitorzelle (210) eine einer Mehrzahl von Monitorzellen ist, die auf dem Halbleitermaterial-Wafer (200) hergestellt sind.
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