DE112020003656T5 - Nichtflüchtige halbleiterspeichervorrichtung - Google Patents

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Tadayuki YAMAZAKI
Yasunobu Hayashi
Goro Shimizu
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Abstract

Speicherzelle, die an der Oberfläche einer p-Wanne eines Halbleitersubstrats ausgebildet ist, mit einem Drain-Bereich und einem Source-Bereich, die mit einem Kanalbereich dazwischen ausgebildet sind; eine Isolierschicht, die ausgebildet ist, dass er den Kanalbereich bedeckt; einem Gate, das auf der Isolierschicht ausgebildet ist; Seitenwand-Abstandshaltern, die ausgebildet sind, an den Seitenflächen des Gates und direkt über dem Kanalbereich positioniert zu sein; eine Salizidblockschicht, die ausgebildet ist, einen Teil des Drain-Bereichs, einen Teil des Source-Bereichs, das Gate und die Seitenwand-Abstandshalter zu bedecken; eine Drain-Salizidlage und eine Source-Salizidlage, die auf der Salizidblockschicht und auf demjenigen Drain-Bereich und demjenigen Source-Bereich, die von der Salizidblockschicht freigelegt sind, ausgebildet sind; und eine Nitridschicht, der ausgebildet ist, dass er die Salizidblockschicht, die Drain-Salizidlage und die Source-Salizidlage zu bedecken.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine nichtflüchtige Halbleiterspeichervorrichtung vom Typ Seitenwandladungsfalle (Sidewall Charge Trapping).
  • STAND DER TECHNIK
  • In der Vergangenheit wurde ein nichtflüchtiger Halbleiterspeicher vom Typ Seitenwandladungsfalle bereitgestellt, der eine Ladung an einer Seitenwand eines Gates eines MOS-Transistors einfängt, der mittels eines CMOS-Herstellungsverfahrens hergestellt wurde (siehe z. B. Nicht-Patentliteratur 1). Die nichtflüchtige Halbleiterspeichervorrichtung ist einmalig programmierbar (OTP) oder mehrfach programmierbar (MTP).
  • 1 ist eine Querschnittsansicht, die ein Beispiel für die Struktur einer Speicherzelle 110 eines herkömmlichen nichtflüchtigen OTP- oder MTP-Halbleiterspeichers mit Seitenwandladung zeigt. Die Speicherzelle 110 ist auf einer p-Wanne 111 eines Substrats ausgebildet. In der Speicherzelle 110 ist ein Gate 116 auf einer Isolierschicht 115 ausgebildet, die einen Kanalbereich 112 abdeckt, der zwischen einem Drain-Bereich 113 und einem Source-Bereich 114 liegt. An den Seitenflächen des Gates 116 und direkt über dem Kanalbereich 112 sind über die Isolierschicht 115, die sich auch zu den Seitenflächen des Gates 116 erstreckt, Seitenwand-Abstandshalter 117 aus einem Nitrid ausgebildet. An der Oberseite des Gates 116 sowie an den Oberflächen des Drain-Bereichs 113 und des Source-Bereichs 114 sind jeweils Salizidschichten 120 ausgebildet. Eine Nitridschicht 119 ist ausgebildet, das Gate 116 und die Seitenwand-Abstandshalter 117 zu bedecken und sich bis zum Drain-Bereich 113 und zum Source-Bereich 114 zu erstrecken. In der Speicherzelle 110 wird eine Ladung eingebracht und in den Seitenwand-Abstandshaltern 117, die dem Source-Bereich 114 gegenüberliegen, gehalten. In diesem Beispiel wurde ein p-Kanal beschrieben, Gleiches gilt auch für einen n-Kanal.
  • ZITATLISTE
  • NICHT-PATENTLITERATUR]
  • [Nicht-Patentiteratur 1] M. Fukuda et al., IEEE Electron device letter, Vol. 24, 2003, „New nonvolatile memory with charge trapping sidewall“ (Neuer nichtflüchtiger Speicher mit ladungsfangender Seitenwand)
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • AUFGABE, DIE DURCH DIE ERFINDUNG GELÖST WERDEN SOLL
  • Bei den herkömmlichen nichtflüchtigen OTP- oder MTP-Halbleiterspeichern vom Typ „Seitenwandladungsfalle“ (sidewall charge trapping) nimmt, wie in 1 dargestellt, die von den Seitenwand-Abstandshaltern 117 der Speicherzelle 110 gehaltene Ladungsmenge jedoch im Laufe der Zeit allmählich ab, und es gab einen Fall, in dem gespeicherte Daten verloren gingen. Es gab einen Fall, in dem, wenn die Vorrichtung beispielsweise in einer 80 °C warmen Fahrzeugumgebung verwendet wurde, die Daten nach 10 Jahren verloren gingen.
  • Die vorliegende Erfindung wurde im Hinblick auf das oben beschriebene Problem vorgeschlagen, und eine Aufgabe der vorliegenden Erfindung ist es, eine nichtflüchtige Halbleiterspeichervorrichtung vom Typ OTP oder MTP mit verbesserten Ladungshalteeigenschaften bereitzustellen, die gespeicherte Daten über einen langen Zeitraum halten kann.
  • MITTEL ZUR LÖSUNG DER AUFGABE
  • Um die oben beschriebene Aufgabe zu lösen, umfasst eine erfindungsgemäße nichtflüchtige Halbleiterspeichervorrichtung eine oder mehrere Speicherzellen, die an einer Oberfläche eines Halbleitersubstrats ausgebildet sind. Die Speicherzellen umfassen: einen Source-Bereich und einen Drain-Bereich, die dazwischen mit einem Kanalbereich ausgebildet sind; eine Isolierschicht, die ausgebildet ist, den Kanalbereich zu bedecken; ein Gate, das auf der Isolierschicht ausgebildet ist; einen Seitenwand-Abstandshalter, der ausgebildet, an einer Seitenfläche des Gates und direkt über dem Kanalbereich positioniert zu werden; eine Salizidblockschicht, der ausgebildet ist, einen Teil des Source-Bereichs, einen Teil des Drain-Bereichs, das Gate und den Seitenwand-Abstandshalter zu bedecken; eine Salizidlage, die auf der Salizidblockschicht und auf demjenigen Source-Bereich und demjenigen Drain-Bereich, die von der Salizidblockschicht freigelegt sind, ausgebildet ist; und eine Nitridschicht, die ausgebildet ist, die Salizidblockschicht und die Salizidlage zu bedecken.
  • Die Salizidblockschicht kann eine Oxidschicht mit einer Dicke von 50 nm oder mehr sein. Das Bauelement kann ferner einen Kontakt umfassen, der außerhalb der Salizidblockschicht und direkt oberhalb der Salizidlage ausgebildet ist. Der Seitenwand-Abstandshalter kann eine aus dem Source-Bereich eingebrachte Ladung halten.
  • Die nichtflüchtige Halbleiterspeichervorrichtung kann ferner umfassen: einen oder mehrere MOS-Transistoren, die an der Oberfläche des Halbleitersubstrats ausgebildet sind. Die MOS-Transistoren umfassen: einen Source-Bereich und einen Drain-Bereich, die dazwischen mit einem Kanalbereich ausgebildet sind; eine Isolierschicht, die ausgebildet ist, den Kanalbereich zu bedecken; ein Gate, das auf der Isolierschicht ausgebildet ist; einen Seitenwand-Abstandshalter, der ausgebildet ist, an einer Seitenfläche des Gates und direkt über dem Kanalbereich positioniert zu werden; eine Salizidlage, die auf dem Source-Bereich, dem Drain-Bereich und dem Gate ausgebildet ist; und eine Nitridschicht, die ausgebildet ist, die Salizidlage und den Seitenwand-Abstandshalter zu bedecken.
  • Die Isolierschicht des MOS-Transistors und die Isolierschicht der Speicherzelle können die gleiche Dicke haben. Das Gate des MOS-Transistors und das Gate der Speicherzelle können die gleiche Höhe und Breite haben. Der Seitenwand-Abstandshalter des MOS-Transistors und der Seitenwand-Abstandshalter der Speicherzelle können dieselbe Höhe und Breite haben.
  • VORTEILHAFTE WIRKUNG DER ERFINDUNG
  • Erfindungsgemäß wird die Bewegung einer in die Seitenwand-Abstandshalter eingebrachten Ladung durch eine Salizidblockschicht verhindert, die aus einem Oxid besteht und die Seitenwand-Abstandshalter bedeckt. Daher wird eine Ladung stabil in den Seitenwand-Abstandshaltern gehalten und die Ladungshalteeigenschaften werden verbessert. Dementsprechend können die in einer nichtflüchtigen Halbleiterspeichervorrichtung gespeicherten Daten über einen langen Zeitraum hinweg aufrechterhalten werden.
  • Figurenliste
    • 1 ist eine Querschnittsansicht, die den schematischen Aufbau einer Speicherzelle eines herkömmlichen nichtflüchtigen Halbleiterspeichers zeigt.
    • 2 ist eine Querschnittsansicht, die die schematische Struktur einer Speicherzelle einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Ausführungsform zeigt.
    • 3 ist eine Querschnittsansicht, die ein Beispiel für die Struktur einer Speicherzelle einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Ausführungsform zeigt.
    • 4 ist ein Prozessflussdiagramm einer Speicherzelle einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Ausführungsform.
    • 5 ist ein Prozessflussdiagramm einer Speicherzelle einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Ausführungsform.
    • 6 ist ein Prozessflussdiagramm einer Speicherzelle einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Ausführungsform.
    • 7 ist eine Querschnittsansicht, die ein modifiziertes Beispiel einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Ausführungsform zeigt.
    • 8 ist ein Schaltplan, der schematisch eine Schaltung einer Speicherzelle eines nichtflüchtigen Halbleiterspeichers der vorliegenden Ausführungsform zeigt.
  • AUSFÜHRUNGSFORMEN DER ERFINDUNG
  • Nachstehend wird eine Ausführungsform einer nichtflüchtigen Halbleiterspeichervorrichtung unter Bezugnahme auf die Zeichnungsfiguren beschrieben. 2 ist eine Querschnittsansicht, die schematisch die Struktur einer Speicherzelle 10 einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform zeigt. Die nichtflüchtige Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform ist eine nichtflüchtige Halbleiterspeichervorrichtung vom Typ „Seitenwandladungsfalle‟, die eine Ladung an der Seitenwand eines Gates eines MOS-Transistors einfängt, der mittels eines CMOS-Herstellungsprozesses hergestellt wurde. Die nichtflüchtige Halbleiterspeichervorrichtung ist OTP oder MTP. In der vorliegenden Ausführungsform wird die Struktur eines p-Kanals beschrieben, die Beschreibung kann jedoch in ähnlicher Weise auf die Struktur eines n-Kanals angewendet werden.
  • Die Speicherzelle 10 wird auf der Oberfläche einer p-Wanne 11 gebildet, die eine dotierte Wanne ist, in der eine p-Typ-Verunreinigung in einem Siliziumhalbleitersubstrat dotiert ist. An der Oberfläche der p-Wanne 11 sind ein Drain-Bereich 13 und ein Source-Bereich 14, in dem eine n-Typ-Verunreinigung dotiert ist, mit einem dazwischen liegenden Kanalbereich 12 ausgebildet. Eine Isolierschicht 15 aus einem Oxid (SiO2), die den Kanalbereich 12 bedeckt, wird ausgebildet. Ein Polysilizium-Gate 16 mit einem im Wesentlichen rechteckigen Querschnitt ist auf der Isolierschicht 15 ausgebildet. Die Isolierschicht 15 erstreckt sich derart, dass sie auch die Seitenflächen des Gates 16 bedeckt. An den Seitenflächen des Gates 16 und direkt über dem Kanalbereich 12 sind über der Isolierschicht 15 Seitenwand-Abstandshalter 17 aus einem Nitrid (SiN) ausgebildet. Die Seitenwand-Abstandshalter 17, die dem Source-Bereich 14 zugewandt sind, dienen dazu, eine aus dem Source-Bereich 14 eingebrachte Ladung zu halten.
  • Es wird eine Salizidblockschicht 18 aus einem Oxid (SiO2) gebildet. Die Salizidblockschicht 18 bedeckt das Gate 16, die Seitenwand-Abstandshalter 17, einen Teil des Drain-Bereichs 13, der an den Kanalbereich 12 angrenzt, und einen Teil des Source-Bereichs 14, der an den Kanalbereich 12 angrenzt. Eine Drain-Salizidlage 21 wird an der Oberfläche eines Teils desjenigen Drain-Bereichs 13 gebildet, der von der Salizidblockschicht 18 freigelegt ist. Die Drain-Salizidlage 21 besteht beispielsweise aus Salizid mit Titan, Kobalt oder Nickel (TiSi, CoSi oder NiSi). In ähnlicher Weise wird auf der Oberfläche eines Teils des Source-Bereichs 14, der von der Salizidblockschicht 18 freigelegt ist, eine Source-Salizidlage 22 gebildet. Eine Nitridschicht 19 aus einem Nitrid (SiN) wird gebildet, um die Salizidblockschicht 18, die Drain-Salizidlage 21 und die Source-Salizidlage 22 zu bedecken, die von der Salizidblockschicht 18 freigelegt sind. Die Nitridschicht 19 wird von den Bereichen entfernt, in denen die Kontakte der Drain-Salizidlage 21 und der Source-Salizidlage 22 verbunden sind.
  • In der vorliegenden Ausführungsform sind die Seitenwand-Abstandshalter 17 der Speicherzelle 10 mit der Salizidblockschicht 18 aus einem Oxid (SiO2) bedeckt. Die Salizidblockschicht 18 kann eine Dicke von 50 nm oder mehr haben. Die Bewegung einer Ladung, die von der Source-Region 14 in die Seitenwand-Abstandshalter 17 eingebracht wird, wird durch die aus einem Oxid bestehende Salizidblockschicht 18 verhindert. Daher wird eine Ladung stabil in den Seitenwand-Abstandshaltern 17 gehalten. Die Oberflächen der Seitenwand-Abstandshalter 17, die dem Kanalbereich 12 und dem Gate 16 zugewandt sind, sind ebenfalls mit der aus einem Oxid bestehenden Isolierschicht 15 bedeckt. Dementsprechend wird in der vorliegenden Ausführungsform eine Ladung stabil in den Seitenwand-Abstandshaltern 17 gehalten, um die Ladungshalteeigenschaft zu verbessern, und die Daten werden über einen langen Zeitraum gehalten. Zum Beispiel können Daten für mindestens 20 Jahre in einer Temperaturumgebung von 150 °C gehalten werden, wenn die vorliegende Erfindung in einem Automobil verwendet wird.
  • 3 ist eine Querschnittsansicht, die ein Beispiel für die Struktur einer Speicherzelle 10 einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform zeigt. 3 zeigt insbesondere die Struktur der Speicherzelle 10 in der in 2 gezeigten nichtflüchtigen Halbleiterspeichervorrichtung.
  • Die Speicherzelle 10 wird an der Oberfläche der p-Wanne 11 eines Siliziumhalbleitersubstrats gebildet. Die p-Wanne 11 kann einen p-Körper 11a, eine Niederspannungs-p-Wanne 11b und eine Hochspannungs-p-Wanne 11c umfassen, die in dieser Reihenfolge von der Oberfläche in Tiefenrichtung ausgebildet sind. An der Oberfläche der p-Wanne 11 sind Isolierschichten 27 aus Oxid (SiO2) zur Elementisolierung ausgebildet.
  • An der Oberfläche des p-Körpers 11a werden ein Drain-Bereich 13 und ein Source-Bereich 14, in dem eine n-Typ-Verunreinigung dotiert ist, mit einem dazwischen liegenden Kanalbereich 12 gebildet. Eine Isolierschicht 15, die aus einem Oxid (SiO2) besteht und den Kanalbereich 12 bedeckt, wird ausgebildet. Ein Polysilizium-Gate 16 mit einem im Wesentlichen rechteckigen Querschnitt ist auf der Isolierschicht 15 ausgebildet. Die Isolierschicht 15 erstreckt sich derart, dass sie auch die Seitenflächen des Gates 16 bedeckt. An den Seitenflächen des Gates 16 und direkt über dem Kanalbereich 12 sind oberhalb der Isolierschicht 15 seitliche Abstandshalter 17 aus einem Nitrid (SiN) ausgebildet.
  • Aus einem Oxid (SiO2) wird eine Salizidblockschicht 18 gebildet. Die Salizidblockschicht 18 bedeckt das Gate 16, die Seitenwand-Abstandshalter 17, einen Teil des Drain-Bereichs 13, der an den Kanalbereich 12 angrenzt, und einen Teil des Source-Bereichs 14, der an den Kanalbereich 12 angrenzt. Eine Drain-Salizidlage 21 wird an der Oberfläche eines Teils des Drain-Bereichs 13 gebildet, der von der Salizidblockschicht 18 freigelegt ist. Die Drain-Salizidlage 21 besteht beispielsweise aus Salizid mit Kobalt (CoSi) . In ähnlicher Weise wird an der Oberfläche eines Teils des Source-Bereichs 14, der von der Salizidblockschicht 18 freiliegt, eine Source-Salizidlage 22 gebildet.
  • Eine Nitridschicht 19 aus einem Nitrid (SiN) wird gebildet. Die Nitridschicht 19 bedeckt die Salizidblockschicht 18, diejenige Drain-Salizidlage 21 und diejenige Source-Salizidlage 22, die von der Salizidblockschicht 18 freigelegt sind, sowie die Isolierschichten 27 zur Elementisolierung. Eine isolierende Zwischenschicht 31 aus einem Oxid (SiO2) wird bis zu einer bestimmten Höhe gebildet und bedeckt die Nitridschicht 19. Auf der Oberseite der isolierenden Zwischenschicht 31 ist eine ebene Fläche ausgebildet. Unmittelbar über der Drain-Salizidlage 21 ist ein Drain-Kontakt 32 ausgebildet. Der Drain-Kontakt 32 führt durch die Nitridschicht 19 und die isolierende Zwischenschicht 31. Der Drain-Kontakt 32 ist mit der Verdrahtung 35 verbunden, die an der Oberfläche der Zwischenschicht-Isolierschicht 31 ausgebildet ist. Außerdem ist direkt über der Source-Salizidlage 22 ein Source-Kontakt 33 ausgebildet. Der Source-Kontakt 33 führt durch die Nitridschicht 19 und die isolierende Zwischenschicht 31. Der Drain-Kontakt 32 ist mit der Verdrahtung 35 verbunden, die an der Oberseite isolierenden Zwischenschicht 31 ausgebildet ist.
  • In der vorliegenden Ausführungsform sind der Drain-Kontakt 32 und der Source-Kontakt 33 der Speicherzelle 10 direkt über der Drain-Salizidlage 21 des Drain-Bereichs 13 bzw. der Source-Salizidlage 22 des Source-Bereichs 14 ausgebildet. Die Drain-Salizidlage 21 und die Source-Salizidlage 22 befinden sich außerhalb eines aktiven Abschnitts der Speicherzelle 10, wobei der aktive Abschnitt das Gate 16 und die Seitenwand-Abstandshalter 17 umfasst und von der Salizidblockschicht 18 umgeben ist. Daher wird der aktive Teil der Speicherzelle 10, der von der Salizidblockschicht 18 umgeben ist, nicht durch den Drain-Kontakt 32 oder den Source-Kontakt 33 beschädigt. Dementsprechend kann ein stabiler Betrieb der Speicherzelle 10 gewährleistet werden.
  • 4 bis 6 sind Prozessablaufdiagramme der Speicherzelle 10 der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Ausführungsform. In dem in 4(a) gezeigten Prozess ist an der Oberfläche eines Silizium-Halbleitersubstrats ein Bereich zur Bildung der Speicherzelle 10 definiert, die Oberfläche des Bereichs ist mit einer ersten Oxidschicht 25 bedeckt, und der Bereich ist durch die Elementisolations-Isolierschichten 27 getrennt. Eine p-Wanne 11 wird durch Einbringen einer p-Typ-Verunreinigung in diesen Bereich gebildet.
  • Bei dem in 4(b) gezeigten Verfahren wird Polysilizium auf die im Verfahren von 4(a) gebildete p-Wanne 11 abgeschieden, um ein Gate 16 zu bilden. Das Gate 16 wird oberhalb des Kanalbereichs 12 der p-Wanne 11 über die erste Oxidschicht 25 gebildet. Bei dem in 4(c) gezeigten Verfahren werden an den Seitenflächen des in 4(b) gezeigten Gates 16 Seitenwand-Abstandshalter 17 aus einem Nitrid (SiN) gebildet. Die Seitenwand-Abstandshalter 17 werden an den Seitenflächen des Gates 16 ausgebildet, die zuvor gebildeten zweiten Oxidschichten 28 abzudecken. Ferner werden dritte Oxidschichten 29 ausgebildet, die Seitenwand-Abstandshalter 17 zu bedecken.
  • Das in 5(a) gezeigte Verfahren folgt dem in 4(b) gezeigten Verfahren zur Herstellung der Seitenwand-Abstandshalter 17. Bei dem in 5(a) gezeigten Verfahren wird eine n-Typ-Verunreinigung in vorbestimmte Bereiche der Oberfläche der p-Wanne 11 eingebracht. Dementsprechend werden ein Drain-Bereich 13 und ein Source-Bereich 14 mit einem dazwischen liegenden Kanalbereich 12 gebildet. Das in 5(b) gezeigte Verfahren folgt auf das in 5(a) gezeigte Verfahren zur Bildung des Drain-Bereichs 13 und des Source-Bereichs 14. Bei dem in 5(b) gezeigten Verfahren wird eine Salizidblockschicht 18 aus einem Oxid (SiO2) gebildet. Die Salizidblockschicht 18 bedeckt das Gate 16, die Seitenwand-Abstandshalter 17, einen Teil des Drain-Bereichs 13, der an die Seitenwand-Abstandshalter 17 angrenzt, und einen Teil des Source-Bereichs 14, der an die Seitenwand-Abstandshalter 17 angrenzt. Die Salizidblockschicht 18 kann eine Dicke von 50 nm oder mehr haben. Die Salizidblockschicht 18 ist mit der ersten Oxidschicht 25, der die Oberfläche der p-Wanne 11 bedeckt, mit zweiten Oxidschichten 28, die die Seitenflächen des Gates 16 bedecken, und mit dritten Oxidschichten 29, die die Seitenwand-Abstandshalter 17 bedecken, integriert. Ein Teil der ersten Oxidschicht 25, der die Oberfläche der p-Wanne 11 bedeckt und sich außerhalb der Salizidblockschicht 18 befindet, wird entfernt. Der Teil der ersten Oxidschicht 25 unterhalb des Gates 16, der auch als Gate-Isolierschicht bezeichnet wird, und die zweiten Oxidschichten 28, die die Seitenflächen des Gates 16 bedecken, bilden die Isolierschicht 15, die in der Querschnittsansicht von 2 oder 3 gezeigt ist, die die Struktur der Speicherzelle der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Ausführungsform zeigt.
  • Das in 5(c) gezeigte Verfahren folgt dem in 5(b) gezeigten Verfahren zur Bildung der Salizidblockschicht 18. Bei dem in 5(c) gezeigten Verfahren wird eine Drain-Salizidlage 21 auf einem Teil des Drain-Bereichs 13 der p-Wanne 11 gebildet, der von der Salizidblockschicht 18 freigelegt ist. Die Drain-Salizidlage 21 besteht aus Salizid mit Titan, Kobalt oder Nickel (TiSi, CoSi oder NiSi). In ähnlicher Weise wird auf einem Teil des Source-Bereichs 14 der p-Wanne 11, der von der Salizidblockschicht 18 freigelegt ist, eine Source-Salizidlage 22 gebildet. Die Salizidblockschicht 18 bedeckt einen Teil des Drain-Bereichs 13, der an den Kanalbereich 12 angrenzt, und einen Teil des Source-Bereichs 14, der an den Kanalbereich 12 angrenzt. Dementsprechend wird die Bildung einer saliziden Schicht durch die Salizidblockschicht 18 verhindert.
  • Das in 6(a) gezeigte Verfahren folgt dem in 5(c) gezeigten Verfahren zur Bildung der Drain-Salizidlage 21 und der Source-Salizidlage 22. Bei dem in 6(a) gezeigten Verfahren wird aus einem Nitrid (SiN) derart eine Nitridschicht 19 gebildet, dass sie die gesamte Salizidblockschicht 18, die Drain-Salizidlage 21, die Source-Salizidlage 22 und die Isolierschichten 27 für die Elemente bedeckt. Bei dem in 6(b) gezeigten Verfahren wird aus einem Oxid (SiO2) bis zu einer vorbestimmten Höhe auf der Nitridschicht 19 eine Zwischenschicht-Isolierschicht 31 gebildet, der bei dem in 6(a) gezeigten Verfahren ausgebildet wurde. Ein Drain-Kontakt 32 wird direkt oberhalb der Drain-Salizidlage 21 gebildet. Der Drain-Kontakt 32 verläuft durch die Nitridschicht 19 und die isolierende Zwischenschicht 31. In ähnlicher Weise ist ein Source-Kontakt 33 direkt über der Source-Salizidlage 22 ausgebildet. Der Source-Kontakt 33 geht durch die Nitridschicht 19 und die isolierende Zwischenschicht. Die Verdrahtung 35, die mit den oberen Enden des Drain-Kontakts 32 und des Source-Kontakts 33 verbunden ist, ist an der Oberfläche der Zwischenschicht- Isolierschicht 31 ausgebildet.
  • In der vorliegenden Ausführungsform ist der Herstellungsprozess mit Ausnahme des in 5(b) gezeigten Prozesses zur Bildung der Salizidblockschicht 18 derselbe wie der eines allgemeinen OTP- oder MTP-Halbleiterspeichers mit Seitenwandladung. Daher kann die vorliegende Ausführungsform leicht realisiert werden, indem das Verfahren zur Bildung der Salizidblockschicht 18 zu einem allgemeinen Herstellungsverfahren hinzugefügt wird.
  • 7 ist eine Schnittansicht, die ein modifiziertes Beispiel einer nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Ausführungsform zeigt. In dem modifizierten Beispiel ist die in 2 gezeigte Speicherzelle 10 an der Oberfläche eines Silizium-Halbleitersubstrats ausgebildet, und ein MOS-Transistor 50 ist neben der Speicherzelle 10 ausgebildet, wobei der MOS-Transistor 50 zur Ansteuerung der Speicherzelle 10 dient. In dem geänderten Beispiel sind die Komponenten, die mit denen der in 2 gezeigten Speicherzelle 10 übereinstimmen, mit denselben Bezugsziffern gekennzeichnet, und ihre Beschreibung wird weggelassen.
  • Der MOS-Transistor 50 und die Speicherzelle 10 sind an der gleichen Oberfläche der p-Wanne 11 ausgebildet. Der MOS-Transistor 50 ist angrenzend an die Speicherzelle 10 ausgebildet, wobei die Isolierschichten zur Elementisolierung 27 dazwischen angeordnet sind. Auf der Oberfläche der p-Wanne 11 sind ein Drain-Bereich 53 und ein Source-Bereich 54, in dem eine n-Typ-Verunreinigung dotiert ist, mit einem dazwischen liegenden Kanalbereich 52 ausgebildet. Von dem Drain-Bereich 53 und dem Source-Bereich 54 aus werden in Richtung des Kanal-Bereichs 52 leicht dotierte Drain-Bereiche 65 bzw. 66 gebildet. Aus einem Oxid (SiO2) wird eine Isolierschicht 55 gebildet, um den Kanalbereich 52 zu bedecken. Ein Polysilizium-Gate 56 mit einem im Wesentlichen rechteckigen Querschnitt ist auf der Isolierschicht 55 ausgebildet. An den Seitenflächen des Gates 56 und direkt über dem Kanalbereich 52 sind über die Isolierschicht 55, die sich auch zu den Seitenflächen des Gates 56 erstreckt, Seitenwand-Abstandshalter 57 aus einem Nitrid (SiN) ausgebildet.
  • An den Oberflächen des Drain-Bereichs 53 und des Source-Bereichs 54 sind jeweils eine Drain-Salizidlage 61 und eine Source-Salizidlage 62 ausgebildet. Die Drain-Salizidlage 61 und die Source-Salizidlage 62 bestehen beispielsweise aus Salizid mit Titan, Kobalt oder Nickel (TiSi, CoSi oder NiSi). Eine Gate-Salizidlage 63 wird in ähnlicher Weise auf der Oberseite des Gates 56 gebildet. Eine Nitridschicht 19 aus einem Nitrid (SiN) wird gebildet, um die Drain-Salizidlage 61, die Source-Salizidlage 62, die Gate-Salizidlage 63 und die Seitenwand-Abstandshalter 57 zu bedecken. Die Nitridschicht 19 bedeckt auch die Strukturen der Elementisolations-Isolierschichten 27 und der benachbarten Speicherzelle 10.
  • Der MOS-Transistor 50 ist derselbe wie die benachbarte Speicherzelle 10, mit der Ausnahme, dass der MOS-Transistor 50 nicht die Salizidblockschicht 18, sondern die Gate-Salizidlage 63 und leicht dotierte Drain-Bereiche 65 und 66 umfasst. Daher kann der MOS-Transistor 50 unter Verwendung des Herstellungsprozesses der Speicherzelle 10 hergestellt werden. Die Seitenwand-Abstandshalter 57 des MOS-Transistors 50 können z. B. mit dem in 4(c) gezeigten Herstellungsverfahren der Seitenwand-Abstandshalter 17 der Speicherzelle 10 hergestellt werden. Der Drain-Bereich 53 und der Source-Bereich 54 des MOS-Transistors 50 können durch Anwendung des in 5(a) gezeigten Formgebungsverfahrens des Drain-Bereichs 13 und des Source-Bereichs 14 der Speicherzelle 10 gebildet werden. Die Drain-Salizidlage 61, die Source-Salizidlage 62, die Gate-Salizidlage 63 und die Seitenwand-Abstandshalter 57 des MOS-Transistors 50 können durch Anwendung des in 5(c) gezeigten Formungsprozesses der Drain-Salizidlage 21 und der Source-Salizidlage 22 der Speicherzelle 10 gebildet werden.
  • Wie oben beschrieben, können die Speicherzelle 10 und der MOS-Transistor 50 mit einem gemeinsamen Verfahren gleichzeitig hergestellt werden. Daher kann eine nichtflüchtige Halbleiterspeichervorrichtung des geänderten Beispiels, die die Speicherzelle 10 und den MOS-Transistor 50 enthält, hergestellt werden, wobei eine Erhöhung der Anzahl der Herstellungsprozesse unterdrückt wird. Dementsprechend können auch die Herstellungskosten gesenkt werden.
  • 8 ist ein Schaltplan, der schematisch eine Schaltung der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Ausführungsform zeigt. Eine Schaltung der nichtflüchtigen Halbleiterspeichervorrichtung umfasst einen Master-Controller 71, der die gesamte Vorrichtung steuert, eine Stromquelle 72, die einen konstanten Strom liefert, und einen ersten Vier-Bit-Speicherblock 73 und einen zweiten Vier-Bit-Speicherblock 74, die jeweils die Speicherzelle 10 enthalten. Der erste Vier-Bit-Speicherblock 73 umfasst einen ersten Slave-Controller 81, der den ersten Vier-Bit-Speicherblock 73 unter Steuerung des Master-Controllers 71 steuert, einen zweiten Slave-Controller 82, einen Gate-Vorspannungsabschnitt 83, der eine Vorspannung an ein Gate liefert, einen ersten Ein-Bit-Speicher 84, einen zweiten Ein-Bit-Speicher 85, einen dritten Ein-Bit-Speicher 86 und einen vierten Ein-Bit-Speicher 87. Der erste Ein-Bit-Speicher 84, der zweite Ein-Bit-Speicher 85, der dritte Ein-Bit-Speicher 86 und der vierte Ein-Bit-Speicher 87 können jeweils die in 7 gezeigte Konfiguration der Speicherzelle 10, einen Transistor zum Ansteuern der Speicherzelle 10 und dergleichen umfassen. Der zweite Vier-Bit-Speicherblock 74 kann die gleiche Konfiguration haben wie der erste Vier-Bit-Speicherblock 73. In dem oben gezeigten Beispiel umfasst jeder Speicherblock der beiden Vier-Bit-Speicherblöcke vier Ein-Bit-Speicher. Die Anzahl der Ein-Bit-Speicher und Vier-Bit-Speicherblöcke ist jedoch nicht auf diese Anzahl beschränkt. Es reicht zum Beispiel aus, wenn die Anzahl der Ein-Bit-Speicher, die der Speicherzelle 10 entsprechen, eins oder mehr beträgt. Eine solche Schaltung kann auf einem einzigen Halbleitersubstrat hergestellt werden.
  • In der nichtflüchtigen Halbleiterspeichervorrichtung der vorliegenden Ausführungsform führt die in jedem Speicherelement enthaltene Speicherzelle 10 Datenschreib-, Lese- und Löschvorgänge unter der Steuerung durch den Master-Controller 71 und den entsprechenden Slave-Controller durch. In der in 2 dargestellten Speicherzelle 10 werden während der Datenschreib-, Lese- und Löschvorgänge die in Tabelle 1 dargestellten Spannungen an ein Substrat angelegt, das die p-Wanne 11, den Drain-Bereich 13, das Gate 16 und den Source-Bereich 14 umfasst. TABELLE 1
    Source Drain Gate Substrat
    Schreiben 5 V 0 V 5 V 0 V
    Lesen 0 V 0.5 V ~1 V 0 V
    Löschen 5 V 0 V -5 V 0 V
  • Die Speicherzelle 10 arbeitet mit den in Tabelle 1 angegebenen Spannungen. Beim Schreibvorgang wird eine Ladung aus dem Source-Bereich 14 in die dem Source-Bereich 14 zugewandten Seitenwand-Abstandshalter 17 eingebracht. Im Lesebetrieb wird anhand des durch den Kanalbereich 12 fließenden Stroms ermittelt, ob die dem Source-Bereich 14 zugewandten Seitenwand-Abstandshalter 17 eine Ladung halten. Beim Löschvorgang wird eine Ladung, die von den Seitenwand-Abstandshaltern 17, die dem Source-Bereich 14 zugewandt sind, gehalten wird, in den Source-Bereich 14 herausgezogen. In dem in Tabelle 1 gezeigten Beispiel sind derart die Operationen Schreiben, Lesen und Löschen von Daten möglich, dass es sich um ein MTP-Gerät handelt. Sind nur Schreib- und Lesevorgänge möglich, so handelt es sich um ein OTP-Gerät.
  • INDUSTRIELLE ANWENDBARKEIT
  • Die vorliegende Erfindung kann für eine in einem Kraftfahrzeug eingebaute Steuerschaltung, wie z.B. ein Steuergerät (ECU), verwendet werden.
  • Bezugszeichenliste
    • 10
    Speicherzelle
    11
    p-Wanne
    12
    Kanalbereich
    13
    Drain-Bereich
    14
    Source-Bereich
    15
    Isolierschicht
    16
    Tor
    17
    Abstandshalter an der Seitenwand
    18
    Salizidblockschicht
    19
    Nitridschicht
    21
    Drain-Salizidlage
    22
    Source-Salizidlage
    32
    Drain-Kontakt
    33
    Source-Kontakt

Claims (8)

  1. Nichtflüchtige Halbleiterspeichervorrichtung mit: einer oder mehreren Speicherzellen, die an einer Oberfläche eines Halbleitersubstrats ausgebildet sind, wobei die Speicherzellen umfassen: einen Source-Bereich und einen Drain-Bereich, die mit einem dazwischen liegenden Kanalbereich ausgebildet sind; eine Isolierschicht, die den Kanalbereich abdeckt; ein Gate, das auf der Isolierschicht ausgebildet ist; einen Seitenwand-Abstandshalter, der ausgebildet ist, an einer Seitenfläche des Gates und direkt über dem Kanalbereich positioniert zu werden; eine Salizidblockschicht, die ausgebildet ist, einen Teil des Source-Bereichs, einen Teil des Drain-Bereichs, das Gate und den Seitenwand-Abstandshalter zu bedecken; eine Salizidlage, die auf der Salizidblockschicht und auf demjenigen Source-Bereich und demjenigen Drain-Bereich, die von der Salizidblockschicht freigelegt sind, ausgebildet ist; und eine Nitridschicht, die ausgebildet ist, die Salizidblockschicht und die Salizidlage zu bedecken.
  2. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, wobei die Salizidblockschicht eine Oxidschicht mit einer Dicke von 50 nm oder mehr ist.
  3. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, ferner umfassend: einen Kontakt, der außerhalb der Salizidblockschicht und direkt oberhalb der Salizidlage ausgebildet ist.
  4. Nichtflüchtige Halbleiterspeicheranordnung nach einem der Ansprüche 1 bis 3, wobei der Seitenwand-Abstandshalter eine aus dem Source-Bereich eingebrachte Ladung hält.
  5. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, ferner umfassend: einen oder mehrere MOS-Transistoren, die an der Oberfläche des Halbleitersubstrats ausgebildet sind, wobei die MOS-Transistoren umfassen: einen Source-Bereich und einen Drain-Bereich, die mit einem dazwischen liegenden Kanalbereich ausgebildet sind; eine isolierende Schicht, die den Kanalbereich abdeckt; ein Gate, das auf der Isolierschicht ausgebildet ist; einen Seitenwand-Abstandshalter, der ausgebildet ist, an einer Seitenfläche des Gates und direkt über dem Kanalbereich positioniert zu werden; eine Salizidlage die auf dem Source-Bereich, dem Drain-Bereich und dem Gate ausgebildet ist; und eine Nitridschicht, die ausgebildet ist, die Salizidlage und den Seitenwand-Abstandshalter zu bedecken.
  6. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 5, wobei die Isolierschicht des MOS-Transistors und die Isolierschicht der Speicherzelle die gleiche Dicke haben.
  7. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 5, wobei das Gate des MOS-Transistors und das Gate der Speicherzelle die gleiche Höhe und Breite haben.
  8. Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 5, wobei der Seitenwand-Abstandshalter des MOS-Transistors und der Seitenwand-Abstandshalter der Speicherzelle die gleiche Höhe und Breite haben.
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