DE3134233C2 - - Google Patents
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Description
Die Erfindung bezieht sich auf eine Speichereinrichtung mit
dynamischen MOS-Speicherzellen nach dem Oberbegriff des Pa
tentanspruchs 1 sowie auf ein Verfahren zu deren Herstellung.
Aus der DE-OS 28 41 453 ist eine Speichereinrichtung der ein
gangs genannten Art bekannt, bei der jede Speicherzelle einen
Transistor als Schalttransistor aufweist, der mit einem Spei
cherkondensator verbunden ist. Der Speicherkondensator hat
eine n-Inversionsschicht über einer Oxidschicht, die selbst
auf einem p-leitenden Substrat gebildet ist. Zur Erhöhung der
Kapazität pro Flächeneinheit in einer Speicherzelle wird ent
weder die Verarmungsschicht durch örtliche Verstärkung der
Substrat-Dotierungskonzentration vergrößert, oder es wird ein
Diodenübergang im Substrat durch Ionendotierung eines dem
Substrat entgegengesetzten Leitfähigkeitstyps gebildet.
Bei derartigen herkömmlichen dynamischen n-Kanal-RAM's, insbe
sondere solchen mit höherer Packungsdichte, rufen Alpha
teilchen eine Ionisation innerhalb des Substrats hervor. Da
durch driften Minoritätsträger in aktive Zonen (Speicherkon
densatoren und Bitleitungen) und verursachen Störungen.
In der Firmenschrift IBM TDB, Vol. 22, Nr. 8A, Januar 1980,
Seiten 3208 und 3209, ist eine generelle Möglichkeit zur Ver
ringerung von durch Alphateilchen hervorgerufenen Fehlern in
dynamischen Speichern angegeben. Die Speichermatrix, Bitlei
tungen und Leseverstärker sind in einer dünnen epitaktischen
Schicht geeigneter Dotierung angeordnet, der ein Substrat
scheibchen mäßiger Dotierstoffkonzentration zugeordnet ist.
Der Leitungstyp des Substrats ist demjenigen der epitaktischen
Schicht entgegengesetzt. Die meisten der Elektronen-Löcher-
Paare rekombinieren in der mäßig dotierten Substratzone.
Der Erfindung liegt die Aufgabe zugrunde, die Packungsdichte
der gattungsgemäßen Speichereinrichtung zu erhöhen und sie
unempfindlich zu machen gegen Alphateilchen.
Zur Lösung dieser Aufgabe sieht die Erfindung die kennzeich
nenden Merkmale des Patentanspruchs 1 vor. Verfahrensmäßig
besteht die Lösung der Erfindungsaufgabe in den Merkmalen des
Patentanspruchs 5.
Bei der Erfindung wird jeder Speicherzelle durch die Kopplung
der Polysiziliumschicht mit einer n-leitenden Senke über den
n-leitenden vergrabenen Kontakt eine zusätzliche Kapazität
gegeben. Die Erhöhung der Speicherkapazität pro Flächeneinheit
führt zu einer entsprechenden Erhöhung der Packungsdichte. Der
Einbau der Speicherzellen in einer n-leitenden Mulde ergibt
eine Sperrschicht zwischen der Mulde und dem Substrat, so daß
die Zelle weitgehend unempfindlich gegen Alphateilchen ist.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unter
ansprüchen gekennzeichnet.
Im folgenden wird die Erfindung anhand eines in der Zeichnung
dargestellten Ausführungsbeispiels näher erläutert. In der
Zeichnung zeigt
Fig. 1 ein schematisches Schaltbild zur Veran
schaulichung einer äquivalenten Schaltung
für ein erfindungsgemäß hergestelltes
Speicherzellenpaar;
Fig. 2 eine Schnittansicht durch ein erfindungs
gemäß hergestelltes Speicherzellenpaar;
Fig. 3 eine Draufsicht auf die Zellen gemäß Fig. 2
ohne die darüberliegenden Metalleitungen;
Fig. 4 eine Schnittansicht durch ein Substrat mit
einer n-leitenden Mulde;
Fig. 5 das Substrat gemäß Fig. 4 nach der Bildung
eines Paars von p-leitenden Zonen im Sub
strat;
Fig. 6 das Substrat gemäß Fig. 5 nach einer zu
sätzlichen Bearbeitung zur Ausbildung von
Öffnungen bzw. Fenstern durch eine Foto
lackschicht, wobei die Öffnungen bis zu
den p-leitenden Zonen reichen;
Fig. 7 das Substrat gemäß Fig. 6 nach der Bil
dung einer Polysiliziumschicht über dem
Substrat und dem Vortreiben eines n-leiten
den Dotierstoffs durch die p-leitenden
Zonen in Kontakt mit der Mulde;
Fig. 8 das Substrat gemäß Fig. 7 nach der Aus
bildung von Mustern in der Polysilizium
schicht; und
Fig. 9 das Substrat gemäß Fig. 8 nach Durch
führung eines zusätzlichen Dotierschritts.
Beschrieben wird die Ausbildung einer dynamischen MOS
RAM-Zelle mit Hilfe eines CMOS-Prozesses.
Im folgenden wird zunächst auf Fig. 1 Bezug genommen.
Gemäß einem bevorzugten Ausführungsbeispiel
werden die Speicherzellen in Paaren hergestellt, wobei
jedes Paar mit einer Bitleitung, z. B. der Bitleitung 13
gekoppelt ist. Die Zelle 10 weist einen p-Kanal-Transistor
35 auf, der einen Speicherkondensator mit der Bitleitung
13 selektiv koppelt, wenn ein Potential an der Wortlei
tung 16 ansteht. In ähnlicher Weise hat die Zelle 12
einen p-Kanal-Transistor 36, der einen Speicherkondensator
mit der Bitleitung 13 koppelt, wenn ein Potential an der
Wortleitung 17 ansteht. Die in der Äquivalenzschaltung
gemäß Fig. 1 dargestellten Speicherkondensatoren sind
als Transistoren 37 und 38 des Verarmungstyps gezeigt.
Wie genauer beschrieben werden wird, ist die Gate-
Elektrode 26 des Tran
sistors 37 gleichzeitig eine Kondensatorelektrode und durch eine vergrabene Kontaktzone mit einer
n-leitenden Mulde gekoppelt; sowohl die Mulde als
auch die Kondensatorelektrode 26 werden auf VCC gehalten.
Auf diese Weise erhält man eine Kapazität zwischen der
Kondensatorelektrode 26 und der p-leitenden Kanal
zone des Transistors 37, und diese Kapazität ist als
Kondensator 37b bezeichnet. Eine beträchtliche Kapazität
wird am Übergang zwischen der p-leitenden Kanalzone des
Transistors 37 und der n-leitenden Mulde gewonnen. Diese
Kapazität ist in der Äquivalenzschaltung als Kondensator
37a veranschaulicht. Die Seitenwand zwischen Kanalzone
und der vergrabenen Kontaktzone schafft auch eine ge
wisse Kapazität für die Zelle (in der Größenordnung von
20 bis 25%). Diese Kapazität ist als Kondensator 39 an
gegeben. In ähnlicher Weise ergeben sich bei der Zelle
12 die dem Transistor 38 zugeordneten Kondensatoren 38a
und 38b und die Seitenwandkapazität als Kondensator 41.
Gemäß Fig. 2 ist die Äquivalenzschaltung gemäß
Fig. 1 durch die zwischen den Schnittlinien AA und BB
liegenden Zonen gebildet. (Die Herstellung dieser
Struktur wird in Verbindung mit den Fig. 4 bis 9
beschrieben.) Die Bitleitung 13 der Fig. 1 ist als
Metalleitung 13 gezeigt, welche über einen Kontakt
14 mit der Zone 22 in Kontakt steht. Die Zone 22
bildet eine gemeinsame Source-Zone für die
Transistoren 35 und 36. Der p-Kanal-Transistor 35 ist
zwischen den Zonen 32 und 22 und der Transistor 36
zwischen den Zonen 33 und 22 gebildet.
Die Kondensatorelektrode 26 gemäß Fig. 1 ist in
einer länglichen Polysiliziumschicht ausgebildet, vgl.
Fig. 3, wo zwei Zellenreihen gezeigt sind,
und diese Polysiliziumschicht kontaktiert die n-Mulde
15 durch eine vergrabene Kontaktzone, die Zone 24.
Die Seitenwandkapazität (Kondensator 39) ist zwischen
der Zone 24 und der Zone 29b gebildet. In ähnlicher
Weise ist in der Zelle 12 der Kondensator 41 zwischen
der p-leitenden Zone 30a und der n-leitenden Zone
25 gebildet. Der Kondensator 37b der Zelle 10 ist
zwischen der Polysiliziumschicht 26 und der Zone 29b
gebildet. Der Kondensator 37a wird vom Übergang bzw.
der Grenzschicht zwischen der Zone 29b und der n-leiten
den Mulde 15 gebildet. Die entsprechenden Zonen für die
Zelle 12 bilden die Kondensatoren 38a und 38b.
Wenn die erfindungsgemäßen Zellen in einer Matrixanordnung
gebildet werden, sind die Polysiliziumschichten 26 und
27 und die Zonen 24 und 25 gemäß Fig. 2 benachbarten
Zellen zugeordnet. Eine solche Zelle liegt links von
der Schnittlinie AA in Fig. 2 (teilt die Polysiliziumschicht 26
und die Zone 24 mit der benachbarten Zelle), und die
andere liegt rechts von der Schnittlinie BB (teilt die
Polysiliziumschicht 27 und die Zone 25 mit der benachbarten Zelle).
Diese anderen Zellen sind ebenfalls an die Bitleitung
13 angekoppelt. In der Spaltenrichtung der Matrix bilden
die langgestreckten Polysiliziumschichten 26 und 27
Kondensatorelektroden für andere Zellen, wie am
besten in Fig. 3 zu sehen ist. In ähnlicher Weise
werden die Wortleitungen 16 und 17 von langgestreckten
Polysiliziumbauteilen definiert und bilden Wortleitungen
für andere, in Spaltenrichtung der Matrix nebeneinander
angeordnete Zellen.
Bei der Herstellung der beschriebenen Zelle mit dem
erfindungsgemäßen Verfahren wird ein p-leitendes
Siliziumsubstrat 12 gemäß Fig. 4 verwendet. Dieses
Substrat wird auf ein Dotierungsniveau von 38 bis 63
Ohm-cm dotiert. Die Vorbereitungsverarbeitung umfaßt
die Bildung einer Vielzahl von n-leitenden Mulden 15.
Diese Mulden 15 dienen als Wirtszonen für die RAM-Zellen,
und gleichzeitig mit deren Bildung werden andere n-
leitende Mulden für die peripheren CMOS-Schaltungen
ausgebildet. Diffusions- und Treibschritte bringen
die phosphordotierten n-leitenden Mulden auf eine
Tiefe von etwa 5 mm. Bei dieser
anfänglichen Bearbeitung wird eine Oxydschicht
43 über den Mulden 15 aufgewachsen, gefolgt von der
Bildung einer Siliziumnitridschicht 44. Der bei der
Bildung der Mulden 15, der Kanalsperrzonen und der
darüberliegenden Feldoxide verwendete besondere
Prozeß ist im einzelnen in der deutschen Patentan
meldung P 31 10 477.0 beschrieben. Kanalsperren und
Feldoxide werden in der Matrix an den in Fig. 3 ge
zeigten Zonen 50 gebildet. Gleichzeitig werden Kanal
sperren und Feldoxidzonen für die peripheren Schal
tungen gebildet.
In der Schnittansicht gemäß Fig. 5 ist eine einzige
n-leitende Mulde 15 im Substrat 12 dargestellt. Nach der
Bildung der Mulde und der Entfernung der Siliziumnitrid
schicht 44 gemäß Fig. 4 wird eine Fotolackschicht 52
über der Oxydschicht 43 niedergeschlagen. Danach werden
nach herkömmlichen fotolithographischen Methoden Öffnungen
bzw. Fenster 48 und 49 (Fig. 5) durch die Schicht 52
gelegt, wodurch die darunterliegenden Zonen des Oxyds
43 freiliegen. Als nächstes wird das Substrat einer
Ionenimplantation unterworfen, die durch die Linien 53
veranschaulicht ist. Dadurch werden p-leitende Zonen
29 und 30 gebildet. Insbesondere wird ein Borimplantat
bei einem Energieniveau von 50 keV zur Erzielung eines
Konzentrationsniveaus von 4 × 1013 cm-2, gefolgt von einem
Treiberschritt bei 1000°C über eine Stunde verwendet.
Danach wird der Rest der Fotolackschicht 52 zusammen
mit der Oxydschicht 43 entfernt. Eine neue Gate-Oxyd
schicht wird bis zu einer Dicke von etwa 35 nm bei
dem beschriebenen Ausführungsbeispiel aufgewachsen
(HCl-Züchtung). Diese ist als Oxydschicht 57 in
Fig. 6 dargestellt. Bei dem beschriebenen Ausführungsbei
spiel wird die Matrix einer Licht-Bor-Ionenimplantation
(Flächenimplantation) unterworfen, um die Schwellen
spannung der Bauelemente in der Matrix einzustellen.
Diese Implantation erfolgt bei einem Energieniveau
von 50 keV bei einer Dotierstoffkonzentration von
7 × 1011 cm-2.
Danach wird eine Fotolackschicht 58 über der Oxydschicht
57 gebildet und Öffnungen 59 und 60 unter Verwendung
herkömmlicher fotolithographischer Methoden ausge
bildet. Die Oxydschicht 57 wird im Bereich dieser
Öffnungen geätzt, um den Bereich der darunterliegenden
p-leitenden Zonen 29 und 30 freizulegen. Die Öffnungen
59 und 60 halbieren die Zonen 29 und 30.
Als nächstes wird nach Entfernung der Fotolackschicht
58 eine Schicht 61 aus polykristallinem Silizium (Poly
silizium) über dem Substrat ausgebildet. Wie in
Fig. 7 gezeigt ist, kontaktiert diese Schicht die Zonen 29
und 30, da bei dem Behandlungsschritt gemäß Fig. 6
zuvor die Öffnungen in der Oxydschicht 57 ausgebildet
wurden. Diese Polysiliziumschicht hat bei dem be
schriebenen Ausführungsbeispiel eine Stärke von etwa
500 nm und ist mit einem n-leitenden Dotierstoff, ins
besondere Phosphor, stark dotiert. Eine Oxydschicht
63 wird auf der Polysiliziumschicht 61 in der in
Fig. 7 gezeigten Weise aufgewachsen. Dieser Schritt und andere
nachfolgende Hochtemperatur-Behandlungsschritte be
wirken, daß der n-leitende Dotierstoff aus der Poly
siliziumschicht 61 durch die Zonen 29 und 30 in Kontakt
mit der n-leitenden Mulde getrieben wird und eine
Kontaktzone 24 in der Zone 29 und eine Kontaktzone 25
in der Zone 30 bildet. Die Zone 24 teilt die Zone 29
in die Zonen 29a und 29b; in ähnlicher Weise teilt die
Zone 25 die Zone 30 in die Zonen 30a und 30b. Der Ein
fachheit halber sind die Zonen 24 und 25 in Fig. 7
bereits bis in die Mulde 15 eingedrungen gezeigt, obwohl
diese Zonen in der Praxis solange noch nicht vollständig
gebildet sind, bis während der nachfolgenden Hoch
temperatur-Behandlungsschritte eine zusätzliche
Diffusion erfolgt.
Wie in Fig. 7 dargestellt ist, wird danach unter Ver
wendung herkömmlicher fotolithographischer Methoden
die Polysiliziumschicht 61 mit einem Muster versehen,
um die Leitungen 26 und 27 (Polysiliziumschichten)
und die Wortleitungen 16 und 17 zu bilden.
An diesem Punkt des Verfahrens wird ein starkes Arsen
implantat zur Bildung der Source- und Drain-Zonen für
n-Kanal-Transistoren der CMOS-Peripherieschaltungen
verwendet. Diese Implantation wird in der Matrix selbst
nicht verwendet.
Die Matrix- und Peripherieschaltungen werden danach
einer Borimplantation zur Bildung der Source- und Drain-
Zonen für die p-Kanal-Bauelemente, insbesondere zur
Dotierung der Zonen 22, 32 und 33 (Fig. 9) unter
worfen. Diese Zonen werden in Ausrichtung mit den
Leitungen 16 und 17 und den Polysiliziumschichten
26 und 27 gebildet. Die Borimplantation findet bei
einem Energieniveau von 50 keV zur Erzielung einer
Dotierstoffkonzentration von 1 × 1014 cm-2 statt.
Danach finden herkömmliche Verfahrensschritte zur Ver
vollständigung der Zellen, z. B. die Bildung einer
Schutzglasschicht über dem Substrat und die Herstellung
der metallischen Bitleitungen und Kontakte bis zur
Entstehung der Struktur in Fig. 2 Verwendung. Die
Polysiliziumschichten 26 und 27 werden zusammen
mit den n-leitenden Mulden 15 mit einem positiven
Potential von 5 Volt (gegenüber dem Substrat) ver
bunden.
Wichtig ist, daß die Zonen 24 und 25, welche die
Zonen 29 bzw. 30 zweiteilen und in die Zone 29a,
29b bzw. 30a, 30b unterteilen, eine Trennung
zwischen benachbarten Zellenpaaren hervorrufen.
Diese Kontaktzonen erfüllen natürlich die wichtige
Funktion der Kopplung der Polysiliziumschichten
26 und 27 mit der n-leitenden Mulde. Auch ergeben
diese Zonen eine zusätzliche Speicherkapazität an
ihren Seitenwänden (z. B. den Kondensator 39 in
Fig. 1). Im Stande der Technik (vgl. die DE-OS 29 49 689) werden häufig
Feldoxyde in den von den Zonen 24 und 25 einge
nommenen Bereichen gezüchtet. Diese Oxyde nehmen
offensichtlich einen beträchtlichen Substrat
bereich in Anspruch und liefern keinen Beitrag zur Kapa
zität der Zelle. Außerdem verringert die von den
Polysiliziumschichten 26 und 27
niedrigen Widerstandes verbundene n-leitende Mulde
eine Stör- bzw. Rauschkopplung zwischen den Speicher
zellen und den Bitleitungen und verbessert die Betriebs
weise. Die oben beschriebene erfindungsgemäße Zelle
läßt sich relativ leicht herstellen, da
nur eine einzige Schicht aus Polysilizium er
forderlich ist. (Bei bekannten dynamischen RAM Zellen
werden häufig zwei Schichten aus Polysilizium verwendet.)
Claims (7)
1. Speichereinrichtung mit dynamischen MOS-Speicherzellen
(10, 11), die auf einem p-leitenden Siliziumsubstrat (12)
aufgebaut sind, wobei jede MOS-Speicherzelle einen Transistor
(35, 36) und einen mit dem Transistor gekoppelten Kondensator
(37a, 37b, 39; 38A, 38b, 41) zur Ladungsspeicherung aufweist,
dadurch gekennzeichnet,
daß alle Speicherzellen (10, 11) in einer n-leitenden Mulde (15) angeordnet sind;
daß eine Polysiliziumschicht teilweise als Kondensator elektroden (26; 27) über der n-leitenden Mulde (15) angeordnet ist;
daß zwischen der Polysiliziumschicht und der n-leitenden Mulde (15) eine Isolierschicht (57) ausgebildet ist;
daß p-leitende Zonen (29a, 29b; 30a, 30b) unter den Konden satorelektroden (26; 27) und der Isolierschicht (57) in der n-leitenden Mulde (15) angeordnet sind; und
daß eine n-leitende vergrabene Kontaktzone (24; 25) die Kondensatorelektroden (26; 27) und die n-leitende Mulde (15) miteinander leitend verbindet.
daß alle Speicherzellen (10, 11) in einer n-leitenden Mulde (15) angeordnet sind;
daß eine Polysiliziumschicht teilweise als Kondensator elektroden (26; 27) über der n-leitenden Mulde (15) angeordnet ist;
daß zwischen der Polysiliziumschicht und der n-leitenden Mulde (15) eine Isolierschicht (57) ausgebildet ist;
daß p-leitende Zonen (29a, 29b; 30a, 30b) unter den Konden satorelektroden (26; 27) und der Isolierschicht (57) in der n-leitenden Mulde (15) angeordnet sind; und
daß eine n-leitende vergrabene Kontaktzone (24; 25) die Kondensatorelektroden (26; 27) und die n-leitende Mulde (15) miteinander leitend verbindet.
2. Speichereinrichtung nach Anspruch 1, dadurch gekennzeich
net, daß die n-leitende vergrabene Kontaktzone (24; 25) die
p-leitenden Zonen (29a, 29b; 30a, 30b) zweier benachbarter
Zellen voneinander trennt.
3. Speichereinrichtung nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß die p-leitenden Zonen (29a, 29b; 30a, 30b)
an Drain-Zonen (32; 33) der Transistoren (35, 36) angrenzen.
4. Speichereinrichtung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß die p-leitenden Zonen (29a, 29b;
30b) bordotierte Zonen sind.
5. Verfahren zur Herstellung der Speichereinrichtung nach
einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß in
dem p-leitenden Substrat (12) eine n-leitende Mulde (15) und
in dieser p-leitende Zonen (29, 30) gebildet werden, daß über
den p-leitenden Zonen (29, 30) eine Polysiliziumschicht (61)
gebildet und mit einem n-leitenden Dotierstoff dotiert wird,
daß die p-leitenden Zonen (29, 30) in einem vorgegebenen Be
reich kontaktiert wird, daß der n-leitende Dotierstoff aus der
Polysiliziumschicht (61) in dem vorgegebenen Bereich derart
durch die p-leitenden Zonen (29, 30) getrieben wird, daß je
weils die n-leitende vergrabene Kontaktzone (24, 25) die
p-leitenden Zonen (29, 30) in einen ersten und einen zweiten
p-leitenden Abschnitt zur Ausbildung zweier Kondensatorelek
troden trennt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß
die p-leitenden Zonen (29, 30) durch Ionenimplantation mit Bor
gebildet werden.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß
Gateelemente (16, 27) der Transistoren (35, 36) aus der Poly
siliziumschicht ausgebildet werden.
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