DE2728167A1 - Verfahren zur vorbereitung eines siliziumsubstrats fuer die herstellung von mos-bauelementen - Google Patents

Verfahren zur vorbereitung eines siliziumsubstrats fuer die herstellung von mos-bauelementen

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DE2728167A1 DE19772728167 DE2728167A DE2728167A1 DE 2728167 A1 DE2728167 A1 DE 2728167A1 DE 19772728167 DE19772728167 DE 19772728167 DE 2728167 A DE2728167 A DE 2728167A DE 2728167 A1 DE2728167 A1 DE 2728167A1
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Description

PATENTANWÄLTE ZENZ & HELBER · D 43OO ESSEN 1 AM RUHRSTEIN 1 · TEL.: (O2O1) 412687
INTEL CORPORATION 3065 Bowers Avenue, Santa Clara, Kalifornien 95051, V.St.A.
Verfahren zur Vorbereitung eines Siliziumsubstrats für die Herstellung von MOS-Bauelementen
Die Erfindung bezieht sich auf ein Verfahren zur Vorbereitung eines Siliziumsubstrats für die Herstellung von MOS-Bauelementen, bei dem eine erste Maske über einer ersten Substratzone gebildet und das Substrat in außerhalb der ersten Substratzone liegenden Bereichen mit einem ersten Dotierstoff dotiert wird·
Bei der Herstellung großer integrierter MOS-Schaltungen ist es häufig erwünscht, Bauelemente, z.B. Feldeffekttransistoren mit unterschiedlichen Schwellenspannungen auf dem gleichen Substrat aufzubauen. Ein Beispiel dafür, daß Bauelemente mit unterschiedlichen Schwellenspannungen auf einem gemeinsamen Substrat verwendet werden, ist die Kombination von Feldeffekttransistoren des Verarmungstyps mit Feldeffekttransistoren des Anreicherungstyps. Zur Herstellung dieser Bauelemente auf einem gemeinsamen Substrat wird in typischer Verfahrensweise ein getrennter Maskierschritt zur Trennung der Kanalzonen von den Bauelementen des Verarmungstyps verwendet. Danach wird ein geeigneter Dotierstoff in das Substrat eindiffundiert· In einem weiteren Verfahrensschritt werden die Bauelemente des Anreicherung styps und diejenigen des Verarmungstyps gleichzeitig auf dem Substrat aufgebaut·
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Z/bu.
Es ist in einigen Anwendungsfällen zweckmäßig, auf de selben Substrat Bauelemente des Verarmungstyps und Bauelemente des Anreicherungstyps mit verschiedenen Schwellen— spannungen aufzubauen. Bei geeigneter Wahl der Schwellen-Spannungen können die integrierten Schaltungen optimiert werden. Wenn jedoch ein getrennter Maskierschritt zur Herstellung jeder Schwellenspannung erforderlich ist, so wäre die Verwendung von Bauelementen mit unterschiedlichen Schwellenspannungen aufgrund des Herstellungsaufwandes und im Hinblick auf die mögliche Ausbeute weniger ökonomisch und praktikabel.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Vielzahl von Wirtszonen mit unterschiedlichen Leitungstypen und DotierStoffkonzentrationen ohne das Erfordernis getrennter Maskierschritte für alle Wirtszonen zu bilden.
Ausgehend von dem Verfahren der eingangs angegebenen Art, schlägt die Erfindung zur Lösung dieser Aufgabe vor, daß eine zweite Maske über einer mit einem Teil der ersten Substratzone ausgerichteten zweiten Substratzone gebildet wird und das Substrat in außerhalb der zweiten Substratzone gelegenen Bereichen mit einem zweiten Dotierstoff dotiert wird, wodurch im Substrat vier Wirtszonen mit unterschiedlichen Dotierungsniveaus zum Aufbau von MOS-Bauelementen mit untereinander verschiedenen Schwellenspannungen gebildet werden. Auf diese Weise können viele Transistoren mit unterschiedlichen Schwellenspannungen, einschließlich Transistoren des Verarmungstyps und des Anreicherungstyps auf einem Substrat mit geringem Körpereffekt gebildet werden. Zur Bildung dieser verschiedenen Wirtszonen, die für die Kanäle der Transistoren verwendet werden, sind wesentlich weniger Maskier- und Dotierungsschritte als bisher erforderlich.
Das beschriebene Verfahren läßt sich mit im Prinzip den gleichen Vorteilen auch zur Bildung einer größeren Anzahl von Wirtszonen und demzufolge auch zur Vorbereitung des Auf-
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baus von MOS—Bauelementen mit einer größeren Anzahl verschiedener Schwellenspannungen verwenden.
Im folgenden wird die Erfindung anhand eines in der Zeichnung in unterschiedlichen Verfahrensstufen dargestellten Verfahrensbeispiels näher erläutert. Es zeigen:
Fig· I eine Schnittansicht durch einen vergrößerten Teil eines Siliziumsubstrats mit mehreren in gegenseitigem Abstand angeordneten Feldoxidzonen ;
Fig. 2 das Substrat gemäß Fig. 1 mit einer eine erste Substratzone überziehenden Oxidschicht, bei der der Rest des Substrats mit einem ersten Dotierstoff dotiert wird;
Fig. 3 das Substrat gemäß Fig. 2, bei dem eine Fotolackmaske einen Teil des Substrats überzieht und der Rest des Substrats mit einem zweiten Dotierstoff dotiert wird;
Fig· 4 das Substrat gemäß Fig. 3 mit einer im Substrat vergrabenen Kontaktzone, einer polykristallinen Siliziumschicht und einer polykristallinen Siliziumoxidschicht; ~
Fig. 5 das Substrat gemäß Fig. 4 mit aus der polykristallinen Siliziumschicht gebildeten Gate-Elektroden und im Substrat gebildeten Source- und Drain-Zonen; und
Fig. 6 das Substrat gemäß Fig. 5 mit einer Glasschicht und Netallkontakten.
Im folgenden wird ein Verfahren zur Bildung mehrerer Wirtszonen mit unterschiedlichen Leitungstypen und unterschiedlichen Dotierstoffkonzentrationen in einem Siliziumsubstrat beschrieben. In den verschiedenen Wirtszonen können danach MOS—Bauelemente mit unterschiedlichen Schwellenspannungen aufgebaut werden. Bei dem beschriebenen Ausführungsbeispiel werden zwei getrennte Maskier— und Dotierungsschritte verwendet, die zu vier Wirtszonen führen· Innerhalb dieser Anmeldung wird auch die Herstellung eines Inverters beschrieben, der einen Transistor des Anreicherungstyps und einen Transistor des Verareungstyps auf
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zwei dieser Zonen aufweist. Beschrieben wird ferner die gleichzeitige Herstellung anderer Feldeffektbauelemente auf anderen Wirtszonen·
Beschrieben werden außerdem verschiedene Einzelheiten der bevorzugten Verfahrensweise, so z.B. die Leitungstypen, die besonderen Dotierstoffe, die DotierStoffkonzentrationen, die Behandlungszeiten und die Temperaturen, um das Verfahren besser verständlich zu machen. Es ist jedoch darauf hinzuweisen, daß es sich hierbei nur um Angaben in Bezug eines bevorzugten Verfahrensbeispiels handelt, die im Rahmen fachmännischen Handelns insbesondere in anderen Anwendungsfällen abgewandelt werden können. Auf herkömmliche fotolithographische Verfahrensschritte wird teilweise nicht näher eingegangen, um die Erfindungsbeschreibung nicht unnötig zu belasten.
In Fig. 1 ist eine Schnittansicht durch ein monokristallines Siliziumsubstrat 10 gezeigt, dessen Oberfläche zum Zwecke der Erläuterung in drei von Feldoxiden 12 getrennten Hauptabschnitten unterteilt ist. Kanalsperren (channel stops) 14 liegen unter jeder Feldoxidzone 12. Eine Siliziumoxidschicht (SiO, SiO2) 21 ist auf der Oberfläche des Substrats gebildet. Das Feldoxid 12, die Kanalsperren 14 und die Oxidschicht 21 können unter Verwendung der bekannten "Frontenden-" Verarbeitungsmethoden hergestellt werden. Das Feldoxid 12 und die Kanalsperren 14 sind an sich nicht erforderlich, werden jedoch bei dem beschriebenen bevorzugten Verfahrensbeispiel verwendet. Bei dem bevorzugten Verfahrensbeispiel wird das Substrat 10 mit einem p-leitenden Dotierstoff auf ein Konzentrationsniveau von angenähert 50 Ohm cm dotiert·
Die Kanalsperren 14 sind mit einem p—leitenden Dotierstoff stark dotiert.
Wie in Fig. 1 gezeigt ist, sind vier Zonen 16, 17, 18 und auf dem Substrat vorgesehen. Diese Zonen werden unterschiedlichen Dotierungen (insbesondere die Zonen 17, 18 und 19) ausgesetzt, wodurch vier Wirtszonen im Substrat 10 entstehen.
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ORIGINAL INSPECTED
Bei dem beschriebenen Beispiel werden Feldeffekttransistoren auf den Zonen 16 und 19 und ein Inverter (mit einem Transistor des Verarmungstyps und einem Transistor des Anreicherungstyps) auf den Zonen 17 und 18 gebildet.
Ein herkömmlicher Maskierschritt wird zum Ätzen der Silizium-' oxidschicht 21 in den Zonen 18 und 19 (Fig. 2) verwendet. Danach wird ein Arsendotierstoff in den Zonen 18 und 19 in das Substrat eindiffundiert, um dotierte n—leitende Zonen 23 und 24 zu bilden. Bei dem beschriebenen Ausführungsbeispiel erfolgt die Dotierung der Zonen 23 und 24 durch Ionenimplantation; ein Energieniveau von 25 keV dient zur Erzielung eines
12 2 Konzentrationsniveaus von angenähert 0,8 χ 10 /cm . In der Verfahrensstufe gemäß Fig. 2 werden die Substratzonen 16 und 17 mit dem Arsen-Dotierstoff nicht dotiert, da sie von der Oxidschicht 21 geschützt sind.
Als nächstes wird die Oxidschicht 21 unter Verwendung eines herkömmlichen Fluor—Wasserstoff—Ätzmittels entfernt und eine Gate-Oxidschicht 26 auf der Oberfläche des Substrats-aufgewachsen (Fig. 3). Bei dem beschriebenen Ausführungsbeispiel hat dieses Gate-Oxid eine Stärke von angenähert 700 X· Nach der Bildung des Gate-Oxids wird das Substrat bei angenähert 1075° C in einer Stickstoffatmosphäre getempert.
Wie in Fig. 3 zu sehen ist, wird eine Fotolack-Maskierschicht 27 auf dem Substrat derart gebildet, daß die Zonen 16 und 18 von dieser Maskierschicht bedeckt sind. Zu diesem Zweck werden herkömmliche fotolithographische Methoden angewandt. Das Substrat wird sodann einem Bor-Dotierstoff zur Bildung der dotierten Wirtszonen 29 und 24a in den Zonen 17 bzw. 19 ausgesetzt· Eine B1 ..-Ionenimplantationdotierung wird bei dem beschriebenen Verfahrensbeispiel bei einem Energieniveau von etwa 50 keV verwendet, wodurch eine Dotierungskonzentration in der Zone
12 2 17 von 0,35 χ 10 /cm erzielt wird· Dieses Energieniveau reicht aus, um das Oxid 26 zu durchdringen, während die Foto-
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lackschicht 27 eine Dotierung des Substrats In den Zonen 16 und 18 verhindert·
Wie In Flg. 3 zu sehen 1st, sind jetzt vier unterschiedliche Wirtszonen In die Oberfläche des Substrats 10 eingebaut· In der Zone 16 sind der ursprüngliche Substratleitungstyp und das Konzentrationsniveau erhalten geblieben· Eine p—leitende Zone befindet sich in der Zone 17, ein n-leitender Dotierstoff ist in der Zone 18, und eine leicht dotierte η-leitende Zone 24a befindet sich im Bereich 19. Zwei Maskierschritte und zwei Dotierungsschritte wurden zur Gewinnung dieser vier Wirtszonen verwendet. Wenn zusätzliche Wirtszonen unterschiedlicher Leitungstypen oder Konzentrationsniveaus erforderlich sind, so können zusätzliche überlappende Maskier- und Dotierungsschritte zum Aufbau der gewünschten Anzahl von Wirtszonen eingesetzt werden.
Zur Bildung des in Fig. 4 dargestellten Fensters 32 werden herkömmliche Maskier- und Ätzbehandlungsschritte verwendet· Als nächstes wird eine Phosphor—dotierte polykristalline Siliziumschicht 34 und eine polykristalline Oxidschicht 35 (die später zur Maskierung verwendet wird) auf der Schicht 26 in Kontakt mit der im Bereich des Fensters 32 freigelegten Siliziumoberfläche gebildet· Durch Diffusion aus der dotierten polykristallinen Siliziumschicht 34 wird die dotierte vergrabene Kontaktzone 31 erzeugt.
Als nächstes wird ein positiver Fotolack zum Ätzen der Oxidschicht 35 und zur Definition der Gate-Elektroden 42, 43, und 45 verwendet (Fig· 5). Bei dem beschriebenen Verfahrens* beispiel haben diese Gate—Elektroden eine Stärke von angenähert 3+0,5/im. Die Oxidschicht 26 wird geätzt, um das Gate-Oxid 26a für das Gate 42, das Gate-Oxid 26b für das Gate 43, das Gate-Oxid 26c für das Gate 44 und das Gate-Oxid 26d für das Gate 45 zu bilden. Das Gate 44 übergreift
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den Rand des Gate-Oxids 26c und steht mit dem Substrat im Bereich 31 in Kontakt.
Ein Arsen-Dotierstoff wird sodann zur Bildung der Source- und Drain—Zonen in Ausrichtung mit den Gates 42, 43, 44 und 45 verwendet. Die in Ausrichtung mit dem Gate 43 gebildeten Source— und Drain—Zonen stehen mit der Zone 29 in Kontakt, wobei die Drain—Zone auch mit der vergrabenen Kontaktzone 31 kontaktiert. Die dem Gate 44 zugeordnete Drain-Zone steht mit der n—leitenden Zone 23 in Kontakt. Die mit dem Gate 45 ausgerichteten Source— und Drain-Zonen stehen mit der Zone 24a in Kontakt. Zur Bildung der Source— und Drain—Zonen können beliebige bekannte Arsen—Diffusionsverfahren und auch andere Dotierstoffe, Z0B. Phosphor verwendet werden.
Wie in Fig. 6 gezeigt ist, können die MOS-Bauelemente unter Verwendung herkömmlicher Verfahrensschritte, einschließlich der Bildung einer Glasschicht 48 und Metallkontakte 52 verwendet werden. In bekannter Weise können auch "Anti-Spike·* Zonen 50 in jeder der Source— und Drain—Zonen gebildet werden. Auf diese Weise werden Feldeffekttransistoren 54, 55, 56 und 57 in den Zonen 16, 17, 18 bzw. 19 hergestellt.
Die Transistoren 55 und 56 bilden einen üblichen Inverter mit einem Transistor 56 des Verarmungstyps und einem Transistor 55 des Anreicherungstyps. Der Transistor 56 des Verarmungstyps hat eine Schwellenspannung von angenähert —3 V, während der Transistor 55 eine Schwellenspannung von angenähert CT,7 V besitzt. Der Transistor 57 ist ein Transistor des Verarmungstyps niedriger Leitfähigkeit mit einer Schwellenspannung von angenähert —1 V. Dieser Transistor ist insbesondere als Lasttransistor in einer bistabilen Schaltung zweckmäßig, wie sie beispielsweise in statischen Speichern Verwendung findet. In dieser Anwendung liegt der Transistor 57 in Reihe mit einem Transistor des Anreicherungstyps, z.B. dem Transistor 55.
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In diesem Falle sind Zonen wie die Zonen 17 und 19 aneinander angrenzend und ohne ein zwischenliegendes Feldoxid 12 ausgebildet. Es ist einzusehen, daß beliebige Zonen 16, 17, 18 und 19 oder eine Kombination dieser Zonen angrenzend ausgebildet sein können. Der Transistor 54 hat eine Schwellenspannung von angenähert - 0,3 V, und solche Bauelemente sind beispielsweise in Abtastschaltungen besonders als Übertragungsbauelemente geeignet.
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Claims (8)

  1. PATENTANWÄLTE ZENZ & HELBER ■ D 43OO ESSEN 1 ■ AM RUHRSTEIN 1 · TEL.: (O2O1) 413687 Seite - /- . I 173
    Patentansprüche
    l.yVerfahren zur Vorbereitung eines Siliziumsubstrats für die Herstellung von MOS—Bauelementen, bei dem eine erste Maske über einer ersten Substratzone gebildet und das Substrat in außerhalb der ersten Substratzone liegenden Bereichen mit einem ersten Dotierstoff dotiert wird, dadurch gekennzeichnet , daß eine zweite Maske (27) über einer/einem Teil (16) der ersten Substratzone (16, 17) ausgerichteten zweiten Substratzone (16, 18) gebildet wird und das Substrat (10) in außerhalb der zweiten Substratzone gelegenen Bereichen (17, 19) mit einem zweiten Dotierstoff dotiert wird, wodurch im Substrat (10) vier Wirtszonen (26, 29, 23, 24a) mit unterschiedlichen Dotierungsniveaus zum Aufbau von MOS-Bauelementen mit untereinander verschiedenen Schwellenspannungen gebildet werden.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein p-leitendes Substrat verwendet wird·
  3. 3« Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der erste Dotierstoff Arsen enthält.
  4. 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als erste Maske eine Oxidschicht verwendet wird·
  5. 5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der zweite Dotierstoff Bor enthält.
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    Z/bu. ORtGJNAL INSPECTED
  6. 6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß als zweite Maske eine Fotolackschicht ver wendet wird·
  7. 7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Dotierung mit dem Bor-Dotierstoff durch Ionenimplantation erfolgt.
  8. 8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß zunächst auf dem Substrat eine Oxidschicht (21) gebildet, danach ein Teil der Oxidschicht soweit entfernt wird, daß erste und zweite Bereiche (18, 19) des Substrats freigelegt werden, daß danach das Substrat in den ersten und zweiten Bereichen mit einem η-leitenden Dotierstoff dotiert und mit einer den ersten Bereich und einen dritten Bereich (16) überziehenden Maskierschicht (27) versehen werden, wobei der zweite Bereich (19) und ein vierter Bereich (17) von der Maskierschicht freibleiben, daß danach das Substrat in den zweiten und vierten Bereichen mit einem p-leitenden Dotierstoff gleichzeitig dotiert wird und vier getrennte Zonen gebildet werden, auf denen MOS—Bauelemente mit unterschiedlichen Schwellenspannungen aufgebaut werden·
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DE19772728167 1976-06-25 1977-06-23 Verfahren zur vorbereitung eines siliziumsubstrats fuer die herstellung von mos-bauelementen Ceased DE2728167A1 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0019886A1 (de) * 1979-05-30 1980-12-10 Siemens Aktiengesellschaft Halbleiterspeicher

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4205330A (en) * 1977-04-01 1980-05-27 National Semiconductor Corporation Method of manufacturing a low voltage n-channel MOSFET device
US4131497A (en) * 1977-07-12 1978-12-26 International Business Machines Corporation Method of manufacturing self-aligned semiconductor devices
JPS605108B2 (ja) * 1977-08-01 1985-02-08 株式会社日立製作所 固体擦像装置
US4178605A (en) * 1978-01-30 1979-12-11 Rca Corp. Complementary MOS inverter structure
US4212683A (en) * 1978-03-27 1980-07-15 Ncr Corporation Method for making narrow channel FET
US4178674A (en) * 1978-03-27 1979-12-18 Intel Corporation Process for forming a contact region between layers of polysilicon with an integral polysilicon resistor
US4485390A (en) * 1978-03-27 1984-11-27 Ncr Corporation Narrow channel FET
US4481704A (en) * 1978-04-21 1984-11-13 Texas Instruments Incorporated Method of making an improved MESFET semiconductor device
US4223334A (en) * 1978-08-29 1980-09-16 Harris Corporation High voltage CMOS with local oxidation for self-aligned guard rings and process of fabrication
US4472871A (en) * 1978-09-21 1984-09-25 Mostek Corporation Method of making a plurality of MOSFETs having different threshold voltages
JPS5548894A (en) * 1978-09-29 1980-04-08 Nec Corp Memory circuit
CA1131367A (en) * 1978-11-13 1982-09-07 Keming W. Yeh Self-aligned mesfet having reduced series resistance
US4198250A (en) * 1979-02-05 1980-04-15 Intel Corporation Shadow masking process for forming source and drain regions for field-effect transistors and like regions
US4244752A (en) * 1979-03-06 1981-01-13 Burroughs Corporation Single mask method of fabricating complementary integrated circuits
US4218267A (en) * 1979-04-23 1980-08-19 Rockwell International Corporation Microelectronic fabrication method minimizing threshold voltage variation
CA1151295A (en) * 1979-07-31 1983-08-02 Alan Aitken Dual resistivity mos devices and method of fabrication
US4261761A (en) * 1979-09-04 1981-04-14 Tektronix, Inc. Method of manufacturing sub-micron channel width MOS transistor
US4257826A (en) * 1979-10-11 1981-03-24 Texas Instruments Incorporated Photoresist masking in manufacture of semiconductor device
US4322823A (en) * 1980-03-03 1982-03-30 International Business Machines Corp. Storage system having bilateral field effect transistor personalization
US4282648A (en) * 1980-03-24 1981-08-11 Intel Corporation CMOS process
US4315781A (en) * 1980-04-23 1982-02-16 Hughes Aircraft Company Method of controlling MOSFET threshold voltage with self-aligned channel stop
JPS5771581A (en) * 1980-10-22 1982-05-04 Toshiba Corp Active boosting circuit
US4521796A (en) * 1980-12-11 1985-06-04 General Instrument Corporation Memory implant profile for improved channel shielding in electrically alterable read only memory semiconductor device
DE3108726A1 (de) * 1981-03-07 1982-09-16 Deutsche Itt Industries Gmbh, 7800 Freiburg Monolithisch integrierte referenzspannungsquelle
US4397076A (en) * 1981-09-14 1983-08-09 Ncr Corporation Method for making low leakage polycrystalline silicon-to-substrate contacts
US4609833A (en) * 1983-08-12 1986-09-02 Thomson Components-Mostek Corporation Simple NMOS voltage reference circuit
US4618815A (en) * 1985-02-11 1986-10-21 At&T Bell Laboratories Mixed threshold current mirror
US4992838A (en) * 1988-02-29 1991-02-12 Texas Instruments Incorporated Vertical MOS transistor with threshold voltage adjustment
JP2509707B2 (ja) * 1989-09-04 1996-06-26 株式会社東芝 半導体装置の製造方法
US5095348A (en) * 1989-10-02 1992-03-10 Texas Instruments Incorporated Semiconductor on insulator transistor
US5109187A (en) * 1990-09-28 1992-04-28 Intel Corporation CMOS voltage reference
US5244823A (en) * 1991-05-21 1993-09-14 Sharp Kabushiki Kaisha Process for fabricating a semiconductor device
US5221635A (en) * 1991-12-17 1993-06-22 Texas Instruments Incorporated Method of making a field-effect transistor
US5369041A (en) * 1993-07-14 1994-11-29 Texas Instruments Incorporated Method for forming a silicon controlled rectifier
WO1995024057A2 (en) * 1994-03-03 1995-09-08 Rohm Corporation Low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase
US5962898A (en) * 1994-04-11 1999-10-05 Texas Instruments Incorporated Field-effect transistor
US5675165A (en) * 1994-08-02 1997-10-07 Lien; Chuen-Der Stable SRAM cell using low backgate biased threshold voltage select transistors
US5671179A (en) * 1994-10-19 1997-09-23 Intel Corporation Low power pulse generator for smart voltage flash eeprom
US5585297A (en) * 1995-05-25 1996-12-17 United Microelectronics Corporation Method of manufacture of multi-state mask ROM and multi-state mask ROM device produced thereby
JP4207307B2 (ja) * 1999-04-26 2009-01-14 日新イオン機器株式会社 チャージアップ測定装置
US20080099852A1 (en) * 2006-10-31 2008-05-01 Juergen Faul Integrated semiconductor device and method of manufacturing an integrated semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868274A (en) * 1974-01-02 1975-02-25 Gen Instrument Corp Method for fabricating MOS devices with a multiplicity of thresholds on a semiconductor substrate

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1261723A (en) * 1968-03-11 1972-01-26 Associated Semiconductor Mft Improvements in and relating to semiconductor devices
US3731372A (en) * 1970-04-10 1973-05-08 Itt Method of forming a low-ohmic contact to a semiconductor device
US3775191A (en) * 1971-06-28 1973-11-27 Bell Canada Northern Electric Modification of channel regions in insulated gate field effect transistors
US3959040A (en) * 1971-09-01 1976-05-25 Motorola, Inc. Compound diffused regions for emitter-coupled logic circuits
US3756861A (en) * 1972-03-13 1973-09-04 Bell Telephone Labor Inc Bipolar transistors and method of manufacture
US3916430A (en) * 1973-03-14 1975-10-28 Rca Corp System for eliminating substrate bias effect in field effect transistor circuits
US3898105A (en) * 1973-10-25 1975-08-05 Mostek Corp Method for making FET circuits
US3928082A (en) * 1973-12-28 1975-12-23 Texas Instruments Inc Self-aligned transistor process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868274A (en) * 1974-01-02 1975-02-25 Gen Instrument Corp Method for fabricating MOS devices with a multiplicity of thresholds on a semiconductor substrate
US3868274B1 (de) * 1974-01-02 1988-07-26

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0019886A1 (de) * 1979-05-30 1980-12-10 Siemens Aktiengesellschaft Halbleiterspeicher

Also Published As

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US4052229A (en) 1977-10-04
US4052229B1 (de) 1985-01-15

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