JP2509707B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、とくに、微
細化に適したたとえば、２層電極構造のNAND型マスクRO
Mのような半導体メモリの製造方法に関する。
細化に適したたとえば、２層電極構造のNAND型マスクRO
Mのような半導体メモリの製造方法に関する。
（従来の技術） 読み出し専用メモリ（ROM）の大規模化のためには、
トランジスタを直列にしてセルサイズを小さくするNAND
型のセル構造が最適である。そのセルの動作原理は簡単
に示すと第5,6図のようになる。
トランジスタを直列にしてセルサイズを小さくするNAND
型のセル構造が最適である。そのセルの動作原理は簡単
に示すと第5,6図のようになる。
第５図はNAND型マスクROMのセル方式であり、第６図
はこのROMの読み出しである。11はビット線,22はワード
線,33はデプレション型トランジスタ,44はエンハンスメ
ント型トランジスタである。図中Ａのセルのデータを読
むためには、ＡのつながっているゲートW2をのぞく他の
すべてのゲートW1,W3,W4を高電圧（たとえば5V）にし、
ＡのつながっているゲートW2は0VにしてＡのつながって
いるドレイン（ビット線b1）を昇圧する。この時電流が
流れればＡのセルはデプレッション型トランジスタであ
るとわかり、電流が流れなければエンハンスメント型ト
ランジスタであるとわかる。このマスクROMではこのト
ランジスタがデプレッション型かエンハンスメント型に
よってデータの“0"と“1"を区別している（以下、トラ
ンジスタをデプレッション型にするために基板の電極下
にイオン注入する基板と逆導電型の不純物をROMインプ
ラと略称する）。
はこのROMの読み出しである。11はビット線,22はワード
線,33はデプレション型トランジスタ,44はエンハンスメ
ント型トランジスタである。図中Ａのセルのデータを読
むためには、ＡのつながっているゲートW2をのぞく他の
すべてのゲートW1,W3,W4を高電圧（たとえば5V）にし、
ＡのつながっているゲートW2は0VにしてＡのつながって
いるドレイン（ビット線b1）を昇圧する。この時電流が
流れればＡのセルはデプレッション型トランジスタであ
るとわかり、電流が流れなければエンハンスメント型ト
ランジスタであるとわかる。このマスクROMではこのト
ランジスタがデプレッション型かエンハンスメント型に
よってデータの“0"と“1"を区別している（以下、トラ
ンジスタをデプレッション型にするために基板の電極下
にイオン注入する基板と逆導電型の不純物をROMインプ
ラと略称する）。
このようなNAND型セルを微細化するには直列にしたト
ランジスタのピッチをできるだけ小さくする必要があ
る。このピッチを小さくするには従来２層のポリシリコ
ンをゲート電極とした構造がある。
ランジスタのピッチをできるだけ小さくする必要があ
る。このピッチを小さくするには従来２層のポリシリコ
ンをゲート電極とした構造がある。
従来例のプロセスを第７図に示す。まず基板１（例え
ばｐ型シリコン基板もしくは、ｎ型基板内のｐ型ウエル
でもよい）上にゲート酸化膜２を形成した後デプレッシ
ョン型にしたいトランジスタのできる領域以外にレジス
ト３をかぶせ、ROMインプラとして基板と逆タイプの不
純物（リン、例えば加速電圧40keV,ドーズ量３×1013cm
-2）４をイオン注入する（第７図（ａ））。次いで、約
4000Åの厚さの第１ゲート電極（ポリシリコン）５を形
成し反応性イオンエッチング（RIE）で加工する（第７
図（ｂ））。次いでゲート電極間絶縁膜６を950℃の熱
酸化で形成し、次いで、第２ゲート電極（4000Åの厚み
のポリシリコン）７を形成する。第２ゲート電極の形成
の時に、この第２ゲート電極のはしが第１ゲート電極５
に一部オーバーラップするようににRIEで加工を行な
う。
ばｐ型シリコン基板もしくは、ｎ型基板内のｐ型ウエル
でもよい）上にゲート酸化膜２を形成した後デプレッシ
ョン型にしたいトランジスタのできる領域以外にレジス
ト３をかぶせ、ROMインプラとして基板と逆タイプの不
純物（リン、例えば加速電圧40keV,ドーズ量３×1013cm
-2）４をイオン注入する（第７図（ａ））。次いで、約
4000Åの厚さの第１ゲート電極（ポリシリコン）５を形
成し反応性イオンエッチング（RIE）で加工する（第７
図（ｂ））。次いでゲート電極間絶縁膜６を950℃の熱
酸化で形成し、次いで、第２ゲート電極（4000Åの厚み
のポリシリコン）７を形成する。第２ゲート電極の形成
の時に、この第２ゲート電極のはしが第１ゲート電極５
に一部オーバーラップするようににRIEで加工を行な
う。
ここでこの従来例で第１ゲート電極のスペースの下限
がどのように決まるかを考えると第８図に示すようにな
る。
がどのように決まるかを考えると第８図に示すようにな
る。
リソグラフィの加工限界を 0.7μm/0.7μｍ（ライン（Lmin）／スペース（Smi
n））、 リソグラフィの合わせ余裕（△Ｍ）を 0.25μｍ（直接合わせの場合）、 ROMインプラの横方向のびマージン（△ｘ）を 0.15μｍ、 第２ゲート電極下トランジスタの最小実効チャネル長
（Leffmin）を 0.4μｍ と仮定すると、ROMインプラと第１ゲート電極は、リソ
グラフィの合わせを間接的に（例えばフィールド酸化膜
を介して行なうことになるので、合わせずれ余裕△Ｍは となる。
n））、 リソグラフィの合わせ余裕（△Ｍ）を 0.25μｍ（直接合わせの場合）、 ROMインプラの横方向のびマージン（△ｘ）を 0.15μｍ、 第２ゲート電極下トランジスタの最小実効チャネル長
（Leffmin）を 0.4μｍ と仮定すると、ROMインプラと第１ゲート電極は、リソ
グラフィの合わせを間接的に（例えばフィールド酸化膜
を介して行なうことになるので、合わせずれ余裕△Ｍは となる。
並びに合った第１ゲート電極下にROMインプラが打ち
込めれた場合第１ゲート電極スペースは、この間の第２
ゲート電極下のトランジスタの最小実効チャネルの下限
から、 第１ゲート電極スペース幅≧ Leffmin＋２△ｘ＋２△Ｍ≒1.4（μｍ）となる。
込めれた場合第１ゲート電極スペースは、この間の第２
ゲート電極下のトランジスタの最小実効チャネルの下限
から、 第１ゲート電極スペース幅≧ Leffmin＋２△ｘ＋２△Ｍ≒1.4（μｍ）となる。
また、ROMインプラを注入するためのインプラマスク
のライン幅の最小値Lnimからは、 第１ゲート電極スペース幅≧Lmin＋２△Ｍ≒1.4(μｍ) となる。これは、第１ゲート電極スペースの加工上の制
限Smin＝0.7（μｍ）にくらべて２倍も大きく、ROMイン
プラの合わせずれ余裕がセルの微細化の大きな障害とな
っていることがわかる。
のライン幅の最小値Lnimからは、 第１ゲート電極スペース幅≧Lmin＋２△Ｍ≒1.4(μｍ) となる。これは、第１ゲート電極スペースの加工上の制
限Smin＝0.7（μｍ）にくらべて２倍も大きく、ROMイン
プラの合わせずれ余裕がセルの微細化の大きな障害とな
っていることがわかる。
この従来例ではとなり合った第２ゲート電極下にROM
インプラを打ち込む場合も同様の計算になるので、第１
ゲート電極のライン幅の下限も1.4μｍ以上となる。
インプラを打ち込む場合も同様の計算になるので、第１
ゲート電極のライン幅の下限も1.4μｍ以上となる。
よって１セルあたりの（トランジスタが直列につなが
った方向での）サイズは（1.4＋1.4）/2＝1.4μｍとな
る。
った方向での）サイズは（1.4＋1.4）/2＝1.4μｍとな
る。
この合わせずれについて一部改善をはかったものには
第９図に示す他の従来例のプロセスがある。第９図
（ａ）ではじめに第１ゲート電極下のデータ用の第１の
ROMインプラ４のみをレジスト３をマスクとして注入
し、第９図（ｂ）で第１ゲート電極５を形成し、第９図
（ｃ）でゲート電極間絶縁膜６形成後に、レジスト８を
マスクとして第２ゲート電極下のデータ用の第２のROM
インプラ９を注入する。この時の基板とは逆導電型の不
純物は、たとえばｐ型基板に対し、リン31P+を40keVで
３×1013cm-2程度のドーズ量で注入する。この飛程は第
１ゲート電極厚4000Åより小であるので第１ゲート電極
下にははいらず第２ゲート電極下のチャネル部にセルフ
ァラインで不純物が注入されることになる。よってはじ
めの従来例のように第１ゲート電極ライン幅≧1.4μｍ
という制約はなくなるが、第１ゲート電極スペース幅に
ついては制約は解消されず1.4（μｍ）以上となる。
第９図に示す他の従来例のプロセスがある。第９図
（ａ）ではじめに第１ゲート電極下のデータ用の第１の
ROMインプラ４のみをレジスト３をマスクとして注入
し、第９図（ｂ）で第１ゲート電極５を形成し、第９図
（ｃ）でゲート電極間絶縁膜６形成後に、レジスト８を
マスクとして第２ゲート電極下のデータ用の第２のROM
インプラ９を注入する。この時の基板とは逆導電型の不
純物は、たとえばｐ型基板に対し、リン31P+を40keVで
３×1013cm-2程度のドーズ量で注入する。この飛程は第
１ゲート電極厚4000Åより小であるので第１ゲート電極
下にははいらず第２ゲート電極下のチャネル部にセルフ
ァラインで不純物が注入されることになる。よってはじ
めの従来例のように第１ゲート電極ライン幅≧1.4μｍ
という制約はなくなるが、第１ゲート電極スペース幅に
ついては制約は解消されず1.4（μｍ）以上となる。
（発明が解決しようとする課題） このように、たとえば２層電極構造のNAND型マスクRO
Mのような半導体メモリを微細化するには、前述のよう
にイオン注入された不純物の合わせずれ余裕が大きな障
害となっており、前記他の従来例に示すように多少改善
されてもまだ十分とは云えるものではなかった。
Mのような半導体メモリを微細化するには、前述のよう
にイオン注入された不純物の合わせずれ余裕が大きな障
害となっており、前記他の従来例に示すように多少改善
されてもまだ十分とは云えるものではなかった。
本発明は、以上のような欠点をなくし、第１ゲート電
極下のイオン注入が第１ゲートとセルファラインで行な
われるようにすることにより、微細化が可能なNAND型読
み出し専用メモリを提供するものである。
極下のイオン注入が第１ゲートとセルファラインで行な
われるようにすることにより、微細化が可能なNAND型読
み出し専用メモリを提供するものである。
（課題を解決するための手段） 本願発明の縦型マスクROM構造を有する半導体装置の
製造方法は、半導体基板の主表面全面にこの半導体基板
と同じ導電型の不純物を第１層目のゲート電極の厚さ以
上の飛程になるような加速電圧でイオン注入する工程
と、前記半導体基板と同じ導電型の不純物をイオン注入
後、前記半導体基板の主表面上にゲート長方向に所定の
間隔で複数配置される第１層目のゲート電極を形成する
工程と、前記半導体基板に、前記第１層目のゲート電極
を形成後、前記半導体基板とは逆導電型のデータ書き込
み用不純物を前記第１層目のゲート電極の厚さ以上の飛
程になるような加速電圧で選択的にイオン注入する工程
と、前記半導体基板に、前記第１層目のゲート電極を形
成後、前記半導体基板とは逆導電型のデータ書き込み用
不純物を前記第１層目のゲート電極の厚さより小なる飛
程になるような加速電圧で選択的にイオン注入する工程
と、前記データ書き込み用不純物をイオン注入後、前記
第２層目のゲート電極を前記第１層目のゲート電極間に
形成する工程とを備えていることを特徴としている。
製造方法は、半導体基板の主表面全面にこの半導体基板
と同じ導電型の不純物を第１層目のゲート電極の厚さ以
上の飛程になるような加速電圧でイオン注入する工程
と、前記半導体基板と同じ導電型の不純物をイオン注入
後、前記半導体基板の主表面上にゲート長方向に所定の
間隔で複数配置される第１層目のゲート電極を形成する
工程と、前記半導体基板に、前記第１層目のゲート電極
を形成後、前記半導体基板とは逆導電型のデータ書き込
み用不純物を前記第１層目のゲート電極の厚さ以上の飛
程になるような加速電圧で選択的にイオン注入する工程
と、前記半導体基板に、前記第１層目のゲート電極を形
成後、前記半導体基板とは逆導電型のデータ書き込み用
不純物を前記第１層目のゲート電極の厚さより小なる飛
程になるような加速電圧で選択的にイオン注入する工程
と、前記データ書き込み用不純物をイオン注入後、前記
第２層目のゲート電極を前記第１層目のゲート電極間に
形成する工程とを備えていることを特徴としている。
（作用） ゲート電極下のイオン注入が、ゲート電極とセルファ
ラインで行なうようになるため、イオン注入の合わせ余
裕や合わせずれの影響を考慮する必要がなくなりセルの
大きさを著しく小さくすることができる。
ラインで行なうようになるため、イオン注入の合わせ余
裕や合わせずれの影響を考慮する必要がなくなりセルの
大きさを著しく小さくすることができる。
ここで、前述のように、不純物をゲート電極の厚さと
同程度以上の飛程になるような加速電圧でイオン注入す
る工程を含んでいるが、これは、ゲート電極を通してイ
オン注入するので、この電極を貫通できるような加速電
圧が必要であるからである。しかし、ゲート電極は、ゲ
ート酸化膜およびゲート電極間絶縁膜にはさまれている
ので、当然これらも貫通するような加速電圧を加えなけ
ればならない。しかし、実施例におけるゲート電極の厚
さはおよそ4000Å程度であるのに対し、これら酸化膜、
絶縁膜等の厚さは高々それぞれ200Å〜280Å程度である
ので、両者を合わせてもこれらを無視することによる影
響は大きくない。
同程度以上の飛程になるような加速電圧でイオン注入す
る工程を含んでいるが、これは、ゲート電極を通してイ
オン注入するので、この電極を貫通できるような加速電
圧が必要であるからである。しかし、ゲート電極は、ゲ
ート酸化膜およびゲート電極間絶縁膜にはさまれている
ので、当然これらも貫通するような加速電圧を加えなけ
ればならない。しかし、実施例におけるゲート電極の厚
さはおよそ4000Å程度であるのに対し、これら酸化膜、
絶縁膜等の厚さは高々それぞれ200Å〜280Å程度である
ので、両者を合わせてもこれらを無視することによる影
響は大きくない。
（実施例） 本発明の実施例を第１図（ａ）〜（ｅ）に示す。第１
図（ａ）で基板（例えばｐ型シリコン基板またはｎ型基
板内のｐ型ウエル）上にゲート酸化膜２を900℃の乾燥
酸素雰囲気中で形成し、セル領域全面に基板と同導電型
の不純物（例えばホウ素５×1013cm-2）を、第１ゲート
電極の厚さ4000Å以上の飛程を持つエネルギーで（例え
ば180keV）イオン注入する。
図（ａ）で基板（例えばｐ型シリコン基板またはｎ型基
板内のｐ型ウエル）上にゲート酸化膜２を900℃の乾燥
酸素雰囲気中で形成し、セル領域全面に基板と同導電型
の不純物（例えばホウ素５×1013cm-2）を、第１ゲート
電極の厚さ4000Å以上の飛程を持つエネルギーで（例え
ば180keV）イオン注入する。
その後第１ゲート電極となるポリシリコン５をLPCVD
法により約630℃で4000Å形成し、リン不純物を導入し
た後、第１ゲート電極５をレジストパターンをマスクと
して反応性イオンエッチングで加工する（第１図
（ｂ））。ついでゲート電極間絶縁膜６を形成し、それ
から第１のROMインプラ４として第１ゲート電極下に導
入するべき基板と逆導電型の不純物（例えばリン３×10
13cm-2）をレジスト３をマスクとして注入する（第１図
（ｃ））。この時リンの加速エネルギーは第１ゲート電
極厚約4000Åより大きな飛程でなくてはならず、たとえ
ば340keVとなる。これは31P+の340keVでも良いし、31P
++を170keVで注入してやってもよい。
法により約630℃で4000Å形成し、リン不純物を導入し
た後、第１ゲート電極５をレジストパターンをマスクと
して反応性イオンエッチングで加工する（第１図
（ｂ））。ついでゲート電極間絶縁膜６を形成し、それ
から第１のROMインプラ４として第１ゲート電極下に導
入するべき基板と逆導電型の不純物（例えばリン３×10
13cm-2）をレジスト３をマスクとして注入する（第１図
（ｃ））。この時リンの加速エネルギーは第１ゲート電
極厚約4000Åより大きな飛程でなくてはならず、たとえ
ば340keVとなる。これは31P+の340keVでも良いし、31P
++を170keVで注入してやってもよい。
この時第１ゲート電極５のスペース部にはみ出て注入
された不純物（リン）10は基板中へ深くはいり、第１ゲ
ート電極厚以上の深さにはいることになり、第１図
（ａ）で形成した基板と同導電型の不純物（ホウ素）に
打ち消されてしまうことになる。また不純物が深くへ注
入されるため、第１ゲート電極スペース上に形成される
第２ゲート電極７をもつトランジスタのしきい値に影響
する表面近くの不純物濃度への影響はほとんどない。こ
れを示すシミュレーション結果は第２図のようになる。
された不純物（リン）10は基板中へ深くはいり、第１ゲ
ート電極厚以上の深さにはいることになり、第１図
（ａ）で形成した基板と同導電型の不純物（ホウ素）に
打ち消されてしまうことになる。また不純物が深くへ注
入されるため、第１ゲート電極スペース上に形成される
第２ゲート電極７をもつトランジスタのしきい値に影響
する表面近くの不純物濃度への影響はほとんどない。こ
れを示すシミュレーション結果は第２図のようになる。
第１図（ｅ）の各Ａ〜Ｄ断面での不純物の深さ方向の
分布は第２図のＡ〜Ｄのようになり、第１ゲート電極ス
ペース下に打たれた不純物（リン）10は深い所にピーク
を持つホウ素によって完全に打ち消されていることがわ
かる。
分布は第２図のＡ〜Ｄのようになり、第１ゲート電極ス
ペース下に打たれた不純物（リン）10は深い所にピーク
を持つホウ素によって完全に打ち消されていることがわ
かる。
第１図（ｄ）では、他の従来例同様に第１ゲート電極
スペース下に第２のROMインプラ９（リン）をセルファ
ラインで注入することができ、その後第１図（ｅ）では
第２のゲート電極７（ポリシリコン）を形成している。
スペース下に第２のROMインプラ９（リン）をセルファ
ラインで注入することができ、その後第１図（ｅ）では
第２のゲート電極７（ポリシリコン）を形成している。
第１図（ｅ）Ａ〜Ｄの部分でのMOSトランジスタのゲ
ート電極（VG）対コンダクタンスをシミュレーションで
求めたものが第３図である。これによれば、第１ゲート
電極スペース部に打ち込まれた深いリンは第２ゲート電
極のトランジスタのしきい値やゲート電圧対コンダクタ
ンス特性にほとんど影響を与えていないことがわかる。
図中A,BとＣ特性がわずかに異なるが、ゲート電極下の
トランジスタと第１ゲート電極スペース部のトランジス
タのしきい値やセル電流を合わせ込むためには第１図
（ｄ）の工程でセル部全面に、ゲート電極厚以下の飛程
のエネルギーで合わせ込みのイオン注入を行なえば良
い。
ート電極（VG）対コンダクタンスをシミュレーションで
求めたものが第３図である。これによれば、第１ゲート
電極スペース部に打ち込まれた深いリンは第２ゲート電
極のトランジスタのしきい値やゲート電圧対コンダクタ
ンス特性にほとんど影響を与えていないことがわかる。
図中A,BとＣ特性がわずかに異なるが、ゲート電極下の
トランジスタと第１ゲート電極スペース部のトランジス
タのしきい値やセル電流を合わせ込むためには第１図
（ｄ）の工程でセル部全面に、ゲート電極厚以下の飛程
のエネルギーで合わせ込みのイオン注入を行なえば良
い。
以上のような実施例で用いた工程では、第１ゲート電
極スペースの下限は第４図に示すように求めることがで
きる、加工レベルや合わせについての仮定は従来例の場
合と同様とする。第４図（ａ）より、 であるので結局第１ゲート電極スペース≧0.7μｍとな
る。
極スペースの下限は第４図に示すように求めることがで
きる、加工レベルや合わせについての仮定は従来例の場
合と同様とする。第４図（ａ）より、 であるので結局第１ゲート電極スペース≧0.7μｍとな
る。
本実施例ではとなり合った第１ゲート電極下に第１の
ROMインプラ４（リン）を注入する場合に、この第１ゲ
ート電極間にROMデータが入らないようにする必要がな
いため、従来例のようなROMインプラマスクのライン加
工の下限から来る制約がない。
ROMインプラ４（リン）を注入する場合に、この第１ゲ
ート電極間にROMデータが入らないようにする必要がな
いため、従来例のようなROMインプラマスクのライン加
工の下限から来る制約がない。
また、となり合った第１ゲート電極の一方の下に第１
のROMインプラを注入し、これがマスクの合わせズレで
右側の第１ゲート電極下へはいる可能性を第４図（ｂ）
で考え、最悪を考えても、第１ゲート電極ライン≧第１
ゲート電極ライン加工下限＝0.7μm,第１ゲート電極ス
ペース＝0.7μm,合わせ余裕は第１ゲート電極−ROMイン
プラの間接合わせをするとして0.35μm,合わせズレも0.
35μm,さらに拡散のび△ｘ＝0.15μｍを考慮して、とな
りの第１ゲート電極下の実効チャネル長は、Leff＝0.7
＋0.7−0.35−0.35−0.15＝0.45μｍ≧Leffmin（0.4μ
ｍ）となるので、第１ゲート電極のスペースは加工の下
限の0.7μｍとすることができる。
のROMインプラを注入し、これがマスクの合わせズレで
右側の第１ゲート電極下へはいる可能性を第４図（ｂ）
で考え、最悪を考えても、第１ゲート電極ライン≧第１
ゲート電極ライン加工下限＝0.7μm,第１ゲート電極ス
ペース＝0.7μm,合わせ余裕は第１ゲート電極−ROMイン
プラの間接合わせをするとして0.35μm,合わせズレも0.
35μm,さらに拡散のび△ｘ＝0.15μｍを考慮して、とな
りの第１ゲート電極下の実効チャネル長は、Leff＝0.7
＋0.7−0.35−0.35−0.15＝0.45μｍ≧Leffmin（0.4μ
ｍ）となるので、第１ゲート電極のスペースは加工の下
限の0.7μｍとすることができる。
また本実施例は、ROMデータのためのイオン注入をゲ
ート電極間絶縁膜の酸化の後に行なうので、ROMインプ
ラやその他の不純物プロファイルへの熱工程の影響を小
さくできる。
ート電極間絶縁膜の酸化の後に行なうので、ROMインプ
ラやその他の不純物プロファイルへの熱工程の影響を小
さくできる。
また、本発明では第１図（ａ）で基板深くイオン注入
により基板と同導電型の不純物のピークを形成している
が、これは必ずしもこの工程で作る必要はなくｐ−ウエ
ル形成時に形成してもよい。
により基板と同導電型の不純物のピークを形成している
が、これは必ずしもこの工程で作る必要はなくｐ−ウエ
ル形成時に形成してもよい。
また、本実施例ではROMのデータのイオン注入が主な
熱工程であるゲート電極間の絶縁膜形成後に行なわれる
ため不純物プロファイルの変化が少なく、この点でも微
細化に役立っている。
熱工程であるゲート電極間の絶縁膜形成後に行なわれる
ため不純物プロファイルの変化が少なく、この点でも微
細化に役立っている。
なお、前述した実施例では、第１および第２のゲート
電極としてポリシリコンを使用しているが、これに限定
されるものではなく、たとえば、タングステンシリサイ
ドのような高融点シリサイドやポリシリコンを利用した
ポリサイドなども用いられる。
電極としてポリシリコンを使用しているが、これに限定
されるものではなく、たとえば、タングステンシリサイ
ドのような高融点シリサイドやポリシリコンを利用した
ポリサイドなども用いられる。
以上に述べたように、本発明で記述した方法により第
１ゲート電極とセルファラインで第１ゲート電極下のRO
Mデータのインプラを注入することができるため、第１
ゲート電極とROMデータイオン注入の合わせ余裕や合わ
せずれの影響を考慮する必要がなくなる。よって半導体
メモリのセルサイズの大幅な低減が可能となり、大規模
読み出し専用メモリなどの半導体メモリを作ることが可
能になった。
１ゲート電極とセルファラインで第１ゲート電極下のRO
Mデータのインプラを注入することができるため、第１
ゲート電極とROMデータイオン注入の合わせ余裕や合わ
せずれの影響を考慮する必要がなくなる。よって半導体
メモリのセルサイズの大幅な低減が可能となり、大規模
読み出し専用メモリなどの半導体メモリを作ることが可
能になった。
第１図（ａ）〜（ｅ）は、本発明の一実施例の半導体装
置の製造工程図、第２図は本発明の前記実施例における 断面（第１図（ｅ））での半導体基板の深さ方向の不純
物プロファイルを示す図、第３図は本発明の前記実施例
における 断面（第１図（ｅ））での各MOS構造のVG対コンダクタ
ンス特性図、第４図は本発明の第１ゲート電極スペース
下限を決める説明図、第５図は従来構造のNAND型ROMの
セル方式構成図、第６図は従来構造のNAND型ROMの読み
出し説明図、第７図（ａ）〜（ｃ）は従来例の半導体装
置の製造工程図、第８図は前記従来例の第１ゲート電極
スペースの下限を決める説明図、第９図（ａ）〜（ｄ）
は他の従来例の製造工程図である。 １……半導体基板、２……ゲート酸化膜、 3,8……レジスト、４……第１のROMインプラ、 ５……第１のゲート電極、６……ゲート電極間絶縁膜、 ７……第２のゲート電極、９……第２のROMインプラ、 10……深く注入された不純物、 11……ゲート電極下に注入された不純物。
置の製造工程図、第２図は本発明の前記実施例における 断面（第１図（ｅ））での半導体基板の深さ方向の不純
物プロファイルを示す図、第３図は本発明の前記実施例
における 断面（第１図（ｅ））での各MOS構造のVG対コンダクタ
ンス特性図、第４図は本発明の第１ゲート電極スペース
下限を決める説明図、第５図は従来構造のNAND型ROMの
セル方式構成図、第６図は従来構造のNAND型ROMの読み
出し説明図、第７図（ａ）〜（ｃ）は従来例の半導体装
置の製造工程図、第８図は前記従来例の第１ゲート電極
スペースの下限を決める説明図、第９図（ａ）〜（ｄ）
は他の従来例の製造工程図である。 １……半導体基板、２……ゲート酸化膜、 3,8……レジスト、４……第１のROMインプラ、 ５……第１のゲート電極、６……ゲート電極間絶縁膜、 ７……第２のゲート電極、９……第２のROMインプラ、 10……深く注入された不純物、 11……ゲート電極下に注入された不純物。
Claims (1)
- 【請求項１】半導体基板の主表面全面にこの半導体基板
と同じ導電型の不純物を第１層目のゲート電極の厚さ以
上の飛程になるような加速電圧でイオン注入する工程
と、 前記半導体基板と同じ導電型の不純物をイオン注入後、
前記半導体基板の主表面上にゲート長方向に所定の間隔
で複数配置される第１層目のゲート電極を形成する工程
と、 前記半導体基板に、前記第１層目のゲート電極を形成
後、前記半導体基板とは逆導電型のデータ書き込み用不
純物を前記第１層目のゲート電極の厚さ以上の飛程にな
るような加速電圧で選択的にイオン注入する工程と、 前記半導体基板に、前記第１層目のゲート電極を形成
後、前記半導体基板とは逆導電型のデータ書き込み用不
純物を前記第１層目のゲート電極の厚さより小なる飛程
になるような加速電圧で選択的にイオン注入する工程
と、 前記データ書き込み用不純物をイオン注入後、前記第２
層目のゲート電極を前記第１層目のゲート電極間に形成
する工程とを備えていることを特徴とする縦型マスクRO
M構造を有する半導体装置の製造方法。
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