KR940002838B1 - 반도체장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체장치의 제조방법

제1a~e도는 본 발명의 제1실시예에 따른 반도체장치의 제조공정도.

제2도는 본 발명의 상기 실시예에 있어서의 A-D단면[제1e도]으로서 반도체기판의 깊이방향의 불순물프로파일을 도시한 도면.

제3도는 본 발명의 상기 실시예에 있어서의 A-D단면[제1e도]으로서, 각 MOS구조의 V_G대 콘덕턴스특성도.

제4도는 본 발명의 제1게이트전극영역의 하한을 결정하는 설명도.

제5도는 종래 구조의 NAND형 ROM의 셀방식 구성도.

제6도는 종래 구조의 NAND형 ROM의 독출설명도.

제7a~c도는 종래예의 반도체장치의 제조공정도.

제8도는 상기 종래예의 제1게이트전극영역의 하한을 결정하는 설명도.

제9a~d도는 다른 종래예의 제조공정도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 게이트산화막

3,8 : 레지스트 4 : 제1ROM인플러

5 : 제1게이트전극 6 : 게이트전극간절연막

7 : 제2게이트전극 9 : 제2ROM인플러

10 : 깊이 주입된 불순물 11 : 게이트전극 아래에 주입된 불순물.

[산업상의 이용분야]

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 미세화에 적합한 예컨대 2층전극구조의 NAND형 마스크 ROM과 같은 반도체메모리의 제조방법에 관한 것이다.

[종래의 기술 및 그 문제점]

독출전용메모리(ROM)의 대규모화를 위해서는 트랜지스터를 직렬로 해서 셀사이즈를 작게 하는 NAND형 셀구조가 적합하다. 그 셀의 동작원리는 간단하게 도시하면 제5도, 제6도와 같게 된다.

제5도는 NAND형 마스크 ROM의 셀방식이고, 제6도는 이 ROM의 독출동작을 나타낸다. 참조부호 11은 비트선, 22는 워드선, 33은 디플리션형(depletion型) 트랜지스터, 44는 인헨스먼트형(enhancement型)트랜지스터이다. 도면중 참조부호 A셀의 데이터를 읽기 위해서는 A에 연결되어 있는 게이트(W₂)를 제외한 다른 모든 게이트(W₁,W₃,W₄)를 고전압(예컨대 5V)으로 하고 A와 연결되어 있는 게이트 W₂는 0V로 해서 A와 연결되어 있는 드레인[비트선(b₁)]을 승압시킨다. 이때 전류가 흐르면 A셀은 디플리션형 트랜지스터이고, 전류가 흐르지 않으면 이헨스먼트형 트랜지스터이다. 이 마스크 ROM에서는 이 트랜지스터가 디플리션형인가 인헨스먼트형인가에 따라 데이터의 "0"과 "1"을 구별하고 있다[이하, 트랜지스터를 디플리션형으로 하기 위해 기판의 전극아래에 이온주입하는 기판과 역도전형의 불순물을 ROM 인플러라 약칭한다).

이와 같은 NAND형 셀을 미세화하기 위해서는 직렬로 이루어진 트랜지스터의 피치(pitch)를 가능한한 작게할 필요가 있다. 이 피치를 작게하기 위해서는 종래 2층의 폴리실리콘을 게이트전극으로 한 구조가 있다.

종래예의 공정을 제7도에 도시한다.

먼저, 기판(1 : 예컨데 p형 실리콘기판 또는 n형 기판내의 p형 웰로도 좋다)상에 게이트산화막(2)을 형성한 후 디플리선형으로 하려고 하는 트랜지스터의 가능한 영역 이외에 레지스트(3)을 입히고, ROM 인플러로서 기판과 역도전형의 불순물(4 ; 인, 예컨대 가속전압 40KeV, 도즈량 3×10¹²㎝^-2)을 이온주입한다[제7a도]. 다음으로 약 4000Å 두께의 제1게이트전극(5 ; 폴리실리콘)을 형성하고 반응성 이온에칭(RIE)으로 가공한다[제7b도]. 이어서 게이트전극간 절연막(6)을 950℃의 열산화로 형성하고, 다음으로 제2게이트전극(7 ; 4000Å두께의 폴리실리콘)을 형성한다. 제2게이트전극의 형성시에 이 제2게이트전극의 선단이 제1게이트전극(5)에 일부 오버랩되도록 RIE로 가공한다.

여기서, 본 종래예에서 제1게이트전극영역의 하한이 어떤 모양으로 결정되는가를 고려하면 제8도에 도시한 바와 같이 된다.

리소그라피의 가공한계를 0.7㎛/㎛[라인(L min)영역(Smin)], 리소그라피의 일치여유(ΔM)을 0.25㎛(직접일치의 경우), ROM 인플러의 횡방향확장마진(ΔX)을 0.15㎛, 제2게이트전극 아래 트랜지스터의 최소실효채널길이(Leffmin)를 0.4㎛로 지정하면, ROM 인플러와 제1게이트전극은 리소그라피의 일치를 간접적으로 예컨대 필드산화막을 매개로 행해지게 되므로, 일치여유(ΔM)는 √2×0.25≒0.35㎛로 된다.

병합된 제1게이트전극하에 ROM 인플러가 주입된 경우, 제1게이트전극영역은 이 사이의 제2게이트전극 아래의 트랜지스터의 최소실효채널의 하한으로 부터, 제1게이트전극영역폭 ≥Leffmin＋2ΔX＋2ΔM≒1.4(㎛)로 된다.

또, ROM 인플러를 주입하기 위한 인플러마스크의 인플러폭의 최소치(Lmin)로부터는 제1게이트전극영역폭≥Lmin＋2ΔM≒1.4(㎛)로 된다. 이것은 제1게이트전극영역의 가공상의 제한 Smin=0.7(㎛)에 비해서 2배 크고, ROM 인플러의 일치여유가 셀의 미세화에 큰 장해로 된다는 것을 알 수 있다.

이 종래예에서는 이웃한 제2게이트전극 아래에 ROM 인플러를 주입한 경우도 같은 게산으로 되므로, 제1게이트전극의 인플러폭의 하한도 1.4㎛ 이상으로 된다.

따라서, 1셀주변의(트랜지스터가 직렬로 연결된 방향으로의) 사이즈는(1.4＋1.4)/2=1.4㎛로 된다.

이 불일치에 대해서 일부 개선을 도모하기 위해서는 제9도에 도시된 다른 종래예의 공정이 있다. 제9a도에서 새로이 제1게이트전극하의 데이터용 제1 ROM인플러(4)만을 레지스터(3)를 마스크로 해서 주입하고, 제9b도에서 제1게이트전극(5)을 형성하며, 제9c도에서 게이트전극간 절연막(6) 형성후에, 레지스터(8)를 마스크로 제2게이트전극하의 데이터용 제 2 ROM인플러(9)를 주입한다. 이때 기판과는 역도전형의 불순물은, 예컨대 p형 기판에 인(³¹P⁺)을 40KeV로 3×10¹³㎝^-2정도의 도즈량으로 주입한다. 이 과정은 제1게이트전극두께 4000Å보다 작으므로 제1게이트전극하에는 들어가지 않고 제2게이트전극하의 채널부에 자기정합으로 불순물이 주입된다. 따라서 새로운 종래예와 같이 제1게이트전극라인폭 ≥1.4㎛라는 제약은 없어지지만 제1게이트전극영역폭에 대한 제약은 해소되지 않고 1.4(㎛)이상으로 된다.

이와 같이 예컨대 2층전극구조의 NAND형 ROM과 같은 반도체메모리를 미세화하려면 상기한 바와 같이 이온 주입된 불순물의 일치여유가 커진다는 장해가 있고, 상기 다른 종래예에 도시한 바와 같이 다소개선되어도 충분하다고 말할수는 없었다.

[발명의 목적]

본 발명은 상기한 점을 감안해서 발명된 것으로, 제1게이트전극하의 이온주입이 제1게이트와 자기정합으로 행해지도록 함에 따라 미세화할 수 있는 NAND형 독출전용 메모리를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은, 제1영역 및 제2영역을 갖춘 제1도전형 반도체기판의 표면에 게이트절연막을 형성하는 공정과, 상기 게이트절연막을 매개로 상기 반도체기판에 제1도전형 불순물을 이온 주입함으로써 상기 반도체기판 표면으로부터 소정의 깊이로 이온주입층을 형성하는 공정, 상기 제1영역상의 상기 게이트절연막상에 복수의 제1게이트전극을 형성하는 공정, 상기 제1게이트전극의 주위에 게이트 전극간 절연막을 형성하는 공정, 상기 게이트절연막과 상기 제1게이트전극 및 상기 게이트전극간 절연막을 매개로 상기 반도체기판에 제2도전형 불순물을 선택적으로 이온주입함으로써 상기 제1영역의 상기 이온주입층 보다 얕은 위치에 제1물순물영역을 형성함과 더불어 상기 제2영역의 상기 이온주입층의 내부에 제2불순물영역을 형성하는 공정, 상기 제1게이트전극을 마스크로 하여 상기 반도체기판에 제2도전형의 불순물을 선택적으로 이온주입함으로써 상기 제2영역의 상기 이온주입층 보다 얕은 위치에 제3불순물영역을 형성하는 공정 및, 상기 제2영역상의 상기 게이트절연막상에 복수의 제2게이트전극을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명에 의하면, 게이트전극하의 이온주입이 게이트전극과 자기정합으로 행해지도록 되므로, 이온주입의 일치여유나 불일치의 영향을 고려할 필요가 없게 되고 셀이 크기를 현저히 작게할 수 있다.

여기서, 상기한 바와 같이 불순물을 게이트전극의 두께와 같은 정도 이상으로 되도록 한 가속전압으로 이온주입하는 공정을 포함하고 있지만, 이것은 게이트전극을 통해서 이온주입되므로, 이 전극을 관통할 수 있도록 하는 가속전압이 필요하다. 그러나, 게이트전극은 게이트산화막 및 게이트전극간절연막에 삽입되어 있으므로, 당연히 이들도 관통하도록 하는 가속전압을 인가하지 않으면 안된다. 그러나 실시예에 있어서 게이트전극의 두께는 대략 4000Å정도인데 반해 이들 산화막, 절연막등의 두께는 고작 200Å~280Å정도이므로 양자를 합해도 이들을 무시함에 따른 영향은 크지 않다.

[실시예]

본 발명의 실시예를 제1a~e도에 도시한다.

제1a도에서 기판(예컨대 p형 실리콘기판 또는 n형 기판내의 p형 웰)상에 게이트산화막(2)을 900℃의 건조산소분위기중에서 형성하고, 셀영역 전면에 기판과 같은 도전형의 불순물[예컨대 보론(b) 5×10¹³㎝^-2]을 제1게이트전극의 두께 4000Å 이상을 넘는 정도를 갖춘 가속전압인 예컨대 180KeV로 이온주입한다.

그후 제1게이트전극으로 되는 폴리실리콘(5)을 LPCVD법에 의해 약 630℃에서 4000Å 형성하고, 인불순물을 도입한 후, 제1게이트전극(5)을 레지스트패턴을 마스크로서 반응성이온에칭으로 가공한다[제1b도]. 이어서 게이트전극간절연막(6)을 형성하고, 이들로부터 제1 ROM인플러(4)로서 제1게이트전극하에 도입해야하는 기판과 역도전형의 불순물(예컨대 인 3×10¹³㎝^-2)을 레지스터(3)를 마스크로서 주입한다[제1c도]. 이때 인의 가속전압은 제1게이트전극 두께 약 4000Å보다 크지 않으면 안되고, 예컨대 340KeV로 된다. 이것은³¹P^-의 340KeV에서도 양호하게 되고,³¹P⁺⁺를 170KeV에서 주입해도 역시 무방하다.

이때 제1게이트전극(5)의 스페이스부로 삐져나와 주입된 불순물(10 ; 인)은 기판중으로 깊이 들어가고, 제1게이트전극 두께 이상의 깊이로 들어가게 되어 제1a도에서 형성된 기판과 같은 도전형의 불순물(B)로 제거되어 버리게 된다. 또 불순물이 깊이 방향으로 주입되므로, 제1게이트전극 스페이스상에 형성되는 제2게이트전극(7)을 갗춘 트랜지스터의 임계치에 영향을 주는 표면근처의 불순물농도에 대한 영향은 거의 없다. 이를 도시한 시뮬레이션결과는 제2도와 같다.

제1e도의 각[A]~[D]단면에서의 불순물의 깊이방향의 분포는 제2도의 [A]~[D]와 같게 되고, 제1게이트전극영역하에 주입된 불순물(10 ; 인)은 깊은 곳에 피크를 갖춘 보론에 의해 완전히 제거되고 있는 것이 판명되엇다.

제1d도에서는 다른 종래예와 같이 제1게이트형영역하에 제2 ROM인플러(9 ; 인)를 자기정합으로 주입한 것이고, 그 후 제1e도에서는 제2게이트전극(7 ; 폴리실리콘)을 형성하고 있다.

제1e도 [A]~[D]부분에서의 MOS 트랜지스터의 게이트전극(V_G)대 콘덕턴스를 시뮬레이션으로 구한 것이 제3도이다. 이에 따르면 제1게이트전극영역부에 깊이 주입된 인은 제2게이트전극의 트랜지스터의 임계치나 게이트전극 대 콘덕턴스 특성에 거의 영향을 미치지 않는 것으로 판명된다. 도면중 참조부호[A],[B]와 [C]의 특성이 약간 다르지만, 게이트전극아래의 트랜지스터와 제1게이트전극영역부의 트랜지스터의 임계치나 셀전류를 일치시키기 위해서 제1d도의 공정에서 셀부전면에 게이트전극 두께 이하의 에너지로 일치된 이온주입을 행하면 좋다.

상기한 바와 같은 실시예에서 이용된 공정에서는 제1게이트전극 영역의 하한은 제4도에 도시된 바와 같이 구할 수 있고, 가공레벨이나 일치에 대한 판정은 종래의 경우와 같이한다. 제4a도에서

제1게이트전극영역 ≥제1게이트전극가공의 영역하한=0.7㎛

일치여유

제1게이트전극영역≥2ΔM=2×0.25=0.5㎛(제1게이트전극과 ROM 인플러마스크를 직접 일치시킨 경우)

=2×0.35=0.7μM(제1게이트전극과 ROM 인플러를 간접일치시킨 경우)이므로 결국 제1게이트영역≥0.7㎛로 된다.

본 실시예에서는 인접한 제1게이트전극하에 제1ROM인플러(4 ; 인)를 주입하는 경우에 이 제1게이트 전극간에 ROM데이타가 입력되지 않도록 할 필요가 없으므로, 종래예와 같은 ROM인플러마스크의 라인가공의 하한으로 부터 오는 제약은 없다.

또 인접한 제1게이트전극의 한쪽아래에 제1 ROM인플러를 주입하고, 이것이 마스크일치 차이로 좌측의 제1게이트전극하로 들어갈 가능성을 제4b도에서 고려하고, 최악을 감안해도 제1게이트라인≥제1게이트라인가공하한=0.7㎛, 제1게이트전극영역=0.7㎛, 일치여유는 제1게이트전극-ROM인플러를 간접 일치시켜 0.35㎛, 일치차이도 0.35㎛, 또 확산확장 ΔX=-0.15㎛를 고려하고, 근접한 제1게이트전극하의 실효채널길이는 Leff=0.7＋0.8-0.35-0.35-0.15=0.45㎛≥Leffmin(0.4㎛)로 되므로, 제1게이트 전극의 영역은 가공하한인 0.7㎛로 할 수 있다.

또, 본 실시예는 ROM데이터 때문에 이온주입을 게이트전극간절연막의 산화후에 행하므로, ROM인플러나 그 다른 불순물프로파일로의 열가공의 영향을 작게할 수 있다.

또, 본 발명에서는 제1a도에서 기판 깊게 이온주입함에 따라 기판과 같은 도전형의 불순물의 피크를 형성하고 있지만, 이것은 반드시 이 공정에서 이룰 필요는 없고 P^-웰 형성시에 형성해도 좋다.

또 본 실시예에서는 ROM의 데이터의 이온주입이 주로 열공정인 게이트전극간의 절연막형성 후에 행해지므로 불순물프로파일의 변화가 작고, 이 점에서도 미세화에 유용하다.

또한, 상기한 실시예에서는 제1 및 제2게이트전극으로서 폴리실리콘을 사용하고 있지만, 이에 한정되지 않고 예컨대 텅스텐실리사이드와 같은 고융점실리사이드나 폴리실리콘을 이용한 폴리사이드등도 이용된다.

한편, 본원 청구범위의 각 구성요소에 병기된 도면참조번호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.

[발명의 효과]

상기한 바와 같이 본 발명에 의하면, 제1게이트전극과 자기정합으로 제1게이트전극하의 ROM데이터의 인플러를 주입할 수 있으므로, 제1게이트전극과 ROOM데이터 이온주입의 일치여유나 불일치의 영향을 고려할 필요가 없게 된다. 따라서 반도체메모리의 셀세이즈를 대폭적으로 감소시킬 수 있고, 대규모 독출전용 메모리등의 반도체메모리를 구형할 수 있다.

Claims (1)

1. 제1영역 및 제2영역을 갖춘 제1도전형 반도체기판의 표면에 게이트절연막을 형성하는 공정과, 상기 게이트절연막(2)을 매개로 상기 반도체기판에 제1도전형 불순물을 이온주입함으로써 상기 반도체기판(1)표면으로부터 소정의 깊이로 이온주입층을 형성하는 공정, 상기 제1영역상의 상기 게이트절연막(2)상에 복수의 제1게이트전극(5)을 형성하는 공정, 상기 제1게이트전극(5)의 주위에 게이트전극간 절연막(6)을 형성하는 공정, 상기 게이트절연막(2)과 상기 제1게이트전극(5) 및 상기 게이트전극간 절연막(6)을 매개로 상기 반도체기판(1)에 제2도전형 불순물(4)을 선택적으로 이온주입함으로써 상기 제1영역의 상기 이온주입층 보다 얕은 위치에 제1물순물영역(11)을 형성함과 더불어 상기 제2영역의 상기 이온주입층의 내부에 제2불순물영역(10)을 형성하는 공정, 상기 제1게이트전극(5) 마스크로 하여 상기 반도체기판(1)에 제2도전형의 불순물(9)을 선택적으로 이온주입함으로써 상기 제2영역의 상기 이온주입층 보다 얕은 위치에 제3불순물영역을 형성하는 공정 및, 상기 제2영역상의 상기 게이트절연막상에 복수의 제2게이트전극(7)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.

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