WO1991003837A1 - Method of producing read-only semiconductor memory - Google Patents

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WO1991003837A1
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impurity
mask
layer
region
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PCT/JP1990/001126
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French (fr)
Inventor
Kazunori Kanebako
Original Assignee
Kabushiki Kaisha Toshiba
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

Definitions

  • the present invention relates to a method for manufacturing a read-only semiconductor memory device, and particularly to a method for manufacturing a semiconductor memory device such as a two-layer electrode structure NAND type mask ROM suitable for miniaturization.
  • Fig. 1 shows the cell system of the NAND type mask ROM
  • Fig. 2 shows the reading of this ROM.
  • 11 is a bit line
  • 22 is a lead line
  • 33 is a depletion-type transistor
  • 44 is an enhancement-type transistor.
  • game W,, w 3, and the gate W 2 while w 4 a high voltage (e.g., 5 v) to OV drain fin La is (bit The line b ⁇ ) is boosted. If a current flows at this time, cell A may be a depletion transistor. It can be seen that if no current flows, it is an enhancement-type transistor.
  • this transistor distinguishes between data "CT” and "1" by the depletion type or the enhancement type.
  • Ion implantation of a tg type impurity with a ⁇ plate and a reverse conductor is performed below the electrode, which is hereinafter referred to as ROM implantation.
  • the pitch between the series-connected transistors should be as small as possible.
  • two layers of polysilicon have been used as gate electrodes.
  • FIGS. 3A to 3C show a conventional process for producing a device having such a structure.
  • the substrate for example, a p-type silicon substrate or a p-type capacitor in an n-type substrate can be used.
  • a gate oxide film 2 is formed on the substrate 1.
  • the area other than the area where the transistor to be depressed is to be formed is covered with the resist 3.
  • an impurity 4 of the opposite type to the substrate for example, phosphorus is ion-implanted into the region where the impurity layer 4A is to be formed under the conditions of, for example, an acceleration voltage of 40 keV and a dose of 3 10 13 cnT 2 ( ROM implementation).
  • a polysilicon layer 5A is formed to a thickness.
  • This layer 5A is processed by reactive ion etching (RIE) to form the first gate electrode 5.
  • RIE reactive ion etching
  • a gate electrode insulating film 6 is formed by thermal oxidation at 900 ° C.
  • a polysilicon 7A having a thickness of 400 A is formed.
  • This layer 7A is processed by RIE to form the second gate electrode 7.
  • RIE processing is performed so that the reed portion of the second gate electrode 7 overlaps above the first gate electrode 5.
  • S 1 is the first gate electrode between space
  • S 2 is ROM Lee Npura Nte tio Nmasuku scan pace, L m; - the Rye ROM Lee Npura Nte tio Nmasuku m 1 n
  • L eff min is the transistor minimum effective channel length
  • X is the elongation of the impurity implanted in the ROM implantation
  • ⁇ is the alignment margin.
  • the processing limit of lithography is 0.7 / mZ 0.1 ⁇
  • the space S1 between the first gate electrodes 5 is the minimum of the transistor constituted by the second gate electrodes 7 in the meantime. From the lower limit of the effective channel,
  • the same calculation is performed when the ROM implantation is performed below the neighboring second gate electrode. Therefore, the line width and the lower limit of the first gate electrode are 1.4 m or more.
  • Figures 5A to 5D show a conventional process that partially improved this misalignment.
  • the first ROM implantation of the impurity 4 is registered in order to form the impurity region 4A below the region where the first gate electrode 5 is to be formed. Is executed as a mask.
  • the first gate electrode 5 is formed.
  • an inter-gate electrode insulating film 6 is formed. Thereafter, a second ROM implantation of the impurity 9 is performed to form the impurity region 9A below the region where the second gate electrode 7 is to be formed using the resist 8 as a mask.
  • the impurity 9 of the opposite conductivity type to the substrate 1 at this time for example, phosphorus 31 P + is implanted into a p-type substrate at 40 keV with a dose of about 3 ⁇ 10 13 cm ⁇ 2 .
  • the range of the ions 9 is smaller than the first gate electrode thickness of 400 A. Therefore, the ions 9 do not enter below the first gate electrode 5.
  • the margin for misalignment of the ion-implanted impurities is a major obstacle.
  • An object of the present invention is to provide a semiconductor memory device such as a NAND-type read-only memory that can be further miniaturized by allowing ion implantation under the first gate electrode to be performed in the first gate and the self-alignment.
  • a semiconductor memory device such as a NAND-type read-only memory that can be further miniaturized by allowing ion implantation under the first gate electrode to be performed in the first gate and the self-alignment.
  • a plurality of memory cells are connected in series, and the memory cells are connected to a first memory cell having a first gate electrode formed in a certain step.
  • Second memory cells having second gate electrodes formed in different steps are alternately arranged, and the first conductive type impurity layer immediately below the first and second gate electrodes is formed.
  • a method for manufacturing a read-only semiconductor memory device wherein each of the memory cells stores one of binary data depending on whether or not an impurity of a second conductivity type is introduced into the surface.
  • a manufacturing method having a process.
  • step (d) forming an insulating film on the first gate electrode; step (e) forming a first mask layer on an arbitrary one of the ⁇ 1 gate electrode and the second gate electrode formation planned region; Covering process
  • the ion implantation under any of the first and second gate electrodes is performed using the first and second gate electrodes and the self-alignment. For this reason, it is not necessary to consider the influence of the alignment margin and misalignment at the time of ion implantation. This allows the cell size to be significantly reduced.
  • FIG. 1 is a diagram of a conventional cell structure of the NAND R0M cell structure.
  • FIG. 2 is a diagram for explaining the readout of a conventional NAND type ROM
  • 3A to 3C are cross-sectional views of a conventional semiconductor device manufacturing process.
  • FIG. 4 is an explanatory diagram for determining the lower limit of the first gate electrode space of the conventional example
  • FIGS. 5A to 5D are cross-sectional views of another conventional manufacturing process.
  • 6A to 6E are cross-sectional views of a manufacturing process of a semiconductor device according to an embodiment of the present invention.
  • FIGS. 7A to 7D are diagrams showing impurity profiles in the depth direction of the semiconductor substrate at the section E of FIG. 6E,
  • Figure 8 is V 6 vs. conductance characteristic diagram of the MO S structure in captivity ⁇ E cross-section in the embodiment of the present invention.
  • FIG. 9 is an explanatory diagram for determining the lower limit of the first gate electrode space according to the present invention.
  • FIGS. 6A-6E An embodiment of the present invention is shown in FIGS. 6A-6E.
  • a gate oxide film 2 is formed in a dry oxygen atmosphere at 900 ° C. on a substrate 1 such as a p-type silicon substrate or a p-type module in an n-type substrate.
  • 1 A of impurities of the same conductivity type as the substrate 1 for example, boron 5 ⁇ 10 ld cm 2
  • 1 A of impurities of the same conductivity type as the substrate 1 for example, boron 5 ⁇ 10 ld cm 2
  • Energy for example, 180 keV
  • ion injection for example, the ion implantation layer 1B is formed later.
  • the first polysilicon 5A is formed at 4000A at about 630 ° C by the LPC VD method.
  • a phosphorus impurity for lowering the resistivity is introduced into the polysilicon 5A.
  • the first gate electrode is formed by processing the polysilicon 5A by reactive ion etching (RIE) using the resist pattern as a mask. 0 ⁇
  • an inter-gate electrode insulating film 6 is formed.
  • an impurity 4 of a conductivity type opposite to that of the substrate 1 (for example, phosphorus 3 ⁇ 10 13 cni ′′ 2 ) 4 is implanted using the resist 3 as a mask.
  • the acceleration energy of the phosphorus must be a range larger than the first polysilicon 5A thickness of about 40 ° OA, for example, 340 keV, which may be 340 kV of 31 P +.
  • 31 P ++ may be implanted at 170 kV, whereby the impurities 10 and 11 are implanted into the ion implantation layer 1 A and the substrate.
  • an impurity (lin) 9 is formed below the space between the first gate electrodes 5 using the resist 8 and the first gate electrode 5 as a mask. It can be injected by self-alignment as a second ROM implementation.
  • a second gate electrode 7 is formed from the second polysilicon 7A.
  • Figures 7A-7D are the prisoners of Figure 6E! The distribution of impurities in the Q section in the depth direction is shown. From FIG. 7B, it can be seen that the impurity (lin) 10 implanted deep under the space between the first gate electrodes 5 is canceled by boron in the ion-implanted layer 1B.
  • P1G.7B shows that phosphorus is always at a lower concentration than boron and that the transistor threshold does not change with or without phosphorus.
  • Fig. 6 E Fig. 8 shows the relationship between the gate voltage (V (j)) of the MOS transistor and the conductance in the area of part E to E obtained by experiments.
  • the deep line 10 implanted in the space between the gate and electrode 5 has little effect on the threshold value of the transistor formed by the second gate electrode 7 or the gate voltage versus conductance characteristics.
  • the characteristics of E, E and E1 are slightly different, however, the threshold and cell current of the transistor composed of the gate electrode 5 and the transistor composed of the second gate electrode 7 are shown.
  • the present invention includes a step of ion-implanting the impurity 4 with an acceleration voltage having a range slightly larger than the thickness of the first gate electrode 5. Having this step is the first gate This is because an acceleration voltage that can penetrate the first electrode 5 is required because the process is performed through the electrode 5. However, since the first gate electrode 5 is sandwiched between the gate oxide film 2 and the insulating film 6 between the gate electrodes, it is necessary to apply an accelerating voltage that also penetrates these. However, while the thickness of the gate electrode 5 in the embodiment is about 400 A, the thickness of the oxide film, the insulating film and the like is at most 200 A to 280 A, respectively. About A. Therefore, ignoring both will not have a significant effect.
  • a beak of impurities of the same conductivity type as that of the substrate is formed by ion implantation deep into the substrate. This need not necessarily be formed in this step, but may be formed at the time of forming the p-well.
  • the ion implantation of the ROM data is performed after the formation of the insulating film between the gate electrodes, which is a main heat process. Therefore, there is little change in the impurity profile, and this point is also useful for miniaturization.
  • polysilicon is used as the first and second gate electrodes.
  • the present invention is not limited to this.
  • a high-melting-point silicide-polysilicon such as tagten silicide is also used.
  • boron is implanted near the surface of the substrate 1 before or after the implantation of the line 4 shown in FIG. 6C using the same mask pattern as that for the implantation of the line 4. That is, the example Example, if implanted boron Ion at a dose of and at an energy of 20 ⁇ 30 keV 2 x 1 0 U ⁇ 2 X 1 0 12 / cm Z. As a result, boron ions are introduced into the portion of the substrate 1 immediately below the second gate electrode, and the above-described phenomenon of lowering the threshold value is avoided.

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  • Semiconductor Memories (AREA)

Description

明 細 書 読み出し専用半導体記憶装置の製造方法 発 明 の 分 野
本発明は、 読み出し専用半導体記憶装置の製造方法に 関し、 とく に、 微細化に適した 2層電極構造の N A N D 型マスク R O Mのような半導体記憶装置の製造方法に閲 する。
発 明 の 背 景
読み出し専用メモリ （R OM) の大規模化のためには, メ モルセルと しての トラ ンジスタを直列に接続すること によりセルサイズを小さ く した N A N D型のセル構造が 最適である。 そのセルの動作原理は簡単に示すと第 1、 第 2図のようになる。
筇 1図は N A N D型マスク R OMのセル方式を示し、 第 2図はこの R OMの読み出しを示す。 これらの図にお いて、 1 1 はビッ ト線、 2 2はヮー ド線、 3 3はデプレ シヨ ン型 トラ ンジスタ、 44はエンハンスメ ン ト型 トラ ンジス夕である。 これらの図中のセル Aのデータを読む 場合は、 ゲー W, , w3 , w4 を高電圧 （たとえば 5 v ) にすると共にゲー ト W2 を O Vにし、 さ らに ドレ ィ ン （ビッ ト線 b { ) を昇圧する。 この時電流が流れれ ばセル Aはデプレッ ショ ン型トランジスタであることが わかり、 電流が流れなければェンハンスメ ン ト型 トラン ジス夕であることがわかる。 このマスク R 0 Mでは、 こ の トラ ンジスタがデプレッ ショ ン型かェンハンスメ ン ト 型によってデータの "CT と " 1 " を区別している。 ト ラ ンジスタをデプレッ ショ ン型にするためには基板の電 極下に^板と逆導 tg型の不純物をイオ ン注入する。 この イオン注入を、 以下では、 ROMイ ンプラ ンテーショ ン と称する。
このような N A N D型セルを微細化するには、 直列に した トラ ンジスタ間のピッチをできるだけ小さ くすれば よい。 これらのピッチを小さ く するには、 従来、 2層の ポ リ シリ コンをけゲー 卜電極と していた。
このような構造の deviceを作る従来例のプロセスを第 3 A〜 3 C図に示す。
F1G.3 Aからわかるように、 基板 1と しては、 例えば p型シリ コ ン基板も しく は、 n型基板内の p型ゥヱルを 用いることができる。 この基板 1上にゲー ト酸化膜 2を 形成する。 この後デプレッ ショ ン型にしたい トラ ンジス 夕の形成予定領域以外の領域にレジス ト 3をかぶせる。 このレジス ト 3をマスク として基板と逆タイプの不純物 4、 例えばリ ンを例えば加速電圧 40 keV , ドーズ量 3 1 013cnT2の条件で不純物層 4 Aの形成予定領域にィ オン注入する （R OMイ ンプラ ンテーショ ン） 。
次いで、 F1G.3 Bからわかるように、 約 400 O Aの 厚さにポリ シ リ コ ン層 5 Aを形成する。 この層 5 Aを反 応性イオンエッチング （R I E ) で加工して第 1ゲー ト ¾極 5を形成する。
次いで、 F1G.3 Cからわかるように、 ゲー ト電極間絶 緣膜 6を 9 0 0 °Cの熱酸化によって形成する。 次いで、 4 0 0 0 Aの厚みのポリ シ リ コ ン遛 7 Aを形成する。 こ の層 7 Aを R I Eで加工して第 2ゲー ト電極 7を形成す る。 第 2ゲー ト電極 7の形成時には、 この第 2ゲー ト電 極 7のはしの部分が第 1ゲ一 ト電極 5の上方にオーバ一 ラ ップするように R I E加工を行なう。
以上に述べた従来のプロセスで、 第 1ゲー ト電極.5間 のスペース S 1の下限がどのよ う に決まるかを考える。 第 4図において、 図中、 S 1は第 1ゲー ト電極間スぺ ース、 S 2は R O Mイ ンプラ ンテー シ ョ ンマスク スぺー ス、 Lm； - は R O Mイ ンプラ ンテー シ ョ ンマスク のライ m 1 n
ン最小値、 L e f f min は ト ラ ンジスタ最小実効チヤ ン ネル長、 厶 X は R O Mイ ンプラ ンテー シ ョ ンで注入され た不純物の伸び、 Δ Μは合わせ余裕を示す。 この第 4図 において、 各値を以下のように仮定する。
リ ソグラフィ の加工限界を、 0. 7 / mZ 0. 1 χη
(ライ ン L min /スペース S ^iii } とする。
リ ソグラフィ の合わせ余裕 Δ Μを、 直接合わせの場合、
0. 2 5 mとする。
R O Mイ ンプランテーショ ンした不純物の横方向のの び厶 xを 0. とする。
第 2ゲー ト電極 7によつて構成される トラ ンジスタの 最小実効チャネル長 （ L e f f mi n ) を 0. 4 mとす o
R O Mイ ンプラ ンテーショ ンと第 1ゲー ト電極 5の形 成とは、 リ ソグラフィ の位置合わせを間接的に、 例えば フィ 一ルド酸化膜を介して、 行なう ことになる。 このた め、 合わせずれ余裕 Δ Μは、 " xO. 2 5 = 0. 3 5 mとなる。
並び合った第 1ゲー ト電極 5下に R O Mイ ンプランテ ーショ ンが行われた場合、 第 1ゲー ト電極 5間スペース S 1 は、 この間の第 2ゲー ト電極 7によって構成される トラ ンジスタの最小実効チヤネルの下限からは、
第 1ゲー ト電極 5間スペース幅
L e f f mi n + 2 Δ χ + 2厶 M= l . 4 ( μ m =
S 1 となる。
また、 R O Mィ ンプラ ンテーショ ンを実行するための ィ ンプラ ンテーショ ンマスクのライ ン幅の最小値 L min からち、
第 1ゲー ト電極 5間スペース幅^
Figure imgf000006_0001
となる。 いずれの観点からも S 1 = 1. 4 ί m とな る。 これは、 第 1ゲー ト電極 5間スペースの加工上の制 限 S rain = 0. 7 にく らべて 2倍も大きく、 R OMィ ンプランテ一ショ ンの合わせずれ余裕がセルの 微細化の大きな障害となっていることがわかる。
この従来例ではとなり合った第 2ゲー ト電極の下に R OMイ ンプラ ンテ一ショ ンを実行する場合も同様の計 算になる。 このため、 第 1ゲー ト電極のライ ン幅も下限 も 1. 4 m以上となる。
よって 1セルあたりの、 トランジスタが直列につなが つた方向での、 サイズは、 （ 1 , 4 + 1. 4 ) / 2 = I . 4 /Z m u o
この合わせずれについて一部改善をはかった従来のプ ロセスと して第 5 A〜 5 D図に示すものがある。
第 5 A図からわかるように、 はじめに第 1ゲー ト電極 5形成予定領域下に不純物領域 4 Aを形成するため、 不 純物 4の第 1の R OMィ ンプラ ンテ一ショ ンをレジス ト 3をマスクとして実行する。
第 5 B図からわかるように、 次に、 第 1ゲー ト電極 5 を形成する。
次に、 第 5 C図からわかるように、 ゲー ト電極間絶縁 膜 6を形成する。 この後に、 レジス ト 8をマスクとして 第 2ゲー ト電極 7形成予定領域下に不純物領域 9 Aを形 成するため、 不純物 9の第 2の R OMイ ンプランテーシ ヨ ンを実行する。 この時の基板 1と逆導電型の不純物 9 としては、 たとえば p型の基板に対し、 リ ン 31P+ を、 40 keV で 3 X 1 013cm—2程度の ドーズ量で注入する。 このときのイオン 9飛程は第 1ゲー ト電極厚 4 0 0 0 A より小さい。 このため、 イオン 9は第 1ゲー ト電極 5の 下にははいらない。 これにより、 第 2ゲー ト電極 7下の チャネル部にセルファライ ンで不純物が注入される。 よ つて、 F 1 G . 3 A〜 3 Cの従来例のように第 1ゲー ト電極 ライ ン幅 1 . 4 // mという制約はなく なる。 しかし、 笫 1ゲ一 ト電極 5間スペース S 1の幅については制約は 解消されず、 1 . 4 m ) 以上となる。
このように、 たとえば 2層の電極 5 , 7構造の
N A N D型マスク R O Mのような半導体メモリを微細化 する際に、 前述のように、 イオン注入された不純物の合 わせずれ余裕が大きな障害となつている。
発 明 の 要 約
本発明の目的は、 第 1ゲー ト電極下のィォン注入が第 1ゲー 卜とセルファライ ンで行なわれるようにすること により、 より微細化が可能な N A N D型読み出し専用メ モリ等の半導体記憶装置の製造方法を提供することにあ る o
本発明の読み出し専用半導体記憶装置の製造方法は、 複数のメモリセルが直列に接続されており、 それらのメ モリセルは、 ある工程で作られる第 1ゲー ト電極を有す る第 1 メモリセルと、 異なる工程で作られる第 2ゲー ト 電極を有する第 2メモリセルとが交互に並んでおり、 前 記第 1及び第 2ゲー ト電極直下の第 1導電型不純物層の 表面に第 2導電型の不純物が導入されているか否かによ つて前記各メモリセルは 2値データの一方をそれぞれ記 憶している、 読み出し専用半導体記憶装置の製造方法で あって、 下記の工程を有する製造方法。
( a ) 前記不純物層の表面に絶縁膜を形成する工程
( b ) 前記不純物層の表面より前記第 1ゲー ト電極の 厚さ以上深いと ころにピークを持つ打ち消し不純物層を 形成するため、 第 1導電型の不純物を導入する工程
( c ) 前記絶縁膜上に、 所定間隔の第 2ゲー ト電極形 成予定領域を介して前記第 1ゲー ト電極を形成する工程
( d ) 前記第 1ゲー ト電極上に絶縁膜を形成する.工程 ( e ) 前記笫 1ゲー ト電極と前記第 2ゲー ト電極形成 予定領域とのうちの任意のものに第 1マスク層を被せる 工程
( f ) 前記第 1マスク層をマスク と して第 2導電型の 不純物を前記第 1ゲー ト電極を貫通するエネルギーで導 入するこ とにより、 前記第 1マスクで被われていない前 記第 1ゲー ト電極直下の前記不純物層表面に前記不純物 を導入し、 且つ前記第 1マスクで覆われていない前記第 2ゲー ト電極形成予定領域下の前記打ち消し不純物層中 に前記不純物を導入する工程
( g ) 前記第 1ゲー ト電極及び前記第 2ゲー ト電極形 成予定領域のうちの任意のものに第 2マスク層を被せる 工程 ( h ) 前記第 2マスク層をマスク と して第 2導電型の 不純物を前記第 1ゲー ト電極を貫通しないエネルギーで 導入することにより、 前記第 1ゲー ト電極間の前記第 2 ゲー ト電極形成予定領域のうちの前記第 2マスク層で被 われていない領域下の前記不純物層の表面部分に導入す る工程
( i ) 前記第 2ゲー ト電極形成予定領域上に前記第 2 ゲー ト電極を形成する工程
として構成される。
第 1及び第 2のいずれのゲー ト電極下へのイオン注入 も、 第 1及び第 2のゲー ト電極とセルファライ ンで行な われる。 このため、 イオン注入の際の合わせ余裕や合わ せずれの影響を考慮する必要がなく なる。 これにより、 セルの大きさを著しく小さくすることが可能となる。
図面の簡単な説明
第 1図は従来構造の N A N D型 R 0 Mのセル方式構成 図、
第 2図は従来構造の N A N D型 R O Mの読み出し説明 図、
第 3 A図〜 3 C図は従来の半導体装置の製造工程断面 図、
第 4図は前記従来例の第 1ゲー ト電極スペースの下限 を決める説明図、
第 5 A 〜 5 D図は他の従来例の製造工程断面図である, 第 6 A〜6 E図は、 本発明の一実施例の半導体装置の 製造工程断面図、
第 7 A〜7 D図は第 6 E図の囚〜 E断面での半導体基 板の深さ方向の不純物プロフアイルを示す図、
第 8図は本発明の前記実施例における囚〜 E断面での 各 MO S構造の V6 対コンダクタンス特性図、
第 9図は本発明の第 1ゲー ト電極スペース下限を決め る説明図。
実 施 例
本発明の実施例を第 6 A〜 6 E図に示す。 第 6A図か らわかるように、 例えば p型シリ コン基板または n,型基 板内の p型ゥュル等の基板 1上に、 ゲー ト酸化膜 2を 900 °Cの乾燥酸素雰囲気中で形成する。 次に、 セル形 成予定領域全面に、 基板 1と同一導電型の不純物 （例え ばホウ素 5 X 1 0 ldcm 2) 1 Aを、 後述のポリ シリ コン 5 Aの厚さ 4000 A以上の飛程を持つエネルギーで (例えば 180 keV ) 、 ィォン注入する。 これにより、 後に、 イオン注入層 1 Bが形成される。
その後、 F1G.6 Bからわかるように、 第 1ポリ シリ コ ン 5 Aを L P C VD法により約 630°Cで 4000A形 成する。 このポリ シリ コ ン 5 Aに、 その抵抗率を下げる ための リ ン不純物を導入する。 この後、 ポリ シリ コ ン 5 Aをレジス トパターンをマスクとして反応性イオンエツ チング （R I E ) で加工することにより第 1ゲー ト電極 0 ―
5が形成される。
次に、 FIG.6 Cからわかるように、 ゲー ト電極間絶縁 膜 6を形成する。 次に、 第 1の R OMイ ンプランテーシ ヨ ンとして、 基板 1と逆導電型の不純物 （例えばリ ン 3 X 1 013cni"2) 4を、 レジス ト 3をマスクと して注入す る。 この時リ ンの加速エネルギーは第 1ポリ シリ コ ン 5 A厚約 40◦ O Aより大きな飛程でなくてはならず、 た とえば 340 keV となる。 これは31 P + の 340 kVでも 良いし、 31P ++を 1 70 kVで注入してやってもよい。 こ れにより、 不純物 1 0, 1 1がイオン注入層 1 A及び基 板に注入される。 不純物 （リ ン） 1 0は基板 1中へ..深く はいり、 第 1ポリ シリ コン 5 A厚以上の深さにはいる。 これにより、 第 6 A図で形成したィォン注入層 1 B中の 不純物 （ホウ素） に打ち消されてしまう。 また不純物 1 0は 扳 1の深くへ注入されるため、 第 2ゲー ト霜極 7によって形成される トラ ンジスタのしきい値にはほと んど影響を与えない。
第 6 D図からわかるように、 次に、 他の従来例と同様 に、 レジス ト 8及び第 1ゲー ト電極 5をマスクとして第 1ゲー ト電極 5間スペース下に不純物 （リ ン） 9を第 2 の ROMィ ンプラ ンテーショ ンと してセルファライ ンで 注入することができる。
その後第 6 E図からわかるように、 第 2ポリ シリ コン 7 Aから第 2のゲー ト電極 7を形成している。 第 7 A〜7 D図は、 第 6 E図の囚〜！ Q断面での不純物 の深さ方向の分布を示す。 第 7 B図から、 第 1ゲー ト電 極 5間スペースの下の深い所に打たれた不純物 （リ ン） 1 0は、 イオン注入層 1 B中のホウ素によって打ち消さ れているのがわかる。
さらに、 P1G.7 Bから、 リ ンは常にホウ素より低濃度 にあること及びリ ンの有無により トラ ンジスタのしきい 値が変らないことがわかる。
第 6 E図囚〜 Eの部分での MO S トラ ンジスタのゲー ト電圧 （V(j ) とコンダクタンスとの関係を実験で求め たものが第 8図である。 これによれば、 第 1ゲー ト,電極 5 スペース部に打ち込まれた深いリ ン 1 0は、 第 2ゲ 一ト電極 7により構成される ト ラ ンジスタのしきい値や ゲー ト電圧対コンダクタンス特性にほとんど影響を与え ていないことがわかる。 図中囚， 圆と E1の特性はわずか に異なる。 しかしながら、 ゲー ト電極 5により構成され る トランジスタと、 第 2ゲー ト電極 7により構成される ト ラ ンジスタのしきい値やセル電流を合わせるためには、 6 D図の工程で、 セル部の全面に第 1ポリ シリ コン 5 A厚以下の飛程のエネルギーでィォン注入を行なえば良 い o
本発明は、 不純物 4を第 1ゲー ト電極 5の厚さより少 し大きい飛程の加速電圧でィォン注入する工程を含んで いる。 この工程を有するのは、 イオ ン注入を第 1ゲー ト 電極 5を通して行う ことから、 この第 1電極 5を貫通で きるような加速電圧が必要であるからである。 しかし、 第 1ゲー ト電極 5は、 ゲー ト酸化膜 2およびゲー ト電極 間絶緣膜 6にはさまれているので、 当然これらも貫通す るような加速電圧を加えなければならない。 しかし、 実 施例におけるゲー ト電極 5の厚さはおよそ 4 0 0 0 A程 度であるのに対し、 これら酸化膜、 絶縁膜等の厚さは高 々それぞれ 2 0 0 A〜 2 8 0 A程度である。 このため両 者を無視することによる影響は大きく ない。
以上のような実施例の工程では、 第 1ゲー ト電極 5間 スペースの下限は第 9図に示すように求めることが.でき る。 加工レベルや合わせについての仮定は従来例の場合 と同様とする。 第 9図より、
第 1ゲー ト電極間スペース S 1
笫 1ゲー ト電極加工のスペース下限 S 1 L j _
= 0 . 7 m
第 1ゲー 卜電極間スペース S 1
^ L e f f m i n +厶 Μ Φ 0 . 7 ( ^ m )
本実施例ではとなり合った第 1ゲー ト電極 5下にリ ン を第 1の R O Mイ ンプラ ンテーショ ン 4 と して注入する 場合に、 この第 1ゲー ト電極 5間に R O Mデータが入ら ないようにする必要がない。 このため、 従来例のような R O Mィ ンプラ ンテーショ ンマスクのライ ン加工の下限 から来る制約がない。 また本実施例は、 R 0 Mデータのためのイオン注入を ゲー ト電極間絶縁膜の酸化の後に行なっている。 このた め、 R 0 Mイ ンプラ ンテーショ ンやその他の不純物プロ フ ァイルへの熱工程の影響を小さくできる。 よって、 本 実施例では、 Δ Mは従来例の艟に比べて小さく なる。
また、 本発明では、 第 6 A図の工程で、 基板深く ィォ ン注入することにより、 基板と同導電型の不純物のビー クを形成している。 これは必ずしもこの工程で作る必要 はなく p - ゥヱル形成時に形成してもよい。
また、 本実施例では、 R O Mのデータのイオン注入が、 主な熱工程であるゲー ト電極間の絶縁膜形成後に行なわ れる。 このため、 不純物プロファイルの変化が少なく、 この点でも微細化に役立っている。
なお、 前述した実施例では、 第 1および第 2のゲー ト 電極としてポリ シリ コ ンを使用しているが、 これに限定 されるものではない。 たとえば、 タグステンシリサイ ド のような高融点シリサイ ドゃポリ シリ コンを利用したポ リサイ ドなども用いられる。
さらに、 熱処理や加速電圧の条件によっては先のリ ン 1 0の持ち込みによって、 第 2ゲー ト電極 7下のメモリ セルのしきい値が少し低下する現象が見られることがあ る。 これを防ぐため、 FI G . 6 Cに示すリ ン 4の注入の前 又は後に、 リ ン 4の注入の際と同じマスクパターンを用 いて、 基板 1の表面近傍にホウ素を注入する。 即ち、 例 えば 20〜 30 keV のエネルギーで且つ 2 x 1 0 U〜 2 X 1 012/cmZ の ドーズ量でホウ素ィォンを打ち込む。 これにより、 ホウ素イオンが基板 1における第 2ゲー ト 電極直下の部分に導入され、 上記しきい値の低下現象が 回避される。

Claims

請 求 の 範 囲
1 . 複数のメモリセルが直列に接続されており、 そ れらのメ モ リ セルは、 ある工程で作られる第 1ゲー ト電 極を有する第 1 メ モ リセルと、 異なる工程で作られる第 2ゲー ト電極を有する第 2 メ モ リセルとが交互に並んで おり、 前記第 1及び第 2ゲー ト電極直下の第 1導電型不 純物層の表面に第 2導電型の不純物が導入されているか 否かによつて前記各メモリセルは 2値デー夕の一方をそ れぞれ記憶している、 読み出し専用半導体記憶装置の製 造方法であって、 下記の工程を有する製造方法。 ·
( a ) 前記不純物層の表面に絶縁膜を形成する工程
( b ) 前記不純物層の表面より前記第 1ゲ— ト電極の 厚さ以上深いところにビークを持つ打ち消し不純物層を 形成するため、 第 1導電型の不純物を導入する工程
( c ) 前記絶縁膜上に、 所定間隔の第 2ゲー ト電極形 成予定領域を介して前記第 1ゲー ト電極を形成する工程
( d ) 前記第 1ゲー ト電極上に絶縁膜を形成する工程
( e ) 前記第 1ゲー ト電極と前記第 2ゲー ト電極形成 予定領域とのうちの任意のものに第 1マスク層を被せる 工程
( f ) 前記第 1マスク層をマスクとして第 2導電型の 不純物を前記第 1ゲー ト電極を貫通するエネルギーで導 入することにより、 前記第 1マスクで被われていない前 記第 1ゲー ト電極直下の前記不純物層表面に前記不純物 を導入し、 且つ前記第 1マスクで覆われていない前記第 2ゲー ト電極形成予定領域下の前記打ち消し不純物層中 に前記不純物を導入する工程
( g ) 前記第 1ゲー ト電極と前記第 2ゲー ト電極形成 予定領域とのうちの任意のものに第 2マスク層を被せる 工程
( h ) 前記第 2マスク層をマスクとして第 2導電型の 不純物を、 前記第 1ゲー ト電極を貫通しないエネルギー で導入することにより、 前記第 1ゲー ト電極間の前記第 2ゲー ト電極形成予定領域のうちの前記第 2マスグ.層で 被われていない領域下の前記不純物層の表面部分に導入 する工程
( i ) 前記第 2ゲー ト電極形成予定領域上に前記第 2 ゲー ト電極を形成する工程。
2 . 前記第 1マスク層をマスクとして第 2導電型不 純物を前記第 1ゲー ト電極を貫通しないエネルギーで導 入することにより、 その第 2導電型不純物を、 前記第 1 マスクで被われていない前記第 2ゲー ト電極形成予定領 域直下の前記不純物層の表面部分に、 導入する、 工程を、 さらに備える請求の範囲第 1項記載の製造方法。
3 . 前記 （ e：) 、 ( f ) の工程が、 前記 （ g ) 、
( h ) の工程の前に行われる、 請求の範囲第 1項記載の 製造方法。 7
4. 前記 （ e ) 、 （ f ) の工程が、 前記 （g) 、 (h) の工程の後に行われる、 請求の範囲第 1項記載の 製造方法。
5. 前記不純物層は p型の不純物層であり、 前記ェ 程 （b) で導入する第 1導電型の不純物はボロンであり、 前記工程 （ f ) 、 （h) で導入する第 2導電型の不純物 はリ ンである、 請求の範囲第 1項記載の製造方法。
6. 前記不純物層は n型半導体基板に作られた pゥ ュルである、 請求の範囲第 1項記載の製造方法。
7. 前記工程 （b) の不純物の導入は、 前記 pゥェ ル形成時に行われる、 請求の範囲第 6項記載の製造方法。
8. 前記第 1及び第 2ゲ一 ト電極はポリ ンリ コンカ、 ら作られる、 請求の範囲第 1項記載の製造方法。
9. 前記第 1及び第 2ゲー ト電極は、 タングステン シリサイ ド等の高融点シリサイ ドとポリ シリ コンを含む ポリサイ ドとのいずれかである請求の範囲第 1項記載の 製造方法。
1 0. 前記読み出し専用半導体記憶装置は、
NAN D型 ROMである、 請求の範囲第 1項記載の製造 方法。
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