DE69007961T2

DE69007961T2 - Verfahren zum herstellen eines nur-lese-halbleiterspeichers.

Info

Publication number: DE69007961T2
Application number: DE69007961T
Authority: DE
Inventors: Kazunori Kanebako
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-09-04
Filing date: 1990-09-04
Publication date: 1994-08-18
Anticipated expiration: 2010-09-05
Also published as: JP2509707B2; EP0441973A1; JPH0391262A; WO1991003837A1; KR910007138A; DE69007961D1; EP0441973A4; US5094971A; KR940002838B1; EP0441973B1

Description

Gebiet der Erfindung

Diese Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Nur-Lese-Halbleiterspeichervorrichtung, und spezieller auf ein Verfahren zum Herstellen einer Halbleiter- Speichervorrichtung, wie etwa einem Masken-ROM vom NAND-Typ der Zweischichtelektrodenstruktur, geeignet zur Miniaturisierung.

Hintergrund der Erfindung

Um zu ermöglichen, daß der Nur-Lesespeicher (ROM) eine hochintegrierte Struktur aufweist, ist es am geeignetsten, eine Zellenstruktur des NAND-Typs zu verwenden, in welcher die Zellengröße durch Reihenschaltung von als Speicherzelle funktionierenden Transistoren reduziert wird. Das Arbeitsprinzip solch einer Zelle ist schematisch in Fig. 1 und 2 gezeigt.
Fig. 1 zeigt das Zellensystem des Masken-ROMs vom NAND-Typ, und Fig. 2 zeigt ein Auslesen dieses ROM. In diesen Figuren bezeichnen Bezugsziffern 11 Bitleitungen, 22 Wortleitungen, 33 Transistoren vom Verarmungstyp und 44 Transistoren vom Anreicherungstyp. Im Fall des Lesens von Daten in der Zelle A in diesen Figuren wird bewirkt, daß Gates W1, W3 und W4 eine hohe Spannung haben (z.B. 5 Volt), und das Gate W2 Null Volt hat. Zusätzlich wird der Drain (Bitleitung b&sub1;) hochgeschaltet. Nun wird, wenn ein Strom fließt, angenommen, daß die Zelle A einen Verarmungstransistor umfaßt, und wenn andererseits kein Strom fließt, wird angenommen, daß die Zelle A aus einem Anreicherungstransistor besteht. In diesem Masken-ROM wird eine Unterscheidung von Daten zwischen "0" und "1" abhängig davon getroffen, ob der Transistor vom Verarmungstyp oder vom Anreicherungstyp ist. Um zu ermöglichen, daß der Transistor vom Verarmungstyp ist, werden Verunreinigungen mit einem Leitfähigkeitstyp entgegengesetzt dem des Substrats in den Abschnitt unter der Elektrode des Substrats ionenimplantiert. Diese Ionenimplantation wird im folgenden ROM-Implantation genannt.
Um solch eine Zelle vom NAND-Typ zu miniaturisieren, ist es ausreichend zu erlauben, daß die Abstände zwischen in Reihe geschalteten Transistoren so klein wie möglich sind. Um solche Abstände zu reduzieren, wurde herkömmlicherweise Zweischichtpolysilizium als Gateelektrode verwendet. Das Verfahren des herkömmlichen Beispiels zum Herstellen einer Vorrichtung solch einer Struktur ist in Fig. 3A bis 3C gezeigt.
Wie aus Fig. 3A ersichtlich, kann ein p-Typ-Siliziumsubstrat oder eine p-Typ-Wanne in einem n-Typ-Substrat als das Substrat 1 verwendet werden. Ein Gateoxidfilm 2 wird auf dem Substrat 1 gebildet. Danach wird ein Schutzfilm 3 über das Gebiet gedeckt, mit Ausnahme eines Gebietes, wo ein Transistor, der vom Verarmungstyp sein soll, gebildet werden soll. Durch Verwenden des Schutzfilms 3 als Maske wird eine Verunreinigung 4 eines Leitfähigkeitstyps entgegengesetzt demjenigen des Substrats, z.B. Phosphor, in das Gebiet ionenimplantiert, wo Verunreinigungsschichten 4A gebildet werden sollen, beispielsweise unter der Bedingung einer Beschleunigungsspannung von 40 KeV und einer Dosismenge von 3 × 10¹³ cm&supmin;² (ROM-Implantation).
Wie aus Fig. 3B ersichtlich, wird dann eine Polysiliziumschicht 5A so gebildet, daß ihre Dicke ungefähr 4000 Å (10 Å = 1 nm) ist. Diese Schicht 5A wird mittels reaktiven Ionenätzens (RIE) bearbeitet, um erste Gateelektroden 5 zu bilden.
Danach, wie aus Fig. 3C ersichtlich, wird ein Zwischengateelektroden-Isolierfilm 6 durch thermische Oxidation bei einer Temperatur von 900ºC gebildet. Dann wird eine Polysiliziumschicht 7A mit einer Dicke von 4000 Å gebildet. Diese Schicht 7A wird mittels RIE bearbeitet, um zweite Gateelektroden 7 zu bilden. Zur Zeit des Bildens der zweiten Gateelektroden 7 wird RIE-Bearbeitung durchgeführt, so daß die Endabschnitte der zweiten Gateelektroden sich mit den oberen Teilen der ersten Gateelektroden 5 überlappen.
Nun wird betrachtet, wie die untere Grenze des Raumes S1 zwischen den ersten Elektroden 5 mittels des herkömmlichen, oben beschriebenen Verfahrens bestimmt wird.
In Fig. 4 stellt S1 einen Abstand zwischen ersten Elektroden 5 dar, S2 einen ROM-Implantationsmaskenabstand, Lmin einen Zeilenminimalwert der ROM-Implantationsmaske, Leffmin eine minimale effektive Transistorkanallänge, Δx eine Ausdehnung von mittels der ROM-Implantation implantierten Verunreinigungen, und ΔM einen Ausrichtungsspielraum. In Fig. 4 werden die jeweiligen Werte wie folgt angenommen.
Die Verarbeitungsgrenze von Lithografie wird angenommen als 0,7 um/0,7 um (Linie Lmin/Abstand Smin).
Der Ausrichtungsspielraum ΔM von Lithografie wird als 0,25 um im Falle direkter Ausrichtung angenommen.
Die Ausweitung Δx in lateraler Richtung von ROM-implantierten Verunreinigungen wird als 0,15 um angenommen.
Die minimale effektive Kanallänge (Leffmin) des die zweite Gateelektrode 7 umfassenden Transistors wird als 0,4 um angenommen.
In der ROM-Implantation und Bildung der ersten Gateelektroden 5 wird eine Positionierung der Lithografie indirekt durchgeführt, d.h. durch einen Feldoxidfilm. Aus diesem Grund ist der Ausrichtungsverschiebungsspielraum ΔM gleich 2 × 0,25 = 0,35 um.
Im Fall, daß ROM-Implantation in den Abschnitt unter dem Raum zwischen den ersten Gateelektroden 5, die in einer Zeile angeordnet sind, durchgeführt wird, wird der Abstand S1 zwischen den ersten Gateelektroden 5 durch die folgende Beziehung dargestellt, bezüglich des unteren Grenzwertes des minimalen effektiven Kanals des Transistors, der mit einer zweiten Gateelektrode dazwischen gebildet ist:
Die Breite des Abstandes zwischen ersten Gateelektroden 5 ≥ Leffmin + 2Δx + 2ΔM = 1,4 (um) = S1.
Ferner wird die oben erwähnte Abstandsbreite durch die folgende Beziehung ebenfalls bezüglich des Minimalwertes Lmin der Linienbreite der Implantationsmaske zum Durchführen der ROM-Implantation dargestellt:
Die Breite des Abstandes zwischen ersten Gateelektroden 5 ≥ Linmin + 2ΔM = 1,4 (um) = S1.
In beiden Fällen ist S1 nahezu 1,4 um. Somit ergibt sich, daß die Abstandsbreite zwischen den ersten Gateelektroden 5 doppelt so groß ist wie die Grenze Smin = 0,7 (um) beim Verarbeiten des Abstandes zwischen ersten Gateelektroden 5, und deshalb bietet der Ausrichtungsverschiebungsspielraum der ROM-Implantation ein großes Hindernis für eine Zellenminiaturisierung.
In diesem Stand der Technik wird eine Rechnung ähnlich der obigen in dem Fall durchgeführt, daß ROM-Implantation in den Abschnitt unterhalb des Raumes zwischen den einander benachbarten zweiten Gateelektroden durchgeführt wird. Aus diesem Grund wird die untere Grenze der Linienbreite der ersten Gateelektrode gleich einem Wert von 1,4 um oder mehr.
Somit wird die Größe in einer Richtung, wo Transistoren in Reihe geschaltet sind, pro Zelle (1,4 + 1,4)/2 = 1,4 um.
Ein herkömmliches, teilweise in Zusammenhang mit der Ausrichtungsverschiebung verbessertes Verfahren ist in Fig. 5A bis 5D gezeigt.
Wie aus Fig. 5A ersichtlich, wird, um Verunreinigungsgebiete 4A unterhalb der Gebiete zu bilden, wo erste Gateelektroden 5 gebildet werden sollen, eine erste ROM-Implantation der Verunreinigung 4 zuerst durchgeführt unter Verwendung eines Schutzfilms 3 als Maske.
Wie aus Fig. 5B ersichtlich, werden dann erste Gateelektroden 5 gebildet.
Wie aus Fig. 5C ersichtlich, wird dann ein Zwischengateelektroden-Isolierfilm 6 gebildet. Danach wird eine zweite ROM-Implantation einer Verunreinigung 9 durchgeführt, um Verunreinigungsgebiete 9A unterhalb der Gebiete zu bilden, wo zweite Gateelektroden 7 unter Verwendung eines Schutzfilms 8 als Maske gebildet werden sollen. Als Verunreinigung 9 eines Leitfähigkeitstyps entgegengesetzt dem des Substrats 1 wird nun Phosphor 31p+ beispielsweise in ein p-Typ-Substrat implantiert, unter der Bedingung einer Dosismenge in der Größenordnung von ≥10¹³ cm&supmin;² bei 40 KeV. Der Ionenbereich 9 ist nun kleiner als 4000 Å der ersten Gateelektrodendicke. Aus diesem Grund gelangen Ionen 9 nicht in die Abschnitte unterhalb der ersten Gateelektroden 5. Somit werden Verunreinigungen in die Kanalabschnitte unterhalb der zweiten Gateelektroden 7 mittels Selbstausrichtung implantiert. Demgemäß ist die Beschränkung, ausgedrückt als erste Gateelektroden- Linienbreite ≥ 4 um, wie im Stand der Technik der Fig. 3A bis 3C, eliminiert. Jedoch ist die Beschränkung der Breite des Abstandes S1 zwischen ersten Gateelektroden 5 nicht eliminiert, so daß diese Breite gleich einem Wert von 1,4 (um) oder mehr wird.
Beim Implementieren einer Miniaturisierung eines Halbleiterspeichers, wie etwa beispielsweise einem Masken-ROM vom NAND-Typ mit einer Zweischichtelektrodenstruktur 5, 7 in einer oben beschriebenen Weise bildet der Ausrichtungsverschiebungsspielraum von ionenimplantierten Verunreinigungen ein großes Hindernis, wie oben beschrieben.
Ein anderes Verfahren zum Herstellen eines ROMs vom NAND-Typ ist in US-A-4 818 716 offenbart. ROM-Implantation wird in zwei Schritten durchgeführt. In einem Schritt werden erste Gateelektroden als Maske verwendet, um eine Verunreinigung zu implantieren; und in einem zweiten Schritt wird eine Verunreinigung durch die ersten Gateelektroden in die Oberfläche des Halbleitersubstrats implantiert. Es verbleiben Gebiete von tiefimplantierten Verunreinigungen, die von dem zweiten Schritt resultieren, in der Vorrichtung.

Zusammenfassung der Erfindung

Es ist eine Aufgabe der Erfindung, ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung, wie etwa einem Nur-Lesespeicher vom NAND-Typ, usw., vorzusehen, welche in höherem Maß miniaturisiert werden kann durch Erlauben, daß die Selbstausrichtungs-Ionenimplantation unterhalb der ersten Elektrode mittels des ersten Gates durchgeführt wird.
Diese Erfindung ist ein Verfahren zum Herstellen einer Nur- Lese-Halbleiterspeichervorrichtung, worin die Nur-Lese- Halbleiterspeichervorrichtung eine Vielzahl von in Reihe geschalteten Speicherzellen einschließt, wobei diese Speicherzellen so sind, daß erste Speicherzellen, von denen jede eine, in einem Verfahrensschritt hergestellte erste Gateelektrode aufweist, und zweite Speicherzellen, von denen jede eine, in einem anderen Verfahrensschritt als dem obigen Verfahrensschritt hergestellte zweite Gateelektrode aufweist, eine nach der anderen angeordnet sind, wobei die Speicherzellen angepaßt sind, jeweils einen logischen Wert von binären Daten demgemäß zu speichern, ob eine Verunreinigung eines zweiten Leitfähigkeitstyps in den Oberflächenabschnitt einer Verunreinigungsschicht eines ersten Leitfähigkeitstyps gerade unter den ersten und zweiten Gateelektroden eingeführt ist, und das Verfahren die Schritte umfaßt:
(a) Bilden eines Isolierfilms auf der Oberfläche der Verunreinigungsschicht,
(b) Einführen einer Verunreinigung des ersten Leitfähigkeitstyps, um Auslöschungsverunreinigungsschichten mit einer Verunreinigungsspitzenkonzentration an einem Abschnitt tief von der Oberfläche der Verunreinigungsschicht um mehr als die Dicke jeder der ersten Gateelektroden zu bilden,
(c) Bilden der ersten Gateelektroden auf dem Isolierfilm, wobei die ersten Gateelektroden einander durch Gebiete getrennt gegenüberliegen, von denen jedes eine vorbestimmte Breite hat, wo jeweils zweite Gateelektroden gebildet werden sollen,
(d) Bilden eines Isolierfilms auf den ersten Gateelektroden,
(e) Decken einer ersten Maskenschicht über wenigstens eines der ersten Gateelektroden und Gebiete, wo die zweiten Gateelektroden gebildet werden sollen,
(f) Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps mit einer Energie, die ausreichend ist, jede der ersten Gateelektroden zu durchdringen, mittels Verwendung der ersten Maskenschicht als eine Maske, um dadurch die Verunreinigung in die Oberflächenabschnitte der Verunreinigungsschicht gerade unter den ersten Gateelektroden, die nicht mit der ersten Maske bedeckt sind, einzuführen, und um die Verunreinigung in die Auslöschungs- Verunreinigungsschichten unterhalb der jeweiligen Gebiete einzuführen, wo die zweiten Gateelektroden gebildet werden sollen, wobei das jeweilige Gebiet nicht mit der ersten Maske bedeckt ist,
(g) Decken einer zweiten Maskenschicht über wenigstens eines der ersten Gateelektrode und Gebiete, wo die zweiten Gateelektroden gebildet werden sollen,
(h) Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps mit einer Energie in solchem Ausmaß, daß nicht jede der ersten Gateelektroden durchdrungen wird, mittels Verwenden der zweiten Maskenschicht als eine Maske, um dadurch die Verunreinigung des zweiten Leitfähigkeitstyps in den Oberflächenabschnitt der Verunreinigungsschicht unterhalb der Gebiete einzuführen, welche nicht mit der zweiten Maskenschicht der jeweiligen Gebiete bedeckt sind, wo die zweiten Gateelektroden zwischen den ersten Gateelektroden gebildet werden sollen, und
(i) Bilden der zweiten Gateelektroden auf den jeweiligen Gebieten, wo die zweiten Gateelektroden gebildet werden sollen.
Somit werden Ionenimplantation in die Abschitte unterhalb sowohl der ersten als auch zweiten Gateelektroden ebenfalls mittels der ersten und zweiten Gateelektroden und Selbstausrichtung durchgeführt. Aus diesem Grund wird es überflüssig, den Einfluß des Ausrichtungsspielraums und/oder der Ausrichtungsverschiebung in der Ionenimplantation zu berücksichtigen. Somit kann die Größe der Zelle beträchtlich reduziert werden.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist eine Diagramm, welches die Konfiguration des Zellensystems eines ROMs vom NAND-Typ einer herkömmlichen Struktur zeigt,
Fig. 2 ist eine erläuternde Ansicht eines Auslesens des ROMs vom NAND-Typ der herkömmlichen Struktur, Fig. 3A bis 3C sind Querschnittansichten, welche jeweils Herstellungsverfahrensschritte einer herkömmlichen Halbleitervorrichtung zeigen,
Fig. 4 ist eine erläuternde Ansicht zum Bestimmen der unteren Grenze eines ersten Gateelektrodenabstandes der oben erwähnten herkömmlichen Vorrichtung, und Fig. 5A bis 5D sind Querschnittansichten, welche jeweils Herstellungsverfahrensschritte einer anderen herkömmlichen Vorrichtung zeigen, Fig. 6A bis 6E sind Querschnittansichten, welche jeweils Herstellungsverfahrensschritte einer Halbleitervorrichtung eines Ausführungsbeispiels gemäß dieser Erfindung zeigen, Fig. 7A bis 7D sind Diagramme, welche Verunreinigungsprofile in einer Tiefenrichtung des Halbleitersubstrats entlang der bis Querschnitte der Fig. 6E zeigen,
Fig. 8 ist ein charakteristisches Diagrarnm, welches VG bezüglich der Konduktanz jeweiliger MOS-Strukturen entlang der bis Querschnitte in dem oben erwähnten Ausführungsbeispiel dieser Erfindung zeigen, und
Fig. 9 ist eine erläuternde Ansicht zur Bestimmung der unteren Grenze des ersten Gateelektrodenabstandes dieser Erfindung.

Ausführungsbeispiel

Ein Ausführungsbeispiel dieser Erfindung ist in Fig. 6A bis 6E gezeigt. Wie aus Fig. 6A ersichtlich, wird ein Gateoxidfilm 2 in der Atmosphäre von trockenem Sauerstoff bei 900ºC auf einem Substrat 1 gebildet, beispielsweise einem p- Typ-Siliziumsubstrat oder einer p-Typ-Wanne usw., innerhalb einem n-Typ-Substrat. Dann wird eine Verunreinigung (beispielsweise Bor mit einer Konzentration von 5 × 10¹³ cm&supmin;²) 1A desselben Leitfähigkeitstyps wie der des Substrats 1 mit einer Energie mit einem Bereich ionenimplantiert, wo die Dicke von Polysilizium 5A, was später beschrieben wird, 4000 Å oder mehr beträgt (z.B. 180 KeV). Somit wird eine ionenimplantierte Schicht 1B gebildet.
Danach, wie aus Fig. 6B ersichtlich, wird erstes Polysilizium 5A bei ungefähr 630ºC mittels eines LPCVD-Verfahrens gebildet, so daß seine Dicke gleich 4000 Å ist. Eine Phosphorverunreinigung zum Verringern der Resistivität wird in das Polysilizium 5A eingeführt. Dann wird das Polysilizium 5A mittels reaktiven Ionenätzens (RIE) unter Verwendung des Schutzfilmmusters als Maske verarbeitet, um dadurch erste Gateelektroden 5 zu bilden.
Dann, wie aus Fig. 6C ersichtlich, wird ein Zwischengateelektroden-Isolierfilm 6 gebildet. Danach wird als die erste ROM-Implantation eine Verunreinigung (z.B. Phosphor mit einer Konzentration von 3 × 10¹³ cm&supmin;²) 4 eines Leitfähigkeitstyps entgegengesetzt dem des Substrats 1 mittels Verwendung des Schutzfilms 3 als eine Maske implantiert. Die Beschleunigungsenergie von Phosphor muß zu dieser Zeit in einem Bereich größer als ungefähr 4000 Å der Dicke des ersten Polysiliziums 5A hineinfallen, und ist deshalb beispielsweise 340 KeV. Dieses kann durch Implantieren von ³¹P+ bei 340 KeV oer durch Implantieren von ³¹P++ bei 170 KeV erzielt werden. Somit werden Verunreinigungen 10 und 11 in die Ionenimplantationsschicht 1A und das Substrat implantiert. Die Verunreinigung (Phosphor) 10 gelangt tief in das Substrat 1, d.h. gelangt in den Abschnitt mit einer Tiefe größer als die Dicke des ersten Polysiliziums 5A. Somit wird die oben erwähnte Verunreinigung durch die Verunreinigung (Bor) in der in Fig. 6A gebildeten Ionenimplantationsschicht 1B ausgelöscht. Zu dieser Zeit, weil die Verunreinigung 10 tief in das Substrat 1 implantiert ist, übt diese Verunreinigung kaum den Einfluß auf den Schwellwert des mittels der zweiten Gateelektrode 7 gebildeten Transistors aus.
Wie aus Fig. 6D ersichtlich, kann dann in derselben Weise, wie im Stand der Technik bekannt, mittels Verwenden des Schutzfilms 8 und der ersten Gateelektrode 5 als Maske eine Verunreinigung (Phosphor) 9 dann in den Abschnitt unterhalb des Raumes zwischen den ersten Gateelektroden 5 mittels Selbstausrichtung als eine zweite ROM-Ionenimplantation implantiert werden.
Danach, wie aus Fig. 6E ersichtlich, werden zweite Gateelektroden 7 von dem zweiten Polysilizium 7A gebildet.
Fig. 7A bis 7D zeigen Verteilungen in einer Tiefenrichtung der Verunreinigung entlang der bis Querschnitte der Fig. 6E. Es ist aus Fig. 7B ersichtlich, daß die Verunreinigung (Phosphor), die in einem tiefen Abschnitt unterhalb des Raumes zwischen ersten Gateelektroden 5 implantiert ist, von Bor in der Ionenimplantationsschicht 1B ausgelöscht wird.
Ferner ist es ebenfalls aus Fig. 7B ersichtlich, daß Phosphor zu jeder Zeit eine niedrigere Konzentration als die des Bors aufweist, und daß der Schwellwert, gleichgültig, ob Phosphor vorhanden ist oder nicht, unverändert ist.
Das experimentelle Ergebnis der Beziehung zwischen der Gatespannung (VG) und der Konduktanz des MOS-Transistors an Abschnitten von bis der Fig. 6E ist in Fig. 8 gezeigt. In Übereinstimmung mit diesem experimentellen Ergebnis ist ersichtlich, daß das tiefe Phosphor 10, das in den Raumabschnitt zwischen ersten Gateelektroden 5 implantiert ist, kaum den Einfluß auf die Schwellenwerte der die zweiten Gateelektroden 7 umfassenden Transistoren ausübt, und auf die Charakteristik, welche die Gatespannung bezüglich der Konduktanz zeigt. In der Figur sind die Charakteristiken an den Abschnitten , und geringfügig voneinander verschieden. Um jedoch zu erlauben, daß die Schwellwerte oder Zellströme der jeweils die Gateelektrode 5 umfassenden Transistoren und der jeweils die zweite Gateelektrode 7 umfassenden Transistoren miteinander in Übereinstimmung sind, ist es ausreichend, im Verfahrensschritt der Fig. 6D Ionenimplantation auf die gesamte Oberfläche des Zellabschnittes mit einer Energie in einem Bereich geringer als die Dicke des ersten Polysiliziums 5A durchzuführen.
Diese Erfindung schließt einen Verfahrensschritt zum Ionenimplantieren der Verunreinigung 4 mit einer Beschleunigungsspannung eines Bereiches ein, der geringfügig größer ist als die Dicke der ersten Gateelektrode 5. Der Grund, warum dieser Verfahrensschritt eingeschlossen ist, ist, daß eine Beschleunigungsspannung benötigt wird, die ausreichend ist, die erste Elektrode 5 zu durchdringen, weil Ionenimplantation durch die erste Gateelektrode 5 durchgeführt wird. Weil jedoch die erste Gateelektrode 5 zwischen den Gateoxidfilm 2 und den Zwischengateelektroden- Isolierfilm 6 gesetzt ist, ist es natürlich erforderlich, eine Beschleunigungsspannung anzulegen, die ausreichend ist, diese Filme zu durchdringen. Jedoch ist die Dicke der Gateelektrode 5 in dem Ausführungsbeispiel gleich ungefähr 4000 Å, während die Dicke des Oxidfilms und des Isolierfilms, usw. jeweils gleich ungefähr 200 bis 280 Å sind. Aus diesem Grund ist der Einfluß als Ergebnis der Tatsache, daß die beiden Filmdicken vernachlässigt werden, nicht so groß.
In dem Verfahren des Ausführungsbeispiels, wie oben beschrieben, kann die untere Grenze des Abstandes zwischen ersten Gateelektroden 5, wie in Fig. 9 gezeigt, bestimmt werden. Die Annahme des Verarbeitungspegels und/oder der Ausrichtung sind dieselben wie im Fall des Standes der Technik. Aus Fig. 9 ergeben sich die folgenden Beziehungen:
Abstand S1 zwischen ersten Gateelektroden ≥ Abstand unterer Grenzwert S1 L1,m der ersten Gateelektrodenverarbeitung = 0,7 um; und Abstand S1 zwischen ersten Gateelektroden ≥ Leffmin + ΔM = 0,7 (um). Deshalb ist der Abstand zwischen ersten Gateelektroden ≥ 0,7 um.
In diesem Ausführungsbeispiel besteht in dem Fall des Implantierens von Phosphor in den Abschnitt unterhalb neben ersten Gateelektroden 5 als die erste ROM-Implantation 4 keine Notwendigkeit zu erlauben, daß ROM-Daten nicht zwischen erste Gateelektroden 5 gesetzt werden. Aus diesem Grund besteht keine Einschränkung, die von dem unteren Grenzwert der Linienverarbeitung der ROM-Implantationsmaske resultiert, wie im Stand der Technik.
Ferner wird in diesem Ausführungsbeispiel Ionenimplantation für ROM-Daten nach Oxidation des Zwischengateelektroden- Isolierfilms durchgeführt. Aus diesem Grund kann der Einfluß des thermischen Prozesses auf die ROM-Implantation oder andere Verunreinigungsprofile reduziert werden. Somit wird in diesem Ausführungsbeispiel ΔM gleich einem Wert, der kleiner ist als der Wert des Standes der Technik.
Ferner wird in diesem Ausführungsbeispiel Ionenimplantation tief in das Substrat in dem Verfahrensschritt der Fig. 6A durchgeführt, um dadurch eine Spitze der Verunreinigung desselben Leitfähigkeitstyps, wie der des Substrats, zu bilden. Jedoch ist es nicht unbedingt erforderlich, solch eine Spitze in diesem Verfahrensschritt zu bilden, sondern sie kann zur Zeit der Bildung einer p-Wanne gebildet werden.
Zusätzlich wird in diesem Ausführungsbeispiel die Ionenimplantation für ROM-Daten nach Bilden des Isolierfilms zwischen Gateelektroden des thermischen Hauptprozesses durchgeführt. Aus diesem Grund ergeben sich geringe Veränderungen im Verunreinigungsprofil. Es kann gesagt werden, daß auch dieses zur Miniaturisierung beiträgt.
Es ist zu vermerken, daß während in dem oben beschriebenen Ausführungsbeispiel Polysilizium als die ersten und zweiten Gateelektroden verwendet wird, das zu verwendende Elektrodenmaterial nicht auf Polysilizium beschränkt ist. Beispielsweise kann ein hochschmelzendes Silizid, wie etwa Wolframsilizid, Polycid, welches Polysilizium verwendet, oder ähnliches verwendet werden.
Zusätzlich kann abhängig von der Bedingung der thermischen Verarbeitung und/oder der Beschleunigungsspannung ein Phänomen beobachtet werden, das die Schwellenspannung der Speicherzelle unterhalb der zweiten Gateelektrode 7 geringfügig abgesenkt wird durch Einführen von zuvor implantiertem Phosphor 10. Um dieses zu verhindern, vor oder nach Implantation von Phosphor 4, gezeigt in Fig. 6C, wird dasselbe Maskenmuster wie das für die Implantation von Phosphor 4, verwendet, um Bor in den Abschnitt der Umgebung der Oberfläche des Substrats 1 zu implantieren. Beispielsweise werden bei einer Energie von 20 bis 30 KeV und einer Dosismenge von 2 × 10¹¹ bis 2 × 10¹²/cm² Borionen implantiert. Somit werden Borionen in den Abschnitt unmittelbar unterhalb der zweiten Gateelektrode auf dem Substrat 1 eingeführt, und so kann das oben erwähnte Phänomen einer Schwellwertabsenkung vermieden werden.

Claims

1. Verfahren zum Herstellen einer Nur-Lese- Halbleiterspeichervorrichtung einschließlich einer Vielzahl von in Reihe geschalteten Speicherzellen, wobei diese Speicherzellen so sind, daß erste Speicherzellen, von denen jede eine in einem Verfahrensschritt hergestellte, erste Gateelektrode aufweist, und zweite Speicherzellen, von denen jede eine in einem anderen Verfahrensschritt als den obigen Verfahrensschritt hergestellte, zweite Elektrode aufweist, eine nach der anderen angeordnet sind, wobei die Speicherzellen angepaßt sind, jeweils einen logischen Wert binärer Daten demgemäß zu speichern, ob eine Verunreinigung eines zweiten Leitfähigkeitstyps in den Oberflächenabschnitt einer Verunreinigungsschicht eines ersten Leitfähigkeitstyps gerade unter den ersten und zweiten Gateelektroden eingeführt ist, und das Verfahren die Schritte umfaßt:

(a) Bilden eines Isolierfilms auf der Oberfläche der Verunreinigungsschicht,

(b) Einführen einer Verunreinigung des ersten Leitfähigkeitstyps, um Auslöschungsverunreinigungsschichten mit einer Verunreinigungsspitzenkonzentration an einem Abschnitt tief von der Oberfläche der Verunreinigungsschicht um mehr als die Dicke jeder der ersten Gateelektroden zu bilden,

(c) Bilden der ersten Gateelektroden auf dem Isolierfilm, wobei die ersten Gateelektroden einander durch Gebiete getrennt gegenüberliegen, von denen jedes eine vorbestimmte Breite hat, wo die zweiten Gateelektroden jeweils gebildet werden sollen,

(d) Bilden eines Isolierfilms auf den ersten Gateelektroden,

(e) Decken einer ersten Maskenschicht über wenigstens eines der ersten Gateelektroden und Gebiete, wo die zweiten Gateelektroden gebildet werden sollen,

(f) Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps mit einer Energie, die ausreichend ist, jede der ersten Gateelektroden zu durchdringen, mittels Verwenden der ersten Maskenschicht als eine Maske, um dadurch die Verunreinigung in die Oberflächenabschnitte der Verunreinigungsschicht gerade unter den ersten Gateelektroden einzuführen, welche nicht mit der ersten Maske bedeckt sind, und um die Verunreinigung in die Auslöschungsverunreinigungsschichten unterhalb des jeweiligen Gebietes einzuführen, wo die zweiten Gateelektroden gebildet werden sollen, wobei das jeweilige Gebiet nicht mit der ersten Maske bedeckt ist,

(g) Decken einer zweiten Maskenschicht über wenigstens eines der ersten Gateelektroden und Gebiete, wo die zweiten Gateelektroden gebildet werden sollen,

(h) Einführen einer Verunreinigung des zweiten Leitfähigkeitstyps mit einer Energie in solchem Ausmaß, daß nicht jede der ersten Gateelektroden durchdrungen wird, mittels Verwenden der zweiten Maskenschicht als eine Maske, um dadurch die Verunreinigung des zweiten Leitfähigkeitstyps in den Oberflächenabschnit der Verunreinigungsschicht unterhalb der Gebiete einzuführen, welche nicht mit der zweiten Maskenschicht der jeweiligen Gebiete bedeckt sind, wo die zweiten Gateelektroden zwischen den ersten Gateelektroden gebildet werden sollen, und

(i) Bilden der zweiten Gateelektroden auf den jeweiligen Gebieten, wo die zweiten Gateelektroden gebildet werden sollen.

2. Herstellungsverfahren nach Anspruch 1, gekennzeichnet durch den Schritt des Einführens einer Verunreinigung des zweiten Leitfähigkeitstyps mit einer Energie in solchem Ausmaß, nicht jede der ersten Gateelektroden zu durchdringen, mittels Verwenden der ersten Maskenschicht als eine Maske, um dadurch die Verunreinigung des zweiten Leitfähigkeitstyps in den Oberflächenabschnitt der Verunreinigungsschicht gerade unterhalb der jeweiligen Gebiete einzuführen, wo die zweiten Gateelektroden gebildet werden sollen, wobei die jeweiligen Gebiete nicht mit der ersten Maske bedeckt sind.

3. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Verfahrensschritte (e) und (f) vor den Verfahrensschriten (g) und (h) durchgeführt werden.

4. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Verfahrensschritte (e) und (f) nach den Verfahrensschritten (g) und (h) durchgeführt werden.

5. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Verunreinigungsschicht eine p-Typ-Verunreinigungsschicht ist, wobei die in dem Verfahrensschritt (b) eingeführte Verunreinigung des ersten Leitfähigkeitstyps Bor ist und die in den Verfahrensschritten (f) und (h) eingeführte Verunreinigung des zweiten Leitfähigkeitstyps Phosphor ist.

6. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Verunreinigungsschicht eine in einem n-Typ-Halbleitersubstrat gebildete p-Wanne ist.

7. Herstellungsverfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Einführung der Verunreinigung des Verfahrensschrittes (b) zur Zeit des Bildens der p- Wanne durchgeführt wird.

8. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Gateelektroden Polysilizium sind.

9. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Gateelektroden eines von hochschmelzendem Silizid, wie etwa Wolframsilizid, usw. und Polycid einschließlich Polysilizium umfassen.

10. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Nur-Lese- Halbleiterspeichervorrichtung ein ROM vom NAND-Typ ist.