JP2607551B2

JP2607551B2 - 半導体記憶装置及びその製造方法

Info

Publication number: JP2607551B2
Application number: JP62266439A
Authority: JP
Inventors: 幸祐奥山; 憲内田; 幸一楠山; 怜目黒; 久郎甲藤; 和宏小森
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-10-23
Filing date: 1987-10-23
Publication date: 1997-05-07
Anticipated expiration: 2012-05-07
Also published as: JPH01109763A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置、特に、縦型マスクRO
M（Ｒead Ｏnly Ｍemoly）を有する半導体記憶装置に適
用して有効な技術に関するものである。

〔従来の技術〕

マスクROMを有する半導体記憶装置は、低価格、情報
破壊に対する安全性に優れている。マスクROMには、縦
型（直列型）マスクROMと横型（並列型）マスクROMとが
ある。縦型マスクROMは、横型マスクROMに比べて高集積
化し易く、情報の大容量化を図ることができる特徴があ
る。

先に本願出願人により出願された特開昭53−41188号
公報には、高集積化に最適な縦型マスクROMか記載され
ている。この縦型マスクROMは、ゲート長方向に所定の
間隔で第１層目ゲート電極を複数配置し、この第１層目
ゲート電極間に第２層目ゲート電極を形成している。第
１層目ゲート電極は、第１層目の多結晶シリコン膜で構
成されており、MIS容量又はMISFETからなるメモリセル
を構成する。第２層目ゲート電極は、第２層目の多結晶
シリコン膜で構成され、第１層目ゲート電極に夫々の端
部を重ね合わせて構成しており、MIS容量又はMISFETか
らなるメモリセルを構成する。メモリセルは、ゲート電
極と基板との間に形成されるMIS容量から、又は、このM
IS容量の両側のメモリセルのチャネル領域を電流の供給
口（ソース）及び取出口（ドレイン）と見なしてMISFET
からなると言うことができる。各々のメモリセルは、し
たがって、直列に接続される。第１層目ゲート電極と第
２層目ゲート電極との間（メモリセル間）には、ソース
領域又はドレイン領域に相当する半導体領域を設ける必
要がない。したがって、メモリセル面積を極めて縮小す
ることができる。

〔発明が解決しようとする問題点〕

本発明者は、前述の縦型マスクROMにおいて、メモリ
セルの情報の書込みについて検討した結果、次の問題点
が生じることを見出した。

前記第２層目ゲート電極で構成されるメモリセルの情
報の書込みは、次のように行われる。まず、基板上に第
１層目ゲート電極を形成する。この後、情報が書込まれ
るメモリセル、つまり、第１層目ゲート電極間の基板主
面に、第１層目ゲート電極をマスクにして、第１の情報
書込用不純物を導入する。前記第１の情報書込用不純物
は、第２層目ゲート電極が形成されるべき領域下のしき
い値電圧制御領域（チャネル領域）において、しきい値
電圧をデプレッション型からエンハンスメント型又はそ
の逆に設定する。前記第１の情報の書込みは、第１層目
ゲート電極を不純物導入のマスクに使用しているので、
第１層目ゲート電極に対して自己整合的に形成すること
ができる。

一方、第１層目ゲート電極で構成されるメモリセルの
情報の書込みは、次のように行われる。まず、第１層目
ゲート電極が形成されるべき領域下の基板主面部に、予
じめ第２の情報書込用不純物を導入する。前記第２の情
報書込用不純物は、メモリセルのしきい値電圧をデプレ
ッション型からエンハンスメント型又はその逆に設定す
る。この後、前記第２の情報書込用不純物が導入された
基板上に、第１層目ゲート電極を形成する。このため、
前記第２の情報書込用不純物が導入された領域と、第１
層目ゲート電極との間に、製造工程におけるマスク合せ
余裕が必要となる。このマスク合せ余裕は、第１層目ゲ
ート電極のゲート長寸法を増加し、メモリセル面積を増
加させるので、縦型マスクROMの集積度を低下するとい
う問題を生じる。

また本発明者は、さらに前述の縦型マスクROMの高集
積化について検討した結果、以下の問題も生じることを
見出した。

各々の第２層目ゲート電極は、第１層目のゲート電極
上で離隔寸法を有する。このため、前記離隔寸法を考慮
して、設計上、第１層目ゲート電極のゲート長寸法を前
記離隔寸法分だけ長くする必要がある。

本発明の目的は、縦型マスクROMを有する半導体記憶
装置の集積度を向上することが可能な技術を提供するこ
とにある。

本発明の他の目的は、メモリセルの情報の書込をゲー
ト電極に対して自己整合的に行い、前記第１目的を達成
することが可能な技術を提供することにある。

本発明の他の目的は、第１層目ゲート電極で構成され
るメモリセルの情報の書込みを、第１層目ゲート電極に
対して自己整合的に行うことが可能な技術を提供するこ
とにある。

本発明の他の目的は、メモリセルのゲート電極のゲー
ト長寸法を縮小し、前記第１目的を達成することが可能
な技術を提供することにある。

本発明の他の目的は、１層目ゲート電極のゲート長寸
法を縮小することが可能な技術を提供することにある。

本発明の他の目的は、縦型マスクROMを有する半導体
記憶装置の動作速度の高速化を図ることが可能な技術を
提供することにある。

本発明の他の目的は、縦型マスクROMを有する半導体
記憶装置において、製造工程の完了までに要する時間の
短縮（以下、工完短縮という）を図ることが可能な技術
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。

縦型マスクROMを有する半導体記憶装置の第１層目ゲ
ート電極を形成した後に、前記第１層目デート電極下の
基板主面部に、この第１層目ゲート電極を通して不純物
を導入し、情報の書込みを行う。

また、第２層目、第３層目ゲート電極の夫々を第１層
目ゲート電極間に交互に形成する。

〔作用〕

上述した手段によれば、第１層目ゲート電極で構成さ
れるメモリセルの情報の書込み（しきい値電圧の制御）
を、第１層目ゲート電極に対して自己整合的に行うこと
ができるので、このメモリセル面積を縮小することがで
きる。つまり、縦型マスクROMの集積度を向上すること
ができる。

また、第２層目ゲート電極と第３層目ゲート電極とを
重ね合せ、第１層目ゲート電極上における両者の離隔寸
法をなくすことができるので、第１層目ゲート電極のゲ
ート長寸法を縮小し、第１層目ゲート電極で構成される
メモリセル面積を縮小することができる。つまり、縦型
マスクROMの集積度を向上することができる。

以下、本発明の構成について、実施例とともに説明す
る。

なお、実施例の全図において、同一機能を有するもの
は同一符号を付け、その繰り返しの説明は省略する。

〔実施例Ｉ〕

本発明の実施例Ｉである縦型マスクROMを第１図（等
価回路図）で示す。

第１図に示すように、縦型マスクROMのメモリセルア
レイには、MIS容量又はMISEFT（以下単にMISFET）から
なるメモリセルQ₁〜Q₈が配置されている。メモリセルQ₁
〜Q₈は、直列に接続されている。８個（又は16個,32
個，…）のメモリセルQ₁〜Q₈は、８ビット（又は16ビッ
ト,32ビット…）からなる単位メモリセル行を構成して
いる。

前記メモリセルＱは、“0"情報となるデプレッション
型（第１のしきい値電圧）又は“1"情報となるエンハン
スメント型（第２のしきい値電圧）のMISFETで構成され
ている。メモリセルQ₁〜Q₈のゲート電極の夫々には、列
方向に延在するワード線WLが接続されており、ワード線
WLは、メモリセルＱの導通、非導通を制御するように構
成されている。夫々のワード線WLは、その一端がＸデコ
ーダ回路Xdecに接続されている。

単位メモリセル行のメモリセルQ₁、具体的にはメモリ
セルQ₁を構成するMISFETのドレインは、行方向に延在す
るデータ線DL及びそのゲート電極にプリチャージ信号φ
pcが供給されるプリチャージ用MISFET Qpを介して電源
電圧Vccに接続されている。電源電圧Vccは、例えば回路
の動作電圧５〔Ｖ〕である。データ線DLは、その一端
が、カラムスイッチを構成するMISFET Qsを通してコモ
ンデータ線CDに接続されている。MISFET Qsのゲート電
極は、Ｙデコーダ回路Ydecに接続されている。単位メモ
リセル行のメモリセルQ₈、具体的にはメモリセルQ₈を構
成するMISFETのソースは、基準電圧Vssに接続されてい
る。基準電圧Vssは、例えば回路の接地電位０〔Ｖ〕で
ある。後述するが、電源電圧Vcc、基準電圧Vssの夫々
は、列方向に配置された複数の単位メモリセル行に共通
に設けられており、電源電圧用配線、基準電圧用配線の
夫々を構成するようになっている。

単位メモリセル行は、前記プリチャージ用MISFET Qpc
を中心に行方向に一対の対称形で構成されている。この
一対の単位メモリセル行は、行方向及び列方向に繰り返
しパターンで複数配置され、メモリセルアレイを構成し
ている。

エンハンスメント型のMISFETで構成されているメモリ
セル、例えばメモリセルQ₁〜Q₄は、デプレッション型の
MISFETに不純物を導入し、そのしきい値電圧をエンハン
スメント型に設定したものである。不純物としては、ボ
ロン（Ｂ）、フッ化ボロン（BF₂）等のｐ型不純物が使
用されている。

次に、実施例Ｉの具体的な構成について、説明する。

本発明の実施例Ｉである縦型マスクROMのメモリセル
アレイを第２図（要部平面図）で示し、第２図のIII−I
II線で切った断面を第３図で示す。なお、第２図におい
ては、本実施例の構成をわかり易くするために、各導電
層間に設けられるフィールド絶縁膜以外の絶縁膜は図示
しておらず、また、データ線及び第２層目のゲート電極
の一部を省略している。

第２図及び第３図において、１は単結晶シリコンから
なるp^-型半導体基板（又はウエル領域）である。この半
導体基板１の主面には、フィールド絶縁膜２、ｐ型チャ
ネルストッパ領域３の夫々が設けられている。フィール
ド絶縁膜２及びチャネルストッパ領域３は、半導体素子
間を電気的に分離するように構成されている。フィール
ド絶縁膜２は、単位メモリセル行の形状（具体的には、
単位メモリセル行のMISFETのゲート幅又はチャネル幅寸
法）を規定するように構成されている。

単位メモリセル行のメモリセルQ₁〜Q₈は、夫々、半導
体基板１の主面に形成されている。

メモリセルQ₁,Q₃,Q₅,Q₇は、半導体基板１、ゲート絶
縁膜４及び第１層目ゲート電極５からなるMISFETsで構
成されている。メモリセルQ₂,Q₄,Q₆,Q₈は、半導体基板
１、ゲート絶縁膜８及び第２層目ゲート電極９からなる
MISFETsで構成されている。

ゲート絶縁膜４、８の夫々は、例えば、酸化シリコン
膜で形成されている。

第１層目ゲート電極５は、製造工程における第１層目
の導電層（ゲート材料）で構成されており、例えば、多
結晶シリコン膜で形成されている。第２層目ゲート電極
９は、製造工程における第２層目の導電層（ゲート材
料）で構成されており、例えば、多結晶シリコン膜で形
成されている。メモリセルQ₁,Q₃,Q₅,Q₇の夫々の第１層
目ゲート電極５は、ゲート長（チャネル長）方向に所定
の間隔で配置されている。メモリセルQ₂,Q₄,Q₆,Q₈の夫
々の第２層目ゲート電極９は、第１層目ゲート電極５間
に、夫々の端部を第１層目ゲート電極５上部に重ね合わ
せるように配置されている。

メモリセルQ₁,Q₃,Q₅,Q₇の夫々の第１層目ゲート電極
５には、それと一体に形成されたワード線（WL）5Aが構
成されている。メモリセルQ₂,Q₄,Q₆,Q₈の夫々の２層目
ゲート電極９には、それと一体に形成されたワード線
（WL）９が構成されている。

また、ゲート電極５、９の夫々は、高融点金属（Mo,T
i,Ta,W）膜若しくは高融点金属シリサイド（MoSi₂,TiSi
₂,TaSi₂,WSi₂）膜の単層で構成してもよい。また、ゲー
ト電極５、９の夫々は、多結晶シリコン膜上に高融点金
属膜若しくは高融点金属シリサイド膜を重ね合わせた複
合膜で構成してもよい。

メモリセルQ₁〜Q₈の夫々は、情報が書込まれていない
場合、デプレッション型のMISFETとされ、低いしきい値
電圧を有するように構成されている。すなわち、図示は
省略するが、ｐ型半導体基板１のメモリセル形成領域の
主面はｎ型不純物（例えばリン）の導入によりｎ型化さ
れる。情報が書込まれたメモリセルQ₁及びQ₃のしきい値
電圧制御領域（チャネル領域）には、ｐ型半導体領域7A
が設けられている。同様に、情報が書込まれたメモリセ
ルQ₂及びQ₄のしきい値電圧制御領域には、ｐ型半導体領
域６が設けられている。半導体領域7A、６の夫々は、デ
プレッション型つまり低いしきい値電圧を持つ複数のMI
SFETをエンハンスメント型つまり高いしきい値電圧を持
つMISFETに変更するようになっている。

後に詳述するが、半導体領域7Aは、第１層目ゲート電
極５に対して自己整合的に形成され、半導体領域６は、
第１層目ゲート電極５に対して自己整合的に形成され
る。半導体領域６下の半導体基板１内の深い領域には、
ｐ型半導体領域7Bが形成される。前記深い領域とは、メ
モリセルQ₂、Q₄の夫々のしきい値電圧制御領域以外の領
域である。半導体領域7Bは、半導体領域7Aと同一工程で
形成されるものであるが、メモリセルQ₂、Q₄の夫々しき
い値電圧を変動させない領域に形成される。

このように構成される単位メモリセル行の一端側（メ
モリセルQ₁側）には、プリチャージ用MISFET Qpcが接続
されている。MISFET Qpcは、半導体基板１の主面に形成
され、ゲート絶縁膜４、ゲート電極５、ソース領域若し
くはドレイン領域である一対のn⁺型半導体領域10で構成
されている。MISFET Qpcと単位メモリセル行との接続
は、MISFET Qpcのソース領域である半導体領域10がメモ
リセルQ₁のドレイン領域として共用することで行われ
る。

MISFET Qpcのドレイン領域である半導体領域10には、
電源電圧Vccが印加される配線（電源電圧用配線）13が
接続されている。配線13は、例えばフォスフォシリケー
トガラス（PSG）膜からなる層間絶縁膜11上に、それに
形成された接続孔12を通して半導体領域10と電気的に接
続し、延在している。配線13は、製造工程における第１
層目の配線、例えば、アルミニウム膜や所定の添加物
（Cu,Si）が含有させたアルミニウム膜で形成する。

メモリセルQ₁のドレイン領域及びMISFET Qpcのソース
領域である半導体領域10には、データ線（DL）16が接続
されている。データ線16は、例えばPSG膜からなる層間
絶縁膜14上に、それに形成された接続孔15を通して半導
体領域10と電気的に接続し、延在している。データ線16
は、製造工程における第２層目の配線、例えば、配線13
と同様のアルミニウム膜で形成する。

単位メモリセル行の他端（メモリセルQ₈側）には、メ
モリセルQ₈のソース領域としてのn⁺型半導体領域10を介
して、基準電圧Vssが印加される配線（基準電圧用配
線）13が接続されている。

次に、このように構成される縦型マスクROMの製造方
法及び情報書込方法について、第４図乃至第７図（各製
造工程毎に示すメモリセルアレイの要部断面図）を用い
て簡単に説明する。

まず、第４図に示すように、p^-型半導体基板１の主面
に、フィールド絶縁膜２、ｐ型チャネルストッパ領域３
の夫々を形成する。

次に、半導体素子形成領域の半導体基板１の主面上
に、ゲート絶縁膜４を形成する。ゲート絶縁膜４は、例
えば、半導体基板１の表面を酸化して形成した酸化シリ
コン膜を用い、100〜300〔Å〕程度の膜厚で形成する。
図示しないが、この後、ゲート絶縁膜４を通して半導体
基板１の主面部であって、メモリセルの形成される領域
つまりメモリセルのMISFETのしきい値電圧制御領域（チ
ャネル領域）に、しきい値電圧を調整する不純物を導入
する。しきい値電圧を調整する不純物は、メモリセルＱ
をデプレッション型MISFETつまり低いしきい値電圧を有
するMISFETとするために導入される。不純物は、ｎ型不
純物（As,P）を用い、イオン打込みで導入する。

次に、例えば、Ｃhemical Ｖapor Ｄeposition（CV
D）法により多結晶シリコン膜を半導体基板の主面に形
成し、その後、前記多結晶シリコン膜をパターニングし
て、ゲート絶縁膜４の所定上部に、第１層目ゲート電極
５を形成する。第１層目ゲート電極５は、例えば、前記
ゲート電極５の抵抗値を低減する目的で、不純物（As,
P）が導入された多結晶シリコン膜を用いてもよい。前
記多結晶シリコン膜は、3000〜10000〔Å〕程度の膜厚
で形成する。この第１層目ゲート電極５を形成する工程
でMISFETからなるメモリセルQ₁,Q₃,Q₅及びQ₇が形成され
る。

次に、第５図に示すように、メモリセルQ₂及びQ₄形成
領域（第１層目ゲート電極５間の第２層目ゲート電極９
が形成されるべき領域）が開口された不純物導入用マス
ク17を形成する。マスク17は、製造工程におけるマスク
合せずれを考慮して、その開口端部が第１層目ゲート電
極５上に位置するように形成されている。マスク17は、
例えば、フォトレジスト膜で形成する。

次に、メモリセルQ₂及びQ₄形成領域の半導体基板１の
表面に第１の情報を書込むための不純物6aを導入し、第
１回目の情報の書込みを行う。情報書込用不純物6aの導
入は、マスク17及びこれから露出する第１層目ゲート電
極５をマスクとして用いる。不純物6aは、メモリセル
Q₂、Q₄の夫々のしきい値電圧制御領域に導入され、これ
らのMISFETを低いしきい値電圧を持つデプレッション型
MISFETから高いしきい値電圧を持つエンハンスメント型
MISFETに設定する。不純物6aは、１×10¹³〜３×10
¹³〔atoms/cm²〕程度の不純物濃度のフッ化ボロン（B
F₂）を用いる。不純物6aは、第１層目ゲート電極５を通
過しない低エネルギ例えば60〔KeV〕程度の低エネルギ
のイオン打込みで導入する。この条件で導入される不純
物6aの不純物濃度は、半導体基板１の表面から０〜300
〔Å〕程度の深さにピークを有する。

このように、半導体基板１上に第１層目ゲート電極５
を形成した後に、第１層目ゲート電極５間（第２層目ゲ
ート電極９が形成されるべき領域）の半導体基板１の主
面部に、不純物6aを導入し、第１回目の情報の書込みを
行うことにより、第１層目ゲート電極５をマスクとして
情報書込用不純物6aを導入するので、第１層目ゲート電
極５に対して情報書込用不純物6aを自己整合的に導入す
ることができる。つまり、メモリセルQ₂、Q₄の夫々の情
報の書込みを、第１層目ゲート電極５に対して自己整合
的に行うことができるので、製造工程におけるマスク合
せ余裕寸法を低減し、メモリセルQ₁〜Q₈の面積を縮小す
ることができる。

次に、マスク17を除去し、第６図に示すように、メモ
リセルQ₁及びQ₃領域（第１層目ゲート電極５領域）が開
口された不純物導入用マスク18を形成する。マスク18
は、製造工程におけるマスク合せずれを考慮して、この
開口端部が不純物6aが導入された第２層目ゲート電極９
形成領域上に位置するように形成されている。マスク18
は、例えば、フォトレジスト膜で形成する。

次にメモリセルQ₁及びQ₃領域（第１層目ゲート電極５
下）の半導体基板１の表面に、第１層目ゲート電極５を
通して第２の情報を書込むため不純物7aを導入し、第２
回目の情報の書込みを行う。不純物7aの導入は、マスク
18及びこれから露出する第１層目ゲート電極５をマスク
として用いる。不純物7aは、メモリセルQ₁、Q₃の夫々の
しきい値電圧制御領域に導入され、これらのMISFETを低
いしきい値電圧を持つデプレッション型MISFETから高い
しきい値電圧を持つエンハンスメント型MISFETにする。
不純物7aは、１×10¹³〜３×10¹³〔atoms/cm²〕程度の
不純物濃度のボロン（Ｂ）を用いる。不純物7aは、第１
層目ゲート電極５を通過する高エネルギ例えば300〔Ke
V〕程度の高エネルギのイオン打込みで導入する。な
お、マスク18は、このイオン打込みによっても不純物が
透過しないように、十分に厚く形成される。マスク18の
開口内に露出するメモリセルQ₂、Q₄形成領域において
は、第１層目ゲート電極５を通さないので、不純物7a
は、しきい値電圧制御領域以外の半導体基板１内の深い
領域に導入される。つまり、メモリセルQ₂、Q₄形成領域
において、情報書込用不純物7aは、しきい値電圧に影響
しない領域に導入される。この条件で導入される不純物
7aの不純物濃度は、メモリセルQ₁、Q₃領域において、半
導体基板１の表面から０〜300〔Å〕程度の深さにピー
クを有する。また、メモリセルQ₂、Q₄形成領域におい
て、不純物7aの不純物濃度は、半導体基板１の表面から
3000〜10000〔Å〕程度の深さにピークを有する。

このように、半導体基板１上に第１層目ゲート電極５
を形成した後に、第１層目ゲート電極５下の半導体基板
１主面部に、第１層目ゲート電極５を通して第２の情報
書込用不純物7aを導入し、第２回目の情報の書込みを行
うことにより、第１層目ゲート電極５で構成されるメモ
リセルQ₁、Q₃の情報の書込み（しきい値電圧の制御）
を、第１層目ゲート電極５に対して自己整合的に行うこ
とができる。つまり、第１層目ゲート電極５と不純物7a
が導入される領域との製造工程におけるマスク合せ余裕
寸法がいらなくなる。したがって、第１層目ゲート電極
５、第２層目ゲート電極９の夫ヶのゲート長寸法を縮小
し、メモリセルQ₁〜Q₈面積を縮小することができるの
で、縦型マスクROMの集積度を著しく向上することがで
きる。

また、メモリセルQ₁〜Q₈の夫々のゲート長寸法を縮小
し、単位メモリセル行の直列抵抗値を低減することがで
きるので、情報読出動作におけるプリチャージ電位の引
き抜き速度を速くし、縦型マスクROMの動作速度の高速
化を図ることができる。

また、第２回目の情報の書込みは、第１層目ゲート電
極５を形成した後に、この第１層目ゲート電極５を通し
て情報書込用不純物7aを導入して行うので、第１層目ゲ
ート電極５を形成する前に、第２の情報を書き込む場合
にくらべ工完短縮を図ることができる。

前記第６図に示す第２回目の情報の書込みの後に、前
記マスク18を除去し、さらに、前記情報書込用不純物7a
の打ち込みにより汚染された第１層目ゲート電極５間の
ゲート絶縁膜４をライトエッチングして除去する。その
後、第７図に示すように、新に、メモリセルQ₂,Q₄,Q₆及
びQ₈形成領域（第１層目ゲート電極５間）において、ゲ
ート絶縁膜８を形成する。ゲート絶縁膜８は、半導体基
板１の表面を酸化して形成した酸化シリコン膜を用い
る。

次に、ゲート絶縁膜８上に第２層目ゲート電極９を形
成する。第２層目ゲート電極９は、例えば、第１層目ゲ
ート電極５と同様に、CVD法により多結晶シリコン膜を
半導体基板１の主面上に形成し、その後エッチングによ
りパターニングして形成する。前記エッチングによりパ
ターニングされた第２層目ゲート電極９のそれぞれは、
第１層目ゲート電極上で離隔寸法を持つように形成され
る。この第２層目ゲート電極９を形成する工程により、
メモリセルQ₂,Q₄,Q₆及びQ₈が形成される。

次に、プリチャージ用MISFET Qpのゲート電極５の両
側部及びメモリセルQ₈の一側部に、n⁺型半導体領域10を
形成する。半導体領域10は、ゲート電極５及び９をマス
クとして用い、イオン打込みでｎ型不純物（例えばAs）
を導入し、さらにアニール（熱処理）することにより形
成することができる。なお、前記導入された情報書込用
不純物6a、7aの夫々は、半導体領域10を形成するアニー
ル工程等により、ｐ型半導体領域６、7A、7Bの夫々に形
成される。

次に、層間絶縁膜11、接続孔12、配線13、層間絶縁膜
14、接続孔15、データ線16の夫夫を順次形成することに
より、前記第２図及び第３図に示す縦型マスクROMは完
成する。

なお、本発明は、前記第１回目の情報の書込みと第２
回目の情報の書込みとを入れ替えてもよい。つまり、本
発明は、第１層目ゲート電極５を形成する工程の後に、
第１層目ゲート電極５を通して不純物7aを導入し、この
後、第１層目ゲート電極５間に、不純物6aを導入しても
よい。

また、本発明は、メモリセルQ₁〜Q₈を予じめエンハン
スメント型MISFETに設定しておき、不純物を導入するこ
とにより、所定のメモリセルＱをデプレッション型MISF
ETとなるような低いしきい値電圧に設定してもよい。こ
の場合、不純物として、As又はＰのｎ型不純物を使用す
る。

〔実施例II〕

本実施例IIは、第１層目ゲート電極を通して情報書込
用不純物を導入する情報の書込みにおいて、第１層目ゲ
ート電極下、第２層目ゲート電極下の夫々に導入される
情報書込用不純物の深さ方向の位置を制御することがで
きる。本発明の他の実施例である。

本発明の実施例IIである縦型マスクROMを第８図（所
定の製造工程における要部断面図）に示す。

本実施例IIにおいては、第１層目ゲート電極５下への
情報の書込みに先立って、第１層目ゲート電極５の上部
にマスク19を形成した後に、不純物7aをイオン打込みに
より導入する。マスク19は、例えば第１層目ゲート電極
５の加工々程（エッチング工程）で同時に形成される
（重ね切りされる）。すなわち、基板上全面に堆積され
たゲート電極５形成のための多結晶シリコン層上に、さ
らに、例えばCVD等で形成される酸化シリコン膜や窒化
シリコン膜が形成される。この後、図示しないフォトレ
ジスト膜を用いたRIE（リアクティブイオンエッチン
グ）等の異方性エッチングによりこれらの絶縁膜及び多
結晶シリコンを順次エッチングして第１層目ゲート電極
５及びマスク19を形成する。また、マスク19は、第１層
目ゲート電極５を加工するために用いたエッチングマス
クつまりフォトレジスト膜で形成してもよい。この場
合、マスク18と19とを共にポジ型とすることなく、いず
れか一方又は両方をネガ型とする。

このように、第１層目ゲート電極５の上部にこれに自
己整合的にマスク19を形成し、両者を通して不純物7aを
導入して第１層ゲート電極５下への情報の書込みを行
う。これにより、マスク19で不純物7aの打込みエネルギ
を大きくできるので、第１層目ゲート電極５下、第２層
目ゲート電極９下の夫々に導入される不純物7aの位置の
差を充分に確保する（位置の差を大きくする）ことがで
きる。つまり、メモリセルQ₁、Q₂の基板表面に不純物7a
を導入するようなエネルギを選択したとき、メモリセル
Q₂、Q₄が形成されるべき領域下に導入される不純物7a
が、メモリセルQ₂、Q₄のしきい値電圧に、より影響を与
えないように、深い位置に形成することができる。これ
により縦型マスクROMの情報書込みの信頼性を向上でき
る。

この実施例IIにおいて、不純物6aのイオン打込み及び
その他の工程は、実施例Ｉと同様に行なわれる。

〔実施例III〕

本実施例IIIは、単位メモリセル行の第２層目ゲート
電極間の離隔寸法を低減し、縦型マスクROMの集積度を
さらに向上した、本発明の他の実施例である。

本発明の実施例IIIである縦型マスクROMのメモリセル
アレイを第９図（要部断面図）、第10図（要部断面図）
及び第11図（要部断面図）で示す。

本実施例IIIは実施例IIにおける第２層目ゲート電極
９に代えて２層目ゲート電極9Aと第３層目ゲート電極
（製造工程における第３層目の導電層）9Bとを交互に形
成している、第２層目ゲート電極9Aは、第１層目ゲート
電極５間に１つ置きに配置される。第３層目ゲート電極
9Bは、第２層目ゲート電極9Aを形成した後に、第２層目
ゲート電極9A間の第１層目ゲート電極５間に配置され
る。つまり、第２層目ゲート電極9A、第３層目ゲート電
極9Bの夫々は、ゲート長方向に、第１層目ゲート電極５
間に交互に形成されている。つまり、第２層目ゲート電
極9Aの端部と第３層目ゲート電極9Bの端部は、第１層目
ゲート電極上で重なり合うように形成される。

このように構成される縦型マスクROMは、第２層目ゲ
ート電極9Aと第３層目ゲート電極9Bとを重ね合せ、第１
層目ゲート電極５上における両者（9Aと9B）の離隔寸法
をなくすことができる。すなわち、実施例Ｉにおけるそ
れぞれのゲート電極９の間隔（通常、最小加工寸法とさ
れる）が不要とされる。このため、前記離隔寸法を考慮
して、設計上第１層目ゲート電極５のゲート長寸法を長
く見積る必要がないので、第１層目ゲート電極５のゲー
ト長寸法を縮小し、第１層目ゲート電極５で構成される
メモリセルQ₁,Q₃,Q₅及びQ₇の面積を縮小することができ
る。つまり、縦型マスクROMの集積度をより向上するこ
とができる。

以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

例えば、本発明の縦型マスクROMは、これがPLA（Prog
rammable Logic Array）等の論理回路として用いられた
場合をも含む。例えば、第10図に示すように、本発明の
縦型マスクROMと同一の構成によって、Ｙデコーダ回路
の一部Ydec1を構成することができる。第12図におい
て、Ydec1は、単位メモリセル行とプリチャージ用MISFE
T Qpcとの間に接続され、単位メモリセル行をデータ線D
Lに選択的に接続する。ＹデコーダYdec1の単位選択回路
は、MISFET Qd₁〜Qdnからなる。MISFET Qd₁〜Qdnは、本
発明に従ってディプレション型又はエンハンスメント型
とされる。１つの単位選択回路が１つのメモリセル行に
相当する。ＹデコーダYdec1には、図示しないアドレス
バッファ回路において発生された相補アドレス信号のう
ちの所定の一部の信号が供給され、MISFET Qd₁〜Qdn等
の各ゲート電極に供給される。第10図に示す縦型マスク
ROMは、電源電圧線を中心としてMISFET Qpc、Ｙデコー
ダYdec1、メモリセルアレイを対称に配置し、これをく
り返すことによって、構成される。そして、同一のデー
タ線に対応する複数の単位メモリセル行のうち、Ｙデコ
ーダYdec1によって選択された１つが、データ線に接続
される。この場合、ＹデコーダYdec1は、メモリ回路で
はなく、１つのメモリセル行を外部からの信号に応じて
選択する論理回路と見ることができる。

なお、特に、縦型マスクROMにおいて、第12図のよう
に、Ｙデコーダの一部をメモリセルアレイと同一構成と
することによって、さらにその集積度を向上することが
できる。

また、上記実施例Ｉ〜IIIを組合せて実施することが
可能である。

メモリセルの周辺回路を構成するMISFET Qpc等は、公
知のLDD（Lightly Doped Drain）構造、DDD（Double Di
ffused Drain）構造等の種々の構造であってもよい。

メモリセルアレイは、ｎ型半導体基板内に形成された
p^-型ウエル領域内に形成してもよい。

縦型マスクROMが、他の論理回路と共に同一半導体基
板上に形成されたような、例えば１チップマイクロコン
ピュータのような半導体集積回路装置にも本発明は有効
である。

ゲート電極（ワード線）は、４層以上の導体層のくり
返しによって形成されてもよい。

〔発明の効果〕

本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、下記のとおり
である。

縦型マスクROMの第１層目ゲート電極を形成した後
に、前記第１層目ゲート電極下の基板主面部に、この第
１層目ゲート電極を通して情報書込用不純物を導入し、
情報の書込みを行うことにより、第１層目ゲート電極で
構成されるメモリセルの情報の書込みを、第１層目ゲー
ト電極に対して自己整合的に行うことができるので、こ
のメモリセル面積を縮小し、縦型マスクROMの集積度を
向上することができる。

また、第２層目、第３層目ゲート電極の夫々を第１層
目ゲート電極間に交互に形成したことにより、第２層目
ゲート電極と第３層目ゲート電極とを重ね合せ、第１層
目ゲート電極上における両者の離隔寸法をなくすことが
できるので、第１層目ゲート電極のゲート長寸法を縮小
し、第１層目ゲート電極で構成されるメモリセル面積を
縮小し、縦型マスクROMの集積度をより向上することが
できる。

【図面の簡単な説明】第１図は、本発明の実施例Ｉである縦型マスクROMの等
価回路図、第２図は、前記縦型マスクROMのメモリセルアレイを示
す要部平面図、第３図は、第２図のIII−III線で切った断面図、第４図乃至第７図は、前記第３図に示すメモリセルアレ
イの各製造工程毎の要部断面図、第８図は、本発明の実施例IIである縦型マスクROMにお
いて、所定の製造工程でのメモリセルアレイを示す要部
断面図、第９図は、本発明の実施例IIIである縦型マスクROMのメ
モリセルアレイを示す要部平面図、第10図は、本発明の実施例IIIである縦型マスクROMにお
いて、所定の製造工程でのメモリセルアレイを示す要部
断面図、第11図は、第９図のIV−IV線で切った断面図、第12図は、本発明の他の適用例を示す回路図である。図中、１……半導体基板、4,8……ゲート絶縁膜、5,9,9
A,9B……ゲート電極、5A,9A,WL……ワード線、6,7A,7B,
10……半導体領域、6a,7a……情報書込用不純物、13…
…配線、16,DL……データ線、17,18,19……マスク、Q₁
〜Q₈……メモリセル、Qpc……MISFETである。

フロントページの続き (72)発明者楠山幸一東京都小平市上水本町1479番地日立マイクロコンピュータエンジニアリング株式会社内 (72)発明者目黒怜東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者甲藤久郎東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者小森和宏東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内

Claims

(57)【特許請求の範囲】

【請求項１】ゲート長方向に所定の間隔で複数配置され
る第１層目ゲート電極間に、第２層目ゲート電極を形成
する縦型マスクROMを有する半導体集積回路装置の製造
方法であって、基板上に第１層目ゲート電極を形成する
工程と、該第１層目ゲート電極をマスクとして、数第１
層目ゲート電極間の基板主面部に、情報書込用不純物を
導入し、第１の情報を書込む工程と、該第１の情報が書
込まれた基板主面上に、第２層目ゲート電極を形成する
工程とを備え、前記第１層目ゲート電極を形成する工程
の後又は前記第１の情報を書込む工程の後に、前記第１
層目ゲート電極下の基板主面部に、該第１層目ゲート電
極を通して情報書込用不純物を導入し、第２の情報を書
込む工程を備えたことを特徴とする半導体記憶装置の製
造方法。
【請求項２】前記第１層目ゲート電極、前記第２層目ゲ
ート電極の夫々は、MISダイオードからなるメモリセル
を構成することを特徴とする特許請求の範囲第１項に記
載の半導体記憶装置の製造方法。
【請求項３】前記第１の情報を書込む工程は、第１層目
ゲート電極を通過しない程度の低エネルギのイオン打込
みで情報書込用不純物を導入し、前記第２の情報を書込
む工程は、第１層目ゲート電極を通過する程度の高エネ
ルギのイオン打込みで情報書込用不純物を導入すること
を特徴とする特許請求の範囲第１項又は第２項に記載の
半導体記憶装置の製造方法。
【請求項４】前記第２の情報を書込む工程は、第１層目
ゲート電極下のしきい値電圧制御領域に情報書込用不純
物を導入し、第２層目ゲート電極下には、しきい値電圧
制御領域以外に情報書込用不純物を導入することを特徴
とする特許請求の範囲第１項乃至第３項に記載の夫々の
半導体記憶装置の製造方法。
【請求項５】前記第１層目ゲート電極上には、該第１層
目ゲート電極に対して自己整合的に、絶縁膜、フォトレ
ジスト膜等のマスクが形成されることを特徴とする特許
請求の範囲第１項乃至第４項に記載の夫々の半導体記憶
装置の製造方法。
【請求項６】前記マスクは、前記第２の情報を書込む工
程において、第１層目ゲート電極下、第２層目ゲート電
極下の夫々に導入される情報書込用不純物の位置を制御
するように形成されていることを特徴とする特許請求の
範囲第５項に記載の半導体記憶装置の製造方法。
【請求項７】前記第１及び第２の情報を書込む工程は、
第２層目及び第１層目ゲート電極下のしきい値電圧を、
デプレッション型からエンハンスメント型に若しくはそ
の逆に設定する工程であることを特徴とする特許請求の
範囲第１項乃至第６項に記載の夫々の半導体集積回路装
置の製造方法。
【請求項８】主面を有する半導体基板と、前記半導体基
板の主面上に形成された絶縁膜と、上記絶縁膜上に形成
された第１導電層と、上記基板主面の絶縁膜上に形成され、かつ、上記第１導
電層表面に形成された絶縁膜を介して上記第１導電層の
少なくとも一部と重なる第２導電層と、上記基板主面の
絶縁膜上に形成され、かつ、上記第１導電層表面及び上
記第２導電層表面にそれぞれ形成された絶縁膜を介して
上記第１及び第２導電層のそれぞれと少なくとも一部が
重なる第３導電層とを含み、さらに、上記、第1,第２及び第３導電層のそれぞれをMI
SFETのゲート電極とすることによって、直列接続された
複数のMISFETが形成されて成ることを特徴とする半導体
記憶装置。
【請求項９】上記直列接続された複数のMISFETの内の一
部をディプリーションタイプとし、残りの複数のMISFET
をエンハンスメントタイプとすることを特徴とする特許
請求の範囲第８項記載の半導体記憶装置。
【請求項１０】上記第1.第２及び第３導電層は多結晶シ
リコンで作られていることを特徴とする特許請求の範囲
第８項記載の半導体記憶装置。
【請求項１１】上記複数のMISFETは縦型ROMのメモリセ
ルを含むことを特徴とする特許請求の範囲第８項記載の
半導体記憶装置。
【請求項１２】ゲート長方向に所定の間隔で複数配置さ
れる第１層目ゲート電極間に、これより上層のゲート電
極を形成する縦型マスクROMを有する半導体記憶装置の
製造方法であって、基板上に第１層目ゲート電極を形成
する工程と、該第１層目ゲート電極をマスクとして、該
第１層目ゲート電極間の基板主面部に、情報書込用不純
物を導入し、第１の情報を書込む工程と、該第１の情報
が書込まれた基板主面上に、ゲート長方向に、第２層
目、第３層目又はその上層のゲート電極を形成する工程
とを備え、前記第１層目ゲート電極を形成する工程の後
又は前記第１の情報を書込む工程の後に、前記第１層目
ゲート電極下の基板主面部に、該第１層目ゲート電極を
通して情報書込用不純物を導入し、第２の情報を書込む
工程を備えたことを特徴とする半導体記憶装置の製造方
法。