JPH0817949A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

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JPH0817949A
JPH0817949A JP7088736A JP8873695A JPH0817949A JP H0817949 A JPH0817949 A JP H0817949A JP 7088736 A JP7088736 A JP 7088736A JP 8873695 A JP8873695 A JP 8873695A JP H0817949 A JPH0817949 A JP H0817949A
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gate
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Yugo Tomioka
雄吾 冨岡
Yasuo Sato
康夫 佐藤
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Nippon Steel Corp
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Abstract

(57)【要約】 【目的】 浮遊ゲート型メモリセルトランジスタの複合
ゲートと周辺ＭＯＳトランジスタのゲート電極とを同一
のリソグラフィ工程で形成する。 【構成】 ウェル領域４０上にゲート酸化膜２及びトン
ネル酸化膜４を介して多結晶シリコン膜５及びＯＮＯ膜
６を形成する。右側領域のＯＮＯ膜６を除去した後、多
結晶シリコン膜８を形成する。フォトレジストをマスク
として、メモリセルトランジスタの浮遊ゲート１０及び
制御ゲート１１並びに選択トランジスタのゲート電極１
２を形成する。しかる後、不純物１３をイオン注入し、
これを横方向拡散させて不純物拡散層１４を形成する。 【効果】 トンネル酸化膜４を形成した後、不純物の横
方向拡散により不純物拡散層１４を形成するので、トン
ネル酸化膜４の膜質の劣化を防止できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
及びその製造方法に関し、特に、フローティングゲート
（浮遊ゲート）型不揮発性半導体記憶素子と例えばその
選択トランジスタとしてのＭＯＳトランジスタとを備え
た不揮発性半導体記憶装置及びその製造方法に適用して
好適なものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（Electrically Erasable
Programmable Read Only Memory)は、電源を切っても情
報が消えない不揮発性を有するとともに、個々のメモリ
セルへの書き込み、消去が電気的にできる半導体記憶装
置である。特に、浮遊ゲート型のメモリセルトランジス
タ（不揮発性半導体記憶素子）の個々にスイッチング用
の選択トランジスタとしてＭＯＳトランジスタを直列に
接続した２トランジスタ型メモリセルを有するＥＥＰＲ
ＯＭは、データの消去がメモリセル毎に可能であるとと
もに、安定した動作が可能であり、例えば消去後にメモ
リセルトランジスタのしきい値電圧がマイナスの値とな
るオーバーイレーズのような問題が生じない。従って、
個々のメモリセルに選択トランジスタを備えたＥＥＰＲ
ＯＭは、歩留り及び装置の信頼性が高いという利点を有
している。このような浮遊ゲート型のメモリセルトラン
ジスタと選択トランジスタとからなるメモリセルを備え
たＥＥＰＲＯＭを図１１を参照して説明する。
【０００３】図１１（ａ）は、浮遊ゲート型のメモリセ
ルトランジスタ１２１及びＭＯＳトランジスタであるそ
の選択トランジスタ１２２からなるメモリセルを備えた
従来のＥＥＰＲＯＭの一部を示す平面図であり、図１１
（ｂ）は、図１１（ａ）のＡ−Ａ線での概略断面図であ
る。図１１（ａ）において、フィールド酸化膜１２０の
長手方向と直交する方向には、メモリセルトランジスタ
１２１の制御ゲート１１１及び選択トランジスタ１２２
のゲート電極１１３が夫々形成されている。そして、制
御ゲート１１１の下部であって、フィールド酸化膜１２
０に挟まれた素子領域上には、メモリセルトランジスタ
１２１の浮遊ゲート１１０が形成されている。また、素
子領域には、シリコン基板１００のウェル領域１０１の
表面部分に形成された不純物拡散層１０３ｃ（図１１
（ｂ）参照）に達するコンタクト孔１２３が形成されて
いる。
【０００４】図１１（ｂ）に示すように、メモリセルト
ランジスタ１２１は、Ｐ型シリコン基板１００に形成さ
れた低濃度Ｐ型ウェル領域１０１の表面部分に互いに離
隔して形成された一対の高濃度Ｎ型不純物拡散層１０３
ａ、１０３ｂと、ウェル領域１０１上に共に二酸化シリ
コンからなる膜厚３０ｎｍ程度のゲート酸化膜１０４及
び膜厚１０ｎｍ程度のトンネル酸化膜１０５を介して形
成された多結晶シリコン膜からなる浮遊ゲート１１０
と、浮遊ゲート１１０上に例えば酸化膜容量換算での膜
厚が３０ｎｍ程度のＯＮＯ膜である絶縁膜１０７を介し
て形成された多結晶シリコン膜からなる制御ゲート１１
１とを備えている。ここで、トンネル酸化膜１０５は、
不純物拡散層１０３ａと完全にオーバーラップするよう
に、且つ、ゲート絶縁膜１０４にトンネル酸化膜のウイ
ンドウ領域が設けられるように形成されている（図１１
（ａ）参照）。そして、メモリセルトランジスタ１２１
にデータを書き込む際には、ファウラー・ノードハイム
（ＦＮ）トンネリング現象により浮遊ゲート１１０内の
電子をトンネル酸化膜１０５を介して不純物拡散層１０
３ａへと引き抜いてしきい値電圧を低下させる。また、
メモリセルトランジスタ１２１に書き込まれたデータを
消去する際には、ＦＮトンネリング現象により不純物拡
散層１０３ａから浮遊ゲート１１０内へトンネル酸化膜
１０５を介して電子を注入し、しきい値電圧を上昇させ
る。
【０００５】一方、選択トランジスタ１２２は、シリコ
ン基板１００に形成された低濃度Ｐ型ウェル領域１０１
の表面部分に互いに離隔して形成された一対の高濃度Ｎ
型不純物拡散層１０３ａ、１０３ｃと、これら不純物拡
散層１０３ａ、１０３ｃの間のウェル領域１０１上に二
酸化シリコンからなる膜厚３０ｎｍ程度のゲート酸化膜
１０４を介して形成された多結晶シリコン膜からなるゲ
ート電極１１３とを備えている。
【０００６】不純物拡散層１０３ａは、メモリセルトラ
ンジスタ１２１と選択トランジスタ１２２とに共有され
ており、これによって、メモリセルトランジスタ１２１
は選択トランジスタ１２２と直列に接続されている。
【０００７】また、メモリセルトランジスタ１２１の浮
遊ゲート１１０及び制御ゲート１１１並びに選択トラン
ジスタ１２２のゲート電極１１３は、その全体が層間絶
縁膜１２４によって覆われている。また、層間絶縁膜１
２４には、不純物拡散層１０３ｃに達するコンタクト孔
１２３が形成されており、このコンタクト孔１２３にお
いて不純物拡散層１０３ｃと例えばアルミニウムからな
るビット配線１２５とが接続されている。
【０００８】図１１に示すＥＥＰＲＯＭを製造する代表
的な方法として、多結晶シリコン２層プロセスが知られ
ている。この従来の多結晶シリコン２層プロセスについ
て、図１２を参照して説明する。尚、図１２の各図は図
１１（ｂ）に対応しており、その左側にメモリセルトラ
ンジスタを、右側に選択トランジスタを夫々示す。
【０００９】まず、図１２（ａ）に示すように、Ｐ型シ
リコン基板１００に形成されたウェル領域１０１の表面
領域をフィールド酸化膜１２０（図１１（ａ）参照）に
より素子分離した後、多結晶シリコン膜１０２を全面に
形成する。しかる後、フォトレジスト（図示せず）を用
いた微細加工により多結晶シリコン膜１０２を所定のパ
ターンに加工し、そのパターニングされた多結晶シリコ
ン膜１０２をマスクとしてウェル領域１０１内に例えば
砒素等のＮ型不純物をイオン注入し、ウェル領域１０１
の表面にＮ型不純物拡散層１０３ａを形成する。
【００１０】次に、図１２（ｂ）に示すように、多結晶
シリコン膜１０２を除去した後、例えば熱酸化法によっ
て、フィールド酸化膜１２０により囲まれた素子領域の
ウェル領域１０１表面の全面にゲート酸化膜１０４を形
成する。しかる後、不純物拡散層１０３ａ上のゲート酸
化膜１０４をフォトレジスト（図示せず）を用いた微細
加工により除去し、不純物拡散層１０３ａを露出させ
る。そして、例えば熱酸化法によって、露出した不純物
拡散層１０３ａの表面にトンネル酸化膜１０５を形成す
る。
【００１１】次に、図１２（ｃ）に示すように、全面に
多結晶シリコン膜１０６及び絶縁膜１０７を順次形成す
る。しかる後、フォトレジスト（図示せず）を用いた微
細加工により多結晶シリコン膜１０６及び絶縁膜１０７
がメモリセルトランジスタ１２１側にのみ残存するよう
に、選択トランジスタ側の絶縁膜１０７及び多結晶シリ
コン膜１０６をエッチング除去する。このとき、選択ト
ランジスタ側のゲート酸化膜１０４を除去した後、熱酸
化により新たにゲート酸化膜を形成する場合もある。
尚、詳細は図示しないが、この時、多結晶シリコン膜１
０６が後に浮遊ゲートを構成するように、各個又は各列
（行）のメモリセルにおいて多結晶シリコン膜１０６が
互いに分離するようにする。
【００１２】次に、図１２（ｄ）に示すように、全面に
多結晶シリコン膜１０８を形成する。そして、フォトレ
ジスト１０９を全面に塗布した後、メモリセルトランジ
スタ側においてはメモリセルトランジスタの制御ゲート
のパターンにフォトレジスト１０９をパターニングする
とともに、選択トランジスタ側においてはその全面がフ
ォトレジスト１０８で覆われた状態にしておく。
【００１３】次に、図１２（ｅ）に示すように、パター
ニングされたフォトレジスト１０９をマスクとして、メ
モリセルトランジスタ側の多結晶シリコン膜１０８、絶
縁膜１０７、多結晶シリコン膜１０６及びゲート酸化膜
１０４を選択的にエッチング除去する。これにより、メ
モリセルトランジスタ側に、多結晶シリコン膜１０６及
び多結晶シリコン膜１０８からなるメモリセルトランジ
スタ１２１の浮遊ゲート１１０及び制御ゲート１１１が
夫々形成される。しかる後、フォトレジスト１０９を除
去する。
【００１４】次に、図１２（ｆ）に示すように、フォト
レジスト１１２を全面に塗布する。そして、選択トラン
ジスタ側においてはＭＯＳトランジスタのゲート電極の
パターンにフォトレジスト１１２をパターニングすると
ともに、メモリセルトランジスタ側においてはその全面
がフォトレジスト１１２で覆われた状態にしておく。
【００１５】次に、図１２（ｇ）に示すように、パター
ニングされたフォトレジスト１１２をマスクとして、選
択トランジスタ側の多結晶シリコン膜１０８及びゲート
酸化膜１０４を選択的にエッチング除去する。これによ
り、選択トランジスタ側に、多結晶シリコン膜１０８か
らなる選択トランジスタのゲート電極１１３が形成され
る。
【００１６】次に、図１２（ｈ）に示すように、フォト
レジスト１１２を除去した後、メモリセルトランジスタ
側の浮遊ゲート１１０、絶縁膜１０７及び制御ゲート１
１１からなる複合ゲート並びに選択トランジスタ側のゲ
ート電極１１３を夫々マスクとして、Ｎ型不純物１１
４、例えばリンや砒素等をウェル領域１０１内にイオン
注入し、ウェル領域１０１の表面部分に不純物拡散層１
０３ｂ、１０３ｃを夫々形成する。しかる後、全面に層
間絶縁膜１２４を形成し、さらに不純物拡散層１０３ｃ
と接続する金属配線１２５を形成する。これにより、図
１１に示すような、浮遊ゲート型のメモリセルトランジ
スタ１２１及びそれと不純物拡散層１０３ａを共有する
ことによってメモリセルトランジスタ１２１と直列に接
続された選択トランジスタ１２２を備えた２トランジス
タ型メモリセルを有するＥＥＰＲＯＭが製造される。
【００１７】
【発明が解決しようとする課題】上述した如く、従来
は、メモリセルトランジスタ側の複合ゲートと選択トラ
ンジスタ側のゲート電極１１２の縦構造が異なっている
ため、それらを同時にパターニングすることができず、
夫々、独立したリソグラフィ工程で形成していた。この
ため、工程数が多くなるという問題があった。
【００１８】また、図１２（ｄ）〜（ｅ）に示す工程に
おいて、メモリセルトランジスタの複合ゲートを形成す
べく、メモリセルトランジスタ側の多結晶シリコン膜１
０８、絶縁膜１０７、多結晶シリコン膜１０６及びゲー
ト酸化膜１０４をエッチングする際に、メモリセルトラ
ンジスタ側と選択トランジスタ側との境界部分において
は、主として多結晶シリコン膜１０８の膜厚変化に起因
して、ウェル領域１０１がエッチングされ、その部分に
抉れ１１５が形成されるという問題があった。これを防
止するために選択トランジスタ側のフォトレジスト１０
９を大きくとると、今度は、メモリセルトランジスタ側
にエッチング残りが発生する虞があった。一方、図１２
（ｆ）に示す工程において、選択トランジスタ側のゲー
ト電極１１３を形成する際にも、やはり同様の問題があ
り、メモリセルトランジスタ側と選択トランジスタ側と
の境界部分におけるウェル領域１０１に抉れ１１５が形
成若しくは既に形成された抉れ１１５が拡大するという
問題があった。これを防止するために、メモリセルトラ
ンジスタ側のフォトレジスト１１２を大きくすると、や
はり、選択トランジスタ側にエッチング残りが発生する
虞があった。
【００１９】要するに、従来の構成では、メモリセルト
ランジスタ側の複合ゲートと選択トランジスタ側のゲー
ト電極１１３とを互いに独立した別個のリソグラフィ工
程で形成する必要があったため、それらの工程間でフォ
トレジストの合わせずれが発生し、上述の問題を生じて
いた。このようなフォトレジストの合わせずれをなくす
ことは、実際上全く不可能である。この結果、製造され
る不揮発性半導体記憶装置の信頼性が大きく低下してい
た。
【００２０】また、従来は、トンネル酸化膜１０５が不
純物拡散層１０３ａと完全にオーバーラップして形成さ
れるように、ウェル領域１０１に高濃度の不純物拡散層
１０３ａを形成した後に不純物拡散層１０３ａ上にトン
ネル酸化膜１０５を形成していた。即ち、高濃度のイオ
ン注入領域上にトンネル酸化膜１０５を形成するため、
トンネル酸化膜１０５の膜質が悪くなって、繰り返し書
き換えに関する信頼性が低下するという問題があった。
【００２１】また、従来は、メモリセルトランジスタ側
のウェル領域１０１上に、膜厚の異なるゲート酸化膜１
０４とトンネル酸化膜１０５という２種類の酸化膜を形
成する必要があったため、その製造工程が煩雑であっ
た。
【００２２】また、従来は、不純物拡散層１０３ａと完
全にオーバーラップした形でゲート絶縁膜１０４にトン
ネル酸化膜１０５のウインドウ領域が設けられるように
ゲート絶縁膜の一部を加工するに当り、フォトレジスト
等のマスクを用いた微細加工を行っていたので、マスク
合わせのマージンを設けてトンネル酸化膜１０５を形成
する必要があった。それに加え、膜厚の異なるゲート酸
化膜１０４とトンネル酸化膜１０５という２種類の酸化
膜を形成するための面積が浮遊ゲート下に必要であった
ために、メモリセルトランジスタのサイズを小型化する
ことが困難であった。従って、従来においては、メモリ
セルトランジスタ１２１のゲート長Ｌ（図１１（ａ）参
照）は、例えば０．８μｍルール程度のデザインルール
では２．３μｍ程度にならざるを得なかった。
【００２３】そこで、本発明の目的は、上述のようなウ
ェル領域又は半導体基板の抉れやパターン残りを生じな
い不揮発性半導体記憶装置及びその製造方法を提供する
ことである。
【００２４】また、本発明の別の目的は、メモリセルト
ランジスタに形成されるトンネル酸化膜の膜質が良好で
あって、繰り返し書き換えに関する信頼性が高い不揮発
性半導体記憶装置及びその製造方法を提供することであ
る。
【００２５】また、本発明の別の目的は、メモリセルト
ランジスタ側の半導体基板上に、膜厚の異なる２種類の
酸化膜を形成する必要がなく、煩雑な工程を必要としな
い不揮発性半導体記憶装置の製造方法を提供することで
ある。
【００２６】また、本発明の別の目的は、選択トランジ
スタ側の不純物拡散層と完全にオーバーラップし且つゲ
ート絶縁膜にトンネル酸化膜のウインドウ領域が設けら
れるようにゲート絶縁膜の一部にトンネル酸化膜を形成
する必要がなく、そのために微細加工のためのマスク合
わせのマージンを設ける必要がなくなって、メモリセル
トランジスタのサイズを小型化することができる不揮発
性半導体記憶装置及びその製造方法を提供することであ
る。
【００２７】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明の不揮発性半導体記憶装置は、半導体基板
上に第１の絶縁膜を介して形成された浮遊ゲート及びこ
の浮遊ゲートの上に第２の絶縁膜を介して形成された制
御ゲートを有する不揮発性半導体記憶素子と、上記半導
体基板上に第３の絶縁膜を介して形成されたゲート電極
を有するＭＯＳトランジスタと、上記半導体基板に形成
された上記不揮発性半導体記憶素子と上記ＭＯＳトラン
ジスタとが共有する不純物拡散層とを備える。
【００２８】本発明の一態様においては、上記不揮発性
半導体記憶素子の上記浮遊ゲート及び上記制御ゲート並
びに上記ＭＯＳトランジスタの上記ゲート電極が、多結
晶シリコンを含む。
【００２９】本発明の一態様においては、上記ＭＯＳト
ランジスタの上記ゲート電極が２層の導電膜からなる。
【００３０】本発明の一態様においては、上記ＭＯＳト
ランジスタの上記ゲート電極が、第１の多結晶シリコン
膜と、この第１の多結晶シリコン膜の上に形成された第
４の絶縁膜と、この第４の絶縁膜の上に形成され且つこ
の第４の絶縁膜に形成された開口を通じて上記第１の多
結晶シリコン膜に接続した第２の多結晶シリコン膜とを
備えている。
【００３１】本発明の一態様においては、上記ＭＯＳト
ランジスタが上記不揮発性半導体記憶素子の選択トラン
ジスタである。
【００３２】本発明の一態様においては、上記不純物拡
散層が、上記不揮発性半導体記憶素子のソース又はドレ
インのいずれかであると同時に上記ＭＯＳトランジスタ
のソース又はドレインのいずれかである。
【００３３】本発明の一態様においては、上記浮遊ゲー
トが上記不純物拡散層の上に部分的にオーバーラップし
た形で形成されており、少なくともそのオーバーラップ
部分での上記第１の絶縁膜の膜厚が５〜１５ｎｍの範囲
内で実質的に一様である。
【００３４】本発明の一態様においては、上記第１の絶
縁膜が、全体として、５〜１５ｎｍの範囲内で実質的に
一様な膜厚を有している。
【００３５】本発明の一態様においては、半導体基板上
に第１の絶縁膜を介して形成された第１の多結晶シリコ
ン膜からなる浮遊ゲート及びこの浮遊ゲートの上に第２
の絶縁膜を介して形成された第２の多結晶シリコン膜か
らなる制御ゲートを有する不揮発性半導体記憶素子と、
上記半導体基板上に第３の絶縁膜を介して形成された第
３の多結晶シリコン膜と、この第３の多結晶シリコン膜
の上に形成された第４の絶縁膜と、この第４の絶縁膜の
上に形成され且つこの第４の絶縁膜に形成された開口を
通じて上記第３の多結晶シリコン膜に接続した第４の多
結晶シリコン膜とを備えたゲート電極を有するＭＯＳト
ランジスタと、上記半導体基板に形成された上記不揮発
性半導体記憶素子と上記ＭＯＳトランジスタとが共有す
る不純物拡散層とを備える。
【００３６】本発明の一態様においては、上記浮遊ゲー
トが上記不純物拡散層の上に部分的にオーバーラップし
た形で形成されており、少なくともそのオーバーラップ
部分での上記第１の絶縁膜の膜厚が５〜１５ｎｍの範囲
内で実質的に一様である。
【００３７】本発明の一態様においては、上記第１の絶
縁膜が、全体として、５〜１５ｎｍの範囲内で実質的に
一様な膜厚を有している。
【００３８】本発明の一態様においては、上記ＭＯＳト
ランジスタが上記不揮発性半導体記憶素子の選択トラン
ジスタである。
【００３９】本発明の不揮発性半導体記憶装置の製造方
法は、浮遊ゲート型不揮発性半導体記憶素子が形成され
た第１の領域とＭＯＳトランジスタが形成された第２の
領域とを備えている不揮発性半導体記憶装置の製造方法
において、上記第１の領域の半導体基板の表面に第１の
絶縁膜を形成し、上記第２の領域の上記半導体基板の表
面に第２の絶縁膜を形成する工程と、上記第１及び第２
の絶縁膜の上に第１の導電膜を形成する工程と、上記第
１の領域において上記第１の導電膜を所定形状に加工す
るとともに、上記第２の領域の全面に上記第１の導電膜
を残す工程と、上記第１の領域において加工された上記
第１の導電膜の上及び上記第２の領域の全面に残った上
記第１の導電膜の上を含む上記半導体基板上の全面に第
３の絶縁膜を形成する工程と、上記第２の領域において
上記第３の絶縁膜の少なくとも一部をエッチング除去す
る工程と、上記第３の絶縁膜が除去された部分を含む上
記半導体基板上の全面に第２の導電膜を形成する工程
と、上記第２の導電膜、上記第３の絶縁膜及び上記第１
の導電膜を加工して、上記第１の領域においては、上記
第１の導電膜からなる浮遊ゲートと上記第２の導電膜か
らなる制御ゲートを夫々形成し、上記第２の領域におい
ては、互いに電気的に接続した上記第１及び第２の導電
膜からなる上記ＭＯＳトランジスタのゲート電極を形成
する工程とを備えている。
【００４０】本発明の一態様においては、上記第１の絶
縁膜の膜厚が上記第２の絶縁膜の膜厚よりも小さい。
【００４１】本発明の一態様においては、上記第１及び
第２の導電膜がいずれも多結晶シリコン膜であり、上記
第３の絶縁膜がＯＮＯ膜である。
【００４２】本発明の一態様においては、上記第１の領
域に上記浮遊ゲート及び上記制御ゲート並びに上記第２
の領域に上記ＭＯＳトランジスタの上記ゲート電極を夫
々形成した後、それらをマスクとして、上記半導体基板
内に上記半導体基板とは反対導電型の不純物をイオン注
入する工程と、上記半導体基板に導入した上記不純物を
活性化すると同時に横方向拡散させて、少なくとも上記
浮遊ゲート下に一部がもぐり込んだ形の不純物拡散層を
上記半導体基板内に形成する工程とを更に備えている。
【００４３】本発明の一態様においては、浮遊ゲート型
不揮発性半導体記憶素子が形成された第１の領域とＭＯ
Ｓトランジスタが形成された第２の領域とを備えている
不揮発性半導体記憶装置の製造方法において、半導体基
板上の全面に第１の絶縁膜を形成する工程と、上記第１
の絶縁膜の上に第１の導電膜を形成する工程と、上記第
１の領域において上記第１の導電膜を所定形状に加工す
るとともに、上記第２の領域の全面に上記第１の導電膜
を残す工程と、上記第１の領域において加工された上記
第１の導電膜の上及び上記第２の領域の全面に残った上
記第１の導電膜の上を含む上記半導体基板上の全面に第
２の絶縁膜を形成する工程と、上記第２の領域において
上記第２の絶縁膜の少なくとも一部をエッチング除去す
る工程と、上記第２の絶縁膜が除去された部分を含む上
記半導体基板上の全面に第２の導電膜を形成する工程
と、上記第２の導電膜、上記第２の絶縁膜及び上記第１
の導電膜を加工して、上記第１の領域においては、上記
第１の導電膜からなる浮遊ゲートと上記第２の導電膜か
らなる制御ゲートを夫々形成し、上記第２の領域におい
ては、互いに電気的に接続した上記第１及び第２の導電
膜からなる上記ＭＯＳトランジスタのゲート電極を形成
する工程とを備えている。
【００４４】本発明の一態様においては、上記第１及び
第２の導電膜がいずれも多結晶シリコン膜であり、上記
第２の絶縁膜がＯＮＯ膜である。
【００４５】本発明の一態様においては、上記第１の領
域に上記浮遊ゲート及び上記制御ゲート並びに上記第２
の領域に上記ＭＯＳトランジスタの上記ゲート電極を夫
々形成した後、それらをマスクとして、上記半導体基板
内に上記半導体基板とは反対導電型の不純物をイオン注
入する工程と、上記半導体基板に導入した上記不純物を
活性化すると同時に横方向拡散させて、少なくとも上記
浮遊ゲート下に一部がもぐり込む不純物拡散層を上記半
導体基板内に形成する工程とを更に備えている。
【００４６】
【作用】本発明では、ＭＯＳトランジスタ側でも、不揮
発性半導体記憶素子側と同様、ゲート電極を導電膜の２
層構造とし、不揮発性半導体記憶素子の複合ゲートとＭ
ＯＳトランジスタのゲート電極とを同じリソグラフィ工
程で同時に形成する。
【００４７】また、本発明では、高濃度イオン注入領域
の上にトンネル絶縁膜を形成するのではなく、浮遊ゲー
ト及び制御ゲート並びにゲート電極をマスクとして自己
整合的に不純物のイオン注入を行った後、不純物の横方
向拡散で浮遊ゲートと不純物拡散層とのオーバーラップ
部分を形成するので、従来のようなマスク合わせ余裕が
必要なくなって微細化が達成できるとともに、トンネル
絶縁膜の膜質の劣化を防止することができる。
【００４８】また、本発明では、不揮発性半導体記憶素
子側の半導体基板上に膜厚が略均一なトンネル絶縁膜を
形成するので、従来よりも製造工程を簡略化することが
できる。
【００４９】
【実施例】以下、本発明を浮遊ゲート型ＥＥＰＲＯＭに
適用した実施例につき図面を参照して説明する。
【００５０】まず、本発明の第１実施例を図１〜図３を
参照して説明する。図１（ａ）は、本発明の第１実施例
による浮遊ゲート型のメモリセルトランジスタ２１及び
ＭＯＳトランジスタであるその選択トランジスタ２２を
備えたメモリセルを有するＥＥＰＲＯＭの一部を示す平
面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ線での
概略断面図である。図１（ａ）において、フィールド酸
化膜２０の長手方向と直交する方向には、メモリセルト
ランジスタ２１の制御ゲート１１及び選択トランジスタ
２２のゲート電極上層部１２ｂが夫々形成されている。
そして、制御ゲート１１及びゲート電極上層部１２ｂの
夫々下部であって、フィールド酸化膜２０に挟まれた素
子領域上には、メモリセルトランジスタ２１の浮遊ゲー
ト１０及び選択トランジスタ２２のゲート電極下層部１
２ａが夫々形成されている。また、素子領域には、シリ
コン基板の表面部分に形成された不純物拡散層１４ａ、
１４ｃ（図１（ｂ）参照）に達するコンタクト孔１７
ａ、１７ｂが夫々形成されている。
【００５１】図１（ｂ）に示すように、メモリセルトラ
ンジスタ２１は、Ｐ型シリコン基板１の表面部分に互い
に離隔して形成された一対の不純物拡散層１４ａ、１４
ｂと、これら不純物拡散層１４ａ、１４ｂの間のシリコ
ン基板１上にトンネル酸化膜４を介して形成された浮遊
ゲート１０と、浮遊ゲート１０上にＯＮＯ膜６を介して
形成された制御ゲート１１とを備えている。
【００５２】一方、選択トランジスタ２２は、シリコン
基板１の表面部分に互いに離隔して形成された一対の不
純物拡散層１４ｂ、１４ｃと、これら不純物拡散層１４
ｂ、１４ｃの間のシリコン基板１上にゲート酸化膜２を
介して形成されたゲート電極１２とを備えている。ゲー
ト電極１２は、ゲート電極下層部１２ａと、このゲート
電極下層部１２ａ上にＯＮＯ膜６を介して形成されたゲ
ート電極上層部１２ｂとからなっており、ゲート電極下
層部１２ａとゲート電極上層部１２ｂとはＯＮＯ膜６に
形成された開口部６′を通じて互いに接続されている。
【００５３】尚、不純物拡散層１４ｂは、メモリセルト
ランジスタ２１と選択トランジスタ２２とに共有されて
おり、これによって、メモリセルトランジスタ２１は選
択トランジスタ２２と直列に接続されている。
【００５４】また、メモリセルトランジスタ２１の浮遊
ゲート１０及び制御ゲート１１並びに選択トランジスタ
２２のゲート電極１２は、その全体が層間絶縁膜１５に
よって覆われている。また、層間絶縁膜１５には、不純
物拡散層１４ａ、１４ｃに夫々達するコンタクト孔１７
ａ、１７ｂが形成されており、これらコンタクト孔１７
ａ、１７ｂにおいて不純物拡散層１４ａ、１４ｃと配線
１８とが接続されている。
【００５５】図２は、本実施例のＥＥＰＲＯＭの製造方
法を図１（ｂ）に対応して工程順に示す概略断面図であ
り、図３（ａ）はその一工程時の図１（ａ）に対応した
平面図、図３（ｂ）は図３（ａ）のＢ−Ｂ線での概略断
面図である。尚、図２の各図及び図３（ｂ）において、
左側に浮遊ゲート型のメモリセルトランジスタの領域、
右側に選択トランジスタの領域を夫々示す。
【００５６】まず、図２（ａ）に示すように、ＬＯＣＯ
Ｓ法によってＰ型シリコン基板１上に膜厚４５０〜６０
０ｎｍ程度のフィールド酸化膜２０（図１（ａ）参照）
を形成した後、このフィールド酸化膜２０に挟まれた素
子領域のシリコン基板１上に膜厚１５〜２５ｎｍ程度の
ゲート酸化膜２を形成する。
【００５７】次に、図２（ｂ）に示すように、フォトレ
ジスト３を全面に塗布した後、フォトレジスト３が選択
トランジスタ側にのみ残存するようにパターニングす
る。しかる後、パターニングされたフォトレジスト３を
マスクとしてメモリセルトランジスタ側のゲート酸化膜
２をエッチング除去する。
【００５８】次に、図２（ｃ）に示すように、フォトレ
ジスト３を除去した後、メモリセルトランジスタ側のシ
リコン基板１上に膜厚８〜１２ｎｍ程度のトンネル酸化
膜４を熱酸化により形成する。このとき、ゲート酸化膜
２下のシリコン基板１も同時に熱酸化されるので、ゲー
ト酸化膜２の膜厚が２０〜３５ｎｍ程度に増加する。
【００５９】尚、本実施例では、以上の工程を行うこと
により、互いに膜厚の異なるゲート酸化膜２とトンネル
酸化膜４を形成しているが、図２（ａ）の工程におい
て、トンネル酸化膜として機能する膜厚８〜１２ｎｍ程
度のシリコン酸化膜を全面に形成し、図２（ｂ）〜
（ｃ）の工程を省略することもできる。その場合には、
選択トランジスタのゲート電極１２に印加される電圧が
メモリセルトランジスタの制御ゲート１１に印加される
電圧よりも小さくなるように印加電圧を調節して、選択
トランジスタ側ではこのトンネル酸化膜をゲート酸化膜
として機能させる。
【００６０】次に、図２（ｄ）に示すように、全面に膜
厚１００〜２００ｎｍ程度の多結晶シリコン膜５を形成
する。しかる後、多結晶シリコン膜５内に不純物、例え
ばリン等を１×１０18／ｃｍ3 程度の濃度で導入する。
【００６１】次に、図３（ａ）及び（ｂ）に示すよう
に、フィールド酸化膜２０に挟まれた素子領域上に多結
晶シリコン膜５が残存するように、フォトレジスト（図
示せず）を用いた微細加工によって多結晶シリコン膜５
を選択的にエッチング除去し、後に形成する制御ゲート
に沿った方向で多結晶シリコン膜５をメモリセル毎に分
離する。
【００６２】次に、図２（ｅ）に示すように、膜厚が夫
々５〜１０ｎｍ程度のシリコン酸化膜、シリコン窒化膜
及びシリコン酸化膜を積層した構造のＯＮＯ膜６を全面
に形成する。尚、このＯＮＯ膜６の代わりに、シリコン
酸化膜やＯＮＯＮ膜を用いることも可能である。
【００６３】次に、図２（ｆ）に示すように、フォトレ
ジスト７を全面に塗布した後、選択トランジスタ側のＯ
ＮＯ膜６の一部が除去されるようにフォトレジスト７を
パターニングする。そして、パターニングされたフォト
レジスト７をマスクとして選択トランジスタ側のＯＮＯ
膜６の一部をエッチング除去し、開口６′を形成する。
【００６４】次に、図２（ｇ）に示すように、膜厚１０
０〜２００ｎｍ程度の多結晶シリコン膜８を全面に形成
する。しかる後、多結晶シリコン膜８内に不純物、例え
ばリン等を１×１０20／ｃｍ3 程度の濃度で導入する。
このとき、選択トランジスタ側のＯＮＯ膜６に形成され
た開口６′を通じて多結晶シリコン膜８は多結晶シリコ
ン膜５と接続される。尚、本実施例では、導電膜として
多結晶シリコン膜５、８を用いたが、多結晶シリコン膜
の代わりに、膜厚１００〜２００ｎｍ程度のＴｉ膜や、
膜厚が夫々１５０ｎｍ程度のＴｉシリサイド膜と多結晶
シリコン膜とからなるポリサイド膜を用いてもよい。
【００６５】次に、図２（ｈ）に示すように、フォトレ
ジスト９を全面に塗布した後、メモリセルトランジスタ
側においてはメモリセルトランジスタの制御ゲートのパ
ターンに、選択トランジスタ側においてはＭＯＳトラン
ジスタのゲート電極のパターンに夫々フォトレジスト９
をパターニングする。しかる後、パターニングされたフ
ォトレジスト９をマスクとして、多結晶シリコン膜８、
ＯＮＯ膜６、多結晶シリコン膜５、トンネル酸化膜４及
びゲート酸化膜２を選択的にエッチング除去する。これ
により、メモリセルトランジスタ側にメモリセルトラン
ジスタの浮遊ゲート１０、ＯＮＯ膜６及び制御ゲート１
１からなる複合ゲートを形成するとともに、選択トラン
ジスタ側にＭＯＳトランジスタのゲート電極１２を形成
する。ここで、ゲート電極１２は、上述したように、ゲ
ート電極下層部１２ａと、ＯＮＯ膜６と、このＯＮＯ膜
６に形成された開口６′を通じてゲート電極下層部１２
ａに接続したゲート電極上層部１２ｂとからなってい
る。本実施例のようにゲート電極１２にＯＮＯ膜６を含
ませると、メモリセルトランジスタ側の複合ゲートと選
択トランジスタ側のゲート電極１２との被エッチング条
件がほぼ同一となるので、それらの加工性がよくなると
いう利点がある。
【００６６】次に、図２（ｉ）に示すように、フォトレ
ジスト９を除去した後、制御ゲート１１及びゲート電極
上層部１２ｂをマスクとして自己整合的にＮ型不純物１
３、例えばリンや砒素をシリコン基板１内にイオン注入
し、更に、熱処理を行って、シリコン基板１の表面部分
にＮ型不純物拡散層１４ａ、１４ｂ、１４ｃを形成す
る。尚、不純物拡散層１４ａ、１４ｂ、１４ｃは、熱処
理により横方向拡散し、トンネル酸化膜４又はゲート酸
化膜２と０．０５μｍ〜０．３μｍ程度オーバーラップ
する。
【００６７】次に、図２（ｊ）に示すように、浮遊ゲー
ト１０及び制御ゲート１１並びにゲート電極１２の全体
が覆われるように、ＰＳＧやＢＰＳＧからなる層間絶縁
膜１５を全面に形成する。
【００６８】次に、図２（ｋ）に示すように、フォトレ
ジスト１６を全面に塗布した後、不純物拡散層１４ａ、
１４ｃの上部に存在するフォトレジスト１６の一部が除
去されるように、フォトレジスト１６をパターニングす
る。しかる後、パターニングされたフォトレジスト１６
をマスクとして層間絶縁膜１５を選択的にエッチング除
去することにより、不純物拡散層１４ａ、１４ｃに夫々
達するコンタクト孔１７ａ、１７ｂを形成する。そし
て、フォトレジスト１６を除去した後、コンタクト孔１
７ａ、１７ｂにおいて不純物拡散層１４ａ、１４ｃと夫
々接続する配線１８を形成することにより、図１に示す
ような、浮遊ゲート型のメモリセルトランジスタ２１及
びこれと不純物拡散層１４ｂを共有することによりメモ
リセルトランジスタ２１と直列に接続された選択トラン
ジスタ２２が形成される。尚、配線１８の材料は、Ａｌ
−Ｓｉ−Ｃｕが好ましいが、これに限らず、Ｔｉ、Ｗ、
Ａｌ等であってもよい。
【００６９】以上に説明したように、本実施例において
は、選択トランジスタのゲート電極１２を、メモリセル
トランジスタの浮遊ゲート１０と同じ多結晶シリコン膜
５からなるゲート電極下層部１２ａと、メモリセルトラ
ンジスタの制御ゲート１１と同じ多結晶シリコン膜８か
らなるゲート電極上層部１２ｂとの２層構造として、メ
モリセルトランジスタの複合ゲートと同時に形成加工す
る。従って、従来のように、別個のリソグラフィ工程が
不要となり、工程数が削減できるとともに、リソグラフ
ィ工程間でのマスクずれに起因するシリコン基板１の抉
れや不要な微細パターンの残りといった問題が生じな
い。
【００７０】また、本実施例においては、メモリセルト
ランジスタ２１のシリコン基板１にトンネル酸化膜４を
形成した後、イオン注入及び横方向拡散により不純物拡
散層１４ｂを形成するので、トンネル酸化膜４の膜質の
劣化を防止することができ、繰り返し書き換えに対する
信頼性が向上する。また、本実施例においては、メモリ
セルトランジスタ２１のトンネル酸化膜４の膜厚が８〜
１２ｎｍ程度で略均一であるので、製造工程を簡略化す
ることができるとともに、従来のような窓開けのための
マスク合わせのマージンを設ける必要がなく且つ浮遊ゲ
ート１０下にトンネル酸化膜４以外の絶縁膜を設ける必
要がないため、メモリセルトランジスタのサイズを小型
化することができる。
【００７１】次に、本発明の第２実施例を図４〜図７を
参照して説明する。尚、以下の説明において、第１実施
例に対応する部位には同じ符号を用いる。
【００７２】図４（ａ）は、本実施例による浮遊ゲート
型のメモリセルトランジスタ２１及びＭＯＳトランジス
タであるその選択トランジスタ２２を備えたメモリセル
を有するＥＥＰＲＯＭの一部を示す平面図であり、図４
（ｂ）は、図４（ａ）のＡ−Ａ線での概略断面図であ
る。図４（ａ）において、フィールド酸化膜２０の長手
方向と直交する方向には、メモリセルトランジスタ２１
の制御ゲート１１及び選択トランジスタ２２のゲート電
極１２が夫々形成されている。そして、制御ゲート１１
の下部であって、フィールド酸化膜２０に挟まれた素子
領域上には、メモリセルトランジスタ２１の浮遊ゲート
１０が形成されている。また、素子領域には、シリコン
基板のウェル領域４０の表面部分に形成された不純物拡
散層１４ｃ（図４（ｂ）参照）に達するコンタクト孔１
７ｂが形成されている。尚、図４（ａ）において、図１
（ａ）のコンタクト孔１７ａがないのは、図５に示すよ
うに、本実施例では不純物拡散層１４ａが制御ゲート１
１（ワード線）の方向に連続的に形成されてソース線を
兼ねているからである。
【００７３】図４（ｂ）に示すように、メモリセルトラ
ンジスタ２１は、Ｐ型シリコン基板１に形成された低濃
度Ｐ型ウェル領域４０の表面部分に互いに離隔して形成
された一対の高濃度Ｎ型不純物拡散層１４ａ、１４ｂ
と、これら不純物拡散層１４ａ、１４ｂの間のウェル領
域４０上に二酸化シリコンからなる膜厚１０ｎｍ程度の
トンネル酸化膜４を介して形成された多結晶シリコン膜
からなる浮遊ゲート１０と、浮遊ゲート１０上に酸化膜
容量換算での膜厚が３０ｎｍ程度のＯＮＯ膜６を介して
形成された多結晶シリコン膜からなる制御ゲート１１と
を備えている。ここで、トンネル酸化膜４は、その両端
において不純物拡散層１４ａ、１４ｂと夫々０．０５〜
０．３μｍ程度部分的にオーバーラップしている。
【００７４】一方、選択トランジスタ２２は、低濃度Ｐ
型ウェル領域４０の表面部分に互いに離隔して形成され
た一対の高濃度Ｎ型不純物拡散層１４ｂ、１４ｃと、こ
れら不純物拡散層１４ｂ、１４ｃの間のウェル領域４０
上に二酸化シリコンからなる膜厚３０ｎｍ程度のゲート
酸化膜２を介して形成された多結晶シリコン膜からなる
ゲート電極１２とを備えている。ゲート電極１２は、ゲ
ート電極下層部１２ａと、その下面がゲート電極下層部
１２ａの上面と接触するように形成されたゲート電極上
層部１２ｂとからなっている。このように、ゲート電極
下層部１２ａの上面とゲート電極上層部１２ｂの下面と
が互いに全面で接触してゲート電極を構成しているの
で、それらの間の接触抵抗は低い。ここで、ゲート酸化
膜２は、その両端において不純物拡散層１４ｂ、１４ｃ
と夫々０．０５〜０．３μｍ程度部分的にオーバーラッ
プしている。
【００７５】不純物拡散層１４ｂは、メモリセルトラン
ジスタ２１と選択トランジスタ２２とに共有されてお
り、これによって、メモリセルトランジスタ２１は選択
トランジスタ２２と直列に接続されている。
【００７６】また、メモリセルトランジスタ２１の浮遊
ゲート１０及び制御ゲート１１並びに選択トランジスタ
２２のゲート電極１２は、その全体が層間絶縁膜１５に
よって覆われている。また、層間絶縁膜１５には、不純
物拡散層１４ｃに達するコンタクト孔１７ｂが形成され
ており、このコンタクト孔１７ｂにおいて不純物拡散層
１４ｃと例えばアルミニウムからなるビット配線１８と
が接続されている。
【００７７】次に、図４に示すメモリセルの書き換え動
作について説明する。まず、メモリセルトランジスタ２
１にデータを書き込む際には、ウェル領域４０に０Ｖ、
ビット線１８に１２Ｖ、選択トランジスタ２２のゲート
電極（選択ライン）１２に１５Ｖ、メモリセルトランジ
スタ２１の制御ゲート（ワード線）１１に０Ｖを夫々印
加する。すると、ファウラー・ノードハイム（ＦＮ）ト
ンネリング現象により浮遊ゲート１１内の電子がトンネ
ル酸化膜４と不純物拡散層１４ｂとのオーバーラップ部
分を介して不純物拡散層１４ｂへと引き抜かれて、メモ
リセルトランジスタ２１のしきい値電圧が例えば５Ｖか
ら−１Ｖへと低下する。
【００７８】また、メモリセルトランジスタ２１に書き
込まれたデータを消去する際には、ウェル領域４０に０
Ｖ、ビット線１８に０Ｖ、選択トランジスタ２２のゲー
ト電極（選択ライン）１２に１７Ｖ、メモリセルトラン
ジスタ２１の制御ゲート（ワード線）１１に１５Ｖを夫
々印加する。すると、ＦＮトンネリング現象により不純
物拡散層１４ｂから浮遊ゲート１１内へ、トンネル酸化
膜４と不純物拡散層１４ｂとのオーバーラップ部分を介
して電子が注入されて、メモリセルトランジスタ２１の
しきい値電圧が例えば−１Ｖから５Ｖへと増大する。
【００７９】図５は、図４に示すようなメモリセルを多
数備えたメモリセルアレイの概略的な平面図であり、図
示した範囲内には８個のメモリセルが示されている。図
５において、領域５０は、後述する本実施例のＥＥＰＲ
ＯＭの製造方法において、ゲート酸化膜２をエッチング
除去する範囲を示す。また、図５に示すように、制御ゲ
ート１１に直交する方向に存在するフィールド酸化膜２
０の間隙を通じて各メモリセルトランジスタのソース領
域が制御ゲート１１の方向に連続しており、ソース線を
構成している。
【００８０】図６は、図４に示すメモリセルを多数備え
たメモリセルアレイの回路構成図である。図６には１６
個のメモリセルが示されており、図６において範囲６０
が図５に示した８個のメモリセルに対応する。ビット線
６１は選択トランジスタ２２のドレインに夫々接続され
ている。ソース線６２はメモリセルトランジスタ２１の
ソースに夫々接続されている。ワード線６３はメモリセ
ルトランジスタ２１の制御ゲートに夫々接続されてい
る。バイト選択用トランジスタ６４のゲートにはバイト
選択線６５が、ドレインにはワード線６３が夫々接続さ
れている。このバイト選択用トランジスタ６４は、ワー
ド線方向に存在する例えば８個のメモリセルに対して１
つ配置されている。従って、バイト選択線６５に選択電
位として例えば１５Ｖが印加されたとき、上記例えば８
個のメモリセルの書き換え動作が行われる。
【００８１】図７は、本実施例のＥＥＰＲＯＭの製造方
法を図４（ｂ）に対応して工程順に示す概略断面図であ
る。尚、図７の各図において、左側に浮遊ゲート型のメ
モリセルトランジスタの領域、右側に選択トランジスタ
の領域を夫々示す。
【００８２】まず、図７（ａ）に示すように、Ｐ型シリ
コン基板１に例えばホウ素をイオン注入法により１×１
０12〜１×１０14／ｃｍ2 程度導入し、しかる後、１０
００〜１１００℃程度の温度で窒素雰囲気中において熱
処理を行い、シリコン基板１内に深さ１〜４μｍ程度の
低濃度Ｐ型ウェル領域４０を形成する。さらに、ＬＯＣ
ＯＳ法によって、ウェル領域４０上に膜厚２００〜６０
０ｎｍ程度のフィールド酸化膜２０（図４（ａ）参照）
を形成した後、このフィールド酸化膜２０に挟まれた素
子領域のウェル領域４０上に熱酸化により膜厚１５〜３
０ｎｍ程度、例えば２７ｎｍのゲート酸化膜２を形成す
る。しかる後、フォトレジスト３を全面に塗布した後、
フォトレジスト３が選択トランジスタ側にのみ残存する
ようにパターニングする。そして、パターニングされた
フォトレジスト３をマスクとしてメモリセルトランジス
タ側のゲート酸化膜２、即ち図５に示す領域５０内のゲ
ート酸化膜２をエッチング除去する。この場合、シリコ
ン基板１に対するダメージが少ないウエットエッチング
法によりゲート酸化膜２を除去することが好ましいが、
シリコン基板１に対するダメージに十分配慮の上、ドラ
イエッチング法によりゲート酸化膜２を除去してもよ
い。
【００８３】次に、図７（ｂ）に示すように、フォトレ
ジスト３を除去した後、メモリセルトランジスタ側のウ
ェル領域４０上に膜厚５〜１５ｎｍ程度、例えば１０ｎ
ｍのトンネル酸化膜４を熱酸化により形成する。このと
き、ゲート酸化膜２下のウェル領域表面も同時に熱酸化
されるので、ゲート酸化膜２の膜厚が２０〜３５ｎｍ程
度、例えば３０ｎｍ程度に増加する。なお、トンネル酸
化膜４の膜厚は５〜１５ｎｍ程度であればよいが、７〜
１２ｎｍであるのがより好ましい。
【００８４】尚、最初にトンネル酸化膜として機能する
膜厚５〜１５ｎｍ程度のシリコン酸化膜を全面に形成
し、図７（ａ）〜（ｂ）の工程を省略することもできる
ことは、上述の第１実施例の場合と同様である。
【００８５】次に、図７（ｃ）に示すように、例えば減
圧ＣＶＤ法により、全面に膜厚が例えば１５０ｎｍ程度
の多結晶シリコン膜５を形成する。しかる後、多結晶シ
リコン膜５内に不純物、例えばリン等を気相拡散法によ
り１×１０18／ｃｍ3 程度の濃度で導入する。尚、不純
物の導入は減圧ＣＶＤ法による多結晶シリコン膜５の形
成と同時に行うこともできる。
【００８６】次に、フィールド酸化膜２０に挟まれた素
子領域上に多結晶シリコン膜５が残存するように、フォ
トレジスト（図示せず）を用いた微細加工によって多結
晶シリコン膜５を選択的にエッチング除去し、後に形成
する制御ゲートに沿った方向で多結晶シリコン膜５をメ
モリセル毎に分離する（図３参照）。
【００８７】次に、図７（ｄ）に示すように、シリコン
酸化膜、シリコン窒化膜及びシリコン酸化膜を積層した
構造を有し、例えば酸化膜容量換算での膜厚が２０〜３
０ｎｍ程度のＯＮＯ膜６を全面に形成する。ここで、シ
リコン酸化膜の形成には例えば熱酸化法又はＣＶＤ法、
シリコン窒化膜の形成には例えばＣＶＤ法を用いる。し
かる後、メモリセルトランジスタ側にのみＯＮＯ膜６が
残存するようにフォトレジスト（図示せず）を用いた微
細加工によりＯＮＯ膜６を選択的にエッチング除去す
る。
【００８８】次に、図７（ｅ）に示すように、例えば減
圧ＣＶＤ法により、全面に膜厚が例えば１５０ｎｍ程度
の多結晶シリコン膜８を形成する。しかる後、多結晶シ
リコン膜８内に不純物、例えばリン等を気相拡散法によ
り１×１０20／ｃｍ3 程度の濃度で導入する。このと
き、選択トランジスタ側の多結晶シリコン膜８の下面
は、多結晶シリコン膜５の上面と接触する。
【００８９】次に、図７（ｆ）に示すように、フォトレ
ジスト（図示せず）を全面に塗布した後、メモリセルト
ランジスタ側においてはメモリセルトランジスタの制御
ゲートのパターンに、選択トランジスタ側においてはＭ
ＯＳトランジスタのゲート電極のパターンに夫々フォト
レジストをパターニングする。しかる後、パターニング
されたフォトレジストをマスクとして、多結晶シリコン
膜８、ＯＮＯ膜６、多結晶シリコン膜５、トンネル酸化
膜４及びゲート酸化膜２を反応性イオンエッチングによ
り選択的にエッチング除去する。これにより、メモリセ
ルトランジスタ側にメモリセルトランジスタの浮遊ゲー
ト１０、ＯＮＯ膜６及び制御ゲート１１からなる複合ゲ
ートを形成するとともに、選択トランジスタ側にＭＯＳ
トランジスタのゲート電極１２を形成する。ここで、ゲ
ート電極１２は、上述したように、ゲート電極下層部１
２ａと、これに接触したゲート電極上層部１２ｂとから
なっている。尚、本実施例においては、メモリセルトラ
ンジスタ側のトンネル酸化膜４と選択トランジスタ側の
ゲート酸化膜２との膜厚の差をゲート電極１２が吸収す
る形となって、メモリセルトランジスタ側の複合ゲート
の高さと選択トランジスタ側のゲート電極１２の高さと
をほぼ同一とすることができ、それらの間の段差を軽減
することができる。
【００９０】次に、図７（ｇ）に示すように、フォトレ
ジストを除去した後、制御ゲート１１及びゲート電極上
層部１２ｂをマスクとしてＮ型不純物１３、例えば砒素
を１×１０14〜１×１０16／ｃｍ2 程度の高濃度でウェ
ル領域４０内に自己整合的にイオン注入し、さらに７５
０〜９００℃の温度で熱処理を行ってウェル領域４０の
表面部分に高濃度Ｎ型不純物拡散層１４ａ、１４ｂ、１
４ｃを形成する。この時、不純物拡散層１４ａ、１４
ｂ、１４ｃは横方向に拡散することによって、トンネル
酸化膜４又はゲート酸化膜２と０．０５〜０．３μｍ程
度オーバーラップする。しかる後、浮遊ゲート１０及び
制御ゲート１１並びにゲート電極１２の全体が覆われる
ように、ＰＳＧやＢＰＳＧからなる膜厚３００〜１００
０ｎｍ程度の層間絶縁膜１５を例えばＣＶＤ法により全
面に形成し、さらに、不純物拡散層１４ｃに達するコン
タクト孔１７ｂを形成した後、ビット配線１８を形成す
ることにより、図４に示すような、浮遊ゲート型のメモ
リセルトランジスタ２１及びこれと不純物拡散層１４ｂ
を共有することによりメモリセルトランジスタ２１と直
列に接続された選択トランジスタ２２が形成される。
尚、ビット配線１８の形成後に一般的には表面保護膜を
形成するが、ここではその説明を省略する。
【００９１】本実施例においては、一様な膜厚を有する
トンネル酸化膜４が不純物拡散層１４ｂとオーバーラッ
プした部分をＦＮトンネル電流が流れるので、従来のよ
うなトンネル酸化膜の窓開けに関するマスク合わせのマ
ージンを設ける必要がなく且つ浮遊ゲート１０下にトン
ネル酸化膜４以外の絶縁膜を設ける必要がないため、メ
モリセルトランジスタのサイズを小型化することができ
る。即ち、図４（ａ）に示すメモリセルトランジスタ２
１のゲート長Ｌは、例えば０．８μｍルール程度のデザ
インルールで０．８μｍ程度にすることができる。これ
は従来の最小ゲート長が２．３μｍ程度であることを考
慮すると、図４（ａ）のＡ−Ａ方向に関して単位メモリ
セル当たり１．５μｍ程度メモリセルサイズを縮小する
ことができることを意味する。
【００９２】次に、本発明の第３実施例を図８〜図１０
を参照して説明する。尚、以下の説明において、第１実
施例又は第２実施例に対応する部位には同じ符号を用い
る。
【００９３】図８（ａ）は、本実施例による浮遊ゲート
型のメモリセルトランジスタ２１及びＭＯＳトランジス
タであるその選択トランジスタ２２を備えたメモリセル
を有するＥＥＰＲＯＭの一部を示す平面図であり、図８
（ｂ）は、図８（ａ）のＡ−Ａ線での概略断面図であ
る。尚、図８（ａ）は実質的に図４（ａ）と同じである
ので、ここではその説明を省略する。
【００９４】図８（ｂ）に示すように、メモリセルトラ
ンジスタ２１は、Ｐ型シリコン基板１に形成された低濃
度Ｐ型ウェル領域４０の表面部分に互いに離隔して形成
された一対の高濃度Ｎ型不純物拡散層１４ａ、１４ｂ
と、これら不純物拡散層１４ａ、１４ｂの間のウェル領
域４０上に夫々二酸化シリコンからなる膜厚の異なるゲ
ート酸化膜２及びトンネル酸化膜４を介して形成された
多結晶シリコン膜からなる浮遊ゲート１０と、浮遊ゲー
ト１０上に酸化膜容量換算での膜厚が３０ｎｍ程度のＯ
ＮＯ膜６を介して形成された多結晶シリコン膜からなる
制御ゲート１１とを備えている。ここで、トンネル酸化
膜４は、浮遊ゲート１０下の右側領域に形成された膜厚
が５〜１５ｎｍ程度のシリコン酸化膜であり、例えば砒
素である不純物濃度がその表面において１×１０20／ｃ
ｍ2 以上の不純物拡散層１４ｂと０．０５〜０．３μｍ
程度部分的にオーバーラップしている。
【００９５】尚、図８（ｂ）において、トンネル酸化膜
４とゲート酸化膜２とは浮遊ゲート１０下において不純
物拡散層１４ａと１４ｂとの略中間付近をその境界とし
ているが、トンネル酸化膜４とゲート酸化膜２との境界
はこれに限られず、実質的にトンネル酸化膜４と不純物
拡散層１４ｂとがオーバーラップしている部分が存在す
るような位置に両者の境界があればよい。
【００９６】一方、選択トランジスタ２２は、低濃度Ｐ
型ウェル領域４０の表面部分に互いに離隔して形成され
た一対の高濃度Ｎ型不純物拡散層１４ｂ、１４ｃと、こ
れら不純物拡散層１４ｂ、１４ｃの間のウェル領域４０
上に二酸化シリコンからなる膜厚３０ｎｍ程度のゲート
酸化膜２を介して形成された多結晶シリコン膜からなる
ゲート電極１２とを備えている。ゲート電極１２は、ゲ
ート電極下層部１２ａと、その下面がゲート電極下層部
１２ａの上面と接触するように形成されたゲート電極上
層部１２ｂとからなっている。このように、ゲート電極
下層部１２ａの上面とゲート電極上層部１２ｂの下面と
が互いに全面で接触してゲート電極を構成しているの
で、それらの間の接触抵抗は低い。ここで、ゲート酸化
膜２は、その両端において不純物拡散層１４ｂ、１４ｃ
と夫々０．０５〜０．３μｍ程度部分的にオーバーラッ
プしている。
【００９７】不純物拡散層１４ｂは、メモリセルトラン
ジスタ２１と選択トランジスタ２２とに共有されてお
り、これによって、メモリセルトランジスタ２１は選択
トランジスタ２２と直列に接続されている。
【００９８】また、メモリセルトランジスタ２１の浮遊
ゲート１０及び制御ゲート１１並びに選択トランジスタ
２２のゲート電極１２は、その全体が層間絶縁膜１５に
よって覆われている。また、層間絶縁膜１５には、不純
物拡散層１４ｃに達するコンタクト孔１７ｂが形成され
ており、このコンタクト孔１７ｂにおいて不純物拡散層
１４ｃと例えばアルミニウムからなるビット配線１８と
が接続されている。
【００９９】尚、図８に示すメモリセルの書き換え動作
は、上述の第２実施例と同じであるため、ここではその
説明を省略する。
【０１００】図９は、図８に示すメモリセルを多数備え
たメモリセルアレイの概略的な平面図であり、図示した
範囲内には８個のメモリセルが示されている。図９にお
いて、領域９０は、後述する本実施例のＥＥＰＲＯＭの
製造方法において、ゲート酸化膜２をエッチング除去す
る範囲を示す。
【０１０１】尚、本実施例によるメモリセルアレイの回
路構成は、上述の第２実施例で説明した図６と同じであ
るため、ここではその説明を省略する。
【０１０２】図１０は、本実施例のＥＥＰＲＯＭの製造
方法を図８（ｂ）に対応して工程順に示す概略断面図で
ある。尚、図１０の各図において、左側に浮遊ゲート型
のメモリセルトランジスタの領域、右側に選択トランジ
スタの領域を夫々示す。
【０１０３】まず、図１０（ａ）に示すように、Ｐ型シ
リコン基板１に例えばホウ素をイオン注入法により１×
１０12〜１×１０14／ｃｍ2 程度導入し、しかる後、１
０００〜１１００℃程度の温度で窒素雰囲気中において
熱処理を行い、シリコン基板１内に深さ１〜４μｍ程度
の低濃度Ｐ型ウェル領域４０を形成する。さらに、ＬＯ
ＣＯＳ法によって、ウェル領域４０上に膜厚２００〜６
００ｎｍ程度のフィールド酸化膜２０（図８（ａ）参
照）を形成した後、このフィールド酸化膜２０に挟まれ
た素子領域のウェル領域４０上に熱酸化により膜厚１５
〜３０ｎｍ程度、例えば２７ｎｍのゲート酸化膜２を形
成する。しかる後、フォトレジスト３を全面に塗布した
後、メモリセルトランジスタ側の一部以外のフォトレジ
スト３が残存するようにパターニングする。そして、パ
ターニングされたフォトレジスト３をマスクとしてメモ
リセルトランジスタ側の一部のゲート酸化膜２、即ち図
９に示す領域９０内のゲート酸化膜２をエッチング除去
する。
【０１０４】次に、図１０（ｂ）に示すように、フォト
レジスト３を除去した後、メモリセルトランジスタ側の
ゲート酸化膜２をエッチング除去した領域のウェル領域
４０上に膜厚５〜１５ｎｍ程度、例えば１０ｎｍのトン
ネル酸化膜４を熱酸化により形成する。このとき、ゲー
ト酸化膜２下のウェル領域表面も同時に熱酸化されるの
で、ゲート酸化膜２の膜厚が２０〜３５ｎｍ程度、例え
ば３０ｎｍ程度に増加する。尚、トンネル酸化膜４の膜
厚は５〜１５ｎｍ程度であればよいが、７〜１２ｎｍで
あるのがより好ましい。
【０１０５】尚、最初にトンネル酸化膜として機能する
膜厚５〜１５ｎｍ程度のシリコン酸化膜を全面に形成
し、図１０（ａ）〜（ｂ）の工程を省略することもでき
ることは、上述の第１実施例及び第２実施例の場合と同
様である。
【０１０６】次に、図１０（ｃ）に示すように、例えば
減圧ＣＶＤ法により、全面に膜厚が例えば１５０ｎｍ程
度の多結晶シリコン膜５を形成する。しかる後、多結晶
シリコン膜５内に不純物、例えばリン等を気相拡散法に
より１×１０18／ｃｍ3 程度の濃度で導入する。
【０１０７】次に、フィールド酸化膜２０に挟まれた素
子領域上に多結晶シリコン膜５が残存するように、フォ
トレジスト（図示せず）を用いた微細加工によって多結
晶シリコン膜５を選択的にエッチング除去し、後に形成
する制御ゲートに沿った方向で多結晶シリコン膜５をメ
モリセル毎に分離する（図３参照）。
【０１０８】次に、図１０（ｄ）に示すように、シリコ
ン酸化膜、シリコン窒化膜及びシリコン酸化膜を積層し
た構造を有し、例えば酸化膜容量換算での膜厚が２０〜
３０ｎｍ程度のＯＮＯ膜６を全面に形成する。ここで、
シリコン酸化膜の形成には例えば熱酸化法又はＣＶＤ
法、シリコン窒化膜の形成には例えばＣＶＤ法を用い
る。しかる後、メモリセルトランジスタ側にのみＯＮＯ
膜６が残存するようにフォトレジスト（図示せず）を用
いた微細加工によりＯＮＯ膜６を選択的にエッチング除
去する。
【０１０９】次に、図１０（ｅ）に示すように、例えば
減圧ＣＶＤ法により、全面に膜厚が例えば１５０ｎｍ程
度の多結晶シリコン膜８を形成する。しかる後、多結晶
シリコン膜８内に不純物、例えばリン等を気相拡散法に
より１×１０20／ｃｍ3 程度の濃度で導入する。このと
き、選択トランジスタ側の多結晶シリコン膜８の下面
は、多結晶シリコン膜５の上面と接触する。
【０１１０】次に、図１０（ｆ）に示すように、フォト
レジスト（図示せず）を全面に塗布した後、メモリセル
トランジスタ側においてはメモリセルトランジスタの制
御ゲートのパターンに、選択トランジスタ側においては
ＭＯＳトランジスタのゲート電極のパターンに夫々フォ
トレジストをパターニングする。しかる後、パターニン
グされたフォトレジストをマスクとして、多結晶シリコ
ン膜８、ＯＮＯ膜６、多結晶シリコン膜５、トンネル酸
化膜４及びゲート酸化膜２を反応性イオンエッチングに
より選択的にエッチング除去する。これにより、メモリ
セルトランジスタ側にメモリセルトランジスタの浮遊ゲ
ート１０、ＯＮＯ膜６及び制御ゲート１１からなる複合
ゲートを形成するとともに、選択トランジスタ側にＭＯ
Ｓトランジスタのゲート電極１２を形成する。ここで、
ゲート電極１２は、上述したように、ゲート電極下層部
１２ａと、これに接触したゲート電極上層部１２ｂとか
らなっている。
【０１１１】次に、図１０（ｇ）に示すように、フォト
レジストを除去した後、制御ゲート１１及びゲート電極
上層部１２ｂをマスクとしてＮ型不純物１３、例えば砒
素を１×１０14〜１×１０16／ｃｍ2 程度の高濃度でウ
ェル領域４０内に自己整合的にイオン注入し、さらに７
５０〜９００℃の温度で熱処理を行ってウェル領域４０
の表面部分に高濃度Ｎ型不純物拡散層１４ａ、１４ｂ、
１４ｃを形成する。この時、不純物拡散層１４ａ、１４
ｂ、１４ｃは横方向に拡散することによって、トンネル
酸化膜４又はゲート酸化膜２と０．０５〜０．３μｍ程
度オーバーラップする。しかる後、浮遊ゲート１０及び
制御ゲート１１並びにゲート電極１２の全体が覆われる
ように、ＰＳＧやＢＰＳＧからなる膜厚３００〜１００
０ｎｍ程度の層間絶縁膜１５を例えばＣＶＤ法により全
面に形成し、さらに、不純物拡散層１４ｃに達するコン
タクト孔１７ｂを形成した後、ビット配線１８を形成す
ることにより、図８に示すような、浮遊ゲート型のメモ
リセルトランジスタ２１及びこれと不純物拡散層１４ｂ
を共有することによりメモリセルトランジスタ２１と直
列に接続された選択トランジスタ２２が形成される。
尚、ビット配線１８の形成後に一般的には表面保護膜を
形成するが、ここではその説明を省略する。
【０１１２】本実施例では、図１０（ａ）〜（ｂ）の工
程においてトンネル酸化膜４を形成する際、後に形成す
る浮遊ゲート１０の端部部分を含む大きな範囲でゲート
絶縁膜２の窓開けを行っている。従って、従来のように
浮遊ゲートの下に完全に包含されるようなトンネル酸化
膜を形成する場合と違い、マスク合わせをかなりラフに
行うことができる。また、トンネル酸化膜４とオーバー
ラップする不純物拡散層１４ｂを、浮遊ゲート１０を含
む複合ゲート構造をマスクとしたイオン注入後の横方向
拡散で形成しているので、浮遊ゲート１０の端部近傍部
分でトンネル酸化膜４を介したオーバーラップ構造を確
実に得ることができる。即ち、本実施例の構造及び製造
方法により、従来のようなマスク合わせ余裕が必要なく
なり、メモリセルトランジスタのサイズを小型化するこ
とができる。即ち、図８（ａ）に示すメモリセルトラン
ジスタ２１のゲート長Ｌは、例えば０．８μｍルール程
度のデザインルールで０．８μｍ程度にすることができ
る。
【０１１３】また、本実施例の構造では、浮遊ゲート１
０下の絶縁膜を部分的に薄くしてトンネル酸化膜４とし
ているので、その部分での電界集中が大きくなり、上述
した第１及び第２実施例の場合と比較して、より効率よ
くＦＮトンネリング現象による電子の引き抜き及び注入
を行うことができるという利点がある。
【０１１４】尚、本発明は、上述の実施例のようなＥＥ
ＰＲＯＭに限らず、複合ゲート構造を有するＥＰＲＯＭ
やフラッシュメモリ等の各種の不揮発性半導体記憶装置
及びその製造方法に適用が可能である。
【０１１５】
【発明の効果】本発明によると、浮遊ゲート型不揮発性
半導体記憶素子及びＭＯＳトランジスタを備えた不揮発
性半導体記憶装置を製造するに当り、フォトレジストの
合わせずれによって半導体基板に抉れが形成されたり、
不要な微細パターンが残存するといった問題が生じな
い。従って、信頼性の高い不揮発性半導体記憶装置を製
造することが可能になる。また、本発明によると、浮遊
ゲート型不揮発性半導体記憶素子の浮遊ゲート及び制御
ゲートを形成する工程と、ＭＯＳトランジスタのゲート
電極を形成する工程とを同時に行うことができるので、
少ない工程数で不揮発性半導体記憶装置を製造すること
が可能になる。
【０１１６】また、本発明によると、浮遊ゲート及び制
御ゲートをマスクとしたイオン注入及びその後の熱処理
による不純物の横方向拡散で不純物拡散層を形成するの
で、トンネル絶縁膜の膜質の劣化を防止することができ
る。従って、信頼性の高い不揮発性半導体記憶装置を製
造することが可能となる。
【０１１７】また、本発明によると、トンネル絶縁膜を
形成するためのマスク合わせ余裕が必要なくなるので、
素子の微細化及び高集積化が達成できる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるＥＥＰＲＯＭの要部
を示す概略平面図及び概略断面図である。
【図２】本発明の第１実施例によるＥＥＰＲＯＭの製造
方法を工程順に示す概略断面図である。
【図３】本発明の第１実施例によるＥＥＰＲＯＭの一製
造工程を示す概略平面図及び概略断面図である。
【図４】本発明の第２実施例によるＥＥＰＲＯＭの要部
を示す概略平面図及び概略断面図である。
【図５】本発明の第２実施例によるＥＥＰＲＯＭの要部
を示す概略平面図である。
【図６】本発明の第２実施例によるＥＥＰＲＯＭの要部
の等価回路図である。
【図７】本発明の第２実施例によるＥＥＰＲＯＭの製造
方法を工程順に示す概略断面図である。
【図８】本発明の第３実施例によるＥＥＰＲＯＭの要部
を示す概略平面図及び概略断面図である。
【図９】本発明の第３実施例によるＥＥＰＲＯＭの要部
を示す概略平面図である。
【図１０】本発明の第３実施例によるＥＥＰＲＯＭの製
造方法を工程順に示す概略断面図である。
【図１１】従来のＥＥＰＲＯＭの要部を示す概略平面図
及び概略断面図である。
【図１２】従来のＥＥＰＲＯＭの製造方法を工程順に示
す概略断面図である。
【符号の説明】
１ シリコン基板 ２ ゲート酸化膜 ４ トンネル酸化膜 ５、８ 多結晶シリコン膜 ６ ＯＮＯ膜 １０ 浮遊ゲート １１ 制御ゲート １２ ゲート電極 １２ａ ゲート電極下層部 １２ｂ ゲート電極上層部 １４ 不純物拡散層 ２０ フィールド酸化膜 ２１ メモリセルトランジスタ ２２ 選択トランジスタ ４０ ウェル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１の絶縁膜を介して形
    成された浮遊ゲート及びこの浮遊ゲートの上に第２の絶
    縁膜を介して形成された制御ゲートを有する不揮発性半
    導体記憶素子と、 上記半導体基板上に第３の絶縁膜を介して形成されたゲ
    ート電極を有するＭＯＳトランジスタと、 上記半導体基板に形成された上記不揮発性半導体記憶素
    子と上記ＭＯＳトランジスタとが共有する不純物拡散層
    とを備えた不揮発性半導体記憶装置。
  2. 【請求項２】 上記不揮発性半導体記憶素子の上記浮遊
    ゲート及び上記制御ゲート並びに上記ＭＯＳトランジス
    タの上記ゲート電極が、多結晶シリコンを含むことを特
    徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 【請求項３】 上記ＭＯＳトランジスタの上記ゲート電
    極が２層の導電膜からなることを特徴とする請求項１又
    は２に記載の不揮発性半導体記憶装置。
  4. 【請求項４】 上記ＭＯＳトランジスタの上記ゲート電
    極が、第１の多結晶シリコン膜と、この第１の多結晶シ
    リコン膜の上に形成された第４の絶縁膜と、この第４の
    絶縁膜の上に形成され且つこの第４の絶縁膜に形成され
    た開口を通じて上記第１の多結晶シリコン膜に接続した
    第２の多結晶シリコン膜とを備えていることを特徴とす
    る請求項３に記載の不揮発性半導体記憶装置。
  5. 【請求項５】 上記ＭＯＳトランジスタが上記不揮発性
    半導体記憶素子の選択トランジスタであることを特徴と
    する請求項１〜４のいずれか１項に記載の不揮発性半導
    体記憶装置。
  6. 【請求項６】 上記不純物拡散層が、上記不揮発性半導
    体記憶素子のソース又はドレインのいずれかであると同
    時に上記ＭＯＳトランジスタのソース又はドレインのい
    ずれかであることを特徴とする請求項５に記載の不揮発
    性半導体記憶装置。
  7. 【請求項７】 上記浮遊ゲートが上記不純物拡散層の上
    に部分的にオーバーラップした形で形成されており、少
    なくともそのオーバーラップ部分での上記第１の絶縁膜
    の膜厚が５〜１５ｎｍの範囲内で実質的に一様であるこ
    とを特徴とする請求項５又は６に記載の不揮発性半導体
    記憶装置。
  8. 【請求項８】 上記第１の絶縁膜が、全体として、５〜
    １５ｎｍの範囲内で実質的に一様な膜厚を有しているこ
    とを特徴とする請求項７に記載の不揮発性半導体記憶装
    置。
  9. 【請求項９】 半導体基板上に第１の絶縁膜を介して形
    成された第１の多結晶シリコン膜からなる浮遊ゲート及
    びこの浮遊ゲートの上に第２の絶縁膜を介して形成され
    た第２の多結晶シリコン膜からなる制御ゲートを有する
    不揮発性半導体記憶素子と、 上記半導体基板上に第３の絶縁膜を介して形成された第
    ３の多結晶シリコン膜と、この第３の多結晶シリコン膜
    の上に形成された第４の絶縁膜と、この第４の絶縁膜の
    上に形成され且つこの第４の絶縁膜に形成された開口を
    通じて上記第３の多結晶シリコン膜に接続した第４の多
    結晶シリコン膜とを備えたゲート電極を有するＭＯＳト
    ランジスタと、 上記半導体基板に形成された上記不揮発性半導体記憶素
    子と上記ＭＯＳトランジスタとが共有する不純物拡散層
    とを備えた不揮発性半導体記憶装置。
  10. 【請求項１０】 上記浮遊ゲートが上記不純物拡散層の
    上に部分的にオーバーラップした形で形成されており、
    少なくともそのオーバーラップ部分での上記第１の絶縁
    膜の膜厚が５〜１５ｎｍの範囲内で実質的に一様である
    ことを特徴とする請求項９に記載の不揮発性半導体記憶
    装置。
  11. 【請求項１１】 上記第１の絶縁膜が、全体として、５
    〜１５ｎｍの範囲内で実質的に一様な膜厚を有している
    ことを特徴とする請求項１０に記載の不揮発性半導体記
    憶装置。
  12. 【請求項１２】 上記ＭＯＳトランジスタが上記不揮発
    性半導体記憶素子の選択トランジスタであることを特徴
    とする請求項９に記載の不揮発性半導体記憶装置。
  13. 【請求項１３】 浮遊ゲート型不揮発性半導体記憶素子
    が形成された第１の領域とＭＯＳトランジスタが形成さ
    れた第２の領域とを備えている不揮発性半導体記憶装置
    の製造方法において、 上記第１の領域の半導体基板の表面に第１の絶縁膜を形
    成し、上記第２の領域の上記半導体基板の表面に第２の
    絶縁膜を形成する工程と、 上記第１及び第２の絶縁膜の上に第１の導電膜を形成す
    る工程と、 上記第１の領域において上記第１の導電膜を所定形状に
    加工するとともに、上記第２の領域の全面に上記第１の
    導電膜を残す工程と、 上記第１の領域において加工された上記第１の導電膜の
    上及び上記第２の領域の全面に残った上記第１の導電膜
    の上を含む上記半導体基板上の全面に第３の絶縁膜を形
    成する工程と、 上記第２の領域において上記第３の絶縁膜の少なくとも
    一部をエッチング除去する工程と、 上記第３の絶縁膜が除去された部分を含む上記半導体基
    板上の全面に第２の導電膜を形成する工程と、 上記第２の導電膜、上記第３の絶縁膜及び上記第１の導
    電膜を加工して、上記第１の領域においては、上記第１
    の導電膜からなる浮遊ゲートと上記第２の導電膜からな
    る制御ゲートを夫々形成し、上記第２の領域において
    は、互いに電気的に接続した上記第１及び第２の導電膜
    からなる上記ＭＯＳトランジスタのゲート電極を形成す
    る工程とを備えていることを特徴とする不揮発性半導体
    記憶装置の製造方法。
  14. 【請求項１４】 上記第１の絶縁膜の膜厚が上記第２の
    絶縁膜の膜厚よりも小さいことを特徴とする請求項１３
    に記載の不揮発性半導体記憶装置の製造方法。
  15. 【請求項１５】 上記第１及び第２の導電膜がいずれも
    多結晶シリコン膜であり、上記第３の絶縁膜がＯＮＯ膜
    であることを特徴とする請求項１３又は１４に記載の不
    揮発性半導体記憶装置の製造方法。
  16. 【請求項１６】 上記第１の領域に上記浮遊ゲート及び
    上記制御ゲート並びに上記第２の領域に上記ＭＯＳトラ
    ンジスタの上記ゲート電極を夫々形成した後、それらを
    マスクとして、上記半導体基板内に上記半導体基板とは
    反対導電型の不純物をイオン注入する工程と、上記半導
    体基板に導入した上記不純物を活性化すると同時に横方
    向拡散させて、少なくとも上記浮遊ゲート下に一部がも
    ぐり込んだ形の不純物拡散層を上記半導体基板内に形成
    する工程とを更に備えていることを特徴とする請求項１
    ３〜１５のいずれか１項に記載の不揮発性半導体記憶装
    置の製造方法。
  17. 【請求項１７】 浮遊ゲート型不揮発性半導体記憶素子
    が形成された第１の領域とＭＯＳトランジスタが形成さ
    れた第２の領域とを備えている不揮発性半導体記憶装置
    の製造方法において、 半導体基板上の全面に第１の絶縁膜を形成する工程と、 上記第１の絶縁膜の上に第１の導電膜を形成する工程
    と、 上記第１の領域において上記第１の導電膜を所定形状に
    加工するとともに、上記第２の領域の全面に上記第１の
    導電膜を残す工程と、 上記第１の領域において加工された上記第１の導電膜の
    上及び上記第２の領域の全面に残った上記第１の導電膜
    の上を含む上記半導体基板上の全面に第２の絶縁膜を形
    成する工程と、 上記第２の領域において上記第２の絶縁膜の少なくとも
    一部をエッチング除去する工程と、 上記第２の絶縁膜が除去された部分を含む上記半導体基
    板上の全面に第２の導電膜を形成する工程と、 上記第２の導電膜、上記第２の絶縁膜及び上記第１の導
    電膜を加工して、上記第１の領域においては、上記第１
    の導電膜からなる浮遊ゲートと上記第２の導電膜からな
    る制御ゲートを夫々形成し、上記第２の領域において
    は、互いに電気的に接続した上記第１及び第２の導電膜
    からなる上記ＭＯＳトランジスタのゲート電極を形成す
    る工程とを備えていることを特徴とする不揮発性半導体
    記憶装置の製造方法。
  18. 【請求項１８】 上記第１及び第２の導電膜がいずれも
    多結晶シリコン膜であり、上記第２の絶縁膜がＯＮＯ膜
    であることを特徴とする請求項１７に記載の不揮発性半
    導体記憶装置の製造方法。
  19. 【請求項１９】 上記第１の領域に上記浮遊ゲート及び
    上記制御ゲート並びに上記第２の領域に上記ＭＯＳトラ
    ンジスタの上記ゲート電極を夫々形成した後、それらを
    マスクとして、上記半導体基板内に上記半導体基板とは
    反対導電型の不純物をイオン注入する工程と、上記半導
    体基板に導入した上記不純物を活性化すると同時に横方
    向拡散させて、少なくとも上記浮遊ゲート下に一部がも
    ぐり込む不純物拡散層を上記半導体基板内に形成する工
    程とを更に備えていることを特徴とする請求項１７又は
    １８に記載の不揮発性半導体記憶装置の製造方法。
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