JPH0697457A - 不揮発性メモリ装置とその製造方法 - Google Patents
不揮発性メモリ装置とその製造方法Info
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Abstract
(57)【要約】
【目的】製造工程をより短縮、簡素化できる不揮発性の
半導体メモリ装置とその製造方法の提供。 【構成】周辺回路領域のトランジスタのゲート構造を、
メモリセルアレイ領域のストレージセルトランジスタの
ゲート構造と同様のフローティングゲート電極２０４及
びコントロールゲート電極２０８をもつ構造とし、スト
レージセルトランジスタ形成の写真食刻工程で同時に両
領域のトランジスタを形成できるようにする。このと
き、周辺回路領域のトランジスタのフローティングゲー
ト電極とコントロールゲート電極との間の層間絶縁膜に
コンタクトホールを設けておき、該フローティングゲー
ト電極及びコントロールゲート電極を電気的に接続さ
せ、一つのゲート電極として動作するようにしている。
半導体メモリ装置とその製造方法の提供。 【構成】周辺回路領域のトランジスタのゲート構造を、
メモリセルアレイ領域のストレージセルトランジスタの
ゲート構造と同様のフローティングゲート電極２０４及
びコントロールゲート電極２０８をもつ構造とし、スト
レージセルトランジスタ形成の写真食刻工程で同時に両
領域のトランジスタを形成できるようにする。このと
き、周辺回路領域のトランジスタのフローティングゲー
ト電極とコントロールゲート電極との間の層間絶縁膜に
コンタクトホールを設けておき、該フローティングゲー
ト電極及びコントロールゲート電極を電気的に接続さ
せ、一つのゲート電極として動作するようにしている。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に多層ゲート構造を有する不揮発性メモリ装置に
関する。
し、特に多層ゲート構造を有する不揮発性メモリ装置に
関する。
【０００２】
【従来の技術】一般の多層ゲート構造の不揮発性メモリ
装置は、セルアレイ領域に多層ゲート構造を有するスト
レージセル(storage cell)トランジスタと、周辺回路領
域にこのストレージセルトランジスタを動作させるため
の単層ゲート構造のトランジスタとを備えてなってい
る。こうした多層ゲート構造のメモリ装置の一種として
ＥＥＰＲＯＭ(Electrically Erasable and Programable
ROM) がある。このＥＥＰＲＯＭのストレージセルトラ
ンジスタはデータを貯蔵するフローティングゲート電極
と、このフローティングゲート電極を制御するコントロ
ールゲート電極とを有し、更に、このコントロールゲー
ト電極とフローティングゲート電極との間に層間絶縁膜
を持ち、また、フローティングゲート電極と基板との間
にトンネル酸化膜を有している。
装置は、セルアレイ領域に多層ゲート構造を有するスト
レージセル(storage cell)トランジスタと、周辺回路領
域にこのストレージセルトランジスタを動作させるため
の単層ゲート構造のトランジスタとを備えてなってい
る。こうした多層ゲート構造のメモリ装置の一種として
ＥＥＰＲＯＭ(Electrically Erasable and Programable
ROM) がある。このＥＥＰＲＯＭのストレージセルトラ
ンジスタはデータを貯蔵するフローティングゲート電極
と、このフローティングゲート電極を制御するコントロ
ールゲート電極とを有し、更に、このコントロールゲー
ト電極とフローティングゲート電極との間に層間絶縁膜
を持ち、また、フローティングゲート電極と基板との間
にトンネル酸化膜を有している。
【０００３】このようなＥＥＰＲＯＭに関する従来技術
の一例がＲ．ＳＨＩＲＯＴＡ等により“１６メガビット
のＮＡＮＤＥＥＰＲＯＭ用２．３ｍｍ2 メモリセル構造
（Ａ２．３ｍｍ2 MEMORY CELL STRUCTURE FOR 16Mb NA
ND EEPROMS）”として１９９０年度ＩＥＤＭの１０３頁
〜１０６頁に詳細に開示されている。図７〜図１１にこ
の様な従来技術による多層ゲート構造を有するＥＥＰＲ
ＯＭの製造工程を示す。なお、各図中の（ａ）はそれぞ
れの製造工程におけるＥＥＰＲＯＭのセルアレイ領域と
周辺回路領域の縦断面図で、（ｂ）はそれぞれの製造工
程におけるＥＥＰＲＯＭの周辺回路領域の横断面図であ
る。
の一例がＲ．ＳＨＩＲＯＴＡ等により“１６メガビット
のＮＡＮＤＥＥＰＲＯＭ用２．３ｍｍ2 メモリセル構造
（Ａ２．３ｍｍ2 MEMORY CELL STRUCTURE FOR 16Mb NA
ND EEPROMS）”として１９９０年度ＩＥＤＭの１０３頁
〜１０６頁に詳細に開示されている。図７〜図１１にこ
の様な従来技術による多層ゲート構造を有するＥＥＰＲ
ＯＭの製造工程を示す。なお、各図中の（ａ）はそれぞ
れの製造工程におけるＥＥＰＲＯＭのセルアレイ領域と
周辺回路領域の縦断面図で、（ｂ）はそれぞれの製造工
程におけるＥＥＰＲＯＭの周辺回路領域の横断面図であ
る。
【０００４】図７の工程では、半導体基板１００上に通
常のＬＯＣＯＳ法(Local Oxidationof Silicon)で素子
間分離用のフィールド酸化膜１０１を形成し、基板１０
０の全面にゲート酸化膜１０５を形成した後、写真蝕刻
法によりセルアレイ領域上のストレージセルトランジス
タの形成部位のゲート酸化膜１０５を蝕刻する。その
後、このストレージセルトランジスタのゲート電極の形
成部位の基板１００の表面上にトンネル酸化膜１０２を
薄く形成し、基板１００の全面に第１多結晶シリコン膜
１０３と層間絶縁膜としてのＯＮＯ膜（酸化膜／窒化膜
／酸化膜からなる多層膜をいう）１０４を順に形成す
る。さらに、感光膜１０６をマスクとして通常の蝕刻方
法でこの膜を順次蝕刻してセルアレイ領域以外の周辺回
路領域のフィールド酸化膜１０１及び基板１００の表面
を露出させる。なお、第１多結晶シリコン膜１０３はス
トレージセルトランジスタのフローティングゲート電極
用の導電膜である。
常のＬＯＣＯＳ法(Local Oxidationof Silicon)で素子
間分離用のフィールド酸化膜１０１を形成し、基板１０
０の全面にゲート酸化膜１０５を形成した後、写真蝕刻
法によりセルアレイ領域上のストレージセルトランジス
タの形成部位のゲート酸化膜１０５を蝕刻する。その
後、このストレージセルトランジスタのゲート電極の形
成部位の基板１００の表面上にトンネル酸化膜１０２を
薄く形成し、基板１００の全面に第１多結晶シリコン膜
１０３と層間絶縁膜としてのＯＮＯ膜（酸化膜／窒化膜
／酸化膜からなる多層膜をいう）１０４を順に形成す
る。さらに、感光膜１０６をマスクとして通常の蝕刻方
法でこの膜を順次蝕刻してセルアレイ領域以外の周辺回
路領域のフィールド酸化膜１０１及び基板１００の表面
を露出させる。なお、第１多結晶シリコン膜１０３はス
トレージセルトランジスタのフローティングゲート電極
用の導電膜である。
【０００５】図８の工程では、感光膜１０６を除去した
後に熱酸化法を用いて周辺回路領域にゲート酸化膜１０
７を形成し、基板１００の全面に第２多結晶シリコン膜
１０８とタングステンシリサイド膜１０９を順次に形成
する。この第２多結晶シリコン膜１０８とタングステン
シリサイド膜１０９はストレージセルトランジスタのコ
ントロールゲート電極及び周辺回路領域のトランジスタ
のゲート電極を形成するものである。
後に熱酸化法を用いて周辺回路領域にゲート酸化膜１０
７を形成し、基板１００の全面に第２多結晶シリコン膜
１０８とタングステンシリサイド膜１０９を順次に形成
する。この第２多結晶シリコン膜１０８とタングステン
シリサイド膜１０９はストレージセルトランジスタのコ
ントロールゲート電極及び周辺回路領域のトランジスタ
のゲート電極を形成するものである。
【０００６】図９の工程では、周辺回路領域上にトラン
ジスタのゲート電極を形成するための感光膜パターン１
１０を形成し、タングステンシリサイド膜１０９と第２
多結晶シリコン膜１０８をフィールド酸化膜１０１とゲ
ート酸化膜１０７の表面が露出するまで蝕刻し、周辺回
路領域のトランジスタのソースとドレイン領域を形成す
るためのイオン注入を実施する。
ジスタのゲート電極を形成するための感光膜パターン１
１０を形成し、タングステンシリサイド膜１０９と第２
多結晶シリコン膜１０８をフィールド酸化膜１０１とゲ
ート酸化膜１０７の表面が露出するまで蝕刻し、周辺回
路領域のトランジスタのソースとドレイン領域を形成す
るためのイオン注入を実施する。
【０００７】図１０の工程では、感光膜１１０を除去し
た後、さらに、感光膜１１１を形成してセルアレイ領域
上にパターニングし、トンネル酸化膜１０２とゲート酸
化膜１０５の表面が露出するまで順にタングステンシリ
サイド膜１０９、第２多結晶シリコン膜１０８、ＯＮＯ
膜１０４、第１多結晶シリコン膜１０３を蝕刻してスト
レージセルトランジスタのゲート電極を形成し、ストレ
ージセルトランジスタのソースとドレイン領域とを形成
するためのイオン注入を実施する。
た後、さらに、感光膜１１１を形成してセルアレイ領域
上にパターニングし、トンネル酸化膜１０２とゲート酸
化膜１０５の表面が露出するまで順にタングステンシリ
サイド膜１０９、第２多結晶シリコン膜１０８、ＯＮＯ
膜１０４、第１多結晶シリコン膜１０３を蝕刻してスト
レージセルトランジスタのゲート電極を形成し、ストレ
ージセルトランジスタのソースとドレイン領域とを形成
するためのイオン注入を実施する。
【０００８】図１１の工程では、感光膜１１１を除去し
た後、熱拡散を実施して周辺回路領域のトランジスタの
ソース及びドレイン領域と、セルアレイ領域のストレー
ジセルトランジスタのソース及びドレイン領域とを形成
し、基板１００の全面にＬＴＯ(Low-Temperature Oxid
e) 絶縁膜１１２とＢＰＳＧ膜１１３とを順次形成しリ
フロー工程を経て、セルアレイ領域及び周辺回路領域部
位に配線接続用の開口部を形成した後、金属配線膜１１
４、１１５を形成する。
た後、熱拡散を実施して周辺回路領域のトランジスタの
ソース及びドレイン領域と、セルアレイ領域のストレー
ジセルトランジスタのソース及びドレイン領域とを形成
し、基板１００の全面にＬＴＯ(Low-Temperature Oxid
e) 絶縁膜１１２とＢＰＳＧ膜１１３とを順次形成しリ
フロー工程を経て、セルアレイ領域及び周辺回路領域部
位に配線接続用の開口部を形成した後、金属配線膜１１
４、１１５を形成する。
【０００９】以上の説明から分かるように、従来技術に
よる多層ゲート構造のメモリ装置は、セルアレイ領域上
のストレージセルトランジスタ１２と周辺回路領域のト
ランジスタ１１のゲート構造が異なるので、図７
（ａ）、図９（ａ）、図１０（ａ）に示したようにそれ
ぞれ別の写真蝕刻工程が必要となる。このことにより、
層間絶縁膜のＯＮＯ膜が有機性感光膜によって汚染され
る問題が生じ、また、蝕刻工程の回数の増加によるフィ
ールド酸化膜の損傷により絶縁能力が減少し、さらに、
製造工程が複雑になるという短所がある。
よる多層ゲート構造のメモリ装置は、セルアレイ領域上
のストレージセルトランジスタ１２と周辺回路領域のト
ランジスタ１１のゲート構造が異なるので、図７
（ａ）、図９（ａ）、図１０（ａ）に示したようにそれ
ぞれ別の写真蝕刻工程が必要となる。このことにより、
層間絶縁膜のＯＮＯ膜が有機性感光膜によって汚染され
る問題が生じ、また、蝕刻工程の回数の増加によるフィ
ールド酸化膜の損傷により絶縁能力が減少し、さらに、
製造工程が複雑になるという短所がある。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、ストレージセルトランジスタと周辺回路領域上のト
ランジスタが同様の多層構造のゲートを有するような不
揮発性メモリ装置を提供することにある。
は、ストレージセルトランジスタと周辺回路領域上のト
ランジスタが同様の多層構造のゲートを有するような不
揮発性メモリ装置を提供することにある。
【００１１】本発明の他の目的は、ストレージセルトラ
ンジスタ及び周辺回路領域のトランジスタのゲート電極
が同様の多層構造を有し、一回の写真蝕刻工程によって
形成することのできる不揮発性メモリ装置の製造方法を
提供することにある。
ンジスタ及び周辺回路領域のトランジスタのゲート電極
が同様の多層構造を有し、一回の写真蝕刻工程によって
形成することのできる不揮発性メモリ装置の製造方法を
提供することにある。
【００１２】本発明のさらに他の目的は、層間絶縁膜の
汚染を防止できて優れた層間絶縁性を発揮する多層構造
のゲートを有する不揮発性メモリ装置の製造方法を提供
することにある。
汚染を防止できて優れた層間絶縁性を発揮する多層構造
のゲートを有する不揮発性メモリ装置の製造方法を提供
することにある。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明による不揮発性のメモリ装置は、周辺回
路領域のトランジスタのゲート電極が、セルアレイ領域
のストレージセルトランジスタのゲート電極と同様の多
層構造とされると共に、そのゲート電極の各層が相互に
接続されて単一のゲート電極として動作するようにされ
ていることを特徴とする。
るために本発明による不揮発性のメモリ装置は、周辺回
路領域のトランジスタのゲート電極が、セルアレイ領域
のストレージセルトランジスタのゲート電極と同様の多
層構造とされると共に、そのゲート電極の各層が相互に
接続されて単一のゲート電極として動作するようにされ
ていることを特徴とする。
【００１４】また、本発明による不揮発性のメモリ装置
は、周辺回路領域のトランジスタのゲート電極がセルア
レイ領域のストレージセルトランジスタのゲート電極と
同様の多層構造を有するような構造とされているので、
その製造工程において、同じ写真蝕刻工程によりストレ
ージセルトランジスタと周辺回路領域のトランジスタが
形成されるようになっていることを特徴とする。
は、周辺回路領域のトランジスタのゲート電極がセルア
レイ領域のストレージセルトランジスタのゲート電極と
同様の多層構造を有するような構造とされているので、
その製造工程において、同じ写真蝕刻工程によりストレ
ージセルトランジスタと周辺回路領域のトランジスタが
形成されるようになっていることを特徴とする。
【００１５】さらに、本発明による不揮発性のメモリ装
置は、層間絶縁膜の上面に汚染防止用の多結晶シリコン
膜を備えることを特徴とする。
置は、層間絶縁膜の上面に汚染防止用の多結晶シリコン
膜を備えることを特徴とする。
【００１６】
【実施例】以下、本発明の実施例を図１〜図６を参照し
て詳細に説明する。図１は本発明の実施例による不揮発
性メモリ装置の周辺回路領域のレイアウト図である。同
図において、２０１はフィールド酸化膜、２０はソース
・ドレイン領域が形成されたアクティブ領域、２１０は
第１多結晶シリコン膜と第３多結晶シリコン膜との間の
接触窓、２２０は第３多結晶シリコン膜と金属配線膜と
の間の接触窓、２０９は順次積層された多層導電膜の上
部膜であるシリサイド膜、２１７は接触窓２２０を通じ
て第３多結晶シリコン膜と接触している金属配線膜を示
す。
て詳細に説明する。図１は本発明の実施例による不揮発
性メモリ装置の周辺回路領域のレイアウト図である。同
図において、２０１はフィールド酸化膜、２０はソース
・ドレイン領域が形成されたアクティブ領域、２１０は
第１多結晶シリコン膜と第３多結晶シリコン膜との間の
接触窓、２２０は第３多結晶シリコン膜と金属配線膜と
の間の接触窓、２０９は順次積層された多層導電膜の上
部膜であるシリサイド膜、２１７は接触窓２２０を通じ
て第３多結晶シリコン膜と接触している金属配線膜を示
す。
【００１７】図２〜図６に本発明の一実施例によるＥＥ
ＰＲＯＭの製造工程を示す。各図中、（ａ）は図２のＡ
−Ａ’線に沿って見たＥＥＰＲＯＭのセルアレイ領域と
周辺回路領域の縦断面図であり、（ｂ）は図２のＢ−
Ｂ’線に沿って見たＥＥＰＲＯＭの周辺回路領域の横断
面図である。
ＰＲＯＭの製造工程を示す。各図中、（ａ）は図２のＡ
−Ａ’線に沿って見たＥＥＰＲＯＭのセルアレイ領域と
周辺回路領域の縦断面図であり、（ｂ）は図２のＢ−
Ｂ’線に沿って見たＥＥＰＲＯＭの周辺回路領域の横断
面図である。
【００１８】図２の工程では、半導体基板２００上に通
常のＬＯＣＯＳ法により素子間分離用フィールド酸化膜
２０１を形成し、この基板２００の全面にゲート酸化膜
２０２を形成した後に写真蝕刻法でセルアレイ領域上の
ストレージセルトランジスタの形成部位のゲート酸化膜
２０２を蝕刻してから、該ストレージセルトランジスタ
の形成部位の基板２００の表面上にトンネル酸化膜２０
３を形成する。このトンネル酸化膜２０３は通常、２０
０Å以下に薄く形成される。
常のＬＯＣＯＳ法により素子間分離用フィールド酸化膜
２０１を形成し、この基板２００の全面にゲート酸化膜
２０２を形成した後に写真蝕刻法でセルアレイ領域上の
ストレージセルトランジスタの形成部位のゲート酸化膜
２０２を蝕刻してから、該ストレージセルトランジスタ
の形成部位の基板２００の表面上にトンネル酸化膜２０
３を形成する。このトンネル酸化膜２０３は通常、２０
０Å以下に薄く形成される。
【００１９】図３の工程では、基板２００の全面にフロ
ーティングゲート電極用の第１多結晶シリコン膜２０４
と、層間絶縁膜であるＯＮＯ膜２０５と、第２多結晶シ
リコン膜２０６とを順次形成し、写真蝕刻法により周辺
回路領域上に形成された第２多結晶シリコン膜２０６と
ＯＮＯ膜２０５の所定部位を蝕刻することにより、第１
多結晶シリコン膜２０４の表面の一部を露出させて接触
窓２１０を形成する。この第２多結晶シリコン膜２０６
は２００〜５００Å程度に薄く形成するのが望ましく、
ＯＮＯ膜２０５が有機性物質である感光膜２０７によっ
て汚染されるのを防止する作用をする。なお、本実施例
では層間絶縁膜としてＯＮＯ膜を利用したが、酸化膜の
み又は他の絶縁膜を利用することもできる。
ーティングゲート電極用の第１多結晶シリコン膜２０４
と、層間絶縁膜であるＯＮＯ膜２０５と、第２多結晶シ
リコン膜２０６とを順次形成し、写真蝕刻法により周辺
回路領域上に形成された第２多結晶シリコン膜２０６と
ＯＮＯ膜２０５の所定部位を蝕刻することにより、第１
多結晶シリコン膜２０４の表面の一部を露出させて接触
窓２１０を形成する。この第２多結晶シリコン膜２０６
は２００〜５００Å程度に薄く形成するのが望ましく、
ＯＮＯ膜２０５が有機性物質である感光膜２０７によっ
て汚染されるのを防止する作用をする。なお、本実施例
では層間絶縁膜としてＯＮＯ膜を利用したが、酸化膜の
み又は他の絶縁膜を利用することもできる。
【００２０】図４の工程では、感光膜２０７を除去し基
板２００の全面にコントロールゲート電極用の第３多結
晶シリコン膜２０８とシリサイド膜２０９を順次形成す
る。なお、ここで、第３多結晶シリコン膜２０８の形成
前に、既に形成された第２多結晶シリコン膜２０６の表
面に存在する自然酸化膜(natural oxide) を除去するた
めの湿式蝕刻工程を追加することも可能である。
板２００の全面にコントロールゲート電極用の第３多結
晶シリコン膜２０８とシリサイド膜２０９を順次形成す
る。なお、ここで、第３多結晶シリコン膜２０８の形成
前に、既に形成された第２多結晶シリコン膜２０６の表
面に存在する自然酸化膜(natural oxide) を除去するた
めの湿式蝕刻工程を追加することも可能である。
【００２１】図４の（ｂ）から分かるように、周辺回路
領域の接触窓２１０において第１多結晶シリコン膜２０
４と第３多結晶シリコン膜２０８が相互に接続してい
る。従って、二つの多結晶シリコン膜（第１及び第３多
結晶シリコン膜）は周辺回路領域で一つのゲート電極と
して作用する。
領域の接触窓２１０において第１多結晶シリコン膜２０
４と第３多結晶シリコン膜２０８が相互に接続してい
る。従って、二つの多結晶シリコン膜（第１及び第３多
結晶シリコン膜）は周辺回路領域で一つのゲート電極と
して作用する。
【００２２】図５の工程では、セルアレイ領域と周辺回
路領域上に感光膜パターン２１１ａ、２１１ｂを形成し
て写真蝕刻法によりシリサイド膜２０９、第３多結晶シ
リコン膜２０８、第２多結晶シリコン膜２０６、ＯＮＯ
膜２０５、第１多結晶シリコン膜２０４を順次蝕刻して
ストレージセルトランジスタと周辺回路領域のトランジ
スタのゲート電極を形成し、ソース及びドレイン領域を
形成するためのイオン注入を実施する。
路領域上に感光膜パターン２１１ａ、２１１ｂを形成し
て写真蝕刻法によりシリサイド膜２０９、第３多結晶シ
リコン膜２０８、第２多結晶シリコン膜２０６、ＯＮＯ
膜２０５、第１多結晶シリコン膜２０４を順次蝕刻して
ストレージセルトランジスタと周辺回路領域のトランジ
スタのゲート電極を形成し、ソース及びドレイン領域を
形成するためのイオン注入を実施する。
【００２３】図５から分かるように、一回の写真蝕刻工
程によりストレージセルトランジスタと周辺回路領域の
トランジスタのゲート電極形成が完了するので、従来の
技術に比べて工程がかなり短縮される。
程によりストレージセルトランジスタと周辺回路領域の
トランジスタのゲート電極形成が完了するので、従来の
技術に比べて工程がかなり短縮される。
【００２４】図６の工程では、感光膜２１１ａ、２１１
ｂを除去した後に熱拡散工程を実施して周辺回路領域の
トランジスタのソース及びドレイン領域と、セルアレイ
領域のストレージセルトランジスタのソース及びドレイ
ン領域とを形成し、基板２００の全面にＬＴＯ絶縁膜２
１２とＢＰＳＧ膜２１３とを順次形成してリフロー工程
を実施し、そして、セルアレイ領域及び周辺回路領域の
部位に配線接続用の開口部を形成した後に金属配線膜２
１６及び２１７を形成する。なお、周辺回路領域の金属
配線膜２１７は接続窓２２０の部位で接続するようにす
るのが望ましい。
ｂを除去した後に熱拡散工程を実施して周辺回路領域の
トランジスタのソース及びドレイン領域と、セルアレイ
領域のストレージセルトランジスタのソース及びドレイ
ン領域とを形成し、基板２００の全面にＬＴＯ絶縁膜２
１２とＢＰＳＧ膜２１３とを順次形成してリフロー工程
を実施し、そして、セルアレイ領域及び周辺回路領域の
部位に配線接続用の開口部を形成した後に金属配線膜２
１６及び２１７を形成する。なお、周辺回路領域の金属
配線膜２１７は接続窓２２０の部位で接続するようにす
るのが望ましい。
【００２５】図６の（ｂ）から分かるように、周辺回路
領域のトランジスタのゲート電極は下部のフローティン
グゲート電極（第１多結晶シリコン膜２０４）と上部の
コントロールゲート電極（第３多結晶シリコン膜２０
８）とが相互に接続している。従って、一つのゲート電
極として動作し、実際にトランジスタのゲート電極とし
て作用するのは下部のフローティングゲート電極（第１
多結晶シリコン膜２０４）である。
領域のトランジスタのゲート電極は下部のフローティン
グゲート電極（第１多結晶シリコン膜２０４）と上部の
コントロールゲート電極（第３多結晶シリコン膜２０
８）とが相互に接続している。従って、一つのゲート電
極として動作し、実際にトランジスタのゲート電極とし
て作用するのは下部のフローティングゲート電極（第１
多結晶シリコン膜２０４）である。
【００２６】
【発明の効果】以上述べてきたように本発明は、不揮発
性メモリ装置において、セルアレイ領域のストレージセ
ルトランジスタと周辺回路領域のトランジスタとが同様
の多層ゲート構造として形成され、周辺回路領域上の多
層ゲート電極は各層が相互に接続して電気的に一つのゲ
ート電極として用いられる。そして、同じ蝕刻工程で２
つの領域のゲート構造を形成できるので、写真蝕刻工程
の回数が減少し、これによってフィールド酸化膜の損傷
が減少してフィールド酸化膜の絶縁性が向上する。
性メモリ装置において、セルアレイ領域のストレージセ
ルトランジスタと周辺回路領域のトランジスタとが同様
の多層ゲート構造として形成され、周辺回路領域上の多
層ゲート電極は各層が相互に接続して電気的に一つのゲ
ート電極として用いられる。そして、同じ蝕刻工程で２
つの領域のゲート構造を形成できるので、写真蝕刻工程
の回数が減少し、これによってフィールド酸化膜の損傷
が減少してフィールド酸化膜の絶縁性が向上する。
【００２７】また、多層の導電膜間の層間絶縁膜の表面
に多結晶シリコンを薄く形成して写真蝕刻工程を行なう
ので、層間絶縁膜がこの写真蝕刻工程によって汚染され
るのを防止することができ、優れた層間絶縁効果を有す
る多層ゲート構造の不揮発性メモリ装置を提供すること
ができる。
に多結晶シリコンを薄く形成して写真蝕刻工程を行なう
ので、層間絶縁膜がこの写真蝕刻工程によって汚染され
るのを防止することができ、優れた層間絶縁効果を有す
る多層ゲート構造の不揮発性メモリ装置を提供すること
ができる。
【図１】本発明の実施例による不揮発性メモリ装置の周
辺回路領域のレイアウト図。
辺回路領域のレイアウト図。
【図２】本発明の実施例による不揮発性メモリ装置の製
造工程を示す要部断面図。
造工程を示す要部断面図。
【図３】本発明の実施例による不揮発性メモリ装置の製
造工程を示す要部断面図。
造工程を示す要部断面図。
【図４】本発明の実施例による不揮発性メモリ装置の製
造工程を示す要部断面図。
造工程を示す要部断面図。
【図５】本発明の実施例による不揮発性メモリ装置の製
造工程を示す要部断面図。
造工程を示す要部断面図。
【図６】本発明の実施例による不揮発性メモリ装置の製
造工程を示す要部断面図。
造工程を示す要部断面図。
【図７】従来技術による不揮発性メモリ装置の製造工程
を示す要部断面図。
を示す要部断面図。
【図８】従来技術による不揮発性メモリ装置の製造工程
を示す要部断面図。
を示す要部断面図。
【図９】従来技術による不揮発性メモリ装置の製造工程
を示す要部断面図。
を示す要部断面図。
【図１０】従来技術による不揮発性メモリ装置の製造工
程を示す要部断面図。
程を示す要部断面図。
【図１１】従来技術による不揮発性メモリ装置の製造工
程を示す要部断面図。
程を示す要部断面図。
２０ アクティブ領域 ２００ 半導体基板 ２０１ フィールド酸化膜 ２０２ ゲート酸化膜 ２０３ トンネル酸化膜 ２０４ 第１多結晶シリコン膜 ２０５ ＯＮＯ膜 ２０６ 第２多結晶シリコン膜 ２０７ 感光膜 ２０８ 第３多結晶シリコン膜 ２０９ シリサイド層 ２１０、２２０ 接触窓 ２１１ａ 感光膜パターン ２１１ｂ 感光膜パターン ２１２ ＬＴＯ絶縁膜 ２１３ ＢＰＳＧ膜 ２１６、２１７ 金属配線膜
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04
Claims (17)
- 【請求項１】 半導体基板に形成された素子間分離のた
めのフィールド酸化膜と、半導体基板上面に形成された
トンネル酸化膜と、該トンネル酸化膜上面に形成された
フローティングゲート電極と、該フローティングゲート
電極の上面に形成された層間絶縁膜と、該層間絶縁膜の
上面に形成されたコントロールゲート電極とを有してな
るストレージセルトランジスタをセルアレイ領域に備え
た半導体メモリ装置において、 フィールド酸化膜によって前記セルアレイ領域と分離さ
れた周辺回路領域の半導体基板上面に形成されるゲート
酸化膜と、このゲート酸化膜の上面に形成されるフロー
ティングゲート電極と、このフローティングゲート電極
の上面に形成される層間絶縁膜と、この層間絶縁膜の上
面に形成されると共に下層のフローティングゲート電極
と所定の部位で相互に接続されるコントロールゲート電
極とを有してなり、相互に接続されたフローティングゲ
ート電極及びコントロールゲート電極が単一のゲート電
極として動作するようにされたトランジスタを周辺回路
領域に備えていることを特徴とする半導体メモリ装置。 - 【請求項２】 フローティングゲート電極及びコントロ
ールゲート電極に多結晶シリコンが用いられている請求
項１記載の半導体メモリ装置。 - 【請求項３】 層間絶縁膜は、酸化膜／窒化膜／酸化膜
の構造を有する多層絶縁膜である請求項１記載の半導体
メモリ装置。 - 【請求項４】 層間絶縁膜とコントロールゲート電極と
の間に層間絶縁膜の汚染防止用の多結晶シリコン膜を含
むようにされている請求項１記載の半導体メモリ装置。 - 【請求項５】 コントロールゲート電極は、多結晶シリ
コン膜とシリサイド膜との二重層とされている請求項１
記載の半導体メモリ装置。 - 【請求項６】 シリサイド膜はタングステンシリサイド
膜である請求項５記載の半導体メモリ装置。 - 【請求項７】 不揮発性メモリ装置において、 第１導電形の半導体基板に形成され、相互に所定距離離
隔された第２導電形のソース領域及びドレイン領域と、
このソース領域とドレイン領域との間の半導体基板の上
面に位置するトンネル酸化膜と、該トンネル酸化膜の上
面に形成されるフローティングゲート電極と、該フロー
ティングゲート電極の上面に形成される層間絶縁膜と、
該層間絶縁膜の上面に形成されるコントロールゲート電
極とを有してなる複数のストレージセルトランジスタ、
及び前記トンネル酸化膜よりは少なくとも厚いゲート酸
化膜と、このゲート酸化膜の上部に形成され、前記フロ
ーティングゲート電極と同時に形成される層及び前記コ
ントロールゲート電極と同時に形成される層を相互に電
気的に接続した構造のゲート電極とを少なくとも有して
なる複数の周辺回路領域のトランジスタを備えているこ
とを特徴とする不揮発性メモリ装置。 - 【請求項８】 フローティングゲート電極及びコントロ
ールゲート電極に多結晶シリコンが用いられている請求
項７記載の不揮発性メモリ装置。 - 【請求項９】 層間絶縁膜は、酸化膜／窒化膜／酸化膜
の構造を有する多層絶縁膜である請求項７記載の不揮発
性メモリ装置。 - 【請求項１０】 層間絶縁膜の上面に、該層間絶縁膜の
汚染防止用の多結晶シリコン膜がさらに設けられている
請求項７記載の不揮発性メモリ装置。 - 【請求項１１】 コントロールゲート電極は、多結晶シ
リコン膜とシリサイド膜との二重層とされている請求項
７記載の不揮発性メモリ装置。 - 【請求項１２】 半導体メモリ装置の製造方法におい
て、 半導体基板にセルアレイ領域と周辺回路領域とを区別す
るための素子間分離用フィールド酸化膜を形成し、該フ
ィールド酸化膜以外の領域にゲート酸化膜を形成した
後、写真蝕刻法によりセルアレイ領域のストレージセル
トランジスタの形成部位のゲート酸化膜を除去してから
そのストレージセルトランジスタの形成部位にトンネル
酸化膜を形成する第１工程と、 前記セルアレイ領域と周辺回路領域上にフローティング
ゲート電極用の第１多結晶シリコン膜、層間絶縁膜、及
び該層間絶縁膜の汚染防止用第２多結晶シリコン膜を順
次形成した後、写真蝕刻法で周辺回路領域上に形成され
ている第２多結晶シリコン膜と層間絶縁膜の所定部位を
蝕刻して第１多結晶シリコン膜の一部表面を露出させて
接触窓を形成する第２工程と、 半導体基板の全面にコントロールゲート電極用の第３多
結晶シリコン膜とシリサイド膜とを順に形成した後、写
真蝕刻法で前記セルアレイ領域及び周辺回路領域上にパ
ターニングを施して前記シリサイド膜、第３多結晶シリ
コン膜、第２多結晶シリコン膜、層間絶縁膜、第１多結
晶シリコン膜を順次蝕刻し、そしてソース・ドレイン形
成のためのイオンを注入する第３工程と、 ソース・ドレイン領域の形成後、半導体基板の全面にＬ
ＴＯ絶縁膜及びＢＰＳＧ膜を形成してリフロー工程を実
施してから、セルアレイ領域の金属配線膜と周辺回路領
域の金属配線膜とを形成する第４工程とを含んでなるこ
とを特徴とする半導体メモリ装置の製造方法。 - 【請求項１３】 第３工程は、 半導体基板の全面に第３多結晶シリコンを形成し、第２
工程で形成された第１多結晶シリコン膜の上部の接触窓
で第１多結晶シリコン膜と第３多結晶シリコン膜とを相
互に接続させた後、第３多結晶シリコン膜の上面にシリ
サイド膜を形成する第１段階と、 半導体基板の全面に感光膜パターンを形成し、該感光膜
をマスクとしてシリサイド膜、第３多結晶シリコン膜、
第２多結晶シリコン膜、層間絶縁膜、及び第１多結晶シ
リコン膜を順次蝕刻することにより、セルアレイ領域上
にはストレージセルトランジスタの二重層ゲート電極を
形成すると同時に、周辺回路領域上には二重層が相互に
接続されたトランジスタのゲート電極を形成する第２段
階と、 前記感光膜をマスクとして半導体基板の全面にイオン注
入を実施して拡散させ、ストレージセルトランジスタの
ソース・ドレイン領域、及び周辺回路領域のトランジス
タのソース・ドレイン領域を形成する第３段階と、を連
続的に実施するようになっている請求項１２記載の半導
体メモリ装置の製造方法。 - 【請求項１４】 層間絶縁膜は、酸化膜／窒化膜／酸化
膜の順に形成された多層構造の膜である請求項１２記載
の半導体メモリ装置の製造方法。 - 【請求項１５】 第３多結晶シリコン膜を形成する前に
第２多結晶シリコン膜の表面の自然酸化膜を除去する蝕
刻工程をさらに実施するようになっている請求項１２記
載の半導体メモリ装置の製造方法。 - 【請求項１６】 周辺回路領域の金属配線膜は、第３多
結晶シリコン膜と第１多結晶シリコン膜とが相互に接続
している接触窓部位で、シリサイド膜を介して第３多結
晶シリコン膜とつながるようにされる請求項１２記載の
半導体メモリ装置の製造方法。 - 【請求項１７】 シリサイド膜はタングステンシリサイ
ド膜である請求項１２記載の半導体メモリ装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920013817A KR960009995B1 (ko) | 1992-07-31 | 1992-07-31 | 반도체 장치의 제조 방법 및 그 구조 |
| KR1992P13817 | 1992-07-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697457A true JPH0697457A (ja) | 1994-04-08 |
Family
ID=19337348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5183473A Pending JPH0697457A (ja) | 1992-07-31 | 1993-06-30 | 不揮発性メモリ装置とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5472892A (ja) |
| EP (1) | EP0581312A1 (ja) |
| JP (1) | JPH0697457A (ja) |
| KR (1) | KR960009995B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298314A (ja) * | 1995-04-27 | 1996-11-12 | Nec Yamaguchi Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2005277440A (ja) * | 1995-09-29 | 2005-10-06 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US7235476B2 (en) | 2004-11-08 | 2007-06-26 | Fujitsu Limited | Semiconductor device and manufacturing method of the same |
| US7445989B2 (en) | 2004-10-29 | 2008-11-04 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US7683423B2 (en) | 1995-09-29 | 2010-03-23 | Katsuki Hazama | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304761B1 (ko) * | 1993-11-24 | 2001-12-15 | 이데이 노부유끼 | 반도체장치의2층게이트구조및그제조방법 |
| JP3290827B2 (ja) * | 1994-09-01 | 2002-06-10 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置とその製造方法 |
| JPH08213572A (ja) * | 1994-11-30 | 1996-08-20 | Nkk Corp | 不揮発性半導体装置およびその製造方法 |
| US5894146A (en) * | 1995-02-28 | 1999-04-13 | Sgs-Thomson Microelectronics, S.R.L. | EEPROM memory cells matrix with double polysilicon level and relating manufacturing process |
| KR0144906B1 (ko) * | 1995-03-31 | 1998-07-01 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
| US5925907A (en) * | 1995-09-29 | 1999-07-20 | Nippon Steel Corporaition | Semiconductor device including transistor with composite gate structure and transistor with single gate structure |
| DE69625169D1 (de) * | 1996-01-22 | 2003-01-16 | St Microelectronics Srl | Herstellung von natürlichen Transistoren in einem Verfahren für nichtflüchtige Speicher |
| US5846873A (en) | 1996-02-02 | 1998-12-08 | Micron Technology, Inc. | Method of creating ultra-small nibble structures during mosfet fabrication |
| US5716874A (en) * | 1996-02-20 | 1998-02-10 | United Microelectronics Corporation | Method of fabricating EPROM memory by individually forming gate oxide and coupling insulator |
| US5843835A (en) * | 1996-04-01 | 1998-12-01 | Winbond Electronics Corporation | Damage free gate dielectric process during gate electrode plasma etching |
| US6043123A (en) * | 1996-05-30 | 2000-03-28 | Hyundai Electronics America, Inc. | Triple well flash memory fabrication process |
| US6330190B1 (en) | 1996-05-30 | 2001-12-11 | Hyundai Electronics America | Semiconductor structure for flash memory enabling low operating potentials |
| US5923999A (en) * | 1996-10-29 | 1999-07-13 | International Business Machines Corporation | Method of controlling dopant diffusion and metal contamination in thin polycide gate conductor of mosfet device |
| US5714412A (en) * | 1996-12-02 | 1998-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd | Multi-level, split-gate, flash memory cell and method of manufacture thereof |
| KR100215845B1 (ko) * | 1997-03-17 | 1999-08-16 | 구본준 | 반도체소자 제조방법 |
| TW360951B (en) * | 1997-04-01 | 1999-06-11 | Nxp Bv | Method of manufacturing a semiconductor device |
| US6087221A (en) * | 1997-08-22 | 2000-07-11 | Micron Technology, Inc. | Method of fabricating two dissimilar devices with diminished processing steps |
| EP0902466B1 (en) * | 1997-08-27 | 2005-01-19 | STMicroelectronics S.r.l. | Method for manufacturing a native MOS P-channel transistor with a process manufacturing non-volatile memories |
| AU735045B2 (en) * | 1997-10-30 | 2001-06-28 | Texas Instruments Incorporated | A process flow to integrate high and low voltage peripheral transistors with a floating gate array |
| US6150214A (en) * | 1997-11-21 | 2000-11-21 | Texas Instruments Incorporated | Titanium nitride metal interconnection system and method of forming the same |
| US6027973A (en) * | 1997-12-09 | 2000-02-22 | Advanced Micro Devices | Oxidation and etchback process for forming thick contact area on polysilicon layer in microelectronic structure |
| US6072191A (en) * | 1997-12-16 | 2000-06-06 | Advanced Micro Devices, Inc. | Interlevel dielectric thickness monitor for complex semiconductor chips |
| US5863820A (en) * | 1998-02-02 | 1999-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integration of sac and salicide processes on a chip having embedded memory |
| US6015730A (en) * | 1998-03-05 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Integration of SAC and salicide processes by combining hard mask and poly definition |
| KR100275741B1 (ko) * | 1998-08-31 | 2000-12-15 | 윤종용 | 비휘발성 기억소자의 제조방법 |
| EP0996162A1 (en) * | 1998-10-21 | 2000-04-26 | STMicroelectronics S.r.l. | Low resistance contact structure for a select transistor of EEPROM memory cells |
| US6168997B1 (en) * | 1999-04-26 | 2001-01-02 | Vanguard International Semiconductor Corporation | Method of forming poly gate and polycide gate with equal height |
| US6228782B1 (en) * | 1999-05-11 | 2001-05-08 | Advanced Micro Devices, Inc. | Core field isolation for a NAND flash memory |
| US6074908A (en) * | 1999-05-26 | 2000-06-13 | Taiwan Semiconductor Manufacturing Company | Process for making merged integrated circuits having salicide FETS and embedded DRAM circuits |
| US6232222B1 (en) * | 1999-09-14 | 2001-05-15 | International Business Machines Corporation | Method of eliminating a critical mask using a blockout mask and a resulting semiconductor structure |
| EP1109217A1 (en) * | 1999-12-13 | 2001-06-20 | STMicroelectronics S.r.l. | Method of manufacturing low and high voltage CMOS transistors with EPROM cells |
| JP4149644B2 (ja) * | 2000-08-11 | 2008-09-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR100389039B1 (ko) * | 2001-03-05 | 2003-06-25 | 삼성전자주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
| US6853029B2 (en) * | 2001-05-28 | 2005-02-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with multi-layer gate structure |
| JP4859290B2 (ja) * | 2001-06-21 | 2012-01-25 | 富士通セミコンダクター株式会社 | 半導体集積回路装置の製造方法 |
| KR100637342B1 (ko) * | 2003-10-30 | 2006-10-23 | 윤성용 | 천연 화장품 개발을 위한 캘러스의 용도 |
| US9293571B2 (en) | 2012-08-09 | 2016-03-22 | City University Of Hong Kong | Metal nanoparticle monolayer |
| US9324709B2 (en) | 2013-08-19 | 2016-04-26 | Globalfoundries Inc. | Self-aligned gate contact structure |
| US10224335B2 (en) | 2015-01-29 | 2019-03-05 | Hewlett-Packard Development Company, L.P. | Integrated circuits |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121679A (ja) * | 1982-01-12 | 1983-07-20 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
| JPS5974677A (ja) * | 1982-10-22 | 1984-04-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JPS61148863A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62257768A (ja) * | 1986-04-29 | 1987-11-10 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | Ｅｐｒｏｍセルの製造方法 |
| JPH01171229A (ja) * | 1987-12-25 | 1989-07-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JPH0399473A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4663645A (en) * | 1984-05-23 | 1987-05-05 | Hitachi, Ltd. | Semiconductor device of an LDD structure having a floating gate |
| JPS6116571A (ja) * | 1984-07-03 | 1986-01-24 | Ricoh Co Ltd | 半導体装置の製造方法 |
| US4635347A (en) * | 1985-03-29 | 1987-01-13 | Advanced Micro Devices, Inc. | Method of fabricating titanium silicide gate electrodes and interconnections |
| JP2509697B2 (ja) * | 1989-04-28 | 1996-06-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5032881A (en) * | 1990-06-29 | 1991-07-16 | National Semiconductor Corporation | Asymmetric virtual ground EPROM cell and fabrication method |
| EP0528564A2 (en) * | 1991-08-20 | 1993-02-24 | National Semiconductor Corporation | Self-aligned stacked gate EPROM cell using tantalum oxide control gate dielectric |
| US5281548A (en) * | 1992-07-28 | 1994-01-25 | Micron Technology, Inc. | Plug-based floating gate memory |
-
1992
- 1992-07-31 KR KR1019920013817A patent/KR960009995B1/ko not_active IP Right Cessation
-
1993
- 1993-06-30 JP JP5183473A patent/JPH0697457A/ja active Pending
- 1993-07-30 EP EP93112274A patent/EP0581312A1/en not_active Withdrawn
- 1993-08-02 US US08/101,239 patent/US5472892A/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121679A (ja) * | 1982-01-12 | 1983-07-20 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
| JPS5974677A (ja) * | 1982-10-22 | 1984-04-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JPS61148863A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62257768A (ja) * | 1986-04-29 | 1987-11-10 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | Ｅｐｒｏｍセルの製造方法 |
| JPH01171229A (ja) * | 1987-12-25 | 1989-07-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JPH0399473A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298314A (ja) * | 1995-04-27 | 1996-11-12 | Nec Yamaguchi Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2005277440A (ja) * | 1995-09-29 | 2005-10-06 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US7683423B2 (en) | 1995-09-29 | 2010-03-23 | Katsuki Hazama | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US7759195B2 (en) | 1995-09-29 | 2010-07-20 | Katsuki Hazama | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US7445989B2 (en) | 2004-10-29 | 2008-11-04 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US8169017B2 (en) | 2004-10-29 | 2012-05-01 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| US7235476B2 (en) | 2004-11-08 | 2007-06-26 | Fujitsu Limited | Semiconductor device and manufacturing method of the same |
| US7759725B2 (en) | 2004-11-08 | 2010-07-20 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940003036A (ko) | 1994-02-19 |
| EP0581312A1 (en) | 1994-02-02 |
| KR960009995B1 (ko) | 1996-07-25 |
| US5472892A (en) | 1995-12-05 |
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