JPH09181282A - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents

不揮発性半導体メモリ装置及びその製造方法

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JPH09181282A
JPH09181282A JP8192255A JP19225596A JPH09181282A JP H09181282 A JPH09181282 A JP H09181282A JP 8192255 A JP8192255 A JP 8192255A JP 19225596 A JP19225596 A JP 19225596A JP H09181282 A JPH09181282 A JP H09181282A
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conductive layer
transistor
forming
memory device
film
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JP8192255A
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Yobai Sai
庸培 崔
Seitatsu Sai
正達 崔
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

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Abstract

(57)【要約】 【課題】 不揮発性半導体メモリ装置及びその製造方法 【解決手段】 電荷を保管するための第１ゲート１６及
び第１ゲートのバイアシング(biasing) の可能な第２ゲ
ート２０が層間絶縁膜を挟んで積層されている少なくと
も一つ以上のセルトランジスタが形成される。前記セル
トランジスタを選ぶための少なくとも一つの選択トラン
ジスタのゲート絶縁膜上には第１ゲート１６と第２ゲー
ト２０がその間に層間絶縁膜なしに相号直接接触されて
おり、素子分離膜の上部にも第１ゲート１６と第２ゲー
ト２０が相号直接接触されている。かつ、メモリセルア
レイを駆動するための周辺回路トランジスタのゲート絶
縁膜上にも第１ゲート１６と第２ゲート２０が相号直接
接触されている。したがって、高集積、高生産性及び高
信頼性のフラッシュメモリ素子の具現が可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置及びその製造方法に係り、特にデータの消去及び
プログラムが電気的な信号により行われるフラッシュメ
モリ系列の不揮発性半導体メモリ装置及びその製造方法
に関する。
【０００２】
【従来の技術】メモリ素子を記憶維持という点から分類
すると、不揮発性メモリと揮発性メモリとに分けられ
る。半導体製造技術の発達により素子のサイズはだんだ
ん縮小されると同時に動作速度の増加が要求されてい
る。フラッシュメモリ素子は高速度で電気的消去の可能
なEEPROM (Electrically Erasable Programmable Read
OnlyMemory)の進歩した形態である。
【０００３】このようなフラッシュメモリ素子の特徴に
は、電源が供給されなくても蓄えられたデータが消され
ずにそのまま保たれるという長所がある。どころが、ラ
ンダムアクセスメモリ素子に比べて速度が遅いという短
所がある。一つのトランジスタより構成される通常的な
NOR 型フラッシュメモリセルは、単位セル当たりドレイ
ンコンタクト領域とソースコンタクト領域とが別に形成
されているので、セルのスケールダウンに多くの制約を
受けている。したがって、セルの面積を最少に縮小する
ために一つのビットラインコンタクトに多数のセルを直
列に連結してセルアレイを構成するNAND型フラッシュメ
モリセルを具現する技術が開発されているが、前記NOR
型フラッシュメモリ素子に比べてセル当たり電流の量が
減少して速度の向上に難しい点がある。
【０００４】図１は従来のNAND型フラッシュメモリ素子
のセルレイアウト図である。ここで、参照番号４は浮遊
ゲート、６は制御ゲート、７はビットラインコンタク
ト、点線８により限定された領域はトンネルリング領域
をそれぞれ表す。図１を参照すると、一つのビットライ
ンコンタクトに多数のセルが連結されてストリングを構
成する場合、ストリング選択トランジスタと接地選択ト
ランジスタがストリッジメモリセルの両端にそれぞれ位
置してストリング選択セルの動作を可能にし、動作時選
択されない隣接ビットラインで起こる誤動作を防止する
機能をする。
【０００５】図２は図１の切断線ＡＡ’による従来のNA
ND型フラッシュメモリ素子の断面図であり、図３は図１
の切断線ＢＢ’による断面図である。図４は従来のNAND
型フラッシュメモリ素子の周辺回路トランジスタの断面
図である。ここで、参照符号１は基板を、２は素子分離
膜を、３はトンネルリング酸化膜を、５は絶縁膜を、３
０はゲート絶縁層を表す。かつ、参照符号９は素子分離
の特性を強化するために前記素子分離膜２の形成前にイ
オン注入されたチャンネルストップ不純物領域として、
前記半導体基板１またはウェルの濃度より少し高い、比
較的低濃度の領域である。 n+ 領域はトランジスタのソ
ース／ドレイン領域である。
【０００６】図２または図４を参照すると、フラッシュ
メモリ素子でデータを蓄えるメモリセルはトンネルリン
グ酸化膜、浮遊ゲート、ONO 絶縁膜及び制御ゲートより
構成される。前記トンネルリング酸化膜は半導体基板１
の上に電子の移動通路の役割を果たし100 Å程度に形成
されて、その上に電子の充電や放電状態によりセルのト
ランジスタのしきい電圧を変化させる浮遊ノードと定義
された浮遊ゲート４が形成される。前記浮遊ゲート４上
には、ONO(Oxide/ Nitride/ Oxide)絶縁膜５と制御ゲー
ト６が順番に積層されている。周辺回路トランジスタの
ゲート６はメモリセルの制御ゲートと等しい物質より形
成される（図４参照）。
【０００７】ストリング及び接地選択トランジスタの端
面構造は浮遊ゲート４／ONO 絶縁膜５／制御ゲート６よ
りなっており、メモリセルと等しい形態である（図２及
び図３参照）。すなわち、選択トランジスタのゲート構
造は、メモリセルの浮遊ゲート用ポリシリコンと制御ゲ
ート用ポリシリコンまたはポリサイドが等しい形態でパ
タニングされているが、前記二つのゲート層の間にはON
O 絶縁膜５がおり、浮遊ゲート４が浮遊状態になる。し
たがって、浮遊ゲート４を制御ゲート６と連結して一つ
のゲートに形成させる技術が要求される。このように二
つのゲート層を連結する技術として通常用いる方法は、
浮遊ゲートの上部に位置した制御ゲートの一部領域を取
り除き浮遊ゲートとONO 絶縁膜を露出して、後続のコン
タクト形成の際、二つのゲート層が同時に露出されるよ
うにした後、金属配線を連結することである。このよう
な場合、コンタクトホールの大きさが増加する問題が生
ずる上に、二つのゲート層を接続させるためのバティン
グコンタクト(butting contact)の形成のための別途の
領域が要るようになる。
【０００８】選択トランジスタのゲートを形成する方法
として、ONO 絶縁膜の一部を浮遊ゲート上から取り除く
方法が米国特許公報第４，７８０，４３１号に開示され
ている。図３の参照符号Ａを見ると、選択トランジスタ
の絶縁膜５は部分的に蝕刻されて浮遊ゲートと制御ゲー
トを接触させるコンタクトホールを形成する。ここで、
コンタクトホールにより限定された接触面積が縮まるの
で、選択トランジスタのゲート抵抗は増加して動作速度
が減少される。
【０００９】前述したような従来の選択トランジスタの
ゲートを形成する方法は、コンタクト面積が増加してセ
ルサイズのスケールダウンに限界があるため高集積化の
要求に応じられない。かつ、浮遊ゲートと制御ゲートが
接触された面積が狭いのでゲート抵抗が増加して速度が
低下される問題が生ずる。その上、ビットラインとビッ
トラインとの間の素子分離の特性を改善させるために浮
遊ゲート電極の形成後、浮遊ゲートをマスクとして用い
て素子分離膜の形成前にイオン注入されたチャンネルス
トップ不純物領域の不純物濃度より高い濃度にてイオン
注入を施しようとする場合、選択トランジスタ領域では
浮遊ゲートパターンが活性領域と非活性領域を覆ってお
り、ブロッキング膜として作用することにより素子分離
膜の下の局部領域に高濃度の不純物をイオン注入するこ
とが出来ないのでセルとセルとの間の分離特性が低下さ
れる問題がある。
【００１０】
【発明の解決しようとする課題】本発明はセルのゲート
抵抗の減少された不揮発性半導体メモリ装置を提供する
ことにその目的がある。また、本発明の他の目的はセル
の素子分離特性が改善された不揮発性半導体メモリ装置
を提供することである。
【００１１】また、本発明の他の目的は低ゲート抵抗を
有する不揮発性半導体メモリ装置の製造方法を提供する
ことである。また、本発明の他の目的は改善された素子
分離特性を有する不揮発性半導体メモリ装置の製造方法
を提供することである。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
めに、少なくとも一つ以上のセルトランジスタ及び少な
くとも一つ以上の選択トランジスタを具備したメモリセ
ルアレイと前記メモリセルアレイを駆動するための周辺
回路トランジスタを具備した不揮発性メモリ装置は、半
導体基板を活性領域と非活性領域とに限定する素子分離
膜と、前記素子分離膜を下部で取り囲みながら形成され
た不純物領域と、前記セルトランジスタが形成される活
性領域の上面に形成されたトンネルリング酸化膜と、前
記選択トランジスタ及び周辺回路トランジスタが形成さ
れる活性領域の上面に形成されたゲート絶縁層と、前記
トンネルリング酸化膜、前記選択トランジスタのゲート
絶縁層及び前記素子分離膜の上面に形成された第１導電
層と、前記トンネルリング酸化膜上に形成された第１導
電層の上面に形成された層間絶縁膜と、結果物の全面に
形成された第２導電層とを具備する。
【００１３】前記周辺回路トランジスタのゲート絶縁層
の上面にも前記第１導電層が形成され得るし、前記第１
ゲートはポリシリコンより形成されて第２ゲートはポリ
シリコンとタングステンシリサイドの積層されたポリサ
イド構造より形成される。前記第１ゲートと第２ゲート
との間の層間絶縁膜は酸化膜／窒化膜／酸化膜(ONO)の
３層構造より形成されることが望ましい。
【００１４】かつ、前記目的を達成するために、少なく
とも一つ以上のセルトランジスタ及び選択トランジスタ
を具備したメモリセルアレイと前記メモリセルアレイを
駆動するための周辺回路トランジスタを具備した不揮発
性メモリ装置は、半導体基板を活性領域と非活性領域と
に限定する素子分離膜と、前記素子分離膜を下部で取り
囲みながら形成された第１不純物領域と、前記セルトラ
ンジスタが形成される活性領域の上面に形成されたトン
ネルリング酸化膜と、前記選択トランジスタ及び周辺回
路トランジスタが形成される活性領域の上面に形成され
たゲート絶縁層と、前記トンネルリング酸化膜及び前記
選択トランジスタのゲート絶縁層及び前記素子分離膜の
両端に形成された第１導電層と、前記トンネルリング酸
化膜上に形成された第１導電層の上面に形成された層間
絶縁膜と、前記第１導電層により整列されて前記素子分
離膜の下部に形成されて前記第１不純物領域の濃度より
高い濃度を有する第２不純物領域と、結果物の全面に形
成された第２導電層とを具備する。
【００１５】前記他の目的を達成するために、少なくと
も一つ以上のセルトランジスタ及び少なくとも一つ以上
の選択トランジスタを具備したメモリセルアレイと前記
メモリセルアレイを駆動するための周辺回路トランジス
タを具備した不揮発性メモリ装置の製造方法は、半導体
基板上に活性領域と非活性領域とを限定するための素子
分離膜を形成する段階と、前記周辺回路トランジスタ及
び前記選択トランジスタ部分に当たる基板上にゲート絶
縁膜を形成する段階と、前記セルトランジスタ部分に当
たる基板上にトンネルリング酸化膜を形成する段階と、
前記トンネルリング酸化膜及び前記選択トランジスタの
ゲート絶縁層の上面に第１導電層を形成する段階と、前
記トンネルリング酸化膜上に形成された前記第１導電層
の上面に層間絶縁膜を形成する段階と、結果物上に第２
導電層を形成する段階と、前記第２導電層、前記層間絶
縁膜及び前記第１導電層をパタニングして前記選択トラ
ンジスタ、セルトランジスタ及び周辺回路トランジスタ
のゲートを形成する段階とを具備する。かつ、第１導電
層を形成する段階で、前記周辺回路のトランジスタのゲ
ート絶縁膜の上面にも第１導電層が形成され得る。
【００１６】一方、前記他の目的を達成するために、少
なくとも一つ以上のセルトランジスタ及び少なくとも一
つ以上の選択トランジスタを具備したメモリセルアレイ
と前記メモリセルアレイを駆動するための周辺回路トラ
ンジスタを具備した不揮発性メモリ装置の製造方法は、
半導体基板を活性領域と非活性領域とに限定する段階
と、前記非活性領域に前記基板と等しい導電型の不純物
をイオン注入して第１不純物領域を形成する段階と、前
記第１不純物領域上に素子分離膜を形成する段階と、前
記周辺回路及び前記選択トランジスタ部分に当たる基板
上にゲート絶縁膜を形成する段階と、前記セルトランジ
スタ部分に当たる基板上にトンネルリング酸化膜を形成
する段階と、トンネルリング酸化膜、前記選択トランジ
スタのゲート絶縁膜及び素子分離膜の一部に第１導電層
を形成する段階と、前記第１導電層をマスクとして用い
て前記基板と等しい導電型の不純物を非活性領域にイオ
ン注入して前記第１不純物領域より高い不純物濃度を有
する第２不純物領域を形成する段階と、前記トンネルリ
ング酸化膜の上面に形成された前記第１導電層の上面に
層間絶縁膜を形成する段階と、結果物の上面に第２導電
層を条着する段階と、前記第２導電層、前記層間絶縁膜
及び前記第１導電層をパタニングして前記選択トランジ
スタ、セルトランジスタ及び周辺回路トランジスタのゲ
ートを形成する段階とを具備する。
【００１７】ここで、第１導電層を形成する段階で、周
辺回路のトランジスタに当たる部分に形成された前記ゲ
ート絶縁膜の上面にも第１導電層を形成し得るし、前記
第１及び第２不純物は３価イオンと等しい物質を用い、
前記第２不純物は100 〜200keVのエネルギーと1E13/cm2
〜5E13/cm2のドーズでイオン注入することが望ましい。
【００１８】本発明によると、選択トランジスタの構造
は浮遊ゲートと制御ゲートとが相号直接に接触されてパ
タニングされているのでゲートの抵抗が減少する上に、
従来の二つの層を接触させるためのバティングコンタク
ト領域が別途に要らないのでチップの面積を減少するこ
とができる。かつ、素子分離層の下部に形成された二つ
の不純物領域がセルの素子分離特性を強化させる。
【００１９】
【発明の実施の形態】図５は本発明の第１実施例による
フラッシュメモリ素子のセルレイアウト図である。ここ
で、参照符号１６及び２０はそれぞれ第１及び第２導電
層を表す。セルトランジスタでは、第１導電層１６と第
２導電層２０が浮遊ゲート及び制御ゲートの役割を果た
し、周辺回路トランジスタ及び選択トランジスタでは第
１導電層（第１ゲート部分）が第２導電層（第２ゲー
ト）と共に一つのゲート電極を形成する。かつ、参照符
号２１はビットラインコンタクト、それから点線２４に
より限定される領域はトンネルリング及びONO 層間絶縁
膜領域パタンーをそれぞれ表す。
【００２０】図５を参照すると、選択トランジスタの第
１ゲート部分とメモリセルの浮遊ゲートが等しい形態で
パタニングされており、選択トランジスタの第１ゲート
部分上にはメモリセルの浮遊ゲート上に形成されるONO
絶縁膜のような第３の物質層が積層されずに第２ゲート
部分形成用ポリサイドが形成されて第１ゲート部分と直
接に接触するようになる。第１導電層のパタニングは、
メモリセルはもちろん選択トランジスタと、ビットライ
ンとビットラインとの間のフィールド酸化膜の領域上で
行われるので、第１導電層のパタニングの後、比較的高
いエネルギーでチャンネルストップ不純物をイオン注入
することが可能である。
【００２１】図６及び図７はそれぞれ本発明の第１実施
例による、図５の切断線ＡＡ’及びＢＢ’によるフラッ
シュメモリ素子の断面図であり、図８は周辺回路トラン
ジスタの断面図である。図６及び８を参照すると、本発
明のフラッシュメモリにおいて、選択トランジスタの第
１ゲート部分１６の上にはメモリセルの浮遊ゲート１６
の上に形成されるONO 絶縁膜１８のような第３の物質層
が積層されない状態で第２ゲート部分２０が形成される
ことにより、第１ゲート部分１６と第２ゲート部分２０
が直接に接触する。第１導電層１６のパタニングはメモ
リセル、選択トランジスタ及びビットラインとビットラ
インとの間の素子分離膜の上で行われるので、素子分離
膜上部の一部には浮遊ゲート（または第１ゲート部分）
が形成されない。したがって、第１導電層１６のパタニ
ングの後、前記第１導電層１６に自己整列的に比較的高
いエネルギーでチャンネルストップ不純物イオン注入を
施し得る。したがって、従来の方法では素子分離幅を縮
めるに限界であった選択トランジスタ間の素子分離特性
がさらに強化されて、前記素子分離幅が縮められて結果
的にセルのサイズを更にスケールダウンすることができ
る。
【００２２】図９〜図１７は本発明の第１実施例による
フラッシュメモリ素子の製造方法を説明するための断面
図である。ここで、図９、図１２及び図１５は図５の切
断線ＡＡ’による断面図であり、図１０、図１３及び図
１６は図５の切断線ＢＢ’による断面図である。図１
１、図１４及び図１７は周辺回路トランジスタ領域の断
面図である。
【００２３】図９または図１１を参照すると、第１導電
型、例えば p- 型の半導体基板１０の上に活性領域と非
活性領域とを分けるための素子分離膜１２を通常の素子
分離工程により形成する。この際、前記素子分離膜１２
を形成する前に、基板と等しい不純物、例えば p- 型の
第１チャンネルストップ不純物領域１１を形成する。次
いで、活性領域に形成される素子のしきい電圧を調節す
るための不純物をイオン注入した後、周辺回路トランジ
スタと選択トランジスタのゲート絶縁膜１４を形成す
る。次に、メモリセル形成領域のゲート絶縁膜１４を蝕
刻した後、熱酸化工程にてトンネルリング酸化膜１５を
成長させる。次いで、前記結果物上にメモリセルの浮遊
ゲートとして用いられる第１導電層１６、例えばPOC13
のドーピングされたポリシリコンを蒸着した後、周辺回
路領域の全面及びメモリセル及び選択トランジスタの活
性領域と素子分離膜１２の一部を覆うように写真蝕刻工
程にて前記第１導電層をパタニングする。次いで、前記
パタニングされた第１導電層１６をマスクとして用いて
基板と等しい導電型の不純物、例えばホウ素を100 〜20
0keVのエネルギーと1E13/cm2〜5E13/cm2のドーズでイオ
ン注入することにより第２チャンネルストップ不純物領
域２２を形成する。前記第２チャンネルストップ不純物
領域２２は第１チャンネルストップ不純物領域１１より
高い不純物濃度を有する。
【００２４】図１２または図１４を参照すると、前記結
果物上に層間絶縁膜、例えばONO 絶縁膜１８を形成す
る。次いで、写真蝕刻工程にて周辺回路領域と選択トラ
ンジスタ領域のONO 絶縁膜１８を取り除くことにより、
メモリセルを除けた周辺回路領域と選択トランジスタ領
域の第１導電層１６の上にはいかなる物質層も積層され
ないようにする。
【００２５】図１５または図１７を参照すると、前記結
果物上にメモリセルの制御ゲート及び選択トランジスタ
と周辺回路トランジスタのゲートとして用いられる第２
導電層２０、例えばポリシリコンとタングステンシリサ
イドを順番に積層する。次いで、自己整列フォトマスク
工程を経て制御ゲート用第２導電層２０／ONO 絶縁膜１
８／浮遊ゲート用第１導電層１６を順番に乾式蝕刻して
メモリセルを形成する。この際、周辺回路トランジスタ
と選択トランジスタのゲートも同時にパタニングされ
る。次に、メモリセルアレイと周辺回路トランジスタの
ソース／ドレイン領域（ n+ ）を形成するための高濃度
の第２導電型不純物イオン注入を施し、結果物上に高温
酸化膜とBPSG膜よりなった層間絶縁膜（図示せず）を形
成する。次いで、写真蝕刻工程にて前記層間絶縁膜を蝕
刻して前記ゲート及びソース／ドレイン領域を露出する
コンタクトホールを形成した後、その上に金属配線層及
び保護膜を順番に形成することによりフラッシュメモリ
素子を完成する。
【００２６】図１８は本発明の第２実施例によるフラッ
シュメモリ素子のセルレイアウト図である。ここで、図
５と等しい参照符号は等しい構成要素を差す。但し、参
照符号１７は図５の参照符号１６に対応する。図１８を
参照すると、選択トランジスタの第１ゲート部分形成用
ポリシリコン層の形がメモリセルとは異なり素子分離膜
の上で切れないまま第２ゲート部分形成用ポリサイド層
のように拡張されている。かつ、第１ゲート部分１７と
第２ゲート部分２０の間にはONO 絶縁膜のような第３の
物質層がなく、活性領域のみならず素子分離膜の上部で
も相号直接に接触する構造になっている。
【００２７】図１９及び図２０はそれぞれ本発明の第２
実施例による、図１８の切断線ＡＡ’及びＢＢ’による
フラッシュメモリ素子の断面図であり、図２１は周辺回
路トランジスタの断面図である。図１９または図２１を
参照すると、本発明のフラッシュメモリ素子において、
メモリセルアレイの両端にある選択トランジスタの第１
ゲート部分１７と第２ゲート部分２０はそれらの間に第
３の物質層なしに相号直接に接触されてパタニングされ
ている（図１９及び図２０参照）。周辺回路トランジス
タのゲートは選択トランジスタのゲートと等しい構造よ
り形成される（図２１参照）。
【００２８】図２２〜図３０は本発明の第２実施例によ
るフラッシュメモリ素子の製造方法を説明するための断
面図である。ここで、図２２、図２５及び図２８は図１
８の切断線ＡＡ’による断面図であり、図２３、図２６
及び図２９は図１８の切断線ＢＢ’による断面図であ
る。図２４、図２７及び図３０は周辺回路トランジスタ
領域の断面図である。
【００２９】図２２または図２４はメモリセルアレイの
浮遊ゲート１６をパタニングする段階を示す。素子分離
膜１２、チャンネルストップ不純物領域１１及び第１導
電層１７の形成工程は図９または図１１の工程を用い
た。ところが、第１実施例とは異なり、第１導電層のパ
タンーが素子分離膜１２の全面、メモリセルアレイ及び
周辺回路トランジスタを覆っている。具体的に見ると、
第１導電型、例えば p-型の半導体基板１０または前記
基板と等しい不純物形態のウェルの上に活性領域と非活
性領域とを分けるための素子分離膜１２を通常の素子分
離工程により形成する。この際、前記素子分離膜１２を
形成する前に、基板と等しい不純物、例えば p- 型のチ
ャンネルストップ不純物領域１１を形成する。前記チャ
ンネルストップ不純物領域は基板またはウェルよりすこ
し高い不純物濃度を有する。次いで、活性領域に形成さ
れる素子のしきい電圧を調節するための不純物をイオン
注入した後、周辺回路トランジスタと選択トランジスタ
のゲート絶縁膜１４を形成する。次に、メモリセルのト
ンネルリング酸化膜を成長させる領域のゲート絶縁膜１
４を蝕刻した後、熱酸化工程にてトンネルリング酸化膜
（図示せず）を成長させる。次いで、前記結果物上にメ
モリセルの浮遊ゲートとして用いられる第１導電層１
７、例えばPOC13 のドーピングされたポリシリコンを蒸
着した後、周辺回路領域と選択トランジスタ領域は前記
第１導電層１７が全面を覆うように写真蝕刻工程にて第
１導電層１７をパタニングする。
【００３０】図２５または図２７はメモリセルの浮遊ゲ
ートの上面にONO 絶縁膜１８を形成する段階を図示し第
１実施例の図１２または図１４に対応される。すなわ
ち、前記第１導電層１７をパタニングした後、結果物上
に層間絶縁膜、例えばONO 絶縁膜１８を形成する。次い
で、写真蝕刻工程にて周辺回路領域と選択トランジスタ
領域のONO 絶縁膜１８を取り除くことにより、メモリセ
ルを除いた浮遊ゲート用第１導電層１７の上にはONO 絶
縁膜が積層されないようにする。
【００３１】図２８または図３０は第２導電層２０を形
成する段階で図１５または図１７に対応される。具体的
に、前記ONO 絶縁膜１８が蝕刻された結果物上にメモリ
セルの制御ゲート及び選択トランジスタと周辺回路トラ
ンジスタのゲートとして用いられる第２導電層２０、例
えばポリシリコンとタングステンシリサイドとを順番に
積層する。次いで、自己整列フォトマスク工程を経て制
御ゲート用第２導電層２０／ONO 絶縁膜１８／浮遊ゲー
ト用第１導電層１６を順番に乾式蝕刻してメモリセルを
形成する。この際、周辺回路トランジスタと選択トラン
ジスタのゲートも同時にパタニングされる。次に、第１
実施例のようにソース／ドレイン領域（n+ ）、金属配
線及び保護膜の形成工程を施す。
【００３２】
【発明の効果】以上、前述したように本発明によると、
浮遊ゲートパタニング段階から自己整列制御ゲートパタ
ニング段階まで行われたセルアレイ構造でメモリセル領
域の構造は従来の方法と等しいが、選択トランジスタの
構造が浮遊ゲートと制御ゲートとが相号直接に接触しパ
タニングされているのでゲート抵抗が減少する上に、従
来の二つのゲート層を接触させるためのバティングコン
タクト領域が別途に要らないのでチップの面積を減少す
ることができる。
【００３３】かつ、浮遊ゲートのパタニングの後、ビッ
トラインとビットラインとの間の非活性領域の全般にか
けてチャンネルストップ用不純物をイオン注入すること
ができるので、セル動作時に起こり得るビットライン間
の漏洩電流による干渉問題などの誤動作を根本的に解決
することができる。なお、従来の方法とは異なりセルア
レイ領域とトランジスタ周辺回路領域にある浮遊ゲート
と制御ゲートより構成される積層ゲートの厚さが等しい
ので、セルアレイ領域と周辺回路領域を別に分けずに同
一なフォトマスク段階で自己整列ゲートパターンを形成
し得るので、従来の方法に比べてマスク段階を更に一段
階省くことができる。
【００３４】したがって、本発明により高集積、高生産
性及び高信頼性のフラッシュメモリ素子の具現が可能で
ある。本発明は前記実施例に限らず、多数の変形が本発
明の技術的な思想内で当分野において通常の知識を持つ
者により可能なことは明白である。
【図面の簡単な説明】
【図１】従来のNAND型フラッシュメモリ素子のセルレイ
アウト図。
【図２】図１の切断線ＡＡ’による従来のNAND型フラッ
シュメモリ素子の断面図である。
【図３】図１の切断線ＢＢ’による従来のNAND型フラッ
シュメモリ素子の断面図である。
【図４】周辺回路トランジスタの断面図である。
【図５】本発明の第１実施例によるフラッシュメモリ素
子のセルレイアウト図である。
【図６】本発明の第１実施例による、図３の切断線Ａ
Ａ’によるフラッシュメモリ素子の断面図である。
【図７】本発明の第１実施例による、図３の切断線Ｂ
Ｂ’によるフラッシュメモリ素子の断面図である。
【図８】周辺回路トランジスタの断面図である。
【図９】本発明の第１実施例によるフラッシュメモリ素
子の製造方法を説明するための断面図である。
【図１０】本発明の第１実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図１１】本発明の第１実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図１２】本発明の第１実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図１３】本発明の第１実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図１４】本発明の第１実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図１５】本発明の第１実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図１６】本発明の第１実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図１７】本発明の第１実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図１８】本発明の第２実施例によるフラッシュメモリ
素子のセルレイアウト図である。
【図１９】本発明の第２実施例による、図８の切断線Ａ
Ａ’によるフラッシュメモリ素子の断面図である。
【図２０】本発明の第２実施例による、図８の切断線Ｂ
Ｂ’によるフラッシュメモリ素子の断面図である。
【図２１】周辺回路トランジスタの断面図である。
【図２２】本発明の第２実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図２３】本発明の第２実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図２４】本発明の第２実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図２５】本発明の第２実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図２６】本発明の第２実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図２７】本発明の第２実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図２８】本発明の第２実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図２９】本発明の第２実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【図３０】本発明の第２実施例によるフラッシュメモリ
素子の製造方法を説明するための断面図である。
【符号の説明】
１６ 第１ゲート （第１導電層） ２０ 第２ゲート （第２導電層） ２１ ビットラインコンタクト

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つ以上のセルトランジスタ
    及び少なくとも一つ以上の選択トランジスタを具備した
    メモリセルアレイと前記メモリセルアレイを駆動するた
    めの周辺回路トランジスタを具備した不揮発性メモリ装
    置において、 半導体基板を活性領域と非活性領域とに限定する素子分
    離膜と、 前記素子分離膜を下部で取り囲みながら形成された不純
    物領域と、 前記セルトランジスタが形成される活性領域の上面に形
    成されたトンネルリング酸化膜と、 前記選択トランジスタ及び周辺回路トランジスタが形成
    される活性領域の上面に形成されたゲート絶縁層と、 前記トンネルリング酸化膜、前記選択トランジスタのゲ
    ート絶縁層及び前記素子分離膜の上面に形成された第１
    導電層と、 前記トンネルリング酸化膜上に形成された第１導電層の
    上面に形成された層間絶縁膜と、 結果物の全面に形成された第２導電層とを具備すること
    を特徴とする不揮発性半導体メモリ装置。
  2. 【請求項２】 前記周辺回路トランジスタのゲート絶縁
    層の上面にも前記第１導電層が形成されることを特徴と
    する請求項１に記載の不揮発性半導体メモリ装置の製造
    方法。
  3. 【請求項３】 前記第１導電層はポリシリコンより形成
    され、第２導電層はポリシリコンとタングステンシリサ
    イドの積層されたポリサイド構造より形成されることを
    特徴とする請求項１に記載の不揮発性半導体メモリ装
    置。
  4. 【請求項４】 前記層間絶縁膜は酸化膜／窒化膜／酸化
    膜より形成されることを特徴とする請求項１に記載の不
    揮発性半導体メモリ装置。
  5. 【請求項５】 少なくとも一つ以上のセルトランジスタ
    及び選択トランジスタを具備したメモリセルアレイと前
    記メモリセルアレイを駆動するための周辺回路トランジ
    スタを具備した不揮発性メモリ装置において、 半導体基板を活性領域と非活性領域とに限定する素子分
    離膜と、 前記素子分離膜を下部で取り囲みながら形成された第１
    不純物領域と、 前記セルトランジスタが形成される活性領域の上面に形
    成されたトンネルリング酸化膜と、 前記選択トランジスタ及び周辺回路トランジスタが形成
    される活性領域の上面に形成されたゲート絶縁層と、 前記トンネルリング酸化膜及び前記選択トランジスタの
    ゲート絶縁層及び前記素子分離膜の両端に形成された第
    １導電層と、 前記トンネルリング酸化膜上に形成された第１導電層の
    上面に形成された層間絶縁膜と、 前記第１導電層により整列されて前記素子分離膜の下部
    に形成され、前記第１不純物領域の濃度より高い濃度を
    有する第２不純物領域と、 結果物の全面に形成された第２導電層を具備することを
    特徴とする不揮発性半導体メモリ装置。
  6. 【請求項６】 前記周辺回路トランジスタのゲート絶縁
    層の上面にも前記第１導電層が形成されることを特徴と
    する請求項５に記載の不揮発性半導体メモリ装置の製造
    方法。
  7. 【請求項７】 少なくとも一つ以上のセルトランジスタ
    及び少なくとも一つ以上の選択トランジスタを具備した
    メモリセルアレイと前記メモリセルアレイを駆動するた
    めの周辺回路トランジスタを具備した不揮発性メモリ装
    置の製造方法において、 半導体基板上に活性領域と非活性領域とを限定するため
    の素子分離膜を形成する段階と、 前記周辺回路トランジスタ及び前記選択トランジスタ部
    分に当たる基板上にゲート絶縁膜を形成する段階と、 前記セルトランジスタ部分に当たる基板上にトンネルリ
    ング酸化膜を形成する段階と、 前記トンネルリング酸化膜及び前記選択トランジスタの
    ゲート絶縁層の上面に第１導電層を形成する段階と、 前記トンネルリング酸化膜上に形成された前記第１導電
    層の上面に層間絶縁膜を形成する段階と、 結果物上に第２導電層を形成する段階と、 前記第２導電層、前記層間絶縁膜及び前記第１導電層を
    パタニングして前記選択トランジスタ、セルトランジス
    タ及び周辺回路トランジスタのゲートを形成する段階と
    を具備することを特徴とする不揮発性半導体メモリ装置
    の製造方法。
  8. 【請求項８】 前記第１導電層を形成する段階で、前記
    周辺回路のトランジスタのゲート絶縁膜の上面にも第１
    導電層が形成されることを特徴とする請求項７に記載の
    不揮発性半導体メモリ装置の製造方法。
  9. 【請求項９】 前記第１導電層はポリシリコンより形成
    され、前記第２導電層はポリシリコンとタングステンシ
    リサイドの積層されたポリサイドであることを特徴とす
    る請求項７に記載の不揮発性半導体メモリ装置の製造方
    法。
  10. 【請求項１０】 前記層間絶縁膜は酸化膜／窒化膜／酸
    化膜より形成されることを特徴とする請求項７に記載の
    不揮発性半導体メモリ装置の製造方法。
  11. 【請求項１１】 前記第２導電層、層間絶縁膜及び第１
    導電層を蝕刻してゲートを形成する段階の後、 メモリセルアレイと周辺回路トランジスタのソース／ド
    レイン領域を形成する段階と、 前記結果物上に絶縁膜を形成する段階と、 写真蝕刻工程にて前記絶縁膜を蝕刻して前記ゲート及び
    ソース／ドレイン領域をそれぞれ露出するコンタクトホ
    ールを形成する段階と、 前記コンタクトホールの形成された結果物上に金属配線
    層を形成する段階とを更に具備することを特徴とする請
    求項７に記載の不揮発性半導体メモリ装置の製造方法。
  12. 【請求項１２】 少なくとも一つ以上のセルトランジス
    タ及び少なくとも一つ以上の選択トランジスタを具備し
    たメモリセルアレイと前記メモリセルアレイを駆動する
    ための周辺回路トランジスタを具備した不揮発性メモリ
    装置の製造方法において、 半導体基板を活性領域と非活性領域とに限定する段階
    と、 前記非活性領域に前記基板と等しい導電型の不純物をイ
    オン注入して第１不純物領域を形成する段階と、 前記第１不純物領域上に素子分離膜を形成する段階と、 前記周辺回路及び前記選択トランジスタ部分に当たる基
    板上にゲート絶縁膜を形成する段階と、 前記セルトランジスタ部分に当たる基板上にトンネルリ
    ング酸化膜を形成する段階と、 トンネルリング酸化膜、前記選択トランジスタのゲート
    絶縁膜及び素子分離膜の一部に第１導電層を形成する段
    階と、 前記第１導電層をマスクとして用いて前記基板と等しい
    導電型の不純物を非活性領域にイオン注入して前記第１
    不純物領域より高い不純物濃度を有する第２不純物領域
    を形成する段階と、 前記トンネルリング酸化膜の上面に形成された前記第１
    導電層の上面に層間絶縁膜を形成する段階と、 結果物の上面に第２導電層を蒸着する段階と、 前記第２導電層、前記層間絶縁膜及び前記第１導電層を
    パタニングして前記選択トランジスタ、セルトランジス
    タ及び周辺回路トランジスタのゲートを形成する段階と
    を具備することを特徴とする不揮発性半導体メモリ装置
    の製造方法。
  13. 【請求項１３】 前記第１導電層を形成する段階で、周
    辺回路のトランジスタに当たる部分に形成された前記ゲ
    ート絶縁膜の上面にも第１導電層を形成することを特徴
    とする請求項１２に記載の不揮発性半導体メモリ装置の
    製造方法。
  14. 【請求項１４】 前記第１及び第２不純物は３価イオン
    と等しい物質を用いることを特徴とする請求項１２に記
    載の不揮発性半導体メモリ装置の製造方法。
  15. 【請求項１５】 前記第２不純物は100 〜200keVのエネ
    ルギーと1E13/cm2〜5E13/cm2のドーズでイオン注入する
    ことを特徴とする請求項１２に記載の不揮発性半導体メ
    モリ装置の製造方法。
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