JP2001007224A

JP2001007224A - 半導体装置及びその製造方法

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Publication number: JP2001007224A
Application number: JP11175691A
Authority: JP
Inventors: Hitoshi Aoki; 仁志青木
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-06-22
Filing date: 1999-06-22
Publication date: 2001-01-12
Anticipated expiration: 2019-06-22
Also published as: JP3821611B2

Abstract

(57)【要約】【課題】フラットセル構造を用いた高密度のマスクＲＯ
Ｍ部を有する半導体装置において、ショートチャネル効
果を抑制しつつ、基板段差をなくすか又は最小限にとど
めることにより、ワード線の加工を容易にし、信頼性の
高い半導体装置及びその製造方法を提供することを目的
とする。【解決手段】第１導電型半導体基板１表面に互いに平行
に形成された複数のトレンチと、該トレンチ間であって
半導体基板１表面に形成されたチャネル領域と、前記ト
レンチ底面に形成された第２導電型ビット線５と、前記
チャネル領域及びビット線５上に酸化膜６を介して、ビ
ット線５と直交するように互いに平行に形成された複数
のゲート電極７とからなる半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、フラットセル構造を
用いた高密度のマスクＲＯＭ部を有する半導体装置及び
その製造方法に関する。

【０００２】

【従来の技術】従来から、マスクＲＯＭのメモリセル方
式として、直列接続されたセルトランジスタに対し、エ
ンハンスメント型のトランジスタとデプレッション型の
トランジスタを選択することによりＲＯＭデータを書き
込むＮＡＮＤ型ＲＯＭと、並列接続されたセルトランジ
スタに対し、選択的に閾値電圧を電源電圧以上に設定す
ることによりＲＯＭデータを書き込むＮＯＲ型ＲＯＭが
ある。近年、ＮＯＲ型ＲＯＭは、いわゆるフラットセル
構造又はプレーナセル構造と呼ばれる高集積化に優れた
高密度ＮＯＲ型ＲＯＭが主流となっている。

【０００３】高密度ＮＯＲ型ＲＯＭは、例えば、図４
（ａ）に示したように、半導体基板１１上に形成された
レジストパターン１３をマスクとして用いて、Ａｓ⁺を
イオン注入してビット線１５を形成し、レジストパター
ン１３及び酸化膜１２を除去した後、図４（ｂ）に示し
たように、ゲート酸化膜１５を形成し、その上にビット
線１５に直交するようにワード線１６を形成することに
より形成される。しかし、このような高密度ＮＯＲ型Ｒ
ＯＭをさらに高集積化する場合には、微細加工技術より
も、セルトランジスタのショートチャネル効果による微
細化の制限の方が重大な問題となっている。

【０００４】そこで、特開平４−２５０７０号公報や特
開平５−６７７４６号公報には、高密度ＮＯＲ型ＲＯＭ
において、基板にトレンチを形成して深さ方向にチャネ
ル長を確保することにより、ショートチャネル効果を抑
制しつつ、高集積化を図る方法が提案されている。例え
ば、特開平４−２５０７０号公報には、図５（ａ）に示
したように、シリコン基板２１上に、膜厚０．３５μｍ
のリンがドープされたポリシリコン膜２２を形成し、次
に、図５（ｂ）に示したように、ビット線を形成する領
域上を被覆するレジストパターン２３を形成し、このレ
ジストパターン２３をマスクとして用いて、ポリシリコ
ン膜２２及びシリコン基板２１を０．３μｍの深さでエ
ッチングしてトレンチ２４を形成する。レジストパター
ン２３を除去した後、図５（ｃ）に示したように、熱酸
化により、ゲート酸化膜２５を形成すると同時に、ポリ
シリコン膜２２からシリコン基板２１にリンを拡散させ
て拡散層２６ｓ、２６ｄを形成する。続いて、図５
（ｄ）に示したように、得られたシリコン基板２１上
に、ポリシリコンからなるワード線２７を形成する。

【０００５】また、特開平５−６７７４６号公報におけ
る半導体装置は、図６に示したように、半導体基板３１
に互いに平行に複数本トレンチ３２が形成されており、
トレンチ３２間の基板表面にビット線３３が、トレンチ
３２内表面にはゲート酸化膜３４が形成されている。ま
た、ビット線３３に直交するように、半導体基板３１上
には、互いに平行に複数本ワード線３５が形成されてお
り、ワード線３５の下のトレンチ３２内には、ワード線
３５と接触（導通）する低抵抗ポリシリコン膜３６が埋
め込まれている。

【０００６】この半導体装置は、例えば、半導体基板
３１にトレンチ３２を形成し、トレンチ３２内にゲー
ト酸化膜３４を形成し、しきい値電圧を制御するため
のイオン注入を行い、さらに、ＲＯＭ書き込み用のイオ
ン注入を行い、半導体基板３１上にポリシリコン膜を
堆積し、エッチバックすることによりトレンチ３２内に
ポリシリコン膜を埋め込み、ポリシリコン膜に不純物
を注入して低抵抗ポリシリコン膜３６を形成し、さらに
ビット線３３を形成し、半導体基板３１上に導電膜を
堆積し、パターニングしてビット線３３に直交するワー
ド線３５を形成するとともに、ワード線３５下以外のト
レンチ３２内の低抵抗ポリシリコン膜３６を除去するこ
とにより形成される。

【０００７】

【発明が解決しようとする課題】上記のように、半導体
基板にトレンチを形成することによりショートチャネル
効果を抑制する方法では、いずれもチャネル長を長くす
るため、トレンチを深くする必要がある。しかし、特開
平４−２５０７０号公報に記載のフラットセル構造の半
導体装置の場合、ポリシリコン膜２２の膜厚が０．３５
μｍ程度で、シリコン基板２１のトレンチ２４深さが
０．３μｍ程度であり、合計０．６５μｍ程度の段差が
生じ、後工程でのワード線２７の加工を困難にする。こ
の結果、ワード線２７の延設方向の縮小化を図るどころ
か、むしろ加工限界からトレンチ２４の間隔を大きくし
なければならないので、メモリセルの高密度化ができな
い。

【０００８】また、ゲート酸化膜２５の形成時、拡散層
２６ｓ、２６ｄの上では増速酸化が起こるため、ゲート
酸化膜２５が厚膜化（２５ａ）し、横方向に張り出して
オーバーハング状になる。よって、ワード線２７のエッ
チング加工時にエッチング残りが発生しやすく、歩留ま
りの低下を招く。さらに、セルトランジスタのチャネル
領域がシリコン基板２１をエッチングした部分に形成さ
れているので、エッチングダメージを受けているという
問題がある。

【０００９】また、周辺回路部は、レジストマスクを使
用することによりシリコン基板２１のエッチングは防止
できるが、フォトリソグラフィ工程が増加するという問
題もある。一方、レジストマスクを使用しない場合に
は、フォトリソグラフィ工程の増加を防止することがで
きるが、周辺回路部もシリコン基板２１がエッチングさ
れるので、段差が生じ、ゲート電極の加工が困難になる
という問題がある。さらに、ワード線２７に単層のポリ
シリコン膜２２を使用しているため、抵抗が高く、高速
化が困難である。一方、低抵抗のタングステンシリサイ
ド膜とポリシリコン膜からなるポリサイド膜を用いた場
合には、抵抗の低減は図れるが、さらにワード線２７の
加工を困難にするという問題がある。

【００１０】また、特開平５−６７７４６号公報におい
ては、トレンチ３２内に低抵抗ポリシリコン膜３６を埋
め込むための、ポリシリコン膜の堆積及びエッチバック
の工程が増加するという問題がある。一方、このポリシ
リコン膜を周辺回路部で利用しようとすると、周辺回路
部におけるポリシリコン膜が、エッチバックの際にエッ
チング除去されないようにするため、マスクする必要が
生じ、フォトリソグラフィ工程が増加するという問題が
ある。さらに、ＲＯＭデータを書き込む工程を、ワード
線３５の形成前に行うため、それ以降の工程が多く、納
期が長くなるという問題がある。一方、ＲＯＭデータの
書き込み工程を後工程で行うとすれば、チャネル領域は
トレンチ３２底部と深い位置にあるため、高エネルギー
による注入が必要となり、横方向への不純物拡散をもた
らし、微細化が制限されるという問題もある。

【００１１】本発明は、上記課題に鑑みなされたもので
あり、フラットセル構造を用いた高密度のマスクＲＯＭ
部を有する半導体装置において、ショートチャネル効果
を抑制しつつ、基板段差をなくすか又は最小限にとどめ
ることにより、ワード線の加工を容易にし、信頼性の高
い半導体装置及びその製造方法を提供することを目的と
する。

【００１２】

【課題を解決するための手段】本発明によれば、第１導
電型半導体基板表面に互いに平行に形成された複数のト
レンチと、該トレンチ間であって前記半導体基板表面に
形成されたチャネル領域と、前記トレンチ底面に形成さ
れた第２導電型ビット線と、前記チャネル領域及びビッ
ト線上に酸化膜を介して、ビット線と直交するように互
いに平行に形成された複数のゲート電極とからなる半導
体装置が提供される。

【００１３】また、本発明によれば、（ｉ）第１導電型
半導体基板上に、第１酸化膜を形成し、（ii）互いに平
行な帯状の複数本の開口を有するマスクパターンを形成
し、（iii）該マクスパターンを用いて、前記半導体基
板にトレンチを形成し、（iv）前記マスクパターンを用
いて、第２導電型イオンを注入してビット線を形成し、
（ｖ）前記マスクパターン及び第１酸化膜を除去し、
（vi）前記半導体基板上に酸化膜を形成し、（vii）該
酸化膜を介して、トレンチに直交する複数のゲート電極
を形成することからなる半導体装置の製造方法が提供さ
れる。

【００１４】

【発明の実施の形態】本発明の半導体装置は、主とし
て、第１導電型半導体基板表面に互いに平行に形成され
た複数のトレンチと、該トレンチ間であって前記半導体
基板表面に形成されたチャネル領域と、前記トレンチ底
面に形成された第２導電型ビット線と、前記チャネル領
域及びビット線上に酸化膜を介して、ビット線と直交す
るように互いに平行に形成された複数のゲート電極とか
ら構成される、いわゆる高密度マスクＲＯＭである。こ
の半導体装置は、高密度マスクＲＯＭのみからなるもの
であってもよいし、半導体装置の一部にこのようなマス
クＲＯＭを有するものであってもよい。

【００１５】この発明に使用される半導体基板は、通
常、半導体装置に使用されるものであれば特に限定され
るものではなく、シリコン、ゲルマニウム等の半導体、
ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等が挙げられ
る。なかでもシリコン基板が好ましい。この半導体基板
は、基板自体が第１導電型の不純物を含有していてもよ
いし、基板表面に、部分的に第１導電型の不純物が導入
されて不純物拡散層（ウェル）が形成されたものであっ
てもよい。この場合の不純物濃度は、例えば、１０¹⁴〜
１０¹⁶／ｃｍ³程度が挙げられる。

【００１６】半導体基板に形成されたトレンチは、複数
本、互いに平行に形成されたものである。そのサイズ等
は特に限定されるものではないが、例えば、トレンチ幅
は、後述するビット線の幅に対応するものであるため、
ビット線の幅を考慮して、０．１〜０．５μｍ程度、隣
接するトレンチ間の間隔は、後述するチャネル領域の
幅、つまチャネル長に対応するものであるため、チャネ
ル長を考慮して、０．１〜０．５μｍ程度、トレンチ深
さは、後述する酸化膜の膜厚に対応するものであるた
め、酸化膜の膜厚を考慮して、１０〜４０ｎｍ程度が挙
げられる。

【００１７】チャネル領域は、トレンチ間であって、半
導体基板表面に形成される。なお、チャネル領域は、半
導体基板と同じ導電型の不純物により所望の閾値に設定
されている。この場合の不純物濃度は、例えば、１０¹⁷
／ｃｍ³程度が挙げられる。また、チャネル領域の両端
には、第１導電型不純物が導入されていてもよい。この
場合の不純物濃度は、例えば、１０¹⁸／ｃｍ³程度が挙
げられる。このように、チャネル領域両端に第１導電型
不純物が導入されることにより、ショートチャネル効果
を抑制することができる。ビット線は、半導体基板に形
成されたトレンチ底面に第２導電型の不純物領域として
形成されている。なお、ビット線は、トレンチの形状に
もよるが、トレンチの側面に及んでいてもよい。この場
合の不純物濃度は、例えば、１０²⁰／ｃｍ ³程度が挙げ
られる。

【００１８】ゲート電極は、チャネル領域及びビット線
上に酸化膜を介して、ビット線と直交するように互いに
平行に複数本、形成されている。ゲート電極は、通常電
極として使用される導電膜であれば、どのようなもので
形成されていてもよく、例えば、ポリシリコン膜；アル
ミニウム、銅、金、銀、ニッケル等の金属；タンタル、
チタン、タングステン等の高融点金属；高融点金属とポ
リシリコンとからなるシリサイド；ポリサイド等が挙げ
られる。ゲート電極の膜厚は、例えば、０．１〜０．３
μｍ程度が挙げられる。

【００１９】また、酸化膜は、チャネル領域からビット
線上に及んで一体的に形成されているが、チャネル領域
上に存在する部分はゲート酸化膜として機能し、ビット
線上に存在する部分は半導体基板とゲート電極とを電気
的に分離するとともに、トレンチに埋設されて半導体基
板表面を平坦化するために機能する。酸化膜の膜厚は、
チャネル領域上のゲート酸化膜としては、例えば、５〜
２０ｎｍ程度、ビット線上では、例えば２５〜１００ｎ
ｍ程度が挙げられる。この膜厚の範囲のなかでも、チャ
ネル領域上に存在する酸化膜とビット線上に存在する酸
化膜との表面段差は小さい方が好ましい。その段差は、
例えば、チャネル領域上に存在する酸化膜の膜厚とビッ
ト線上に存在する酸化膜の膜厚との差の１／２以下、具
体的には、１０〜４０ｎｍ程度であることが好ましい。

【００２０】なお、本発明の半導体装置は、所望のチャ
ネル領域において、不純物濃度が制御されることによ
り、マスクＲＯＭデータが書き込まれている。この場合
の不純物濃度は、例えば、書き込みが行われていないチ
ャネル領域の不純物濃度よりも１０²オーダ程度不純物
濃度が高く又は低く設定することにより２値のデータと
して書き込まれていてもよいし、１０²オーダ程度の不
純物濃度の範囲内で、３値又はそれ以上のデータとして
書き込まれていてもよい。

【００２１】また、本発明の半導体装置の製造方法にお
いては、まず、工程（ｉ）において、第１導電型半導体
基板上に、第１酸化膜を形成する。この場合の第１酸化
膜は、半導体基板の表面を保護するために形成されるも
のであり、例えば、数１０ｎｍ程度の膜厚で、熱酸化、
ＣＶＤ法等により形成することができる。

【００２２】工程（ii）において、互いに平行な帯状の
複数本の開口を有するマスクパターンを形成する。この
マスクパターンは、例えば、膜厚０.５〜１．５μｍ程
度のレジスト膜を用いて、フォトリソグラフィ及びエッ
チング工程により形成することができる。なお、マスク
パターンは、互いに平行な帯状の複数本のビット線を形
成する領域に開口を有する１枚のマスクパターンとして
形成してもよいし、ビット線を形成する領域を被覆しな
いように、帯状の複数のマスクパターンを互いに平行に
並べたものとして形成してもよい。

【００２３】工程（iii）において、得られたマクスパ
ターンを用いて、半導体基板にトレンチを形成する。ト
レンチは、公知の方法、例えば、ＲＩＥ法、等方性プラ
ズマエッチング又はそれらの組み合わせ等のドライエッ
チング法等により形成することができる。

【００２４】工程（iv）において、さらに同じマスクパ
ターンを用いて、第２導電型イオンを注入してビット線
を形成する。例えば、砒素イオンの場合には、注入エネ
ルギー１０〜８０ｋｅＶ程度、ドーズ１×１０¹⁵〜５×
１０¹⁵／ｃｍ²程度が挙げられ、リンイオンの場合に
は、注入エネルギー１０〜５０ｋｅＶ程度、ドーズ１×
１０¹⁵〜３×１０¹⁵／ｃｍ²程度が挙げられる。なお、
この際のイオン注入は、ショートチャネル効果を抑制す
るために、半導体基板の法線方向から行うことが好まし
い。

【００２５】工程（ｖ）において、マスクパターン及び
第１酸化膜を除去する。これらの除去は、公知の方法、
例えば、ふっ酸等を用いたウェットエッチング法等によ
り行うことができる。

【００２６】工程（vi）において、半導体基板上に酸化
膜を形成する。ここでの酸化膜は、熱酸化法により形成
することが好ましく、例えば、酸素雰囲気中又は大気
中、８００〜９５０℃程度の温度で、１０分〜３時間程
度処理することにより形成することができる。この熱酸
化による酸化膜は、上記したように、チャネル領域上で
はほぼ均一の膜厚で形成することができ、ビット線上で
は、増速酸化が起こるためチャネル領域上に形成される
膜厚よりも３〜５倍程度厚膜で形成されることとなる。
よって、先の工程で形成したトレンチの深さに応じて、
適切な酸化条件を選択することにより、半導体基板にト
レンチが形成されていても、半導体基板表面の段差を緩
和させるか又は半導体表面をほぼ平坦にすることができ
る。例えば、先の工程で１５〜２０ｎｍ程度の深さのト
レンチを形成した場合、チャネル領域上でゲート酸化膜
を１０ｎｍ程度形成する条件で熱酸化を行うと、トレン
チ内のビット線上では５０ｎｍの酸化膜が形成される。
この際、ビット線上では、熱酸化により形成された酸化
膜の１／２程度、半導体基板自体が酸化膜に変換するた
め、トレンチの底部が（５０−１０）／２＝２０ｎｍ程
度、酸化膜によって上昇することとなる。よって、チャ
ネル領域からビット線上にかけて膜厚の異なる酸化膜が
形成され、結果的に半導体基板表面をほぼ平坦にするこ
とができる。なお、この工程の後、半導体基板の表面の
段差は、酸化膜によってほぼ解消されることが好ましい
が、チャネル領域上に存在する酸化膜とビット線上に存
在する酸化膜との表面段差が、チャネル領域上に存在す
る酸化膜の膜厚とビット線上に存在する酸化膜の膜厚と
の差の１／２以下であればよい。

【００２７】工程（vii）において、上記の酸化膜を介
して、トレンチに直交する複数のゲート電極を形成す
る。ここでのゲート電極は、公知の方法、例えば、ゲー
ト電極材料を半導体基板上全面に形成し、フォトリソグ
ラフィ及びエッチング工程を用いてパターニングするこ
とにより形成することができる。なお、本発明において
は、これらの工程の後、半導体装置を完成させる工程、
例えば、セルの素子分離注入、周辺トランジスタのソー
ス／ドレイン注入、層間膜形成、コンタクトホール形
成、メタル配線形成、保護膜形成等を適宜行うことが好
ましい。

【００２８】また、これらの工程の前、中、後、好まし
くは、メタル配線形成の前に、所望のチャネル領域に、
ＲＯＭデータの書き込みを行う。ＲＯＭデータの書き込
みは、例えば、ＮＭＯＳの場合には、レジストマスクを
利用して、所望のチャネル領域に、Ｂ⁺イオンを１２０
〜１８０ｋｅＶの注入エネルギー、１０¹³〜１０¹⁴／ｃ
ｍ²台のドーズでイオン注入することにより行うことが
できる。

【００２９】さらに、本発明の半導体装置の製造方法に
おいては、工程（iii）の前又は後あるいは工程（iv）
の後に、工程（ii）で形成し、工程（iii）及び（iv）
で用いるマスクパターンと同じマスクパターンを用い
て、第１導電型イオンの注入、いわゆるハロー注入又は
ポケット注入を行うことが好ましい。このイオン注入に
より、チャネル領域両端に第１導電型のイオンを導入す
ることができ、ショートチャネル効果を抑制することが
できる。この場合のイオン注入は、半導体基板の法線方
向から１５〜４５°程度傾斜させた斜め方向から、回転
又はステップ注入にて行うことが好ましく、例えば、ボ
ロンイオンの場合には、注入エネルギー２０〜６０ｋｅ
Ｖ程度、ドーズ１×１０¹²〜１×１０¹⁴／ｃｍ²程度が
挙げられる。

【００３０】なお、ハロー注入を工程（iii）の前に行
う場合には、ハロー注入によって不純物が注入された領
域のうちビット線を形成する領域の上の領域は、工程
（iii）によりトレンチを形成するために除去される
が、工程（iv）において、ビット線を形成するためのイ
オン注入は、上記と同程度のドーズで行うことができ
る。

【００３１】

【発明の実施の形態】以下に本発明の半導体装置及びそ
の製造方法を図面に基づいて詳述する。なお、これらの
実施例によってこの発明は限定を受けるものではない。実施の形態１図１（ａ）にこの実施の形態における半導体装置の平面
図を、図１（ｂ）及び（ｃ）にそれぞれ図１（ａ）のＡ
−Ａ’線及びＢ−Ｂ’線断面図を示す。

【００３２】このメモリセルは、ＮＯＲ型のメモリセル
であり、シリコン基板１表面に互いに平行に形成された
複数のトレンチが形成され、これらトレンチ間であって
シリコン基板表面にチャネル領域が形成されている。ま
た、トレンチ底面にはビット線５が形成され、チャネル
領域及びビット線５上に酸化膜６を介して、ビット線５
と直交するように互いに平行に形成された複数のゲート
電極７が形成されて構成されている。上記の半導体装置
は、以下の製造方法により形成することができる。

【００３３】まず、図２（ａ）に示したように、周辺回
路部のウェル（図示せず）を形成し、さらに素子分離膜
（図示せず）が形成され、酸化膜２を介してトランジス
タのＶｔｈを合わせるためのチャネル注入が行われた第
１導電型のシリコン基板１上に、所望の形状のレジスト
パターン３を形成する。次いで、図２（ｂ）に示したよ
うに、レジストパターン３をマスクとして用いて、酸化
膜２をエッチング除去し、さらにシリコン基板１をエッ
チングする。ここでのシリコン基板１のエッチング深さ
は、後工程におけるゲート酸化工程で酸化膜が埋まる程
度の深さ、例えば、２０ｎｍ程度とする。

【００３４】次に、図２（ｃ）に示したように、レジス
トパターン３をマスクとして用いて、セルトランジスタ
のショートチャネル効果抑制（パンチスルー防止）のた
めに、シリコン基板１と同一導電型のイオン４をイオン
注入（ハロー注入）する。この際の注入条件は、Ｂ⁺イ
オンを、レジスト下のチャネルとなる領域に入るように
基板の法線方向から１５〜３０°傾斜させた回転又はス
テップ注入で、注入エネルギー２０〜６０ｋｅＶ、ドー
ズ１×１０¹²〜１×１０¹⁴ｃｍ^-2とする。

【００３５】続いて、図２（ｄ）に示したように、レジ
ストパターン３をマスクとして用いて、ソース／ドレイ
ン領域としても機能するビット線５形成のために、第２
導電型のイオン注入を行い、シリコン基板１にビット線
５を形成する。この際のイオン注入は、砒素イオン（Ａ
ｓ⁺）を、基板の法線方向から、注入エネルギー１５〜
４０ｋｅＶ、１０¹⁵ｃｍ^-2台のドーズで行う。

【００３６】次に、レジストパターン３及び酸化膜２を
除去した後、図２（ｅ）に示したように、熱酸化によ
り、シリコン基板１上に膜厚５〜２０ｎｍ程度のゲート
酸化膜６を形成する。この際、ビット線５上は増速酸化
により、２５〜１００ｎｍ程度の厚い酸化膜６ａが形成
される。この熱酸化により、シリコン基板１をエッチン
グした際の段差がほぼ平坦化される。続いて、得られた
シリコン基板１上に、膜厚１００ｎｍ程度の膜厚の下層
Ｎ⁺ポリシリコン膜と膜厚１００ｎｍ程度の上層タング
ステンシリサイド膜とからなるポリサイド膜を形成し、
このポリサイド膜を、ビット線５に直交するようにパタ
ーニングすることにより、複数の平行なゲート電極７を
形成する。

【００３７】次に、セルの素子分離注入、周辺回路部の
トランジスタのソース／ドレイン注入、層間膜形成、コ
ンタクトホール形成、メタル配線形成、保護膜形成等を
経て、半導体装置の前半工程（ウェハー工程）を完了す
る。なお、マスクＲＯＭのＲＯＭデータ書き込み工程は
メタル形成の前等で適宜行なう。このデータ書き込み注
入は、例えば、ＮＭＯＳであれば、Ｂ⁺イオンを、注入
エネルギー１２０〜１８０ｋｅＶ、１０¹³〜１０¹⁴ｃｍ
^-2台のドーズで行う。

【００３８】最後に、後半工程（アセンブリ工程）を経
て、半導体装置を完成させる。この実施の形態１では、
エッチングされたシリコン基板１の側面からハロー注入
により不純物が多く導入されるため、セルトランジスタ
のパンチスルー防止の効果が大きく、セルトランジスタ
特性が安定する。よって、セルの縮小化に有利である。

【００３９】実施の形態２実施の形態１と同様に、酸化膜２及びレジストパターン
３が形成されたシリコン基板１を用いる。図３（ａ）に
示したように、レジストパターン３をマスクとして用い
て、セルトランジスタのショートチャネル効果抑制（パ
ンチスルー防止）のために、このシリコン基板１に、シ
リコン基板１と同一導電型のイオン４をイオン注入（ハ
ロー注入）する。この際の注入条件は、Ｂ⁺イオンを、
レジスト下のチャネルとなる領域に入るように基板の法
線方向から１５〜３０°傾斜させた回転又はステップ注
入で、注入エネルギー２０〜６０ｋｅＶ、ドーズ１×１
０ ¹²〜１×１０¹⁴ｃｍ^-2とする。

【００４０】続いて、図３（ｂ）に示したように、レジ
ストパターン３をマスクとして用いて、実施の形態１と
同様に、酸化膜２をエッチング除去し、さらにシリコン
基板１をエッチングする。その後、レジストパターン３
をマスクとして用いて、ソース／ドレイン領域としても
機能するビット線５形成のために、第２導電型のイオン
注入を行い、シリコン基板１にビット線５を形成する。
この際のイオン注入は、砒素イオン（Ａｓ ⁺）を、基板
の法線方向から、注入エネルギー１５〜４０ｋｅＶ、１
０¹⁵ｃｍ^-2台のドーズで行う。以降、実施の形態１と同
様にして半導体装置を完成させる。

【００４１】この実施の形態２では、実施の形態１にお
いて、ハロー注入で不純物が注入される領域が、その後
にエッチング除去されるため、ビット線のリーク低減や
接合容量の低減に有効となる。よって、この実施の形態
２の製造方法では、デバイス性能としてより厳しい特性
を要求される半導体装置に特に有利である。

【００４２】

【発明の効果】本発明の半導体装置によれば、高密度の
ＮＯＲ型等のＲＯＭメモリセルにおいて、ショートチャ
ネル効果を抑制しつつ、基板の段差が低減されているた
め、メモリセルのより縮小化を実現し、大容量ＲＯＭの
創出やチップサイズの縮小によるコストが低減された半
導体装置を得ることができる。また、本発明の半導体装
置においては、チャネル領域をエッチングにさらさない
ためにチャネル領域のエッチングダメージを回避した信
頼性の高い半導体装置を得ることができる。

【００４３】さらに、本発明の半導体装置の製造方法に
よれば、酸化膜を形成することにより、トレンチの段差
を緩和することができるため、ワード線の延設方向にお
いて、加工限界の間隔を使用でき、さらに、ビット線側
の縮小と合わせて、より一層メモリセルの縮小化、高密
度化を実現することができる。また、酸化膜により段差
が緩和されているため、ワード線をパターニングする際
においてもエッチング残りの問題が解消され、歩留まり
の安定化を図ることができる。

【００４４】さらに、チャネル領域自体は半導体基板表
面のエッチングされていない領域に配置させることがで
きるため、エッチングダメージの影響は小さく、信頼性
の高い半導体装置を形成することができる。また、本発
明においては、基板にトレンチを形成する場合のマスク
パターンをビット線の形成及びハロー注入にも使用する
ことができるため、工程数の増加を抑制しながら、より
高性能の半導体装置を製造することができ、製造工程の
簡素化による製造コストの削減を実現することができ
る。

【００４５】さらに、本発明においては、マスクＲＯＭ
のデータの書き込み工程後の工程を短くすることができ
るので、半導体装置の短納期化を図ることができるとと
もに、比較的低いエネルギーでのイオン注入によりマス
クＲＯＭのデータの書き込みを行うことができるため、
横方向への不純物の広がりを抑制することができ、より
微細化を図ることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例の要部を示す
（ａ）概略平面図、（ｂ）Ａ−Ａ’線断面図、（ｃ）Ｂ
−Ｂ’断面図である。

【図２】本発明の半導体装置の製造方法の一実施例を示
す概略断面工程図である。

【図３】本発明の半導体装置の製造方法の別の実施例を
示す概略断面工程図である。

【図４】従来の半導体装置の製造方法を説明するための
概略断面工程図である。

【図５】従来の別の半導体装置の製造方法を説明するた
めの概略断面工程図である。

【図６】従来のさらに別の半導体装置を示す要部の概略
斜視図である。

【符号の説明】

１シリコン基板（半導体基板）２第１酸化膜３レジストパターン４Ｂ⁺イオン（ハロー注入）５ビット線（ソース／ドレイン領域）６酸化膜７ゲート電極

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体基板表面に互いに平行
に形成された複数のトレンチと、該トレンチ間であって
前記半導体基板表面に形成されたチャネル領域と、前記
トレンチ底面に形成された第２導電型ビット線と、前記
チャネル領域及びビット線上に酸化膜を介して、ビット
線と直交するように互いに平行に形成された複数のゲー
ト電極とからなる半導体装置。
【請求項２】チャネル領域の両端に第１導電型不純物
が導入されてなる請求項１記載の半導体装置。
【請求項３】チャネル領域上に存在する酸化膜とビッ
ト線上に存在する酸化膜との表面段差が、チャネル領域
上に存在する酸化膜の膜厚とビット線上に存在する酸化
膜の膜厚との差の１／２以下である請求項１又は２に記
載の半導体装置。
【請求項４】（ｉ）第１導電型半導体基板上に、第１
酸化膜を形成し、（ii）互いに平行な帯状の複数本の開
口を有するマスクパターンを形成し、（iii）該マクス
パターンを用いて、前記半導体基板にトレンチを形成
し、（iv）前記マスクパターンを用いて、第２導電型イ
オンを注入してビット線を形成し、（ｖ）前記マスクパ
ターン及び第１酸化膜を除去し、（vi）前記半導体基板
上に酸化膜を形成し、（vii）該酸化膜を介して、トレ
ンチに直交する複数のゲート電極を形成することからな
る半導体装置の製造方法。
【請求項５】工程（iii）の前又は後あるいは工程（i
v）の後に、マスクパターンを用いて、第１導電型イオ
ンの斜め注入を行う請求項４に記載の半導体装置の製造
方法。
【請求項６】工程（iv）のイオン注入を基板の法線方
向から行う請求項４に記載の半導体装置の製造方法。
【請求項７】さらに、所定のチャネル領域に、ＲＯＭ
データの書き込みを行う請求項４〜６のいずれか１つに
記載の半導体装置の製造方法。