JP3425882B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳロジック
回路と不揮発性メモリセルとを含む半導体装置の製造方
法に関し、特に拡散層のシリサイド化を行う工程を含む
ＣＭＯＳロジック回路と不揮発性メモリセルとを含む半
導体装置の製造方法に関する。
回路と不揮発性メモリセルとを含む半導体装置の製造方
法に関し、特に拡散層のシリサイド化を行う工程を含む
ＣＭＯＳロジック回路と不揮発性メモリセルとを含む半
導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、高集積化及び低価格化のため、一
つのチップ内に不揮発性メモリセルとＣＭＯＳロジック
回路とを備える半導体装置が注目されている。このよう
な不揮発性メモリセルとＣＭＯＳロジック回路とを混載
するチップにおいては、それぞれのプロセスを共通化す
ることによって、工程を減少させ低価格化を実現してい
る。
つのチップ内に不揮発性メモリセルとＣＭＯＳロジック
回路とを備える半導体装置が注目されている。このよう
な不揮発性メモリセルとＣＭＯＳロジック回路とを混載
するチップにおいては、それぞれのプロセスを共通化す
ることによって、工程を減少させ低価格化を実現してい
る。
【０００３】この従来の混載プロセスにおいては、ＣＭ
ＯＳロジック回路を構成するトランジスタの拡散層と、
不揮発性メモリ回路を構成するトランジスタの拡散層と
をシリサイド化する第１の従来例と、それぞれの拡散層
をシリサイド化しない第２の従来例とが用いられてい
る。
ＯＳロジック回路を構成するトランジスタの拡散層と、
不揮発性メモリ回路を構成するトランジスタの拡散層と
をシリサイド化する第１の従来例と、それぞれの拡散層
をシリサイド化しない第２の従来例とが用いられてい
る。
【０００４】この第１の従来技術について図２７を参照
しながら説明する。
しながら説明する。
【０００５】ロジックTｒ領域に形成されているトラン
ジスタは、Ｐ型半導体基板４９内に形成されたＰウェル
４５内にソース・ドレインとなるＮ型の拡散層６４、こ
れら拡散層６４に対応して形成されたLightly Doped Dr
ain(ＬＤＤ)６３とを備え、拡散層６４によって挟まれ
るチャネル領域上にゲート絶縁膜５４を介して形成され
たポリシリコンのゲート電極６５、ゲート電極６５上に
形成されたタングステンシリサイド（ＷＳｉ）５６、こ
れらゲート電極６５及びＷＳｉ５６の側面を覆うサイド
ウオール５７、及び拡散層６４上に形成されたチタンシ
リサイド（ＴｉＳｉ）５８とを備え、コンタクト電極４
７を介して上層のＡｌ配線６０と接続される。
ジスタは、Ｐ型半導体基板４９内に形成されたＰウェル
４５内にソース・ドレインとなるＮ型の拡散層６４、こ
れら拡散層６４に対応して形成されたLightly Doped Dr
ain(ＬＤＤ)６３とを備え、拡散層６４によって挟まれ
るチャネル領域上にゲート絶縁膜５４を介して形成され
たポリシリコンのゲート電極６５、ゲート電極６５上に
形成されたタングステンシリサイド（ＷＳｉ）５６、こ
れらゲート電極６５及びＷＳｉ５６の側面を覆うサイド
ウオール５７、及び拡散層６４上に形成されたチタンシ
リサイド（ＴｉＳｉ）５８とを備え、コンタクト電極４
７を介して上層のＡｌ配線６０と接続される。
【０００６】また、メモリセル領域に形成されているメ
モリセル３８は、上記ＣＭＯＳトランジスタが形成され
るＰウェル４５と分離するために形成されたＮウェル４
４、Ｎウェル４４の中に形成されたＰウェル４３、Ｐウ
ェル４３内に形成されたＮ型のドレイン拡散層４１及び
Ｎ型のソース拡散層４２、ドレイン拡散層４１及びソー
ス拡散層４２内に形成されたＴｉＳｉ５８、ドレイン拡
散層４１及びソース拡散層４２によって形成されるチャ
ネル領域上に絶縁膜５１を介して設けられたポリシリコ
ンのフローティングゲート３９、フローティングゲート
３９上に設けられた絶縁膜５３を介して設けられたポリ
シリコンのコントロールゲート４０、コントロールゲー
ト４０上に形成されたＷＳｉ５６、フローティングゲー
ト３９、絶縁膜５３、コントロールゲート４０及びＷＳ
ｉ５６の側面を覆うように形成されたサイドウオール５
７を備えて構成され、ドレイン拡散層４１はドレインコ
ンタクト４６を介して上層のＡｌ配線６０と接続され
る。
モリセル３８は、上記ＣＭＯＳトランジスタが形成され
るＰウェル４５と分離するために形成されたＮウェル４
４、Ｎウェル４４の中に形成されたＰウェル４３、Ｐウ
ェル４３内に形成されたＮ型のドレイン拡散層４１及び
Ｎ型のソース拡散層４２、ドレイン拡散層４１及びソー
ス拡散層４２内に形成されたＴｉＳｉ５８、ドレイン拡
散層４１及びソース拡散層４２によって形成されるチャ
ネル領域上に絶縁膜５１を介して設けられたポリシリコ
ンのフローティングゲート３９、フローティングゲート
３９上に設けられた絶縁膜５３を介して設けられたポリ
シリコンのコントロールゲート４０、コントロールゲー
ト４０上に形成されたＷＳｉ５６、フローティングゲー
ト３９、絶縁膜５３、コントロールゲート４０及びＷＳ
ｉ５６の側面を覆うように形成されたサイドウオール５
７を備えて構成され、ドレイン拡散層４１はドレインコ
ンタクト４６を介して上層のＡｌ配線６０と接続され
る。
【０００７】この第１の従来技術では、高性能なＣＭＯ
Ｓロジック回路の実現を目的としているため、ＣＭＯＳ
トランジスタの拡散層６４の抵抗を低減し動作速度を向
上させるためにＴｉＳｉ５８を形成する必要がある。し
かしながら、高濃度の不純物を含む拡散層６４上にＴｉ
Ｓｉを形成すると、シリサイドの凝集が生じ、層抵抗が
ばらついてしまうため、ＣＭＯＳトランジスタの拡散層
６４の拡散層濃度を低くしなくてはならない。ここで、
ＣＭＯＳトランジスタの拡散層形成の工程とメモリセル
の拡散層形成の工程とが共有されているためメモリセル
トランジスタの拡散層濃度も薄くなってしまい、メモリ
セルトランジスタへのプログラム時に空乏化が生じてし
まい、プログラム速度が低下する。したがって、第１の
従来技術はＣＭＯＳトランジスタの動作速度を向上させ
ることはできるが、逆にメモリセルトランジスタの動作
速度を低下させるという問題を有する。
Ｓロジック回路の実現を目的としているため、ＣＭＯＳ
トランジスタの拡散層６４の抵抗を低減し動作速度を向
上させるためにＴｉＳｉ５８を形成する必要がある。し
かしながら、高濃度の不純物を含む拡散層６４上にＴｉ
Ｓｉを形成すると、シリサイドの凝集が生じ、層抵抗が
ばらついてしまうため、ＣＭＯＳトランジスタの拡散層
６４の拡散層濃度を低くしなくてはならない。ここで、
ＣＭＯＳトランジスタの拡散層形成の工程とメモリセル
の拡散層形成の工程とが共有されているためメモリセル
トランジスタの拡散層濃度も薄くなってしまい、メモリ
セルトランジスタへのプログラム時に空乏化が生じてし
まい、プログラム速度が低下する。したがって、第１の
従来技術はＣＭＯＳトランジスタの動作速度を向上させ
ることはできるが、逆にメモリセルトランジスタの動作
速度を低下させるという問題を有する。
【０００８】次に、第２の従来技術について図２８を参
照して説明する。
照して説明する。
【０００９】この第２の従来技術は、ＣＭＯＳトランジ
スタの拡散層６４及び、メモリセルトランジスタのソー
ス４１及びドレイン４２を形成する拡散層にＴｉＳｉが
形成されていない点及び、これら拡散層の濃度が高く設
定されている点で第１の従来技術と異なり、その他の点
ではほぼ同一である。ここでは、拡散層の濃度が高く設
定されているため、上述したようにシリサイドの凝集が
おこってしまうという問題があるため、ＴｉＳｉを形成
することができない。したがって、メモリセルトランジ
スタのソース４１及びドレイン４２の拡散層濃度を高く
することによってメモリセルのプログラム時の速度を向
上させることはできるが、逆にＣＭＯＳトランジスタの
拡散層を低抵抗化することができないため動作速度が低
下してしまうとう問題を有する。
スタの拡散層６４及び、メモリセルトランジスタのソー
ス４１及びドレイン４２を形成する拡散層にＴｉＳｉが
形成されていない点及び、これら拡散層の濃度が高く設
定されている点で第１の従来技術と異なり、その他の点
ではほぼ同一である。ここでは、拡散層の濃度が高く設
定されているため、上述したようにシリサイドの凝集が
おこってしまうという問題があるため、ＴｉＳｉを形成
することができない。したがって、メモリセルトランジ
スタのソース４１及びドレイン４２の拡散層濃度を高く
することによってメモリセルのプログラム時の速度を向
上させることはできるが、逆にＣＭＯＳトランジスタの
拡散層を低抵抗化することができないため動作速度が低
下してしまうとう問題を有する。
【００１０】これら第１及び第２の従来技術から、メモ
リセル領域をシリサイドプロセスから保護し、拡散層電
極を作り分けることで、メモリセルトランジスタとＣＭ
ＯＳトランジスタとの性能を向上させることが考えられ
る。しかしながら、通常のシリサイドプロセスからの保
護を行うためには、２回のフォトリソグラフィー工程と
マスク材の成長及びエッチング工程が必要となる。更に
ＣＭＯＳトランジスタの拡散層を開口するためにマスク
材を取り除いた後にＣＭＯＳトランジスタのサイドウオ
ール幅が変わる。以下、当該プロセスを図２９〜図３１
を用いて詳述する。
リセル領域をシリサイドプロセスから保護し、拡散層電
極を作り分けることで、メモリセルトランジスタとＣＭ
ＯＳトランジスタとの性能を向上させることが考えられ
る。しかしながら、通常のシリサイドプロセスからの保
護を行うためには、２回のフォトリソグラフィー工程と
マスク材の成長及びエッチング工程が必要となる。更に
ＣＭＯＳトランジスタの拡散層を開口するためにマスク
材を取り除いた後にＣＭＯＳトランジスタのサイドウオ
ール幅が変わる。以下、当該プロセスを図２９〜図３１
を用いて詳述する。
【００１１】最初に、ＴｉＳｉ層の形成のためには、ス
テップ１：砒素等のイオン注入による拡散層表面のアモ
ルファス化、ステップ２：チタンスパッタ、ステップ
３：熱処理の３つのステップが必要となる。これらのう
ち、ステップ３の熱処理をなくすることは不可能である
ので、他の２つについて考える。ステップ１のアモルフ
ァス化を防止するだけでは拡散層上にステップ２によっ
てチタンが形成されてしまうので、ＴｉＳｉの形成を完
全に防止することはできない。また、ステップ２のチタ
ンスパッタを防止するだけでは、拡散層上にステップ１
によって砒素等がイオン注入されてしまうため、拡散層
の不純物分布を崩してしまう。したがって、ＴｉＳｉの
形成を防ぐためにはステップ１のアモルファス化及びス
テップ２のチタンスパッタをそれぞれマスク処理する必
要がある。
テップ１：砒素等のイオン注入による拡散層表面のアモ
ルファス化、ステップ２：チタンスパッタ、ステップ
３：熱処理の３つのステップが必要となる。これらのう
ち、ステップ３の熱処理をなくすることは不可能である
ので、他の２つについて考える。ステップ１のアモルフ
ァス化を防止するだけでは拡散層上にステップ２によっ
てチタンが形成されてしまうので、ＴｉＳｉの形成を完
全に防止することはできない。また、ステップ２のチタ
ンスパッタを防止するだけでは、拡散層上にステップ１
によって砒素等がイオン注入されてしまうため、拡散層
の不純物分布を崩してしまう。したがって、ＴｉＳｉの
形成を防ぐためにはステップ１のアモルファス化及びス
テップ２のチタンスパッタをそれぞれマスク処理する必
要がある。
【００１２】したがって、図２９に示すように、ステッ
プ１の拡散層６４の表面アモルファス化を選択的に行う
ために、メモリセル領域上を覆うように選択的にフォト
レジスト６１を形成し、砒素等のイオン注入を行う。た
だし、イオン注入による不所望の結晶構造の破壊を防止
するため及びドーズ量をコントロールするために酸化膜
からなるスルー膜４８を設けている。
プ１の拡散層６４の表面アモルファス化を選択的に行う
ために、メモリセル領域上を覆うように選択的にフォト
レジスト６１を形成し、砒素等のイオン注入を行う。た
だし、イオン注入による不所望の結晶構造の破壊を防止
するため及びドーズ量をコントロールするために酸化膜
からなるスルー膜４８を設けている。
【００１３】続いて、図３０に示すように、ステップ２
のチタンスパッタを行うために、フォトレジスト６１を
除去した後に、チタンスパッタに対する保護膜としてス
ルー膜よりも厚い５００から１０００オングストローム
のマスク酸化膜６６を形成する。このマスク酸化膜６６
を選択的にエッチングし、拡散領域６４を露出させるた
めにフォトレジスト６２を形成し、図３１に示すよう
に、メモリセル領域上にマスク酸化膜６６を残存させ
る。マスク酸化膜６６をエッチングする際に、プラズマ
エッチングを用いた場合には、サイドウオール５７の幅
が大きくなってしまい、ウエットエッチングを用いた場
合には、サイドウオール５７の幅の制御性が悪化する。
ここでは、プラズマエッチングを用いたものとして説明
する。プラズマエッチングによって形成されたマスク酸
化膜６６は、チタンスパッタのマスクとして用いられ、
露出した拡散領域６４上にチタンが成長する。その後、
熱処理を行って、チタンとシリコンとを反応させてシリ
サイド化し、未反応のチタンをエッチングして拡散層６
４に選択的にＴｉＳｉ層５８が形成される。
のチタンスパッタを行うために、フォトレジスト６１を
除去した後に、チタンスパッタに対する保護膜としてス
ルー膜よりも厚い５００から１０００オングストローム
のマスク酸化膜６６を形成する。このマスク酸化膜６６
を選択的にエッチングし、拡散領域６４を露出させるた
めにフォトレジスト６２を形成し、図３１に示すよう
に、メモリセル領域上にマスク酸化膜６６を残存させ
る。マスク酸化膜６６をエッチングする際に、プラズマ
エッチングを用いた場合には、サイドウオール５７の幅
が大きくなってしまい、ウエットエッチングを用いた場
合には、サイドウオール５７の幅の制御性が悪化する。
ここでは、プラズマエッチングを用いたものとして説明
する。プラズマエッチングによって形成されたマスク酸
化膜６６は、チタンスパッタのマスクとして用いられ、
露出した拡散領域６４上にチタンが成長する。その後、
熱処理を行って、チタンとシリコンとを反応させてシリ
サイド化し、未反応のチタンをエッチングして拡散層６
４に選択的にＴｉＳｉ層５８が形成される。
【００１４】
【発明が解決しようとする課題】このように、選択的に
ＣＭＯＳトランジスタのソース・ドレインのみをＴｉＳ
ｉ化する場合には、工程が増加するのみならず、ＣＭＯ
Ｓトランジスタのサイドウオールの幅が大きくなるもし
くはサイドウオールの幅の制御性が悪化するためＣＭＯ
Ｓトランジスタの信頼性が悪化するという問題が発生す
る。
ＣＭＯＳトランジスタのソース・ドレインのみをＴｉＳ
ｉ化する場合には、工程が増加するのみならず、ＣＭＯ
Ｓトランジスタのサイドウオールの幅が大きくなるもし
くはサイドウオールの幅の制御性が悪化するためＣＭＯ
Ｓトランジスタの信頼性が悪化するという問題が発生す
る。
【００１５】したがって、本発明は、不揮発性メモリセ
ルとＣＭＯＳトランジスタとを混載するプロセスにおい
て、各々のデバイスの信頼性及び性能を悪化させること
無く形成するプロセスを提供することにある。
ルとＣＭＯＳトランジスタとを混載するプロセスにおい
て、各々のデバイスの信頼性及び性能を悪化させること
無く形成するプロセスを提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、メモリセルトランジスタが形成されるメモリ
セル領域及びＣＭＯＳトランジスタが形成されるＣＭＯ
Ｓロジック領域を備える半導体基板と、前記メモリセル
領域にメモリセルトランジスタ用ゲート電極を形成する
工程と、前記メモリセル領域に前記メモリセルトランジ
スタ用ゲート電極をマスクとして拡散層を形成する第１
の不純物注入工程と、前記ＣＭＯＳロジック領域にＣＭ
ＯＳトランジスタ用ゲート電極を形成する工程と、前記
ＣＭＯＳロジック領域に前記ＣＭＯＳトランジスタ用ゲ
ートをマスクとしてLightly Doped Drainを形成する第
２の不純物注入工程と、前記メモリセル領域及び前記Ｃ
ＭＯＳロジック領域を覆う絶縁膜を形成する絶縁膜形成
工程と、前記ＣＭＯＳロジック領域を除いて前記メモリ
セル領域を覆うマスク層を形成する工程と、前記マスク
層に対応して前記絶縁膜を選択的にエッチングし前記Ｃ
ＭＯＳトランジスタ用ゲートの側面にサイドウオールを
形成する工程と、前記ＣＭＯＳロジック領域に前記サイ
ドウオールをマスクとして前記ＣＭＯＳトランジスタの
拡散層を形成する第３の不純物注入工程と、前記マスク
層を除去した後全面に金属を堆積させる工程と、前記堆
積された金属と、露出した前記ＣＭＯＳトランジスタの
拡散層とを反応させ金属シリサイドを形成する工程とを
備えることを特徴とする。
造方法は、メモリセルトランジスタが形成されるメモリ
セル領域及びＣＭＯＳトランジスタが形成されるＣＭＯ
Ｓロジック領域を備える半導体基板と、前記メモリセル
領域にメモリセルトランジスタ用ゲート電極を形成する
工程と、前記メモリセル領域に前記メモリセルトランジ
スタ用ゲート電極をマスクとして拡散層を形成する第１
の不純物注入工程と、前記ＣＭＯＳロジック領域にＣＭ
ＯＳトランジスタ用ゲート電極を形成する工程と、前記
ＣＭＯＳロジック領域に前記ＣＭＯＳトランジスタ用ゲ
ートをマスクとしてLightly Doped Drainを形成する第
２の不純物注入工程と、前記メモリセル領域及び前記Ｃ
ＭＯＳロジック領域を覆う絶縁膜を形成する絶縁膜形成
工程と、前記ＣＭＯＳロジック領域を除いて前記メモリ
セル領域を覆うマスク層を形成する工程と、前記マスク
層に対応して前記絶縁膜を選択的にエッチングし前記Ｃ
ＭＯＳトランジスタ用ゲートの側面にサイドウオールを
形成する工程と、前記ＣＭＯＳロジック領域に前記サイ
ドウオールをマスクとして前記ＣＭＯＳトランジスタの
拡散層を形成する第３の不純物注入工程と、前記マスク
層を除去した後全面に金属を堆積させる工程と、前記堆
積された金属と、露出した前記ＣＭＯＳトランジスタの
拡散層とを反応させ金属シリサイドを形成する工程とを
備えることを特徴とする。
【００１７】また、本発明の第２の半導体装置の製造方
法は、メモリセルトランジスタが形成されるメモリセル
領域及びＣＭＯＳトランジスタが形成されるＣＭＯＳロ
ジック領域を備える半導体基板と、前記メモリセル領域
にメモリセルトランジスタ用ゲート電極を形成する工程
と、前記メモリセルトランジスタのソースが形成される
べき領域またはドレインが形成されるべき領域の一方を
選択的にマスクする第１のマスク工程と、前記マスクさ
れた一方の領域を除いた他方の領域に第１の拡散層を形
成する第１の不純物注入工程と、前記第１のマスク工程
で形成されたマスクを除去する工程と、前記ＣＭＯＳロ
ジック領域にＣＭＯＳトランジスタ用ゲート電極を形成
する工程と、前記メモリセル領域の前記他方の領域を選
択的にマスクする第２のマスク工程と、前記ＣＭＯＳロ
ジック領域に前記ＣＭＯＳトランジスタ用ゲートをマス
クとしてLightly Doped Drainを形成すると共に、前記
メモリセル領域の前記一方の領域に前記第２のマスク工
程で形成されたマスクをマスクとしてLightly Doped Dr
ainを形成する第２の不純物注入工程と、前記第２のマ
スク工程で形成されたマスクを除去する工程と、前記メ
モリセル領域及び前記ＣＭＯＳロジック領域を覆う絶縁
膜を形成する絶縁膜形成工程と、前記ＣＭＯＳロジック
領域及び前記メモリセル領域の前記一方の領域を除いて
前記メモリセル領域の前記他方の領域を覆うマスク層を
形成する工程と、前記マスク層に対応して前記絶縁膜を
選択的にエッチングし前記ＣＭＯＳトランジスタ用ゲー
トの側面及び、前記メモリセルトランジスタの一方の側
面にそれぞれサイドウオールを形成する工程と、前記Ｃ
ＭＯＳロジック領域及び前記メモリセル領域の前記他方
の領域に前記サイドウオールをマスクとして前記ＣＭＯ
Ｓトランジスタの拡散層及び前記メモリセルトランジス
タの第２の拡散層を形成する第３の不純物注入工程と、
前記マスク層を除去した後全面に金属を堆積させる工程
と、前記堆積された金属と、露出した前記ＣＭＯＳトラ
ンジスタの拡散層及び前記メモリセルトランジスタの第
２の拡散層とを反応させ金属シリサイドを形成する工程
とを備えることを特徴とする。
法は、メモリセルトランジスタが形成されるメモリセル
領域及びＣＭＯＳトランジスタが形成されるＣＭＯＳロ
ジック領域を備える半導体基板と、前記メモリセル領域
にメモリセルトランジスタ用ゲート電極を形成する工程
と、前記メモリセルトランジスタのソースが形成される
べき領域またはドレインが形成されるべき領域の一方を
選択的にマスクする第１のマスク工程と、前記マスクさ
れた一方の領域を除いた他方の領域に第１の拡散層を形
成する第１の不純物注入工程と、前記第１のマスク工程
で形成されたマスクを除去する工程と、前記ＣＭＯＳロ
ジック領域にＣＭＯＳトランジスタ用ゲート電極を形成
する工程と、前記メモリセル領域の前記他方の領域を選
択的にマスクする第２のマスク工程と、前記ＣＭＯＳロ
ジック領域に前記ＣＭＯＳトランジスタ用ゲートをマス
クとしてLightly Doped Drainを形成すると共に、前記
メモリセル領域の前記一方の領域に前記第２のマスク工
程で形成されたマスクをマスクとしてLightly Doped Dr
ainを形成する第２の不純物注入工程と、前記第２のマ
スク工程で形成されたマスクを除去する工程と、前記メ
モリセル領域及び前記ＣＭＯＳロジック領域を覆う絶縁
膜を形成する絶縁膜形成工程と、前記ＣＭＯＳロジック
領域及び前記メモリセル領域の前記一方の領域を除いて
前記メモリセル領域の前記他方の領域を覆うマスク層を
形成する工程と、前記マスク層に対応して前記絶縁膜を
選択的にエッチングし前記ＣＭＯＳトランジスタ用ゲー
トの側面及び、前記メモリセルトランジスタの一方の側
面にそれぞれサイドウオールを形成する工程と、前記Ｃ
ＭＯＳロジック領域及び前記メモリセル領域の前記他方
の領域に前記サイドウオールをマスクとして前記ＣＭＯ
Ｓトランジスタの拡散層及び前記メモリセルトランジス
タの第２の拡散層を形成する第３の不純物注入工程と、
前記マスク層を除去した後全面に金属を堆積させる工程
と、前記堆積された金属と、露出した前記ＣＭＯＳトラ
ンジスタの拡散層及び前記メモリセルトランジスタの第
２の拡散層とを反応させ金属シリサイドを形成する工程
とを備えることを特徴とする。
【００１８】さらに、本発明の第３の半導体装置の製造
方法は、メモリセルトランジスタが形成されるメモリセ
ル領域及びＣＭＯＳトランジスタが形成されるＣＭＯＳ
ロジック領域を備える半導体基板と、前記メモリセル領
域にメモリセルトランジスタ用ゲート電極を形成する工
程と、前記メモリセルトランジスタのドレインが形成さ
れるべき領域の一部を選択的にマスクする第１のマスク
工程と、前記マスクされた一部の領域を除いた残りの領
域に第１の拡散層を形成する第１の不純物注入工程と、
前記第１のマスク工程で形成されたマスクを除去する工
程と、前記ＣＭＯＳロジック領域にＣＭＯＳトランジス
タ用ゲート電極を形成する工程と、前記メモリセル領域
の前記残りの領域を選択的にマスクする第２のマスク工
程と、前記ＣＭＯＳロジック領域に前記ＣＭＯＳトラン
ジスタ用ゲートをマスクとしてLightly Doped Drainを
形成すると共に、前記メモリセル領域の前記一部の領域
に前記第２のマスク工程で形成されたマスクに対応して
Lightly Doped Drainを形成する第２の不純物注入工程
と、前記第２のマスク工程で形成されたマスクを除去す
る工程と、前記メモリセル領域及び前記ＣＭＯＳロジッ
ク領域を覆う絶縁膜を形成する絶縁膜形成工程と、前記
ＣＭＯＳロジック領域及び前記メモリセル領域の前記一
部の領域を除いて前記メモリセル領域の前記残りの領域
を覆うマスク層を形成する工程と、前記マスク層に対応
して前記絶縁膜を選択的にエッチングし前記ＣＭＯＳト
ランジスタ用ゲートの側面にサイドウオールを形成する
工程と、前記サイドウオールをマスクとして前記ＣＭＯ
Ｓトランジスタの拡散層及び前記メモリセル領域の前記
一部の領域に第２の拡散層を形成する第３の不純物注入
工程と、前記マスク層を除去した後全面に金属を堆積さ
せる工程と、前記堆積された金属と、露出した前記ＣＭ
ＯＳトランジスタの拡散層及び前記メモリトランジスタ
の第２の拡散層とを反応させ金属シリサイドを形成する
工程とを備えることを特徴とする。
方法は、メモリセルトランジスタが形成されるメモリセ
ル領域及びＣＭＯＳトランジスタが形成されるＣＭＯＳ
ロジック領域を備える半導体基板と、前記メモリセル領
域にメモリセルトランジスタ用ゲート電極を形成する工
程と、前記メモリセルトランジスタのドレインが形成さ
れるべき領域の一部を選択的にマスクする第１のマスク
工程と、前記マスクされた一部の領域を除いた残りの領
域に第１の拡散層を形成する第１の不純物注入工程と、
前記第１のマスク工程で形成されたマスクを除去する工
程と、前記ＣＭＯＳロジック領域にＣＭＯＳトランジス
タ用ゲート電極を形成する工程と、前記メモリセル領域
の前記残りの領域を選択的にマスクする第２のマスク工
程と、前記ＣＭＯＳロジック領域に前記ＣＭＯＳトラン
ジスタ用ゲートをマスクとしてLightly Doped Drainを
形成すると共に、前記メモリセル領域の前記一部の領域
に前記第２のマスク工程で形成されたマスクに対応して
Lightly Doped Drainを形成する第２の不純物注入工程
と、前記第２のマスク工程で形成されたマスクを除去す
る工程と、前記メモリセル領域及び前記ＣＭＯＳロジッ
ク領域を覆う絶縁膜を形成する絶縁膜形成工程と、前記
ＣＭＯＳロジック領域及び前記メモリセル領域の前記一
部の領域を除いて前記メモリセル領域の前記残りの領域
を覆うマスク層を形成する工程と、前記マスク層に対応
して前記絶縁膜を選択的にエッチングし前記ＣＭＯＳト
ランジスタ用ゲートの側面にサイドウオールを形成する
工程と、前記サイドウオールをマスクとして前記ＣＭＯ
Ｓトランジスタの拡散層及び前記メモリセル領域の前記
一部の領域に第２の拡散層を形成する第３の不純物注入
工程と、前記マスク層を除去した後全面に金属を堆積さ
せる工程と、前記堆積された金属と、露出した前記ＣＭ
ＯＳトランジスタの拡散層及び前記メモリトランジスタ
の第２の拡散層とを反応させ金属シリサイドを形成する
工程とを備えることを特徴とする。
【００１９】このように、本発明によれば、絶縁膜によ
ってメモリセル領域を覆い、ＣＭＯＳロジック領域の拡
散層領域のみ露出させることによって、堆積された金属
は、当該拡散領域とのみ反応し、メモリセルトランジス
タに影響を与えること無くＣＭＯＳトランジスタのソー
ス・ドレインの抵抗を低減することが、当該絶縁膜をマ
スクする工程を付加するだけで実現することができる。
ってメモリセル領域を覆い、ＣＭＯＳロジック領域の拡
散層領域のみ露出させることによって、堆積された金属
は、当該拡散領域とのみ反応し、メモリセルトランジス
タに影響を与えること無くＣＭＯＳトランジスタのソー
ス・ドレインの抵抗を低減することが、当該絶縁膜をマ
スクする工程を付加するだけで実現することができる。
【００２０】また、本発明の第２の半導体装置の製造方
法によれば、ソース・ドレインの一方を金属シリサイド
化して、メモリセルトランジスタの動作速度を向上させ
ることが、上述した絶縁膜をマスクする工程を付加する
だけで実現することができる。
法によれば、ソース・ドレインの一方を金属シリサイド
化して、メモリセルトランジスタの動作速度を向上させ
ることが、上述した絶縁膜をマスクする工程を付加する
だけで実現することができる。
【００２１】さらに、本発明の第３の半導体装置の製造
法方によれば、ドレインの一部を金属シリサイド化し
て、メモリセルトランジスタの動作速度を向上させるこ
とが、上述した絶縁膜をマスクする工程を付加するだけ
で実現することができる。
法方によれば、ドレインの一部を金属シリサイド化し
て、メモリセルトランジスタの動作速度を向上させるこ
とが、上述した絶縁膜をマスクする工程を付加するだけ
で実現することができる。
【００２２】
【発明の実施の形態】本発明の実施の形態を、図１を参
照して説明する。
照して説明する。
【００２３】半導体基板１５内にメモリセル領域と、Ｃ
ＭＯＳロジック領域とを備え、メモリセル領域には、ソ
ース拡散層５、ドレイン拡散層４、トンネル絶縁膜１
７、浮遊ゲート２、ポリ−ポリ間絶縁膜１９、コントロ
ールゲート１９及び２２、ＨＴＯ膜２３によって構成さ
れる電気的消去可能なリードオンリーメモリ（ＥＥＰＲ
ＯＭ）が形成され、ＣＭＯＳロジック領域には、ソース
・ドレイン拡散層３５、Lightly Doped Drain３４、シ
リサイド２５、ゲート絶縁膜２０、ゲート電極３６及び
２２、ＨＴＯ膜によって形成されたサイドウオール２３
によって構成されるＣＭＯＳトランジスタが形成されて
いる。このメモリセルトランジスタのＨＴＯ膜２３と、
ＣＭＯＳトランジスタのサイドウオール２３とは同一の
工程で形成されている。
ＭＯＳロジック領域とを備え、メモリセル領域には、ソ
ース拡散層５、ドレイン拡散層４、トンネル絶縁膜１
７、浮遊ゲート２、ポリ−ポリ間絶縁膜１９、コントロ
ールゲート１９及び２２、ＨＴＯ膜２３によって構成さ
れる電気的消去可能なリードオンリーメモリ（ＥＥＰＲ
ＯＭ）が形成され、ＣＭＯＳロジック領域には、ソース
・ドレイン拡散層３５、Lightly Doped Drain３４、シ
リサイド２５、ゲート絶縁膜２０、ゲート電極３６及び
２２、ＨＴＯ膜によって形成されたサイドウオール２３
によって構成されるＣＭＯＳトランジスタが形成されて
いる。このメモリセルトランジスタのＨＴＯ膜２３と、
ＣＭＯＳトランジスタのサイドウオール２３とは同一の
工程で形成されている。
【００２４】本発明の第1の実施例を、図２〜図２０を
用いて、詳細に説明する。
用いて、詳細に説明する。
【００２５】まず図２に示されるように、Ｐ型の半導体
基板１５上にトランジスタ等の素子を分離する素子分離
絶縁膜１６を形成し、不純物拡散又は、イオン注入法を
用いてメモリセル領域のＰウェル６及びＮウェル７を形
成すると共に、ロジック用のＭＯＳトランジスタが形成
されるロジックＴｒ領域のＰウェル８及びＮウェル（図
示しない）を形成した後に、メモリセルトランジスタ用
のトンネル酸化膜１７及び第１のポリシリコン層１８を
成長し、浮遊ゲート分割パターン形成用のフォトレジス
ト２８を第１のポリシリコン層１８上に選択的に形成す
る。
基板１５上にトランジスタ等の素子を分離する素子分離
絶縁膜１６を形成し、不純物拡散又は、イオン注入法を
用いてメモリセル領域のＰウェル６及びＮウェル７を形
成すると共に、ロジック用のＭＯＳトランジスタが形成
されるロジックＴｒ領域のＰウェル８及びＮウェル（図
示しない）を形成した後に、メモリセルトランジスタ用
のトンネル酸化膜１７及び第１のポリシリコン層１８を
成長し、浮遊ゲート分割パターン形成用のフォトレジス
ト２８を第１のポリシリコン層１８上に選択的に形成す
る。
【００２６】続いて、第1のポリシリコン１８に対して
フォトレジスト２８をマスクにしてプラズマエッチング
を行い、ロジックＴｒ領域を開口すると共にメモリセル
の浮遊ゲートの切断を行う。このプラズマエッチングの
後にフォトレジスト２８を剥離した状態のメモリセル領
域の平面図を図３に、図３のＡ−Ａ’の断面図を図４
（ａ）及び図３のＢ−Ｂ’の断面図を図４（ｂ）に示
す。
フォトレジスト２８をマスクにしてプラズマエッチング
を行い、ロジックＴｒ領域を開口すると共にメモリセル
の浮遊ゲートの切断を行う。このプラズマエッチングの
後にフォトレジスト２８を剥離した状態のメモリセル領
域の平面図を図３に、図３のＡ−Ａ’の断面図を図４
（ａ）及び図３のＢ−Ｂ’の断面図を図４（ｂ）に示
す。
【００２７】図４（ａ）に示されるように、フォトレジ
スト２８をマスクとしたプラズマエッチングの結果、ロ
ジックＴｒ領域を覆っていた第１のポリシリコン層１８
が取り除かれ、トンネル酸化膜１７が露出する。同様
に、フォトレジスト２８をマスクとしたプラズマエッチ
ングの結果、メモリセル領域の浮遊ゲート１８がそれぞ
れ浮遊ゲート分割パターン１２によりＢ−Ｂ’方向にお
いて分割される。
スト２８をマスクとしたプラズマエッチングの結果、ロ
ジックＴｒ領域を覆っていた第１のポリシリコン層１８
が取り除かれ、トンネル酸化膜１７が露出する。同様
に、フォトレジスト２８をマスクとしたプラズマエッチ
ングの結果、メモリセル領域の浮遊ゲート１８がそれぞ
れ浮遊ゲート分割パターン１２によりＢ−Ｂ’方向にお
いて分割される。
【００２８】その後、図５に示されるように、メモリセ
ル領域上のトンネル酸化膜１７及びメモリセル領域の浮
遊ゲート１８を覆うように酸化膜-窒化膜-酸化膜からな
るＯＮＯ膜のポリ−ポリ間絶縁膜１９を形成する。ポリ
−ポリ間絶縁膜１９は、浮遊ゲート１８からのキャリア
のリークを防止するために設けられている。
ル領域上のトンネル酸化膜１７及びメモリセル領域の浮
遊ゲート１８を覆うように酸化膜-窒化膜-酸化膜からな
るＯＮＯ膜のポリ−ポリ間絶縁膜１９を形成する。ポリ
−ポリ間絶縁膜１９は、浮遊ゲート１８からのキャリア
のリークを防止するために設けられている。
【００２９】ポリ−ポリ間絶縁膜１９及びトンネル酸化
膜１７は、ロジックＴｒ領域には不要であるため、図６
に示されるように、ロジックＴｒ領域上のポリ−ポリ間
絶縁膜１９及びトンネル酸化膜１７を選択的に除去して
素子形成領域であるＰウェル８の表面を露出させる（図
示しないロジックＴr領域上の他の部分では、同様にＮ
ウェルの表面が露出される）。
膜１７は、ロジックＴｒ領域には不要であるため、図６
に示されるように、ロジックＴｒ領域上のポリ−ポリ間
絶縁膜１９及びトンネル酸化膜１７を選択的に除去して
素子形成領域であるＰウェル８の表面を露出させる（図
示しないロジックＴr領域上の他の部分では、同様にＮ
ウェルの表面が露出される）。
【００３０】続いて、図７に示されるように、ロジック
Ｔｒ領域に形成されるトランジスタのゲート絶縁膜を形
成するため、露出したＰウェルの表面に熱酸化によって
形成される熱酸化膜からなるゲート酸化膜２０を形成す
る。
Ｔｒ領域に形成されるトランジスタのゲート絶縁膜を形
成するため、露出したＰウェルの表面に熱酸化によって
形成される熱酸化膜からなるゲート酸化膜２０を形成す
る。
【００３１】この後、図８に示されるように、ロジック
Ｔｒ領域上のゲート酸化膜２０及び、メモリセル領域上
のポリ−ポリ間絶縁膜１９を覆うように第２のポリシリ
コン層２１を形成し、さらに、第２のポリシリコン層２
１上にタングステンシリサイド（ＷＳｉ）層２２をスパ
ッタによって成長させる。ＷＳｉ層２２は、第２のポリ
シリコン層２１の抵抗を低減するために形成されてい
る。
Ｔｒ領域上のゲート酸化膜２０及び、メモリセル領域上
のポリ−ポリ間絶縁膜１９を覆うように第２のポリシリ
コン層２１を形成し、さらに、第２のポリシリコン層２
１上にタングステンシリサイド（ＷＳｉ）層２２をスパ
ッタによって成長させる。ＷＳｉ層２２は、第２のポリ
シリコン層２１の抵抗を低減するために形成されてい
る。
【００３２】これら図２から図８に示される工程によっ
てメモリセルトランジスタ及びＭＯＳトランジスタを形
成するための下地が完成する。
てメモリセルトランジスタ及びＭＯＳトランジスタを形
成するための下地が完成する。
【００３３】次に、まず、メモリセルトランジスタの形
成を行う。
成を行う。
【００３４】図９に示されるように、ＷＳｉ層２２上に
選択的にフォトレジスト２９を形成し、メモリセル領域
のメモリセルトランジスタのゲート電極が形成されるべ
き領域をマスクすると共に、ロジックＴｒ領域の全面を
マスクする。続いてプラズマエッチングを用いてフォト
レジスト２９によって開口されている領域の第１のポリ
シリコン層２、ポリ−ポリ間絶縁膜１９、第２のポリシ
リコン層１９及びＷＳｉ層２２から構成される２層ゲー
トを取り除き、メモリセルトランジスタのゲート電極を
形成する。
選択的にフォトレジスト２９を形成し、メモリセル領域
のメモリセルトランジスタのゲート電極が形成されるべ
き領域をマスクすると共に、ロジックＴｒ領域の全面を
マスクする。続いてプラズマエッチングを用いてフォト
レジスト２９によって開口されている領域の第１のポリ
シリコン層２、ポリ−ポリ間絶縁膜１９、第２のポリシ
リコン層１９及びＷＳｉ層２２から構成される２層ゲー
トを取り除き、メモリセルトランジスタのゲート電極を
形成する。
【００３５】プラズマエッチング終了後にフォトレジス
ト２９を剥離した状態のメモリセル領域の平面図を図１
０に、図１０のＡ−Ａ’断面図を図１１（ａ）、Ｂ−
Ｂ’断面図を図１１（ｂ）に示す。
ト２９を剥離した状態のメモリセル領域の平面図を図１
０に、図１０のＡ−Ａ’断面図を図１１（ａ）、Ｂ−
Ｂ’断面図を図１１（ｂ）に示す。
【００３６】図１０に示されるように、第２のポリシリ
層２１とＷＳｉ層２２とで構成されるコントロールゲー
トはＢ−Ｂ’方向に延在形成されると共に、コントロー
ルゲート及び第１のポリシリコン層１８は、Ａ−Ａ’方
向で分割され、第１のポリシリコン層１８は、図１１
（ｂ）に示されるように、電気的にどこにも接続してい
ない浮遊ゲート１８となる。また、コントロールゲート
及び浮遊ゲート１８をマスクとして注入されたイオン注
入によって、図１１（ａ）に示されるように、メモリセ
ルトランジスタのソース５及びドレイン４がセルフアラ
インで形成される。このＢ−Ｂ’方向に延在形成された
コントロールゲートは、メモリセルトランジスタのワー
ド線として使用される。
層２１とＷＳｉ層２２とで構成されるコントロールゲー
トはＢ−Ｂ’方向に延在形成されると共に、コントロー
ルゲート及び第１のポリシリコン層１８は、Ａ−Ａ’方
向で分割され、第１のポリシリコン層１８は、図１１
（ｂ）に示されるように、電気的にどこにも接続してい
ない浮遊ゲート１８となる。また、コントロールゲート
及び浮遊ゲート１８をマスクとして注入されたイオン注
入によって、図１１（ａ）に示されるように、メモリセ
ルトランジスタのソース５及びドレイン４がセルフアラ
インで形成される。このＢ−Ｂ’方向に延在形成された
コントロールゲートは、メモリセルトランジスタのワー
ド線として使用される。
【００３７】上述のように、メモリセルを形成した後
は、ロジックＴｒ領域に、ＭＯＳトランジスタを形成す
るプロセスに移行する。
は、ロジックＴｒ領域に、ＭＯＳトランジスタを形成す
るプロセスに移行する。
【００３８】図１２に示されるように、メモリセルトラ
ンジスタが形成されたメモリセル領域を覆うと共に、ロ
ジックＴｒ領域上のゲート電極を形成する領域上に選択
的にフォトレジスト３０を形成する。その後、図１３に
示されるように、プラズマエッチングによって、露出し
たＷＳｉ２２及び第２のポリシリコン層２１とをエッチ
ングし、選択的に残した第２のポリシリコン２１及びＷ
Ｓｉ２２をＭＯＳトランジスタのゲート電極とする。Li
ghtly Doped Drain（ＬＤＤ）構造のＭＯＳトランジ
スタを形成するために、メモリセル領域を覆うフォトレ
ジスト３１及びゲート電極をマスクとしてＬＤＤイオン
注入を行い、Lightly Dopedされた拡散層３４を形成す
る。
ンジスタが形成されたメモリセル領域を覆うと共に、ロ
ジックＴｒ領域上のゲート電極を形成する領域上に選択
的にフォトレジスト３０を形成する。その後、図１３に
示されるように、プラズマエッチングによって、露出し
たＷＳｉ２２及び第２のポリシリコン層２１とをエッチ
ングし、選択的に残した第２のポリシリコン２１及びＷ
Ｓｉ２２をＭＯＳトランジスタのゲート電極とする。Li
ghtly Doped Drain（ＬＤＤ）構造のＭＯＳトランジ
スタを形成するために、メモリセル領域を覆うフォトレ
ジスト３１及びゲート電極をマスクとしてＬＤＤイオン
注入を行い、Lightly Dopedされた拡散層３４を形成す
る。
【００３９】続いて、図１４に示されるように、フォト
レジスト３１を剥離し、全面に約１０００オングストロ
ームのＬＤＤ Hot Thermal Oxide（ＨＴＯ）膜２３を
成膜し、メモリセル領域を覆うように選択的にフォトレ
ジスト３２を形成する。フォトレジスト３２をマスクと
して、ＬＤＤＨＴＯ膜２３をエッチバックすることによ
ってＭＯＳトランジスタのゲート電極の側面にＬＤＤサ
イドウオールを形成すると共に、メモリセル領域には、
厚い、約１０００オングストロームのＬＤＤＨＴＯ膜２
３をシリサイド形成プロセスに対する保護膜として残
す。この後、フォトレジスト３２を剥離すると、図１５
に示される状態となる。
レジスト３１を剥離し、全面に約１０００オングストロ
ームのＬＤＤ Hot Thermal Oxide（ＨＴＯ）膜２３を
成膜し、メモリセル領域を覆うように選択的にフォトレ
ジスト３２を形成する。フォトレジスト３２をマスクと
して、ＬＤＤＨＴＯ膜２３をエッチバックすることによ
ってＭＯＳトランジスタのゲート電極の側面にＬＤＤサ
イドウオールを形成すると共に、メモリセル領域には、
厚い、約１０００オングストロームのＬＤＤＨＴＯ膜２
３をシリサイド形成プロセスに対する保護膜として残
す。この後、フォトレジスト３２を剥離すると、図１５
に示される状態となる。
【００４０】フォトレジスト３２を剥離した後、図１６
に示されるように、イオン注入による不所望な結晶構造
の破壊を防止するためにＣＶＤによって形成される酸化
膜をスルー膜１４として全面に形成する。
に示されるように、イオン注入による不所望な結晶構造
の破壊を防止するためにＣＶＤによって形成される酸化
膜をスルー膜１４として全面に形成する。
【００４１】この後、図１７に示されるように、メモリ
セル領域を覆うようにフォトレジスト３３を形成し、フ
ォトレジスト３３、ＭＯＳトランジスタのゲート電極及
びＬＤＤサイドウオールをマスクとしてイオン注入を行
い、ＭＯＳトランジスタのソース・ドレインとなる拡散
層３５を形成する。
セル領域を覆うようにフォトレジスト３３を形成し、フ
ォトレジスト３３、ＭＯＳトランジスタのゲート電極及
びＬＤＤサイドウオールをマスクとしてイオン注入を行
い、ＭＯＳトランジスタのソース・ドレインとなる拡散
層３５を形成する。
【００４２】続いて、フォトレジスト３３を除去し、Ｍ
ＯＳトランジスタの拡散層３５上に、シリサイドを形成
するための、拡散層３５のアモルファス化を行う。この
時、ウェーハ全体に対して、例えば、砒素の注入が行わ
れるが、メモリセル領域はＬＤＤＨＴＯ膜２３によって
覆われているため、砒素の注入が行われず、露出してい
る拡散層３５に対して砒素の注入が行われ、拡散層３５
の表面がアモルファス化される。アモルファス化が終了
した後、図１８に示されるように、ロジックＴｒ領域の
拡散層３５上の酸化膜１４を除去し、拡散層３５を露出
させる。
ＯＳトランジスタの拡散層３５上に、シリサイドを形成
するための、拡散層３５のアモルファス化を行う。この
時、ウェーハ全体に対して、例えば、砒素の注入が行わ
れるが、メモリセル領域はＬＤＤＨＴＯ膜２３によって
覆われているため、砒素の注入が行われず、露出してい
る拡散層３５に対して砒素の注入が行われ、拡散層３５
の表面がアモルファス化される。アモルファス化が終了
した後、図１８に示されるように、ロジックＴｒ領域の
拡散層３５上の酸化膜１４を除去し、拡散層３５を露出
させる。
【００４３】拡散層３５を露出させチタンスパッタを行
うことによって、チタンはアモルファス化した拡散層３
５上にも形成され、この拡散層３５上に形成されたチタ
ンに対し熱処理を行うことによってアモルファス化した
拡散層３５とチタンとが反応し、チタンシリサイド（Ｔ
ｉＳｉ）２５が形成される。このチタンスパッタにおい
ても、メモリセル領域は、ＬＤＤＨＴＯ膜２３によって
覆われているため、チタンはシリコンと反応せず、Ｔｉ
Ｓｉが形成されることはない。この後、未反応のチタン
をウエットエッチ等によって除去することによって、図
１９に示すように、ＴｉＳｉだけを残存させることがで
きる。
うことによって、チタンはアモルファス化した拡散層３
５上にも形成され、この拡散層３５上に形成されたチタ
ンに対し熱処理を行うことによってアモルファス化した
拡散層３５とチタンとが反応し、チタンシリサイド（Ｔ
ｉＳｉ）２５が形成される。このチタンスパッタにおい
ても、メモリセル領域は、ＬＤＤＨＴＯ膜２３によって
覆われているため、チタンはシリコンと反応せず、Ｔｉ
Ｓｉが形成されることはない。この後、未反応のチタン
をウエットエッチ等によって除去することによって、図
１９に示すように、ＴｉＳｉだけを残存させることがで
きる。
【００４４】このようにして、メモリセルトランジスタ
と、ＭＯＳトランジスタとを構成した後、図２０に示す
ように、層間絶縁膜２０を全面に形成し、メモリセルト
ランジスタ用コンタクトホール９及びＭＯＳトランジス
タ用コンタクトホール１０を選択的に開孔し、Ａｌ等の
上層配線２７と接続することによって、メモリセルトラ
ンジスタ及びＭＯＳトランジスタは任意に接続すること
が可能である。
と、ＭＯＳトランジスタとを構成した後、図２０に示す
ように、層間絶縁膜２０を全面に形成し、メモリセルト
ランジスタ用コンタクトホール９及びＭＯＳトランジス
タ用コンタクトホール１０を選択的に開孔し、Ａｌ等の
上層配線２７と接続することによって、メモリセルトラ
ンジスタ及びＭＯＳトランジスタは任意に接続すること
が可能である。
【００４５】上記第１の実施例では、メモリセル領域全
体の拡散層をシリサイド形成プロセスから保護する場合
について、説明したが、シリサイドの凝集が問題となる
高濃度の拡散層を必要とするのは、プログラム時に高電
圧が印可される拡散層のみであり、メモリセルトランジ
スタの全ての拡散層を保護する必要はない。特に、メモ
リセルトランジスタのソースラインなど長い配線の配線
抵抗を低減することで、読み出し速度の向上を図ること
ができる。したがって、メモリセルのソースに高電圧が
印加されない場合、例えば、図３２に示すような電圧が
印加される場合には、ソース拡散層にシリサイド層を形
成することによってソースラインの抵抗を低減すること
ができる。
体の拡散層をシリサイド形成プロセスから保護する場合
について、説明したが、シリサイドの凝集が問題となる
高濃度の拡散層を必要とするのは、プログラム時に高電
圧が印可される拡散層のみであり、メモリセルトランジ
スタの全ての拡散層を保護する必要はない。特に、メモ
リセルトランジスタのソースラインなど長い配線の配線
抵抗を低減することで、読み出し速度の向上を図ること
ができる。したがって、メモリセルのソースに高電圧が
印加されない場合、例えば、図３２に示すような電圧が
印加される場合には、ソース拡散層にシリサイド層を形
成することによってソースラインの抵抗を低減すること
ができる。
【００４６】以下、ソースラインの抵抗を低減した、本
発明の第２の実施例について、図２１〜図２６を参照し
ながら説明する。
発明の第２の実施例について、図２１〜図２６を参照し
ながら説明する。
【００４７】メモリセル領域のメモリセルトランジスタ
の２重ゲートを形成する工程、すなわち、図２から図９
までの工程は、第１の実施例と同一であるため、説明を
省略する。
の２重ゲートを形成する工程、すなわち、図２から図９
までの工程は、第１の実施例と同一であるため、説明を
省略する。
【００４８】図９によって、２重ゲートが形成され、フ
ォトレジスト２９を取り去った後、メモリセルトランジ
スタのソースとなるＰウェル６の露出部分をマスクする
ためのフォトレジスト３７を形成し、図２１に示される
ように、ドレインとなるＰウェル６の露出部分にイオン
注入を行い高濃度の拡散層４を形成する。
ォトレジスト２９を取り去った後、メモリセルトランジ
スタのソースとなるＰウェル６の露出部分をマスクする
ためのフォトレジスト３７を形成し、図２１に示される
ように、ドレインとなるＰウェル６の露出部分にイオン
注入を行い高濃度の拡散層４を形成する。
【００４９】続いて、ロジックＴｒ領域の、ＭＯＳトラ
ンジスタのゲート電極を形成するために、図示しないマ
スクによって選択的に第２のポリシリコン層２１及びＷ
Ｓｉ２２をエッチングする。
ンジスタのゲート電極を形成するために、図示しないマ
スクによって選択的に第２のポリシリコン層２１及びＷ
Ｓｉ２２をエッチングする。
【００５０】この後、ロジックＴｒ領域のＭＯＳトラン
ジスタをＬＤＤ構造とするため、イオン注入を行うが、
この前にメモリトランジスタのドレイン拡散領域４をフ
ォトレジスト３１で覆い特性が悪化することを防止し、
図２２に示されるように、メモリセルトランジスタのソ
ースとなる領域及びＭＯＳトランジスタのソース・ドレ
インとなる領域にＬＤＤイオン注入を行い、Lightly do
pedされた拡散層３４を形成する。
ジスタをＬＤＤ構造とするため、イオン注入を行うが、
この前にメモリトランジスタのドレイン拡散領域４をフ
ォトレジスト３１で覆い特性が悪化することを防止し、
図２２に示されるように、メモリセルトランジスタのソ
ースとなる領域及びＭＯＳトランジスタのソース・ドレ
インとなる領域にＬＤＤイオン注入を行い、Lightly do
pedされた拡散層３４を形成する。
【００５１】このレジスト３１を剥離した後、図２３に
示されるように、全面に１０００オングストロームのＬ
ＤＤＨＴＯ膜２３を形成し、メモリセルトランジスタの
ドレイン拡散領域４上にフォトレジスト３２を選択的に
形成する。このフォトレジスト３２をマスクとして、Ｌ
ＤＤＨＴＯ膜２３を選択的にエッチングして、このフォ
トレジスト３２を剥離した後、図２４に示されるよう
に、ロジックＴｒ領域のＭＯＳトランジスタのゲート側
面にサイドウオールを形成すると共に、フォトレジスト
３２によって覆われていないメモリセル領域のメモリセ
ルトランジスタのソース側のゲート電極側壁にも同様の
サイドウオールを形成する。
示されるように、全面に１０００オングストロームのＬ
ＤＤＨＴＯ膜２３を形成し、メモリセルトランジスタの
ドレイン拡散領域４上にフォトレジスト３２を選択的に
形成する。このフォトレジスト３２をマスクとして、Ｌ
ＤＤＨＴＯ膜２３を選択的にエッチングして、このフォ
トレジスト３２を剥離した後、図２４に示されるよう
に、ロジックＴｒ領域のＭＯＳトランジスタのゲート側
面にサイドウオールを形成すると共に、フォトレジスト
３２によって覆われていないメモリセル領域のメモリセ
ルトランジスタのソース側のゲート電極側壁にも同様の
サイドウオールを形成する。
【００５２】つづいて、図２５に示されるように、イオ
ン注入のためのスルー膜１４を全面に形成すると共に、
このスルー膜１４上のメモリセルトランジスタのドレイ
ン拡散領域４上にのみ残るようにフォトレジスト３３を
形成し、このフォトレジスト３３をマスクとしてイオン
注入を行い、メモリセルトランジスタのソース拡散領域
５及びＭＯＳトランジスタのソース・ドレインとなる拡
散領域３５を形成する。
ン注入のためのスルー膜１４を全面に形成すると共に、
このスルー膜１４上のメモリセルトランジスタのドレイ
ン拡散領域４上にのみ残るようにフォトレジスト３３を
形成し、このフォトレジスト３３をマスクとしてイオン
注入を行い、メモリセルトランジスタのソース拡散領域
５及びＭＯＳトランジスタのソース・ドレインとなる拡
散領域３５を形成する。
【００５３】続いて、フォトレジスト３３を除去し、Ｍ
ＯＳトランジスタの拡散層３５上及びメモリセルトラン
ジスタのソース拡散領域５上に、シリサイドを形成する
ための、拡散層３５及びソース拡散領域５のアモルファ
ス化を行う。この時、ウェーハ全体に対して、例えば、
砒素の注入が行われるが、メモリセル領域のドレイン領
域４はＬＤＤＨＴＯ膜２３によって覆われているため、
砒素の注入が行われず、露出している拡散層３５及びソ
ース拡散領域５に対して砒素の注入が行われ、拡散層３
５及びソース拡散領域５の表面がアモルファス化され
る。アモルファス化が終了した後、拡散層３５及びソー
ス拡散領域５上のスルー膜１４を除去し、拡散層３５及
びソース拡散領域５を露出させる。
ＯＳトランジスタの拡散層３５上及びメモリセルトラン
ジスタのソース拡散領域５上に、シリサイドを形成する
ための、拡散層３５及びソース拡散領域５のアモルファ
ス化を行う。この時、ウェーハ全体に対して、例えば、
砒素の注入が行われるが、メモリセル領域のドレイン領
域４はＬＤＤＨＴＯ膜２３によって覆われているため、
砒素の注入が行われず、露出している拡散層３５及びソ
ース拡散領域５に対して砒素の注入が行われ、拡散層３
５及びソース拡散領域５の表面がアモルファス化され
る。アモルファス化が終了した後、拡散層３５及びソー
ス拡散領域５上のスルー膜１４を除去し、拡散層３５及
びソース拡散領域５を露出させる。
【００５４】露出した拡散層３５及びソース拡散領域５
に対して、チタンスパッタを行うことによって、チタン
はアモルファス化した拡散層３５及びソース拡散領域５
上に形成され、熱処理を行うことによってアモルファス
化した拡散層３５とチタン及びソース拡散領域５とチタ
ンが反応し、チタンシリサイド（ＴｉＳｉ）２５が形成
される。このチタンスパッタにおいても、ドレイン拡散
領域４は、ＬＤＤＨＴＯ膜２３によって覆われているた
め、チタンはシリコンと反応せず、ＴｉＳｉが形成され
ることはない。この後、未反応のチタンをウエットエッ
チ等によって除去することによって、図２６に示される
ように、ＴｉＳｉ２５だけを残存させることができる。
に対して、チタンスパッタを行うことによって、チタン
はアモルファス化した拡散層３５及びソース拡散領域５
上に形成され、熱処理を行うことによってアモルファス
化した拡散層３５とチタン及びソース拡散領域５とチタ
ンが反応し、チタンシリサイド（ＴｉＳｉ）２５が形成
される。このチタンスパッタにおいても、ドレイン拡散
領域４は、ＬＤＤＨＴＯ膜２３によって覆われているた
め、チタンはシリコンと反応せず、ＴｉＳｉが形成され
ることはない。この後、未反応のチタンをウエットエッ
チ等によって除去することによって、図２６に示される
ように、ＴｉＳｉ２５だけを残存させることができる。
【００５５】このように、メモリセルトランジスタのソ
ース拡散領域５にＭＯＳトランジスタのソース・ドレイ
ンと同様のシリサイド層を形成することによって、配線
の面抵抗が従来の数百オームから数オームへと大きく低
減され、メモリセルの読み出し速度を大きく向上させる
ことができる。
ース拡散領域５にＭＯＳトランジスタのソース・ドレイ
ンと同様のシリサイド層を形成することによって、配線
の面抵抗が従来の数百オームから数オームへと大きく低
減され、メモリセルの読み出し速度を大きく向上させる
ことができる。
【００５６】上述した第２の実施例では、ソースライン
の抵抗を低減させることができるものの、ドレインライ
ンの不純物濃度は高いもののシリサイド化されたコンタ
クトや金属配線と比較して非常に高い抵抗を有してい
る。
の抵抗を低減させることができるものの、ドレインライ
ンの不純物濃度は高いもののシリサイド化されたコンタ
クトや金属配線と比較して非常に高い抵抗を有してい
る。
【００５７】以下、ドレインラインの抵抗を低減した、
本発明の第３の実施例について、図３３〜図３８を参照
しながら説明する。
本発明の第３の実施例について、図３３〜図３８を参照
しながら説明する。
【００５８】メモリセル領域のメモリセルトランジスタ
の２重ゲートを形成する工程、すなわち、図２から図９
までの工程は、第１の実施例と同一であるため、説明を
省略する。
の２重ゲートを形成する工程、すなわち、図２から図９
までの工程は、第１の実施例と同一であるため、説明を
省略する。
【００５９】図９によって、２重ゲートが形成され、フ
ォトレジスト２９を取り去った後、メモリセルトランジ
スタのソースとなるＰウェル６の露出部分及びドレイン
と上部配線とを接続するコンタクトが形成されるＰウェ
ル６の露出部分がそれぞれフォトレジスト３７によって
マスクされ、図３３に示されるようにドレインとなるＰ
ウェル６の露出部分にイオン注入を行い、高濃度のドレ
イン拡散領域４を形成する。
ォトレジスト２９を取り去った後、メモリセルトランジ
スタのソースとなるＰウェル６の露出部分及びドレイン
と上部配線とを接続するコンタクトが形成されるＰウェ
ル６の露出部分がそれぞれフォトレジスト３７によって
マスクされ、図３３に示されるようにドレインとなるＰ
ウェル６の露出部分にイオン注入を行い、高濃度のドレ
イン拡散領域４を形成する。
【００６０】続いて、ロジックＴｒ領域の、ＭＯＳトラ
ンジスタのゲート電極を形成するために、図示しないマ
スクによって選択的に第２のポリシリコン層２１及びＷ
Ｓｉ２２をエッチングする。
ンジスタのゲート電極を形成するために、図示しないマ
スクによって選択的に第２のポリシリコン層２１及びＷ
Ｓｉ２２をエッチングする。
【００６１】この後、ロジックＴｒ領域のＭＯＳトラン
ジスタをＬＤＤ構造とするためイオン注入を行うが、ド
レイン拡散領域４を不所望ないオン注入から保護するた
めフォトレジスト３１で覆い、図３４に示されるよう
に、メモリセルトランジスタのソースとなる領域、ドレ
インコンタクトとなるべき領域、及びＭＯＳトランジス
タのソース・ドレインとなる領域にＬＤＤイオン注入を
行い、Lightly Dopedされた拡散層３４を形成する。
ジスタをＬＤＤ構造とするためイオン注入を行うが、ド
レイン拡散領域４を不所望ないオン注入から保護するた
めフォトレジスト３１で覆い、図３４に示されるよう
に、メモリセルトランジスタのソースとなる領域、ドレ
インコンタクトとなるべき領域、及びＭＯＳトランジス
タのソース・ドレインとなる領域にＬＤＤイオン注入を
行い、Lightly Dopedされた拡散層３４を形成する。
【００６２】このレジスト３１を剥離した後、図３５に
示されるように全面に１０００オングストロームのＬＤ
ＤＨＴＯ膜２３を形成し、メモリセルトランジスタのド
レイン領域４上にドレインコンタクトとなるべき領域は
露出させてフォトレジスト３２を選択的に形成する。こ
のフォトレジスト３２をマスクとして、ＬＤＤＨＴＯ膜
２３を選択的にエッチングして、図３６に示されるよう
に、ロジックＴｒ領域のＭＯＳトランジスタの側面にサ
イドウオールを形成すると共に、フォトレジスト３２に
よって覆われていないメモリセルトランジスタのソース
側のゲート電極側壁にも同様のサイドウオールを形成す
る。
示されるように全面に１０００オングストロームのＬＤ
ＤＨＴＯ膜２３を形成し、メモリセルトランジスタのド
レイン領域４上にドレインコンタクトとなるべき領域は
露出させてフォトレジスト３２を選択的に形成する。こ
のフォトレジスト３２をマスクとして、ＬＤＤＨＴＯ膜
２３を選択的にエッチングして、図３６に示されるよう
に、ロジックＴｒ領域のＭＯＳトランジスタの側面にサ
イドウオールを形成すると共に、フォトレジスト３２に
よって覆われていないメモリセルトランジスタのソース
側のゲート電極側壁にも同様のサイドウオールを形成す
る。
【００６３】このフォトレジスト３２を剥離した後、図
３７に示されるように、イオン注入のためのスルー膜１
４を全面に形成すると共に、このスルー膜１４上のメモ
リセルトランジスタのドレイン拡散領域４上にのみ残る
ようにフォトレジスト３３を形成し、このフォトレジス
ト３３をマスクとしてイオン注入を行い、メモリセルト
ランジスタのソース拡散領域５、ドレインコンタクト領
域４１、及びＭＯＳトランジスタのソース・ドレインと
なる拡散領域３５を形成する。
３７に示されるように、イオン注入のためのスルー膜１
４を全面に形成すると共に、このスルー膜１４上のメモ
リセルトランジスタのドレイン拡散領域４上にのみ残る
ようにフォトレジスト３３を形成し、このフォトレジス
ト３３をマスクとしてイオン注入を行い、メモリセルト
ランジスタのソース拡散領域５、ドレインコンタクト領
域４１、及びＭＯＳトランジスタのソース・ドレインと
なる拡散領域３５を形成する。
【００６４】続いて、フォトレジスト３３を剥離し、Ｍ
ＯＳトランジスタの拡散層３５上、メモリセルトランジ
スタのドレインコンタクト領域４１、ソース拡散領域５
上に、シリサイドを形成するために、拡散層３５、ドレ
インコンタクト領域４１及びソース拡散領域５のアモル
ファス化を行う。このとき、ドレイン拡散領域４は、第
２の実施例と同様、ＬＤＤＨＴＯ膜２３によって当該ア
モルファス化の工程から保護される。アモルファス化が
終了した後、拡散層３５、ドレインコンタクト領域４
１、及びソース拡散領域５上のスルー膜１４を除去し、
拡散層３５、ドレインコンタクト領域４１及びソース拡
散領域５を露出させる。
ＯＳトランジスタの拡散層３５上、メモリセルトランジ
スタのドレインコンタクト領域４１、ソース拡散領域５
上に、シリサイドを形成するために、拡散層３５、ドレ
インコンタクト領域４１及びソース拡散領域５のアモル
ファス化を行う。このとき、ドレイン拡散領域４は、第
２の実施例と同様、ＬＤＤＨＴＯ膜２３によって当該ア
モルファス化の工程から保護される。アモルファス化が
終了した後、拡散層３５、ドレインコンタクト領域４
１、及びソース拡散領域５上のスルー膜１４を除去し、
拡散層３５、ドレインコンタクト領域４１及びソース拡
散領域５を露出させる。
【００６５】露出した拡散層３５、ドレインコンタクト
領域４１及びソース拡散層５に対して、チタンスパッタ
を行うことによって、チタンはアモルファス化したこれ
らの領域上に形成され、熱処理を行うことによってこれ
ら領域とチタンとが反応し、ＴｉＳｉ２５が形成され
る。このチタンスパッタにおいても、ドレイン拡散層４
はＬＤＤＨＴＯ膜２３によって覆われているため、チタ
ンはシリコンと反応せず、ＴｉＳｉが形成されることは
ない。この後、未反応のチタンをウエットエッチ等によ
って除去することによって、図３８に示されるようにＴ
ｉＳｉ２５だけを残存させることができる。
領域４１及びソース拡散層５に対して、チタンスパッタ
を行うことによって、チタンはアモルファス化したこれ
らの領域上に形成され、熱処理を行うことによってこれ
ら領域とチタンとが反応し、ＴｉＳｉ２５が形成され
る。このチタンスパッタにおいても、ドレイン拡散層４
はＬＤＤＨＴＯ膜２３によって覆われているため、チタ
ンはシリコンと反応せず、ＴｉＳｉが形成されることは
ない。この後、未反応のチタンをウエットエッチ等によ
って除去することによって、図３８に示されるようにＴ
ｉＳｉ２５だけを残存させることができる。
【００６６】このように、メモリセルトランジスタのソ
ース拡散領域５にＭＯＳトランジスタのソース・ドレイ
ンと同様にシリサイド化すると共に、ドレインのコンタ
クトをシリサイド化することによって、メモリセルトラ
ンジスタのソース及びドレインの配線の面抵抗が共に、
従来の数百オームから数オームへと大きく低減され、さ
らにメモリセルの動作速度を向上させることができる。
ース拡散領域５にＭＯＳトランジスタのソース・ドレイ
ンと同様にシリサイド化すると共に、ドレインのコンタ
クトをシリサイド化することによって、メモリセルトラ
ンジスタのソース及びドレインの配線の面抵抗が共に、
従来の数百オームから数オームへと大きく低減され、さ
らにメモリセルの動作速度を向上させることができる。
【００６７】
【発明の効果】上述のとおり、メモリセル領域の拡散層
をシリサイド形成プロセスから保護することによって、
メモリセルトランジスタの特性を悪化させること無く、
ＣＭＯＳトランジスタのソース及びドレインをシリサイ
ド化することができ、メモリセルトランジスタの書き込
み速度を維持したまま、ＣＭＯＳトランジスタの応答速
度を向上させることができる。
をシリサイド形成プロセスから保護することによって、
メモリセルトランジスタの特性を悪化させること無く、
ＣＭＯＳトランジスタのソース及びドレインをシリサイ
ド化することができ、メモリセルトランジスタの書き込
み速度を維持したまま、ＣＭＯＳトランジスタの応答速
度を向上させることができる。
【図１】本発明の実施の形態を示す断面図。
【図２】本発明の第１の実施例の断面図。
【図３】図２に続く本発明の第１の実施例の平面図。
【図４】（ａ）図３のＡ−Ａ‘の断面図、（ｂ）図３の
Ｂ−Ｂ’の断面図。
Ｂ−Ｂ’の断面図。
【図５】図４に続く本発明の第１の実施例の断面図。
【図６】図５に続く本発明の第１の実施例の断面図。
【図７】図６に続く本発明の第１の実施例の断面図。
【図８】図７に続く本発明の第１の実施例の断面図。
【図９】図８に続く本発明の第１の実施例の断面図。
【図１０】図９に続く本発明の第１の実施例の平面図。
【図１１】（ａ）図１０のＡ−Ａ‘の断面図、（ｂ）図
１０のＢ−Ｂ’の断面図。
１０のＢ−Ｂ’の断面図。
【図１２】図１１に続く本発明の第１の実施例の断面
図。
図。
【図１３】図１２に続く本発明の第１の実施例の断面
図。
図。
【図１４】図１３に続く本発明の第１の実施例の断面
図。
図。
【図１５】図１４に続く本発明の第１の実施例の断面
図。
図。
【図１６】図１５に続く本発明の第１の実施例の断面
図。
図。
【図１７】図１６に続く本発明の第１の実施例の断面
図。
図。
【図１８】図１７に続く本発明の第１の実施例の断面
図。
図。
【図１９】図１８に続く本発明の第１の実施例の断面
図。
図。
【図２０】図１９に続く本発明の第１の実施例の断面
図。
図。
【図２１】本発明の第２の実施例の断面図。
【図２２】図２１に続く本発明の第２の実施例の断面
図。
図。
【図２３】図２２に続く本発明の第２の実施例の断面
図。
図。
【図２４】図２３に続く本発明の第２の実施例の断面
図。
図。
【図２５】図２４に続く本発明の第２の実施例の断面
図。
図。
【図２６】図２５に続く本発明の第２の実施例の断面
図。
図。
【図２７】第１の従来技術の断面図。
【図２８】第２の従来技術の断面図。
【図２９】従来技術の工程断面図。
【図３０】図２９に続く従来技術の工程断面図。
【図３１】図３０に続く従来技術の工程断面図。
【図３２】メモリセルトランジスタの端子電圧の表。
【図３３】本発明の第３の実施例の断面図。
【図３４】図３３に続く本発明の第３の実施例の断面
図。
図。
【図３５】図３４に続く本発明の第３の実施例の断面
図。
図。
【図３６】図３５に続く本発明の第３の実施例の断面
図。
図。
【図３７】図３６に続く本発明の第３の実施例の断面
図。
図。
【図３８】図３７に続く本発明の第３の実施例の断面
図。
図。
４ ドレイン
５ ソース
１７ トンネル絶縁膜
２３ ＨＴＯ膜
２５ チタンシリサイド
３１、３２、３３、３７ フォトレジスト
３４ Lightly Doped Drain
３５ ソース・ドレイン拡散層
２５ チタンシリサイド
４１ ドレインコンタクト
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/088
27/115
29/788
29/792
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
H01L 27/115
Claims (14)
- 【請求項１】メモリセルトランジスタが形成されるメモ
リセル領域及びＣＭＯＳトランジスタが形成されるＣＭ
ＯＳロジック領域を備える半導体基板と、 前記メモリセル領域にメモリセルトランジスタ用ゲート
電極を形成する工程と、 前記メモリセル領域に前記メモリセルトランジスタ用ゲ
ート電極をマスクとして拡散層を形成する第１の不純物
注入工程と、 前記ＣＭＯＳロジック領域にＣＭＯＳトランジスタ用ゲ
ート電極を形成する工程と、 前記ＣＭＯＳロジック領域に前記ＣＭＯＳトランジスタ
用ゲートをマスクとしてLightly Doped Drainを形成す
る第２の不純物注入工程と、 前記メモリセル領域及び前記ＣＭＯＳロジック領域を覆
う絶縁膜を形成する絶縁膜形成工程と、 前記ＣＭＯＳロジック領域を除いて前記メモリセル領域
を覆うマスク層を形成する工程と、 前記マスク層に対応して前記絶縁膜を選択的にエッチン
グし前記ＣＭＯＳトランジスタ用ゲートの側面にサイド
ウオールを形成する工程と、 前記ＣＭＯＳロジック領域に前記サイドウオールをマス
クとして前記ＣＭＯＳトランジスタの拡散層を形成する
第３の不純物注入工程と、 前記マスク層を除去した後全面に金属を堆積させる工程
と、 前記堆積された金属と、露出した前記ＣＭＯＳトランジ
スタの拡散層とを反応させ金属シリサイドを形成する工
程とを備えることを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１の不純物注入工程で注入される不
純物濃度は前記第３の不純物注入工程で注入される不純
物濃度よりも高いことを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】前記絶縁膜形成工程で形成される前記絶縁
膜はＨＴＯ膜であることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項４】前記メモリセルトランジスタは電気的消去
可能なリードオンリーメモリであることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項５】メモリセルトランジスタが形成されるメモ
リセル領域及びＣＭＯＳトランジスタが形成されるＣＭ
ＯＳロジック領域を備える半導体基板と、 前記メモリセル領域にメモリセルトランジスタ用ゲート
電極を形成する工程と、 前記メモリセルトランジスタのソースが形成されるべき
領域またはドレインが形成されるべき領域の一方を選択
的にマスクする第１のマスク工程と、 前記マスクされた一方の領域を除いた他方の領域に第１
の拡散層を形成する第１の不純物注入工程と、 前記第１のマスク工程で形成されたマスクを除去する工
程と、 前記ＣＭＯＳロジック領域にＣＭＯＳトランジスタ用ゲ
ート電極を形成する工程と、 前記メモリセル領域の前記他方の領域を選択的にマスク
する第２のマスク工程と、 前記ＣＭＯＳロジック領域に前記ＣＭＯＳトランジスタ
用ゲートをマスクとしてLightly Doped Drainを形成す
ると共に、前記メモリセル領域の前記一方の領域に前記
第２のマスク工程で形成されたマスクをマスクとしてLi
ghtly Doped Drainを形成する第２の不純物注入工程
と、 前記第２のマスク工程で形成されたマスクを除去する工
程と、 前記メモリセル領域及び前記ＣＭＯＳロジック領域を覆
う絶縁膜を形成する絶縁膜形成工程と、 前記ＣＭＯＳロジック領域及び前記メモリセル領域の前
記一方の領域を除いて前記メモリセル領域の前記他方の
領域を覆うマスク層を形成する工程と、 前記マスク層に対応して前記絶縁膜を選択的にエッチン
グし前記ＣＭＯＳトランジスタ用ゲートの側面及び、前
記メモリセルトランジスタの一方の側面にそれぞれサイ
ドウオールを形成する工程と、 前記ＣＭＯＳロジック領域及び前記メモリセル領域の前
記他方の領域に前記サイドウオールをマスクとして前記
ＣＭＯＳトランジスタの拡散層及び前記メモリセルトラ
ンジスタの第２の拡散層を形成する第３の不純物注入工
程と、 前記マスク層を除去した後全面に金属を堆積させる工程
と、 前記堆積された金属と、露出した前記ＣＭＯＳトランジ
スタの拡散層及び前記メモリセルトランジスタの第２の
拡散層とを反応させ金属シリサイドを形成する工程とを
備えることを特徴とする半導体装置の製造方法。 - 【請求項６】前記第１の不純物注入工程で注入される不
純物濃度は前記第３の不純物注入工程で注入される不純
物濃度よりも高いことを特徴とする請求項５記載の半導
体装置の製造方法。 - 【請求項７】前記絶縁膜形成工程で形成される前記絶縁
膜はＨＴＯ膜であることを特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項８】前記メモリセルトランジスタは電気的消去
可能なリードオンリーメモリであることを特徴とする請
求項５記載の半導体装置の製造方法。 - 【請求項９】前記メモリセルトランジスタの前記第１の
拡散層の濃度は、前記第２の拡散層の濃度よりも高いこ
とを特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項１０】メモリセルトランジスタが形成されるメ
モリセル領域及びＣＭＯＳトランジスタが形成されるＣ
ＭＯＳロジック領域を備える半導体基板と、 前記メモリセル領域にメモリセルトランジスタ用ゲート
電極を形成する工程と、 前記メモリセルトランジスタのドレインが形成されるべ
き領域の一部を選択的にマスクする第１のマスク工程
と、 前記マスクされた一部の領域を除いた残りの領域に第１
の拡散層を形成する第１の不純物注入工程と、 前記第１のマスク工程で形成されたマスクを除去する工
程と、 前記ＣＭＯＳロジック領域にＣＭＯＳトランジスタ用ゲ
ート電極を形成する工程と、 前記メモリセル領域の前記残りの領域を選択的にマスク
する第２のマスク工程と、 前記ＣＭＯＳロジック領域に前記ＣＭＯＳトランジスタ
用ゲートをマスクとしてLightly Doped Drainを形成す
ると共に、前記メモリセル領域の前記一部の領域に前記
第２のマスク工程で形成されたマスクに対応してLightl
y Doped Drainを形成する第２の不純物注入工程と、 前記第２のマスク工程で形成されたマスクを除去する工
程と、 前記メモリセル領域及び前記ＣＭＯＳロジック領域を覆
う絶縁膜を形成する絶縁膜形成工程と、 前記ＣＭＯＳロジック領域及び前記メモリセル領域の前
記一部の領域を除いて前記メモリセル領域の前記残りの
領域を覆うマスク層を形成する工程と、 前記マスク層に対応して前記絶縁膜を選択的にエッチン
グし前記ＣＭＯＳトランジスタ用ゲートの側面にサイド
ウオールを形成する工程と、 前記サイドウオールをマスクとして前記ＣＭＯＳトラン
ジスタの拡散層及び前記メモリセル領域の前記一部の領
域に第２の拡散層を形成する第３の不純物注入工程と、 前記マスク層を除去した後全面に金属を堆積させる工程
と、 前記堆積された金属と、露出した前記ＣＭＯＳトランジ
スタの拡散層及び前記メモリトランジスタの第２の拡散
層とを反応させ金属シリサイドを形成する工程とを備え
ることを特徴とする半導体装置の製造方法。 - 【請求項１１】前記第１の不純物注入工程で注入される
不純物濃度は前記第３の不純物注入工程で注入される不
純物濃度よりも高いことを特徴とする請求項１０記載の
半導体装置の製造方法。 - 【請求項１２】前記絶縁膜形成工程で形成される前記絶
縁膜はＨＴＯ膜であることを特徴とする請求項１０記載
の半導体装置の製造方法。 - 【請求項１３】前記メモリセルトランジスタは電気的消
去可能なリードオンリーメモリであることを特徴とする
請求項１１記載の半導体装置の製造方法。 - 【請求項１４】前記メモリセルトランジスタの前記第１
の拡散層の濃度は、前記第２の拡散層の濃度よりも高い
ことを特徴とする請求項１１記載の半導体装置の製造方
法。
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