JP4558557B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
半導体基板と、
前記半導体基板上方に積層され、フローティングゲート、電極間絶縁膜、コントロールゲートを含むゲート電極と、前記ゲート電極側壁上に形成された窒化シリコン膜からなる第1絶縁性サイドウォールとを有する不揮発性メモリ素子を含む不揮発性メモリ領域と、
前記半導体基板上方に形成され、前記コントロールゲートと同一層から形成された単層ゲート電極を有するトランジスタを含む周辺回路領域と、
前記不揮発性メモリ領域と前記周辺回路領域とを分離して、前記半導体基板に形成された第1素子分離領域と;前記第1素子分離領域上に直接形成され、前記コントロールゲートと同一層から形成された単一導電層の第1導電体パターンと、前記第1導電体パターンの前記不揮発性メモリ領域側のみの側壁上に配置され、前記第1絶縁性サイドウォールと同一層から形成された第1冗長絶縁性サイドウォールとを含む第1残留パターンと;を含む第1境界領域と、
を有する不揮発性半導体記憶装置
が提供される。
以下、図9A〜9Hを参照し、周辺回路領域から不揮発性メモリ領域にかけた活性領域の延在する横方向(X方向)の断面図、不揮発性メモリ領域の積層ゲートに沿う縦方向(Y方向)の断面図、ポリ1トランジスタ領域のX方向及びY方向の断面図を用いて説明する。
CG コントロールゲート
PCG (周辺回路領域の単層)ゲート
DCG ダミーコントロールゲート
PG ポリシリコンガード
SIOG 酸化シリコンガード
SNP 窒化シリコンピラー
p1 第1ポリシリコン層
p2 第2ポリシリコン層
STI シャロートレンチアイソレーション
SW サイドウォール
RM レジストマスク
OF ONOフェンス
Claims (5)
- 半導体基板と、
前記半導体基板上方に積層され、フローティングゲート、電極間絶縁膜、コントロールゲートを含むゲート電極と、前記ゲート電極側壁上に形成された窒化シリコン膜からなる第1絶縁性サイドウォールとを有する不揮発性メモリ素子を含む不揮発性メモリ領域と、
前記半導体基板上方に形成され、前記コントロールゲートと同一層から形成された単層ゲート電極を有するトランジスタを含む周辺回路領域と、
前記不揮発性メモリ領域と前記周辺回路領域とを分離して、前記半導体基板に形成された第1素子分離領域と;前記第1素子分離領域上に直接形成され、前記コントロールゲートと同一層から形成された単一導電層の第1導電体パターンと、前記第1導電体パターンの前記不揮発性メモリ領域側のみの側壁上に配置され、前記第1絶縁性サイドウォールと同一層から形成された第1冗長絶縁性サイドウォールとを含む第1残留パターンと;を含む第1境界領域と、
を有する不揮発性半導体記憶装置。 - 前記周辺回路領域が、前記単層ゲート電極側壁上に形成された第2絶縁性サイドウォールを有し、
前記境界領域が、前記第1冗長絶縁性サイドウォール上に、前記第2絶縁性サイドウォールと同一層から形成された絶縁性上層を有する
請求項1記載の不揮発性半導体記憶装置。 - 前記不揮発性メモリ領域同様、前記半導体基板上方に積層され、フローティングゲート、電極間絶縁膜、コントロールゲートを含む積層ゲート電極と、前記積層ゲート電極側壁上に形成された窒化シリコン膜からなる第1絶縁性サイドウォールとを有し、前記フローティングゲートをゲート電極とする積層ゲートトランジスタを含む積層ゲートトランジスタ領域と、
前記積層ゲートトランジスタ領域と前記周辺回路領域とを分離して、前記半導体基板に形成された第2素子分離領域と;前記第2素子分離領域上に直接形成され、前記コントロールゲートと同一層から形成された部分を含む第2導電体パターンと、前記第2導電体パターンの前記積層ゲートトランジスタ領域側のみの側壁上に配置され、前記第1絶縁性サイドウォールと同一層から形成された第2冗長絶縁性サイドウォールとを含む第2残留パターンと;を含む第2境界領域と、
を有する請求項1又は2記載の不揮発性半導体記憶装置。 - 前記第2導電体パターンが、前記積層ゲートトランジスタ領域側では、前記フローティングゲートと同一層から形成された下層部分と前記コントロールゲートと同一層から形成された上層部分とを含み、前記周辺回路領域側では、前記コントロールゲートと同一層から形成された部分のみを含む請求項3記載の不揮発性半導体記憶装置。
- 前記不揮発性メモリ領域の活性領域端部近傍で、前記フローティングゲートと同一層で形成されたダミーフローティングゲートと、前記ダミーフローティングゲートの前記活性領域に向いていない側壁上と上面上とに、前記電極間絶縁膜と同一層で形成された絶縁膜と、前記絶縁膜を覆って、前記コントロールゲートと同一層で形成されたダミーコントロールゲートとを含む絶縁膜フェンス防止構造を有する請求項1〜4のいずれか1項記載の不揮発性半導体記憶装置。
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