KR100244292B1 - 비휘발성 메모리 소자의 제조방법 - Google Patents

비휘발성 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 프로그램 게이트를 갖는 단순 적층 구조의 셀로 콘택이 필요없는 어레이를 구성한 비휘발성 메모리 소자의 제조방법에 관한 것이다.
이를위한 본 발명의 비휘발성 메모리 소자의 제조방법은 제 1 도전형 반도체 기판을 준비하는 단계, 상기 반도체 기판 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 일정 간격을 갖고 일방향으로 복수개의 도전성 라인을 형성하는 단계, 상기 각 도전성 라인 측면에 제 1 측벽을 형성하는 단계, 상기 복수개의 도전성 라인 사이의 반도체 기판에 복수개의 매몰 제 2 도전형 불순물 영역을 형성하는 단계, 상기 복수개의 도전성 라인의 표면에 유전체막을 형성하는 단계, 상기 복수개의 도전성 라인에 수직한 방향으로 일정 간격을 갖고 상기 유전체막상에 복수개의 콘트롤 게이트 라인과 캡 절연막을 형성하는 단계, 상기 복수개의 콘트롤 게이트 라인과 캡 절연막의 측면에 제 2 측벽을 형성하는 단계, 상기 복수개의 콘틀로 게이트 라인과 제 2 측벽을 마스크로 하여 상기 유전체막과 상기 복수개의 도전성 라인을 선택적으로 식각하여 복수개의 플로팅 게이트를 형성하는 단계, 상기 복수개의 플로팅 게이트 측면에 터널링 절연막을 형성하는 단계, 상기 매몰 제 2 도전형 불순물 영역과 평행한 방향으로 각 불순물 영역 사이의 상측에 복수개의 프로그램 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

비휘발성 메모리 소자의 제조방법
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 프로그램 게이트를 갖는 단순 적층 구조의 셀로 콘택이 필요없는 어레이를 구성한 비휘발성 메모리 소자의 제조방법에 관한 것이다.
최근들어 플래쉬 EEPROM(Flash Electrically Erasable Programmable Read Only Memory) 및 플래쉬 메모리 카드(Flash Memory Card)와 같은 비휘발성 메모리의 응용이 확대 되면서 비휘발성 메모리에 관한 연구 개발이 요구되고 있다.
상기 플래쉬 EEPROM 및 EEPROM등의 비휘발성 반도체 메모리를 데이타 저장 미디어(Mass Storage Media)로 사용하고자 할때 가장 큰 문제점은 상기 메모리의 비트당 가격(Cost-per-Bit)이 너무 비싸다는 것이다.
또한, 포토블(Potable) 제품으로의 응용을 위해서는 저전력이 소모되는 칩(Chip)이 요구된다.
상기 비트당 가격을 낮추기 위한 방안으로 최근 멀티 비트셀(Multibit-per-Cell)에 관한 연구가 활발히 진행되고 있다.
종래의 비휘발성 메모리의 집적도는 메모리 셀의 갯수와 일대일 대응 관계에 있는 반면에 멀티 비트 셀은 메모리 셀 하나에 1비트 이상의 데이타를 저장하으로써 메모리의 셀 사이즈를 줄이지 않고도 동일 칩 면적에 데이타의 저장 집적도를 크게 높일 수 있다.
상기 멀티 비트 셀을 구현하기 위해서는 각 메모리 셀에 3개 이상의 문턱전압 레벨(Threshold Voltage Level)을 프로그램 해야 한다.
예를들면 셀당 2비트의 데이타를 저장하기 위해서는 22= 4, 즉 4단계의 문턱전압 레벨로 각 셀을 프로그램(Program)할 수 있어야 한다.
이때 상기 4단계의 문턱전압 레벨은 논리적으로 00, 01, 10, 11의 각 로직 상태로 대응 시킨다.
이와같은 멀티 레벨 프로그램에 있어서 가장 큰 과제는 각 문턱전압 레벨이 통계적인 분포를 갖는다는 점이고, 이 값은 약 0.5V에 이른다.
따라서 각각의 문턱레벨을 정확하게 조절(Adjust)하여 분포를 줄일수록 보다 많은 레벨을 프로그램할 수 있게 되고, 셀당 비트수도 증가 시킬 수 있게 된다.
상기의 전압분포를 줄이기 위한 한 방법으로서 일반적으로 프로그램과 조회를 반복하여 프로그래밍을 수행하는 기법을 사용하고 있다.
상기의 기법에서는 원하는 문턱레벨로 비휘발성 메모리 셀을 프로그램 하기 위해 일련의 프로그램 전압펄스(a series of voltage pulses)를 셀에 인가한다.
그리고 상기 셀이 원하는 문턱레벨에 도달 했는지 조회(Verifty) 하기 위해 각 전압펄스들 사이에서 읽기(Reading) 고정이 수행되어 진다. 각 조회중에 조회된 문턱레벨 값이 원하는 문턱레벨 값에 도달하면 프로그래밍 과정은 스톱된다.
이러한 프로그램과 조회를 반복 수행하는 방식에서는 유한한 프로그램 전압펄스 폭으로 인한 문턱레벨의 에러 분포를 줄이기는 어렵다. 또한 상기의 프로그램과 조회를 반복하는 알고리즘을 회로로 구현하게 되므로 칩의 주변회로 면적이 증가되고 상기의 반복적인 방법은 프로그램 시간이 길어지는 단점이 있다.
또한, 일반적으로 플래쉬 EEPROM 및 EEPROM등의 비휘발성 메모리 소자의 집적도를 결정하는 메모리 셀의 유효 셀 사이즈(Effective Cell Size)는 셀 사이즈와 셀 어레이 구조에 의해 결정된다.
비휘발성 메모리 셀 중 최소의 셀 구조는 단순 적층 구조로서, 도 1a는 일반적인 비휘발성 메모리 셀의 회로도이고, 도 1b는 일반적인 단순 적층형 비휘발성 메모리 셀의 구조 단면도이다.
도 1a에 도시한 바와같이 비휘발성 메모리 셀의 심볼이며, 동시에 회로도인 비휘발성 메모리 셀은 콘트롤 게이트(5), 플로팅 게이트(3), 소오스(6a), 채널영역(7), 및 드레인(6b)으로 구성된다.
상기와 같이 구성된 비휘발성 메모리 셀의 동작은 프로그래밍이 일어날 만큼 충분한 전압을 콘트롤 게이트(5) 및 드레인(6b)에 인가하면 드레인(6b)과 소오스(6a) 사이에 전류가 흐른다.
상기 전류를 참조전류(Reference Current)와 비교하여 참조전류 보다 같거나 작은 값에 도달하면 프로그램 완료신호(Programming Completion Signal)를 발생 시킨다.
이어, 도 1b에 도시한 바와같이 P형 반도체 기판(1)상에 터널링 산화막(2)을 사이에 두고 플로팅 게이트(3)가 형성되며, 상기 플로팅 게이트(3)상에 콘트롤 게이트(5)가 형성된다.
그리고 상기 콘트롤 게이트(3)와 플로팅 게이트(5) 사이에는 유전체막(4)이 형성되고, 상기 플로팅 게이트(3) 양측의 P형 반도체 기판(1)내에는 n형 소오스 영역(6a)과 드레인 영역(6b)이 형성된다.
이와같이 구성되는 일반적인 단순 적층형 비휘발성 메모리 셀의 유효 셀 사이즈는 작으나 콘트롤 게이트(5)의 커플링 상수 값이 작고, 특히 비휘발성 메모리 셀의 유효 셀 사이즈를 줄일수 있도록 커플링 상수가 더 작아지는 문제가 있다.
따라서 이러한 문제를 해결하기 위해 플로팅 게이트(5)와 콘트롤 게이트(3) 사이의 유전체막(4)을 ONO막으로 형성하였으나 이 또한 공정이 복잡하고 고온 열처리(Amealing) 공정이 필요하다.
이하, 첨부된 도면을 참조하여 종래의 비휘발성 메모리 소자에 대하여 설명하면 다음과 같다.
도 2는 종래의 비휘발성 메모리 셀 어레이를 나타낸 회로도이고, 도 3은 종래의 단순 적층 구조의 셀을 갖는 콘택이 필요없는 비휘발성 메모리 셀 어레이를 나타낸 회로도이며, 도 4는 종래의 각 셀의 소오스와 드레인을 분리시켜 콘택이 필요없는 비휘발성 메모리 셀 어레이를 나타낸 회로도이다.
먼저, 도 2에 도시한 바와같이 각 셀의 콘트롤 게이트를 연결하는 워드라인(10)은 일방향으로 복수개 형성되고, 상기 워드라인(10)과 수직한 방향으로 각 셀의 드레인 라인을 연결하는 메탈 비트라인(9)이 복수개 형성되며, 상기 두개의 워드라인(10)에 워드라인(10)과 동일한 방향으로 각 셀의 소오스 라인을 연결하는 하나의 공통 소오스 라인(11)이 복수개 형성된다. 이때, 상기 비트라인(9)은 셀 두개당 하나의 메탈 콘택(Metal Contact : 8)이 형성된다.
여기서, 상기 비트라인(9)은 셀 두개당 하나의 메탈 콘택(8)이 형성되므로 메탈 콘택(8)을 고려한 메모리 셀의 유효 셀 사이즈(Effective cell size)는 메탈 콘택(8)의 두께(Pitch)에 의해 커지는 문제가 있다.
따라서 이와같은 문제을 해결하기 위해 메탈 콘택이 필요없는 비휘발성 메모리 소자가 개발되었다. 종래의 메탈 콘택이 필요 없는 비휘발성 메모리 소자는 비트라인을 별도의 금속라인으로 형성하지 않고 소오스/드레인 불순물 영역을 비트라인으로 이용한 구조이다.
즉, 도 3에 도시한 바와같이 각 셀의 콘트롤 게이트를 연결하는 워드라인(10)은 일방향으로 복수개 형성되고, 상기 워드라인(10)과 수직한 방향으로 서로 일정간격을 갖고 복수개이 스궤어들(Squares)을 형성하도록 비트라인(13)이 복수개 형성된다. 그리고 상기 비트라인(13)에 선택 트랜지스터(12)가 접속되고, 상기 선택 트랜지스터(12)에 수직한 방향으로 보통 32개 또는 그 이상의 비휘발성 메모리 셀마다 메탈 콘택(8)이 존재하여 유효 셀 사이즈를 줄일 수 있다.
여기서, 상기 비트라인(13)은 반도체 기판내에 확산영역으로 형성되며, 각 비트라인(13)은 인접 셀의 드레인 또는 소오스가 되어 실제로는 드레인과 소오스의 구분이 없는 구조이다.
그러나 상기와 같이 단순 적층 구조의 셀을 갖는 콘택이 필요없는 비휘발성 메모리 셀 어레이 구조에 있어서는 워드라인(10) 방향으로 인접한 두 셀이 완전히 동일한 바이어스 조건을 받기 때문에 프로그램시 워드라인(10) 방향으로 인접한 선택되지 않은 셀이 프로그램 또는 소거되는 프로그램 디스터브(Program Disturb) 현상이 발생한다.
특히, 저전력 동작인 터널링에 의한 프로그램은 불가능하다.
이러한 문제점을 해결하고 터널링 프로그램이 가능하도록 하기위해 도 4에 도시한 바와같이 일방향으로 일정한 간격을 갖고 복수개의 메탈 데이타 라인(9)이 형성되고, 상기 메탈 데이타 라인(9)과 동일한 방향으로 각 확산 비트라인을 분리하여 인접 셀간의 소오스 라인(15)와 드레인 라인(14)이 각각 완전히 분리되도록 형성된다.또는 소오스 비트라인(15)을 공통으로 하고 드레인 비트라인(14)만 분리되도록 형성된다.
그리고 상기 각 메탈 데이타 라인(9)에 하나의 메탈 콘택(8)이 연결되며, 콘트롤 게이트는 소오스 비트라인(15)과 드레인 비트라인(14)으로 분리된 비트라인과 직교하는 방향으로 복수개의 워드라인(10)이 형성되고, 상기 워드라인(10)과 각각 연결되도록 형성된다.
그러나 상기와 같은 구조에서는 비트라인(14,15)의 분리로 인한 단위 셀 사이즈의 증가를 피할 수 없다.
도 5는 종래의 분리된 게이트를 갖는 채널 분리형 비휘발성 메모리 셀을 나타낸 구조 단면도이고, 도 6a는 종래의 채널 분리형 비휘발성 메모리 셀을 나타낸 구조 단면도이며, 도 6b는 도 6a의 채널 폭 방향의 비휘발성 메모리 셀을 나타낸 구조 단면도이다.
도 5에 도시한 바와같이 콘택이 필요없는 어레이 구조로 두고 대신 메모리 셀을 선택 게이트를 갖는 비대칭 구조인 채널 분리형 셀에 있어서는 P형 반도체 기판(1)상에 터널링 산화막(2)을 사이에 두고 플로팅 게이트(3)가 형성되며, 상기 플로팅 게이트(3)상에 콘트롤 게이트(5)가 형성된다.
그리고 상기 콘트롤 게이트(5)를 포함한 기판(1)상에 절연막(16)을 사이에 두고 선택 게이트(Select Gate : 17)가 형성되고, 상기 플로팅 게이트(3)와 콘트롤 게이트(5) 사이에는 유전체막(4)이 형성되며, 상기 플로팅 게이트(3) 일측의 P형 반도체 기판(1) 표면내에 상기 플로팅 게이트(3)와 오프-셋(Off-Set) 되도록 소오스 영역(6a)이 형성된 후, 상기 플로팅 게이트(3) 타측의 P형 반도체 기판(1)의 표면내에 드레인 영역(6b)이 형성된다.
상기와 같은 선택 게이트(17)가 있는 비대칭 구조인 채널 분리형 셀(Split-Channel Cell)의 경우, 핫 일렉트론 주입(Hot electron injection)에 의한 프로그램시 프로그램 디스터버를 방지할 뿐만 아니라 단순 적층 구조 셀의 또 다른 문제점인 과잉소거(Over-erase) 문제를 제거할 수 있다.
그러나 이 경우에는 선택 트랜지스터(17)로 인하여 단위 셀의 사이즈가 증가되는 문제점이 발생한다.
도 6a에 도시한 바와같이 P형 반도체 기판(1)상에 터널링 산화막(2)을 사이에 두고 플로팅 게이트(3)가 형성되고, 상기 플로팅 게이트(3)을 포함한 반도체 기판(1) 전면에 콘트롤 게이트(5)가 형성된다. 그리고 상기 콘트롤 게이트(5)와 플로팅 게이트(3) 사이에는 유전체막(4)이 형성되고, 상기 플로팅 게이트(3) 일측의 P형 반도체 기판(1) 표면내에 상기 플로팅 게이트(3)가 오프-셋 되도록 소오스 영역(6a)이 형성되고, 상기 플로팅 게이트(3) 타측의 P형 반도체 기판(1)의 표면내에 드레인 영역(6b)이 형성된다.
도 6b에 도시한 바와같이 P형 반도체 기판(1)상에 소자 격리영역으로 이용되는 필드 산화막(18)이 복수개 형성되고, 상기 필드 산화막(18) 사이에 게이트 절연막(19)이 형성된다. 그리고 상기 게이트 절연막(19)상에 이웃하는 상기 필드 산화막(18)과 오버랩 되도록 복수개의 플로팅 게이트(3)가 형성되고, 상기 플로팅 게이트(3)상에 콘트롤 게이트(5)가 형성되며, 상기 플로팅 게이트(3)와 콘트롤 게이트(5)사이에 유전체막(4)이 형성된다.
이어, 상기 콘트롤 게이트(5)상에 캡 절연막(20)이 형성되고, 상기 콘트롤 게이트(5)와 캡 절연막(20) 측면에 절연막 측벽(21)이 형성되며, 상기 필드 산화막(18)상 및 상기 캡 절연막(20)상에 복수개의 소거 게이트(17)가 형성된 후, 상기 플로팅 게이트(3)와 소거 게이트(17)의 인접한 측면에 터널링 산화막(22)이 형성된다.
여기서, 각 셀은 플로팅 게이트(3)가 없는 선택 트랜지스터와 플로팅 게이트(3)가 있는 저장 트랜지스터(Storage transistor)가 접합 부위가 없이 직렬로 연결된 구조이다. 이러한 비대칭 구조에서는 소오스와 드레인을 바꾼 역방향 프로그램(reverse program)은 일어나지 않으므로 상기의 프로그램 디스터브 현상을 방지할 수 있다.
또한 선택 트랜지스터는 비록 선택되지 않은 워드라인의 셀들이 디플리션 모드(depletion mode)로 과잉 소거되었을 시에도 선택 트랜지스터에 의해 셀이 OFF 되므로 과잉 소거의 문제는 없다.
그러나 상기와 같은 종래의 비휘발성 메모리 소자에 있어서는 다음과 같은 문제점이 있었다.
단순 적층 구조의 셀로 구성된 메탈 콘택이 필요없는 어레이는 최소의 유효 셀 사이즈를 제공할 수 있지만 실제로는 프로그램 디스터브 현상때문에 실현이 불가능하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 단순 적층 구조의 셀로 콘택이 필요없는 어레이를 실현하여 최소의 유효 셀 사이즈를 갖는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a는 일반적인 비휘발성 메모리 셀의 회로도
도 1b는 일반적인 단순 적층형 비휘발성 메모리 셀의 구조 단면도
도 2는 종래의 비휘발성 메모리 셀 어레이를 나타낸 회로도
도 3은 종래의 단순 적층 구조의 셀 을 갖는 콘택이 필요없는 비휘발성 메모리 셀 어레이를 나타낸 회로도
도 4는 종래의 각 셀의 소오스와 드레인을 분리시켜 콘택이 필요없는 비휘발성 메모리 셀 어레이를 나타낸 회로도
도 5는 종래의 분리된 게이트를 갖는 채널 분리형 비휘발성 메모리 셀을 나타낸 구조 단면도
도 6a는 종래의 채널 분리형 비휘발성 메모리 셀을 나타낸 구조 단면도
도 6b는 도 6a의 채널 폭 방향의 비휘발성 메모리 셀을 나타낸 구조 단면도
도 7는 본 발명의 비휘발성 메모리 셀의 회로도
도 8은 본 발명의 비휘발성 메모리 셀 어레이를 나타낸 회로도
도 9는 본 발명의 비휘발성 메모리 소자의 레이 아웃도
도 10a는 도 9의 Ⅰ-Ⅰ선상의 본 발명의 비휘발성 메모리 셀의 구조 단면도
도 10b는 도 9의 Ⅱ-Ⅱ선상의 본 발명의 비휘발성 메모리 셀의 구조 단면도
도 10c는 도 9의 Ⅲ-Ⅲ선상의 본 발명의 비휘발성 메모리 셀의 구조 단면도
도 10d는 도 9의 Ⅳ-Ⅳ선상의 본 발명의 비휘발성 메모리 셀의 구조 단면도
도 11a 내지 도 11i는 도 9의 Ⅰ-Ⅰ선상의 본 발명의 비휘발성 메모리 셀의 제조방법을 나타낸 공정 단면도
도 12a 내지 도 12i는 도 9의 Ⅱ-Ⅱ선상의 본 발명의 비휘발성 메모리 셀의 제조방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 필드 산화막
32 : 게이트 절연막 33 : 제 1 폴리 실리콘층
33a : 플로팅 게이트 라인 33b : 플로팅 게이트
34 : 제 1 절연층 35 : 제 1 측벽 산화막
36 : 고농도 불순물 영역 36a : 소오스 영역
36b : 드레인 영역 37 : 유전체막
38 : 컨트롤 게이트 라인 39 : 캡 절연막
40 : 제 2 측벽 산화막 41 : 터널링 산화막
42 : 프로그램 게이트 라인 43 : 채널영역
상기와 같은 목적을 달성하기 위한 본 발명의 비휘발성 메모리 소자의 제조방법은 제 1 도전형 반도체 기판을 준비하는 단계, 상기 반도체 기판 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상에 일정 간격을 갖고 일방향으로 복수개의 도전성 라인을 형성하는 단계, 상기 각 도전성 라인 측면에 제 1 측벽을 형성하는 단계, 상기 복수개의 도전성 라인 사이의 반도체 기판에 복수개의 매몰 제 2 도전형 불순물 영역을 형성하는 단계, 상기 복수개의 도전성 라인의 표면에 유전체막을 형성하는 단계, 상기 복수개의 도전성 라인에 수직한 방향으로 일정 간격을 갖고 상기 유전체막상에 복수개의 콘트롤 게이트 라인과 캡 절연막을 형성하는 단계, 상기 복수개의 콘트롤 게이트 라인과 캡 절연막의 측면에 제 2 측벽을 형성하는 단계, 상기 복수개의 콘틀로 게이트 라인과 제 2 측벽을 마스크로 하여 상기 유전체막과 상기 복수개의 도전성 라인을 선택적으로 식각하여 복수개의 플로팅 게이트를 형성하는 단계, 상기 복수개의 플로팅 게이트 측면에 터널링 절연막을 형성하는 단계, 상기 매몰 제 2 도전형 불순물 영역과 평행한 방향으로 각 불순물 영역 사이의 상측에 복수개의 프로그램 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 비휘발성 메모리 소자 및 그의 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 7은 본 발명의 비휘발성 메모리 셀의 회로도이고, 도 8은 본 발명의 비휘발성 메모리 셀 어레이를 나타낸 회로도이다.
먼저, 도 7에 도시한 바와같이 비휘발성 메모리 셀의 심볼이며, 동시에 회로도인 비휘발성 메모리 셀은 콘트롤 게이트(38), 플로팅 게이트(33a), 프로그램 게이트(42), 소오스(36a), 채널영역(43) 및 드레인(36b)으로 구성된다.
상기와 같이 구성된 비휘발성 메모리 셀은 프로그램 게이트(42)와 플로팅 게이트(33a) 사이에 터널링 산화막을 형성하여 터널링에 의한 프로그래밍이 가능하도록 한다.
따라서, 상기 프로그램 게이트(42)는 프로그래밍시 플르팅 게이트(33a)에 터널링에 의해 전하를 공급하여 프로그래밍 기능을 수행한다.
예를들어 n-채널의 비휘발성 메모리 셀 동작시에는 프로그램 게이트(42)로 부터 터널링에 의해 전자가 플로팅 게이트(33a)로 주입된다.
따라서 이러한 프로그래밍을 위해 셀에 인가되는 바이어스는 콘트롤 게이트(38)에 포지티브 전압을 프로그램 게이트(42)에 네가티브 전압을 터널링이 일어날 정도로 충분히 강하게 인가하면 된다. 또는 프로그램 게이트(42)에 0V, 콘트롤 게이트(38)에 포지티브 전압을 인가하여 포지티브 전압만을 이용할 수도 있다.
또한, 상기와 같은 비휘발성 메모리 셀은 콘트롤 게이트(38)에 포지티브를 그리고 프로그램 게이트(42)에 네거티브 전압을 인가함과 동시에 소오스(36a)와 드레인(36b)에 바이어스를 인가하여 드레인 전류가 흐르게 하므로 이 전류를 센스 앰프를 이용하여 모니터링하면, 프로그래밍과 독립적으로 플로팅 게이트(33a)의 전하 변화를 모니터할 수 있다. 이때, 프로그래밍을 위한 바이어스는 프로그램을 위한 전계를 충분히 인가할 뿐만아니라 프로그래밍의 초기에 채널이 턴-온(Turn-On) 되도록 인가 되어야 한다.
그리고 프로그래밍이 진행됨에 따라 플로팅 게이트(33a)의 전하량이 변하고 이 변화는 플로팅 게이트(33a), 소오스(36a) 및 드레인(36b)으로 구성되는 FET에 의해 모니터링됨을 알 수 있다.
이상과 같은 비휘발성 메모리 셀은 프로그래밍 중에는 기본적으로 4단자 플로팅 게이트 전계 효과 트랜지스터(4-terminal floating-Gate FET)임을 알 수 있다. 또한 비휘발성 메모리 셀은 프로그래밍을 위한 전류 경로와 모니터를 위한 전류경로가 완전히 분리되는 구조이다.
따라서 프로그래밍과 모니터링을 서로 독립적으로 최적화 시킬 수 있다.
도 8에 도시한 바와같이 비휘발성 메모리 셀은 반도체 기판(도면에 도시하지 않았음)상에 서로 일정간격을 갖고 형성되는 복수개의 워드라인(W/L)과, 상기 워드라인(W/L)과 수직한 방향으로 서로 일정간격을 갖고 복수개의 스퀘어들(squares)을 형성하도록 형성되는 복수개의 비트라인(B/L)과, 상기 각 비트라인(B/L)과 동일한 방향으로 형성되는 복수개의 프로그램 라인(P/L)과, 상기 각 스퀘어에 하나씩 형성되는 복수개의 비휘발성 메모리 셀로 구성된다.
즉, 각 비휘발성 메모리 셀은 도 7에 도시한 바와같이 플로팅 게이트(33a)와 프로그래밍을 위해 상기 플로팅 게이트(33a)에 전하들을 공급하는 프로그램 게이트(42)와, 프로그래밍을 위해 상기 플로팅 게이트(33a)에 공급된 전하량을 조절하는 콘트롤 게이트(36)와, 프로그래밍중에 플로팅 게이트(33a)에 제공되는 전하 반송자들의 양을 리딩(또는 조회)하기 위한 전계효과 트랜지스터(Tr)로 구성된다.
상기 전계효과 트랜지스터(Tr)는 플로팅 게이트(33a)와 소오스(36a), 드레인(36b) 및 소오스(36a) 사이에 위치된 채널영역(43)으로 구성된다.
각 비휘발성 메모리 셀의 콘트롤 게이트(38)는 인접한 워드라인(W/L)에 접속되고, 프로그램 게이트(42)는 인접한 프로그램 라인(P/L)과 접속된다.
여기서 프로그래밍과 동시에 모니터링을 하기 위해서는 선택된 셀은 프로그래밍을 위한 선택성과 모니터링을 위한 선택성을 동시에 만족하여야 하며, 모니터링은 결국 리딩(reading) 기능과 동일하므로 프로그래밍과 리딩의 선택성이 있어야 한다.
한편, 모니터링의 선택성을 위해서는 워드라인(W/L)과 비트라인(B/L)에 리딩을 위한 전압을 인가하면 된다.
예를들어 워드라인(W/L)에 포지티브 전압을 인가하고 선택된 비트라인(B/L)에 센싱을 위한 전압을 인가하며, 선택된 셀의 다른 쪽 비트라인(B/L)은 그라운드 전압을 인가하여 센싱 전류가 선택되지 않은 셀로 흐르지 못하도록 하여야 한다. 이와 동시에 프로그래밍을 위한 선택성을 워드라인(W/L)과 프로그램 라인(P/L)에 프로그래밍을 위한 바이어스 전압을 터널링이 일어날 수 있도록 인가하면 된다.
이때, n-채널 셀인 경우 프로그램 게이트(42)로 부터 플로팅 게이트(33)에 전자가 주입되어야 하므로 워드라인(W/L)에는 포지티브 전압을 인가하고 프로그램 라인(P/L)에는 네거티브 전압을 인가한다.
여기서 선택되지 않은 셀들의 디스터버 현상을 막기위해 선택되지 않은 워드라인(W/L)과 프로그램 라인(P/L)에 적절한 전압을 인가할 수도 있다. 이러한 점은 셀의 터널링 특성과 누설전류 특성등에 의존한다.
또한 워드라인(W/L) 및 프로그램 라인(P/L)에 인가하는 전압은 적어도 프로그래밍의 초기에 셀을 턴-온 시킬 수 있도록 배분되어야 한다. 이러한 조건은 프로그램 게이트(42)의 커패시티브 커플링 상수 값을 매우 작도록 셀을 설계 하므로서 쉽게 만족 시킬 수 있다.
즉, 프로그램 게이트(42)는 셀간의 절연 영역상에 형성되고 플로팅 게이트(33a)와의 접촉 면적은 플로팅 게이트(33a)의 두께 만큼이므로 매우 작은 값으로 조절할 수 있다.
한편, 본 발명의 비휘발성 메모리 소자의 소거 동작에 대하여 설명하면 다음과 같다.
소거는 셀의 게이트 산화막을 통하여 기판으로 소거하거나 또는 프로그램 게이트(42)로 소거할 수도 있다. 기판으로 소거할 경우에는 게이트 산화막이 터널링에 적절하도록 10nm 정도로 얇게 형성되어야 한다. 이 경우 바이어스 전압은 콘트롤 게이트(38)에 네거티브 전압 또는 그라운드 전압을 인가하고 기판에 포지티브 전압을 인가한다.
그리고 프로그램 게이트(42)를 통하여 소거할 경우에는 프로그램 게이트(42)를 통하여 프로그램과 소거를 모두 하는 것이므로 터널링 산화막의 신뢰성을 고려하여 동작 시켜야 한다.
도 9는 본 발명의 비휘발성 메모리 소자의 레이 아웃도이고, 도 10a는 도 9의 Ⅰ-Ⅰ선상의 본 발명의 비휘발성 메모리 셀의 구조 단면도이며, 도 10b는 도 9의 Ⅱ-Ⅱ선상의 본 발명의 비휘발성 메모리 셀의 구조 단면도이다. 그리고 도 10c는 도 9의 Ⅲ-Ⅲ선상의 본 발명의 비휘발성 메모리 셀의 구조 단면도이고, 도 10d는 도 9의 Ⅳ-Ⅳ선상의 본 발명의 비휘발성 메모리 셀의 구조 단면도이다.
즉, 본 발명의 비휘발성 메모리 소자는 P형 반도체 기판(30)에 활성영역을 정의한 후, 매트릭스 형태로 복수개의 필드 산화막(31)이 형성되고, 상기 반도체 기판(30)을 포함한 활성영역에 게이트 절연막(32)이 형성된다.
이어서, 필드 산화막(31)을 포함한 반도체 기판(30) 전면에 제 1 폴리 실리콘층을 증착하고 제 1 폴리 실리콘층에 선택적으로 포토에칭 공정을 실시하여 상기 필드 산화막(31)이 커버 되도록 플로팅 게이트 라인(33a)이 형성된다.
이어, 상기 플로팅 게이트 라인(33a) 측면에 제 1 절연층(34) 및 제 1 측벽 산화막(35)이 형성되고, 상기 제 1 절연층(34) 및 제 1 측벽 산화막(35)을 마스크로 하여 상기 플로팅 게이트 라인(33a) 사이의 기판(30)에 고농도 n형(n+)불순물 이온주입을 통해 매몰(Buried) 고농도 불순물 영역(36)이 일정간격으로 복수개 형성된다. 그리고 상기 고농도 불순물 영역(36)에 열처리 공정을 이용하여 상기 주입된 불순물을 확산 시킴과 동시에 열산화 시켜 상기 고농도 불순물 영역(36)상의 게이트 절연막(32a)이 다른 게이트 절연막(32) 보다 두껍게 형성된다.
이어서, 상기 플로팅 게이트 라인(33a)상에 유전체막(37)이 형성되고, 상기 플로팅 게이트 라인(33a)과 수직한 방향으로 일정 간격을 갖고 유전체막(37)상에 상기 플로팅 게이트 라인(33a) 보다 좁은 폭을 갖는 복수개의 컨트롤 게이트 라인(38)와 캡 절연막(39)이 형성된다.
이어, 상기 캡 절연막(39)과 컨트롤 게이트 라인(38) 측면에 제 2 측벽 산화막(40)이 형성되고, 상기 컨트롤 게이트 라인(38)과 제 2 측벽 산화막(40)를 마스크로 이용하여 상기 유전체막(37)과 플로팅 게이트 라인(33a)을 선택적으로 식각하여 복수개의 플로팅 게이트(33b)가 형성된다.
이어서, 상기 플로팅 게이트(33b) 측면에 터널링 절연막(41)이 형성되고, 상기 고농도 불순물 영역(36)과 평행한 방향으로 각 고농도 불순물 영역(36) 사이의 상측에 복수개의 플로그램 라인(42)이 형성된다.
이와같은 본 발명의 비휘발성 메모리 소자의 제조방법은 다음과 같다.
도 11a 내지 도 11g는 도 9의 Ⅰ-Ⅰ선상에 따른 제조방법을 나타낸 공정 단면도이고, 도 12a 내지 도 12g는 도 9의 Ⅱ-Ⅱ선상에 따른 제조방법을 나타낸 공정 단면도이다.
도 11a와 도 12a에 도시한 바와같이 P형 반도체 기판(30)에 활성영역을 정의한 후, 상기 반도체 기판(30)상에 산화막을 증착하고, 포토에칭 공정을 이용하여 상기 기판(30)상에 매트릭스 형태로 일정간격을 갖도록 복수개의 필드 산화막(31)을 형성한다.
이어, 도 11b와 도 12b에 도시한 바와같이 필드 산화막(31) 사이의 활성영역에 게이트 절연막(32)을 형성한 후, 상기 필드 산화막(31)을 포함한 게이트 절연막(32)상에 플로팅 게이트로 사용하는 제 1 폴리 실리콘층(33)을 증착한다. 이때, 상기 게이트 절연막(32)은 산화막을 사용한다.
이어서, 도 11c와 도 12c에 도시한 바와같이 제 1 폴리 실리콘층(33)상에 제 1 포토레지스트(PR1)를 증착하고 노광 및 현상공정을 이용하여 플로팅 게이트 라인을 정의한 후, 상기 제 1 포토레지스트(PR1)를 패터닝한다. 그리고 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 이용하여 식각공정을 통해 상기 제 1 폴리 실리콘층(33)을 선택적으로 제거하여 플로팅 게이트 라인(33a)을 형성한다.
이어, 도 11d와 도 12d에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거한 후, 상기 플로팅 게이트 라인(33a) 및 게이트 절연막(32)상에 제 1 절연층(34)을 형성한다. 이때, 상기 제 1 절연층(34)은 질화막을 사용한다.
그리고 상기 제 1 필드 산화막(31)이 형성된 부분에 제 2 포토레지스트(PR2)를 증착하고, 상기 제 1 절연층(34)상에 제 2 절연층을 증착한 후, 에치백 공정을 이용하여 제 1 절연층(34) 측면에 제 1 측벽 산화막(35)을 형성한다.
이어서, 도 11e와 도 12e에 도시한 바와같이 제 2 포토레지스트(PR2)를 제거한 후, 상기 제 1 측벽 산화막(35)을 마스크로 이용하여 식각공정을 통해 상기 제 1 절연층(34)을 제거한다. 그리고 남아있는 상기 제 1 절연층(34)과 제 1 측벽 산화막(35)을 마스크로 이용하여 선택적으로 고농도 n형(n+)불순물 이온주입을 통해 상기 기판(30)에 상기 플로팅 게이트 라인(33a)과 오버랩 되도록 매몰 고농도 불순물 영역(36)을 일정간격으로 복수개 형성한다. 이때, 상기 고농도 불순물 영역(36)은 비트라인으로 이용한다.
이어, 도 11f와 도 12f에 도시한 바와같이 고농도 불순물 영역(36)에 열처리 공정을 이용하여 상기 주입된 불순물을 확산 시킴과 동시에 열산화 시켜 상기 고농도 불순물 영역(36)상의 게이트 절연막(32a)을 다른 게이트 절연막(32) 보다 더 두껍게 형성한 후, 플로팅 게이트 라인(33a)상에 열산화 공정을 이용하여 유전체막(37)을 형성한다.
이어서, 도 11g와 도 12g에 도시한 바와같이 유전체막(37)상에 컨트롤 게이트로 사용하는 제 2 폴리 실리콘층과 캡 절연막(39)을 증착하고, 상기 캡 절연막(39)상에 제 3 포토레지스트(PR3)를 형성한 후, 노광 및 현상공정을 통해 컨트롤 게이트 라인을 정의하여 제 3 포토레지스트(PR3)를 패터닝한다.
그리고 상기 패터닝된 제 3 포토레지스트(PR3)를 마스크로 이용하여 식각공정을 통해 제 2 폴리 실리콘층 및 캡 절연막(39)을 선택적으로 제거하여 상기 플로팅 게이트 라인(33a)과 수직한 방향으로 컨트롤 게이트 라인(38)을 형성한다. 이때, 상기 컨트롤 게이트 라인(38)은 상기 플로팅 게이트 라인(33a) 보다 좁은 폭을 갖도록 형성한다. 이때, 상기 컨트롤 게이트 라인(38)은 워드라인으로 이용한다.
이어, 도 11h와 도 12h에 도시한 바와같이 제 3 포토레지스트(PR3)를 제거한 후, 상기 캡 절연막(39)상에 제 3 절연층을 증착하고 에치백 공정을 이용하여 상기 컨트롤 게이트 라인(38a) 및 캡 절연막(39) 측면에 제 2 측벽 산화막(40)을 형성한다. 그리고 제 2 측벽 산화막(40)을 마스크로 이용하여 상기 유전체막(37) 및 플로팅 게이트 라인(33a)을 선택적으로 식각하여 각각의 플로팅 게이트(33b)을 형성한다.
이어서, 도 11i와 도 12i에 도시한 바와같이 노출된 상기 플로팅 게이트(33b) 측면에 열산화 공정을 이용하여 터널링 절연막(41)을 형성한 후, 상기 고농도 불순물 영역(36)과 평행한 방향으로 각 고농도 불순물 영역(36) 상측에 프로그램 게이트 라인(42)을 형성한다.
이상에서 설명한 바와같이 본 발명의 비휘발성 메모리 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 프로그래밍 중에는 4단자 플로팅 게이트 전계효과 트랜지스터가 되므로 프로그래밍을 위한 전류 경로와 모니터를 위한 전류 경로가 완전히 분리되어 프로그래밍과 모니터링은 서로 독립적으로 최적화 시킬 수 있다.
둘째, 프로그램 게이트를 갖는 단순 적층 구조의 셀로 콘택이 필요없는 어레이를 구성하며 프로그램 게이트가 소자 격리막상에 형성되므로 셀 사이즈에 영향을 주지않고 터널링 프로그램이 가능한 최소의 유효 셀 사이즈를 형성할 수 있다.

Claims (21)

  1. 제 1 도전형 반도체 기판을 준비하는 단계;
    상기 반도체 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 일정 간격을 갖고 일방향으로 복수개의 도전성 라인을 형성하는 단계;
    상기 각 도전성 라인 측면에 제 1 측벽을 형성하는 단계;
    상기 복수개의 도전성 라인 사이의 반도체 기판에 복수개의 매몰 제 2 도전형 불순물 영역을 형성하는 단계;
    상기 복수개의 도전성 라인의 표면에 유전체막을 형성하는 단계;
    상기 복수개의 도전성 라인에 수직한 방향으로 일정 간격을 갖고 상기 유전체막상에 복수개의 콘트롤 게이트 라인과 캡 절연막을 형성하는 단계;
    상기 복수개의 콘트롤 게이트 라인과 캡 절연막의 측면에 제 2 측벽을 형성하는 단계;
    상기 복수개의 콘틀로 게이트 라인과 제 2 측벽을 마스크로 하여 상기 유전체막과 상기 복수개의 도전성 라인을 선택적으로 식각하여 복수개의 플로팅 게이트를 형성하는 단계;
    상기 복수개의 플로팅 게이트 측면에 터널링 절연막을 형성하는 단계;
    상기 매몰 제 2 도전형 불순물 영역과 평행한 방향으로 각 불순물 영역 사이의 상측에 복수개의 프로그램 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 도전성 라인은 폴리 실리콘으로 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 측벽은 기판 전면에 제 1 절연막을 형성하는 단계;
    상기 도전성 라인 측면의 제 1 절연막상에 제 2 절연막 측벽을 형성하는 단계;
    상기 제 2 절연막 측벽을 마스크로 하여 노출된 제 1 절연막을 제거함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 1 절연막은 질화막을 사용하고, 제 2 절연막 측벽은 산화막을 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 유전체막은 상기 도전성 라인의 노출된 부분을 열산화하여 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 매몰 제 2 도전형 불순물 영역의 형성은 상기 도전성 라인 및 제 1 측벽을 마스크로 이용하여 기판에 불순물을 이온주입하는 단계;
    열처리 공정을 이용하여 상기 주입된 불순물을 확산 시킴과 동시에 불순물 영역 표면을 열산화 시켜 상기 불순물 영역상의 게이트 절연막이 다른 게이트 절연막 보다 더 두껍게 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 터널링 절연막은 상기 도전성 라인의 측면을 열산화하여 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 플로팅 게이트는 콘트롤 게이트 라인의 폭 보다 더 넓게 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 매몰 제 2 도전형 불순물 영역은 비트라인으로 이용하는 것을 특징으로 하는 비휘성 메모리 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 컨트로 게이트 라인는 워드라인으로 이용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  11. 제 1 도전형 반도체 기판을 준비하는 단계;
    상기 반도체 기판상에 매트릭스 형태로 소자 격리막을 형성하는 단계;
    상기 반도체 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 일정 간격을 갖고 일방향으로 상기 소자 격리막을 커버하도록 도전성 라인을 형성하는 단계;
    상기 복수개의 각 도전성 라인 측면에 제 1 측벽을 형성하는 단계;
    상기 복수개의 도전성 라인 사이의 반도체 기판에 복수개의 매몰 제 2 도전형 불순물 영역을 형성하는 단계;
    상기 복수개의 도전성 라인의 표면에 유전체막을 형성하는 단계;
    상기 복수개의 도전성 라인에 수직한 방향으로 일정 간격을 갖고 상기 유전체막상에 복수개의 컨트롤 게이트 라인과 캡 절연막을 형성하는 단계;
    상기 복수개의 콘트롤 라인과 캡 절연막의 측면에 제 2 측벽을 형성하는 단계;
    상기 복수개의 콘트롤 게이트 라인과 제 2 측벽을 마스크로 이용하여 유전체막과 상기 복수개의 도전성 라인을 선택적으로 식각하여 복수개의 플로팅 게이트를 형성하는 단계;
    상기 복수개의 플로팅 게이트 측면에 터널링 절연막을 형성하는 단계;
    상기 불순물 영역과 평행한 방향으로 각 불순물 영역 사이의 상측에 복수개의 프로그램 게이트 라인를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 소자 격리막 사이의 소자 격리막과 오버랩 되도록 상기 도전성 라인을 선택적으로 식각하여 플로팅 게이트를 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 매몰 제 2 도전형 불순물 영역을 비트라인으로 이용함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 컨트롤 게이트라인은 워드라인으로 이용함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  15. 제 11 항에 있어서,
    상기 도전성 라인은 폴리 실리콘으로 형성함을 특징으로 하는 비휘발성 메모리 소자 의 제조방법.
  16. 제 11 항에 있어서,
    상기 제 1 측벽은 기판 전면에 제 1 절연막을 형성하는 단계;
    상기 도전성 라인 측면의 제 1 절연막상에 제 2 절연막 측벽을 형성하는 단계;
    상기 제 2 절연막 측벽을 마스크로 하여 노출된 제 1 절연막을 제거함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  17. 제 11 항에 있어서,
    상기 제 1 절연막은 질화막을 사용하고, 제 2 절연막 측벽은 산화막을 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  18. 제 11 항에 있어서,
    상기 유전체막은 상기 도전성 라인의 노출된 부분을 열산화하여 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  19. 제 11 항에 있어서,
    상기 매몰 제 2 도전형 불순물 영역의 형성은 상기 도전성 라인 및 제 1 측벽을 마스크로 이용하여 기판에 불순물을 이온주입하는 단계;
    열처리 공정을 이용하여 상기 주입된 불순물을 확산 시킴과 동시에 불순물 영역 표면을 열산화 시켜 상기 불순물 영역상의 게이트 절연막이 다른 게이트 절연막 보다 더 두껍게 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  20. 제 11 항에 있어서,
    상기 터널링 절연막은 상기 도전성 라인의 측면을 열산화하여 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  21. 제 11 항에 있어서,
    상기 플로팅 게이트는 콘트롤 게이트 라인의 폭 보다 더 넓게 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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