KR100271407B1 - 불휘발성 반도체 메모리와 그 제조방법 및 사용 방법 - Google Patents

불휘발성 반도체 메모리와 그 제조방법 및 사용 방법 Download PDF

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가네꼬 히사시
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Abstract

불휘발성 반도체 메모리는 다수의 멀티 비트 메모리 셀들로 구성되고, 각각의 메모리 셀은, 소스 영역 및 드레인 영역 사이에 규정된 체널 영역상에 형성된 제1게이트 절연막 상의 상호 절연되고 나란히 형성되는 제1 및 제2 부유 게이트와, 각각의 부유 게이트의 표면을 덮도록 형성된 제2게이트 절연막과, 상기 제2게이트 절연막 상에 형성된 제어 게이트를 포함한다. 제1 부유 게이트는 채널 영역의 소스쪽 위에 위치하고, 제2 부유 게이트는 채널 영역의 드레인 쪽 위에 위치한다. 적어도 제1부유 게이트는 제2 부유 게이트 또는 제어 게이트보다 극히 작은 게이트 길이를 갖는 측벽 폴리실리콘으로 형성된다. 따라서, 메모리셀의 최종 채널 길이가 현저히 감소되고, 따라서 각 메모리셀의 점유 면적 및 필요한 주변 회로의 점유 면적은 감소될 수 있다

Description

불휘발성 반도체 메모리와 그 제조 방법 및 사용 방법
본 발명은 반도체 집적회로에 관한 것으로, 상세히 설명하자면 불휘발성 반도체 메모리와, 그 제조 방법 및 사용 방법에 관한 것이다.
예를 들면 플래쉬 EEPROM(electrically erasable programmable read only memory)로 대표되는 불휘발성 반도체 메모리는 제공된 메모리셀들을 전기적으로 기록, 소거, 판독할 수 있다. 통상적인 메모리셀은 반도체 기판의 표면에 형성된 소스 및 드레인 간에 한정된 채널 영역상에 정해진 순서로 형성되는 부유 게이트와, 제2게이트 절연막과, 제어 게이트를 포함하는 단일 전계효과 트랜지스터로 구성되고, 제어 게이트는 제2게이트 절연막을 통해서 부유 게이트와 정전용량적으로 연결된다. 이런 구조의 메모리셀은 부유 게이트의 상이한 충전 저장 상태에 기인하는 상이한 임계치들에 "0" 및 "1"을 할당함으로써 데이터를 저장할 수 있다.
불휘발성 반도체 메모리의 최근 광범위한 활용도에 따라, 불휘발성 반도체 메모리를 포함하는 장치 또는 시스템을 소형화하기 위하여, 그리고 저장된 정보의 비트당 가격을 더 낮추기 위하여, 고집적 밀도를 갖는 불휘발성 반도체 메모리에 대한 수요가 증대되고 있다. 이 수요를 충족시키기 위하여, 전술한 바와 같은 종래의 불휘발성 반도체 메모리와는 상이한, 다수의 부유 게이트를 갖는 독창적인 불휘발성 반도체 메모리가 제안되어 왔다.
예를 들면, 일본 특허출원 공개공보 제62-094987호에는 도 1에 도시된 바와 같은 전계효과 트랜지스터(메모리셀)가 제안되어 있다(이하, 제1 종래기술 예). 즉, 도시된 전계효과 트랜지스터는, P형 반도체 기판(10)과 제1 및 제2부유 게이트(16, 15)를 포함하고, 상기 기판(10)은 드레인(11) 및 소스(12)를 갖고, 이들(11, 12)은 기판의 주표면상에 형성되어 그들 간에 채널(10A)을 한정하고, 제1 및 제2부유 게이트(16, 15)는 채널(10A)상에 형성된 제1게이트 절연체(13)상에, 기판의 주표면에 평행한 방향으로 서로 떨어져서 형성된다. 또한, 제2게이트 절연막(14)은 제1부유 게이트(16) 및 제2부유 게이트(15)를 덮도록 형성되고, 제어 게이트(17)는 제2게이트 절연막(14)상에 형성되므로, 제어 게이트(17)는 제2게이트 절연막(14)을 통해서 각각의 제1 및 제2부유 게이트(16, 15)와 정전용량적으로 결합된다.
이런 구성에 있어서, 4개의 상이한 레벨의 판독 전류가 전기 전하가 제1부유 게이트(16)에 저장되는지 안되는지와 전기 전하가 제2부유 게이트(15)에 저장되는지 안되는지에 의존하여 얻어질 수 있다. 이와 같이, 2비트의 데이터는 판독 전류의 4개의 상이한 레벨들을 각각 "0", "1", "10", "11"으로 할당함으로써 저장될 수 있다. 다시 말해서, 멀티비트 메모리셀이 실현가능함을 의미한다.
또한, 일본 특허출원 공개공보 제 1-212472호에는 도 2(이하, 제2 종래 기술예)에 도시된 바와 같이 전계효과 트랜지스터(메모리셀)가 제안되어 있다. 즉, 도시된 전계효과 트랜지스터는 상기의 제1 종래기술 예와 유사한, 두 개의 부유 게이트(6S, 6D)와, 절연 관계에 있는 두 개의 부유 게이트(6S, 6D)를 덮도록 형성된 제어 게이트(8)를 포함한다. 제1 종래기술 예와 유사하게, 4개의 상이한 레벨의 판독 전류는 전기 전하가 제1부유 게이트(16)에 저장되는지 안되는지와 제2부유 게이트 (15)에 저장되는지 안되는지에 의존하여 얻어질 수 있다. 이와같이, 2비트의 데이터는 판독 전류의 4개의 상이한 레벨을 각각 "0", "1", "10", "11"로 할당함으로써 저장될 수 있다. 즉, 멀티비트 메모리셀이 실현된다.
본 제2 종래기술예의 메모리셀은 포지티브 전압을 제어 게이트(8) 및 소스와 드레인중 하나에 인가시킴으로써, 그리고 소스 및 드레인 중 다른 하나를 접지시킴으로써 기록될 수 있으므로, 채널 핫 전자들이 발생되어 선택된 부유 게이트 내로 주입된다. 다른 한편으로, 데이터는 메모리셀에 자외선을 조사하여 부유 게이트에서 트랩된 전자들이 방전되도록 함으로써 소거될 수 있다.
그러나, 전술한 종래기술의 반도체 메모리는 다양한 문제점들을 갖고 있다. 제1 문제는 두 개의 부유 게이트를 갖는 메모리셀들로 구성된 불휘발성 반도체 메모리의 제조 방법을 평가한다면, 각 메모리셀의 게이트 길이가 포토리소그래피의 한계 길이(설계 기준)에 3배보다 작게 만들어질 수 없다는 것이다.
이에 대한 이유는 다음과 같다. 즉, 동일한 포토리소그래픽 공정에 의해 동일한 폴리실리콘층을 패터닝함으로써 제1 및 제2부유 게이트를 동시에 형성시키는 것이 고려되므로, 소스 및 드레인간의 거리는 제1부유 게이트의 길이와의 전체 길이를 갖는 것이 요구된다.
제2 문제는 큰 전류가 두 개의 부유 게이트를 갖는 메모리셀들로 구성된 불휘발성 반도체 메모리에서의 기록 동작에 필요하고, 따라서 불휘발성 반도체 메모리의 저전압 동작을 실현시키는 것이 어렵다는 것이다.
이에 대한 이유는 다음과 같다. 즉, 메모리셀 기록 동작은 포지티브 전압을 제어 게이트 및 소스와 드레인 중 하나에 인가시키고 소스와 드레인중 다른 하나와 기판을 접지시킴으로써 실행되므로, 채널 핫 전자가 포지티브 전압이 인가된 소스 또는 드레인에 근접해 있는 핀치오프(pinch-off) 영역에서 발생되고, 이 발생된 전류의 비에 의해 한정된 주입 계수는 약 10-6정도로 낮고, 따라서 매우 큰 채널 전류가 필요해진다. 예를 들면, 1㎛의 게이트 길이를 갖는 메모리셀의 경우에, 수 밀리암페어의 채널 전류가 기록 동작에 필요하게 되고, 따라서 큰 주변 회로가 메모리 디바이스에 요구된다.
따라서, 본 발명의 목적은 종래 불휘발성 반도체 메모리의 전술된 결점들을 해소한 불휘발성 반도체 메모리를 제공하는데 있다.
본 발명의 또다른 목적은 감소된 셀 면적을 갖고 감소된 소비 전류로 기록이 가능한 멀티비트 메모리 셀들로 구성된 불휘발성 반도체 메모리를 제공하여 주변 회로에 필요한 면적이 현저하게 감소될 수 있도록 하는데 있다.
본 발명의 다른 목적은 전술한 바와 같은 불휘발성 반도체 메모리를 제조하는 방법 및 전술한 바와 같은 불휘발성 반도체 메모리를 이용하는 방법을 제공하는데 있다.
본 발명의 상기 목적 및 그 외 목적들이 본 발명에 따른 트랜지스터로 각각 구성되는 다수의 메모리 셀들로 구성된 불휘발성 반도체 메모리에 의해 달성되는데, 상기 트랜지스터는, 제1 도전형의 주표면을 갖는 반도체 기판과, 반도체 기판의 주표면에서 형성되고, 제1도전형과 반대인 제2도전형으로 되어 있는 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역 사이의 반도체 기판의 주표면으로 규정되는 채널 영역과, 상기 채널 영역 상에 형성되는 제1게이트 절연막과, 상기 채널 영역의 소스측 부분 위의 상기 제1게이트 절연막 상에 형성되는 제1부유 게이트와, 상기 채널 영역의 드레인측 부분 위의 상기 제1게이트 절연막 상에 형성되고, 상기 제1부유 게이트와 전기적으로 절연되는 제2부유 게이트와, 상기 제1부유 게이트 및 상기 제2부유 게이트 각각의 표면상에 형성되는 제2게이트 절연막과, 상기 제2게이트 절연막 상에 형성되는 제어 게이트를 포함하고, 상기 제2게이트 절연막이 상기 제어 게이트와 상기 제1 및 제2부유게이트 각각의 사이에 샌드위치되고, 상기 제1 및 제2부유 게이트는 레이아웃 패턴에서 상기 소스 영역 및 상기 드레인 영역 사이에 직렬로 배열되며, 상기 제1부유 게이트의 게이트 길이는 상기 제2부유 게이트의 게이트 길이 또는 상기 제어 게이트의 게이트 길이보다 작다.
한 실시예에서 반도체 기판의 주표면은 P형이다.
양호한 실시예에서, 상기 제1부유 게이트는 포토리소그래픽 패터닝 한계보다 더 작은 게이트 길이를 갖는 측벽 폴리실리콘으로 형성된다.
구체적으로, 상기 제2부유 게이트는 포토리소그래픽 패터닝 한계에 의해 제한된 게이트 길이를 갖고, 제3게이트 절연막은 상기 제2부유 게이트의 소스쪽 측벽 상에 형성되고, 상기 제1부유 게이트는 상기 제2부유 게이트의 게이트 길이보다 더 짧은 게이트 길이를 갖도록 상기 제2부유 게이트의 상기 소스쪽 측벽 상에 형성된 제3게이트 절연막 상에 형성되는 측벽 폴리실리콘으로 구성된다.
또한, 상기 제어 게이트는 상기 채널 영역의 중앙부 상에 형성된 게이트 절연막 상에 형성되고 포토리소그래픽 패터닝 한계에 의해 제한된 게이트 길이를 갖고, 상기 제2게이트 절연막은 상기 제어 게이트의 한 쌍의 대향 측벽 각각의 위에 형성되고, 상기 제1부유 게이트는 상기 제어 게이트의 상기 대향 측벽의 소스쪽 측벽을 형성한 상기 제2게이트 절연막 상에 형성된 측벽 폴리실리콘으로 형성되고, 상기 제2부유 게이트는 상기 제어 게이트의 상기 대향 측벽의 드레인쪽 측벽을 형성한 상기 제2게이트 절연막 상에 형성된 측벽 폴리실리콘으로 형성되어, 상기 제1 및 제2부유 게이트 각각의 게이트 길이가 상기 제어 게이트의 게이트 길이보다 더 작게 된다.
본 발명의 또다른 관점에 따르면, 전술한 불휘발성 반도체 메모리의 제조 방법이 제공되는데, 제 2 부유 게이트의 형성은, 상기 메모리 셀의 게이트 길이 방향에 직각인 컬럼 방향으로 연장되는 신장된 게이트 부재로 되도록 게이트 부재를 패터닝하는 제 1 에칭 공정과, 각 메모리셀에 대해 상기 제 2 부유 게이트를 형성 하도록 상기 신장된 게이트 부재를 상기 컬럼 방향으로 분단하는 제 2 에칭 공정에 의해 행하여지고, 상기 제 1 부유 게이트의 형성은 상기 제 1 에칭 공정 이후 상기 제 2 에칭 공정 이전에, 상기 신장된 게이트 부재의 소스쪽 측벽 상에 제 3 게이트 절연막을 형성하고 상기 제 3 게이트 절연막 상에 측벽 폴리실리콘을 형성하는 단계와, 상기 제 2 에칭 공정에 의해서, 각각의 메모리셀에 대해 상기 제 1 부유 게이트를 형성하도록 상기 측벽 폴리실리콘을 상기 컬럼 방향으로 분단하는 단계에 의해 행하여진다.
또한, 전술한 불휘발성 반도체 메모리의 제조 방법에 있어서, 상기 제어 게이트의 형성은 상기 메모리 셀의 게이트 길이 방향에 직각인 컬럼 방향으로 연장되는 신장된 게이트 부재로 되도록 게이트 부재를 패터닝하는 제1에칭 공정과, 각각의 메모리 셀에 대해 상기 제어 게이트를 형성하도록 상기 신장된 게이트 부재를 상기 컬럼 방향으로 분단하는 제2에칭 공정에 의해 행하여지고, 상기 제1 및 제2부유 게이트의 형성은 상기 제1에칭 공정이후 상기 제2에칭 공정 이전에 상기 신장된 게이트 부재의 한 쌍의 대향 측변 상에 상기 제2게이트 절연막을 형성하고 상기 제2게이트 절연막 상에 측벽 폴리실리콘을 상기 컬럼 방향으로 분단하는 단계에 의해 행하여져서, 상기 제1부유 게이트는 상기 신장된 게이트 부재의 상기 대향 측벽 중 소스쪽 측벽을 형성한 상기 제2게이트 절연막 사에 남아 있는 상기 측벽 폴리실리콘으로 형성되고, 상기 제2부유 게이트는 상기 신장된 게이트 부재의 상기 대향 측벽 중 드레인 쪽 측벽을 형성한 상기 제2게이트 절연막 상에 남아 있는 상기 측벽 폴리실리콘으로 형성된다.
또한, 본 발명의 또다른 관점에 따르면, 전술한 불휘발성 반도체 메모리를 이용하는 방법이 제공되는데, 상기 메모리 셀은 전자들이 상기 제1 및 제2부유 게이트로부터 방전되도록, 상기 제어 게이트를 상기 소스 영역과, 상기 드레인 영역과, 상기 P형 반도체 기판 주표면과 비교하여 네거티브 전압 상태에 있게 함으로써 소거 상태로 되고, 상기 제1부유 게이트는 전자들이 상기 제1부유 게이트에 주입되도록, 상기 제어 게이트와 상기 드레인 영역에 포지티브 전압을 인가하고 상기 소스 영역 및 상기 P형 반도체 기판 주표면을 접지시킴으로써 기록 상태로 되고, 상기 제2부유 게이트는 전자들이 상기 제2부유 게이트에 주입되도록, 상기 제어 게이트 및 상기 소스 영역에 포지티브 전압을 인가하고 상기 드레인 영역 및 상기 P형 반도체 기판 주표면을 접지시킴으로서 기록 상태로 된다.
또한, 전술한 불휘발성 반도체 메모리를 이용하는 방법에 있어서, 메모리 셀은 전자들이 상기 제1 및 제2부유 게이트에 주입되도록, 상기 제어 게이트를 상기 소스 영역과, 상기 드레인 영역과, 상기 P형 반도체 기판 주표면과 비교하여 포지티브 전압 상태에 놓여 있게 함으로써 소거 상태로 된다.
상기 제1부유 게이트는 전자들이 상기 제1부유 게이트로부터 방전되도록, 상기 제어 게이트에는 네거티브 전압을 인가하고 상기 소스 영역에는 포지티브 전압을 인가하며 상기 드레인 영역 및 상기 P형 반도체 기판 주표면을 부유시키거나 접지시킴으로써 기록 상태로 되고, 상기 제2부유 게이트는 전자들이 상기 제2부유 게이트로부터 방전되도록, 상기 제어 게이트에 네거티브 전압을 인가하고 상기 드레인 영역에는 포지티브 전압을 인가하며 상기 소스 영역 및 상기 P형 반도체 기판 주표면을 부유시키거나 접지시킴으로써 기록 상태로 된다.
상기에서 고찰한 바와 같이, 본 발명에 따른 불휘발성 반도체 메모리는 제1 및 제2부유 게이트가 상이한 게이트 길이를 갖거나, 적어도 제1부유 게이트가 제어 게이트보다 더 작은 게이트 길이를 갖는 것을 특징으로 한다.
이러한 구조는 적어도 측벽 폴리실리콘의 제1부유 게이트를 형성시킴으로서 실현될 수 있고, 그에 따라서 메모리 셀의 점유 면적은 크게 감소될 수 있다. 구체적으로 설명하자면, 설계 기준(포토리소그래팩 패터닝 한계)이 "f"라고 가정하면, 전술한 바와 같은 종래 기술의 메모리 셀은 "3f"의 게이트 길이를 갖지만, 본 발명에 따른 메모리 셀의 게이트 길이는 "1.2f"정도로 될 수 있다.
또한, 본 발명에 따른 불휘발성 반도체 메모리의 제조 방법은, 제2부유 게이트 또는 제어 게이트가 컬럼 방향으로 패턴된 후에 제1부유 게이트가 제2부유 게이트 또는 제어 게이트의 측벽 상의 게이트 절연막을 통해서 형성된 폴리실리콘막으로 형성되고, 제1부유 게이트와, 제어 게이트와 제1 및 제2부유 게이트들이 로우 방향으로 함께 패터닝되는 것을 특징으로 한다.
본 발명에 따른 불휘발성 반도체 메모리를 사용하기 위한 본 발명의 제1방법에 따르면, 소거 상태는 제1 및 제2부유 게이트로부터 전자들을 방전시킴으로써 얻어지고, 제1기록 상태는 전자들이 제1부유 게이트 내로 주입되도록 제어 케이트 및 드레인에 포지티브 전압을 인가하고 소스 및 기판 주표면을 접지시킴으로써 실현되며, 제2기록 상태는 전자들이 제2부유 게이트 내로 주입되도록 포지티브 전압을 제어 게이트 및 소스에 인가하고 드레인 및 기판 주표면을 접지시킴으로써 실현되는 것을 특징으로 한다. 여기서, 이 전자 주입의 원리는 "소스쪽 주입"이라 불리고, A.T. Wu, T. Y. Chan, P.K. Ko, C. Hu에 의한 IEEE Electron Device Letters, EDL-7, No.9, pp 540-542의 "A Source-Side Injection Erasable Programmable Read-Only Memory(SI-EPROM) Device"에 상세히 개시되어 있다. 즉, 전자들이 주입되는 부유 게이트 및 소스나 드레인 간에 오프셋을 갖는 메모리 셀에서, 제어 게이트는 포지티브 전압(예, +12V)이 인가되고, 전자가 주입되는 부유 게이트로부터 떨어져 있는 소스 및 드레인 중 하나에는 포지티브 전압(예, +7V)이 인가되며, 전기장이 채널 방향으로 오프셋 영역에 집중되거나 강도가 강해지므로, 핫전자들이 발생되고 발생된 핫전자들은 전자들이 주입될 부유 게이트로 주입된다. 이와 동시에, 채널 저항이 오프셋 영역에서 커지기 때문에, 이 오프셋 영역에서 발생한 최대 전지장은 매우 크므로, 핫 전자 주입 효율은 높아진다. 따라서 기록전류는 드레인쪽-핀치오프점 근방에-에서 형성되는 종래 기술의 전자 주입 방법보다 한 자리수 또는 두자리수 작게 되고, 따라서, 메모리는 저전압 및 저전력으로 동작할 수 있다.
본 발명에 따른 불휘발성 반도체 메모리를 이용하기 위한 본 발명의 제2방법에 따르면, 소거 상태는 전자들이 제1부유 게이트로부터 방전되도록 제1 및 제2부유 게이트에 전자들을 주입함으로써 얻어지고, 제1기록 상태는 네거티브 전압을 제어 게이트에 인가하고 포지티브 전압을 소스에 인가하고 드레인 및 기판 주표면을 접지시키거나 부유시킴으로써 실현되며, 제2기록 상태는 전자들이 제2부유 게이트로부터 방전되도록 네거티브 전압을 제어 게이트에 인가하고 포지티브 전압을 드레인에 인가하고 소스 및 기판 주표면을 접지시키거나 부유시킴으로써 실현되는 것을 특징으로 한다. 여기서, 전자들의 주입 및 방전은 Fowler-Nordheim터널 전류에 의해 실현된다. 이 기록 전류(게이트 전류)는 종래 기술의 드레인쪽 채널 핫 전자 주입 전류보다 충분히 작게 된다. 그러므로, 셋업 또는 부스팅 회로의 부하는 감소될 수있고, 따라서 전원 공급 전압은 더 낮아질 수 있다.
본 발명의 상기 목적 및 그의 목적들과, 특징들과, 이점들이 첨부된 도면을 참조하여 본 발명에 대한 양호한 실시예의 하기의 설명으로부터 명백해질 것이다.
도 1은 전계효과 트랜지스터형의 종래 멀티비트 메모리셀의 제1 예를 개략적으로 도시하는 단면도.
도 2는 전계효과 트랜지스터형의 종래 멀티비트 메모리셀의 제2 예를 개략적으로 도시하는 단면도.
도 3a는 본 발명에 따른 불휘발성 반도체 메모리에 대한 제1 실시예의 멀티비트 메모리셀을 개략적으로 도시한 부분 평면도.
도 3b는 도 3a에서 A-A선을 따라 절단된 개략적인 단면도.
도 4는 도 3a 및 도 3b에서 도시된 메모리셀로 구성된 메모리셀 어레이의 마스크 레이아웃 패턴도.
도 5a 내지 도 5e는 도 3a 및 3b에 도시된 메모리셀을 제조하는 공정을 개략적으로 도시하는 단면도.
도 6은 도 4에서 도시된 메모리셀 어레이의 등가회로도.
도 7a는 본 발명에 따른 불휘발성 반도체 메모리에 대한 제2 실시예의 멀티비트 메모리셀을 개략적으로 도시하는 부분 평면도.
도 7b는 도 7a에서 C-C 라인을 따라 절단된 개략적인 단면도.
도 8은 도 7a 및 도 7b에 도시된 메모리셀들로 구성된 메모리셀 어레이의 마스크 레이아웃 패턴도.
도 9a 내지 도 9f는 도 7a 및 7b에 도시된 메모리셀을 제조하는 공정을 도시하는 개략적인 단면도.
도 10은 도 8에 도시된 메모리셀 어레이의 등가회로도.
* 도면의 주요부분에 대한 부호의 설명
100, 500 : P형 실리콘 기판 101, 501 : 디바이스 격리 영역
103, 503 : 활성 영역 104, 504 : 소스
105, 505 : 드레인 107, 505 : 제1게이트 절연막
108, 508 : 제1부유 게이트 109 : 제2부유 게이트
110 : 제2게이트 절연막 111, 510 : 제어 게이트
203 : 부유 게이트 컬럼 방향 패턴 205 : 워드라인
204 : 제1부유 게이트 마스크 영역 112 : 제3게이트 절연막
303 : 제2부유 게이트 컬럼 방향 폴리실리콘 305 : 측벽 폴리실리콘
306 : 소스 라인 307 : 비트 라인
309 : 산화 실리콘 509 : 제0게이트 절연막
513 : 층간 절연막
도 3a에 관해 언급하면, 본 발명에 따른 불휘발성 반도체 메모리에 대한 제1실시예의 멀티비트 메모리 셀의 개략적인 부분 평면도가 도시되어 있다. 도 3b는 도 3a에서 A-A라인을 따라 절취한 개략적인 단면도이다.
도시된 실시예는 플래쉬(flash) 메모리이고, 도 3a 및 3b에 도시된 단일 플래쉬 메모리 셀이 P형 실리콘 기판(100)상에 형성된 활성 영역(103)에서 형성되고 기판(100)의 주표면상에 산화실리콘으로 형성된 디바이스 격리 영역(101)사이에서 한정된다. 도시되어 있는 단일 플래쉬 메모리 셀은 활성 영역(103)에서 형성된 소스 영역(104) 및 드레인 영역(105)을 포함하고, 이 영역(104, 105)들은 서로 떨어져서 그들 간에 채널 영역(106)을 한정한다. 제1게이트 절연막(107)은 채널 영역(106)상에 형성되고, 제1부유(floating) 게이트(108) 및 제2부유 게이트(109)는 제1게이트 절연막(107)상에 나란히 형성되는데, 제3게이트 절연막(112)에 의해 서로 분단된다. 그러므로, 제1부유 게이트(108) 및 제2부유 게이트(109)는 전기적으로 서로 절연된다. 또한, 제2게이트 절연막(110)은 제1부유 게이트(108) 및 제2부유 게이트(109)를 덮도록 형성되고, 제어 게이트(111)는 제2게이트 절연막(110)상에 형성되어 제1부유 게이트(108) 및 제2부유 게이트(109)를 덮는다.
이제, 도 4에 관해 언급하면, 메모리 셀들로 구성되어 있고, 각각의 비트라인 및 소스라인이 이입 방산층(buried diffused layers)으로 구성되는 무접촉(contactless) 구조를 갖는 메모리 셀 어레이의 마스크 레이아웃 패턴도가 도시되어 있다. 또한, 도 4는 주로 포토리소그래픽 공정에 이용된 마스크 레이아웃 패턴을 나타내고 있으며, 부유 게이트는 이해를 돕기 위하여 해칭으로 도시되어 있다.
도 4에서, 참조번호 101은 디바이스 격리 영역을 나타내고, 참조번호 103은 디바이스 격리 영역(101) 이외의 영역인 활성 영역을 나타낸다. 참조번호 203은 부유 게이트 컬럼 방향 패턴을 나타낸다. 참조번호 204는 제1부유 게이트 마스크 영역이고, 참조번호 205는 마스크 패턴을 구성하는 워드라인을 나타낸다. 참조번호 108은 제1부유 게이트를 나타내고, 참조번호 109는 제2부유 게이트를 나타낸다.
일반적으로, 이입 방산층으로 구성된 배선 도체는 높은 배선 저항을 갖고, 따라서 이입 방산층과 평행하게 알루미늄 배선 도체를 형성하고, 수 비트 내지 수십 비트의 간격으로, 접촉홀을 통해서 이입 방산층에 알루미늄 배선 도체를 접속시키는 것이 가능하므로, 총 배선 저항은 감소될 수 있다.
도 5a 내지 5e는 도 4에서 B-B라인을 따라 절단된 개략적인 단면도로서, 도 3a 및 3b에 도시된 메모리 셀의 제조 공정을 나타내고 있다.
이제, 도 3a 및 3b에 도시된 플래쉬 메모리 셀의 제조 공정이 도 4 및 도 5a 내지 5e를 참조하여 설명될 것이다.
먼저, 도 5a에 도시된 바와 같이, 디바이스 격리 영역(101)은 선택적으로 산화시킨 격리 공정에 의해 P형 실리콘 기판(100)의 주표면상에 형성되고, 그리고나서 약 10㎚의 두께를 갖는 산화실리콘막이 성장되어 제1게이트 절연막(107)을 형성한다. 예를 들면, 디바이스 격리 영역(101)은 활성영역(103)에 해당하는 마스크를 이용하는 포토리소그래피를 이용함으로써 형성될 수 있다.
그 후에, 약250㎚의 두께를 갖는 제1폴리실리콘이 전체 표면상에 성장되고, 인(phosphorus)이 제1폴리실리콘에 도핑된다. 또한, 도 5b에 도시된 바와 같이, 제1폴리실리콘은 컬럼 방향으로 패터닝되어 제2부유 게이트 컬럼 방향 폴리실리콘 (303)을 형성한다(제1에칭 단계). 이 패터닝은 부유 게이트 컬럼 방향 패턴(203)에 해당하는 마스크를 이용하는 포토리소그래피와 건식 에칭을 이용함으로써 실현될 수 있다.
다음으로, 약 15㎚ 내지 25㎚의 두께를 갖는 산화실리콘막이 제2부유 게이트 컬럼 방향 폴리실리콘(303)의 전체 표면상에 성장되어 제3게이트 절연막(112)을 형성한다. 그 후에, 약100㎚ 내지 300㎚의 두께를 갖는 제2폴리실리콘이 전체 표면상에 성장되고, 인이 제1폴리실리콘에 도핑된다. 또한, 이방성건식 에칭이 제2폴리실리콘에 행해져, 측벽 폴리실리콘이 제2부유 게이트 컬럼 방향 폴리실리콘(303)의 한 쌍의 대향 측벽 각각에 형성된다. 그 후에, 도 4에서 도시된 제1부유 게이트 마스크 영역(204)이 감광성 레지스트로 덮이고, 나머지 폴리실리콘은 등방성으로 에칭되어, 도 5c에 도시된 바와 같이 측벽 폴리실리콘(305)은 제2폴리실리콘으로 구성되고 제2부유 게이트 컬럼 방향 폴리실리콘(303)의 한 측벽 상에만 남는다. 측벽 폴리실리콘(305)의 폭-게이트 길이 방향으로-은 제2폴리실리콘의 막두께보다 더 작아지고, 대개 제2폴리실리콘의 막두께의 80%정도로 된다.
그 다음에, 도 5d에 도시된 바와 같이, 비소가 50keV의 가속 에너지 및 4E15㎝-2의 도즈로, 마스크로서 제2부유 게이트 컬럼 방향 폴리실리콘(303) 및 측벽 폴리실리콘(305)을 이용하여 이온 주입되고, 다음에 900℃의 온도로 열처리가 행해진다. 따라서, 한 쌍의 N형 이입 방산층이 형성되고, 소스라인(306) 및 비트라인 (307)으로서 각각 이용된다.
이어서, 도 5e에서 도시된 바와 같이, 산화실리콘막이 열산화에 의해 제2부유 게이트 컬럼 방향 폴리실리콘(303) 및 측벽 폴리실리콘(305)의 표면상에서 성장되므로, 제2게이트 절연막(110)이 형성된다. 제2게이트 절연막(110)을 형성하기 위한 열산화 공정에서, 비교적 두꺼운 산화실리콘막(309)이 강화된 산화 때문에 이입 방산층 상에 형성된다. 그 이후에, 제3폴리실리콘이 전체 표면상에 성장되고, 인이 제3폴리실리콘에 도핑된다.
그 다음으로, 제3폴리실리콘은 도 4에서 도시된 워드라인(205)에 해당하는 마스를 이용함으로써 패턴되고, 또한 제2부유 게이트 컬럼 방향 폴리실리콘(303) 및 측벽 폴리실리콘(305)이 패턴된 제3폴리실리콘과 자기정합적으로 패턴된다. 이 패터닝은 로우 방향으로 실행되고(제2에칭), 그 결과 다수의 메모리 셀이 매트릭스의 형태로 형성된다. 즉, 도 5e에서 도시된 바와 같이, 패턴된 제2폴리실리콘은 워드라인(205)을 구성하고, 측벽 폴리실리콘(305)은 제1부유 게이트(108)를 구성하고, 제2부유 게이트 컬럼 방향 폴리실리콘(303)은 제2부유 게이트(109)를 구성한다. 또한, 소스라인(306) 부분 및 비트라인(307) 부분은 상기와 같이 패턴된 워드라인(205)을 각각 구성한다. 이와 같이, 플래쉬 메모리의 셀 어레이가 형성된다.
덧붙여 말하자면, 워드라인을 패터닝하는 공정에서, 비교적 두꺼운 산화실리콘막(309)은 에칭 정지자로서 작용하여 하부의 소스라인(306) 및 하부의 비트라인 (307)을 보호한다.
다음으로, 본 제1실시예의 플래쉬 메모리 동작 방법은 도 6을 참조하여 설명될 것이고, 도 6은 도 4에 도시된 메모리 셀 어레이의 등가회로도이다. 도 6에서, 참조부호 W1, W2, W3, W4는 워드라인을 나타내고, 참조부호 S1, S2는 이입 방산층으로 형성된 소스라인을 나타낸다. 참조부호 M11 내지 M42는 메모리 셀을 나타낸다. "M"에 붙은 두자리 수에서, 십의 자리수는 로우 수를 나타내고 일의 자리수는 컬럼 수를 나타낸다.
여기서, 전자가 메모리 셀에서의 두 부유 게이트 각각으로부터 제거되는 상태는 소거 상태 "0"이고, 전자가 제1부유 게이트에만 주입되는 상태는 기록 상태 "1"이라고 가정하자, 전자가 제2부유 게이트에만 주입되는 상태는 기록 상태 "10"이고, 전자가 제1 및 제2부유 게이트 모두에 주입되는 상태는 기록 상태 "11"이다.
먼저, 소거된 메모리 셀을 기록하는 동작이 설명될 것이다. 기록될 메모리 셀을 선택하고, 이 선택된 메모리 셀을 기록 상태 "1"로 하도록 상기 선택된 메모리 셀의 제1부유 게이트에 전자를 주입하기 위하여, 선택된 워드라인은 예를 들면 +12V의 포지티브 전압이 되고, 선택된 소스라인은 예를 들면 +5V의 포지티브 전압이 된다. 다른 라인들, 즉, 선택되지 않는 워드라인들과, 선택되지 않는 소스 라인들과, 모든 비트라인들은 접지된다. 이와 같이, 전자들은 선택된 메모리 셀에서 드레인으로부터 소스로 주입되고, 핫(hot) 전자들은 제1부유 게이트의 드레인측 단부의 고전계효과 영역에서 발생되므로, 이 발생된 핫 전자들은 제1부유 게이트 내로 주입된다.
다른 한편, 기록될 메모리 셀을 선택하고 이 선택된 메모리 셀을 기록 상태 "10"으로 되도록 선택된 메모리 셀의 제2부유 게이트 내로 전자를 주입하기 위하여, 선택된 워드라인은 예를 들면 +12V의 포지티브 전압이 되고, 선택된 비트 라인은 예를 들어 +5V의 포지티브 전압이 된다. 다른 라인들, 즉, 비선택된 워드 라인과, 비선택된 비트라인과, 모든 소스라인은 접지된다. 이와 같이, 전자들은 선택된 메모리 셀에서 소스에서 드레인으로 주입되고, 제2부유 게이트의 소스측 단부에서 발생된 핫 전자들은 제2부유 게이트 내로 주입된다.
기록될 메모리셀을 선택하고 이 선택된 메모리 셀을 기록 상태 "11"로 되도록 선택된 메모리 셀의 제1 및 제2부유 게이트 내로 전자를 주입하기 위하여, 선택된 메모리 셀 내에 "1"을 기록하고, 선택된 메모리 셀 내에 "10"을 기록하는 전술한 동작이 연속적으로 실행된다. 따라서, 전자들이 제1부유 게이트 내로 주입된 후에, 전자들은 제2부유 게이트 내에 주입된다. 이와 같이, 기록 상태 "11"이 얻어진다.
전술한 기록 동작은 제1포지티브 전압(예, +12V) 및 제2포지티브 전압(예, +5V)을 메모리 셀의 제어 게이트 및 하나의 소스 및 드레인-한 쌍의 방산 영역-에 인가시킴으로써 실행되고, 또한 다른 소스 및 드레인을 접지시킴으로써 실행되므로, 채널 핫 전자들이 접지된 방산 영역 근처에서 발생되고 고효율로 포지티브 전압이 인가된 방산 영역에 가까운 부유 게이트 내로 주입된다(소스쪽 주입). 예를 들면, 0.8㎛의 게이트 길이(소스 및 드레인 간의 거리)를 갖는 메모리 셀에서, 5㎲의 기록 시간의 기록 동작이 50㎂의 채널 전류로 실현될 수 있다.
다음으로, 소거 동작이 설명된다. 소거 동작은 같은 워드라인에 속하는 모든 메모리 셀을 번들(bundle)로 소거함으로써 실행된다. 이 목적달성을 위해, 네거티브 전압(예, -16V)이 선택된 워드라인에 인가되고, 모든 비선택된 워드라인과, 모든 소스라인 및 비트라인과, 실리콘 기판은 접지된다. 이와 같이, 전자들은 Fowler-Nordheim터널 전류의 작용에 의해 부유 게이트로부터 실리콘 기판 내로 방출되거나 방전된다.
마지막으로, 메모리 셀의 판독 동작은 포지티브 전압(예, +3V) 및 다른 포지티브 전압(예, +1V)이 선택된 워드라인 및 선택된 비트라인에 각각 인가될 때, 및 다른 한편으로 모든 비선택된 워드라인과, 비선택된 비트라인과, 소스라인들이 접지될 때, 선택된 비트라인을 통해서 흐르는 전류의 값을 감지함으로써 실행될 수 있다. 이 판독 동작에서, 판독 전류의 크기는 기록 상태 "0"〉"1"〉"10"〉"11"의 순으로 작아진다.
전술한 메모리 셀의 동작은 다음의 [표1]에서 요약될 수 있다.
도 7a에 대해 언급하면, 본 발명에 따른 불휘발성 반도체 메모리에 대한 제2실시예의 멀티비트 메모리 셀의 개략적인 부분 평면도가 도시되어 있다. 도 7b는 도 7a에서 C-C라인을 따라 절단된 개략적인 단면도가 도시되어 있다.
제2실시예는 제1실시예와 유사한 플래쉬 메모리이다. 도 7a 및 7b에서 도시된 단일 플래쉬 메모리 셀은 P형 실리콘 기판(500)상에 형성된 활성영역(503)에서 형성되고 기판(500)의 주표면상에 산화 실리콘으로 형성된 디바이스 격리 영역 (501)사이에서 한정된다. 도시되어 있는 단일 플래쉬 메모리 셀은 활성 영역 (503)에서 형성된 소스 영역(504) 및 드레인 영역(505)을 포함하고, 이 영역(504, 505)들은 서로 떨어져서 그들 간에 채널 영역(506)을 한정한다. 채널영역(506)의 중앙 영역 상에 제0게이트 절연막(509)이 형성되고, 제어 게이트(510)는 제0게이트 절연막(509)상에 형성된다. 채널 영역(506)의 나머지 영역 상에, 즉, 채널 영역 (506)의 대향 단부 영역 상에, 제1게이트 절연막9507)이 형성되고, 제1부유 게이트(508)의 및 제2부유 게이트(509)가 제어 게이트(510)의 대향 측에서 제1게이트 절연막 (507) 상에 형성된다. 각각의 제1부유 게이트(508) 및 제2부유 게이트 (509)는 제어 게이트(510)의 각각의 측면 상에 형성되는 제2게이트 절연막 (512)에 의해 제어 게이트(510)와 전기적으로 절연된다. 또한, 층간 절연막(513)이 기판 (500), 디바이스 격리 영역(501), 제1 및 제2부유 게이트(508, 511)의 표면을 완전히 덮도록 형성되지만 제어 게이트(510)는 층간 절연막(513)으로부터 돌출되게 한다. 폴리사이드(polycide)로 형성된 워드라인(514)이 층간 절연막(513)상에 제공되어 제어 게이트(510)와 상호 접속된다.
이제, 도 8에 관해 언급하면, 도 7a 및 7b에서 도시된 메모리 셀들로 구성된 메모리 셀 어레이의 마스크 레이아웃 패턴도가 도시되어 있다. 도시된 메모리 셀 어레이는 각각의 비트라인 및 소스라인이 이입 방산층으로 구성되는 무접촉 구조를 갖고 있다. 또한, 도 8은 포토리소그래픽 공정에 사용된 마스크 레이아웃 패턴을 주로 도시하고 있으며, 부유 게이트는 이해를 돕고자 해칭으로 도시되어 있다.
도 8에서, 참조번호 501은 디바이스 격리 영역을, 참조번호 503은 디바이스 격리 영역(501) 이외의 영역인 활성 영역을 나타낸다. 참조번호 603은 제어 게이트 컬럼 방향 패턴을 나타내고, 참조번호 604는 부유 게이트 로우 방향 패턴을 나타낸다. 참조번호 514는 마스크 패턴을 구성하는 워드라인을 나타내고, 참조번호 508은 제1부유 게이트를 나타낸다. 참조번호 510은 제어 게이트를 나타내고 참조번호 511은 제2부유 게이트를 나타낸다.
도 9a 내지 9f는 도 8에서 D-D라인을 따라 절단된 개략적인 단면도로서, 도 7a 및 7b에서 도시된 메모리 셀을 제조하는 공정을 도시하고 있다.
이제, 도 7a 및 7b에서 도시된 플래쉬 메모리 셀을 제조하는 공정이 도 8 및 도 9a 내지 9f를 참조하여 설명된다.
먼저, 약 300㎚의 두께를 갖는 산화실리콘막이 P형 실리콘 기판(500)의 주표면 상에 형성되고, 도 8에서 도시된 디바이스 격리 영역(501)의 패턴에 해당하는 마스크를 이용하는 포토리소그래피 및 건식 에칭에 의해 패턴되므로, 도 9a에서 도시된 바와 같이 끝이 점점 가늘어진 디바이스 격리 영역(501)이 형성된다. 그 다음에, 약 25㎚의 두께를 갖는 산화질화실리콘막이 형성되어 제0게이트 절연막(509)을 형성한다.
그 이후에, 인으로 도핑된, 약350㎚의 두께를 갖는 제1폴리실리콘막이 전체 표면상에서 성장된다. 또한, 제1폴리실리콘막 및 제0게이트 절연막(509)이 도 8에서 도시된 제어 게이트 컬럼 방향 패턴(603)에 해당하는 마스크를 이용하는 포토리소그래피 및 건식 에칭에 의해서 컬럼 방향으로 패턴된다(제1에칭). 제어 게이트 컬럼 방향 패턴(603)에 해당하는 패턴된 폴리실리콘(703) 및 패턴된 제0게이트 절연막(509)이 도 9b에서 도시된 바와 같이 형성된다.
그 후에, 산화막 두께로 환산한 약 10㎚의 두께를 갖는 제1게이트 절연막 (507)이 기판(500)의 주표면 상에서 형성되고, 산화막 두께로 환산한 약 20㎚의 두께를 갖는 제2게이트 절연막(512)이 패턴된 폴리실리콘(703)의 표면상에 형성된다.
상기 두 개의 막을 형성하는 한 방법으로서, 실리콘 기판 및 폴리실리콘 간의 산화율의 차이를 실제적으로 이용하는 것이 양호한 예가 된다. 이 방법에서, 약 10㎚의 두께를 갖는 산화막-제1게이트 절연막(507)이 됨-이 기판(500)의 주표면상에 열산화에 의해 성장되고, 동시에 약 20㎚의 두께를 갖는 산화막-제2게이트 절연막(512)이 됨-이 패턴된 폴리실리콘(703)의 표면상에 열산화에 의해 형성된다. 또다른 방법에 의하면, 산화막 두께로 환산된 약 20㎚의 두께를 갖는 산화 실리콘막-질화실리콘막-산화실리콘막(ONO막)으로 구성된 합성막이 기판(500)의 주표면 및 패턴된 폴리실리콘(703)의 표면상에 형성되고, 그리고 나서, 이방성 건식 에칭이 행하여져서 패턴된 폴리실리콘(703)의 각 측벽상에만 ONO막이 남게된다. 그 후에, 실리콘 기판(500)의 표면이 패턴된 폴리실리콘(703)의 표면상에 약20㎚의 두께 및 실리콘 기판(500)의 표면상에 약10㎚의 두께를 갖는 산화막을 형성하도록 열산화 처리된다.
제1게이트 절연막(507) 및 제2게이트 절연막(512)이 형성된 후, 약 5㎚ 내지 30㎚의 두께를 갖는 제2폴리실리콘막(706)이 도 9c에서 도시된 바와 같이 전체 표면상에서 성장되고, 인이 제2폴리실리콘막(706) 내로 도핑된다.
그 다음에, 이방성 에칭이 제2폴리실리콘막(706)에 행하여져서 제어 게이트 컬럼 방향 패턴(603)에 해당하는 패턴된 제1폴리실리콘(703)의 각 측벽 상에만 제2폴리실리콘막(706)이 남게된다. 이와 같이, 제1측벽 폴리실리콘(707) 및 제2측벽 폴리실리콘(707, 708)의 폭-게이트 길이 방향으로-은 대개 제2폴리실리콘의 막두께의 70% 내지 100%정도가 되지만, 정확하게 제어될 수 있다.
그 이후에, 도 9d에서 도시된 바와 같이, 비소가 페턴된 제1폴리실리콘(703) 및 측벽 폴리실리콘(707, 708)을 마스크로서 이용함으로써 1E15㎝-2 내지 5E15㎝-2의 도즈 및 50keV의 가속 에네지로 이온주입되고, 그리고 나서 900℃의 온도에서 열처리가 행해진다. 따라서, 한 쌍의 N형 이입 방산층이 소스(소스라인)(504) 및 드레인(비트라인)(505)으로서 각각 형성된다.
이어서, 패턴된 제1폴리실리콘(703) 및 측벽 폴리실리콘(707, 708)이 부유 게이트 로우 방향 패턴(604)에 해당하는 마스크를 이용하는 포토리소그래피 및 연속적인 건식 에칭에 의해 동시에 패턴된다(제2에칭).
전술한 패터닝 공정에서, 제1측벽 폴리실리콘(707) 및 제2측벽 폴리실리콘 (708)이 제1부유 게이트(508) 및 제2부유 게이트(511) 각각으로 패턴되고, 도 9E에 도시된 바와 같이 서로 전기적으로 절연되며, 또한 제1폴리실리콘 (703)은 제어 게이트(510)로 패턴된다.
500㎚의 두께를 갖는 보로포스포실리케이트 유리(BPSG)막이 증착되고 리플로우(re-flow)가 행하여져서 층간절연막(513)을 형성하고, 그 후에 다시 에칭되므로 제어 게이트(510)가 노출된다.
마지막으로, 도 9f에서 도시된 바와 같이, 텅스텐 폴리사이드(715)가 스퍼터링에 의해 증착되고, 그리고 나서, 텅스텐 폴리사이드(715)는 도 8에서 도시된 워드라인(514)에 해당하는 마스크를 이용하는 포토리소그래패 및 건식 에칭에 의해 패턴되므로 도8에서 도시된 워드라인(514)이 형성된다.
이와 같이, 플래쉬 메모리의 메모리 셀 어레이가 형성된다. 상기와 같이 형성된 메모리 셀의 게이트 길이는 제어 게이트의 게이트 길이와, 제1부유 게이트의 게이트 길이와, 제2부유 게이트의 게이트 길이의 합과 같다. 그러나, 전술한 바와 같이, 각 부유 게이트의 게이트 길이는 부유 게이트를 구성하도록 형성된 폴리실리콘의 성장된 막두께의 70% 내지 100% 정도가 된다. 그러므로, 폴리실리콘의 성장된 막두께를 충분히 작게 함으로써, 메모리 셀 점유 영역의 증가를 방지할 수 있다.다음으로, 본 제2실시예의 플래쉬 메모리의 동작 방법이 도 10을 참조하여 설명될 것이며, 도 10은 도 8에서 도시된 메모리셀 어레이의 등가회로도이다. 도 10에서, 도 6과 유사하게, 참조부호 W1, W2, W3, W4는 워드라인을 나타내고, 참조부호 S1, S2는 이입 방산층으로 형성된 비트랑인을 나타내고, 참조부호 M11 내지 M42는 메모리 셀을 나타낸다. "M"에 붙은 두자리 수에서 십의 자리수는 로우 수를 나타내고, 일의 자리수는 컬럼 수를 나타낸다.
여기서, 전자가 제1 및 제2부유 게이트 모두에 주입되는 상태가 소거 상태 "0"이고, 전자가 제1부유 게이트만으로부터 제거되는 상태가 기록 상태 "1"라고 가정하자, 전자가 제2부유 게이트만으로부터 제거되는 상태가 기록 상태 "10"이고, 전자가 각각의 두 부유 게이트로부터 제거되는 상태가 기록 상태 "11"이다.
먼저, 소거된 메모리 셀에 기록하기 위한 동작이 설명된다. 메모리 셀을 선택하고 선택된 메모리 셀을 기록 상태 "1"로 되게 하도록 선택된 메모리 셀의 제1부유 게이트로부터 전자를 제거하기 위하여, 선택된 워드라인은 예를 들어 -14V의 네거티브 전압이 되고, 선택된 소스랑인은 예를 들면 +5V의 포지티브 전압이 된다. 다른 라인들, 즉, 비선택된 워드라인과, 비선택된 소스라인과, 선택된 소스랑인은 예를 들면 +5V의 포지티브 전압이 된다. 다른 라인들, 즉, 비선택된 워드라인과, 비선택된 소스랑인과, 모든 비트라인은 접지된다. 이와 같이, 고전압이 제1부유 게이트 및 선택된 메모리 셀의 소스 사이에만 인가되므로, 전자들은 Fowler-Nordheim터널 전류의 작용에 의해 제1부유 게이트로부터 소스까지 방전된다. 이와 동시에, 제2부유 게이트 및 드레인 간의 전압차 및 제2부유 게이트 및 기판 간의 전압차는 Fowler-Nordheim터널 전류를 야기시키는데는 충분치 않으므로, 전자들은 제2부유 게이트로부터 방전되지 않는다.
다른 한편으로, 메모리 셀을 선택하고 선택된 메모리 셀을 기록 상태 "10"으로 되도록 선택된 메모리 셀의 제2부유 게이트로부터 전자를 제거하기 위하여, 선택된 워드랑인은 예를 들면 -14V의 네거티브 전압으로 되고, 선택된 비트라인은 예를 들면 +5V의 포지티브 전압으로 된다. 다른 라인들, 즉, 비선택된 워드라인과, 비선택된 비트랑인과, 모든 소스라인들은 접지된다. 이와 같이, 고전압이 제2부유 게이트 및 선택된 메모리 셀의 드레인 사이에만 인가되므로, 전자들이 Fowler-Nordheim터널 전류의 작용에 의해 제2부유 게이트로부터 드렝인까지 방전된다. 이와 동시에, 제1부유 게이트와 소스간의 전압차, 및 제1부유 게이트와 기판간의 전압차는 Fowler-Nordheim터널 전류를 야기시키는데 충분치 않으므로, 전자들이 제1부유 게이트로부터 방전되지 않는다.
메모리 셀을 선택하고, 선택된 메모리 셀을 기록 상태 "11"로 되도록 선택한 메모리 셀의 제1 및 제2부유 게이트 모두로부터 전자를 제거하기 위하여, 선택된 메모리 셀 내로 "1"을 기록하고 선택된 메모리 셀 내로 "10"을 기록하기 위한 전술한 동작이 연속적으로 실행된다. 따라서, 전자들이 제1부유 게이트로부터 방전된 후에, 전자들은 제2부유 게이트로부터 방전된다. 이와 같이, 기록 상태 "11"이 얻어진다.
전술한 기록 동작이 숫자로 나타낸 예를 참조하여 설명된다. 부유 게이트의 캐패시티브 결합비가 0.5이고 -12V가 제어 게이트에 인가된다고 가정하면, -6V(=-12V×0.5)의 전위가 부유 게이트 상에 유도된다. =5V가 선택된 소스라인에 인가된다면, 제1부유 게이트 및 소스간의 전압차는 11V(=+5V-(-6V))가 된다. 11MV/㎝의 전기장이, Fowler-Nordheim 터널 전류가 흐르는 결과로, 제1부유 게이트 및 소스간에 존재하는 10㎚의 막두께를 갖는 산화막 상에 작용하게 된다. 다른 한편으로, 제1부유 게이트와 드레인 간의 전압차, 및 제1부유 게이트와 기판간의 전압차가 6V이고, 제2부유 게이트와 드레인 간의 전압차, 및 제2부유 게이트와 기판 간의 전압차 역시 6V이므로, Fowler-Nordheim 터널 전류는 흐르지 않는다. 또한, 선택된 워드라인에 접속된 비선택된 메모리 셀에서 각각의 부유 게이트와 소스, 드레인, 또는 기판 간의 전압차는 6V이고, 선택된 소스 또는 비트라인에 접속된 비선택된 메모리셀에서 각각의 부유 게이트 및 소스, 드레인, 또는 기판간의 전압차는 5V이고, 그 결과로 Fowler-Nordheim 터널 전류는 흐르지 않게 된다.
다음으로, 메모리 셀을 소거 상태에 이르게 하는 소거 동작이 설명된다. 소거 동작은 같은 워드라인에 속하는 모든 메모리 셀을 번들로 소거시킴으로써 실행된다. 이 목적을 위해, 포지티브 전압(예, +16V)이 선택된 워드라인에 인가되고, 모든 비선택된 워드라인과, 모든 소스라인과, 비트 라인과, 실리콘 기판은 접지된다. 이와 같이, 전자들이 Fowler-Nordheim 터널 전류의 작용에 의해 실리콘 기판으로부터 부유 게이트 내로 주입된다.
마지막으로, 메모리 셀의 판독 동작이 포지티브 전압(예, +3V) 및 다른 포지티브 전압(예, +1V)이 선택된 워드라인 및 선택된 비트라인에 각가 인가될 때와, 다른 한편으로, 모든 비선택된 워드라인과, 비선택된 비트라인과, 소스라인이 접지 될 때, 선택된 비트라인을 통해서 흐르는 전류의 값을 감지함으로써 실행될 수 있다. 이 판독 동작에서, 판독 전류의 크기는 기록 상태 "0"〈"1"〈"10"〈"11"의 순으로 커진다.
전술한 메모리 셀의 동작은 다음의 [표2]에서 요약될 수 있다.
상기 실시예의 설명으로부터 나타낸 바와 같이, 본 발명에 따른 불휘발성 반도체 메모리는 각각의 메모리 셀의 점유 영역을 상당히 감소시킬 수 있는 장점이 있는데, 그 이유는 두 개의 부유 게이트 중 적어도 하나는 폴리실리콘의 측벽으로 구성되고 따라서, 최소 하나의 부유 게이트의 게이트 길이는 포토리소그래피의 패터닝 한계보다 작아질 수 있기 때문이다(설계 기준).
또한, 본 발명에 따른 불휘발성 반도체 메모리는 메모리 셀들이 낮은 전원 전압으로 동작 가능하고, 주변 회로가 줄어든 점유 면적에서 실현 가능하다는 장점이 있다. 이것에 대한 이유는 메모리 셀 기록 동작이 소스쪽 채널 핫 전자 주입 또는 Fowler-Nordheim 터널 전류에 의해 실행될 수 있으므로, 기록 동작의 소모된 전류는 극히 작게 되고, 따라서, 필요한 캐패시티 또는 셋업이나 부스팅 회로의 파워가 가소될 수 있으며, 셋업이나 부스팅 회로의 점유 면적을 감소시켜 준다. 또한, 잦은 전원 공급 전압으로부터 필요한 기록/소거 전압을 얻을 수 있다.
이와 같이 본 발명에 대해 특정한 실시예를 참조하여 도시하고 설명하였다. 그러나, 본 발명은 첨부된 특허청구의 범위 내에서 변화와 변형이 가능하고 상기에서 상세히 설명한 구조에 국한되지 않는 다는 것에 주의를 기울여야 한다.

Claims (7)

  1. 다수의 메모리 셀들로 구성되어 있고 각각의 메모리 셀은 트랜지스터로 구성되어 있는 불휘발성 반도체 메모리에 있어서, 상기 트랜지스터는, 제1도전형의 주표면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 주표면에 형성되고, 상기 제1도전형과 반대인 제2도전형으로 되는 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 사이의 반도체 기판의 상기 주표면에서 규정되는 채널 영역과, 상기 채널 영역 상에 형성되는 제1게이트 절연막과, 상기 채널 영역의 소스측 부분 위의 상기 제1게이트 절연막 상에 형성되는 제1부유 게이트와, 상기 채널 영역의 드레인측 부분 위의 상기 제1게이트 절연막 상에 형성되고, 상기 제1부유 게이트와 전기적으로 절연되는 제2부유 게이트와, 상기 제1부유 게이트 및 상기 제2부유 게이트 각각의 표면상에 형성되는 제2게이트 절연막과, 상기 제2게이트 절연막 상에 형성되는 제어 게이트를 포함하고, 상기 제2게이트 절연막이 상기 제어 게이트와 상기 제1 및 제2부유 게이트 각각의 사이에 샌드위치되고, 상기 제1 및 제2부유 게이트는 레이아웃 패턴에서 상기 소스 영역 및 상기 드레인 영역 사이에 직렬로 배열되며, 상기 제1부유 게이트의 게이트 길이는 상기 제2부유 게이트의 게이트 길이 또는 상기 제어 게이트의 게이트 길이보다 작고, 제3게이트 절연막이 상기 제2부유 게이트의 소스쪽 측벽 상에 형성되고, 상기 제1부유 게이트는 상기 제2부유 게이트의 게이트 길이보다 더 짧은 게이트 길이를 갖도록 상기 제2부유 게이트의 상기 소스쪽 측벽 상에 형성된 상기 제3게이트 절연막 상에 형성되는 측벽 폴리실리콘으로 구성되는 불휘발성 반도체 메모리.
  2. 다수의 메모리 셀들로 구성되어 있고 각각의 메모리 셀은 트랜지스터로 구성되어 있는 불휘발성 반도체 메모리에 있어서, 상기 트랜지스터는, 제1도전형의 주표면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 주표면에 형성되고, 상기 제1도전형과 반대인 제2도전형으로 되는 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 사이의 반도체 기판의 상기 주표면에서 규정되는 채널 영역과, 상기 채널 영역 상에 형성되는 제1게이트 절연막과, 상기 채널 영역의 소스측 부분 위의 상기 제1게이트 절연막 상에 형성되는 제1부유 게이트와, 상기 채널 영역의 드레인측 부분 위의 상기 제1게이트 절연막 상에 형성되고, 상기 제1부유 게이트와 전기적으로 절연되는 제2부유 게이트와, 상기 제1부유 게이트 및 상기 제2부유 게이트 각각의 표면상에 형성되는 제2게이트 절연막과, 상기 제2게이트 절연막 상에 형성되는 제어 게이트를 포함하고, 상기 제2게이트 절연막이 상기 제어 게이트와 상기 제1 및 제2 부유 게이트 각각의 사이에 샌드위치되고, 상기 제1 및 제2부유 게이트는 레이아웃 패턴에서 상기 소스 영역 및 상기 드레인 영역 사이에 직렬로 배열되며, 상기 제1부유 게이트의 게이트 길이는 상기 제2부유 게이트의 게이트 길이 또는 상기 제어 게이트의 게이트 길이보다 작고, 상기 제어 게이트는 상기 채널 영역의 중앙 영역 상에 형성된 게이트 절연막 상에 형성되고, 상기 제2게이트 절연막은 상기 제어 게이트의 한 쌍의 대향측벽 각각의 위에 형성되며, 상기 제1부유 게이트는 상기 제어 게이트의 상기 대향 측벽의 소스쪽 측벽을 형성하는 상기 제2게이트 절연막 상에 형성된 측벽 폴리실리콘으로 형성되고, 상기 제2부유 게이트는 상기 제어 게이트의 상기 대향측벽의 드레인쪽 측벽을 형성하는 상기 제2게이트 절연막 상에 형성된 측벽 폴리실리콘으로 형성되어, 상기 제1 및 제2부유 게이트 각각의 게이트 길이가 상기 제어 게이트의 게이트 길이보다 더 작게 되는 불휘발성 반도체 메모리.
  3. 다수의 메모리 셀들로 구성되어 있고 각각의 메모리 셀은 트랜지스터로 구성되어 있는 불휘발성 반도체 메모리의 제조 방법에 있어서, 상기 트랜지스터는, 제1도전형의 주표면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 주표면에 형성되고, 상기 제1도전형과 반대인 제2도전형으로 되는 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 사이의 반도체 기판의 상기 주표면에서 규정되는 채널 영역과, 상기 채널 영역 상에 형성되는 제1게이트 절연막과, 상기 채널 영역의 소스측 부분 위의 상기 제1게이트 절연막 상에 형성되는 제1부유 게이트와, 상기 채널 영역의 드레인측 부분 위의 상기 제1게이트 절연막 상에 형성돠ㅣ고, 상기 제1부유 게이트와 전기적으로 절연되는 제2부유 게이트와, 상기 제1부유 게이트 및 상기 제2부유 게이트 각각의 표면상에 형성되는 제2게이트 절연막과, 상기 제2게이트 절연막 상에 형성되는 제어 게이트를 포함하고, 상기 제2게이트 절연막이 상기 제어 게이트와 상기 제1 및 제2부유 게이트 각각의 사이에 샌드위치되고, 상기 제1 및 제2부유 게이트는 레이아웃 패턴에서 상기 소스 영역 및 상기 드레인 영역 사이에 직렬로 배열되며, 상기 제1부유 게이트의 게이트 길이는 상기 제2부유 게이트의 게이트 길이 또는 상기 제어 게이트의 게이트 길이보다 작고, 상기 제1부유 게이트는 포토리소그래픽 패터닝 한계보다 더 작은 게이트 길이를 갖는 측벽 폴리실리콘으로 형성되며, 상기 제2부유 게이트의 형성은, 상기 메모리 셀의 게이트 길이 방향에 직각인 컬럼 방향으로 연장되는 신장된 게이트 부재로 되도록 게이트 부재를 패터닝하는 제1에칭 공정과, 각 메모리 셀에 대해 상기 제2부유 게이트를 형성하도록 상기 신장된 게이트 부재를 상기 컬럼 방향으로 분단하는 제2에칭 공정에 의해 행해지고, 상기 제1부유 게이트의 형성은, 상기 제1에칭 공정 이후 상기 제2에칭 공정 이전에, 상기 신장된 게이트 부재의 소스쪽 측벽 상에 제3게이트 절연막을 형성하고 상기 제3게이트 절연막 상에 측벽 폴리실리콘을 형성하는 단계와, 상기 제2에칭 공정에 의해서, 각각의 메모리 셀에 대해 상기 제1부유 게이트를 형성하도록 상기 측벽 폴리실리콘을 상기 컬럼 방향으로 분단하는 단계에 의해 행해지는, 불휘발성 반도체 메모리 제조 방법.
  4. 다수의 메모리 셀들로 구성되어 있고 각각의 메모리 셀은 트랜지스터로 구성되어 있는 불휘발성 반도체 메모리의 제조 방법에 있어서, 상기 트랜지스터는, 제1도전형의 주표면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 주표면에 형성되고, 상기 제1도전형과 반대인 제2도전형으로 되는 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 사이의 반도체 기판의 상기 주표면에서 규정되는 채널 영역과, 상기 채널 영역 상에 형성되는 제1게이트 절연막과, 상기 채널 영역의 소스측 부분 위의 상기 제1게이트 절연막 상에 형성되는 제1부유 게이트와, 상기 채널 영역의 드레인측 부분 위의 상기 제1게이트 절연막 상에 형성되는 제1부유 게이트와, 상기 채널 영역의 드레인측 부분 위의 상기 제1게이트 절연막 상에 형성되고, 상기 제1부유 게이트와 전기적으로 절연되는 제2부유 게이트와, 상기 제1부유 게이트 및 상기 제2부유 게이트 각각의 표면상에 형성되는 제2게이트 절연막과, 상기 제2게이트 절연막 상에 형성되는 제어 게이트를 포함하고, 상기 제2게이트 절연막이 상기 제어 게이트와 상기 제1 및 제2부유 게이트 각각의 사이에 샌드위치되고, 상기 제1 및 제2부유 게이트는 레이아웃 패턴에서 상기 소스 영역 및 상기 드레인 영역 사이에 직렬로 배열되며, 상기 제1부유 게이트의 게이트 길이는 상기 제2부유 게이트의 게이트 길이 또는 상기 제어 게이트의 게이트 길이보다 작고, 상기 제1부유 게이트는 포토리소그래픽 패터닝 한계보다 더 작은 게이트 길이를 갖는 측벽 폴리실리콘으로 형성되며, 상기 제어 게이트의 형성은, 상기 메모리 셀의 게이트 길이 방향에 직각인 컬럼 방향으로 연장되는 신장된 게이트 부재로 되도록 게이트 부재를 패터닝하는 제1에칭 공정과, 각각의 메모리 셀에 대해 상기 제어 게이트를 형성하도록 상기 신장된 게이트 부재를 상기 컬럼 방향으로 분단하는 제2에칭 공정에 의해 행하여지고, 상기 제1 및 제1부유 게이트의 형성은, 상기 제1에칭 공정 이후 상기 제2에칭 공정 이전에, 상기 신장된 게이트 부재의 한 쌍의 대향 측벽 상에 상기 제2게이트 절연막을 형성하고 상기 제2게이트 절연막 사에 측벽 폴리실리콘을 형성하는 단계와, 상기 제2에칭 공정에 의해 상기 측벽 폴리실리콘을 상기 컬럼방향으로 분단하는 단계에 의해 행해져, 상기 제1부유 게이트는 상기 신장된 게이트 부재의 상기 대향 측벽 중 소스쪽 측벽을 형성하는 상기 제2게이트 절연막 상에 남아 있는 상기 측벽 폴리실리콘으로 형성되고, 상기 제2부유 게이트는 상기 신장된 게이트 부재의 상기 대향 측벽 중 드레인쪽 측벽을 형성하는 상기 제2게이트 절연막 상에 남아 있는 상기 측벽 폴리실리콘으로 형성되는, 불휘발성 반도체 메모리 제조 방법.
  5. 다수의 메모리 셀들로 구성되어 있고 각각의 메모리 셀은 트랜지스터로 구성되어 있는 불휘발성 반도체 메모리의 사용 방법에 있어서, 상기 트랜지스터는, P형의 주표면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 주표면에 형성되는 N형의 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 사이의 반도체 기판의 상기 주표면에서 규정되는 채널 영역과, 상기 채널 영역 상에 형성되는 제1게이트 절연막과, 상기 채널 영역의 소스측 부분 위의 상기 제1게이트 절연막 상에 형성되는 제1부유 게이트와, 상기 채널 영역의 드레인측 부분 위의 상기 제1게이트 절연막 상에 형성되고, 상기 제1부유 게이트와 전기적으로 절연되는 제2부유 게이트와, 상기 제1부유 게이트 및 상기 제2부유 게이트 각각의 표면상에 형성되는 제2게이트 절연막과, 상기 제2게이트 절연막 상에 형성되는 제어 게이트를 포함하고, 상기 제2게이트 절연막이 상기 제어 게이트와 상기 제1 및 제2부유 게이트 각각의 사이에 샌드위치되고, 상기 제1 및 제2부유 게이트는 레이아웃 패턴에서 상기 소스 영역 및 상기 드레인 영역 사이에 직렬로 배열되며, 상기 제1부유 게이트의 게이트 길이는 상기 제2부유 게이트의 게이트 길이 또는 상기 제어 게이트의 게이트 길이보다 작고, 상기 제1부유 게이트는 포토리소그래픽 패터닝 한계보다 더 작은 게이트 길이를 갖는 측벽 폴리실리콘으로 형성되며, 상기 메모리 셀은 전자들이 상기 제1 및 제2부유 게이트로부터 방전되도록, 상기 제어 게이트를 상기 소스 영역과, 상기 드레인 영역과, 상기 P형 반도체 기판 주표면과 비교하여 네거티브 전압 상태에 있게 함으로서 소거 상태로 되고, 상기 제1부유 게이트는, 전자들이 상기 제1부유 게이트에 주입되도록, 상기 제어 게이트와 상기 드레인 영역에 포지티브 전압을 인가하고, 상기 소스 영역과 상기 P형 반도체 기판 주표면을 접지시킴으로써 기록 상태로 되고, 상기 제2부유 게이트는 , 전자들이 상기 제2부유 게이트에 주입되도록, 상기 제어 게이트와 상기 소스 영역에 포지티브 전압을 인가하고, 상기 드레인 영역과 상기 P형 반도체 기판 주표면을 접지시킴으로써 기록 상태로 되는, 불휘발성 반도체 메모리 사용 방법.
  6. 다수의 메모리 셀들로 구성되어 있고 각각의 메모리 셀은 트랜지스터로 구성되어 있는 불휘발성 반도체 메모리의 사용 방법에 있어서, 상기 트랜지스터는, P형의 주표면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 주표면에 형성되는 N형의 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 사이의 반도체 기판의 상기 주표면에서 규정되는 채널 영역과, 상기 채널 영역 상에 형성되는 제1게이트 절연막과, 상기 채널 영역의 소스측 부분 위의 상기 제1게이트 절연막 상에 형성되는 제1부유 게이트와, 상기 채널 영역의 드레인측 부분 위의 상기 제1게이트 절연막 상에 형성되고, 상기 제1부유 게이트와 전기적으로 절연되는 제2부유 게이트와, 상기 제1부유 게이트 및 상기 제2부유 게이트 각각의 표면상에 형성되는 제2게이트 절연막과, 상기 제2게이트 절연막 상에 형성되는 제어 게이트를 포함하고, 상기 제2게이트 절연막이 상기 제어 게이트와 상기 제1 및 제2부유 게이트 각각의 사이에 샌드위치되고, 상기 제1 및 제2부유 게이트는 레이아웃 패턴에서 상기 소스 영역 및 상기 드레인 영역 사이에 직렬로 배열되며, 상기 제1부유 게이트의 게이트 길이는 상기 제2부유 게이트 길이 또는 상기 제어 게이트의 게이트 길이보다 작고, 상기 제1부유 게이트는 포토리소그래픽 패터닝 한계보다 더 작은 게이트 길이를 갖는 측벽 폴리실리콘으로 형성되며, 상기 메모리 셀은 전자들이 상기 제1 및 제2부유 게이트에 주입되도록, 상기 제어 게이트를 상기 소스 영역과, 상기 드레인 영역과, 상기 P형 반도체 기판 주표면과 비교하여 포지티브 전압 상태로 함으로서 소거 상태로 되고, 상기 제1부유 게이트는, 전자들이 상기 제1부유 게이트로부터 방전되도록, 상기 제어 게이트에 네거티브 전압을 인가하고, 상기 소스 영역에는 포지티브 전압을 인가하며, 상기 드레인 영역과 상기 P형 반도체 기판 주표면을 부유시키거나 접지시킴으로써 기록 상태로 되고, 상기 제2부유 게이트는, 전자들이 상기 제2부유 게이트로부터 방전되도록, 상기 제어 게이트에 네거티브 전압을 인가하고, 상기 드레인 영역에는 포지티브 전압을 인가하며, 상기 소스 영역과 상기 P형 반도체 기판 주표면을 부유시키거나 접지시킴으로써 기록 상태로 되는 불휘발성 반도체 메모리 사용 방법.
  7. 제3항에 있어서, 상기 제1부유 게이트를 형성한 후, 열산화 공정을 행하고, 상기 제1부유 게이트 표면에 산화막을 형성하여 소스/드레인 영역 표면의 산화막 두께를 증가시키는 불휘발
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