JPS6294987A - Ｍｉｓ電界効果型半導体装置及びその情報の検出方法 - Google Patents
Ｍｉｓ電界効果型半導体装置及びその情報の検出方法Info
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- JPS6294987A JPS6294987A JP60235735A JP23573585A JPS6294987A JP S6294987 A JPS6294987 A JP S6294987A JP 60235735 A JP60235735 A JP 60235735A JP 23573585 A JP23573585 A JP 23573585A JP S6294987 A JPS6294987 A JP S6294987A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳ電界効果型半導体装置及びその情報の検
出方法に関する。
出方法に関する。
電荷捕獲層としてフローティングゲートｔ−有する従来
のＥＰＲＯＭ のメモリトランジスタの一例の平面図及
びＡ−Ａ’線断面図全第４図（ａ）、Φ）に示す。
のＥＰＲＯＭ のメモリトランジスタの一例の平面図及
びＡ−Ａ’線断面図全第４図（ａ）、Φ）に示す。
第４図（ａ）、 （ｂ）において、メモリトランジスタ
はＰ型半導体基板１上に形成されたＮ型不純物層からな
るソース２．ドレーン３と、第１のゲート絶縁膜４と第
２のゲート絶縁膜６の間に形成され之フローティングゲ
ート５と、その上部の第２のゲート絶縁膜６上に形成さ
れた制御ゲート電極７とにより構成されており、フロー
ティングゲート５に負の電荷を蓄積しているか否かによ
って、データの判別が行なわれる。
はＰ型半導体基板１上に形成されたＮ型不純物層からな
るソース２．ドレーン３と、第１のゲート絶縁膜４と第
２のゲート絶縁膜６の間に形成され之フローティングゲ
ート５と、その上部の第２のゲート絶縁膜６上に形成さ
れた制御ゲート電極７とにより構成されており、フロー
ティングゲート５に負の電荷を蓄積しているか否かによ
って、データの判別が行なわれる。
また一般的に、フローティングゲート５に負の電荷（電
子）を蓄積すること全書込みと称し、制御ゲート電極７
とドレーン電極３に高電圧（一般に１０〜２００）を印
加し、チャＩネル電流金流し、ドレーン近傍で発生する
ホットエレクトロン全７０−ティングゲートへ注入して
行う。（以下この注入をチャンネル注入と称する。）こ
の時、制御ゲート電極７からのしきい電圧は７〜１５Ｖ
となる。
子）を蓄積すること全書込みと称し、制御ゲート電極７
とドレーン電極３に高電圧（一般に１０〜２００）を印
加し、チャＩネル電流金流し、ドレーン近傍で発生する
ホットエレクトロン全７０−ティングゲートへ注入して
行う。（以下この注入をチャンネル注入と称する。）こ
の時、制御ゲート電極７からのしきい電圧は７〜１５Ｖ
となる。
一方、この蓄積された電子全紫外線によシ励起して放出
することを消去と称し、これによシ制御ゲート電極７か
らのしきい電圧は１〜２■となる。
することを消去と称し、これによシ制御ゲート電極７か
らのしきい電圧は１〜２■となる。
読出しは制御ゲート電極７に通常の電源電圧（４〜６Ｖ
）’に印加した状態で電流が流れるか否か全センス増幅
器で判別して行う。
）’に印加した状態で電流が流れるか否か全センス増幅
器で判別して行う。
従って上述の如く、従来のメモリトランジスタには書込
状態つまり、制御グーｌ−電極からのしきい電圧が高い
状態と、消去状態、つまり制御ゲート電極からのしきい
電圧が低い状態が存在しており、換言すると、１つのメ
モリトランジスタは１ビツトの情報音もっていることに
なる。
状態つまり、制御グーｌ−電極からのしきい電圧が高い
状態と、消去状態、つまり制御ゲート電極からのしきい
電圧が低い状態が存在しており、換言すると、１つのメ
モリトランジスタは１ビツトの情報音もっていることに
なる。
次に、第５図に示し文従来のＥＦＲＯＭ の周辺回路図
を用いて書込み及び読出し動作について説明する。
を用いて書込み及び読出し動作について説明する。
まず書込みではプログラム信号ＰＧＭによりセンス増幅
器２０が切離され、書込回路１ｏが動作する。次にワー
ド線の一本であるＸｎが選択され、書込電圧Ｖｌ）Ｉ）
がメモリトランジスタＱｓｓ又はＱ５４等の制御ゲート
電極に印加される。更に選択線Ｙｎが指定されてセレク
タトランジスタＱ５□が導通すると、書込回路１０から
書込電圧ｖｐｐがディジット線Ｂｎに印加され、上述し
比様に、メモリトランジスタＱｓ３はチャンネル注入に
よシ書込まれる。
器２０が切離され、書込回路１ｏが動作する。次にワー
ド線の一本であるＸｎが選択され、書込電圧Ｖｌ）Ｉ）
がメモリトランジスタＱｓｓ又はＱ５４等の制御ゲート
電極に印加される。更に選択線Ｙｎが指定されてセレク
タトランジスタＱ５□が導通すると、書込回路１０から
書込電圧ｖｐｐがディジット線Ｂｎに印加され、上述し
比様に、メモリトランジスタＱｓ３はチャンネル注入に
よシ書込まれる。
読出し動作では、プログラム信号ＰＧＭが入力されず、
書込回路１ｏが切離されてセンス増幅器２０が動作する
。次にＸｎ、ＹｎによりメモリトランジスタＱｓａが選
択され、この時Ｑｓｓのしきい電圧ノ高低がビット線Ｂ
ｎに流れる電流によりセンス増幅器２０で判別される。
書込回路１ｏが切離されてセンス増幅器２０が動作する
。次にＸｎ、ＹｎによりメモリトランジスタＱｓａが選
択され、この時Ｑｓｓのしきい電圧ノ高低がビット線Ｂ
ｎに流れる電流によりセンス増幅器２０で判別される。
この様にメモリトランジスタＱｓｓは電流を流すか否か
で１ビツトの情報を有している。
で１ビツトの情報を有している。
上述した従来のＥＦＲＯＭのメモリトランジスタは１個
につき１ビツトの情報しか有していない為、大容量化を
計るには必要なピット数分のメモリｌトランジスタを増
加させる必要がある。従って大容量ＥＰＲＯＭは大きな
面積となり、コストが高く、歩留が低いという問題点が
あった。又大きなチップ面績である事から紫外線照射用
窓を、消去特性を維持する為に犬きくする必要があるが
、これにより、組立ケースの強度が低下し、信頼惟上か
らも大きな問題点全盲していた。
につき１ビツトの情報しか有していない為、大容量化を
計るには必要なピット数分のメモリｌトランジスタを増
加させる必要がある。従って大容量ＥＰＲＯＭは大きな
面積となり、コストが高く、歩留が低いという問題点が
あった。又大きなチップ面績である事から紫外線照射用
窓を、消去特性を維持する為に犬きくする必要があるが
、これにより、組立ケースの強度が低下し、信頼惟上か
らも大きな問題点全盲していた。
本発明の第１の目的は従来の１／２のメモリトランジス
タ数で同一容量の情報が得られ、チップ面積が小さく高
歩留でかつ信頼性の普いＭＩ８電界効果型半導体装吟を
提供することにある。
タ数で同一容量の情報が得られ、チップ面積が小さく高
歩留でかつ信頼性の普いＭＩ８電界効果型半導体装吟を
提供することにある。
本発明の第２の目的は１個のメモＩＪ ）ランジスタか
ら２ビツトの情報を判別することのできるＭＩＳ電界効
果型半導体装置の情報の検出方法全提供することにある
。
ら２ビツトの情報を判別することのできるＭＩＳ電界効
果型半導体装置の情報の検出方法全提供することにある
。
第１の発明のＭＩＳ電界効果型半導体装置は、一導電型
半導体基板上に形成された逆導電型の第１及び第２の拡
散層と、この第１及び第２の拡散層間全チャネル領域と
しこのチャネル領域上に形成されたゲート絶縁膜と、こ
のゲート絶縁膜中に形成され前記第１の拡散層と実質的
に重なりかつ前記チャネル領域を横切って形成され之第
１の電荷捕獲層と、前記ゲート絶縁膜中に形成され前記
第２の拡散層と実質的に重なりかつ前記チャネル領域を
横切って形成された第２の電荷捕獲層と、前記ゲート絶
縁膜上に形成され前記第１及び第２の電荷捕獲層と重な
りを有して形成されｔ制御ゲート電極とを含んで構成さ
れる。
半導体基板上に形成された逆導電型の第１及び第２の拡
散層と、この第１及び第２の拡散層間全チャネル領域と
しこのチャネル領域上に形成されたゲート絶縁膜と、こ
のゲート絶縁膜中に形成され前記第１の拡散層と実質的
に重なりかつ前記チャネル領域を横切って形成され之第
１の電荷捕獲層と、前記ゲート絶縁膜中に形成され前記
第２の拡散層と実質的に重なりかつ前記チャネル領域を
横切って形成された第２の電荷捕獲層と、前記ゲート絶
縁膜上に形成され前記第１及び第２の電荷捕獲層と重な
りを有して形成されｔ制御ゲート電極とを含んで構成さ
れる。
第２の発明のＭＩ８電界効果型半導体装置の情報の検出
方法は、一導電型半導体基板上に形成された逆導電型の
第１及び第２の拡散層と、この第１及び第２の拡散層間
をチャネル領域としこのチャネル領域上に形成されたゲ
ート絶縁膜と、このゲート絶縁膜中に形成され前記第１
の拡散層と実質的に重なりかつ前記チャネル領域を横切
って形成された第１の電荷捕獲層と、前記ゲート絶縁膜
中に形成され前記第２の拡散層と実質的に重なりかつ前
記チャネル領域を横切って形成された第２の電荷捕獲層
と、前記ゲート絶縁膜上に形成され前記第１及び第２の
電荷捕獲層と重なりを有して形成された制御ゲート電極
とを備えたＭＩＳ電界効果型半導体装置の前記第１及び
第２の拡散層をそれぞれドレーン及びソースとして動作
させて前記第２の電荷捕獲層の電荷状態を判別し、次に
前記第１及び第２の拡散層をそれぞれソース及びドレー
ンとして動作させて前記第１の電荷捕獲層の電荷状態を
判別するものである。
方法は、一導電型半導体基板上に形成された逆導電型の
第１及び第２の拡散層と、この第１及び第２の拡散層間
をチャネル領域としこのチャネル領域上に形成されたゲ
ート絶縁膜と、このゲート絶縁膜中に形成され前記第１
の拡散層と実質的に重なりかつ前記チャネル領域を横切
って形成された第１の電荷捕獲層と、前記ゲート絶縁膜
中に形成され前記第２の拡散層と実質的に重なりかつ前
記チャネル領域を横切って形成された第２の電荷捕獲層
と、前記ゲート絶縁膜上に形成され前記第１及び第２の
電荷捕獲層と重なりを有して形成された制御ゲート電極
とを備えたＭＩＳ電界効果型半導体装置の前記第１及び
第２の拡散層をそれぞれドレーン及びソースとして動作
させて前記第２の電荷捕獲層の電荷状態を判別し、次に
前記第１及び第２の拡散層をそれぞれソース及びドレー
ンとして動作させて前記第１の電荷捕獲層の電荷状態を
判別するものである。
次に、本発明の実施例（でついて図面を参照して説明す
る。
る。
第１図（ａ）、 （ｂ）は本第１の発明のＭＩＳ電界効
果型半導体装置のメモリトランジスタの一例の平面図及
びＢ−Ｂ′線断面図である。
果型半導体装置のメモリトランジスタの一例の平面図及
びＢ−Ｂ′線断面図である。
第１図（ａ）、（ｂ）において、メモリトランジスタは
Ｐ型半導体基板１上に形成されＮ型不純物が導入された
第１及び第２の拡散層１１．１２と、この第１及び第２
の拡散層１１．１２間をチャネル領域とし、このチャネ
ル領域上に形成されたゲート絶縁膜１４と、このゲート
絶縁膜１４中に形成され第１及び第２の拡散層１１．１
２とそれぞれ実質的に重なりかつチャネル領域を横切っ
て形成されｔ第１及び第２のフローティングゲート１５
゜１６と、ゲート絶縁膜１４上に形成され、第１及び第
２のフローティングゲー）１５．１６と重なりを有して
形成された制御ゲート電極７とから構成されている。
Ｐ型半導体基板１上に形成されＮ型不純物が導入された
第１及び第２の拡散層１１．１２と、この第１及び第２
の拡散層１１．１２間をチャネル領域とし、このチャネ
ル領域上に形成されたゲート絶縁膜１４と、このゲート
絶縁膜１４中に形成され第１及び第２の拡散層１１．１
２とそれぞれ実質的に重なりかつチャネル領域を横切っ
て形成されｔ第１及び第２のフローティングゲート１５
゜１６と、ゲート絶縁膜１４上に形成され、第１及び第
２のフローティングゲー）１５．１６と重なりを有して
形成された制御ゲート電極７とから構成されている。
このように構成されたメモリトランジスタは、第１及び
第２のフローティングゲート１５．１６に電子が注入さ
れているが否が金、第１及び第２の拡散ｍｌｌ、１２に
ソース又はドレーンとして動作して読出すことにより判
別できるため、１つのメモリトランジスタ内［２ビツト
の情報を蓄積することができる。
第２のフローティングゲート１５．１６に電子が注入さ
れているが否が金、第１及び第２の拡散ｍｌｌ、１２に
ソース又はドレーンとして動作して読出すことにより判
別できるため、１つのメモリトランジスタ内［２ビツト
の情報を蓄積することができる。
次に、本第２の発明のＭＩＳ電界効果型半導体装置の情
報の検出方法の一実施例の動作を第３図（ａ）〜（ロ）
に示したドレーンの電圧−電流（ＶＤ−ＩＤ）特性図を
用いて説明する。
報の検出方法の一実施例の動作を第３図（ａ）〜（ロ）
に示したドレーンの電圧−電流（ＶＤ−ＩＤ）特性図を
用いて説明する。
第１図（ａ）、 （ｂ）に示した構造を有するＥＰＲＯ
ＭのメモリトランジスタにはＶＤ−ＩＤ特性が第３図（
ａ）〜（ｄ）に示されるような４つの状態が存在する。
ＭのメモリトランジスタにはＶＤ−ＩＤ特性が第３図（
ａ）〜（ｄ）に示されるような４つの状態が存在する。
すなわち、第１の拡散層１１をドレーンとし、第２され
ていない第３図（ａ）に示されるＶＤ−より特性を持つ
第１の状態第１のフローティングゲート１５のみ電３−
≠＊＝乏が注入され第３図の）に示されるｖＤ−Ｉ Ｄ
特性を持つ第２の状態、第２のフローティングゲート１
６のみｅ＋≠≠＝ミが注入され第３図（Ｃ）に示される
ＶＤ−ＩＤ特性を持つ第３の状態及び８１．第２のフロ
ーティングゲー） １５．１６に電子が注入され第３図
（ｄ）に示されるＶＤ−■Ｄ％性を持つ第４の状態であ
る。
ていない第３図（ａ）に示されるＶＤ−より特性を持つ
第１の状態第１のフローティングゲート１５のみ電３−
≠＊＝乏が注入され第３図の）に示されるｖＤ−Ｉ Ｄ
特性を持つ第２の状態、第２のフローティングゲート１
６のみｅ＋≠≠＝ミが注入され第３図（Ｃ）に示される
ＶＤ−ＩＤ特性を持つ第３の状態及び８１．第２のフロ
ーティングゲー） １５．１６に電子が注入され第３図
（ｄ）に示されるＶＤ−■Ｄ％性を持つ第４の状態であ
る。
まず第１の状態では、ＶＤ−ＩＤｆｉ−性は通常のＭＩ
Ｓ型電界効果トランジスタと同様に制御ゲート電極７の
電圧により作動する。次に第２の状態ではドレーン側フ
ローティングゲート１５に電子が注入されており、ドレ
ーン電圧をある程度高くするとドレーン電流は流れる。
Ｓ型電界効果トランジスタと同様に制御ゲート電極７の
電圧により作動する。次に第２の状態ではドレーン側フ
ローティングゲート１５に電子が注入されており、ドレ
ーン電圧をある程度高くするとドレーン電流は流れる。
すなわちセンス増幅器の読み出し電圧を調節することに
よりドレーン電流の流れ念ことを判別できる。更に第３
の状態ではソース側のフローティングゲート１６に電子
が注入されており、ドレーン電流は極めて低く押えられ
る為ドレーン電流は流れないと判別される。次に第４の
状態では第１．第２のフローティングゲート１５．１６
に電子が注入される為ドレーン電流は流れない。
よりドレーン電流の流れ念ことを判別できる。更に第３
の状態ではソース側のフローティングゲート１６に電子
が注入されており、ドレーン電流は極めて低く押えられ
る為ドレーン電流は流れないと判別される。次に第４の
状態では第１．第２のフローティングゲート１５．１６
に電子が注入される為ドレーン電流は流れない。
つまり本実施例によるＥＰＲＯＭのメモリトランジスタ
ではソース側に電子が注入されると１オフ“として、又
注入されていなければ１オン”と判別されドレーン側の
７０−ティングゲートに電子が注入されているか否かに
は関係がない。従って、第１の拡散層１１と第２の拡散
層１２のソース、ドレーンとしての動作を逆転させるこ
とにより、１つのＥＦＲＯＭのメモリトランジスタ全２
つのＥＦＲＯＭのメモリトランジスタの如き動作をさせ
る事ができる。
ではソース側に電子が注入されると１オフ“として、又
注入されていなければ１オン”と判別されドレーン側の
７０−ティングゲートに電子が注入されているか否かに
は関係がない。従って、第１の拡散層１１と第２の拡散
層１２のソース、ドレーンとしての動作を逆転させるこ
とにより、１つのＥＦＲＯＭのメモリトランジスタ全２
つのＥＦＲＯＭのメモリトランジスタの如き動作をさせ
る事ができる。
本実施例のＥＦＲＯＭのメモリトランジスタへの書込は
アバランシェ注入で行う。つまり制御ゲート電極７及び
電子を注入する側の７０−ティングゲートと重なりをも
つドレーン電圧を上げる事によりドレーン近傍でアバラ
ンシェブレイクダウンを発生させると電子が７０−ティ
ングゲートに注入される。一方ソース側のフローティン
グゲートはアバランシェブレイクダウンの発生点から離
れており、又ソースとなる拡散層によってその電位が低
くなっている為電子は注入されない。又中間に制御ゲー
ト電極７による反転層があり、これが障壁となる。次に
第１及び第２の拡散層をそれぞれソース及びドレーンと
して動作させれば逆の７０−ティングゲートへの電子の
注入ができる。
アバランシェ注入で行う。つまり制御ゲート電極７及び
電子を注入する側の７０−ティングゲートと重なりをも
つドレーン電圧を上げる事によりドレーン近傍でアバラ
ンシェブレイクダウンを発生させると電子が７０−ティ
ングゲートに注入される。一方ソース側のフローティン
グゲートはアバランシェブレイクダウンの発生点から離
れており、又ソースとなる拡散層によってその電位が低
くなっている為電子は注入されない。又中間に制御ゲー
ト電極７による反転層があり、これが障壁となる。次に
第１及び第２の拡散層をそれぞれソース及びドレーンと
して動作させれば逆の７０−ティングゲートへの電子の
注入ができる。
上記実施例のメモリトランジスタを使用した場合のＥＦ
ＲＯＭの周辺回路図を第２図に示す。ワード線Ｘｎによ
ってメモリｌトランジスタの制御ゲートを選択線Ｙｎ、
Ｙｎ＋１でメモリｌトランジスタのソース、ドレーンの
切換えを行う。書込時は書込回路１０が動作し、高電圧
が印加されると共にＸｎ 、 Ｙｎ 、 ＹＨ＋１
も高電圧系信号となる。
ＲＯＭの周辺回路図を第２図に示す。ワード線Ｘｎによ
ってメモリｌトランジスタの制御ゲートを選択線Ｙｎ、
Ｙｎ＋１でメモリｌトランジスタのソース、ドレーンの
切換えを行う。書込時は書込回路１０が動作し、高電圧
が印加されると共にＸｎ 、 Ｙｎ 、 ＹＨ＋１
も高電圧系信号となる。
［発明の効果〕
以上説明したように本発明は、フローティングゲートを
２つに分割しｔ構造と、ソース、ドレーンを切換えて動
作させることにより、１つのＥＦＲＯＭのメモリトラン
ジスタに２ビツトの情報を蓄積しそれを検出することが
できる効果がある。従って従来の装置にくらべ１／２の
メモリｌトランジスタ数で同一容量の情報が得られ、チ
ップ面積が小さく高歩留でかつ信頼性の高いＭＩ８電界
効果型半導体装置及びその情報の検出方法が得られる。
２つに分割しｔ構造と、ソース、ドレーンを切換えて動
作させることにより、１つのＥＦＲＯＭのメモリトラン
ジスタに２ビツトの情報を蓄積しそれを検出することが
できる効果がある。従って従来の装置にくらべ１／２の
メモリｌトランジスタ数で同一容量の情報が得られ、チ
ップ面積が小さく高歩留でかつ信頼性の高いＭＩ８電界
効果型半導体装置及びその情報の検出方法が得られる。
第１図（ａ）、（ｂ）は水筒１の発明のＭＩ８電界効果
型半導体装置のメモＩＪ ）ランジスタの一例の平面図
及びＢ−Ｂ’Ｑ断面図、第２図は第１図（ａ）、 （ｂ
）のメモリトランジスタを用い之場合のＥＰＲＯＭの周
辺回路図、第３図（ａ）〜（ｄ）は第１図（ａ）、Φ）
のメモリトランジスタのＶＤ−工ｐ特性図、第４図（ａ
）、（ｂ）は従来のＥＦＲＯＭのメモリトランジスタの
一例の平面図及びＡ−Ａ’線断面図、第５図は第４図（
ａ）、 （ｂ）のメモリトランジスタを用いた場合のＥ
ＦＲＯＭの周辺回路図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ソース
、３・・・・・・ドレーン、４・・・・・・第１のゲー
ト絶縁膜、５・・・・・・フローティングゲート、６・
・・・・・第２のゲート絶縁膜、７・・・・・・制御ゲ
ート電極、１０・・・・・・書込回路、１１・・・・・
・第１の拡散層、１２・・・・・・第２の拡散層、１４
・・・・・ゲート絶縁膜、１５・・・・・・第１のフロ
ーティングゲート、１６・・・・・・第２のフローティ
ングゲート、２０・・・・・・センス増幅器。 代理人 弁理士 内 原 腎ぐ；＝’ｓ１１，５
・−，１・ Ｖｖ Ｖ’Ｚ）（ａ）
（ｂ）Ｖｖ
Ｖｖ（ｃ ）
（ｄ ）心 、３ 図 躬４図
型半導体装置のメモＩＪ ）ランジスタの一例の平面図
及びＢ−Ｂ’Ｑ断面図、第２図は第１図（ａ）、 （ｂ
）のメモリトランジスタを用い之場合のＥＰＲＯＭの周
辺回路図、第３図（ａ）〜（ｄ）は第１図（ａ）、Φ）
のメモリトランジスタのＶＤ−工ｐ特性図、第４図（ａ
）、（ｂ）は従来のＥＦＲＯＭのメモリトランジスタの
一例の平面図及びＡ−Ａ’線断面図、第５図は第４図（
ａ）、 （ｂ）のメモリトランジスタを用いた場合のＥ
ＦＲＯＭの周辺回路図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ソース
、３・・・・・・ドレーン、４・・・・・・第１のゲー
ト絶縁膜、５・・・・・・フローティングゲート、６・
・・・・・第２のゲート絶縁膜、７・・・・・・制御ゲ
ート電極、１０・・・・・・書込回路、１１・・・・・
・第１の拡散層、１２・・・・・・第２の拡散層、１４
・・・・・ゲート絶縁膜、１５・・・・・・第１のフロ
ーティングゲート、１６・・・・・・第２のフローティ
ングゲート、２０・・・・・・センス増幅器。 代理人 弁理士 内 原 腎ぐ；＝’ｓ１１，５
・−，１・ Ｖｖ Ｖ’Ｚ）（ａ）
（ｂ）Ｖｖ
Ｖｖ（ｃ ）
（ｄ ）心 、３ 図 躬４図
Claims (2)
- （１）一導電型半導体基板上に形成された逆導電型の第
１及び第２の拡散層と、該第１及び第２の拡散層間をチ
ャネル領域とし該チャネル領域上に形成されたゲート絶
縁膜と、該ゲート絶縁膜中に形成され前記第１の拡散層
と実質的に重なりかつ前記チャネル領域を横切って形成
された第１の電荷捕獲層と、前記ゲート絶縁膜中に形成
され前記第２の拡散層と実質的に重なりかつ前記チャネ
ル領域を横切って形成された第２の電荷捕獲層と、前記
ゲート絶縁膜上に形成され前記第１及び第２の電荷捕獲
層と重なりを有して形成された制御ゲート電極とを含む
ことを特徴とするＭＩＳ電界効果型半導体装置。 - （２）一導電型半導体基板上に形成された逆導電型の第
１及び第２の拡散層と、該第１及び第２の拡散層間をチ
ャネル領域とし該チャネル領域上に形成されたゲート絶
縁膜と、該ゲート絶縁膜中に形成され前記第１の拡散層
と実質的に重なりかつ前記チャネル領域を横切って形成
された第１の電荷捕獲層と、前記ゲート絶縁膜中に形成
され前記第２の拡散層と実質的に重なりかつ前記チャネ
ル領域を横切って形成された第２の電荷捕獲層と、前記
ゲート絶縁膜上に形成され前記第１及び第２の電荷捕獲
層と重なりを有して形成された制御ゲート電極とを備え
たＭＩＳ電界効果型半導体装置の前記第１及び第２の拡
散層をそれぞれドレーン及びソースとして動作させて前
記第２の電荷捕獲層の電荷状態を判別し、次に前記第１
及び第２の拡散層をそれぞれソース及びドレーンとして
動作させて前記第１の電荷捕獲層の電荷状態を判別する
ことを特徴とするＭＩＳ電界効果型半導体装置の情報の
検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235735A JPS6294987A (ja) | 1985-10-21 | 1985-10-21 | Ｍｉｓ電界効果型半導体装置及びその情報の検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235735A JPS6294987A (ja) | 1985-10-21 | 1985-10-21 | Ｍｉｓ電界効果型半導体装置及びその情報の検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6294987A true JPS6294987A (ja) | 1987-05-01 |
| JPH0571146B2 JPH0571146B2 (ja) | 1993-10-06 |
Family
ID=16990444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60235735A Granted JPS6294987A (ja) | 1985-10-21 | 1985-10-21 | Ｍｉｓ電界効果型半導体装置及びその情報の検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6294987A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459960A (en) * | 1987-08-31 | 1989-03-07 | Agency Ind Science Techn | Nonvolatile semiconductor memory element |
| JPH01161770A (ja) * | 1987-12-17 | 1989-06-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH01212472A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH0258349U (ja) * | 1988-10-20 | 1990-04-26 | ||
| US5143860A (en) * | 1987-12-23 | 1992-09-01 | Texas Instruments Incorporated | High density EPROM fabricaiton method having sidewall floating gates |
| JPH09116033A (ja) * | 1995-10-16 | 1997-05-02 | Nec Corp | 不揮発性半導体記憶装置 |
| US5844268A (en) * | 1993-11-30 | 1998-12-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US5923978A (en) * | 1995-12-18 | 1999-07-13 | Nec Corporation | Nonvolatile semiconductor memory and methods for manufacturing and using the same |
| US6111287A (en) * | 1994-08-30 | 2000-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing electrical writing and erasing of information and method of manufacturing the same |
| JP2007096342A (ja) * | 1998-07-13 | 2007-04-12 | Samsung Electronics Co Ltd | 不揮発性メモリ装置 |
-
1985
- 1985-10-21 JP JP60235735A patent/JPS6294987A/ja active Granted
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459960A (en) * | 1987-08-31 | 1989-03-07 | Agency Ind Science Techn | Nonvolatile semiconductor memory element |
| JPH01161770A (ja) * | 1987-12-17 | 1989-06-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5143860A (en) * | 1987-12-23 | 1992-09-01 | Texas Instruments Incorporated | High density EPROM fabricaiton method having sidewall floating gates |
| JPH01212472A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH0258349U (ja) * | 1988-10-20 | 1990-04-26 | ||
| US5844268A (en) * | 1993-11-30 | 1998-12-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US6111287A (en) * | 1994-08-30 | 2000-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing electrical writing and erasing of information and method of manufacturing the same |
| JPH09116033A (ja) * | 1995-10-16 | 1997-05-02 | Nec Corp | 不揮発性半導体記憶装置 |
| US6188102B1 (en) | 1995-10-16 | 2001-02-13 | Nec Corporation | Non-volatile semiconductor memory device having multiple different sized floating gates |
| KR100295222B1 (ko) * | 1995-10-16 | 2001-09-17 | 가네꼬 히사시 | 비-휘발성반도체메모리장치 |
| US5923978A (en) * | 1995-12-18 | 1999-07-13 | Nec Corporation | Nonvolatile semiconductor memory and methods for manufacturing and using the same |
| US5929480A (en) * | 1995-12-18 | 1999-07-27 | Nec Corporation | Nonvolatile semiconductor memory device having first and second floating gates |
| JP2007096342A (ja) * | 1998-07-13 | 2007-04-12 | Samsung Electronics Co Ltd | 不揮発性メモリ装置 |
| JP4732312B2 (ja) * | 1998-07-13 | 2011-07-27 | 三星電子株式会社 | 不揮発性メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0571146B2 (ja) | 1993-10-06 |
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