KR0165468B1

KR0165468B1 - 반도체 메모리소자 및 그 제조방법 및 그 구동방법

Info

Publication number: KR0165468B1
Application number: KR1019950039661A
Authority: KR
Inventors: 최정달
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-11-03
Filing date: 1995-11-03
Publication date: 1998-12-15
Also published as: KR970030852A

Abstract

본 발명은 반도체 메모리 소자 및 그 제조 방법 및 그 구동방법을 개시한다.

본 발명은, 반도체 기판상에 다수의 스트링이 2차원적으로 배열되어 이루어지는 반도체 메모리 소자에 있어서; 상기 스트링은 비트라인(bit line)과 소오스라인(source line) 사이에 스트링 선택트랜지스터, 셀트랜지스터 및 소오스 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지고, 각 스트링의 스트링 선택트랜지스터의 게이트는 서로 스트링 선택라인에 의해 연결되고, 각 스트링의 각 셀트랜지스터의 콘트롤 게이트는 각각 수평단위로 복수개의 워드라인에 의해 연결되고, 각 스트링의 소오스 선택트랜지스터의 게이트는 서로 소오스 선택라인에 의해 연결되고, 상기 각 스트링마다 독립된 웰(well) 형태로 형성되어 선택적으로 바이어스(bias)되는 바디라인이 구비된 것을 특징으로 한다.

본 발명은 문턱전압(Vth)에 대한 프로그램 전압(Vpgm) 및 패스전압(Vpass)의 영향을 최소화하여 스트링 내에 직렬로 연결되는 셀트랜지스터의 수를 증가시킴으로서 고집적화를 구현할 수 있게 된다.

또한, 바디라인이 독립적으로 형성되어 상호간섭에 의한 문턱전압의 변화가 없기 때문에 비트단위 또는 바이트단위로 프로그램 동작 및 소거 동작을 제어할 수 있게 되는 효과가 있다.

Description

반도체 메모리 소자 및 그 제조 방법 및 그 구동방법

제1도는 일반적인 NAND형 불휘발성 메모리 소자의 셀스트링을 나타내는 레이아웃의 평면도이다.

제2도는 제1도의 등가회로도이다.

제3도는 셀트랜지스터를 나타내는 도면으로서 (a)는 평면도이고, (b)는 X-X 단면도이다.

제4도는 종래 기술에 의한 NAND형 불휘발성 메모리 소자의 등가회로도이다.

제5도는 종래 기술에 의한 바디라인을 나타내도록 제4도를 A-A'로 절단한 경우의 개략적인 단면도이다.

제6도는 종래 기술에 의한 패스전압(Vpass)과 문턱전압(Vth)의 관계를 나타내는 그래프이다.

제7도는 본 발명에 의한 메모리셀의 등가회로도이다.

제8도(a) 및 (b)는 본 발명의 바디라인을 나타내도록 제7도를 B-B'로 절단한 경우의 개략적인 단면도이다.

제9도는 본 발명의 프로그램 전압(Vpgm) 및 패스전압(Vpass)에 의한 바디라인 인가전압과 문턱전압(Vth)의 관계를 나타내는 그래프이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 기판 20 : 바디라인

30 : 스트링 B/L1,B/L2 : 비트라인

W/L1,W/L2,W/Ln : 워드라인 SSL1 : 스트링 선택라인

S1 : 스트링 선택트랜지스터 SSL2 : 소오스 선택라인

S2 : 소오스 선택 트랜지스터 C1,C2,Cn : 셀트랜지스터

본 발명은 반도체 메모리 소자 및 그 제조 방법 및 그 구동방법에 관한 것으로서 특히, 각 스트링(string) 단위로 독립된 바디라인(body line)을 소유하여 선택적으로 바이어스하는 반도체 메모리 소자 및 그 제조 방법 및 그 구동방법에 관한 것이다.

최근 전기적으로 데이타의 소거 및 개서가 가능한 불휘발성 메모리 소자(Electrically Erasable and Programmable Read Only Memory:EEPROM)는 점점 고집적화되고 대용량화되는 추세이다. 특히 컴퓨터의 하드디스크에 대응하기 위한 일괄소거 및 개서가 가능한 플래시 메모리 소자는 대용량이 요구된다. 불휘발성 메모리 소자는 메모리 셀의 구성형태에 따라 NOR형과 NAND형으로 크게 나누어진다.

상기 NOR형 불휘발성 메모리 소자는 하나의 비트라인 콘택과 소오스라인을 2개의 메모리 셀이 마주보며 공유하여 하나의 비트라인에 여러개의 메모리 셀이 병렬로 연결되도록 구성되어, 데이터를 저장시키는 경우에는 채널 핫 일렉트론(channel hot electron) 방식을 사용하고 데이터를 소거시키는 경우에는 F-N터널링(Fowler-Nordheim tunneling) 방식을 사용한다. 상기와 같은 동작을 위해 큰 셀전류를 사용함으로서 고집적화에 불리한 단점이 있으나 고속화에 용이하게 대응할 수 있는 장점이 있다.

한편, 상기 NAND형 불휘발성 메모리 소자는 하나의 비트라인 콘택과 소오스라인을 2개의 셀 스트링(cell string)이 공유하며, 하나의 셀스트링은 플로팅 게이트 전극과 콘트롤 게이트 전극을 갖도록 구성된 복수개의 메모리 셀트랜지스터가 채널영역을 통해 비트라인과 직렬로 연결되도록 구성되어, 콘트롤 게이트 또는 기판에 인가되는 전압에 따라 F-N터널링이 발생되어 데이터의 저장과 소거가 실시된다. 상기의 동작에서는 적은 셀전류를 사용하게 되어 고속화에 불리한 점이 있으나 고집적화에 유리한 장점이 있다.

결론적으로, NAND형 메모리 셀은 NOR형에 비해 집적도가 높기 때문에 메모리 소자의 대용량화를 위해서는 NAND형 메모리가 바람직하다.

이하, 통상적인 NAND형 불휘발성 메모리 소자를 구성하는 스트링을 첨부된 도면을 참조하여 상세하게 설명한다.

제1도는 하나의 스트링 레이아웃을 나타내는 평면도이고, 제2도는 제1도의 등가회로도이고, 제3도(a)(b)는 각 셀트랜지스터의 평면도 및 정단면도이다.

제1도, 제2도를 참조하면, NAND형 메모리 소자의 각각의 스트링 구조는 소정의 폭(X)과 길이(Y)의 곱에 의한 면적에 스트링 선택 트랜지스터(S1)와, 복수개의 셀트랜지스터(C1,…Cn)와, 소오스 선택 트랜지스터(S2)가 비트라인(B/L) 및 소오스라인(S/L) 사이에 순차적으로 직렬 연결된다.

제3도(a)(b)를 참조하면, 상기 스트링 내에서 정보를 저장하기 위한 각각의 셀트랜지스터(C1,…Cn)는 P형 실리콘 기판(110)에 플로팅 게이트(floating gate)(120) 및 콘트롤 게이트(control gate)(130)가 산화막을 사이에 두고 순차로 적층 형성되고, N+형의 소오스/드레인 영역(140)이 형성되어 이루어진다.

상기 구조의 메모리 셀의 상태는 상기 콘트롤 게이트(130)의 문턱전압(threshold voltage)에 의해 1상태 또는 0상태로 대별된다.

이때 상기 콘트롤 게이트(130)의 문턱전압은 상기 기판(110)에서 플로팅 게이트(120) 내로 주입되는 전자에 의해 결정되는데, 통상 프로그램된 0상태에서는 1[V]의 문턱전압을 갖고, 소거된 1 상태에서는 -3[V] 정도의 문턱전압을 가진다.

상기와 같은 메모리 소자의 프로그램(program) 동작은 예를 들어 제1 셀트랜지스터(C1)에 정보를 저장하는 경우 비트라인(B/L)에는 0[V]을 인가하고, 상기 선택된 제1 셀트랜지스터(C1)의 콘트롤 게이트에는 프로그램 전압(Vpgm)을 인가하고, 비선택된 셀트랜지스터(C2,…Cn)의 콘트롤 게이트에는 패스전압(Vpass)을 인가한다. 이때, 스트링 선택 트랜지스터(S1)는 게이트에 Vcc를 인가하여 온(on)시키고, 소오스 선택 트랜지스터(S2)는 게이트에 0[V]를 인가하여 오프(off)시킨다. 상기 인가조건에 따라 상기 선택된 제1 셀트랜지스터(C1)의 플로팅 게이트에는 상기 기판(110) 채널영역의 전자가 주입된다.

여기서, 상기 프로그램 전압(Vpgm)은 일반적으로 20[V]을 사용하고, 상기 소오스 선택 트랜지스터(S2)는 오프(off)되어 소오스 라인(S/L)의 전위나 선택된 비트라인(B/L)의 전위가 상기 소오스 라인(S/L)을 통해 다른 스트링의 비트라인에 전달되지 않도록 한다.

한편, 소거(erase) 동작은 예를 들어, 제1 셀트랜지스터(C1)에 들어 있는 정보를 소거할 경우 비트라인(B/L), 소오스 라인(S/L), 스트링선택 트랜지스터(S1) 및 소오스 선택 트랜지스터(S2)는 플로팅(floating) 상태로 하고, 상기 선택된 제1 셀트랜지스터(C1)의 콘트롤 게이트에 0[V]를 인가한다. 이때, 기판에 20[V]의 소거전압(Verase)을 인가시킴으로서 플로팅 게이트 내의 전자가 상기 기판의 채널영역으로 이동되고, 그에 따라 문턱전압이 감소되어 정보의 소거가 수행된다.

한편, 읽기(read) 동작은 메모리 셀의 콘트롤 게이트에 소정의 읽기전압(Vread)을 인가하여 on 또는 off 여부를 파악함으로서 문턱전압(Vth)을 판단하는 것이다. 이때, 셀트랜지스터는 프로그램된 0상태에서는 플로팅 게이트에 전자가 저장되기 때문에 +1[V]의 문턱전압을 갖고, 소거가 수행된 1상태에서는 플로팅 게이트에 홀(hole)이 저장되기 때문에 -3[V]의 문턱전압을 갖는다. 예를 들어, 제1 셀트랜지스터(C1)가 프로그램되어 있는 경우 비트라인(B/L)은 특정전압(1∼Vcc)의 읽기전압(Vread)으로 충전(precharge)시키고 상기 스트링선택 트랜지스터(S1), 소오스 선택 트랜지스터(S2) 및 비선택된 셀트랜지스터(C2,…Cn)의 콘트롤 게이트에는 Vcc를 인가하여 온(on)시킨다. 그리고 상기 선택된 제1 셀트랜지스터(C1)의 콘트롤 게이트에는 1상태 문턱전압과 0상태 문턱전압 사이의 전압인 0[V]을 인가한다. 상기의 결과가 상기 제1 셀트랜지스터(C1)가 온(on)되어 비트라인(B/L)에서 소오스 라인(S/L)으로의 전류흐름이 감지되면 1상태로 판단하고, 상기 제1 셀트랜지스터(C1)가 오프(off)되어 비트라인(B/L)에서 소오스 라인(S/L)으로의 전류흐름이 감지되지 않으면 0상태로 판단한다.

그러나, 상기와 같은 셀구조에서는 프로그램 동작시 터널링이 발생되도록 고전압(20V)를 사용하기 때문에 고집적화에 의해 셀 내의 활성영역간 소자분리 간격이 축소되는 경우 소자분리 특성이 약해지는 문제점이 있다.

이하, 종래의 반도체 메모리 소자를 첨부도면을 참조하여 상세히 설명한다.

제4도 및 제5도를 참조하면, 종래 기술에 의한 반도체 메모리 소자는 반도체 기판(210)과, 상기 반도체 기판(210)에 형성된 웰형태의 바디라인(220)과, 상기 바디라인(220) 상에 2차원적으로 배열되어 필드산화막(240)에 의해 분리되는 다수의 스트링(230)을 포함하여 이루어진다. 상기 각 스트링(230)은 하나의 바디라인(220)을 공통으로 사용하지만 각각의 다른 비트라인(B/L1,B/L2)을 갖는다.

상기 각 스트링(230)은 스트링선택 트랜지스터(S1)와, 정보를 저장하는 셀트랜지스터(C1,C2,Cn)와, 소오스 선택 트랜지스터(S2)가 비트라인(B/L1,B/L2)과 소오스 라인(S/L) 사이에 순차적으로 직렬로 연결되어 구성된다.

상기 각각의 스트링(230)들은 서로 제4도에 도시된 바와 같이 상기 각 스트링(230)을 구성하는 셀트랜지스터 중 C1과C1, C2와C2, Cn과Cn의 게이트를 수평 단위로 연결하는 워드라인(W/L1,W/L2,W/Ln)과, 상기 각 스트링(230)의 스트링선택 트랜지스터 S1과S1의 게이트를 연결하는 스트링 선택라인(SSL1)과, 상기 소오스 선택 트랜지스터 S2와S2의 게이트를 연결하는 소오스 선택라인(SSL2)를 포함한다.

이하, 상기와 같이 이루어지는 종래의 NAND형 비휘발성 메모리 소자의 동작을 상세히 설명한다.

종래 기술에 의한 반도체 메모리 소자의 프로그램(program) 동작은 예를 들어 제1 비트라인(B/L1) 및 제1 워드라인(W/L1)에 동시에 연결된 제1 셀트랜지스터(C1)에 정보를 저장시키는 경우에, 먼저 상기 제1 비트라인(B/L1)에 0[V]를 인가하는 동시에 제2 비트라인(B/L2)에는 Vcc를 인가하고, 스트링 선택라인(SSL1)에 Vcc를 인가하여 상기 각 스트링의 스트링선택 트랜지스터(S1)를 온(on)시키고, 상기 소오스 선택 라인(SSL2)에 0[V]를 인가하여 상기 각 스트링의 소오스 선택 트랜지스터(S2)를 오프(off)시킨다.

그후, 제1 워드라인(W/L1)을 통해 선택된 제1 셀트랜지스터(C1)의 콘트롤 게이트에 약 18[V]의 프로그램 전압(Vpgm)을 인가하고, 상기 바디라인(220)에는 0[V]를 인가하여 선택된 제1 셀트랜지스터(C1)의 체널영역에서 플로팅 게이트로 전자가 이동하도록 F-N 터널링을 발생시킨다.

상기 선택된 제1 비트라인(B/L1) 및 비선택된 워드라인(W/L2,W/Ln)에 연결되는 셀트랜지스터(C2,Cn)에서는 콘트롤 게이트에 패스전압(Vpass)이 인가된다. 이때, 채널전압은 0[V]가 되고 그에 따라 소량의 F-N 터널링전류가 발생하기 때문에 문턱전압(Vth)은 제6도의 (a)와 같이 일정전압 이상에서 패스전압(Vpass)이 증가할수록 급격히 증가한다.

한편, 비선택된 제2 비트라인(B/L2) 및 제1 워드라인(W/L1)에 연결되는 셀트랜지스터(C1)는 콘트롤 게이트에 프로그램 전압(Vpgm)이 인가되고, 채널전압 및 소오스/드레인전압은 비선택된 워드라인(W/L2,W/Ln)에 인가되는 패스전압(Vpass)과 선택된 워드라인(W/L1)에 인가되는 프로그램 전압(Vpgm)에 의해 유발되는 용량성 결합으로 인해 Vcc-스트링 선택트랜지스터의 문턱전압으로 상승된다. 상기 프로그램 전압(Vpgm)과 상기 상승된 전압(Vboost)에 의해 소량의 F-N터널링이 발생하여 채널영역으로부터 플로팅 게이트로 전자가 유입되어 문턱전압(Vth)이 증가한다. 상기 문턱전압(Vth)의 변화는 상기 상승된 전압(Vboost)이 증가할수록 작아진다.

결국, 상기 상승된 전압(Vboost)은 패스전압(Vpass)에 비례하기 때문에 변화되는 문턱전압(Vth)의 값은 제6도의 (b)와 같이 일정전압까지 상기 패스전압(Vpass)이 증가할수록 작아진다.

상기와 같은 동작에 의해, 상기 패스전압(Vpass)은 다른 셀트랜지스터의 동작에 영향을 주지 않도록 10[V]정도로 결정된다.

상기 패스전압(Vpass)과 프로그램 전압(Vpgm)에 의한 문턱전압(Vth)의 변화는 동작전압인 Vcc가 낮아질수록 비선택된 셀트랜지스터의 채널전압 및 소오스/드레인 전압이 Vcc-선택된 트랜지스터의 문턱전압 에서부터 점차 증가되기 때문에 증가한다.

종래 기술의 읽기(READ) 동작은 , 예를 들어 제1 비트라인(B/L1) 및 제1 워드라인(W/L1)에 동시에 연결된 제1 셀트랜지스터(C1)가 프로그램 되었는지를 읽는 경우는, 먼저 스트링 선택라인(SSL1) 및 소오스 선택라인(SSL2)에 Vcc를 인가하여 상기 각 스트링(230)의 스트링선택 트랜지스터(S1) 및 소오스 선택 트랜지스터(S2)를 온(on)시키고 , 소오스 라인(S/L)에 0[V]를 인가한다.

그후, 선택된 제1 워드라인(W/L1)에는 0[V]를 인가하고, 비선택된 워드라인(W/L2,W/Ln)에는 Vcc를 인가하고, 바디라인(220)에는 0[V]를 인가하고, 선택된 제1 비트라인(B/L1)에는 특정한 읽기전압(Vread)을 인가하여 제1 셀트랜지스터(C1)가 온(on)되는지에 따라 즉, 전류의 흐름에 따라 1 또는 0의 상태를 구별한다.

종래 기술의 소거(ERASE) 동작은, 예를 들어 제1 비트라인(B/L1) 및 제1 워드라인(W/L1)에 동시에 연결된 제1 셀트랜지스터(C1)에 저장된 정보를 소거하는 경우에, 상기 제1 워드라인(W/L1)에는 0[V]를 인가하고, 바디라인(220)에는 20V의 소거전압(Verase)을 인가함으로서 상기 선택된 제1 셀트랜지스터(C1)의 플로팅 게이트에서 채널영역으로 F-N 터널링이 발생되어 전자가 이동함으로서 정보가 소거된다. 이때, 상기 선택된 제1 셀트랜지스터(C1)의 문턱전압(Vth)은 감소된다.

한편, 종래 기술의 스탠바이(STANDBY)동작은 , 바디라인(220)에 0[V]를 인가하고, 그외의 다른 모든 제어라인은 플로팅시킴으로서 현재의 상태를 유지한다.

상기와 같은 종래 기술의 동작은 하기의 표1)로 요약할 수 있다.

상기와 같은 동작에 의해 비트라인에 Vcc의 전압만이 인가되어 소자분리의 폭을 줄일 수 있으나 실제의 프로그램 동작시 콘트롤 게이트와 채널 사이 전압이 패스전압(Vpass) 또는 프로그램 전압(Vpgm) -상승전압(Vboost)인 경우에도 약간의 F-N 터널링전류가 발생하여 비선택된 셀트랜지스터의 문턱전압이 변화되어 정보의 저장에 오동작이 발생되는 문제점이 있다.

또한, 스트링 내의 셀트랜지스터 단수가 많아질수록 선택된 워드라인에 인가된 프로그램 전압(Vpgm)의 부하용량이 증가되어 용량성 결합 효율이 감소되는 문제점이 있다.

또한, 바디라인이 전체적으로 공통 연결되어 있기 때문에 소거 동작시 선택된 워드라인에 연결된 모든 셀트랜지스터는 동시에 소거가 이루어져 원하지 않는 셀트랜지스터의 정보 소거가 발생되는 문제점이 있다.

따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 비트라인 별로 독립된 바디라인을 갖도록 하여 선택적으로 바이어스가 가능하도록 하는 반도체 메모리 소자를 제공함에 있다.

본 발명의 다른 목적은 상기와 같은 반도체 메모리 소자를 제조하는데 적합한 반도체 메모리 소자의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 상기와 같은 반도체 메모리 소자가 정확한 동작을 수행할 수 있도록 하는 반도체 메모리 소자의 구동방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판상에 다수의 스트링이 2차원적으로 배열되어 이루어지는 반도체 메모리 소자에 있어서;상기 스트링은 비트라인(bit line)과 소오스라인(source line)사이에 스트링 선택 트랜지스터, 셀트랜지스터 및 소오스 선택 트랜지스터가 순차적으로 직렬 연결되어 이루어지고, 각 스트링의 스트링선택 트랜지스터의 게이트는 서로 스트링 선택라인에 의해 연결되고, 각 스트링의 각 셀트랜지스터의 콘트롤 게이트는 각각 수평단위로 복수개의 워드라인에 의해 연결되고, 각 스트링의 소오스 선택트랜지스터의 게이트는 서로 소오스 선택라인에 의해 연결되고, 상기 각 스트링마다 독립된 웰(well)형태로 형성되어 선택적으로 바이어스(bias)되는 바디라인이 구비된 것을 특징으로 하는 반도체 메모리 소자를 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 각각의 셀트랜지스터를 플로팅 게이트(floating gate)를 갖도록 구성하여 비휘발성 메모리로 사용할 수 있다.

또한, 상기 각 스트링의 소오스라인은 인접한 스트링의 소오스라인과 전기적으로 상호 연결된다.

또한, 상기 바디라인은 N형의 반도체기관(substrate)에 형성된 P형의 웰(well)을 사용하거나, P형의 반도체기판에 형성된 N형의 웰의 내부에 다시 형성된 P형의 포켓웰(pocket well)을 사용할 수 있다.

상기 다른 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 서로 독립된 다수의 바디라인(body line)을 형성하는 단계;상기 각각의 바디라인 상에 셀트랜지스터, 이들 셀트랜지스터를 제어하기 위한 스트링 선택 트랜지스터 및 소오스 선택 트랜지스터를 비트라인과 소오스라인 사이에 직렬로 연결하여 구성되는 스트링들을 형성하는 단계; 및 상기 스트링을 구성하는 각 트랜지스터의 게이트에 연결되는 스트링 선택라인, 복수개의 워드라인, 소오스 선택라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 다수의 바디라인(body line)을 형성하는 단계는 제1도전형의 반도체 기판 상에 상기 반도체 기판과 다른 제2도전형으로 서로 독립된 다수의 바디라인(body line)을 형성할 수 있다. 이때, 상기 제1도전형은 N형이고, 상기 제2도전형은 P형이다.

또한, 상기 다수의 바디라인(body line)을 형성하는 단계는 제1도전형의 반도체 기판 상에 상기 반도체 기판과 다른 제2도전형으로 웰(well)을 형성하고, 그후 상기 웰의 내부에 다시 상기 반도체 기판과 동일한 제1도전형을 갖도록 포켓웰(pocket well)의 형태로 서로 독립된 다수의 바디라인(body line)을 형성할 수 있다. 이때, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형이다.

상기 또다른 목적을 달성하기 위한 본 발명은 상기 설명된 본 발명의 반도체 메모리 소자에서, 선택된 셀트랜지스터가 연결된 비트라인에 0[V]를 인가한 후 상기 스트링 선택라인에는 Vcc를 인가하는 동시에 상기 소오스 선택라인에는 0[V]를 인가하여 상기 스트링 선택 트랜지스터는 턴온(TURN ON)시키는 동시에 상기 소오스 선택 트랜지스터는 턴오프(TURN OFF)시키고, 선택된 셀트랜지스터가 연결된 워드라인에는 셀트랜지스터의 채널영역에서 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가하고, 비선택된 스트링의 바디라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하지 않도록 하는 프로그램 방지전압을 인가함으로서 프로그램 동작을 수행하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법을 제공한다.

상기 프로그램 동작에서 선택된 바디라인에는 0[V]를 인가하고, 상기 프로그램 전압은 18[V]를 사용한다. 상기 프로그램 방지전압은 7[V]를 사용한다. 비선택된 워드라인에는 비선택된 셀트랜지스터를 턴온시키는 패스전압을 인가한다. 이때, 상기 패스전압은 프로그램된 셀트랜지스터의 문턱전압보다는 크고 채널영역과 플로팅 게이트 사이에 터널링을 발생시키는 전압보다는 작다. 상기 패스전압은 Vcc를 사용할 수 있다. 비선택된 비트라인 및 소오스라인은 플로팅(Floating)시킨다.

또한, 선택된 셀트랜지스터가 연결된 워드라인에는 0[V]를 인가하고, 선택된 셀트랜지스터가 형성되는 바디라인에는 플로팅 게이트에서 채널영역으로 터널링이 발생하도록 하는 소거전압을 인가하고, 그외의 다른 제어라인은 플로팅시킴으로서 소거(erase) 동작을 수행하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법을 제공한다.

상기 소거 동작에서 상기 소거전압은 20[V]을 사용한다.

또한, 스트링 선택라인 및 소오스 선택라인에 Vcc를 인가하여 상기 스트링 선택트랜지스터 및 소오스 선택트랜지스터를 온(on)시키고, 소오스라인에 0[V]를 인가하고, 선택된 워드라인에 0[V]를 인가하고, 비선택된 워드라인에는 Vcc를 인가하고, 선택된 바디라인에는 0[V]를 인가하고, 선택된 비트라인에는 특정한 읽기전압(Vread)을 인가하여 읽기(Read) 동작을 수행하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법을 제공한다.

상기 읽기 동작에서 비선택된 바디라인에는 소오스라인과의 전압차를 증가시켜 상기 비선택된 바디라인에 형성된 셀트랜지스터의 문턱전압을 증가시켜 비선택된 셀트랜지스터의 읽기 동작을 방지하기 위한 읽기방지전압이 인가된다. 이때, 상기 읽기방지전압은 0[V] 또는 음(-)의 값을 갖는 전압을 사용한다.

또한, 본 발명은 모든 바디라인에 0[V]의 전압을 인가하고, 다른 나머지 제어라인은 플로팅시킴으로서 준비(stand-by) 동작을 수행한다.

결국, 상기와 같은 본 발명은 프로그램 동작시 선택된 셀트랜지스터와 같은 워드라인을 공유하는 동시에 비선택된 셀트랜지스터에는 터널링이 일어나지 않도록 하는 전압을 바디라인에 인가한다. 또한, 선택된 셀트랜지스터와 같은 워드라인을 공유하지 않는 동시에 비선택된 셀트랜지스터들의 콘트롤 게이트에는 터널링 및 핫홀(hot hole)이 일어나지 않도록 패스전압(Vpass)을 최소화하여 인가한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제7도는 본 발명에 의한 셀의 등가회로도이고, 제8도(a)(b)는 제7도를 B-B'로 절단하여 바디라인을 나타내는 개략적인 단면도이고, 제9도는 본 발명의 프로그램 전압 및 패스전압에 의한 바디라인 인가전압과 셀트랜지스터의 문턱전압의 관계를 나타내는 그래프이다.

제7도를 참조하면, 본 발명의 반도체 메모리 소자는 반도체 기판상에 독립된 웰(well) 형태로 형성되어 선택적으로 바이어스(bias)되는 바디라인(20)을 구비하는 다수의 스트링(30)이 2차원적으로 배열되어 이루어진다.

상기 각각의 스트링(30)은 비트라인(bit line:B/L1,B/L2)과 소오스라인(sourceline:S/L) 사이에 스트링 선택트랜지스터(S1), 다수의 셀트랜지스터(C1,C2,Cn) 및 소오스 선택트랜지스터(S2)가 순차적으로 직렬 연결되어 이루어진다.

각 스트링(30)의 스트링 선택트랜지스터(S1)의 게이트는 서로 스트링 선택라인(SSL1)에 의해 연결되고, 각 스트링(30)의 각 셀트랜지스터(C1,C2,Cn)의 콘트롤 게이트는 각각 수평단위로 복수개의 워드라인(W/L1,W/L2,W/Ln)에 의해 연결되고, 각 스트링(30)의 소오스 선택트랜지스터(S2)의 게이트는 서로 소오스 선택라인(SSL2)에 의해 연결된다.

상기 각각의 셀트랜지스터(C1,C2,Cn)는 플로팅 게이트(floating gate)를 갖는다. 상기 각 스트링(30)의 소오스 라인(S/L)은 전기적으로 상호 연결된다.

상기 바디라인(20)은 제8도의 (a)에 도시된 바와 같이 N형의 반도체 기판(substrate)(10)에 형성된 P형의 웰(well)을 사용할 수 있으며, 제8도의 (나)에 도시된 바와 같이 P형의 반도체기판(10)에 형성된 N형의 웰(11)의 내부에 다시 형성된 P형의 포켓웰(pocket well)을 사용할 수도 있다.

이하, 본 발명에 의한 반도체 메모리 소자의 동작을 상세히 설명한다.

본 발명의 프로그램 동작은 제1 비트라인(B/L1) 및 제1 워드라인(W/L1)에 연결된 제1 셀트랜지스터(C1)에 정보를 저장시키는 경우, 먼저 상기 제1 비트라인(B/L1)에는 0[V]를 인가하고, 제2 비트라인(B/L2)은 플로팅시킨다. 이때 스트링 선택라인(SSL1)에는 Vcc가 인가되어 상기 스트링 선택트랜지스터(S1)를 온(on) 시키고, 상기 소오스 선택라인(SSL2)에는 0[V]를 인가하여 상기 소오스 선택트랜지스터(S2)를 오프(off)시킨다.

그후, 상기 제1 워드라인(W/L1)을 통해 제1 셀트랜지스터(C1)의 콘트롤 게이트에 약 18[V]의 프로그램 전압(Vpgm)을 인가하는 동시에 선택된 제1 셀트랜지스터(C1)가 형성되는 바디라인에는 0[V]를 인가하여 상기 제1 셀트랜지스터(C1)에서 F-N터널링이 발생되어 채널영역에서 플로팅 게이트로 전자가 이동함으로서 정보가 저장되도록 한다. 또한, 비선택된 바디라인에는 약 7[V]의 프로그램 방지전압(Vpi)을 인가하여 상기 비선택된 제2 비트라인(B/L2)에 연결된 제1 셀트랜지스터(C1)에서 상기 제1 워드라인(W/L1)에 인가되는 프로그램 전압(Vpgm)에 의한 터널링이 발생되지 않도록 한다. 상기 프로그램 방지전압(Vpi)은 소오스/드레인을 통하여 PN 접합의 장벽전위(built-in potential, 0.7V) 만큼 낮아져 채널에 가해진다.

상기 제1 워드라인(W/L1)을 제외한 나머지 워드라인(W/L2,W/Ln)에는 각각 연결된 셀트랜지스터를 턴온(TURN-ON)시킬 수 있는 패스전압(Vpass)을 인가함으로서 상기 제1 비트라인(B/L1)에 연결된 비선택된 셀트랜지스터(C2,Cn)는 채널전압이 0[V]이고, 콘트롤 게이트에 1[V]에서 Vcc 사이의 전압이 인가되어 F-N 터널링이 발생되지 않는다.

또한, 비선택된 제2 비트라인(B/L2)에 연결되는 동시에 비선택된 워드라인(W/L2,W/Ln)에 연결된 셀트랜지스터(C2,Cn)는 콘트롤 게이트에 인가된 패스전압(Vpass)과 채널에 가해진 프로그램 방지전압(Vpi)의 차이가 적어서 플로팅 게이트에서 채널영역으로의 F-N터널링이 발생되지 않는다.

그 결과로 제9도에 도시된 바와 같이 상기 셀트랜지스터의 문턱전압은 1 상태에서 -3[V](제9도 a), 0 상태에서는 1[V](제9도b)를 나타낸다.

본 발명의 읽기(READ) 동작은, 예를 들어 제1 비트라인(B/L1) 및 제1 워드라인(W/L1)에 연결된 제1 셀트랜지스터(C1)가 프로그램 되었는지를 읽기 위해서는, 먼저 스트링 선택라인(SSL1) 및 소오스 선택라인(SSL2)에 Vcc를 인가하여 상기 스트링 선택트랜지스터(S1) 및 소오스 선택트랜지스터(S2)를 온(on) 시키고, 소오스 라인(S/L)에 0[V]를 인가한다.

그후, 선택된 제1 워드라인(W/L1)에 0[V]를 인가하고, 비선택된 워드라인(W/L2,W/Ln)에는 Vcc를 인가하고, 선택된 바디라인에는 0[V]를 인가하고, 선택된 제1 비트라인(B/L1)은 특정한 읽기전압(Vread)을 인가하여 제1 셀트랜지스터(C1)가 온(on)되는지에 따라 즉, 전류의 흐름에 따라 1 또는 0의 상태를 구별한다.

여기서, 비선택된 제2 바디라인(22)에는 음(-)의 값을 갖는 전압을 인가하여 소오스 라인(S/L)과의 전압차를 증가시켜 상기 제2 바디라인(22)에 종속된 셀트랜지스터의 문턱전압을 증가시켜 비선택된 셀트랜지스터의 읽기 동작을 방지한다.

본 발명의 소거(ERASE) 동작은, 예를 들어 제1 비트라인(B/L1) 및 제1 워드라인(W/L1)에 연결된 제1 셀트랜지스터(C1)에 저장된 정보를 소거하기 위해서는, 제1 워드라인(W/L1)에는 0[V]를 인가하고, 상기 제1 셀트랜지스터(C1)가 형서된 선택된 바디라인에는 소거전압(Verase, 20V)를 인가하고, 비선택된 워드라인(W/L2,W/Ln)에는 소거 방지전압(Vei:erase inhibit voltage, 약 5∼10[V])을 인가하고, 그 외의 다른 라인은 모두 플로팅 시킴으로서 상기 제1 셀트랜지스터(C1)의 플로팅 게이트에서 채널영역으로 F-N 터널링이 발생되어 전자가 이동함으로서 정보가 소거되도록 한다.

여기서, 비선택된 워드라인(W/L2,W/Ln)에 소거 방지전압(Vei)을 인가하는 것은 비트라인 단위로 바디라인이 독립적으로 구성되기 때문에 선택된 바디라인에 종속된 비선택된 셀트랜지스터(C2,Cn)에서 발생되는 플로팅 게이트로의 F-N 터널링을 방지하기 위한 것이다.

한편, 본 발명의 스탠바이(STANDBY) 동작은, 모든 바디라인은 0[V]를 인가하고, 다른 모든 라인은 플로팅으로 함으로서 현재의 상태를 유지한다.

상기와 같은 본 발명의 동작은 하기의 표2)로 요약할 수 있다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 메모리 소자는 프로그램 동작시 제9도에 도시된 바와 같이 문턱전압(Vth)에 대한 프로그램 전압(Vpgm) 및 패스전압(Vpass)의 영향을 최소화할 수 있기 때문에 낸드형 플래시의 경우 소자의 신뢰성을 개선할 수 있으며, 스트링내에 직렬로 연결되는 셀트랜지스터의 수를 증가시킬 수 있는 효과가 있다. 그에 따라 고집적화를 용이하게 구현할 수 있게 된다.

또한, 본 발명에 의한 반도체 메모리 소자의 동작제어 방법은 프로그램 동작 및 소거 동작시 상호간섭에 의한 문턱전압의 변화가 없기 때문에 비트단위 또는 바이트단위로 프로그램 동작 및 소거 동작을 제어할 수 있게 되는 효과가 있다.

Claims

반도체 기판상에 다수의 스트링이 2차원적으로 배열되어 이루어지는 반도체 메모리 소자에 있어서;상기 스트링은 비트라인(bit line)과 소오스라인(source line) 사이에 스트링 선택 트랜지스터, 셀트랜지스터 및 소오스 선택 트랜지스터가 순차적으로 직렬 연결되어 이루어지고, 각 스트링의 스트링 선택 트랜지스터의 게이트는 서로 스트링 선택라인에 의해 연결되고, 각 스트링의 각 셀트랜지스터의 콘트롤 게이트는 각각 수평단위로 복수개의 워드라인에 의해 연결되고, 각 스트링의 소오스 선택 트랜지스터의 게이트는 서로 소오스 선택라인에 의해 연결되고, 상기 각 스트링마다 독립된 웰(well) 형태로 형성되어 선택적으로 바이어스(bias)되는 바디라인이 구비된 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 각각의 셀트랜지스터는 플로팅 게이트(floating gate)를 갖도록 구성하여 비휘발성 메모리로 사용되는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 각 스트링의 소오스라인은 인접한 스트링의 소오스라인과 전기적으로 상호 연결되는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 바디라인은 N형의 반도체기판(substrate)에 형성된 P형의 웰(well)인 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 바디라인은 P형의 반도체기판에 형성된 N형의 웰의 내부에 다시 형성된 P형의 포켓웰(pocket well)인 것을 특징으로 하는 반도체 메모리 소자.
반도체 기판 상에 서로 독립된 다수의 바디라인(body line)을 형성하는 단계;상기 각각의 바디라인 상에 셀트랜지스터, 이들 셀트랜지스터를 제어하기 위한 스트링 선택 트랜지스터 및 소오스 선택 트랜지스터를 비트라인과 소오스라인 사이에 직렬로 연결하여 구성되는 스트링들을 형성하는 단계; 및 상기 스트링을 구성하는 각 트랜지스터의 게이트에 연결되는 스트링 선택라인, 복수개의 워드라인, 소오스 선택라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
제6항에 있어서, 상기 다수의 바디라인(body line)을 형성하는 단계는 제1도전형의 반도체 기판 상에 상기 반도체 기판과 다른 제2도전형으로 서로 독립된 다수의 바디라인(body line)을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
제7항에 있어서, 상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
제6항에 있어서, 상기 다수의 바디라인(body line)을 형성하는 단계는 제1도전형의 반도체 기판 상에 상기 반도체 기판과 다른 제2도전형으로 웰(well)을 형성하고, 그후 상기 웰의 내부에 다시 상기 반도체 기판과 동일한 제1도전형을 갖도록 포켓웰(pocket well)의 형태로 서로 독립된 다수의 바디라인(body line)을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
제9항에 있어서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
비트라인(bit line)과 소오스라인(source line) 사이에 스트링 선택트랜지스터와 셀트랜지스터 및 소오스 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 스트링이 반도체 기판에 웰형태로 각각 독립적으로 형성된 다수의 바디라인 상에 각각 하나씩 구성되어 소오스라인이 서로 연결되도록 2차원적으로 배열되고;상기 각 스트링의 스트링 선택트랜지스터의 게이트에 연결된 스트링 선택라인과, 각 스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 복수개의 워드라인과, 각 스트링의 소오스 선택트랜지스터의 게이트에 연결된 소오스 선택라인을 포함하여 이루어지는 반도체 메모리 소자의 구동방법에 있어서, 선택된 셀트랜지스터가 연결된 비트라인에 0[V]을 인가한 후 상기 스트링 선택라인에는 Vcc를 인가하는 동시에 상기 소오스 선택라인에는 0[V]를 인가하여 상기 스트링 선택트랜지스터는 턴온(TURN ON)시키는 동시에 상기 소오스 선택트랜지스터는(TURN OFF)시키고, 선택된 셀트랜지스터가 연결된 워드라인에는 셀트랜지스터의 채널영역에서 플로팅 게이트로 터널링이 발생하도록 프로그램 전압을 인가하고, 비선택된 스트링의 바디라인에는 셀트랜지스터의 플로팅 게이트로 터널링이 발생하지 않도록 하는 프로그램 방지전압을 인가함으로서 프로그램 동작을 수행하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
제11항에 있어서, 선택된 바디라인에는 0[V]를 인가하고, 상기 프로그램 전압은 18[V]를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
제11항에 있어서, 비선택된 워드라인에는 비선택된 셀트랜지스터를 턴온시키는 패스전압을 인가하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
제13항에 있어서, 상기 패스전압은 프로그램된 셀트랜지스터의 문턱전압보다는 크고, 채널영역과 플로팅 게이트 사이에 터널링을 발생시키는 전압보다는 작은 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
제13항에 있어서, 상기 패스전압은 Vcc를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
제11항에 있어서, 비선택된 비트라인 및 소오스라인은 플로팅(Floating)시키는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
제11항에 있어서, 상기 프로그램 방지전압은 7[V]를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
비트라인(bit line)과 소오스라인(source line) 사이에 스트링 선택트랜지스터와 셀트랜지스터 및 소오스 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 스트링이 반도체 기판에 웰형태로 각각 독립적으로 형성된 다수의 바디라인 상에 각각 하나씩 구성되어 소오스라인이 서로 연결되도록 2차원적으로 배열되고;상기 각 스트링의 스트링 선택트랜지스터의 게이트에 연결된 스트링 선택라인과, 각 스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 복수개의 워드라인과, 각 스트링의 소오스 선택트랜지스터의 게이트에 연결된 소오스 선택라인을 포함하여 이루어지는 반도체 메모리 소자의 구동방법에 있어서, 선택된 셀트랜지스터가 연결된 워드라인에는 0[V]를 인가하고, 선택된 셀트랜지스터가 형성되는 바디라인에는 플로팅 게이트에서 채널영역으로 터널링이 발생하도록 하는 소거전압을 인가하고, 그 외의 다른 제어라인은 플로팅시킴으로서 소거(erase) 동작을 수행하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
제18항에 있어서, 상기 소거전압은 20[V]를 사용하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
비트라인(bit line)과 소오스라인(source line) 사이에 스트링 선택트랜지스터와 셀트랜지스터 및 소오스 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 스트링이 반도체 기판에 웰형태로 각각 독립적으로 형성된 다수의 바디라인 상에 각각 하나씩 구성되어 소오스라인이 서로 연결되도록 2차원적으로 배열되고;상기 각 스트링의 스트링 선택트랜지스터의 게이트에 연결된 스트링 선택라인과, 각 스트링의 각 셀트랜지스터의 콘트롤 게이트에 수평단위로 연결된 복수개의 워드라인과, 각 스트링의 소오스 선택트랜지스터의 게이트에 연결된 소오스 선택라인을 포함하여 이루어지는 반도체 메모리 소자의 구동방법에 있어서, 스트링 선택라인 및 소오스 선택라인에 Vcc를 인가하여 상기 스트링 선택트랜지스터 및 소오스 선택트랜지스터를 온(on)시키고, 소오스라인에 0[V]를 인가하고, 선택된 워드라인에 0[V]를 인가하고, 비선택된 워드라인에는 Vcc를 인가하고, 선택된 바디라인에는 0[V]를 인가하고, 선택된 비트라인에는 특정한 읽기전압(Vread)을 인가하여 읽기(Read) 동작을 수행하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
제20항에 있어서, 비선택된 바디라인에는 소오스라인과의 전압차를 증가시켜 상기 비선택된 바디라인에 형성된 셀트랜지스터의 문턱전압을 증가시켜 비선택된 셀트랜지스터의 읽기 동작을 방지하기 위한 읽기방지전압이 인가되는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
제21항에 있어서, 상기 읽기방지전압은 0[V] 또는 음(-)의 값을 갖는 전압을 사용하는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.