KR100441586B1 - 반도체 기억 장치 - Google Patents

Abstract

본 발명에 따른 반도체 기억 장치에 있어서, 보유하는 데이터에 따라 전류 단자 간의 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과, 상기 제1 단자를 전기적으로 데이터 전송선에 접속시키는 제1 선택 스위칭 엘리먼트와, 상기 제2 단자를 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트인 MISFET를 포함하여 메모리 셀 유닛이 구성되고, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀에 그 데이터에 따라 그 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 그 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀에 그 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 그 제어 전극에 인가하여, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 대소를 검출하는 데이터 판독 모드를 갖고, 상기 데이터 판독 모드에 있어서, 상기 MISFET의 전류 단자 간의 컨덕턴스가 상기 선택된 메모리 셀 이외의, 적어도 하나의 메모리 셀에 대하여 전류 단자 간의 컨덕턴스가 가장 작아지는 상태로 설정한 경우의 컨덕턴스보다 작은 상태로 설정되도록 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 전기적 재기입이 가능한 메모리 셀을 이용한 반도체 기억 장치에 관한 것으로, 특히 복수의 메모리 셀을 직렬 접속하여 메모리 셀 유닛을 구성하는 반도체 기억 장치에 관한 것이다.

EEPROM의 메모리 셀은 통상 반도체 기판에 전하 축적층과 제어 게이트를 적층한 MISFET 구조를 갖는다. 이 메모리 셀은 전하 축적층에 전하를 주입한 상태와, 그 전하를 방출한 상태와의 임계치의 차에 의해 데이터를 불휘발적으로 기억한다. 전하의 주입, 방출은 전하 축적층과 기판 채널 사이의 터널 절연막을 통해 터널 전류에 의해 행해진다. EEPROM 중에서 복수의 메모리 셀을 직렬 접속하여 NAND 셀 유닛을 구성하는, 소위 NAND형 EEPROM은 NOR형 EEPROM과 비교하여 선택 트랜지스터 수가 적기 때문에, 고밀도화가 가능하다.

NAND형 EEPROM의 데이터 판독은 NAND 셀 내의 선택된 메모리 셀의 제어 게이트에 임계치 판정을 행하기 위한 판독 전압을 인가하고, 남은 비선택 메모리 셀의 제어 게이트에는 데이터에 상관없이 메모리 셀을 온시키고, 판독 전압보다 높은 패스 전압을 인가하여, NAND 셀을 관통하는 전류를 검출함으로써 행해진다. 따라서, 비선택 메모리 셀의 데이터 상태 및 선택 메모리 셀의 NAND 셀 내의 위치에 따라 동일한 데이터가 기입되어 있는 경우라도 판독 전류에 차가 생긴다. 또한, 메모리 셀의 전류 단자를 통과한 전하량의 다과(多寡)에 의해 데이터 판독을 행하기 때문에, 메모리 셀의 외관상의 임계치가 변화하는 문제가 있다.

우선, 도 41∼도 43을 이용하여 선택 메모리 셀의 데이터 상태와 선택 메모리 셀의 위치에 따라 판독 전류에 차가 생기는 것을 구체적으로 설명한다. 도 41과 도 42는 16개의 메모리 셀 M0∼M15를 직렬 접속하여 구성되는 NAND 셀 유닛에 대하여 각각 다른 판독 조건을 나타내고 있다. NAND 셀의 일단은 선택 트랜지스터 S1을 통해 데이터 전송선(비트선) BL에 접속되고, 타단은 선택 트랜지스터 S2를 통해 기준 전위가 되는 공통 소스선 SL에 접속되어 있다. 각 메모리 셀 M0∼M15의 제어 게이트는 각각 다른 데이터 제어선(워드선) WL0∼WL15에 접속되고, 선택 트랜지스터 S1, S2의 게이트는 블록 선택을 행하기 위한 선택 게이트선 SSL, GSL에 각각 접속되어 있다.

도 41, 도 42에서는 하나의 NAND 셀 유닛만 나타내고 있지만, 통상 이와 같은 NAND 셀 유닛이 비트선 방향 및 워드선 방향으로 복수개 배열되어 메모리 셀 어레이가 구성된다. 또한, 비트선 BL에는 감지 증폭기/데이터 래치가 접속된다. 플래시 메모리의 경우에는 워드선 방향으로 배열한 복수의 NAND 셀 유닛의 범위가 데이터를 일괄적으로 소거하는 단위가 되는 블록이 된다. 이하에서는 전하 축적층의 전자를 방출하여 임계치가 낮은 상태를 "1" 데이터(소거 상태)로 하고, 전하 축적층에 전자를 주입하여 임계치가 높은 상태를 "0" 데이터 상태로 하여, 설명한다.

도 41의 (a), (b)에서는 메모리 셀 M0∼M15 중 비트선 BL에 가장 가까운 메모리 셀 M0을 선택했을 때의 판독 전압 관계를 나타내고 있다. 이 경우, 공통 소스선 SL은 접지 전위 GND로 하고, 비트선 BL에는 예를 들면, 1V 정도의 정전압 V_BL을 공급하고, 선택된 워드선 WL0에는 임계치 판정을 행하기 위한 판독 전압V_r을 공급하고, 남은 비선택 워드선 WL1∼WL15에는 데이터에 상관없이 셀을 온시키는데 필요한 패스 전압V_read를 공급한다. 선택 게이트선 SSL, GSL에도 패스 전압V_read를 공급한다.

도 43은 2치 데이터를 기억하는 경우의 메모리 셀의 임계치 분포예이다. "0" 데이터의 임계치의 상한 V_thw로서는 예를 들면 2V, "1" 데이터(소거 상태)의 임계치의 상한 V_the로서는 -1V, 또한 패스 전압V_read로서는 4V 내지 5V 사이의 전압이이용된다. 판독 전압V_r로서는 예를 들면 0V가 이용된다. 도 43에는 선택 트랜지스터 S1, S2의 임계치를 나타내었지만, 이들은 메모리 셀의 기입 임계치 상한 V_thw보다 낮다. 따라서, 패스 전압V_read를 공급함으로써, 선택 트랜지스터 S1, S2는 컨덕턴스가 메모리 셀보다 커져, 도통 상태를 충분히 유지한다.

도 41의 (a)는 선택 메모리 셀 M0이 "1" 데이터이고, 남은 비선택 메모리 셀 M1∼M15도 전부 "1" 데이터인 경우를 나타내고 있는 반면, 도 41의 (b)에서는 선택 메모리 셀 M0이 "1" 데이터이지만, 남은 비선택 메모리 셀 M1∼M15가 전부 "0" 데이터인 경우를 나타내고 있다. 이 두 가지 경우에서, NAND 셀 유닛에 흐르는 판독 전류 ID1, ID2의 관계는 ID1>ID2가 된다. 도 41의 (b)의 경우가 도 41의 (a)의 경우보다 비선택 메모리 셀 M1∼M15에서의 소스·드레인간 저항이 높기 때문이다.

도 42의 (a), (b)는 NAND 셀의 공통 소스선 SL에 가장 가까운 메모리 셀 M15가 선택된 경우에 대해서 마찬가지의 판독 전압 관계를 나타내고 있다. 도 42의 (a)에서는 모든 메모리 셀 M0∼M15가 "1" 데이터인 경우이고, 도 42의 (b)는 선택 메모리 셀 M15가 "1" 데이터이고, 남은 비선택 메모리 셀 M0∼M14가 "0" 데이터인 경우이다. 이 경우, 메모리 셀 M0∼M14는 V_BL이V_read-V_thw보다 작으면 활성 영역(선형 영역)에서 동작하지만, 도 42의 (b)의 경우가 도 42의 (a)의 경우보다 직렬 저항이 커진다. 또한, 메모리 셀 M15도 선형 영역에서 동작하고, 드레인·소스간 전압은 작다. 따라서, 도 42의 (a), (b)의 판독 전류 ID3, ID4의 관계는 ID3>ID4가 된다.

또한, 각 메모리 셀의 기판 바이어스 효과를 고려하면, 데이터 전송선 BL에 가까운 메모리 셀 M0에는 공통 소스선 SL에 가까운 메모리 셀 M15보다 높은 기판 바이어스가 걸려, 임계치가 높아진다. 따라서, ID2는 ID4보다 작고 ID1은 ID3보다 작아진다.

다음으로, 동일한 데이터를 기입한 경우라도, 예를 들면, 도 44의 (a), (b)에 도시한 소거, 기입 및 판독 시퀀스를 경유함으로써, 소거 상태의 임계치가 상승하여 관측되는 문제가 발생되는 것을 설명한다.

도 44의 (a)에서는 우선, NAND 셀 유닛의 모든 메모리 셀 M0∼M15가 일괄적으로 소거되어, "1" 데이터 상태로 설정된다(SE1). 그 후, 단계 SE2에서는 도 41의 (a)의 전압 관계로 메모리 셀 M0의 데이터를 판독하여, 일정한 전류 레벨 I_th에서 데이터가 "0"인지 "1"인지를 판단한다. 일정 전류치 I_th에서의 판정이 아니고, 예를 들면 데이터 전송선을 V_BL로 프리차지하여, 부유 상태로 한 후, 판독을 행하여 데이터 전송선의 전위 변동을 감지 증폭기로 검출하는 방법이라도 무방하다. 또한, 메모리 셀 M1부터 M15까지 "0" 데이터를 기입하여, 이들 임계치를 상승시킨다(SE3). 계속해서, 단계 SE4에서, 도 41의 (b)의 전압 관계로 메모리 셀 M0의 데이터를 판독하여, 일정한 전류 레벨 I_th에서 데이터가 "0"인지 "1"인지 판단한다.

이와 같이 하면, 동일한 소거 상태의 메모리 셀 M0이라도, 단계 SE2와 SE4에서는 도 41의 (a), (b)에서 설명한 판독 전류 ID1, ID2의 차가 있으므로, 단계 SE4에서는 판독 전류 ID2가 판정 전류 I_th이하가 되고, 단계 SE2에서는 판독 전류 ID1이 판정 전류 I_th보다 커지는 사태가 발생될 수 있다. 이는, 다시 말하면, 동일한 전류 임계치로 본 경우의 임계치 분포가, 단계 SE4가 SE2보다 플러스쪽으로 상승하는 것을 나타내고 있어서, 도 43의 점선과 실선의 상황이 생긴다.

도 44의 (b)에서는, 우선 NAND 셀 유닛의 전체 메모리 셀 M0∼M15가 일괄적으로 소거되어, "1" 데이터 상태로 설정된다(SE1). 그 후, 단계 SE2'에서는 도 42의 (a)의 전압 관계로 메모리 셀 M15의 데이터를 판독하여 일정한 전류 레벨 I_th에서 데이터가 "0"인지 "1"인지 판단한다. 또한, 메모리 셀 M0부터 M14까지 "0" 데이터를 기입하여, 이들 임계치를 상승시킨다(SE3'). 계속해서, 단계 SE4'에서, 도 42의 (b)의 전압 관계로 메모리 셀 M15의 데이터를 판독하여, 일정한 전류 레벨 I_th에서 데이터가 "0"인지 "1"인지 판단한다.

이와 같이 하면, 동일한 소거 상태의 메모리 셀 M15이라도 단계 SE2'와 SE4'에서는 도 42의 (a), (b)에서 설명한 판독 전류 ID3, ID4의 차가 있으므로, 단계 SE4'에서는 판독 전류 ID4가 판정 전류 I_th이하가 되고, 단계 SE2'에서는 판독 전류 ID3이 판정 전류 I_th보다 커지는 경우가 생긴다. 따라서, 이 경우도, 동일한 전류 임계치로 본 경우의 임계치 분포가, 단계 SE4'가 SE2'보다 플러스쪽으로 상승하여, 역시 도 43의 점선과 실선의 상황이 생기게 된다.

한편, 동일한 논리치 데이터를 판독하는 경우에, 메모리 셀의 판독 전류가메모리 셀의 위치와, 비선택 메모리 셀의 데이터에 따라 크게 변화하면, 판독 시간의 최대치를 짧게 하고, 또한 셀 전류에 의해 생기는 전자 노이즈의 최대치를 삭감하는 것이 곤란하게 된다. 이는 판독 시간의 최대치가 선택 셀의 판독 전류가 가장 작아지는 조건으로 결정되고, 전자 노이즈의 최대치는 선택 셀의 판독 전류가 가장 커지는 조건으로 결정되기 때문이다.

또한, 판독 셀의 전류가 커지면, 공통 소스선 SL의 전위의 부상이 커지고, 기입과 검증 판독을 반복했을 때, "0" 데이터 기입이 충분히 행해지지 않는 불량이 발생한다(예를 들면, 특개평11-260076호 공보 참조). 또한, 데이터 전송선에 흐르는 최대 전류도 증대하기 때문에, 전류 스트레스에 의한 일렉트로 마이그레이션에 의한 배선 저항 상승이나 신뢰성 열화 및 발열 증대에 의한 트랜지스터의 임계치 변화나 누설 전류의 증대도 문제가 된다.

또한, "1" 데이터의 판정 임계치가 높아지면, "0" 데이터의 임계치 분포의 상한과 "1" 데이터의 임계치 분포의 상한의 차가 작아진다. 이 결과, 예를 들면 "1" 데이터를 잘못해서 "0" 데이터로서 판독하는 오판독 확률이 증가한다. 이와 같은 오판독을 없애기 위해서는 예를 들면 "0" 데이터의 임계치 분포를 보다 높은 부분까지 확대시킬 필요가 있다. 그러나, 이는 다른 문제를 초래한다. 즉, 축적 전하의 자기 전계에 의해, 높은 임계치의 데이터의 보유 특성은 낮은 임계치의 데이터의 보유 특성에 비하여 나쁘기 때문에, "0" 데이터의 임계치 분포를 너무 높게 하는 것은 충분한 데이터 유지 특성을 얻는 것을 곤란하게 한다. 또한, NAND 셀 유닛에서는 비선택 메모리 셀에는 임계치 분포의 최대치보다 높은 전압을 인가할필요가 있기 때문에, 판독 동작을 반복함으로써, 전하 축적층에 마이너스의 전하가 주입되어 임계치가 상승하고, 소거 상태의 임계치의 상한이 보다 증대한다. 이는 데이터 파괴나 오판독의 원인이 된다.

이상, 설명한 바와 같이, 종래의 NAND형 EEPROM에서는 데이터 판독 시에, 비선택 메모리 셀의 데이터 상태 및 선택 메모리 셀의 NAND 셀 유닛 내의 위치에 따라 판독 전류에 차가 있어, 이것이 오판독이나, 데이터 파괴 등, EEPROM의 고성능화에 있어서 여러가지의 문제를 초래한다.

도 1은 본 발명의 제1 실시예에 따른 EEPROM의 구성을 나타내는 도면.

도 2는 본 발명의 제1 실시예에 따른 EEPROM의 메모리 셀 어레이의 등가 회로도.

도 3은 본 발명의 제1 실시예에 따른 EEPROM의 감지 증폭기 회로부의 구성을 나타내는 도면.

도 4의 (a), 도 4의 (b)는 본 발명의 제1 실시예에 따른 EEPROM의 NAND 셀 유닛의 등가 회로와 레이아웃.

도 5는 도 4의 (b)의 A-A' 단면도.

도 6은 도 4의 (b)의 B-B' 및 C-C' 단면도.

도 7은 본 발명의 제1 실시예에 따른 데이터 판독 동작 타이밍을 나타내는 도면.

도 8은 본 발명의 제1 실시예에 따른 데이터 판독 동작에 있어서의 NAND 셀 유닛의 전압 관계를 나타내는 도면.

도 9는 본 발명의 제1 실시예에 있어서의 데이터 임계치 분포와 판독 동작 전압의 관계를 나타내는 도면.

도 10은 본 발명의 제1 실시예에 있어서의 선택 트랜지스터와 메모리 셀의드레인 전류와 드레인 전압의 관계를 나타내는 도면.

도 11은 본 발명의 제1 실시예에 따른 판독 전류와 선택 트랜지스터의 게이트 전압의 관계를 나타내는 도면.

도 12는 실시예에 의한 임계치 상승과 선택 트랜지스터의 게이트 전압의 관계를 나타내는 도면.

도 13은 종래예에 의한 판독 전류와 선택 트랜지스터의 게이트 전압의 관계를 나타내는 도면.

도 14는 종래예에 의한 임계치 상승과 선택 트랜지스터의 게이트 전압의 관계를 나타내는 도면.

도 15는 본 발명의 제1 실시예의 변형예에 따른 데이터 판독 동작 타이밍을 나타내는 도면.

도 16은 본 발명의 제1 실시예의 변형예에 따른 데이터 판독 동작에 있어서의 NAND 셀 유닛의 전압 관계를 나타내는 도면.

도 17은 본 발명의 제2 실시예에 있어서의 데이터 임계치 분포와 판독 동작 전압의 관계를 나타내는 도면.

도 18은 본 발명의 제2 실시예에 있어서의 선택 트랜지스터와 메모리 셀의 드레인 전류와 드레인 전압의 관계를 나타내는 도면.

도 19는 본 발명의 제2 실시예에 따른 판독 전류와 선택 트랜지스터의 게이트 전압의 관계를 나타내는 도면.

도 20은 본 발명의 제2 실시예에 따른 임계치 상승과 선택 트랜지스터의 게이트 전압의 관계를 나타내는 도면.

도 21은 본 발명의 제2 실시예의 변형예에 따른 데이터 판독 동작 타이밍을 나타내는 도면.

도 22는 본 발명의 제2 실시예의 변형예에 따른 데이터 판독 동작에 있어서의 NAND 셀 유닛의 전압 관계를 나타내는 도면.

도 23은 본 발명의 제3 실시예에 따른 메모리 셀 어레이의 단면 구조를 도 5에 대응시켜 나타내는 도면.

도 24는 본 발명의 제3 실시예의 메모리 셀 어레이의 단면도를 도 6에 대응시켜 나타내는 도면.

도 25는 본 발명의 제4 실시예에 따른 EEPROM의 구성을 도 1에 대응시켜 나타내는 도면.

도 26은 본 발명의 제4 실시예에 따른 판독 전류의 워드선 위치 의존성을 종래예와 함께 나타내는 도면.

도 27은 본 발명의 제4 실시예에 따른 임계치의 워드선 위치 의존성을 종래예와 함께 나타내는 도면.

도 28은 본 발명의 제5 실시예에 따른 EEPROM의 구성을 나타내는 도면.

도 29는 본 발명의 제5 실시예의 데이터 판독 동작에 있어서의 NAND 셀 유닛의 전압 관계를 나타내는 도면.

도 30은 본 발명의 제5 실시예의 판독 동작의 타이밍도.

도 31은 본 발명의 제6 실시예에 따른 데이터 판독 동작에 있어서의 NAND 셀유닛의 전압 관계를 나타내는 도면.

도 32는 본 발명의 제6 실시예의 판독 동작의 타이밍도.

도 33은 본 발명의 제7 실시예에 따른 EEPROM의 구성을 나타내는 도면.

도 34는 도 33에 있어서의V_read발생 회로의 구성을 나타내는 도면.

도 35는 도 34에 있어서의 논리 회로의 구성을 나타내는 도면.

도 36은 본 발명의 제7 실시예의 데이터 판독 동작에 있어서의 NAND 셀 유닛의 전압 관계를 나타내는 도면.

도 37은 본 발명의 제7 실시예의 패스 전압V_read의 설정예를 나타내는 도면.

도 38은 선택 메모리 셀의 백 패턴에 의한 임계치 변동의 모습을 나타내는 실험 데이터.

도 39는 본 발명의 제7 실시예의 변형예에서의 데이터 판독 동작에 있어서의 NAND 셀 유닛의 전압 관계를 나타내는 도면.

도 40은 본 발명의 제7 변형예에서의 패스 전압V_read의 설정예를 나타내는 도면.

도 41은 종래예의 메모리 셀 MO 판독 시의 전압 관계를 나타내는 도면.

도 42는 종래예의 메모리 셀 M15 판독 시의 전압 관계를 나타내는 도면.

도 43은 종래예의 데이터 임계치 분포를 나타내는 도면.

도 44는 종래예의 임계치 변동을 발생시키는 데이터 판독 동작을 설명하기 위한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 메모리 셀 어레이

2 : 데이터 제어선 드라이버

3 : 로우 디코더

4 : 감지 증폭기/데이터 레지스터

5 : 컬럼 디코더

6 : 어드레스 버퍼

7 : 데이터 입출력 버퍼

8 : 제어 회로

9 : 기준 전위 제어 회로

10 : 소스선 전압 발생 회로

본 발명에 따른 반도체 기억 장치에 있어서, 보유하는 데이터에 따라 전류 단자 간의 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과, 상기 제1 단자를 전기적으로 데이터 전송선에 접속시키는 제1 선택 스위칭 엘리먼트와, 상기 제2 단자를 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트인 MISFET를 포함하여 메모리 셀 유닛이 구성되고, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀에 그 데이터에 따라 그 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 그 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀에 그 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 그 제어 전극에 인가하여, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 대소를 검출하는 데이터 판독 모드를 갖고,상기 데이터 판독 모드에 있어서, 상기 MISFET의 전류 단자 간의 컨덕턴스가 상기 선택된 메모리 셀 이외의, 적어도 하나의 메모리 셀에 대하여 전류 단자 간의 컨덕턴스가 가장 작아지는 상태로 설정한 경우의 컨덕턴스보다 작은 상태로 설정되도록 한다.

또한, 본 발명에 따른 반도체 기억 장치에 있어서, 보유하는 데이터에 따라 전류 단자 간의 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과, 상기 제1 단자를 데이터 전송선에 접속시키는 제1 선택 스위칭 엘리먼트인 MISFET와, 상기 제2 단자를 전기적으로 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트를 포함하여 메모리 셀 유닛이 구성되고, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀에 그 데이터에 따라 그 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 그 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀에 그 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 그 제어 전극에 인가하여, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 대소를 검출하는 데이터 판독 모드를 갖고, 상기 데이터 판독 모드에 있어서, 상기 MISFET의 전류 단자 간의 컨덕턴스가 상기 선택된 메모리 셀 이외의, 적어도 하나의 메모리 셀에 대하여 전류 단자 간의 컨덕턴스가 가장 작아지는 상태로 설정한 경우의 컨덕턴스보다 작은 상태로 설정되도록 한다.

또한, 본 발명에 따른 반도체 기억 장치에 있어서, 보유하는 데이터에 따라전류 단자 간의 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과, 상기 제1 단자를 전기적으로 데이터 전송선에 접속시키는 제1 선택 스위칭 엘리먼트와, 상기 제2 단자를 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트인 MISFET를 포함하여 메모리 셀 유닛이 구성되고, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀에 그 데이터에 따라 그 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 그 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀에 그 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 그 제어 전극에 인가하여, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 대소를 검출하는 데이터 판독 모드를 갖고, 상기 데이터 판독 모드에 있어서, 상기 제2 선택 스위칭 엘리먼트의 제어 전극의 전압은 상기 패스 전압보다 낮고, 또한 상기 제1 선택 스위칭 엘리먼트의 제어 전극의 전압보다 낮은 제1 설정치로 설정된다.

또한, 본 발명에 따른 반도체 기억 장치에 있어서, 보유하는 데이터에 따라 전류 단자 간의 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과, 상기 제1 단자를 전기적으로 데이터 전송선에 접속시키는 제1 선택 스위칭 엘리먼트인 MISFET와, 상기 제2 단자를 전기적으로 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트를 포함하여 메모리 셀 유닛이 구성되고, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀에 그 데이터에 따라 그 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 그 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀에 그 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 그 제어 전극에 인가하여, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 대소를 검출하는 데이터 판독 모드를 갖고, 상기 데이터 판독 모드에 있어서, 상기 제1 선택 스위칭 엘리먼트의 제어 전극의 전압은 상기 패스 전압보다 낮고, 또한 상기 제2 선택 스위칭 엘리먼트의 제어 전극의 전압보다 낮은 제1 설정치로 설정된다.

또한, 본 발명에 따른 반도체 기억 장치에 있어서, 보유하는 데이터에 따라 전류 단자 간의 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과, 상기 제1 단자를 전기적으로 데이터 전송선에 접속시키는 제1 선택 스위칭 엘리먼트와, 상기 제2 단자를 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트인 MISFET를 포함하여 메모리 셀 유닛이 구성되고, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀에 그 데이터에 따라 그 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 그 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀에 그 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 그 제어 전극에 인가하여, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 대소를 검출하는 데이터 판독 모드를 갖고, 상기 데이터 판독 모드에 있어서, 상기 메모리 셀 유닛 내에서 상기 기준 전위선으로부터 소정 개수의 범위 내의 메모리 셀이 선택된 경우에, 상기 제2 선택스위칭 엘리먼트의 제어 전극의 전압은 상기 패스 전압보다 낮고, 또한 상기 제1 선택 스위칭 엘리먼트의 제어 전극의 전압보다 낮은 제1 설정치로 설정되고, 상기 기준 전위선으로부터 소정 개수의 범위 밖의 메모리 셀이 선택된 경우에, 상기 제2 선택 스위칭 엘리먼트의 제어 전극의 전압은 상기 제1 설정치보다 높은 제2 설정치로 설정되도록 한다.

또한, 본 발명에 따른 반도체 기억 장치에 있어서, 보유하는 데이터에 따라 전류 단자 간의 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과, 상기 제1 단자를 전기적으로 데이터 전송선에 접속시키는 제1 선택 스위칭 엘리먼트인 MISFET와, 상기 제2 단자를 전기적으로 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트를 포함하여 메모리 셀 유닛이 구성되고, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀에 그 데이터에 따라 그 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 그 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀에 그 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 그 제어 전극에 인가하여, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 대소를 검출하는 데이터 판독 모드를 갖고, 상기 데이터 판독 모드에 있어서, 상기 메모리 셀 유닛 내에서 상기 기준 전위선으로부터 세어 소정 개수의 범위 내의 메모리 셀이 선택된 경우에, 상기 제1 선택 스위칭 엘리먼트의 제어 전극의 전압은 상기 패스 전압보다 낮고, 또한 상기 제2 선택 스위칭 엘리먼트의 제어 전극의 전압보다 낮은 제1 설정치로 설정되고, 상기 기준 전위선으로부터 세어 소정 개수의 범위 밖의 메모리 셀이 선택된 경우에, 상기 제1 선택 스위칭 엘리먼트의 제어 전극의 전압은 상기 제1 설정치보다 높은 제2 설정치로 설정되도록 한다.

또한, 본 발명에 따른 반도체 기억 장치에 있어서, 보유하는 데이터에 따라 전류 단자 간의 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과, 상기 제1 단자를 전기적으로 데이터 전송선에 접속시키는 제1 선택 스위칭 엘리먼트와, 상기 제2 단자를 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트를 포함하여 메모리 셀 유닛이 구성되고, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀에 그 데이터에 따라 그 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 그 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀에 그 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 그 제어 전극에 인가하여, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 대소를 검출하는 데이터 판독 모드를 갖고, 상기 데이터 판독 모드는 상기 데이터 전송선으로부터 상기 메모리 셀 유닛을 통해 상기 기준 전위선에 전류를 흘리는데 있어서, 상기 기준 전위선과 상기 선택된 메모리 셀 사이에 있는 비선택 메모리 셀의 제어 전극에 공급하는 제1 패스 전압이, 상기 데이터 전송선과 상기 선택된 메모리 셀 사이에 있는 비선택 메모리 셀의 제어 전극에 공급하는 제2 패스 전압보다 낮게 설정된다.

또한, 본 발명에 따른 반도체 기억 장치에 있어서, 보유하는 데이터에 따라전류 단자 간의 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과, 상기 제1 단자를 전기적으로 데이터 전송선에 접속시키는 제1 선택 스위칭 엘리먼트와, 상기 제2 단자를 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트를 구비하여 메모리 셀 유닛이 구성되고, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀에 그 데이터에 따라 그 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 그 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀에 그 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 그 제어 전극에 인가하여, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 대소를 검출하는 데이터 판독 모드를 갖고, 상기 데이터 판독 모드는 상기 기준 전위선으로부터 상기 메모리 셀 유닛을 통해 상기 기준 전위선에 전류를 흘리는데 있어서, 상기 데이터 전송선과 상기 선택된 메모리 셀 사이에 있는 비선택 메모리 셀의 제어 전극에 공급하는 제1 패스 전압이, 상기 기준 전위선과 상기 선택된 메모리 셀 사이에 있는 비선택 메모리 셀의 제어 전극에 공급하는 제2 패스 전압보다 낮게 설정된다.

또한, 본 발명에 따른 반도체 기억 장치에 있어서, 보유하는 데이터에 따라 전류 단자 간의 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과, 상기 제1 단자를 전기적으로 데이터 전송선에 접속시키는 제1 선택 스위칭 엘리먼트와, 상기 제2 단자를 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트를 포함하여 메모리 셀 유닛이 구성되고, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀에 그 데이터에 따라 그 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 그 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 비선택 메모리 셀에 그 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 그 제어 전극에 인가하여, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 대소를 검출하는 데이터 판독 모드를 갖고, 상기 데이터 판독 모드에 있어서 상기 선택된 메모리 셀의 상기 메모리 유닛 내의 위치에 따라, 상기 비선택 메모리 셀의 제어 전극에 공급하는 패스 전압이 전환된다.

〈실시예〉

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다. 또, 이하에서, 트랜지스터의 온 상태는, 트랜지스터의 임계치보다 큰 전압을 게이트 전극에에 인가하여, MISFET의 소스 전극과 드레인 전극 사이가 도통 상태가 되는 것을 나타내고, 트랜지스터의 오프 상태는, 트랜지스터의 임계치보다 작은 전압을 게이트 전극에 인가하여 MISFET의 소스 전극과 드레인 전극 사이가 차단 상태로 되는 것을 나타낸다. 또, 임계치로서는 소스 전극과 드레인 전극에 흐르는 전류가 예를 들면, 40nA×(채널 폭 W)/(게이트 길이 L)가 되는 값이 되었을 때의 게이트 전압으로 한다. 또한, 실시예에서는 통상의 CMOS 논리 회로의 구성이 간단하므로, 임계치가 플러스인 트랜지스터를 예로서 설명하고, 특별히 언급하지 않는 경우에는 예를 들면 0.5V내지 6V의 범위의 V_cc가 되는 플러스의 전압을 제어 전압으로서 공급한 경우에는 논리는 "H"로 하여, 회로가 온 상태가 되고, 예를 들면 0V가 되는 전압 GND를 공급한 경우에는 논리는 "L"로 하여, 회로가 오프 상태로 되는 것으로 한다. 또한, 편의상 논리 회로의 "H"에 상당하는 값을 V_cc라고 기재하고, "L"에 상당하는 값을 GND라고 예로서 기재하고 있지만, 이들은 각각, 전원 전압 V_cc에 대하여 V_cc/2 이상, 및 V_cc/2 이하의 0V 이상의 전압이면, CMOS 회로가 동작하므로 상관없다. 물론, 임계치가 마이너스의 트랜지스터를 이용해도, 게이트 전압의 가변 범위에 임계치가 포함되도록 하면 되는 것은 자명할 것이다.

[제1 실시예]

도 1은 제1 실시예에 따른 NAND형 EEPROM의 구성을 나타내고, 도 2는 그 메모리 셀 어레이(1)의 구성을 나타내고 있다. 도 2에 도시한 바와 같이, 셀 어레이(1)는 직렬 접속된 복수의 메모리 셀을 포함하는 메모리 셀 유닛(즉, NAND 셀 유닛: 20)을 로우 방향 및 컬럼 방향으로 각각 복수개씩 배열하여 구성된다. NAND 셀 유닛(20)은 컬럼 방향으로 연속하는 데이터 전송선(이하, 비트선이라 함) BL과 로우 방향으로 연속하는 기준 전위선(이하, 공통 소스선이라 함) SL 사이에 접속된다. 메모리 셀 어레이(1)의 비트선의 데이터를 감지하고, 또는 기입 데이터를 보유하기 위해서 감지 증폭기 회로(4)가 설치되어 있다. 감지 증폭기 회로(4)는 데이터 레지스터를 겸하고 있으며, 예를 들면 플립플롭 회로를 주체로 하여 구성된다.

감지 증폭기 회로(4)는 데이터 입출력 버퍼(7)에 접속되어 있다. 이들 접속은 어드레스 버퍼(6)로부터의 어드레스 신호를 디코드하는 컬럼 디코더(5)의 출력에 의해 제어된 데이터 입출력 I/O에 주어진 데이터를 메모리 셀 어레이(1)에 기입하고, 또한 메모리 셀 어레이(1)의 데이터를 I/O로 판독할 수 있게 되어 있다.

메모리 셀 어레이(1)의 메모리 셀 선택을 행하기 위해서, 구체적으로는 데이터 제어선(이하, 워드선이라 함) WL 및 선택 게이트선 SSL, GSL의 제어를 하기 위해서, 로우 디코더(3)와 데이터 제어선 드라이버(2)가 설치되어 있다. 데이터 제어선 드라이버(2)는 로우 디코더(3)의 디코드 출력에 의해 선택된 데이터 제어선 및 선택 게이트선에 필요한 제어 전압을 공급한다.

기판 전위 제어 회로(9)는 셀 어레이(1)가 형성되는 기판 영역(통상 p형 웰)의 전위를 제어하기 위해서 설치되어 있다. 구체적으로, 기판 전위 제어 회로(9)는 제어 회로(8)에 의해 제어되어, 데이터 기입 시 및 데이터 판독 시에는 접지 전위 GND를 발생시키고, 데이터 소거 시에 10V 이상의 소거 전압을 발생시키도록 구성된다.

내부 전압 발생 회로(11)는 제어 회로(8)에 의해 제어되어, 데이터 기입 또는 판독 시에 메모리 셀 어레이(1)의 선택된 메모리 셀에 필요한 전압을 공급하기 위한 여러가지의 내부 전압을 발생시키도록 설치되어 있다. 구체적으로, 내부 전압 발생 회로(11)는 기입 전압(V_pgm)을 발생시키는 V_pgm발생 회로(11a), 기입 시의 패스 전압(V_pass)을 발생시키는 V_pass발생 회로(11b), 판독 시의 패스 전압(V_read)을발생시키는V_read발생 회로(11c), 판독 시 선택 메모리 셀에 공급되는 판독 전압(V_r)을 발생시키는V_r발생 회로(11d), 선택 트랜지스터에 공급하는 제어 전압(V_GSL)을 발생시키는 V_GSL발생 회로(11e)를 포함한다.

V_pgm발생 회로(11a)는 데이터 기입 시에 선택 메모리 셀의 제어 게이트에 공급하기 위한, 전원 전압보다 승압된 기입 전압 V_pgm을 발생한다. V_pass발생 회로(11b)는 데이터 기입 시에 비선택 메모리 셀의 제어 게이트에 공급하기 위한, 기입 전압 V_pgm보다 낮고, 전원 전압보다 높은 패스 전압 V_pass를 발생한다.V_read발생 회로(11c)는 데이터 판독 시에 비선택 메모리 셀의 제어 게이트에 공급하기 위한, 전원 전압보다 높은 패스 전압V_read를 발생한다.V_r발생 회로(11d)는 데이터 판독 시에 선택 메모리 셀의 제어 게이트에 공급하는 임계치 판정을 위한 판독 전압V_r을 발생한다.

V_GSL발생 회로(11e)는 본 발명에 있어서 특징적인 것으로, 데이터 판독 시에 선택 트랜지스터의 게이트에 공급하기 위한 선택 전압 V_GSL을 발생한다. 이 전압 V_GSL은 비선택 메모리 셀에 공급되는 패스 전압V_read보다 낮게 설정된다. 특히, 전압 V_GSL을 전원 전압 V_cc이하로 하면, V_GSL발생 회로(11e)로서 승압 회로를 필요로 하지 않고, 회로 면적을 삭감할 수 있으며, 또한 선택 트랜지스터의 전계 스트레스를 저감시켜 신뢰성을 향상시킬 수 있다.

이 V_GSL발생 회로(11c)는 칩 형성 후 프로그램 가능한 전원 회로로서 구성하는 것이 바람직하다. 이는 칩 간의 임계치 변동이 존재해도, 전압 V_GSL을 칩별로 보정할 수 있기 때문이다. 예를 들면, V_GSL발생 회로(11e)에, 몇 개인가의 전압치에 대응하는 퓨즈 회로나 불휘발성 메모리 소자를 내장하고, 출하 시에 칩별 임계치 상승성을 측정하고, 그 데이터를 이용하여 퓨즈 절단하거나, 불휘발성 메모리 소자에 프로그램한다. 이에 따라, 웨이퍼 다이싱을 행한 후라도, 전압 V_GSL을 보정할 수 있다. 또는 또한, 전압 V_GSL을 내부 전원 회로가 아닌, 외부로부터 공급하도록 구성하는 것도, 칩의 변동에 대응하기 위해서는 유효하다.

구체적으로, 기입 전압 V_pgm은 6V 이상 30V 이하의 전압이다. 기입 시의 패스 전압 V_pass는 3V 이상 15V 이하의 전압이다. 판독 시의 패스 전압V_read는 1V 이상 9V 이하의 전압이다. 이 패스 전압V_read는 기입 임계치의 상한보다 1V 내지 3V 정도 높은 값으로 설정하는 것이, 판독 전류를 충분히 확보하고, 또한, 데이터 파괴 등을 방지하는 데에 있어서 바람직하다. 판독 전압V_r은 "0", "1" 데이터의 임계치 분포의 분리 폭의 중간으로 설정한다.

소스 전압 제어 회로(10)는 제어 회로(8)의 제어에 의해 메모리 셀 어레이(1)의 기준 전위선인 공통 소스선의 전압을 기입, 소거 및 판독에 따라 제어한다. 도 1에서는 생략하고 있지만, 제어 회로(8)에 의해 감지 증폭기(4)의 활성화를 제어하는 제어 신호나 비트선 선택 신호 se11, se12 등이 출력된다.

도 2에 도시한 메모리 셀 어레이(1)에는 워드선 WL0∼WL15 및 선택 게이트선(블록 선택선) SSL, GSL은 생략하고 있지만, 파선으로 나타내는 로우 방향으로 배열하는 전체 NAND 셀 유닛(20)(이 범위가 데이터의 일괄 소거의 범위가 되는 블록이 됨)에 의해 공유되어 있다. 또한, 도 2에서는 컬럼 방향(비트선 방향) 및 로우 방향(워드선 방향)에 각각 3개, 2×512씩의 NAND 셀 유닛(20)이 배치된 구조를 나타내었지만, 이는 일반적으로 복수개이면 되고, 어드레스 디코드의 관계에서 바람직하게는 2i개(i는 플러스의 정수)로 한다.

컬럼 방향으로 복수의 NAND 셀 유닛(20)에 의해 공유되는 비트선 BLxa, BLxb (x=1, 2, …, 512)는 도 3에 도시한 바와 같이 트랜지스터 Qxa 및 Qxb를 통해 감지 증폭기 회로(4)의 하나의 감지 증폭기 SAx에 접속되어 있다. 감지 증폭기 회로(4)에 있어서는 메모리 셀 하나보다 큰 트랜지스터를 필요로 하기 때문에, 하나의 감지 증폭기 SAx를 복수의 비트선에 의해 공유하여, 감지 증폭기가 차지하는 면적을 축소하고 있다. 도 3에서는 하나의 감지 증폭기에 접속되는 비트선 BL은 각각 2개인 경우를 나타내었지만, 예를 들면 1개나 4개라도 되고, 2n개(n은 자연수)인 것이 어드레스 디코드 회로를 간략화할 수 있어 바람직하다.

감지 증폭기 회로(4)는 상술한 바와 같이 메모리 셀의 데이터를 판독하는 기능과 함께, 메모리 셀로의 기입 데이터를 일시 보유하는 데이터 레지스터를 겸하고 있다. 또한, 감지 증폭기 회로(4)는 트랜지스터 Qaxa, Qaxb를 통해, 데이터 입출력 버퍼(7)에 접속되는 데이터선 I/O 및 I/OB와 접속되어 있다. 데이터선 I/O 및 I/OB는 그 전압 변동에 따른 비트선 BL로의 용량 결합 노이즈를 줄이기 위해서는 셀의 열 방향으로 형성되는 것이 바람직하다. 트랜지스터 Qaxa 및 Qaxb의 게이트는 컬럼 디코더(5)의 출력에 의해 제어되고, 이에 따라 데이터선 I/O 또는 I/OB에 주어진 데이터를 감지 증폭기 회로(4)로 판독 출력하고, 또한 감지 증폭기 회로(4)로부터 데이터선 I/O 또는 I/OB에 데이터를 출력할 수 있게 되어 있다.

도 2에서, 공통 소스선 SL은 셀 어레이(1)의 로우 방향으로, 복수의 NAND 셀 유닛(20)에 공통으로 배치되어 있다. 또한, 이 공통 소스선 SL을 컬럼 방향으로 단락하는 배선 SLy가 설치되어, 공통 소스선 SL과 함께 메쉬 구조를 이루고 있다. 이에 따라, 공통 소스선 SL의 판독 전류에 의한 전위 상승을 억제하고 있다. 배선 SLy는 메모리 셀 어레이(1)의 반도체 기판 상의 확산 영역이나 데이터 전송선과 동층의 배선층에 형성되어 있기 때문에, 그 영역에는 메모리 셀을 배치할 수는 없다. 따라서, 비트선 BL의 선 밀도를 배선 SLy의 선 밀도보다 크게 함으로써, 셀의 점유 면적을 확보하도록 하고 있다.

도 2의 예에서는 512개의 비트선 BL마다 하나의 단락용 배선 SLy가 되어 있지만, 배선 SLy의 1개당 비트선의 개수는 복수이면 상관없다. 이 공통 소스선 SL은 소스선 전압 제어 회로(10)에 전기적으로 접속되어 있다. 이 소스선 전압 제어 회로(10)는 데이터 판독 시에는 접지 전위 GND를 출력하는 회로이다.

감지 증폭기 회로(4)는 제어 회로(40)로부터 주어지는 활성화 신호에 의해 동시에 활성화되고, 복수의 비트선의 데이터를 동시에 판독할 수 있게 되어 있다.트랜지스터 Qxa의 게이트는 로우 방향으로 공통으로 제어선 se11에 접속되고, 트랜지스터 Qxb의 게이트도 마찬가지로 로우 방향으로 공통으로 제어선 se12에 접속되어 있다. 이에 따라, 조밀하게 배치된 메모리 셀 어레이(1)의 선택을 선택 신호 se11 및 se12를 이용하여 작은 면적에서 행할 수 있다.

도 4의 (a), (b)는 각각, 하나의 NAND 셀 유닛(20)의 등가 회로와 3개의 NAND 셀 유닛분의 평면도를 나타내고 있다. NAND 셀 유닛(20)은 전하 축적층인 부유 게이트(26)를 갖는 MISFET 구조의 불휘발성 메모리 셀 M0∼M15가 직렬로 접속되고, 그 일단이 MISFET로 이루어지는 선택 트랜지스터 S1을 통해 비트선에 BL에 접속되고, 타단이 MISFET로 이루어지는 선택 트랜지스터 S2를 통해 공통 소스선 SL에 접속되어 있다. 메모리 셀 M0∼M15의 제어 게이트는 워드선(28(WL0∼WL15))에 접속되어 있다. 비트선 BL을 따른 복수의 NAND 셀 유닛으로부터 하나의 NAND 셀 유닛을 선택하여 비트선 BL에 접속하기 때문에, 선택 트랜지스터 S1, S2의 게이트 전극은 각각 선택 게이트선(28(SSL), 28(GSL): 블록 선택선) SSL, GSL에 접속된다.

선택 트랜지스터 S1, S2의 게이트가 접속되는 선택 게이트선 SSL 및 GSL은 메모리 셀의 제어 게이트가 접속되는 워드선 WL0∼WL15의 부유 게이트(26)와 동일한 층의 도전체에 의해 메모리 셀 어레이의 로우 방향으로 연속적으로 형성된다. 또, NAND 셀 유닛(20)에는 선택 게이트선 SSL 및 GSL은 적어도 1개 이상 있으면 된다. 본 실시예에서는 NAND 셀 유닛(20)으로서 16=2⁴개의 메모리 셀이 접속되어 있는 예를 나타내었지만, 비트선 및 워드선에 접속되는 메모리 셀의 수는 복수이면되고, 2ⁿ개(n은 플러스의 정수)인 것이 어드레스 디코드를 하는 데에 있어서 바람직하다.

도 5 및 도 6은 도 4의 (b)의 A-A', B-B', C-C' 단면을 나타내고 있다. 셀 어레이는 p형 실리콘 기판(21)의 n형 웰(22)에 형성된 p형 웰(23) 내에 형성되어 있다. P형 웰(23)은 예를 들면, 붕소 농도가 10¹⁴㎝^-3내지 10¹⁹㎝^-3사이에 설정되어 있다. p형 웰(23)은 n형 웰(22)에 의해 p형 실리콘 기판(21)과는 분리되고, 독립적으로 전압 인가할 수 있게 되어 있으며, 이것이 소거 시의 승압 회로 부하를 줄여 소비 전력을 억제한다.

p형 웰(23)의 표면에, 3㎚ 내지 15㎚의 두께의 실리콘 산화막 또는 옥시나이트라이드막을 포함하는 게이트 절연막(25)을 통해, 예를 들면 인 또는 비소를 농도 1O¹⁸㎝^-3내지 10²¹㎝^-3의 범위에서 첨가한 폴리실리콘에 의해, 각 메모리 셀의 부유 게이트(26) 및 이와 동시에 형성된 선택 트랜지스터 S1, S2의 게이트 전극(26(SSL), 26(GSL))이 10㎚ 내지 500㎚의 두께로 형성되어 있다. 게이트 절연막(25)은 메모리 셀 M0∼M15와 선택 트랜지스터 S1, S2가 동일한 막 두께인 것을 이용하고 있다.

부유 게이트(26)는 실리콘 산화막을 포함하는 소자 분리 절연막(24)에 의해 구획된 소자 형성 영역에 형성되어 있다. 이는, 예를 들면, p형 웰(23) 상에 전면적으로 게이트 절연막(25)을 통해 부유 게이트(26)의 재료막을 퇴적한 후, 이를 패터닝하고, 또한 p형 웰(23)을 예를 들면 0.05∼0.5㎛ 깊이로 에칭하고, 소자 분리절연막(24)을 매립함으로써 형성할 수 있다. 이에 따라, 부유 게이트(26)를 단차가 없는 평면으로 전면 형성할 수 있다. 단, 부유 게이트(26)와 동일한 재료를 이용하여 형성되는 게이트 전극(26(SSL), 26(GSL))은 셀 어레이(1)의 로우 방향으로 연속적으로 형성되고, 이들이 선택 게이트선 SSL, GSL이 된다.

부유 게이트(26) 상에는 두께 5㎚ 내지 30㎚ 사이의 실리콘 산화막 또는 옥시나이트라이드막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막을 포함하는 블록 절연막(27)을 통해, 예를 들면 인, 비소, 또는 붕소를 10¹⁷㎝^-3내지 10²¹㎝^-3의 농도로 첨가한 폴리실리콘, 또는 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조, 또는 NiSi, MoSi, TiSi, CoSi와 폴리실리콘의 스택 구조로 이루어지는 제어 게이트(28, 28(SSL), 28(GSL))가 10㎚ 내지 500㎚의 두께로 형성되어 있다. 이 제어 게이트(28)는 셀 어레이의 로우 방향으로 연속적으로 형성되고, 워드선 WL0∼WL15가 된다. 또한 제어 게이트(28(SSL), 28(GSL))는 마찬가지로 로우 방향으로 연속적으로 형성되고, 게이트 전극(26(SSL), 26(GSL))과 단락되어, 선택 게이트선 SSL, GSL을 구성한다.

본 실시예의 게이트 형상에서는 P형 웰(23)의 소자 형성 영역의 측벽이 절연막(24)으로 덮여 있기 때문에, 부유 게이트(26)를 형성하기 전의 에칭에서 p형 웰(23)이 노출하지 않고, 부유 게이트(26)가 P형 웰(23)보다 아래에 오는 것을 방지할 수 있다. 따라서, p형 웰(23)과 절연막(24)과의 경계에서의 게이트 전계 집중이나 임계치가 저하된 기생 트랜지스터가 발생하기 어렵다. 또한, 전계 집중에따른 기입 임계치의 저하 현상이 발생하기 어렵기 때문에, 보다 신뢰성이 높은 트랜지스터를 형성할 수 있다.

도 5에 도시한 바와 같이, 게이트 구조의 상면은 실리콘 질화막(29a)으로 덮이고, 양측면도 예를 들면 5㎚ 내지 200㎚의 두께의 실리콘 질화막(또는 실리콘 산화막)을 포함하는 측벽 절연막(29b)가 형성된다. 그리고, 게이트 전극에 자기 정합적으로 소스, 드레인이 되는 n형 확산층(30)이 형성되어 있다. 이들 확산층(30), 부유 게이트(26), 및 제어 게이트(28)에 의해 부유 게이트(26)에 축적된 전하량을 정보량으로 하는 부유 게이트형 EEPROM 셀이 형성되어 있고, 그 게이트 길이로서는 0.5㎛ 이하 0.01㎛ 이상으로 한다. 소스, 드레인의 n형 확산층(30)으로서는, 예를 들면 인이나 비소, 안티몬을 표면 농도가 10¹⁷㎝^-3내지 10²¹㎝^-3이 되도록 깊이 5㎚ 내지 500㎚ 사이에서 형성되어 있다. 또한, 이들 n형 확산층(30)은 인접하는 메모리 셀끼리 공유된 NAND 셀 유닛이 실현되어 있다.

본 실시예에 있어서, 선택 트랜지스터 S1, S2의 게이트 전극(26(SSL), 26(GSL))의 게이트 길이(채널 길이)는 메모리 셀의 게이트 길이보다 길고, 예를 들면, 1㎛ 이하 0.02㎛ 이상으로서 형성하고 있다. 이에 따라, 블록 선택 시와 비선택 시의 온/오프 비율을 크게 확보할 수 있고, 오기입이나 오판독을 방지할 수 있다. 또한, 이들 선택 트랜지스터 S1, S2는 메모리 셀과 동일한 게이트 절연막(25)을 포함하는 것이 공정을 삭감하여 비용을 저하시키는데이 바람직하다.

NAND 셀 유닛의 양단부의 n형 확산층(30d, 30s) 중, n형 확산층(30d)은 층간절연막(31a)에 매립된 컨택트 플러그(32)를 통해 중계 전극(33a)에 접속되고, 이것이 또한 층간 절연막(31b)을 통해 비트선(34)에 접속된다. 비트선(34)은 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄나이트라이드, 알루미늄 등에 의해 형성된 셀 어레이의 컬럼 방향으로 연속적으로 배치된다. 다른 한쪽의 n형 확산층(30s)은 컨택트 플러그(32)를 통해 중계 전극(33a)과 동시에 형성된, 셀 어레이의 로우 방향으로 연속하는 공통 소스선(33b)에 접속되어 있다. 공통 소스선(33b)에는 비트선(34)과 동일한 재료를 이용할 수 있다. 컨택트 플러그(32)에는 불순물이 도핑된 다결정 실리콘, 텅스텐, 텅스텐 실리사이드, 알루미늄, 티탄, 티탄나이트라이드 등이 이용된다.

단, n형 확산층(30s)을 셀 어레이(1)의 로우 방향으로 연속적으로 형성하고, 이를 공통 소스선 SL로 할 수도 있다. 비트선 BL 상은 SiO₂, SiN, 폴리이미드 등의 절연막 보호층(35)으로 덮인다. 또한, 도 5에는 도시하지 않았지만, 비트선 BL 상에, W, Al이나 Cu로 이루어지는 상부 배선이 형성되어 있다.

이와 같이 구성된 NAND형 EEPROM에서, 본 발명은 데이터 판독법에 특징을 갖고, 이에 대해서는 후에 상세하게 설명한다. 데이터 소거 및 기입에 대해서는 종래와 마찬가지로, 예를 들면 특개2000-76882에 개시되어 있는 방법으로 행해진다. 간단하게 설명하면, 데이터 소거는 도 2에 파선으로 도시한, 워드선을 공유하는 NAND 셀 블록 단위로 일괄 소거가 행해진다. 이 때, 기판 전위 제어 회로(9)로부터 발생되는 승압된 소거 전압 V_era가 메모리 셀 어레이의 p형 웰에 공급되어, 선택된 NAND 셀 블록의 전체 워드선을 0V로 한다. 이에 따라, 그 NAND 셀 블록 내에서 전체 메모리 셀의 부유 게이트의 전자가 터널 전류에 의해 기판으로 방출되어, 임계치가 낮은 전체 "1" 상태(소거 상태)가 된다.

데이터 기입은 비트선 BL에 기입해야 되는 데이터에 따라, 예를 들면 V_cc("1" 데이터인 경우, 즉 기입 금지의 경우), V_ss("0" 데이터인 경우)를 공급하고, 이에 따라 NAND 셀 채널을 프리차지한다. 고 레벨로 프리차지된 NAND 셀 채널은 비트선측 선택 트랜지스터 S1이 오프가 됨으로써, 부유화된다. 그 후, 선택된 워드선에 승압된 기입 전압 V_pgm을 공급하고, 비선택 워드선에는 패스 전압 V_pass를 공급한다.

이에 따라, 선택 워드선과 저레벨로 설정된 채널 사이에는 고전계가 걸려 부유 게이트에 전자가 주입되어, 임계치가 높은 "0" 데이터가 기입된다. 부유의 고레벨에 프리차지된 채널은 용량 커플링에 의해 전위 상승하여 전자 주입이 생기지 않고, "1" 데이터 상태(소거 상태)를 유지한다. 패스 전압이 주어진 비선택 워드선을 따른 메모리 셀에서도, 전자 주입은 생기지 않고, "1" 데이터를 유지한다.

데이터 소거 및 기입 시에는 통상, 소거 및 기입을 확인하기 위한 검증 판독이 행해진다. 즉, 소거 펄스 인가와 소거 검증 판독을 반복하고, 일정한 소거 임계치 범위에 있게 한다. 데이터 기입의 경우에도, 기입 펄스 인가와 기입 검증 판독을 반복함으로써, 일정한 기입 임계치 범위에 있게 한다.

본 실시예에서의 데이터 판독 동작을 구체적으로 설명한다. 도 7은 워드선WL0을 선택하여, 판독 전류가 비트선 BL로부터 공통 소스선 SL 측에 흐르도록 한 경우의 데이터 판독 타이밍도를 도시한다. 도 8은 도 7에서의 비트선 방전 기간 및 이어지는 감지 기간동안, 선택된 하나의 NAND 셀 유닛(20)에 주목하여, 이에 인가되는 전압 관계를 나타내고 있다.

여기서는 NAND 셀 내의 비트선 BL에 가장 가까운 메모리 셀 M0이 선택된 경우를 나타내고 있지만, 도 7 및 도 8에서는 괄호 내에 메모리 셀 M0 대신에 공통 소스선 SL 측의 메모리 셀 M15가 선택된 경우를 나타내고 있다.

데이터 판독 시, 데이터를 판독하는 블록에 대응하는 로우 디코더(3) 및 데이터 제어선 드라이버(2)가 활성화되어, 선택 게이트선 SSL에 패스 전압V_read, 워드선 WL0에 판독 전압 V_r, 남은 비선택 워드선 WL1∼WL15에 패스 전압V_read, 선택 게이트선 GSL에는 접지 전위 GND가 인가된다(시각 t0). 또, 비선택의 블록의 선택 게이트선 SSL, GSL 및 워드선 WL0∼WL15는 판독 기간 중 부유 또는 0V로 유지되어, 데이터의 오판독이나 파괴가 생기지 않도록 한다.

판독 전압V_r은 도 9에 도시한 "0" 데이터 기입 후의 임계치 분포의 하한치를 V_thw2, 데이터 소거 후의 "1" 데이터의 임계치 분포의 상한치를 V_the로 하여 V_thw2와 V_the와의 범위 이내가 되는 값이다. 판독 마진을 고려하면V_r=(V_thw2+V_the)/2 정도로 하는 것이 가장 바람직하고, 예를 들면 -0.5V 내지 4V의 범위로 설정된다. 특히, V_the가 마이너스이고, V_thw2가 플러스가 되도록 설정하면, 판독 전압V_r을 접지 전위GND로 설정할 수 있고, 이 경우에는V_r발생 회로(11d)가 불필요하므로, 바람직하다.

또한, 판독 전압V_r로서는 접지 전위 GND 이상의 전압이 되도록 설정하는 것이 바람직하다. 이에 따라, 데이터 제어선 드라이버(2)의 워드선 WL0∼WL15에 접속된 트랜지스터의 확산층에 부전압이 인가되지 않아, 부전압 발생 회로가 불필요하게 된다. 따라서, 데이터 제어선 드라이버(2)의 n 채널 MISFET가 형성된 p형 웰을 접지 전위 GND로 하여, p형 기판(21)과 n형 영역에서 분리하지 않고 형성할 수 있다. 이에 따라, 데이터 제어선 드라이버(2)의 회로 면적을 감소시킬 수 있다. 또한, 부전압이 인가되지 않기 때문에, 확산층이 순 바이어스되는 것에 의한 소수 캐리어 주입이 없어져, 래치 업을 방지할 수 있다. 또한, 워드선 WL0∼WL15와 메모리 셀 어레이(1) 내에서 단락 불량이 생겨도, 메모리 셀 어레이(1)의 P형 웰(23)이나 n형 확산층(30)에 부전압이 인가되지 않기 때문에, 소수 캐리어 주입에 의한 판독 데이터 파괴도 발생되지 않는다.

비선택 워드선 WL1∼WL15 및 선택 게이트선 SSL에 공급되는 패스 전압V_read는V_read발생 회로(11c)로부터 출력되고, 메모리 셀의 "0" 데이터의 임계치 분포의 상한치 V_thw보다 높은 전압으로 설정된다.

본 실시예에서는 도 5에 도시한 바와 같이, 선택 트랜지스터 S1, S2의 게이트 길이(채널 길이)는 메모리 셀 M0∼M15의 제어 게이트의 게이트 길이보다 길다.한편, 이들 게이트 재료인 CoSi나 TiSi에서는 선 폭이 작아지면 저항이 상승하는 세선 효과가 존재하는 것이 알려져 있다. 따라서, 선택 트랜지스터 S1, S2의 게이트 전극이 메모리 셀 M0∼M15의 제어 게이트보다 저저항이 되어, 선택 트랜지스터 S1의 게이트가 메모리 셀 M0∼M15의 제어 게이트보다 고속으로 패스 전압V_read까지 승압된다. 또한, 워드선 WL0∼WL15보다 저항이 작은 선택 게이트선 GSL을 비트선 방전 기간에 구동함으로써, 병렬로 접속된 메모리 셀의 판독 타이밍의 변동을 저감시킬 수 있다.

이상의 워드선 WL0∼WL15, 선택 게이트선 SSL의 상승에 조금 지연되어, 비트선 BL을 감지 증폭기 회로(4)에 내장된 전원 노드를 이용하여 V_BL로 충전한다(시각 t1). 여기서 V_BL는 접지 전위 GND 이상 전원 전위 V_cc이하가 되는 것이 감지 증폭기 회로(4)를 구성하는 트랜지스터의 신뢰성을 V_cc정도로 보증하면 되기 때문에 바람직하다.

또한, V_BL은 감지 증폭기 트랜지스터로서 n 채널 MISFET를 이용한 경우에는 그 임계치 이상으로 하는 것이 감지 증폭기 감도를 향상시키는 데 바람직하여, 예를 들면 1V 정도로 한다. 이와 같이 함으로써, 메모리 셀 M0이 "1", 즉 소거 상태인 경우에는 선택 트랜지스터 S1로부터 메모리 셀 M0∼M15까지의 소스, 드레인 및 채널 영역을 V_BL로 충전한다. 즉, 여기까지는, 비트선 BL 및 NAND 셀 유닛을 충전하는 비트선(BL) 프리차지 기간이다.

이 BL 프리차지 기간은 비선택 워드선이 충분히 패스 전압V_read로 승압하기까지의 시간 이상 필요하여, 예를 들면 100nS 내지 10㎲ 사이의 시간으로 한다. 이어서, 공통 소스선 SL 측의 선택 게이트선 GSL을 플러스의 제어 전압 V_GSL로 한다(시각 t2). 제어 전압 V_GSL은 도 9에 도시한 바와 같이, 선택 트랜지스터 S1, S2의 임계치 전압 상한 V_th이상, 패스 전압V_read이하의 전압으로 한다. 이에 따라, 메모리 셀 M0의 임계치가V_r이하이면, NAND 셀 유닛이 도통 상태가 되어, 비트선 BL의 전위는 저하한다.

메모리 셀 M0의 임계치가 판독 전압V_r보다 높으면, 즉, "0" 데이터이면, 메모리 셀 M0은 오프가 되고, 비트선 BL의 전위 저하는 없다. 즉, 비트선 BL은 메모리 셀 M0의 데이터 상태에 따라 방전되고, 이것이 비트선(BL) 디스차지 기간이 된다. 이 BL 디스차지 기간은 비트선 BL이 충분히 방전하기까지의 시간 이상 필요하며, 예를 들면 100nS 내지 100㎲ 사이의 시간으로 한다.

이어서, 비트선 BL의 전위 변화를 감지 증폭기 회로(4)로 판정하고, 데이터를 데이터 래치 내로 판독 출력한다(시각 t3). 이 때, 감지 증폭기 회로(4) 내에 비트선에 대한 전압 클램프 회로가 포함되면, BL 전위를 대폭 변화시키지 않아도 데이터를 고감도로 판독할 수 있다. 감지 증폭기 회로는 전류 감지형이어도 된다.

감지 기간이 종료한 후, 시각 t4에서 선택 게이트선 GSL, SSL, 워드선 WL0∼WL15 및 비트선 BL의 전위를 초기치로 회복하기 위한 리커버리 기간에 들어간다.

본 실시예에서는 종래예와 달리, 공통 소스선 SL 측의 선택 트랜지스터 S2의 게이트를 구동하는 제어 전압을 비선택 워드선에 공급하는 패스 전압V_read보다 낮은 전압 V_GSL을 이용하고 있는 점이 포인트이다. 이에 따라, 선택 트랜지스터 S2의 컨덕턴스는 선택 메모리 셀 M0 이외의 비선택 메모리 셀 M1∼M15 내의 가장 높은 임계치를 갖는 메모리 셀의 컨덕턴스보다 작아진다.

이하, 이 점을 상세하게 설명한다.

도 9는 본 실시예에서의 임계치 관계를 나타낸다. 본 실시예에서는 상술한 컨덕턴스의 대소 관계를 실현시키기 위해서 선택 게이트선 GSL의 전압 V_GSL과, 선택 트랜지스터 S2의 임계치의 상한(=V_th)과의 차 ΔV2를 패스 전압V_read와 메모리 셀의 기입 임계치 분포의 상한 V_thw와의 차 ΔV1보다 작게 한다.

도 10은 그 게이트 전압 조건에 있어서, 소스를 접지한 경우의 메모리 셀과 선택 트랜지스터 S2와의 드레인 전류 ID와 드레인 전압 V_D의 특성의 전형 특성을 나타낸다. 굵은 실선이 메모리 셀의 특성을 나타내는데, 메모리 셀에서는V_read-V_thw이상으로 드레인 전압 V_D가 상승한 것으로 핀치 오프 영역(5극관 동작 영역, 즉 드레인 전류가 포화하는 포화 영역)이 된다. 한편, 가는 실선은 선택 트랜지스터 S2의 특성을 나타내지만, 선택 트랜지스터 S2에 있어서는 V_GSL-V_th이상으로 드레인 전압이 상승한 것으로 포화 영역이 되고, 그 이하의 드레인 전압에서는 3극관 동작 영역, 즉 선형 영역이 된다.

도 1O의 파선으로 나타내고 있는 것은, 게이트에V_read가 주어져 있는 종래예의 선택 트랜지스터 S2의 드레인 전류와 드레인 전압의 특성이다. 종래예에서는 0 이하의 임의의 전류치로 관측한 경우의 드레인 전압은 판독 메모리 셀 이외의 메모리 셀이 선택 트랜지스터보다 크다. 이는 도 43에서 설명한 바와 같이 V_thw>V_th인 것 및 선택 트랜지스터 S2의 드레인 전류 계수를 β_SL로 하고, 메모리 셀의 드레인 전류 상수 β_cell로 하면, β_SL>β_cell인 것에 의한다.

여기서, 드레인 전류 계수 β는 도전 계수라고도 하며, MISFET의 게이트 길이를 L, 채널 폭을 W, 채널 내의 캐리어의 평균 이동도를 μ로 하고, 제어 게이트에서 본 채널에 대한 단위 면적당 게이트 용량을 Cgate로 한 경우에, 주지와 같이, β=(W×μ)/(Cgate×L)가 된다. 메모리 셀에서는 제어 게이트와 부유 게이트간 용량의 전체 용량에 대한 비율, 즉, 커플링비를 γcr, 부유 게이트와 제어 게이트 사이의 단위 면적당 용량을 Cox로 하면, 메모리 셀에서의 제어 게이트에서 관찰한 채널에 대한 단위 면적당 게이트 용량 Cgate는 거의 Cox/γcr이 된다고 상정하면 된다.

한편, 본 실시예의 구성에서는 선택 트랜지스터 S2에 있어서의 게이트 전극은 부유 게이트와 단락되어 있으며, 그 게이트 전극으로부터 본 채널에 대한 단위 면적당 게이트 용량은 Cox가 된다. 일반적으로, NAND 플래시 메모리에서는 도 4의(b)에 도시한 바와 같이, 채널 폭 W는 메모리 셀과 선택 트랜지스터에서 같고, Lgate를 메모리 셀의 게이트 길이, LSL을 선택 트랜지스터 S2의 게이트 길이로 하여, LSL<Lgate/γcr이 성립하고, 채널 내의 캐리어의 평균 이동도 μ는 동일한 게이트 절연막 전계에서는 거의 같기 때문에 선택 트랜지스터 S2와 메모리 셀의 드레인 전류 계수의 관계는 하기 수학식 1이 된다. 본 실시예의 경우, 선택 트랜지스터 S1과 메모리 셀의 관계도 마찬가지이다.

한편, 도 10에 가는 실선으로 나타내는 선택 트랜지스터 S2에 대하여, 임의의 전류치로 관측한 경우의 드레인 전압 V_a는 굵은 실선으로 나타내는 메모리 셀의 경우의 전압 V_b보다 높다. 다시 말하면, I0의 전류를 흘린 경우의 컨덕턴스는 선택 트랜지스터 S2가 I0/V_a이고, 메모리 셀의 I0/V_b보다 작아진다. 따라서, 메모리 셀 M15와 선택 트랜지스터 S2와의 직렬 접속 부분을 생각하면, 종래예에서는 메모리 셀 M15의 드레인과 선택 트랜지스터 S2의 소스 간의 전류는 메모리 셀 M15에 의해 제한되는 반면, 본 실시예의 조건에서는 선택 트랜지스터 S2에 의해 제한된다. 즉, 본 실시예에서는 메모리 셀 M15의 임계치 상태에 따르지 않고 선택 트랜지스터 S2에 의해 NAND 셀의 판독 전류가 지배적으로 제한되어, 균일한 셀 전류를 메모리 셀에 흘릴 수 있다.

여기서, 선형 영역에 관해서는 선택 트랜지스터 S2의 컨덕턴스 I_D/V_D는 β_SL×(V_GSL-V_th-V_D/2)에 비례하고, 포화 영역에서는 (β_SL/2)×(V_GSL-V_th)²/V_D에 비례한다. 따라서, 선택 트랜지스터 S2의 드레인 전압 V_D가 상승할수록, 컨덕턴스가 작아진다. 즉, 판독 전류가 증가하면, 선택 트랜지스터 S2에 의한 전압 저하량이 보다 증대하고, 종래예보다 데이터를 판독하는 셀의 전류 단자 사이의 전압이 감소하는 마이너스 귀환이 걸린다.

또한, 이 효과는 단순히 컨덕턴스가 일정한 저항 성분이 메모리 셀에 직렬로 접속되어 있는 것보다 크다. 따라서, 판독 메모리 셀 이외의 비선택 메모리 셀의 데이터나, 판독 셀의 위치에 따라 생기는 판독 전류의 변동을 종래예보다 작게 억제할 수 있어, 임계치의 상승량의 최대치를 억제할 수 있다.

포화 영역에 대하여 선택 트랜지스터 S2의 컨덕턴스가 메모리 셀의 컨덕턴스보다 작아지면, 선택 트랜지스터 S2를 포화 영역에서 이용함으로써 본 실시예의 효과를 얻을 수 있다. 그 조건은 상술한 수학식 1에 상관없이, 하기 수학식 2를 만족하면 된다.

또한, 선형 영역을 이용한 경우에도, 선택 트랜지스터 S2의 컨덕턴스가 메모리 셀의 컨덕턴스보다 작아지기 위해서는 하기 수학식 3의 조건을 만족하면 된다.

즉, 수학식 2 및 수학식 3의 조건을 충족시키면, 판독 시에 어떠한 트랜지스터 동작 영역에서 동작시킨 경우에도, 본 실시예의 효과를 얻을 수 있다. 수학식 1에 나타낸 바와 같이 본 실시예의 경우, β_SL>β_cell로 하고 있음도 불구하고, 수학식 2 또는 수학식 3을 성립시키기 위해서는 하기 수학식 4의 조건을 만족하는 것이 본 실시예의 효과를 얻는 데 필요하다.

도 11은 V_BL=1V,V_read=5V,V_r=GND, V_thw=2V, V_the=-1V, V_SSL=5V로 하고, 선택 트랜지스터 S1과 S2의 소스 접지 시에 기판 바이어스가 0V인 경우의 임계치를 0.5V로 하고 β_SL=2.5β_cell로 한 경우의 전압 V_GSL에 대한, 도 41 및 도 42에서 설명한 4개의 판독 상태의 판독 전류 ID1∼ID4를 나타낸 것이다. 단, 기판 바이어스 효과 상수를 0.5[v^0.5], 드레인 전압에 대한 임계치 저하량(Drain Induced Barrier Lowering 상수)을 0.49[V/V]로 하고 있다.

도 11의 우측축은 ID1∼ID4 사이에서의, 최대 전류/최소 전류의 비를 나타내고 있다. 종래예는 도 11의 V_GSL=5V의 경우에 상당한다. 전압 V_GSL을V_read보다 저하시킴에 따라, 최대 전류/최소 전류의 비는 작아져 상술한 효과가 있는 것을 알 수 있다. 또한, 도 11에 화살표로, 본 실시예의 효과가 생기는 전압 V_GSL에 대한 (β_SL)0.5×(V_GSL-V_th)<(β_cell)0.5×(V_read-V_thw)의 조건을 나타내고 있다.

최대 전류/최소 전류비가 감소하는 효과는 거의 (β_SL)0.5×(V_GSL-V_th)<(β_cell)0.5×(V_read-V_thw)가 성립하는 조건, 즉, V_GSL<2.4[V]로 크게 증가하고 있으며, 이 조건에서 임계적인 움직임을 하는 것을 알 수 있다. 또한, 종래 플래시 NAND 메모리의 전원 전압 V_cc는 2.5V 이상이기 때문에, V_GSL을 전원 전압 이하의 설정으로 함으로써, 최대 전류/최소 전류의 비는 작아져 상술한 효과가 크게 되는 것을 알 수 있다.

도 12는 도 44의 (a)의 시퀀스에 따른 메모리 셀 M0의 소거 임계치 상승을 실선으로 나타내고, 도 44의 (b)의 시퀀스에 따른 메모리 셀 M15의 소거 임계치 상승을 점선으로 나타낸다. 이들 전압 관계는 도 11과 동일한 것을 이용하고 있다. 전압 V_GSL을 패스 전압V_read보다 저하시킴에 따라, 메모리 셀 M0 및 M15의 임계치 상승량도 감소하고 있는 것이 분명하다. 최대 전류/최소 전류의 비를 작게 하는 효과와 임계치 상승량을 작게 할 수 있는 효과가 양립하는 것을 알 수 있다.

도 11의 전류 변화는 판독 메모리 셀 이외의 비선택 메모리 셀의 데이터 패턴으로서, 가장 전류치가 큰 패턴과 가장 전류치가 작은 패턴을 선택하고 있으며, 다른 임의의 데이터 패턴에서는 이 전류의 최대치와 최소치 사이가 될 것은 분명하다. 또한, 비트선 BL에 가장 가까운 메모리 셀 M0과, 공통 소스선 SL에 가장 가까운 메모리 셀 M15의 경우만 나타냈지만, 그 밖의 메모리 셀 M1∼M14에 대해서도, 도 11의 전류의 최대치와 최소치 사이가 될 것도 분명하다. 다시 말하면, 도 11은 랜덤한 순서로 워드선 WL0∼WL15에 기입/판독한 경우의 최악의 판독 전류 변화량을나타내고 있다.

비교를 위해서, 전압 V_GSL을 패스 전압V_read로 하고, 판독 전압V_r만을 변화시킴으로써 최대 전류/최소 전류의 비를 조정한 종래예를 도 13 및 도 14에 도시한다. 이들은 도 11 및 도 12에 각각 대응하고, V_GSL과V_r이외의 조건은 동일하다. 종래예에서는 도 13과 같이, 판독 전압V_r만을 상승시키면, 최대 전류/최소 전류의 비는 작아지지만,V_r에 대하여 단조로 변화하고, 임계적으로 변화하는 특성은 나타내지 않는다.

또한, 도 14와 같이,V_r만을 상승시키면, 메모리 셀 M0의 임계치 상승량은 증가하기 때문에, 메모리 셀 M0 및 M15의 임계치 상승량을 감소시키는 것과, 최대 전류/최소 전류비를 작게 하는 것은, 전부 만족할 수는 없다. 또한, 도 13과 같이, 판독 전압V_r만을 상승시키면, ID1∼ID4 중에서 최대 전류가 되는 ID3이 상승하기 때문에, 셀 전류에 의해 생기는 전자 노이즈의 최대치를 삭감하는 것이 곤란하게 된다.

또한, 판독 셀의 전류가 커지면, 예를 들면, 특개평11-260076에서 지적되고 있는 바와 같이, 공통 소스선 SL의 전위의 부상이 크게 되고, 검증 기입 시에 "1" 데이터가 "0" 데이터에 충분히 기입되지 않는 불량이 발생한다. 물론, 데이터 전송선에 흐르는 최대 전류도 증대하기 때문에, 전류 스트레스에 의한 일렉트로 마이그레이션에 의한 배선 저항 상승이나 신뢰성 열화 및 발열 증대에 의한 트랜지스터의 임계치 변화나 누설 전류의 증대가 문제가 된다.

이에 대하여 본 실시예에서는 전압 V_GSL을 저하시키면, 도 11과 같이, ID1∼ID4 중에서 최대 전류가 되는 ID3을 감소시킬 수 있다. 이에 따라, 판독 시간의 최대치를 일정하게 한 채, 셀 판독 전류에 의해 생기는 전자 노이즈의 최대치를 삭감할 수 있다. 따라서, 보다 작은 셀 전류를 이용해도 전자 노이즈, 예를 들면 인접하는 데이터 전송선 간의 용량 결합에 의한 전위 변화의 영향을 받지 않고 판독을 행할 수 있으며, 고속으로 데이터 판정을 할 수 있어, 전자 노이즈 기인한 오판독의 확률을 감소시켜 고신뢰성을 얻을 수 있다.

또한, 판독 셀의 최대 전류를 작게 유지할 수 있기 때문에, 공통 소스선 SL의 전위의 부상이 작아지고, 검증 기입 시에 "1" 데이터가 "0" 데이터에 충분히 기입되지 않는 불량이 생기기 어렵다. 또한, 데이터 전송선에 흐르는 최대 전류도 증대하기 때문에, 전류 스트레스에 의한 일렉트로 마이그레이션에 의한 배선 저항 상승이 생기지 않고, 신뢰성 열화도 억제된다. 또한, 발열 증대에 의한 트랜지스터의 임계치 변화나 누설 전류의 증대의 문제도 작게 할 수 있다.

본 발명자들은, 특히, 도 12에 ●으로 도시한 바와 같이 메모리 셀 M15를 판독하는 경우에 있어서, 예를 들면 전압 V_GSL을 저하시킴에 따라, 판독 전압V_r을 GND로 유지한 채 임계치의 상승을 0으로 할 수 있는 것을 발견하였다. 종래예에서는 임계치의 상승을 0으로 하기 위해서는 도 14에서 분명한 바와 같이, 0.3V보다 훨씬 높은 판독 전압V_r로밖에 실현할 수 없고, 게이트 판정 임계치가 상승하는 폐해가있어, "0" 데이터와 판정 임계치와의 분리가 곤란하다. 본 실시예에서는 메모리 셀에 대한 판독 전압V_r은 GND인 그대로이기 때문에, 메모리 셀의 "0" 데이터와의 분리가 곤란한 사태는 발생하지 않고, 임계치 분포를, V_GSL을V_read로 한 경우와 동일한 상태로 설정한 채, 안정적으로 데이터 검출을 할 수 있다.

또한, 본 발명자들은 메모리 셀, 예를 들면, M15의 임계치 상승의 성분을 상세하게 검토한 후 분석하여, 기판 바이어스 효과에 의해 판독 전류가 감소한 경우, 임계치를 저하시키는 효과가 있는 것을 발견하였다. 예를 들면, 종래예에서는 도 42의 (a) 내지 도 42의 (b)의 상태로 천이하여 판독 전류가 저하하면 선택 트랜지스터 S2의 컨덕턴스가 판독 메모리 셀 이외의 비선택 메모리 셀의 컨덕턴스보다 크기 때문에 메모리 셀 M15의 소스 전위는 거의 변화하지 않는다. 따라서, 종래예에서 설명한 바와 같이, 임의의 일정한 전류 레벨 I_th에서의 메모리 셀 M15의 임계치가 증대한다.

한편, 본 실시예에서는 선택 트랜지스터 S2의 컨덕턴스가 판독 메모리 셀 이외의 비선택 메모리 셀의 컨덕턴스보다 작기 때문에, 판독 전류가 저하하면, 판독 메모리 셀 M15의 소스 전위는 크게 저하한다. 이에 따라, 판독 전류가 감소하면, (소스 전위의 감소분)+(기판 바이어스 효과의 감소분)만큼, 메모리 셀 M15의 게이트로부터 측정한 임계치는 저하한다. 따라서, 도 7, 8에서, 선택 게이트선 SSL의 전압이 (V_GSL+V_BL)보다 높으면, 비트선측의 선택 트랜지스터 S1의 컨덕턴스가 공통 소스선측의 선택 트랜지스터 S2의 컨덕턴스보다 커져, 본 실시예의 효과가 얻어진다. 따라서, 선택 트랜지스터 S1의 게이트를 패스 전압V_read까지 승압할 필요가 반드시 생기는 것은 아닌 것이, 이 해석 결과로부터 판명되었다.

이상에서 설명한 실시예의 효과를 열기하면, 다음과 같다.

(a) 선택 트랜지스터의 게이트 제어 전압을 낮게 함으로써, 선택 메모리 셀에 직렬 접속된 비선택 메모리 셀의 데이터 및 선택 메모리 셀의 위치에 따라 생기는 판독 전류의 변동을 작게 할 수 있고, 동시에, 비선택 메모리 셀의 데이터 상태로 의한 임계치 상승량을 억제할 수 있다.

(b) 판독 전류의 변동을 작게 할 수 있으므로, 판독 시간의 최대치와 최소치와의 차를 작게 하여 판독 타이밍을 맞출 수 있다. 이에 따라, 판독 시간의 최대치를 일정하게 한 채, 셀 판독 전류에 의해 생기는 전자 노이즈의 최대치를 삭감할 수 있다.

(c) 따라서, 보다 작은 셀 전류를 이용하여, 인접하는 데이터 전송선 간의 용량 결합에 의한 전위 변화의 영향을 받지 않고 판독을 행할 수 있어, 고속으로 데이터 판정을 할 수 있으므로, 전자 노이즈에 따른 오판독의 확률을 감소시켜 고신뢰성을 얻을 수 있다.

(d) 판독 셀의 최대 전류를 작게 유지할 수 있으므로, 공통 소스선 SL의 전위의 부상이 작아져, "0" 데이터 기입 시에, 충분히 기입되지 않는 불량이 생기기 어렵게 된다.

(e) 비트선에 흐르는 최대 전류도 억제되기 때문에, 전류 스트레스에 의한일렉트로 마이그레이션에 의한 배선 저항 상승이 생기지 않고, 신뢰성 열화도 억제된다. 또한, 발열 증대에 의한 트랜지스터의 임계치 변화나 누설 전류의 증대도 억제된다.

(f) 판독 셀의 최대 전류를 작게 유지할 수 있으므로, 로우 방향으로 형성한 공통 소스선에 대하여, 이를 컬럼 방향으로 단락하는 배선의 면적을 셀 면적보다 작게 해도, 공통 소스선의 부유를 작게 할 수 있다. 또한, 컬럼 방향으로 단락하는 배선의 수를 적게 하여 메모리 셀 어레이의 칩에 대한 점유율을 향상시킬 수 있다.

(g) "1" 데이터의 임계치 상한의 증대가 억제되기 때문에, "1", "0" 데이터의 임계치의 분리 전압 폭을 종래보다 크게 확보할 수 있다. 따라서, 전하 보유 특성의 열화나 온도 변화에 의한 임계치 시프트가 생겨도, 다른 데이터의 임계치 분포가 중첩되는 것에 따른 데이터 파괴를 감소시킬 수 있다.

(h) "1" 데이터의 임계치 상한의 증대가 억제되기 때문에, 그 만큼 "1", "0" 데이터의 임계치의 분리 전압 폭을 종래보다 작게 해도, 다른 데이터의 임계치 분포가 중첩되는 것에 따른 데이터 파괴를 감소시킬 수 있다. 이에 따라. "0" 데이터의 임계치를 저하시킴에 따라 셀의 임계치 분포의 최대치를 종래보다 작게 설정할 수 있고, 기입에 필요한 시간을 단축할 수 있다.

(i) 기입 전계를 저하시켜도 고속 기입을 행할 수 있기 때문에, 기입을 반복함으로써 메모리 셀의 터널 절연막이나 ONO막의 신뢰성의 열화를 작게 할 수 있다. 축적 전하의 자기 전계도 작아지고, 전하의 보유 특성을 양호하게 유지할 수 있다.또한, 데이터를 판독할 때, 비선택 메모리 셀에 인가하는 전압을 저하시킬 수 있다. 이에 따라, 판독 동작을 반복함으로써 전하 축적층에 마이너스의 전하가 주입되어 임계치가 상승한다고 하는 사태가 억제된다. 특히, "1", "0" 데이터의 임계치 분리 폭을 양호하게 확보할 수 있다.

(j) 판독을 행하는 경우의 판정 임계치와 기억 데이터의 임계치와의 분리 전압 폭을 크게 확보할 수 있기 때문에, 오판독 빈도를 작게 할 수 있어, 데이터 판독 판정을 행하는 게이트 구동 전압을 크게 확보할 수 있다. 따라서, 기억 데이터의 임계치가 판정 임계치보다 높은 경우의 데이터 셀을 흐르는 전류를 일정하게 한 채, 기억 데이터의 임계치가 판정 임계치보다 낮은 경우의 데이터 셀을 흐르는 전류를 증대시켜, 판독 속도를 고속화할 수 있다.

(k) 선택 트랜지스터는 채널 길이가 메모리 셀보다 크고, 또한 실질적인 게이트 절연막 두께가 메모리 셀보다 작은 MISFET로 함으로써, 선택 트랜지스터의 단채널 효과를 억제할 수 있다. 따라서, 프로세스 변동이나 드레인 전압 변동에 의한 임계치 변동이 작고, 보다 안정적으로 최대 전류와 최소 전류와의 비를 작게 할 수 있다.

(l) 메모리 셀 수보다 선택 트랜지스터 수가 적기 때문에, 메모리 셀의 제어 게이트 폭보다, 게이트 길이가 길고 세선 효과가 작게 저저항의 선택 게이트선을 이용할 수 있어, 이것이 고속 판독을 가능하게 한다.

(m) 선택 트랜지스터의 게이트 제어 전압을 저하시킬 수 있기 때문에, 선택 트랜지스터의 게이트 절연막의 신뢰성을 향상시켜 선택 트랜지스터의 게이트 전압을 충방전하는 전력과, 선택 트랜지스터의 게이트 구동 회로의 면적을 삭감할 수 있다.

[제1 실시예의 변형예]

도 15는 공통 소스선 SL로부터 비트선 BL 방향으로 전류를 흘리도록 한 변형예의 데이터 판독 동작 파형이고, 도 16은 그 때의 하나의 NAND 셀에 대하여 비트선 차지와 감지 기간의 전압 관계를 나타내고 있다. 여기서는, 워드선 WL0을 선택한 경우에 대해 나타내고 있으며, 괄호로 나타내고 있는 것은 메모리 셀 M0 대신에 메모리 셀 M15를 판독하는 경우이지만, 다른 메모리 셀 M1∼M14도 마찬가지의 동작으로 판독할 수 있다.

데이터 판독 시, 데이터를 판독하는 블록의 로우 디코더(3) 및 데이터 제어선 드라이버(2)가 활성화되고, 선택 워드선 WL0에 판독 전압V_r, 비선택 워드선 WL1∼WL15에 패스 전압V_read, 선택 게이트선 GSL에 패스 전압V_read가 각각 인가된다(시각 t1). 또, 비선택의 블록의 SSL, WL0∼WL15 및 GSL은 판독 기간 중 부유 또는 0V로 유지되어, 데이터의 오판독이나 파괴가 생기지 않도록 한다.

이상의 전압 인가와 동시에, 또는 이에 앞서 소스 전압 제어 회로(10)를 이용하여, 공통 소스선 SL을 예를 들면, GND 이상 V_cc이하의 전압, V_SL로 승압하고, 비트선 BL은 GND로 방전하고 그 후 부유화된다. 여기서 V_SL로서는 GND 이상 V_cc이하가 되는 것이 감지 증폭기 회로를 구성하는 트랜지스터의 신뢰성을 V_cc정도로 보증하면 되기 때문에 바람직하다. 또한, 감지 증폭기 트랜지스터로서 n 채널 MISFET을 이용한 경우에는 그 임계치 이상으로 하는 것이 감지 증폭기 감도를 향상시키는데 바람직하고, 예를 들면, 2V 정도로 한다.

판독 전압V_r은 예를 들면, "0" 데이터 기입의 임계치의 하한치를 V_thw2, 소거 후의 임계치의 상한치를 V_the로 하여, V_thw2와 V_the와의 범위 이내가 되는 값이고, (V_thw2+V_the)/2 정도가 되는 것이, 판독 마진을 얻는 데 가장 바람직하여, 예를 들면 -0.5V 내지 4V 사이로 설정된다. 특히, V_the가 마이너스이고, V_thw2가 플러스가 되도록 설정하면,V_r을 GND로 설정할 수 있고,V_r발생 회로(11d)가 불필요하므로, 바람직하다.

판독 전압V_r로서는 GND 이상의 전압이 되도록 설정하는 것이 바람직하다. 이에 따라, 데이터 제어선 드라이버(2)의 워드선 WL0∼WL15에 접속된 트랜지스터 확산층에 부전압을 인가하지 않게 되어, 부전압 발생 회로가 불필요해진다. 따라서, 데이터 제어선 드라이버(2)의 n 채널 MISPET가 형성된 p형 웰 전압을 GND로 하여 p형 기판(21)과 n형 웰로 분리하지 않고 형성할 수 있다. 따라서, 데이터 제어선 드라이버(2)의 회로 면적을 감소시킬 수 있다. 또한, 부전압이 인가되지 않기 때문에, n형 확산층이 순 바이어스됨으로써 소수 캐리어 주입이 생기지 않게 되어, 래치 업을 방지할 수 있다. 또한, 워드선 WL0∼WL15와 메모리 셀 어레이(1) 내에서 단락 불량이 발생해도, 메모리 셀 어레이(1)의 P형 웰(23)이나 n형 확산층(30)에 부전압이 인가되지 않기 때문에, 소수 캐리어 주입에 의한 판독 데이터 파괴가 생기지 않는다.

비선택 메모리 셀에 연결되는 워드선 WL1∼WL15는V_read발생 회로(11c)로부터 출력되는 메모리 셀의 임계치의 최대치보다 높은 전압V_read로 설정되고, 공통 소스선 SL 측의 선택 게이트선 GSL에도 V_GSL발생 회로(11e)로부터V_read가 공급된다.

본 실시예에서는 선택 트랜지스터 S1, S2의 게이트 전극 폭은 메모리 셀 M0∼M15의 제어 게이트 전극선 폭보다 크다. 한편, 이들 게이트 전극 재료인 CoSi나 TiSi에서는 선 폭이 작아지면 저항이 상승하는 세선 효과가 존재하는 것이 알려져 있다. 따라서, 이 경우, 선택 트랜지스터 S1, S2가 메모리 셀 M0∼M15보다 게이트가 저저항이 되고, 선택 트랜지스터 S2가 메모리 셀 M0∼M15보다 고속으로V_read까지 승압할 수 있다.

또한, 워드선 WL0∼WL15를 구동하는 것보다 저항이 작은 선택 트랜지스터 S1을 비트선 차지 기간에 구동함으로써, 병렬로 접속된 메모리 셀의 판독 타이밍의 변동을 저감할 수 있다. 이와 같이 함으로써, 메모리 셀 M0이 "1", 즉 소거 상태인 경우에는 선택 트랜지스터 S2로부터 메모리 셀 M0∼M15까지의 소스, 드레인 및 채널 영역을 V_SL로 충전한다. 시각 t0부터 시각 t1까지는 공통 소스선 SL 및 NAND 셀 유닛(20)을 충전하는 공통 소스선(SL) 프리차지 기간에 해당한다.

이 SL 프리차지 기간은 워드선 WL1∼WL15가 충분히V_read로 승압하기까지의 시간 이상 필요하여, 예를 들면 100nS 내지 10㎲ 사이의 시간으로 한다. 이어서, 비트선 BL 측의 선택 게이트선 SSL을 V_GSL이 되는 플러스의 제어 전압으로 한다(시각 t2). 여기서, V_GSL은 선택 트랜지스터 S1의 임계치 전압 상한 V_th이상,V_read이하의 전압으로 한다. 이에 따라, 메모리 셀 M0의 임계치가V_r이하이면, 공통 소스선 SL과 비트선 BL가 도통 상태가 되어, 비트선 BL의 전위는 GND로부터 상승한다.

메모리 셀 M0의 임계치가V_r보다 높으면 메모리 셀 M0은 차단 상태가 되기 때문에, 비트선 BL의 전위 상승은 없다. 시각 t2부터 t3까지는 비트선 BL을 메모리 셀 M0의 데이터가 "1"인 경우에 충전을 행하는, 비트선(BL) 차지 기간이 된다. 이 BL 차지 기간은 비트선 BL이 충분히 충전하기까지의 시간 이상 필요하여, 예를 들면 100nS 내지 100㎲ 사이의 시간으로 한다.

시각 t3의 후, 비트선 BL의 전위를 감지 증폭기 회로(4)로 판정하여, 데이터를 데이터 래치로 판독 출력한다. 이 때 예를 들면, 특개 2000-76882에 도시한 바와 같이, 비트선에 대한 전압 클램프 회로를 이용하면, 비트선 BL의 전위를 대폭 변화시키지 않아도 데이터를 고감도로 판독할 수 있다. 물론, 여기에는 감지 증폭기로 전류 감지형 회로를 이용해도 마찬가지로 판독할 수 있는 것은 분명하다. 시각 t3부터 t4까지는 메모리 셀 M0의 데이터를 감지하는 감지 기간에 해당한다. 또한, SSL, WL0~WL15, GSL, BL의 전위를 초기치의, 예를 들면 GND로 회복하는 리커버리 기간이 존재한다.

이 변형예에서는 제1 실시예와 대조적으로, 판독 전류가 흐르는 방향이 반대이므로, 비트선 BL 측의 선택 트랜지스터 S1에 대하여, 그 게이트 전압을 다른 패스 전압V_read보다 낮은 값 V_GSL로 함으로써, 제1 실시예에서 설명한 것과 마찬가지의 효과를 얻을 수 있다.

[제2 실시예]

상기 제1 실시예에서는 공통 소스선 S1 측의 선택 트랜지스터 S2를 구동하는 제어 게이트선 GSL의 인가 전압을 비선택 메모리 셀을 구동하는 비선택 워드선에 인가하는 패스 전압V_read보다 낮게 하였다. 이에 대하여, 동일한 EEPROM 구성을 이용하여, 비트선 BL 측의 선택 트랜지스터 S1의 게이트 전극을 구동하는 선택 게이트선 SSL의 전압을 비선택 메모리 셀을 구동하는 비선택 워드선에 인가하는 패스 전압V_read보다 낮게 한 제2 실시예를, 이하에 설명한다.

도 17은 제2 실시예에 있어서, 메모리 셀 M0이 선택된 경우의 판독 동작 파형을 제1 실시예의 도 7에 대응시켜 나타내고, 또한 도 18은 제1 실시예의 도 8에 대응하는 전압 관계를 나타내고 있다. 이들 전압 관계 이외는 제1 실시예와 마찬가지로 한다.

데이터 판독 시, 데이터를 판독하는 블록에 대응하는 로우 디코더(3) 및 데이터 제어선 드라이버(2)가 활성화된 비트선측의 선택 게이트선 GSL에 패스 전압V_read, 선택 워드선 WL0에 판독 전압V_r, 남은 비선택 워드선 WL1∼WL15에 패스 전압V_read, 공통 소스선측의 선택 게이트선 SSL에는 접지 전위 GND가 인가된다(시각 t0).비선택의 블록 선택 게이트선 SSL, GSL 및 워드선 WL0∼WL15는 판독 기간 중 부유 또는 0V로 유지되어, 데이터의 오판독이나 파괴가 생기지 않도록 한다.

판독 전압V_r은 도 9에 도시한 "0" 데이터 기입 후의 임계치 분포의 최저치를 V_thw2, 데이터 소거 후의 "1" 데이터의 임계치 분포의 최대치를 V_the로 하여, V_thw2와 V_the와의 범위 이내가 되는 값이다. 판독 마진을 고려하면V_r=(V_thw2+V_th)/2 정도로 하는 것이 가장 바람직하고, 예를 들면, 0.5V 내지 4V 사이에 설정된다. 특히, V_the가 마이너스이고, V_thw2가 플러스가 되도록 설정하면, 판독 전압V_r을 접지 전위 GND로 설정할 수 있고, 이 경우에는V_r발생 회로(11d)가 불필요해지므로, 바람직하다.

또한, 판독 전압V_r로서는 접지 전위 GND 이상의 전압이 되도록 설정하는 것이 바람직하다. 이에 따라, 데이터 제어선 드라이버(2)의 워드선 WL0∼WL15에 접속된 트랜지스터의 확산층에 부전압이 인가되지 않아, 부전압 발생 회로가 불필요해진다. 따라서, 데이터 제어선 드라이버(2)의 n 채널 MISFET가 형성된 p형 웰을 접지 전위 GND로 하여, p형 기판(21)과 n형 영역으로 분리하지 않고 형성할 수 있다. 이에 따라, 데이터 제어선 드라이버(2)의 회로 면적을 감소시킬 수 있다. 또한, 부전압이 인가되지 않기 때문에 확산층이 순 바이어스됨에 따른 소수 캐리어 주입이 없어져, 래치 업을 방지할 수 있다. 또한, 워드선 WL0∼WL15와 메모리 셀 어레이(1) 내에서 단락 불량이 생겨도, 메모리 셀 어레이(1)의 P형 웰(23)이나 n형 확산층(30)에 부전압이 인가되지 않기 때문에, 소수 캐리어 주입에 의한 판독 데이터 파괴가 발생되지도 않는다.

비선택 워드선 WL1∼WL15 및 선택 게이트선 GSL에 공급되는 패스 전압V_read는V_read발생 회로(11c)로부터 출력되고, 메모리 셀의 "1" 데이터의 임계치 분포의 최대치보다 높은 전압으로 설정된다.

본 실시예에서는 도 5에 도시한 바와 같이, 선택 트랜지스터 S1, S2의 게이트 길이(채널 길이)는 메모리 셀 M0∼M15의 제어 게이트의 게이트 길이(채널 길이)보다 길다. 한편, 이들 게이트 재료인 CoSi나 TiSi에서는 선 폭이 작아지면 저항이 상승하는 세선 효과가 존재하는 것이 알려져 있다. 따라서, 선택 트랜지스터 S1, S2의 게이트 전극이 메모리 셀 M0∼M15의 제어 게이트보다 저저항이 되고, 선택 트랜지스터 S2의 게이트가 메모리 셀 M0∼M15의 제어 게이트보다 고속으로 패스 전압V_read까지 상승된다. 또한, 워드선 WL0∼WL15보다 저항이 작은 선택 게이트선 SSL을 비트선 디스차지 기간에 구동함으로써, 병렬로 접속된 메모리 셀의 판독 타이밍의 변동을 저감시킬 수 있다.

이상의 워드선 WL0∼WL15, 선택 게이트선 GSL의 상승이 조금 지연되어, 비트선 BL을 감지 증폭기 회로(4)에 내장된 전원 노드를 이용하여 V_BL로 충전한다(시각 t1). 여기서 VBL로서는 접지 전위 GND 이상 전원 전위 V_cc이하가 되는 것이 감지 증폭기 회로(4)를 구성하는 트랜지스터의 신뢰성을 V_cc정도로 보증하면 되기 때문에 바람직하다.

또한, 감지 증폭기 트랜지스터로서 n 채널 MISFET를 이용한 경우에는 그 임계치 이상으로 하는 것이 감지 증폭기 감도를 향상시키는 데 바람직하여, 예를 들면, 1V 정도로 한다. 이와 같이 함으로써, 메모리 셀 M0이 "1", 즉, 소거 상태인 경우에는 선택 트랜지스터 S1로부터 메모리 셀 M0∼M15까지의 소스, 드레인 및 채널 영역을 V_BL로 충전한다. 여기까지는, 비트선 BL 및 NAND 셀 유닛을 충전하는 비트선(BL) 프리차지 기간이다

이 BL 프리차지 기간은 비선택 워드선이 충분히 패스 전압V_read로 승압하기까지의 시간 이상 필요하여, 예를 들면 100nS 내지 10㎲ 사이의 시간으로 한다. 이어서, 비트선측의 선택 게이트선 SSL을 플러스의 제어 전압 V_SSL로 한다(시각 t2). 여기서, 제어 전압 V_SSL은 선택 트랜지스터 S1의 임계치 전압 상한 V_th이상, 패스 전압V_read이하의 전압으로 한다. 이에 따라, 메모리 셀 M0의 임계치가V_r이하이면, NAND 셀 유닛이 도통 상태가 되어, 비트선 BL의 전위는 저하한다. 한편, 메모리 셀 M0의 임계치가V_r보다 높으면, 메모리 셀 M0은 오프가 되기 때문에, 비트선 BL의 전위 저하는 없다. 즉, 비트선 BL은 메모리 셀 M0의 데이터에 따라 방전되고, 이것이 비트선(BL) 디스차지 기간이 된다. 이 BL 디스차지 기간은 비트선 BL이 충분히 방전하기까지의 시간 이상 필요하다. 예를 들면 100nS 내지 100㎲ 사이의 시간으로 한다.

이어서, 비트선 BL의 전위 변화를 감지 증폭기 회로(4)로 판정하고, 데이터를 데이터 래치 내로 판독 출력한다(시각 t3). 이 때, 감지 증폭기 회로(4) 내에 비트선에 대한 전압 클램프 회로를 포함하면, BL 전위를 대폭 변화시키지 않아도 데이터를 고감도로 판독할 수 있다. 감지 증폭기 회로는 전류 감지형이라도 된다.

감지 기간이 종료한 후, 시각 t4에서 선택 게이트선 GSL, SSL, 워드선 WL0∼WL15 및 비트선 BL의 전위를 초기치로 회복시키기 위한, 리커버리 기간에 들어간다.

도 19는 V_BL=1V,V_read=5V,V_r=GND, V_thw=2V, V_the=-1V로 하고 선택 트랜지스터 S1과 S2의 소스 접지 시에 기판 바이어스가 0V인 경우의 임계치를 0.5V로 하고, β_SL=2.5β_cell로 한 경우의 전압 V_SSL에 대한, 도 41 및 도 42에서 설명한 4개의 판독 상태의 판독 전류 ID1∼ID4를 나타낸 것이다. 단, 기판 바이어스 효과 상수를 0.5[V^0.5], 드레인 전압에 대한 임계치 저하성(Drain Induced Barrier Lowering 상수)을 0.49[V/V]로 하고 있다.

도 19의 우측축은 ID1∼ID4 사이에서의, 최대 전류/최소 전류의 비를 나타내고 있다. 종래예는 V_SSL=5V의 경우에 상당한다. 전압 V_SSL을V_read보다 저하시킴에 따라, 최대 전류/최소 전류의 비는 작아져 제1 실시예와 마찬가지의 효과가 있는 것을 알 수 있다. 또한, 최대 전류/최소 전류비가 감소하는 효과는 V_SSL(2. 5[V])로 크게 증가하고 있어, 이 조건으로 임계적인 움직임을 하는 것을 알 수 있다. 또한, 종래, 플래시 NAND 메모리의 전원 전압 V_cc은 2.5V 이상이기 때문에, V_GSL을 전원 전압 이하의 설정으로 함으로써, 최대 전류/최소 전류의 비는 작아져 상술한 효과가 커지는 것을 알 수 있다.

도 20은 도 44의 (a)의 시퀀스에 의한 메모리 셀 M0의 소거 임계치 상승을 실선으로 나타내고, 도 44의 (b)의 시퀀스에 의한 메모리 셀 M15의 소거 임계치 상승을 점선으로 나타낸다. 이들 전압 관계는 도 19와 동일한 것을 이용하고 있다. 전압 V_SSL을 패스 전압V_read보다 저하시켜도, 메모리 셀 M0 및 M15의 임계치 상승량은 거의 변화없어, 종래와 같은 임계치 상승량의 증대라는 폐해는 없다.

또한, 본 실시예의 경우, V_SSL을 저하시킴에 따라, ID1 내지 ID4 중에서 최대의 전류 ID3을 감소시킬 수 있다. 이에 따라, 판독 시간의 최대치를 일정하게 한 채, 셀 판독 전류에 의해 생기는 전자 노이즈의 최대치를 삭감할 수 있다. 따라서, 보다 작은 셀 전류를 이용해도 전자 노이즈, 예를 들면, 인접하는 데이터 전송선 간의 용량 결합에 의한 전위 변화의 영향을 받지 않고 판독을 행할 수 있고, 고속으로 데이터 판정을 할 수 있어, 전자 노이즈에 따른 오판독의 확률을 감소시켜 고신뢰성을 얻을 수 있다.

또한, 판독 셀의 최대 전류를 작게 유지할 수 있기 때문에, 공통 소스선 SL의 전위의 부상이 작아지고, 검증 기입 시에 "1" 데이터가 "0" 데이터에 충분히 기입되지 않는 불량이 생기기 어렵게 된다. 또한, 데이터 전송선에 흐르는 최대 전류도 증대하기 때문에, 전류 스트레스에 의한 일렉트로 마이그레이션에 의한 배선 저항 상승이 생기지 않고 신뢰성 열화도 억제된다. 또한, 발열 증대에 의한 트랜지스터의 임계치 변화나 누설 전류의 증대의 문제도 작게 할 수 있다.

또, 본 실시예에 있어서, 공통 소스선측의 선택 게이트선 GSL의 전압은 비트선측의 선택 게이트선의 전압 V_SSL보다 높으면, 선택 트랜지스터 S2의 컨덕턴스가 선택 트랜지스터 S1의 컨덕턴스보다 커져, 효과가 얻어지는 것은 분명하고, 선택 게이트선 GSL을 패스 전압V_read까지 반드시 승압할 필요는 없다.

[제2 실시예의 변형예]

도 21 및 도 22는 제2 실시예의 변형예로서, 공통 소스선측으로부터 비트선측에 판독 전류를 흘리도록 한 경우의 동작 파형과 전압 관계를 도 15 및 도 16에 대응시켜 나타내고 있다. 여기서도, 워드선 WL0을 선택한 경우에 대해서 나타내고 있으며, 괄호로 나타내고 있는 것은 메모리 셀 M0 대신에 메모리 셀 M15를 판독하는 경우이지만, 다른 메모리 셀 M1∼M14도 마찬가지의 동작으로 판독할 수 있다.

데이터 판독 시, 데이터를 판독하는 블록의 로우 디코더(3) 및 데이터 제어선 드라이버(2)가 활성화되고, 선택 워드선 WL0에 판독 전압V_r, 비선택 워드선 WL1∼WL15에 패스 전압V_read, 선택 게이트선 SSL에 패스 전압V_read가 각각 인가된다(시각 t1). 또, 비선택의 블록의 SSL, WL0∼WL15 및 GSL은 판독 기간 중 부유 또는 0V로 유지되어, 데이터의 오판독이나 파괴가 생기지 않도록 한다.

또한, 이상의 전압 인가와 동시에 또는 이에 앞서 소스 전압 제어 회로(10)를 이용하여, 공통 소스선 SL을 예를 들면. GND 이상 V_cc이하의 전압 V_SL로 승압하고 비트선 BL은 GND로 방전하고, 그 후 부유화된다. 여기서 V_SL로서는 GND 이상 V_cc이하가 되는 것이 감지 증폭기 회로를 구성하는 트랜지스터의 신뢰성을 V_cc정도로 보증하면 되기 때문에 바람직하다. 또한, 감지 증폭기 트랜지스터로서 n 채널 MISFET를 이용한 경우에는 그 임계치 이상으로 하는 것이 감지 증폭기 감도를 향상시키는 데 바람직하여, 예를 들면, 2V 정도로 한다.

판독 전압V_r은 예를 들면, "0" 데이터 기입 후의 임계치 하한치를 V_thw2, "1" 데이터의 임계치 상한치를 V_the로 하여, V_thw2와 V_the와의 범위 이내가 되는 값이고, (V_thw2+V_the)/2 정도가 되는 것이, 판독 마진을 얻는 데 가장 바람직하고, 예를 들면 0.5V 내지 4V 사이에 설정된다. 특히, V_the가 마이너스이고, V_thw2가 플러스가 되도록 설정하면,V_r을 GND로 설정할 수 있고,V_r발생 회로(11d)가 불필요해지기 때문에 바람직하다.

또한, 판독 전압V_r로서는 GND 이상의 전압이 되도록 설정하는 것이 바람직하다. 이에 따라, 데이터 제어선 드라이버(2)의 워드선 WL0∼WL15에 접속된 트랜지스터 확산층에 부전압을 인가되지 않아, 부전압 발생 회로가 불필요해진다. 따라서, 데이터 제어선 드라이버(2)의 n 채널 MISFET가 형성된 p형 웰 전압을 GND로 하여 p형 기판(21)과 n형 웰에서 분리하지 않고 형성할 수 있다. 따라서, 데이터 제어선 드라이버(2)의 회로 면적을 감소시킬 수 있다. 또한, 부전압이 인가되지 않기 때문에, n형 확산층이 순 바이어스됨으로써 소수 캐리어 주입이 생기지 않게 되어, 래치 업을 방지할 수 있다. 또한, 워드선 WL0∼WL15와 메모리 셀 어레이(1) 내에서 단락 불량이 생겨도, 메모리 셀 어레이(1)의 P형 웰(23)이나 n형 확산층(30)에 부전압이 인가되지 않기 때문에, 소수 캐리어 주입에 의한 판독 데이터 파괴가 생기지도 않다.

비선택 메모리 셀에 연결되는 워드선 WL1∼WL15는V_read발생 회로(11c)로부터 출력되는 메모리 셀의 임계치의 최대치보다 높은 전압V_read로 설정되어, 비트선 BL 측의 선택 게이트선 SSL에도V_read가 공급된다.

본 실시예에서는 선택 트랜지스터 S1, S2의 게이트 전극 폭은 메모리 셀 M0∼M15의 제어 게이트 전극선 폭보다 크다. 한편, 이들 게이트 전극 재료인 CoSi나 TiSi에서는 선 폭이 작아지면 저항이 상승하는 세선 효과가 존재하는 것이 알려져 있다. 따라서, 이 경우, 선택 트랜지스터 S1, S2가 메모리 셀 M0∼M15보다 게이트가 저저항이 되어, 선택 트랜지스터 S1이 메모리 셀 M0∼M15보다 고속으로V_read까지 승압할 수 있다.

또한, 워드선 WL0∼WL15를 구동하는 것보다 저항이 작은 선택 트랜지스터 Sl을 비트선 차지 기간에 구동함으로써, 병렬로 접속된 메모리 셀의 판독 타이밍의 변동을 저감할 수 있다. 이와 같이 함으로써, 메모리 셀 M0이 "1", 즉 소거 상태의 경우에는 선택 트랜지스터 S2로부터 메모리 셀 M0∼M15까지의 소스, 드레인 및 채널 영역을 V_SL로 충전한다. 즉, 시각 t0부터 시각 t1까지는 공통 소스선 SL 및NAND 셀 유닛(20)을 충전하는 공통 소스선(SL) 프리차지 기간에 해당한다.

SL 프리차지 기간은 워드선 WL1∼WL15가 충분히V_read로 승압하기까지의 시간 이상 필요하고, 예를 들면 100nS 내지 10㎲ 사이 시간으로 한다. 이어서, 공통 소스선 SL 측의 선택 게이트선 GSL을 V_SSL이 되는 플러스의 전압으로 한다(시각 t2). 여기서, V_SSL은 선택 트랜지스터 S2의 임계치 전압 상한 V_th이상,V_read이하의 전압으로 한다. 이에 따라, 메모리 셀 M0의 임계치가V_r이하이면, 공통 소스선 SL과 비트선 BL이 도통 상태가 되고, 비트선 BL의 전위는 GND로부터 상승한다.

메모리 셀 M0의 임계치가V_r보다 높으면("0" 데이터), 메모리 셀 M0은 차단 상태가 되기 때문에, 비트선 BL의 전위 상승은 없다. 시각 t2 내지 t3까지는 비트선 BL을 메모리 셀 M0의 데이터가 "1"인 경우에 충전을 행하는, 비트선(BL) 차지 기간이 된다. 이 BL 차지 기간은 비트선 BL이 충분히 충전하기까지의 시간 이상 필요하고, 예를 들면 100nS 내지 100㎲ 사이의 시간으로 한다.

시각 t3의 후, 비트선 BL의 전위를 감지 증폭기 회로(4)로 판정하고, 데이터를 데이터 래치로 판독 출력한다. 이 때, 예를 들면, 특개 P2000-76882에 도시한 바와 같이 데이터 전송선에 대한 전압 클램프 회로를 이용하면, 비트선 BL의 전위를 대폭 변화시키지 않아도 데이터를 고감도로 판독할 수 있다. 물론, 여기에는 감지 증폭기로 전류 감지형 회로를 이용해도 마찬가지로 판독할 수 있는 것은 분명하다. 시각 t3 내지 t4까지는 메모리 셀 M0의 데이터를 감지하는 감지 기간에 해당한다. 또한, SSL, WL0∼WL15, GSL, BL의 전위를 초기치의, 예를 들면 GND로 회복시키는 리커버리 기간이 존재한다.

이 변형예에서는 제2 실시예와 대조적으로, 판독 전류가 흐르는 방향이 반대이므로, 공통 소스선 SL 측의 선택 트랜지스터 S2에 대하여, 그 게이트 전압을 다른 패스 전압V_read보다 낮은 값으로 함으로써, 이상의 제2 실시예에서 설명한 바와 마찬가지의 효과를 얻을 수 있다. 또한, 이 경우 선택 게이트선 SSL의 전압은 (V_GSL+V_SL)보다 높으면, 선택 트랜지스터 S1의 컨덕턴스가 선택 트랜지스터 S2의 컨덕턴스보다 커지고, 제2 실시예의 효과를 얻을 수 있는 것은 분명하고, 선택 게이트선 SSL을V_read까지 반드시 승압시킬 필요는 없다.

[제3 실시예]

도 23 및 도 24는 본 발명의 제3 실시예에 의한 메모리 셀 어레이의 구조를 나타내고 있다. 본 실시예에서는 메모리 셀 구조로서, 부유 게이트형이 아니라, MONOS형을 이용하고 있다. 셀 어레이의 평면도는 도 4의 (b)와 동일하고, 도 23 및 도 24는 각각, 도 4의 (b)의 A-A' 단면 및 B-B' 단면을 나타내고 있다.

셀 어레이는 P형 실리콘 기판(21)의 n형 웰(22)에 형성된 P형 웰(23) 내에 형성되어 있다. P형 웰(23)은 예를 들면, 붕소 농도가 10¹⁴㎝^-3내지 10¹⁹㎝^-3사이에 설정되어 있다. p형 웰(23)은 n형 실리콘 영역(22)에 의해 p형 실리콘 기판(21)과는 분리되어, 독립적으로 전압 인가할 수 있게 되어 있으며, 이것이 소거 시의 승압 회로 부하를 줄여 소비 전력을 억제한다.

본 실시예의 경우, 메모리 셀 M0∼M15의 게이트 절연막은 p형 웰(23)의 표면에, 1㎚ 내지 10㎚의 두께의 실리콘 산화막 또는 옥시나이트라이드막을 포함하는 터널 절연막(25)을 통해, 예를 들면 SiN, SiON으로 이루어지는 전하 축적층(51)이 3㎚ 내지 50㎚의 두께로 형성되어 있다. 또한, 예를 들면, 두께 2㎚ 내지 10㎚ 사이의 실리콘 산화막을 포함하는 층간 절연막(52)을 적층하여, ONO 구조로 되어 있다. 선택 트랜지스터 S1, S2에 대해서는 메모리 셀과 다른 막 두께를 갖는 게이트 절연막(25(GSL), 25(SSL))을 갖는다.

이들 게이트 절연막 상에, 다결정 실리콘으로 이루어지는 게이트 전극(28, 28(GSL), 28(SSL))이 형성되어 있다. 이들 게이트 전극은 소자 영역에만 배치된 제1층 다결정 실리콘막과, 이에 중복하여 워드선 WL0∼WL15 및 선택 게이트선 GSL, SSL로서 연속하는 제2층 다결정 실리콘층의 2층 구조를 갖는다.

이 구조는 p형 웰(23) 상에 전면적으로 게이트 절연막(25)을 통해 제1층 다결정 실리콘막을 퇴적한 후 이를 패터닝하고, 또한 p형 웰(23)을 예를 들면 0.05∼0.5㎛의 깊이로 에칭하고, 소자 분리 절연막(24)을 매립하고, 그 후 제2층 다결정 실리콘막의 퇴적과 패터닝을 행함으로써 얻을 수 있다.

본 실시예의 게이트 형상이라도, 상면은 실리콘 질화막(29a)으로 덮이고, 양측면도 예를 들면 5㎚ 내지 200㎚의 두께의 실리콘 질화막(또는 실리콘 산화막)을 포함하는 측벽 절연막(29b)이 형성된다. 그리고, 게이트 전극에 자기 정합적으로 소스, 드레인이 되는 n형 확산층(30)이 형성되어 있다. 메모리 셀의 게이트 길이로서는 0.5㎛ 이하 0.01㎛ 이상으로 한다. 소스, 드레인의 n형 확산층(30)으로서는, 예를 들면 인이나 비소, 안티몬을 표면 농도가 10¹⁷㎝^-3내지 10²¹㎝^-3이 되도록 깊이 10㎚ 내지 500㎚의 범위로 형성되어 있다. 또한, 이들 n형 확산층(30)은 인접하는 메모리 셀끼리로 공유되고, NAND 셀 유닛이 실현되어 있다.

본 실시예에 있어서 선택 트랜지스터 S1, S2의 게이트 전극(28(SSL), 28(GSL))의 게이트 길이(채널 길이)는 메모리 셀의 게이트 길이보다 길게, 예를 들면, 1㎛ 이하, 0.02㎛ 이상으로 하여 형성하고 있다. 이에 따라, 블록 선택 시와 비선택 시의 온 오프비를 크게 확보할 수 있어, 오기입이나 오판독을 방지할 수 있다.

NAND 셀 유닛의 양단부의 n형 확산층(30d, 30s) 중, n형 확산층(30d)은 층간 절연막(31a)에 매립된 컨택트 플러그(32)를 통해 중계 전극(33a)에 접속되고, 이것이 또한 층간 절연막(31b)을 통해 비트선(34)에 접속된다. 비트선(34)은 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄나이트라이드, 알루미늄 등에 의해 형성되어, 셀 어레이의 컬럼 방향으로 연속적으로 배열된다. 다른 한쪽의 n형 확산층(30s)은 컨택트 플러그(32)를 통해 중계 전극(33a)과 동시에 형성된, 셀 어레이의 로우 방향으로 연속하는 공통 소스선(33b)에 접속되어 있다. 공통 소스선(33b)에는 비트선(34)과 동일한 재료를 이용할 수 있다. 컨택트 플러그(32)에는 불순물이 도핑된 다결정 실리콘, 텅스텐, 텅스텐 실리사이드, 알루미늄, 티탄, 티탄나이트라이드 등이 이용된다.

단, n형 확산층(30s)을 셀 어레이(1)의 로우 방향으로 연속적으로 형성하고,이를 공통 소스선 SL로 할 수 있다. 비트선 BL의 위는 SiO₂, SiN, 폴리이미드 등의 절연막 보호층(35)으로 덮인다. 또한, 도면에는 나타내고 있지 않지만, 비트선 BL 상에 W, Al나 Cu로 이루어지는 상부 배선이 형성되어 있다.

본 실시예에서는 MONOS형 셀을 이용하고 있기 때문에, 앞의 실시예의 부유 게이트형 셀보다 기입 전압 및 소거 전압을 저전압화할 수 있어, 소자 분리 간격을 좁혀 게이트 절연막 두께를 박막화해도 내압을 유지할 수 있다. 따라서, 고전압이 인가되는 회로의 면적을 작게 할 수 있고, 칩 면적을 보다 축소할 수 있다. 또한, 앞의 실시예와 비교하여, 전하 축적층을 형성하는 ONO막의 두께를 20㎚ 이하로 작게 할 수 있어, 보다 게이트 형성 시의 어스펙트를 저감할 수 있고, 게이트 전극의 가공 형상을 향상시키고, 층간 절연막(28)의 게이트 사이의 매립도 향상시킬 수 있어, 내압을 보다 향상시킬 수 있다.

또한, 부유 게이트 전극을 형성하기 위한 프로세스나 슬릿 작성 프로세스가 불필요하고, 제조 프로세스를 짧게 할 수 있다. 또한, 전하 축적층이 절연체이고, 전하 트랩에 전하가 포획되므로, 방사선에 대하여 전하가 방출되기 어려워 강한 내성을 갖게 할 수 있다. 또한, 전하 축적층의 측벽 절연막이 박막화해도, 포획된 전하가 전부 방출되는 것이 아니라 양호한 보유 특성을 유지할 수 있다. 또한, 전하 축적층과 반도체 소자 영역을 오정렬없이 형성할 수 있어, 보다 균일한 전하 축적층과 반도체 소자 영역과의 용량을 실현할 수 있다. 이에 따라, 메모리 셀의 용량 변동이나 메모리 셀 간의 용량 변동을 저감할 수 있다.

본 실시예의 셀 어레이 구조를 이용한 경우에도, 제1 실시예, 제2 실시예에서 설명한 데이터 판독을 행함으로써, 제1 실시예, 제2 실시예와 마찬가지의 효과를 얻을 수 있다. 본 실시예에서는 선택 트랜지스터 S1 및 S2는 메모리 셀과 다르고, 전하 축적층이 없는 MISFET로 했지만, 메모리 셀과 마찬가지의 MONOS 구조로서 형성해도 된다. 또한, 메모리 셀의 전하 축적층은 절연체에 의해 형성되어 있기 때문에, 메모리 셀 사이를 분리하는 측벽 절연막은 반드시 필요한 것은 아니다.

[제4 실시예]

다음으로, 데이터 판독에 있어서, NAND 셀 내의 선택 워드선의 위치에 따라서, 선택 트랜지스터 S2의 게이트 전극(선택 게이트선 GSL)에 공급되는 전압 V_GSL을 전환하도록 한 실시예를 설명한다. 기본적인 EEPROM 구성은 제1 실시예 또는 제3 실시예와 마찬가지이지만, 선택 게이트선 GSL에 공급하는 전압을 전환하기 위해서 도 1의 구성 외에 도 25에 도시한 바와 같이,V_read/V_GSL전환 회로(12)가 설치된다.

전환 회로(12)의 출력은 메모리 셀 어레이(1)의 선택 게이트선 GSL에 접속되는 것으로, 어드레스 버퍼(6)로부터 출력되는 내부 어드레스에 따라, 워드선 WL15로부터 WL(15-x)의 범위가 선택되었을 때에는 전압 V_GSL을 출력하고, 워드선 WL(15-x-1)로부터 WL0의 범위가 선택되었을 때에는 전압V_read를 출력한다. 여기서, x는 0 이상, 14 이하의 정수이다. 데이터 판독 동작 타이밍은 제1 실시예와 변함없다 .

도 26은 본 실시예에 의한 판독과 종래예에 의한 판독의 경우의 판독 전류 변동의 워드선 위치 의존성을 나타내고 있다. 구체적인 판독 조건은 기본적으로는제1 실시예에 준하고, V_BL=1V,V_read=5V,V_r=GND, V_thw=2V, V_the=11V, V_SSL=1.8V로 하고 있다. 선택 트랜지스터 S1, S2의 소스 접지로 기판 바이어스가 0V인 경우의 임계치는 0.5V이다.

또한, 이 데이터는 공통 소스선 SL 측으로부터 순차 기입과 기입 검증 판독을 행한 경우의 검증 판독 시의 전류에 대한 것으로, ○와 □는 종래대로, 선택 게이트선 GSL을V_read=5V로 고정한 경우이다. ●와 ■는 본 실시예에서, x=3으로 한 경우, 즉, 워드선 WL15-WL12까지가 선택된 경우에는 V_GSL=1.8V를 공급하고, 워드선 WL11-WL0까지가 선택된 경우에는V_read=5V를 공급한 경우를 나타내고 있다.

□과 ■는, 선택 셀보다 공통 소스선 SL 측의 메모리 셀이 모두 "1"인 경우(최대 셀 전류), ○와 ●는 선택 셀보다 공통 소스선 SL 측의 메모리 셀이 모두 "0"인 경우(최소 셀 전류)이다.

도 26에서, 워드선 WL0이 선택된 경우에, 셀 전류는 가장 작아진다. 이는 실시예에서 설명한 바와 같이, 선택 셀의 소스측에 비선택 셀이 전부 접속되어, 큰 기판 바이어스가 걸리기 때문이다. 그리고, 워드선 WL15가 선택되었을 때에 셀 전류는 최대가 된다.

그리고, 본 실시예의 경우, 워드선 WL15를 선택한 경우에는 선택 게이트선 GSL에는 V_cc보다 낮은 V_GSL=1.8V를 공급하고 있으며, 선택 트랜지스터 S2의 컨덕턴스를V_read=5V를 공급한 경우보다 저하시키고 있는 결과, 최대 셀 전류가 저하한다.워드선 WL0을 선택한 경우에는 종래와 마찬가지로, 선택 게이트선 GSL에는 V_read=5V를 공급하고 있으며, 종래와 동일한 최소 셀 전류를 유지하고 있다.

이상에 의해 본 실시예에 의하면, 도 26에 도시한 바와 같이, 메모리 셀에 흐르는 최대 전류와 최소 전류의 차(최대 전류 변동 폭)를 작게 할 수 있다. 이에 따라, 판독 시간의 최대치를 일정하게 유지한 채, 판독 전류에 의해 생기는 전자 노이즈의 최대치를 저감할 수 있다. 따라서, 보다 작은 셀 전류를 이용해도 전자 노이즈, 예를 들면, 인접하는 데이터 전송선 간의 용량 결합에 의한 전위 변화의 영향을 받지 않고 판독을 행할 수 있고, 고속으로 데이터 판정을 할 수 있어, 전자 노이즈에 따른 오판독의 확률을 감소시켜 고신뢰성을 얻을 수 있다.

또한, 판독 셀의 최대 전류를 작게 유지할 수 있기 때문에, 공통 소스선 SL의 전위의 부상이 작아지고, 검증 기입 시에 "1" 데이터가 "0" 데이터로 충분히 기입되지 않는 불량이 생기기 어려워진다. 또한, 데이터 전송선에 흐르는 최대 전류도 증대하기 때문에, 전류 스트레스에 의한 일렉트로 마이그레이션에 의한 배선 저항 상승이 생기지 않고, 신뢰성 열화도 억제된다. 또한, 발열 증대에 의한 트랜지스터의 임계치 변화나 누설 전류의 증대의 문제도 작게 할 수 있다. 판독 전류의 최소치는 종래와 동일하게 유지할 수 있기 때문에, 판독 시간의 증대도 생기지 않는다.

도 27은 동 실시예에서의 선택 셀 이외의 비선택 셀의 상태에 의한, 선택 셀의 임계치 변동을 도 26과 대응시켜 나타낸다. 도 27에서 분명한 바와 같이, 본실시예에 의하면, 워드선 위치에 의한 임계치 변동의 폭은 종래예보다 작아지고, 최소 셀 전류를 종래예와 동일하게 유지하면서 최대 셀 전류를 감소시키는 효과와 임계치 변동을 억제하는 효과가 양립할 수 있는 것을 알 수 있다. 또한, 실시예에서는 판독 전압V_r은 종래와 동일한 GND이고, "0" 기입 데이터와의 분리가 곤란하게 되지 않아, 임계치 분포를 종래와 동일하게 설정하면서, 안정된 데이터 판독을 할 수 있다.

도 26 및 도 27은 x=3으로 한 경우의 데이터이지만, 이들 도 26 및 도 27에서, x=1, 2, 3 어느 경우도 마찬가지의 효과가 얻어지는 것은 분명하다. 또한, 제1 실시예의 변형예로서 설명한 바와 같이, 비트선측의 선택 트랜지스터 S1의 게이트 전압 V_SSL을 패스 전압V_read보다 낮게 하는 경우에도, 본 실시예는 유효하다. 이 경우, 도 25의 전환 회로(12)는 그 출력이 선택 게이트선 SSL에 접속되게 된다. 또한, 전환 회로(12)의 전환 제어는 어드레스 버퍼(6)로부터의 어드레스에 따라, 워드선 WL0-WLx까지가 선택될 때에는 패스 전압V_read보다 낮은 V_SSL을 출력하고, 워드선 WL(x+1)-WL15까지가 선택될 때에는 패스 전압V_read가 출력되도록 하면 된다.

또한, 제4 실시예는 메모리 셀 구조로서, 제1 실시예, 제3 실시예의 어느 하나를 이용한 경우에도 물론 유효하다.

[제5 실시예]

NAND형 EEPROM에서는 상술한 바와 같이, 데이터 판독 시, 선택 셀에 직렬로 접속된 비선택 셀은 임계치에 따르지 않고 도통 상태를 유지할 필요가 있어, 기입임계치 상한보다 높은 전압과 소스 전위와의 합을 비선택 셀의 제어 게이트에 패스 전압 인가할 필요가 있다. 이 때, 패스 전압 때문에 비선택 셀에는 기입 스트레스가 걸려, 오기입이 발생한다. 이 현상은 리드 디스터브이라 한다. 제5 실시예는 데이터 판독 모드에 있어서의 리드 디스터브를 억제하는데 바람직한 비선택 셀의 제어 게이트의 전압 관계를 규정하는 것이다. 도 28은 제5 실시예의 EEPROM 구성을 도 1의 구성과 대응시켜 나타내고 있다. 도 1과 대응하는 부분은 동일 부호를 붙여 상세한 설명은 생략한다. 또한, 셀 레이아웃이나 회로 구성, 소자 구조도, 제1 실시예 또는 제3 실시예와 동일하다.

본 실시예에 있어서, 도 1과 다른 점은, 첫째, 내부 전압 발생 회로(11)가,V_read2발생 회로(11f)를 갖는 것이다. 즉, 데이터 판독 시에 비선택 셀의 제어 게이트(워드선)에 공급되는 패스 전압V_read를 발생시키는V_read발생 회로(11c)와는 달리 패스 전압V_read보다 낮은 또 하나의 패스 전압V_read2를 발생시키는V_read2발생 회로(11f)가 부가되어 있다.

둘째, 도 1에서의 데이터 제어선 드라이버(2)에 대하여, 메모리 셀 어레이(1)의 블록마다 데이터선 드라이버 블록(2a, 2b)을 설치하여, 로우 디코더(3)는 블록 선택을 행하는 디코더(3a)와, 블록 내의 데이터 선택선 제어를 행하는 블록내 디코더(블록내 데이터 선택선 제어 회로)(3b)로 구성한다. 블록내 디코더(3b)는 그 출력이 복수의 데이터 선택선 드라이버(2a, 2b)에 병렬로 접속되고, 어드레스 버퍼(6)로부터의 입력에 의해, 종래예에서V_read가, 인가되어 있던 데이터 선택선의 전압을 판독 위치에 따라,V_read와V_read2의 어느 쪽인가의 전압을 공급하도록 한다. 구체적으로는, 선택 메모리 셀보다 소스선 SL 측에 위치하는 비선택 메모리 셀의 제어 게이트 전극에는 패스 전압V_read2를, 선택 메모리 셀보다 비트선 BL 측에 있는 비선택 메모리 셀의 제어 게이트 전극에, 패스 전압V_read를 공급하는 것으로 한다.

상술된 바와 같이, 블록내 디코더(3b)의 출력을 복수의 블록에 의해 공유하는 구성을 함으로써, 메모리 블록 각각에 데이터 선택선 제어 회로를 설치하는 구성보다, 데이터 선택선 제어 회로의 회로 면적을 축소할 수 있어, 보다 고밀도 메모리 회로를 실현할 수 있다. 도 28에서는 이해하기 쉽게 하기 위해서, 메모리 셀 어레이를 파선으로 도시한 바와 같이 2블록으로 분할한 경우를 나타내었지만, 이는 2 이상의 물론 복수 블록이면 되고, 각각에 데이터 제어선 드라이버(2)가 형성되는 구성으로 하면 된다.

V_read2발생 회로(11f)는V_read발생 회로(11c)와 마찬가지의 구성으로 하고V_read-V_read2는 판독 시의 비트선 BL과 공통 소스선 SL의 최대 전위차의 절대치인 V_BL이하, 0V(GND) 이상으로 한다.V_read-V_read2는 또한 바람직하게는 선택 메모리 셀의 셀 전류의 대소에 의한 기준 전위선의 전위 변동의 상한치, 예를 들면 0.1V보다 크고, V_BL이하의 범위로 설정한다. 이에 따라, 공통 소스선의 전위 변동에 따르지않고 본 실시예의 효과를 기대할 수 있다.

도 29는 본 실시예의 데이터 판독 동작 시의 메모리 셀 블록 내의 전압 관계를 나타낸다. 메모리 블록 내의 구성에 대해서는 제1 실시예와 마찬가지이므로, 설명은 생략한다. 여기서, 16개의 워드선 WL0∼WL15 중, 임의의 워드선 WLx에 접속된 메모리 셀을 판독하는 경우를 생각한다. 데이터 판독 시에 비트선 BL로부터 공통 소스선 SL에 전류를 흘리는 구성에서는 선택 메모리 셀의 드레인측에 있는 워드선 WL0∼WL(x-1)에는 패스 전압V_read를 공급하고, 선택 메모리 셀의 소스측에 있는 워드선 WL(x+1)∼WL15에는 패스 전압V_read보다 낮은 패스 전압V_read2를 공급한다. 여기서, x는 1 이상, 14 이하의 정수로 한다.

구체적으로, x=14, 즉 워드선 WL14가 선택되고, 메모리 셀 M14가 선택된 경우의 동작을 도 29 및 도 30을 이용하여 설명한다. 또, 도 29에서, 괄호 안에는 메모리 셀 M1이 선택된 경우의 전압 관계를 나타내고 있다. 데이터 판독 시, 데이터를 판독하는 블록에 대응하는 로우 디코더 및 데이터 제어선 드라이버(2)가 활성화되고, 시각 t0에서 비트선측의 선택 게이트선 SSL에 패스 전압V_read, 비선택 워드선 WL0∼WL13에 패스 전압V_read, 선택 워드선 WL14에 판독 전압V_r, 비선택 워드선 WL15에 패스 전압V_read2가 공급되고, 시각 t1에서 비트선 BL이 V_BL에 프리차지된다. 그 동안, 소스측의 선택 게이트선 GSL은 GND이고, 시각 t2에서, 공통 소스선측의 선택 게이트선 GSL에, V_GSL이 되는 전압이 인가된다. 이에 따라, 선택 셀이 데이터"0"인 경우에는 비트선이 방전되지 않고, 선택 셀이 "1"인 경우에는 비트선 방전이 행해진다.

판독 전압V_r은 예를 들면, 기입 후의 임계치의 최저치를 V_thw2, 소거 후의 임계치의 최대치를 V_the로 하여, V_thw2와 V_the와의 범위 이내가 되는 값이고, (V_thw2+V_the)/2 정도가 되는 것이, 판독 마진을 얻는 데 가장 바람직하다. 구체적으로는V_r=-0.5V∼4V 사이로 설정된다. 또, 비선택의 블록의 SSL, WL0∼WL15 및 GSL은 판독 기간 중 부유 또는 0V로 유지되어, 데이터의 오판독이나 파괴가 생기지 않도록 한다.

판독 전압V_r은 소거 임계치 V_th가 마이너스이고, 기입 임계치 V_thw2가 플러스가 되도록 설정하면, GND로 설정할 수 있어,V_r발생 회로(11d)가 불필요하므로, 바람직하다. 또한, 판독 전압V_r로서는 GND 이상의 전압이 되도록 설정하면, 데이터 제어선 드라이버(2)의 워드선 WL0∼WL15에 접속된 트랜지스터의 확산층에 부전압이 인가되지 않아 부전압 발생 회로가 불필요해진다. 이 때문에, 데이터 제어선 드라이버(2)의 n형 MISFET가 형성된 p형 웰 전압을 GND로 하여 p형 기판(21)과 n형 영역으로 분리하지 않고 형성할 수 있다. 이에 따라, 데이터 제어선 드라이버(2)의 회로 면적을 감소시킬 수 있다. 또한, 부전압이 인가되지 않기 때문에, 확산층이 순 바이어스됨에 따라 소수 캐리어 주입이 생기지 않게 되어, 래치 업을 방지할 수 있다.

또한, 워드선 WL0∼WL15와 메모리 셀 어레이(1) 내에서 단락 불량이 생겨도, 메모리 셀 어레이(1)의 p형 웰(23)이나 n형 확산층(30)에 부전압이 인가되지 않기 때문에, 소수 캐리어 주입에 의한 판독 데이터 파괴가 생기지도 않는다. 남은 비선택 메모리 셀에 연결되는 워드선 WL0∼WL13은 도 30에 도시한 바와 같이,V_read발생 회로(11c)로부터 출력되고, (메모리 셀의 기입 임계치의 최대치)+V_BL보다 높은 전압으로 설정되어, 비트선측의 선택선 SSL에도V_read가 공급된다.

본 실시예에서 특징적인 것은 데이터를 판독하는 선택 셀로부터 전류가 유출되는 방향, 즉 선택 셀의 소스측에 접속된 비선택 셀의 제어 게이트인 경우 워드선 WL15에는 드레인측에서의 비선택 셀의 패스 전압V_read보다 낮은 패스 전압V_read2가 공급된다는 것이다. 이와 같이 비선택 셀에 공급하는 패스 전압을 구분하여 사용하는 것에 의한 효과를, 이하, 메모리 셀의 드레인 컨덕턴스가 작은 경우와 큰 경우에 대하여 설명한다.

선택 셀의 드레인 컨덕턴스가 비선택 셀이나 선택 트랜지스터의 드레인 컨덕턴스보다 충분히 낮고, 선택 셀이 포화 영역에서 동작하는 경우에는 비트선과 공통 소스선 사이의 전압의 대부분이 선택 셀의 소스 전극과 드레인 전극 사이에 인가된다. 이 때문에, 선택 셀의 소스 전극의 전위는 드레인 전극의 전위보다 크게 저하한다. 즉, 선택 메모리 셀의 소스측에 접속된 비선택 메모리 셀의 소스, 드레인의 전위는 선택 메모리 셀의 드레인측에 접속된 비선택 메모리 셀의 소스, 드레인의 전위보다 공통 소스선의 전위 GND에 근접한다.

한편, 가장 비트선에 가까운 메모리 셀 M0의 소스 전위는 거의 V_BL이 되고, 가장 공통 소스선에 가까운 메모리 셀 M15의 소스 전위는 GND이다. 따라서, 만약 종래와 같이, 패스 전압V_read가 전부 동일하다고 하면, 비선택 셀이 전부 소거 상태로 있다고 해서 그 비선택 셀의 오기입 스트레스는 메모리 셀 M0에서는 거의V_read-V_SL, 메모리 셀 M15에서는V_read-GND가 되어, 메모리 셀 M15의 셀에 큰 오기입 스트레스가 인가된다.

이에 대하여, 본 실시예에서는 패스 전압V_read2를 패스 전압V_read보다 낮게, 예를 들면V_read-V_BL이상으로 설정한다. 이에 따라, 메모리 셀 M15의 오기입 스트레스를 효과적으로 삭감할 수 있다.

또한, 판독 메모리 셀의 드레인 컨덕턴스가 직렬 비선택 셀이나 선택 스위칭 트랜지스터의 드레인 컨덕턴스보다 충분히 낮고, 판독 메모리 셀이 포화 영역에서 동작하는 것으로 한다. 이 경우에는 메모리 셀 M0에 관한 소스 드레인 전극으로부터 측정한 게이트 전압은 종래예와 동일하게 거의V_read-V_BL이 되어, M15보다 오기입 스트레스가 인가되지 않아 양호한 데이터 유지 특성이 유지된다.

또한, 선택 메모리 셀의 드레인 컨덕턴스가 비선택 메모리 셀의 드레인 컨덕턴스와 동일한 정도 이상이 된 경우에는 제1 실시예에서 설명한 것과 마찬가지의 방법에 의해, 선택 스위칭 트랜지스터 S2의 드레인 컨덕턴스를 비선택 셀의 드레인 컨덕턴스보다 작게 한다. 이에 따라, 비선택 메모리 셀의 기억 상태가 어느 경우라도, 본 실시예의 구성으로 판독에 따른 오기입 스트레스를 더욱 삭감할 수 있는 것을, 본 발명자들은 새롭게 발견하였다. 이하, 이에 대하여 설명한다.

예를 들면, 선택 메모리 셀이 M14이고, 비선택 메모리 셀 M0∼M12는 데이터 "0"(즉, 기입 상태)으로 드레인 컨덕턴스가 낮고, 메모리 셀 M13, M15는 데이터 "1"(즉, 소거 상태)로 드레인 컨덕턴스가 높고, 선택 메모리 셀 M14도 소거 상태 "1"로 드레인 컨덕턴스가 높아져 있는 것으로 한다. 이 메모리 기억 패턴에 있어서, 선택 메모리 셀의 드레인 컨덕턴스가 비선택 셀의 드레인 컨덕턴스와 같은 정도 이상, 또한 선형 영역에서 동작하고 있다고 해서 공통 소스선측의 선택 게이트선 전압 V_GSL를V_read로 설정한 것으로 한다.

이 때, 비트선 BL과 공통 소스선 SL(기준 전위선) 간의 전위차는 드레인 컨덕턴스가 낮은 메모리 셀 부분, 즉 메모리 셀 M0으로부터 M12에 집중적으로 인가된다. 이에 따라, 도 29에 도시한 선택 메모리 셀 M14의 드레인 노드(즉, 비선택 메모리 셀 M13의 소스 노드)의 전위 V1도 거의 GND가 된다. 이 결과, 비선택 메모리 셀 M13의 오기입 스트레스는V_read-GND가 되어, 종래예와 동일한 높은 오기입 전압 스트레스가 비선택 메모리 셀 M13에 인가된다.

이에 대하여, 본 실시예에 있어서, 제1 실시예에서 설명한 바와 마찬가지로, V_GSL을 V_cc보다 낮게 유지하면, 선택 스위칭 소자(MISFET) S2가 셀 전류가 증가한 경우의 전류 제한 소자로서 동작한다. 이 때문에, 선택 메모리 셀의 드레인 컨덕턴스가 직렬 비선택 셀의 드레인 컨덕턴스와 같은 정도 이상이 된 경우, 셀 전류가증가하여 선택 트랜지스터 S2의 드레인 및 소스 사이의 전압 강하가 증가하기 때문에, 비선택 메모리 셀 M13의 소스 노드(도 29의 V1 노드)가 GND 이상, V_BL이하로 상승한다. 이에 따라, 비선택 메모리 셀 M13의 오기입 스트레스는V_read-GND보다 작아진다.

도 30에는 상술한 비선택 메모리 셀 M13의 소스인 V1 노드의 전위 변화와 함께 나타내었다. 도 30의 일점쇄선은 V_GSL이 V_cc이상인 경우이고, 실선은 V_GSL이 V_cc이하인 경우이다. 메모리 셀 M13보다 판독 전류가 흐르는 방향의 상류에 위치하는 비선택 메모리 셀 M0-M12의 오기입 스트레스도, 당연히 종래예보다 작아진다.

선택 트랜지스터 S2의 드레인 컨덕턴스를 선택 셀의 임계치 전류(임계치 전압 근방에서의 셀 전류)에 있어서의 드레인 컨덕턴스보다 크고, 예를 들면 3배 이상으로 설정하면, 임계치 전류와 같은 정도의 셀 전류의 경우에는 비트선 BL과 공통 소스선 SL(기준 전위선) 간의 전위차는 선택 셀의 드레인 및 소스 사이에 7할 이상 인가된다. 따라서, 선택 트랜지스터 S2에 의해 셀 전류가 감소한다고 하는 영향은 극히 적다. 이는 선택 트랜지스터 S2가 단순한 선형 저항이 아니고, 일정 전류 이상에서 등가 저항이 매우 크고, 일정 전류 이하에서는 등가 저항이 매우 작은 저항 소자로서 기능하는 것에 의한다. 따라서, 판독의 최소 전류는 종래예와 거의 동일하게 유지할 수 있다.

특히, 셀 전류의 대소를 전류 기준치(참조 전류치)와 비교하여 데이터 판정하는 감지 방식을 이용하는 경우에는 선택 메모리 셀의 드레인 컨덕턴스가 직렬 비선택 셀의 드레인 컨덕턴스와 같은 정도 이상에서는 임계치 전류보다 큰 셀 전류가 되는 것은 명백하다. 따라서, 선택 트랜지스터의 드레인 컨덕턴스가 본 실시예와 같이 종래예보다 작아져도, 그것이 선택 메모리 셀의 전류 임계치에 있어서의 드레인 컨덕턴스보다 충분히 큰 경우에는 판독 데이터가 "1"인 경우의 셀 전류의 최소치가 보유되어, 임계치 판정에는 문제가 생기지 않는다. 물론, 동시에 백 패턴에 의한 셀 전류의 증대는 억제할 수 있기 때문에, 셀 전류의 변동은 종래보다 억제할 수 있다.

한편, 본 실시예의 방법을 이용함으로써, 메모리 셀에 흐르는 최대 전류와 최소 전류와의 차를 작게 할 수 있다. 따라서, 판독 시간의 최대치를 일정하게 한 채, 셀 판독 전류에 의해 발생하는 전자 노이즈의 최대치를 삭감할 수 있다. 이에 따라, 보다 작은 셀 전류를 이용해도 전자 노이즈, 예를 들면, 인접하는 비트선 간의 용량 결합에 의한 전위 변화의 영향을 받지 않고 판독을 행할 수 있다. 이에 따라 고속으로 데이터 판정을 할 수 있고, 전자 노이즈에 따른 오판독의 확률을 감소시켜 고신뢰성을 얻을 수 있다.

또한, 선택 셀의 최대 전류를 작게 유지할 수 있으므로, 공통 소스선 SL의 전위의 부상이 작아진다. 이는 검증 기입 시에 "1" 데이터가 "0" 데이터로 충분히 기입되지 않는 불량의 발생을 방지한다. 또한, 비트선에 흐르는 최대 전류도 감소하기 때문에, 전류 스트레스에 의한 일렉트로 마이그레이션에 의한 배선 저항 상승이 생기지 않고, 신뢰성 열화도 억제된다. 또한, 발열 증대에 의한 트랜지스터의 임계치 변화나 누설 전류의 증대의 문제도 작게 할 수 있다. 또한, 판독 전류의최소치는 종래와 동일하게 유지할 수 있기 때문에 최소의 판독 전류가 감소함에 따른 판독 시간의 증대도 생기기 않는다.

또한, 선택 메모리 셀에 직렬로 접속된 비선택 메모리 셀의, 판독 시의 오기입 스트레스를 저감시킬 수 있기 때문에, 데이터의 "1" 데이터와 "0" 데이터와의 전압 마진을 삭감할 수 있다. 따라서, 패스 전압V_read를 더욱 낮출 수 있으므로, 패스 전압V_read를 발생시키기 위한 승압 회로 면적이나 승압 시간을 저감시킬 수 있어, 보다 신뢰성이 높은 메모리를 실현할 수 있다. 선택 게이트선 전압 V_GSL을 V_cc보다 낮게 한 구성에서는 제1 실시예에서 설명한 이점이 마찬가지로 존재하는 것은 물론이다.

[제6 실시예]

도 31은 본 발명의 제6 실시예의 데이터 판독 동작 시의 메모리 셀 블록 내의 구성 및 전압 관계를 나타낸다. EEPROM 전체의 구성은 제5 실시예의 도 28과 마찬가지이다. 또한, 셀 레이아웃이나 회로 구성, 소자 구조도, 제1 실시예 또는 제3 실시예와 동일하다. 제6 실시예에서는 제5 실시예와는 판독 전류가 흐르는 방향이 다르고, 이 점에서 제1 실시예의 변형예와 동일하게 되어 있다. 복수의 비트선에 대하여 비트선 수보다 적은 감지 증폭기가 이용되는 경우에 도 31에서는 하나의 감지 증폭기를 공유하는 비트선 BLa, BLb의 부분이 나타나 있다.

여기서는 한쪽의 비트선 BLb에 접속된 메모리 셀을 감지 증폭기로 판독하고, 비선택 상태의 다른 쪽의 비트선 BLa는 판독 시에 예를 들면, 공통 소스선 SL과 동일한 전위로 유지함으로써, 전위 변동을 억제하는 실드선으로서 동작시키도록 한다. 도 31에서는 간단하게 하기 위해서 하나의 감지 증폭기에 접속되는 2개의 비트선 BLa, BLb만 나타내고 있지만, 복수개의 비트선이 배열되고 판독 비트선 이외의 비트선 중 적어도 하나를 실드선으로 하면, 본 실시예의 효과가 생긴다.

특히, 실드 효과에 대해서는 판독 셀이 연결된 복수의 비트선 BLb에 대하여, 각각의 사이에 적어도 1개의 실드 비트선 BLa가 존재하는 도 2에서 도시한 구성이, 판독에 따른 비트선의 용량 결합 노이즈를 삭감하기 위해서는 바람직하다. 그리고, 본 실시예에서는 실드 비트선에 접속된 메모리 셀의 리드 디스터브도 억제할 수 있다.

메모리 블록 내의 구성에 대해서는 제1 실시예와 마찬가지이므로, 설명은 생략한다. 여기서는 16개의 워드선 WL0∼WL15 중 워드선 WL에 의해 구동되어 비트선 BLb에 접속된 메모리 셀을 판독하는 경우를 생각한다. 데이터 판독 시에 공통 소스선 SL로부터 비트선 BL에 전류를 흘리는 본 실시예에서는 선택 메모리 셀의 드레인측(제5 실시예와 전류가 반대이므로, 공통 소스선 SL 측이 드레인이 됨)에 있는 워드선 WL(x+1)∼WL15에는 종래와 마찬가지로 패스 전압V_read를 공급하고, 선택 메모리 셀의 소스측에 있는 워드선 WL0∼WL(x-1)에는 패스 전압V_read보다 낮은 패스 전압V_read2를 공급한다.

여기서, x는 1 이상, 14 이하의 정수이다. 도 31에서는 x=1인 경우, 즉 워드선 WL1에 의해 메모리 셀 M1이 선택된 경우의 전압 관계를 나타내고, 도 32는 그판독 동작의 타이밍도를 나타내고 있다. 또, 도 31의 괄호 안에는 메모리 셀 M1 대신에 메모리 셀 M14가 선택되었을 때의 전압 관계를 나타내고 있다. 다른 메모리 셀이 선택된 경우에도, 선택 셀의 드레인측과 소스측의 비선택 셀에 공급되는 패스 전압의 관계는 마찬가지로 설정된다.

데이터 판독 시, 블록 선택 디코더(3a) 및 블록내 선택 디코더(3b)에 의해 데이터를 판독하는 블록의 데이터 제어선 드라이버(2)가 활성화된다. 우선, 시각 t0에서 공통 소스선측의 선택 게이트선 GSL, 비선택 워드선 WL2-WL15에 패스 전압V_read를 선택 워드선 WL1에 판독 전압V_r을 비선택 워드선 WL0에는 패스 전압V_read보다 낮은 패스 전압V_read2를 각각 공급한다. 그리고, 시각 t1에서, 공통 소스선 SL 및 비선택 비트선 BLa에 전압 V_SL을 공급한다. 그 후, 시각 t2에서 비트선측의 선택 게이트선 SSL에 전압 V_GSL을 공급함으로써, 선택 비트선 BLb는 판독 데이터에 따라 공통 소스선 SL 측으로부터의 전류에 의해 충전되거나(데이터 "1"일 때), 또는 충전되지 않는다(데이터 "0"일 때).

또, 비선택의 블록의 SSL, WL0∼WL15 및 GSL은 판독 기간 중 부유 또는 0V로 유지되어, 데이터의 오판독이나 파괴가 생기지 않도록 한다.

판독 전압V_r은 기입 후의 임계치의 최저치를 V_thw2, 소거 후의 임계치의 최대치를 V_the로 하여, V_thw2와 V_the와의 범위 이내가 되는 값이고, (V_thw2+V_the)/2 정도가 되는 것이, 판독 마진을 얻는 데 바람직하다. 구체적으로, 예를 들면 판독 전압V_r은-0.5V 내지 4V 사이에 설정된다. V_the가 마이너스이고, V_thw2가 플러스가 되도록 설정하면, 판독 전압V_r을 GND로 설정할 수 있고,V_r발생 회로(11d)가 불필요해지기 때문에 바람직하다.

또한, 판독 전압V_r로서는 GND 이상의 전압이 되도록 설정하는 것이 바람직하다. 이에 따라, 데이터 제어선 드라이버(2)의 워드선 WL0∼WL15에 접속된 트랜지스터의 확산층에 부전압이 인가되지 않게 되어, 부전압 발생 회로가 불필요해진다. 또한, 데이터 제어선 드라이버(2)의 n형 MISFET가 형성된 p형 웰 전압을 GND로 하여 p형 기판(21)과 n형 영역으로 분리하지 않고 형성할 수 있다. 이 결과, 데이터 제어선 드라이버(2)의 회로 면적을 감소시킬 수 있다. 또한, 부전압이 인가되지 않기 때문에, 확산층이 순 바이어스됨에 따라 소수 캐리어 주입이 생기지 않게 되어, 래치 업을 방지할 수 있다.

또한, 워드선 WL0∼WL15와 메모리 셀 어레이(1) 내에서 단락 불량이 생겨도, 메모리 셀 어레이(1)의 p형 웰(23)이나 n형 확산층(30)에 부전압이 인가되지 않기 때문에, 소수 캐리어 주입에 의한 판독 데이터 파괴가 생기지도 않는다. 남은 비선택 메모리 셀에 연결되는 워드선 WL2∼WL15는 도 28에 도시한 바와 같이,V_read발생 회로(11c)로부터 출력되는 메모리 셀의 기입 임계치의 최대치보다 높은 전압으로 설정되고, 공통 소스선에 접속된 측의 선택 게이트선 GSL에도 패스 전압V_read가 공급된다.

본 실시예에서 특징적인 것은 데이터를 판독하는 선택 셀로부터 전류가 유출되는 방향, 즉 소스측에 접속된 비선택 셀의 게이트 전극, 이 경우 워드선 WL0에는 패스 전압V_read보다 낮은 패스 전압V_read2가 공급된다는 점이다. 이하, 메모리 셀의 드레인 컨덕턴스가 작은 경우와 큰 경우로 나누어 본 실시예의 효과를 설명한다.

우선, 데이터를 판독하는 선택 메모리 셀의 드레인 컨덕턴스가 직렬 비선택 셀이나 선택 트랜지스터의 드레인 컨덕턴스보다 충분히 낮고, 판독 메모리 셀이 포화 영역에서 동작하는 것으로 한다. 이 때, 비트선과 공통 소스선 사이의 전압의 대부분이 선택 셀의 소스 전극과 드레인 전극과의 사이에 인가되어, 선택 메모리 셀의 소스 전극의 전위는 드레인 전극의 전위보다 크게 저하한다. 즉, 선택 메모리 셀의 소스측에 접속된 비선택 메모리 셀의 소스, 드레인 전극의 전위는 선택 메모리 셀의 드레인측에 접속된 비선택 메모리 셀의 소스, 드레인 전극의 전위보다 공통 소스선에 주어지는 전위 V_SL에 근접한다.

한편, 비트선 BL 측에 가장 가까이 배치된 비선택 메모리 셀 M0의 소스 전위는 거의 GND가 되고, 공통 소스선 SL 측에 가장 가까이 배치된 비선택 메모리 셀 M15의 소스 전위는 V_SL이 된다. 만약, 비선택 셀이 전부 소거 상태라고 하여, 이들에 동일한 패스 전압V_read가 공급된 것으로 하면, 비선택 셀의 오기입 스트레스는 메모리 셀 M15에서는 거의V_read-V_SL, 메모리 셀 M0에서는V_read-GND가 되어, 메모리 셀 M0쪽에 큰 오기입 스트레스가 걸린다.

이에 대하여, 본 실시예에서는 예를 들면 패스 전압V_read2를 패스 전압V_read이하이거V_read-V_SL이상으로 설정함으로써, 비선택 메모리 셀 M0에서의 오기입 스트레스를 효과적으로 삭감할 수 있다. 또한, 선택 메모리 셀의 드레인 컨덕턴스가 직렬 비선택 셀이나 선택 트랜지스터의 드레인 컨덕턴스보다 충분히 낮고, 또한 선택 메모리 셀이 포화 영역에서 동작하는 경우에는 비선택 메모리 셀 M15에 관한 소스, 드레인 전극으로부터 측정한 게이트 전압은 종래예와 동일하게 거의V_read-V_SL이 되고, 종래 이상으로 오기입 스트레스가 인가되지 않아 양호한 데이터 유지 특성이 유지된다.

또한, 선택 메모리 셀의 드레인 컨덕턴스가 직렬 비선택 셀의 드레인 컨덕턴스와 같은 정도 이상이 된 경우에는 제1 실시예에서 설명한 것과 마찬가지의 방법에 의해 선택 트랜지스터 S1의 드레인 컨덕턴스를 비선택 셀의 드레인 컨덕턴스보다 작게 하는 것이 유효하다. 이에 따라, 비선택 메모리 셀의 기억 상태가 어느 경우라도, 본 실시예의 구성으로 오기입 스트레스를 더욱 삭감할 수 있는 것이 분명해졌다. 이하, 이에 대하여 설명한다.

예를 들면, 메모리 셀 M이 선택되고, 이 때 비선택 메모리 셀 M3-M15가 데이터 "0"(기입 상태)으로 드레인 컨덕턴스가 낮고, 비선택 메모리 셀 M0과 M2가 데이터 "1"(소거 상태)로 드레인 컨덕턴스가 높은 경우를 상정한다. 선택 메모리 셀 M1은 소거 상태 "1"로 있다고 하고, 드레인 컨덕턴스가 높아진 것으로 한다. 또한, 이 기억 패턴에 있어서, 선택 메모리 셀 M1의 드레인 컨덕턴스가 직렬 비선택셀의 드레인 컨덕턴스와 동일한 정도가 되어 선형 영역에서 동작하고 있는 것으로 한다.

이 때 만약, 선택 게이트선 전압 V_GSL을 패스 전압V_read로 한 경우에는 비트선 BL과 공통 소스선 SL(기준 전위선) 간의 전위 차는 드레인 컨덕턴스가 낮은 셀 부분, 즉 비선택 셀 M3-M15에 집중적으로 인가된다. 이에 따라, 도 31에 도시한 선택 셀 M1의 드레인 노드(V2 노드)도 거의 GND가 된다. 이 때문에, 비선택 메모리 셀 M2의 오기입 스트레스는V_read-GND가 되어, 종래예와 동일한 높은 오기입 전압스트레스가 메모리 셀 M2에 인가된다.

한편, 본 실시예에서는 제1 실시예의 변형예에서 설명한 바와 같이, 선택 게이트선 전압 V_GSL을 V_cc보다 낮게 유지함으로써 선택 트랜지스터 S1이 셀 전류가 증가한 경우의 전류 제한 소자로서 동작한다. 이 때문에, 선택 셀의 드레인 컨덕턴스가 직렬 비선택 셀의 드레인 컨덕턴스와 같은 정도 이상이 된 경우, 셀 전류가 증가하여 선택 트랜지스터 S1의 드레인 및 소스 사이의 전압 강하가 증가하는 결과, 메모리 셀 M2의 소스인 전위가 GND 이상 V_BL이하로 상승한다. 이에 따라, 비선택 메모리 셀 M2의 소스 V2 노드도 상승하여, 비선택 메모리 셀 M2의 오기입 스트레스는 항상V_read-GND보다 작아진다.

도 32는 상술한 V2 노드의 변화를 나타내고 있다. 도 32의 일점쇄선은 V_GSL이 V_cc이상인 경우이고, 실선은 V_GSL이 V_cc이하인 경우이다. 또, 메모리 셀 M2보다판독 전류가 흐르는 방향의 상류에 위치하는 메모리 셀 M2-M15의 오기입 스트레스도, 당연히 종래예보다 작아진다.

선택 스위칭 트랜지스터 S1의 드레인 컨덕턴스를 데이터를 판독하는 선택 셀의 임계치 전류에 있어서의 드레인 컨덕턴스보다 크게, 예를 들면 3배 이상으로 설정하면, 임계치 전류와 같은 정도의 셀 전류의 경우에는 비트선 BL과 공통 소스선 SL(기준 전위선) 간의 전위차는 선택 셀의 드레인 및 소스 사이에 7할 이상 인가된다. 따라서, 선택 트랜지스터 S1에 의한 셀 전류의 감소에의 영향은 극히 작다. 이는 선택 트랜지스터 S1이 단순한 선형 저항이 아니고, 일정 전류 이상으로 등가 저항이 매우 크고, 일정 전류 이하에서는 등가 저항이 매우 작은 저항 소자로서 기능하는 것에 의한다. 즉, 판독의 최소 전류는 종래예와 거의 동일하게 유지할 수 있다.

특히, 셀 전류의 대소를 기준 전류치와 비교하여 데이터 판정하는 감지 방식을 이용하는 경우에는 선택 메모리 셀의 드레인 컨덕턴스가 직렬 비선택 셀의 드레인 컨덕턴스와 같은 정도 이상이 된 경우에, 임계치 전류보다 큰 셀 전류가 되는 것은 명백하다. 따라서, 선택 스위칭 트랜지스터의 드레인 컨덕턴스가 본 실시예와 같이 종래예보다 작아져도 선택 메모리 셀의 전류 임계치에 있어서의 드레인 컨덕턴스보다 충분히 큰 경우에는 판독 데이터가 "1"인 경우의 셀 전류의 최소치를 유지하기 때문에, 임계치 판정에는 문제가 발생되지 않는다.

동시에, 백 패턴에 의한 셀 전류의 증대는 억제할 수 있기 때문에, 셀 전류의 변동은 종래보다 억제할 수 있다. 여기서, 백 패턴은 선택 셀에 직렬 접속된비선택 셀의 임계치 패턴, 특히 비트선측의 비선택 셀의 임계치의 패턴을 말한다. 비트선측에 있는 비선택 셀의 기입/소거의 데이터 상태에 의해 선택 셀의 드레인과 비트선 간에 들어가는 컨덕턴스가 결정되고, 이에 따라 선택 셀의 판독 전류가 결정되는 것을 본 발명자 등은 백 패턴의 영향이라고 한다.

또한, 본 실시예에서는 도 32와 같이, 실드 비트선 BLa에는 판독 시에 전위 기준선 SL과 동일한 전위 V_SL이 인가된다. 따라서, 비선택의 실드 비트선 BLa에 접속된 메모리 셀 M0'-M15'의 오기입 전압 스트레스는 최대V_read-V_SL이 되어, 종래예의 실드 비트선 BLa에 접속된 메모리 셀에 인가되는V_read-GND보다 항상 억제할 수 있다. 그리고, 판독 시에 공통 소스선 SL과 비선택 비트선 BLa는 동 전위로 유지하고 있기 때문에, 비선택 비트선 BLa가 실드선으로서 기능하고, 복수의 비트선 BLb 간의 용량 결합 노이즈를 저감시킬 수 있는 것은 분명하다.

또한, 본 실시예의 방법을 이용함으로써, 메모리 셀에 흐르는 최대 전류와 최소 전류와의 차를 작게 할 수 있고, 판독 시간의 최대치를 일정하게 한 채, 셀 판독 전류에 의해 생기는 전자 노이즈의 최대치를 삭감할 수 있다. 따라서, 보다 작은 셀 전류를 이용해도 전자 노이즈, 예를 들면, 인접하는 비트선 간의 용량 결합에 의한 전위 변화의 영향을 받지 않고 판독을 행할 수 있어, 고속으로 데이터 판정을 할 수 있어, 전자 노이즈에 따른 오판독의 확률을 감소시켜 고신뢰성을 얻을 수 있다.

또한, 판독 셀의 최대 전류를 작게 유지할 수 있기 때문에, 전위 기준선 SL의 전위의 변동이 작아져, 드레인 전압 변동에 따르는 임계치 변동이 생기지 않는다. 또한, 비트선에 흐르는 최대 전류도 감소하기 때문에, 전류 스트레스에 의한 일렉트로 마이그레이션에 의한 배선 저항 상승이 생기지 않고, 신뢰성 열화도 억제된다. 발열 증대에 의한 트랜지스터의 임계치 변화나 누설 전류의 증대의 문제도 작게 할 수 있다. 또한, 판독 전류의 최소치는 종래와 동일하게 유지할 수 있기 때문에, 최소의 판독 전류가 감소함에 따른 판독 시간의 증대도 생기지 않는다.

또한, 선택 메모리 셀에 직렬로 접속된 비선택 메모리 셀의, 판독 시의 오기입 스트레스를 저감시킬 수 있기 때문에 데이터의 "1" 데이터와 "0" 데이터와의 전압 마진을 삭감할 수 있다. 따라서, 판독 시의 패스 전압V_read를 더욱 낮출 수 있기 때문에, 패스 전압V_read를 발생시키는 승압 회로의 면적이나 승압 시간을 저감시킬 수 있어, 보다 신뢰성이 높은 메모리 셀을 실현할 수 있다. 본 실시예에서도 제1 실시예에서 설명한 이점이나 제5 실시예에서 설명한 이점은 마찬가지로 존재하는 것은 물론이다.

[제7 실시예]

도 33은 본 발명의 제7 실시예에 의한 NAND형 EEPROM의 블록 구성을 나타낸다. 셀 어레이 구성은 도 2 내지 도 8에 도시한 것과 다름없다. 또한, 소자 구조로서 제3 실시예를 이용할 수 있다. 도 33은 제6 실시예의 도 28과 거의 마찬가지의 구성이지만, V_GSL발생 회로의 출력의 전환을 행하는 방식 대신에,V_read발생 회로(11c)가 데이터 판독 시에 선택 페이지에 의해 적어도 두 개의 다른 패스 전압V_read를 선택 출력할 수 있게 되어 있다는 점에 특징이 있다.

본 실시예에서는 데이터 판독 시의 비선택 메모리 셀에서의 임계치 변동을 효과적으로 억제하는 방법을 제공한다. 데이터 판독 시, 선택 메모리 셀에 직렬로 접속된 비선택 메모리 셀의 컨덕턴스가 기입/소거 상태에 따라 변화하고, 그 결과로서 선택 메모리 셀의 임계치가 변화하는 문제에 대해서는, 원리적으로는 비선택 메모리 셀의 제어 게이트 전압을 상승시키고, 비선택 메모리 셀의 드레인 컨덕턴스를 상승시키면 된다. 그러나, 비선택 메모리 셀의 제어 게이트 전압을 너무 높게 하면, 비선택 메모리 셀은 기입 스트레스가 인가되어, 오기입(리드 디스터브)이 발생된다.

본 실시예는 선택 메모리 셀의 드레인측에 많은 "0" 데이터의 비선택 메모리 셀이 접속되는 상태에서의 드레인 컨덕턴스는 저하시키지 않고, 리드 디스터브에 의한 비선택 메모리 셀에서의 오기입을 방지하면서 선택 메모리 셀의 임계치 상승을 감소시킨다. 이는 선택 메모리 셀에서의 임계치 상승을 일정하게 하는 조건으로 변경하면, 비선택 메모리 셀의 데이터가 전부 데이터 "0"이라는 최악 시의 드레인 컨덕턴스를 상승시킬 수 있기 때문에, 종래의 과제를 해결할 수 있다.

이와 같은 목적으로 본 실시예의 도 33의 구성에 있어서는 내부 전압 발생 회로(11)의V_read발생 회로(11c)에, 그 출력 전압을 제어하는 제어 입력으로서, 어드레스 버퍼(6)로부터 선택 페이지가 입력되어 있다. 여기서 "페이지"는, 하나의 NAND 셀 블록 내에서, 워드선 WL0∼WL15의 각각에 접속된 복수의 메모리 셀의 그룹을 가리킨다.

도 34는V_read발생 회로(11c)의 구체적인 구성을 나타내고 있다. 링오실레이터 회로(101)와 그 발진 출력에 의해 구동되는 차지 펌프 회로(102)가 승압 회로를 구성하고 있으며, 이에 따라 전원 전압을 승압한 고전압인 패스 전압V_read가 발생된다. 차지 펌프 회로(102)의 출력 단자에는 그 승압 동작을 제한하기 위한 전압(또는 전류) 모니터 회로(103)가 접속되어 있다. 이 모니터 회로(103)는 패스 전압V_read가 정해진 값 이상으로 상승한 경우에, 차지 펌프 회로(102)를 정지시키거나, 구동력을 저하시키는 제어를 행한다. 이 모니터 회로(103)에 의해V_read출력 전압에 대하여 마이너스 귀환이 형성되어, 안정된 출력 전압을 얻을 수 있게 되어 있다.

링오실레이터(101), 차지 펌프 회로(102) 및 모니터 회로(103)의 부분에는 공지의 회로가 이용된다(예를 들면, 특개2000-105998 공보). 또한, 참조 전압(또는 참조 전류)에 따라 다른 승압 전압을 얻기 위한 회로 방식으로서, 예를 들면, 복수의 차지 펌프 회로를 구비하여 이를 전환 제어하는 방식을 이용해도 된다(예를 들면, 특개평7-111095호 공보).

모니터 회로(103)는V_read출력을 분압한 값과 참조 전압을 비교하는 비교기에 의해 구성된다. 모니터 회로(103)는 출력 패스 전압V_read를 예를 들면 저항에 의해, 분압 또는 분류하고 나서 참조 전압이나 기준 전압과 비교하는 회로를 포함해도 된다. 이와 같이 함으로써, 예를 들면 3V 이상의V_read전압을 피드백하는 모니터 회로(103)를V_read보다 저전압의 능동 소자를 이용한 회로로 구성할 수 있어, 보다 내압이 작게 면적이 작은 능동 회로 소자를 이용할 수 있다. 따라서, 모니터 회로(103)의 회로 면적을 보다 축소할 수 있다.

참조 전류를 이용하는 경우에는 모니터 회로(103)는 참조 전류와,V_read출력을 예를 들면 저항 분할에 의해 분류한 값을 비교기로 비교함으로써 구성된다. 참조 전압 발생 회로는 디지털 데이터가 입력되는 논리 회로(105)와 그 출력을 아날로그값으로 변환하는 D/A 변환 회로(104)를 포함하여 구성된다. D/A 변환 회로(104)의 출력이,V_read전압을 설정하기 위한 참조 전압(또는 참조 전류)치가 된다.

논리 회로(105)는 판독 시에 선택한 페이지 어드레스 신호와 배선층을 전부 적층한 후에 그 논리치를 설정할 수 있는 트리밍 설정치의 두 개의 디지털 신호를 입력으로서, 이들 논리합을 작성하여 출력한다. 트리밍 설정치는 승압 전압을 최적값으로 조정하기 위한 데이터이고, 웨이퍼 테스트의 결과에 따라 예를 들면 퓨즈나 안티퓨즈 그 밖의 불휘발성 메모리에 기입하여 보유되고, 메모리의 전원 투입 시에 자동적으로 판독되어, 내부 전압 발생 회로의 조정에 이용되는 것이다. 출하 테스트 시에, 임의의 페이지에 대한V_read를 설정한 후에는 전원 차단에 상관없이 값이 유지되도록 하는 것이V_read를 조정한 후 일정 범위로 유지하기 위해서, 바람직하다.

도 35는 논리 회로(105)의 구성으로, 전 가산기(201)를 직렬 접속한, 소위 맨체스터형 가산기를 구성하고 있다. A3∼A0은 선택 페이지 어드레스 신호(디지털 신호)의 신호선이고, B3∼B0은 트리밍 설정치(디지털 신호)의 신호선이다. 이와 같은 맨체스터형 가산기에 선택 페이지 어드레스 신호와 트리밍 설정치를 입력함으로써, C4∼C0에는 선택 페이지 어드레스와 트리밍 설정치의 합의 값을 디지털 출력할 수 있다.

이와 같이 논리 회로(105)의 출력이 디지털로 주어져 있기 때문에, 선택 페이지 어드레스로부터 아날로그 신호를 작성하고, 트리밍 설정치 디지털 입력으로부터 아날로그 신호를 작성하고, 이들을 아날로그 신호로서 정합하는 경우보다, 노이즈의 영향을 받기 어려운 다이내믹 범위를 넓게 확보할 수 있다. 또한, D/A 변환 회로(104)는 하나로 충분하기 때문에, 선택 페이지 어드레스와 트리밍 설정치의 합에 대하여, 용이하게 단조성(monotonicity)이 보증되고, 온도 변화에 의한 특성 변화 보증도 용이하다. 이에 따라, 설정하는 전압 단계가 작아도 정밀도있게V_read전압을 설정할 수 있다.

또, 논리 회로(105)에 있어서, A1, A0에 예를 들면 선택 페이지의 상위 어드레스만을 할당하여, A3, A2를 GND로 함으로써, 워드선을 WL0∼WL3, WL4∼WL7, WL8∼WL11, WL12∼WL15와 같이 그룹으로 나누면, 그룹마다 다르고, 각 그룹 내에서는 일정한V_read전압을 얻도록 할 수 있다. 이와 같이 하여, 선택 페이지 어드레스의차에 의한 전압 스텝과 트리밍 입력의 전압 스텝을 바꾸어 할당하는 것도 용이하게 할 수 있다. 또한, 선택 페이지의 디지털 값을 나눗셈 회로로 나눔으로써, 트리밍 입력 스텝의 임의의 정수배를 선택 페이지의 어드레스의 차에 의한 전압 스텝에 할당할 수도 있다.

다음으로, 본 실시예에 있어서의 데이터 판독 시의 메모리 셀 부분의 전압 관계와 동작에 대하여, 도 36을 이용하여 설명한다. 도 36에서는 워드선 WLx(x는 0∼15의 범위의 정수)가 선택된 경우의V_read발생 회로(11c)가 출력하는 패스 전압을V_readx로 나타내고 있다. 도 36의 (a)는 공통 소스선 SL에 가장 가까운 메모리 셀 M15가 선택된 경우, 도 36의 (b)는 메모리 셀 M2가 선택된 경우, 도 36의 (c)는 비트선 BL에 가장 가까운 메모리 셀 M0이 선택된 경우이다. 또한, 본 실시예에서는 비트선 BL로부터 공통 소스선 SL에 판독 전류를 흘린다.

워드선 WL15가 선택된 도 36의 (a)인 경우에는 선택 메모리 셀 M15보다 비트선 BL 측에 가장 많이 비선택 메모리 셀이 존재하고, 워드선 WL0이 선택된 도 36의 (c)인 경우에는 선택 메모리 셀 M0보다 비트선측에는 비선택 셀은 없다. 그리고, 도 36의 (a)일 때 비선택 셀에 공급되는 패스 전압V_read15와 도 36의 (c)일 때 비선택 셀에 공급되는 패스 전압V_read0은V_read15>V_read0으로 설정된다.

도 36의 (b)는 워드선 WL2가 선택된 경우이고, 이 때 비선택 셀에 공급되는 패스 전압V_read2는 V_read15>V_read2>V_read0의 관계로 설정된다. 즉, 본 실시예에서는 데이터를 판독하는 선택 셀보다 비트선 BL 측에 존재하는 비선택 셀의 수의 증가에 따라, 비선택 셀에 공급하는 패스 전압을 상승시키는 것이 특징이다. 보다 일반적으로, 워드선 WLx의 위치를 나타내는 정수 x에 대하여, 그 정수 x가 임의의 값 i, j를 취함으로써, i>j가 되는 경우에,V_readi≥V_readj가 되는 것이, 리드 디스터브에 의한 소거 임계치 상승을 억제하기 위해서는 바람직하다.

본 실시예는 기입 검증 판독 동작에 대해서는 일괄적으로 소거한 후에, 공통 소스선측의 메모리 셀로부터 순서대로 데이터 기입을 행하는 방식을 채용한 경우에 특히 유효하다. 공통 소스측의 메모리 셀로부터 순서대로 기입을 행하면 선택 셀보다 후에 기입하는 데이터에 의한 비선택 셀의 저항 변화를 드레인측(비트선측)의 메모리 셀만 고려하면 되고, 소스측의 비선택 셀의 전압 강하량은 변화하지 않기 때문에, 소스 전위 변화에 의한 임계치 변동을 억제하여, 선택 셀의 임계치 변동을 작게 할 수 있기 때문이다. 또, 도 36에 도시한 바와 같이, 선택 스위칭 트랜지스터 S1, S2의 제어 전극에 공급하는 전압은V_readx또는 V_cc와 종래예와 동일한 값을 이용해도 되는 것은 물론, 제6 실시예까지 설명한 방법도 병용할 수 있다.

판독 선택 셀에 직렬로 접속된 비선택 셀의 기입/소거 상태(즉, 백 패턴)에 따라 컨덕턴스가 변화하는 것에 기인한 선택 셀의 임계치의 최대 변화량을 ΔV_th, 임계치 전압을 정의하는 전류(임계치 전류)를 I_th로 했을 때, 본 발명자들은 선택 셀 위치를 고정한 경우에, 도 38에 도시한 바와 같이, I_th/ΔV_th가 (V_read-V_thw)의 거의선형 함수가 되는 것을 처음으로 발견하여, 그 해석 모델을 구축하였다.

도 38은 구체적으로, 판독 선택 셀을 공통 소스선에 가장 가까운 M15로 하고 패스 전압V_read와 메모리 셀 M0∼M15의 기입 임계치 V_thw를 여러가지로 변화된 경우의 I_th/ΔV_th를 나타내고 있다. 소거 임계치 V_the는 -2V로 고정하고, I_th는 10㎀ 이상 2uA 이하의 범위 내의 값을 이용하고 있다. 또한, 패스 전압V_read는 3V 내지 6V 범위 이내의 값을 이용하고, V_thw는 0V 내지 4V 범위 이내의 값을 이용하고 있다.

도 38의 특성은 다음과 같이 설명할 수 있다. 선택 셀의 드레인 컨덕턴스가 직렬 비선택 셀이나 선택 스위칭 트랜지스터의 드레인 컨덕턴스보다 충분히 낮고, 선택 셀이 포화 영역에서 동작하는 경우에는 비트선과 공통 소스선 간의 전압의 대부분이 선택 셀의 드레인과 소스 간에 인가되기 때문에, 선택 셀의 소스 전극의 전위는 드레인 전극의 전위보다 크게 저하한다. 선택 셀보다 비트선측에 접속된 비선택 셀은 선형 동작하는 것으로 하면, 그 한 개당 컨덕턴스는 임계치 V_thw의 기입 상태일 때 최저이고, V0을 상수로 하여 β_cell×(V_readx-V_thw-V0)이 된다. 비트선측의 비선택 셀의 전체의 컨덕턴스는 비트선측의 비선택 셀의 수 nk가 증가할수록 감소하여, 기판 바이어스 효과를 무시하면, 거의 β_cell×(V_readx-V_thw-V0)/nk가 된다.

비선택 셀이 소거 상태에서는 그 임계치는 V_the이므로, 선택 셀에 직렬로 접속된 비트선측의 비선택 셀의 기입/소거 상태에 따라 컨덕턴스가 변화함에 따른 선택 셀의 드레인 전압의 변화량 ΔV_D는 하기 수학식 5와 같이 근사할 수 있다.

즉, 수학식 5는 예를 들면, V_thw=1V, V_the=-2V로 했을 때, 중괄호 내의 제1항에 비하여 작은 제2항을 무시할 수 있어, 이에 따라 임계치 변동 ΔV_th가 (V_read-V_thw-V0)에 역비례하는 근사식을 얻을 수 있는 것을 나타내고 있다. 선택 셀의 소스측 전위는 I_th의 일정 전류를 흘리고 있는 경우에는 변화하지 않는다. 따라서, 드레인 전압에 의한 임계치 저하 효과(Drain Induced Barrier Lowering)에 의한 선택 셀의 임계치 저하 ΔV_th는 ΔV_D에 비례하기 때문에, 도 38의 실험 특성을 설명할 수 있게 된다.

도 36에서, 선택 셀보다 상류 측의 직렬 비선택 셀 수 nk가 적은 경우에는 수학식 5로부터, ΔV_th가 작아진다. 따라서, 수학식 5에서, 선택 셀의 위치 X에 의해, (V_readx-V_thw-V0)/nk를 일정하게 하면, ΔV_th가 보다 일정하게 되도록 할 수 있다. 도 37의 (a)는 그 같은 패스 전압 설정예를 나타내고 있다. 즉,V_read15>V_read14>V_read13>…>V_read1로 하고, 이들 간격을 거의 등간격으로 하여, 수학식 5로부터 ΔV_th가 일정하게 되도록 하고 있다. 여기서,V_readx는 V_thw+V_BL이상이 되도록 설정되어 있다.V_read0에 대해서는 선택 셀보다 비트선측에 비선택 셀이 존재하지 않기 때문에, 등간격으로 설정할 필요는 없고 V_thw이상이 되면 된다. 물론,V_read0을 V_thw+V_BL이상으로 설정해도 상관없다.

본 실시예에서는 모든 메모리 셀 M0∼M15를 일정 횟수 판독하는 것으로 하면,V_read15와 동일한 일정한 패스 전압을 이용하여 모든 셀 판독을 행하는 종래예보다, 셀에 흐르는 전류의 최소치를 확보하면서, 비선택 셀의V_read스트레스의 총량을 저감시킬 수 있다. 여기서, 임의의 패스 전압V_read를 공급했을 때의 리드 디스터브에 의한 전하 축적층의 축적량 상승을 ΔQ(V_read)로 하면, 모든 메모리 셀 M0으로부터 M15까지를 일정 kn회 판독한 것으로 했을 때의 모든V_read스트레스는 거의 ΣΔQ(V_readx)에 비례한다. 본 실시예의 판독 타이밍에 대해서는 제1 실시예와 마찬가지이므로, 설명은 생략한다.

도 37의 (b)는 다른 패스 전압 설정예를 나타내고 있다. 여기서는 선택 셀의 위치 x를 0∼15의 범위에서, 15∼13, 12∼10, 9∼7, …과 같이 연속하는 3 위치씩 그룹으로 나누고, 각 그룹 내에서는 동일한 패스 전압치를 이용한다. 즉,V_read15=V_read14=V_read13,V_read12=V_read11=V_read10, …,V_read3=V_read2=V_read1로 한다.

이와 같이, 패스 전압V_read를 그룹화하여 공급해도 된다. 일반적으로 선택 셀의 위치 x에 대응하는 정수 i, j를 임의의 1 이상 15 이하의 값으로 하여, i>j가 되는 경우에,V_readi≥V_readj가 되면, 종래예에 비하여 리드 디스터브에 의한 소거 임계치 상승이 억제 가능하다. 이와 같이, 패스 전압V_read를 그룹화하여 공급하면, 논리 가산 회로를 포함하는 논리 회로(105)와 D/A 변환 회로(104)의 신호 비트 수를 줄일 수 있어, 보다 회로 면적을 축소할 수 있다.

또한, 본 실시예에 있어서, 패스 전압V_readx의 설정을, 리드 디스터브에 의한 임계치 상승을 종래예와 동일한 조건으로 하는 조건, 즉 ΣΔQ(V_readx)를 종래예와 동일한 조건으로 하는 조건으로 하고, 또한 선택 셀의 위치 x에 대응하는 정수 i, j를 임의의 1 이상 15 이하의 값으로 하고, i>j의 조건으로V_readi≥V_readj라고 하면, 메모리 셀 M15가 선택되었을 때의 비선택 셀의 드레인 컨덕턴스는 종래예에 비하여 상승시킬 수 있다. 따라서, 메모리 셀에 흐르는 최대 전류와 최소 전류와의 차를 작게 할 수 있어, 고속으로 데이터를 판정할 수 있어, 전자 노이즈에 따른 판독 확률을 감소시켜 고신뢰성을 얻을 수 있다.

또한, 판독 전류의 최소치를 삭감할 수 있기 때문에, 최소 판독 전류에 의해 결정하는 판독 시간을 감소시킬 수 있다. 또한, 선택 셀에 직렬로 접속된 비선택 셀의, 판독 시의 오기입 스트레스를 저감시킬 수 있기 때문에, 데이터의 "1" 데이터와 "0" 데이터와의 전압 마진을 삭감할 수 있다. 따라서, 다른 데이터의 임계치분포가 중첩되는 것에 의한 데이터 파괴를 감소시킬 수 있다. 또한, 삭감한 마진분 "0" 임계치를 저하시킬 수 있어, 기입에 필요한 시간이나, 기입 전압 및V_read전압 상한을 삭감할 수 있다. 따라서, 기입 전압 발생 회로나V_read전압 발생 회로의 면적을 보다 삭감할 수 있다.

[제7 실시예의 변형예]

도 39는 상기 제7 실시예의 변형예이고, 판독 전류 방향을 제7 실시예와는 반대로, 공통 소스선 SL로부터 비트선 BL 측에 흘리도록 한 경우의 패스 전압V_read의 설정예를 도 36과 대응시키고, 선택 셀이 M15, M2, M0의 경우에 대해서 나타내고 있다. 기본 구성은 제7 실시예와 동일하고, 도 33∼도 35의 구성은 그대로 이용할 수 있다.

도 40은 임계치와 패스 전압V_readx의 관계의 예를 제7 실시예의 도 37에 대응시켜 나타내고 있다. 제7 실시예와 반대로 데이터를 판독하는 선택 셀보다 공통 소스선 SL 측에 존재하는 비선택 셀의 수의 증가에 따라, 비선택 셀의 패스 전압V_read를 상승시킨다. 즉, 적어도 비트선 BL 측의 가장 가까운 메모리 셀 M0이 선택된 경우의 패스 전압V_read0과, 공통 소스선 SL 측의 가장 가까운 메모리 셀 M15가 선택되었을 때의 패스 전압V_read15의 관계는V_read0>V_read15로 설정한다. 일반적으로 워드선 WLx의 위치를 나타내는 정수 X에 대하여, i, j를 임의의 값으로 하여, i>j가 되는 경우에,V_readj≥V_readi로 한다. 이에 따라, 리드 디스터브에 의한 소거 임계치 상승을 억제할 수 있다.

이 변형예의 경우에는 일괄적으로 소거된 후, 비트선측의 셀부터 순차적으로 기입을 행하는 방식으로 한 경우의 기입 검증 판독 동작에 특히 유효하다. 이에 따라, 판독 선택 셀보다 후에 기입하는 데이터에 의한 비선택 셀의 저항 변화를 드레인측(공통 소스선측)의 셀만 생각하면 되고, 소스측(비트선측)의 비선택 셀의 전압 강하량은 변화하지 않기 때문에, 소스 전위 변화에 의한 임계치 변동을 억제하여, 선택 셀의 임계치 변동을 작게 할 수 있다.

또, 도 39에 도시한 바와 같이, 선택 트랜지스터 S1, S2의 제어 전극에 공급하는 전압은 패스 전압V_readx또는 V_cc과 종래예와 동일한 값을 이용해도 된다. 물론, 제6 실시예까지 설명한 바와 같이, 선택 트랜지스터의 컨덕턴스를 제어하는 방법도 병용할 수 있다. 판독 타이밍에 대해서는 제1 실시예와 마찬가지이므로, 설명은 생략한다.

이와 같이 함으로써, 제7 실시예의 모든 특징 외에 제6 실시예에서 설명한 바와 같이, 선택 비트선에 인접하는 비트선을 실드 비트선으로 하는 방식을 이용한 경우에는 실드 비트선에 접속된 메모리 셀에서의 리드 디스터브도 억제할 수 있다. 또,V_read0과 동일한 전압을V_read로서 모든 셀 판독에 이용한 종래예보다 셀에 흐르는 전류의 최악치는 악화시키지 않고 셀의V_read스트레스의 총량을 저감시킬 수 있다.

본 발명은 상기 각 실시예에 한정되지 않는다. 예를 들면, 상기 실시예에서설명한 데이터 판독 방법은 기입 데이터의 임계치 분포를 맞추기 위한 검증 판독 동작에도 마찬가지로 적용할 수 있고, 이에 따라, 기입 직후의 임계치와 판독 시의 임계치를 맞출 수 있어, 보다 효과적이다.

또한, 본 발명은 판독 전압V_r을 변화시키는 종래 방법과 조합하여 이용할 수도 있다. 특히, 판독 전압V_r을 워드선마다 제어하여, 선택 게이트선 GSL의 전압을V_read보다 작게 하면, 판독 전류의 최대치를 종래예보다 억제한 채, 도 12에 도시한 바와 같은 메모리 셀 M0과 M15의 임계치 상승을 각 메모리 셀 M1∼M14에 대해서도 작게 할 수 있다. 특히, 제1 실시예에 있어서, 선택 게이트선 GSL 측에서 순서대로 기입/판독을 행하는 경우 및 그 변형예에 있어서, 선택 게이트선 SSL 측으로부터 순서대로 기입/판독을 행하는 경우에는 판독 전압 V_r을 변화시킴으로써, 제1 실시예의 해석에서 설명한 것과 동일한 이유에 의해, 모든 메모리 셀에 대하여, 비판독 셀의 데이터에 의한 임계치 변화량을 거의 0으로 할 수 있어, 매우 유효하다.

또한, 상기 각 실시예는 예를 들면 4치의 임계치를 하나의 메모리 셀에 기억하는 다치 메모리에 대해서도 마찬가지로 적용할 수 있다. 이 경우, 예를 들면 4치 데이터를 임계치가 높은 부분부터 제1, 제2, 제3, 제4 데이터 상태라고 하면, 도 9에 도시한 "0"의 임계치 상한치 V_thw는 가장 높은 임계치의 제1 데이터 상태의 임계치 상한치라고 상정하고, 임계치 V_thw2는 제3 데이터 상태의 임계치의 하한치라고 상정하면 된다. 또한, NAND형 다치 메모리 기억 장치의 경우에는 가장 높은 임계치의 데이터 상태 이외의 임계치 분포에 대하여, 전부 임계치 변화의 문제가 생기기 때문에 2치 기억의 경우보다 임계치 분포 사이의 분리 폭을 취할 필요가 있지만, 제1 실시예, 제2 실시예, 제3 실시예를 적용함으로써, 보다 유효하게 임계치 분포 폭을 좁힐 수 있다.

또한, 본 발명은 MISFET 구조의 불휘발성 메모리 셀을 이용한 EEPROM에 한정되지 않고, 원리적으로 메모리 셀이 전류의 유무 또는 대소로서 데이터를 불휘발적으로 기억하는, 소위 전류 판독형이고, 이를 복수개 직렬로 접속한 구성으로 이용되는 경우에 적용할 수 있다. 따라서, 잔류 분극에 의해 데이터를 기억하는 강유전체 메모리라도, 또는 자화 방향이나 강도로 데이터를 기억하는 강자성체 메모리라도, 직렬 접속하여 마찬가지의 판독을 행하는 경우에, 본 발명은 유효하다.

또한, 소자 분리 절연막이나 절연막 형성법 자체는 실리콘을 실리콘 산화막이나 실리콘 질화막으로 변환하는 이들 이외의 방법, 예를 들면 산소 이온을 퇴적한 실리콘에 주입하는 방법이나, 퇴적한 실리콘을 산화하는 방법을 이용해도 무방하다. 또한, 전하 축적층은 TiO₂이나 Al₂O₃, 탄탈 산화막, 티탄산스트론튬이나 티탄산 바륨, 티탄산지르코늄 납, 또는 이들 적층막을 이용해도 된다.

본 실시예에서는 반도체 기판으로서 p형 Si 기판을 이용했지만, n형 Si 기판이나 SOI 기판을 이용해도 되고, SiGe 혼정, SiGeC 혼정 등, 실리콘을 포함하는 다른 단결정 반도체 기판이라도 무방하다. 또한, 게이트 전극은 SiGe 혼정, SiGeC 혼정, TiSi, NiSi, CoSi, TaSi, WSi, MoSi 등의 실리사이드나 폴리사이드, Ti, Al,Cu, TiN, W 등의 금속을 이용할 수 있고, 다결정이어도 되고, 이들의 적층 구조로 해도 된다. 또한, 게이트 전극에 비정질 Si, 비정질 SiGe, 비정질 SiGeC를 이용할 수 있고, 이들의 적층 구조로 해도 된다. 또한, 전하 축적층은 도트 형상으로 형성되어 있어도 된다. 또한, 실시예에서는 메모리 셀 및 선택 트랜지스터 함께 n 채널의 경우를 설명했지만, p 채널을 이용해도 마찬가지로 적용할 수 있다.

본 발명에 따르면, 다음과 같은 효과가 있다.

(a) 선택 트랜지스터의 게이트 제어 전압을 낮게 함으로써, 선택 메모리 셀에 직렬 접속된 비선택 메모리 셀의 데이터 및 선택 메모리 셀의 위치에 따라 생기는 판독 전류의 변동을 작게 할 수 있고, 동시에, 비선택 메모리 셀의 데이터 상태로 의한 임계치 상승량을 억제할 수 있다.

(b) 판독 전류의 변동을 작게 할 수 있으므로, 판독 시간의 최대치와 최소치와의 차를 작게 하여 판독 타이밍을 맞출 수 있다. 이에 따라, 판독 시간의 최대치를 일정하게 한 채, 셀 판독 전류에 의해 생기는 전자 노이즈의 최대치를 삭감할 수 있다.

(c) 따라서, 보다 작은 셀 전류를 이용하여, 인접하는 데이터 전송선 간의 용량 결합에 의한 전위 변화의 영향을 받지 않고 판독을 행할 수 있어, 고속으로 데이터 판정을 할 수 있으므로, 전자 노이즈에 따른 오판독의 확률을 감소시켜 고신뢰성을 얻을 수 있다.

(d) 판독 셀의 최대 전류를 작게 유지할 수 있으므로, 공통 소스선 SL의 전위의 부상이 작아져, "0" 데이터 기입 시에, 충분히 기입되지 않는 불량이 생기기 어렵게 된다.

(e) 비트선에 흐르는 최대 전류도 억제되기 때문에, 전류 스트레스에 의한 일렉트로 마이그레이션에 의한 배선 저항 상승이 생기지 않고, 신뢰성 열화도 억제된다. 또한, 발열 증대에 의한 트랜지스터의 임계치 변화나 누설 전류의 증대도 억제된다.

(f) 판독 셀의 최대 전류를 작게 유지할 수 있으므로, 로우 방향으로 형성한 공통 소스선에 대하여, 이를 컬럼 방향으로 단락하는 배선의 면적을 셀 면적보다 작게 해도, 공통 소스선의 부유를 작게 할 수 있다. 또한, 컬럼 방향으로 단락하는 배선의 수를 적게 하여 메모리 셀 어레이의 칩에 대한 점유율을 향상시킬 수 있다.

(g) "1" 데이터의 임계치 상한의 증대가 억제되기 때문에, "1", "0" 데이터의 임계치의 분리 전압 폭을 종래보다 크게 확보할 수 있다. 따라서, 전하 보유 특성의 열화나 온도 변화에 의한 임계치 시프트가 생겨도, 다른 데이터의 임계치 분포가 중첩되는 것에 따른 데이터 파괴를 감소시킬 수 있다.

(h) "1" 데이터의 임계치 상한의 증대가 억제되기 때문에, 그 만큼 "1", "0" 데이터의 임계치의 분리 전압 폭을 종래보다 작게 해도, 다른 데이터의 임계치 분포가 중첩되는 것에 따른 데이터 파괴를 감소시킬 수 있다. 이에 따라. "0" 데이터의 임계치를 저하시킴에 따라 셀의 임계치 분포의 최대치를 종래보다 작게 설정할 수 있고, 기입에 필요한 시간을 단축할 수 있다.

(i) 기입 전계를 저하시켜도 고속 기입을 행할 수 있기 때문에, 기입을 반복함으로써 메모리 셀의 터널 절연막이나 ONO막의 신뢰성의 열화를 작게 할 수 있다. 축적 전하의 자기 전계도 작아지고, 전하의 보유 특성을 양호하게 유지할 수 있다. 또한, 데이터를 판독할 때, 비선택 메모리 셀에 인가하는 전압을 저하시킬 수 있다. 이에 따라, 판독 동작을 반복함으로써 전하 축적층에 마이너스의 전하가 주입되어 임계치가 상승한다고 하는 사태가 억제된다. 특히, "1", "0" 데이터의 임계치 분리 폭을 양호하게 확보할 수 있다.

(j) 판독을 행하는 경우의 판정 임계치와 기억 데이터의 임계치와의 분리 전압 폭을 크게 확보할 수 있기 때문에, 오판독 빈도를 작게 할 수 있어, 데이터 판독 판정을 행하는 게이트 구동 전압을 크게 확보할 수 있다. 따라서, 기억 데이터의 임계치가 판정 임계치보다 높은 경우의 데이터 셀을 흐르는 전류를 일정하게 한 채, 기억 데이터의 임계치가 판정 임계치보다 낮은 경우의 데이터 셀을 흐르는 전류를 증대시켜, 판독 속도를 고속화할 수 있다.

(k) 선택 트랜지스터는 채널 길이가 메모리 셀보다 크고, 또한 실질적인 게이트 절연막 두께가 메모리 셀보다 작은 MISFET로 함으로써, 선택 트랜지스터의 단채널 효과를 억제할 수 있다. 따라서, 프로세스 변동이나 드레인 전압 변동에 의한 임계치 변동이 작고, 보다 안정적으로 최대 전류와 최소 전류와의 비를 작게 할 수 있다.

(l) 메모리 셀 수보다 선택 트랜지스터 수가 적기 때문에, 메모리 셀의 제어 게이트 폭보다, 게이트 길이가 길고 세선 효과가 작게 저저항의 선택 게이트선을이용할 수 있어, 이것이 고속 판독을 가능하게 한다.

(m) 선택 트랜지스터의 게이트 제어 전압을 저하시킬 수 있기 때문에, 선택 트랜지스터의 게이트 절연막의 신뢰성을 향상시켜 선택 트랜지스터의 게이트 전압을 충방전하는 전력과, 선택 트랜지스터의 게이트 구동 회로의 면적을 삭감할 수 있다.

Claims (34)

1. 메모리 셀 유닛을 구비하는 반도체 기억 장치에 있어서,

   상기 메모리 셀 유닛은,

   보유하는 데이터에 따라 전류 단자 간의 각 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개의 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과,

   상기 제1 단자를 데이터 전송선에 전기적으로 접속시키는 제1 선택 스위칭 엘리먼트와,

   상기 제2 단자를 기준 전위선에 전기적으로 접속시키는 제2 선택 스위칭 엘리먼트

   를 포함하며,

   상기 반도체 기억 장치는, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀의 데이터에 따라 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 상기 선택된 메모리 셀의 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀 각각의 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압(pass voltage)을 상기 선택된 메모리 셀 이외의 메모리 셀 각각의 제어 전극에 인가하고, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 크기를 검출하는 데이터 판독 모드를 가지며,

   상기 데이터 판독 모드에서는, 둘 이상의 전압 노드가 제공되는데, 상기 전압 노드 각각은 서로 다른 전압을 가지며, 상기 제1 스위칭 엘리먼트의 제어 전극과 상기 제2 스위칭 엘리먼트의 제어 전극에 동시에 전기적으로 접속되는 것을 특징으로 하는 반도체 기억 장치.
2. 제1항에 있어서,

   상기 제2 단자를 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트는 MISFET이며,

   상기 데이터 판독 모드에서, 상기 MISFET의 전류 단자 간의 컨덕턴스는, 상기 선택된 메모리 셀 이외의, 적어도 하나의 메모리 셀에 대하여 전류 단자 간의 컨덕턴스가 가장 작아지는 상태로 설정한 경우의 컨덕턴스보다 작은 상태로 설정되도록 한 것을 특징으로 하는 반도체 기억 장치.
3. 제1항에 있어서,

   상기 제1 단자를 데이터 전송선에 전기적으로 접속시키는 제1 선택 스위칭 엘리먼트는 MISFET이며,

   상기 데이터 판독 모드에서, 상기 MISFET의 전류 단자 간의 컨덕턴스는, 상기 선택된 메모리 셀 이외의, 적어도 하나의 메모리 셀에 대하여, 상기 적어도 하나의 메모리 셀의 전류 단자 간의 컨덕턴스가 가장 작아지는 상태로 설정한 경우의 컨덕턴스보다 작은 상태로 설정되도록 한 것을 특징으로 하는 반도체 기억 장치.
4. 제2항에 있어서,

   상기 데이터 판독 모드에서, 판독 전류는 상기 메모리 셀 유닛을 통해 상기 데이터 전송선으로부터 상기 기준 전위선으로 흐르며,

   상기 제2 선택 스위칭 엘리먼트로서 기능하는 MISFET의 제어 전극의 전압은, 상기 패스 전압보다 작으며 상기 제1 선택 스위칭 엘리먼트의 제어 전극의 전압보다 작은 제1 설정 전압으로 설정되는 것을 특징으로 하는 반도체 기억 장치.
5. 제3항에 있어서,

   상기 데이터 판독 모드에서, 판독 전류는 상기 메모리 셀 유닛을 통해 상기 기준 전위선으로부터 상기 데이터 전송선으로 흐르며,

   상기 제1 선택 스위칭 엘리먼트로서 기능하는 MISFET의 제어 전극의 전압은, 상기 패스 전압보다 작으며 상기 제2 선택 스위칭 엘리먼트의 제어 전극의 전압보다 작은 제1 설정 전압으로 설정되는 것을 특징으로 하는 반도체 기억 장치.
6. 제4항에 있어서,

   상기 메모리 셀 각각은, 반도체 기판 상에 적어도 하나의 전하 축적층과 제어 전극을 포함하는 트랜지스터 구조를 가지며,

   상기 데이터 판독 모드에서, 상기 메모리 셀 각각의 드레인 전류 계수를 β_cell, 상기 MISFET의 드레인 전류 계수를 β_SL, 상기 메모리 셀 각각의 기입 임계전압을 Vthw, 상기 MISFET의 임계 전압을 Vth, 상기 패스 전압을Vread, 상기 MISFET의 제어 전극의 전압을 VGSL로 하면, (β_SL)^0.5×(VGSL-Vth)가 (β_cell)^0.5×(Vread-Vthw)보다 작아지도록 설정한 것을 특징으로 하는 반도체 기억 장치.
7. 제4항에 있어서,

   상기 메모리 셀 각각은, 반도체 기판 상에 적어도 하나의 전하 축적층과 제어 전극을 포함하는 트랜지스터 구조를 가지며,

   상기 데이터 판독 모드에서, 상기 메모리 셀 각각의 드레인 전류 계수를 β_cell, 상기 MISFET의 드레인 전류 계수를 β_SL, 상기 메모리 셀 각각의 기입 임계 전압을 Vthw, 상기 MISFET의 임계 전압을 Vth, 상기 패스 전압을Vread, 상기 MISFET의 제어 전극의 전압을 VGSL로 하면, (β_SL)×(VGSL-Vth)가 (β_cell)×(Vread-Vthw)보다 작아지도록 설정한 것을 특징으로 하는 반도체 기억 장치.
8. 제1항에 있어서,

   상기 제2 단자를 기준 전위선에 접속시키는 제2 선택 스위칭 엘리먼트는 MISFET이며,

   적어도 하나의 메모리 셀에 대한 상기 데이터 판독 모드에서, 상기 제2 선택 스위칭 엘리먼트의 제어 전극의 전압은, 상기 패스 전압보다 작으며 상기 제1 선택 스위칭 엘리먼트의 제어 전극의 전압보다 작은 제1 설정 전압으로 설정된 것을 특징으로 하는 반도체 기억 장치.
9. 제1항에 있어서,

   상기 제1 단자를 데이터 전송선에 전기적으로 접속시키는 제1 선택 스위칭 엘리먼트는 MISFET이며,

   적어도 하나의 메모리 셀에 대한 상기 데이터 판독 모드에서, 상기 제1 선택 스위칭 엘리먼트의 제어 전극의 전압은, 상기 패스 전압보다 작으며 상기 제2 선택 스위칭 엘리먼트의 제어 전극의 전압보다 작은 제1 설정 전압으로 설정된 것을 특징으로 하는 반도체 기억 장치.
10. 제8항에 있어서,

    상기 데이터 판독 모드에서,

    상기 메모리 셀 유닛 내에서 상기 기준 전위선으로부터 세어 소정 개수의 범위 내의 메모리 셀이 선택된 경우에, 상기 제2 선택 스위칭 엘리먼트의 제어 전극의 전압은, 상기 패스 전압보다 낮고 상기 제1 선택 스위칭 엘리먼트의 제어 전극의 전압보다 낮은 제1 설정 전압으로 설정되고,

    상기 기준 전위선으로부터 세어 소정 개수의 범위 밖의 메모리 셀이 선택된경우에, 상기 제2 선택 스위칭 엘리먼트의 제어 전극의 전압은 상기 제1 설정 전압보다 높은 제2 설정 전압으로 설정되도록 한 것을 특징으로 하는 반도체 기억 장치.
11. 제9항에 있어서,

    상기 데이터 판독 모드에서,

    상기 메모리 셀 유닛 내에서 상기 데이터 전송선으로부터 세어 소정 개수의 범위 내의 메모리 셀이 선택된 경우에, 상기 제1 선택 스위칭 엘리먼트의 제어 전극의 전압은, 상기 패스 전압보다 낮고 상기 제2 선택 스위칭 엘리먼트의 제어 전극의 전압보다 낮은 제1 설정 전압으로 설정되고,

    상기 데이터 전송선으로부터 세어 소정 개수의 범위 밖의 메모리 셀이 선택된 경우에, 상기 제1 선택 스위칭 엘리먼트의 제어 전극의 전압은 상기 제1 설정 전압보다 높은 제2 설정 전압으로 설정되도록 한 것을 특징으로 하는 반도체 기억 장치.
12. 제8항에 있어서,

    상기 데이터 판독 모드에서, 제1 설정 전압은 전원 전압보다 낮은 것을 특징으로 하는 반도체 기억 장치.
13. 제9항에 있어서,

    상기 데이터 판독 모드에서, 제1 설정 전압은 전원 전압보다 낮은 것을 특징으로 하는 반도체 기억 장치.
14. 제1항에 있어서,

    상기 메모리 셀 각각은, 반도체 기판 상에 적어도 하나의 전하 축적층과 제어 전극을 구비한 트랜지스터 구조를 가지며,

    제1 및 제2 선택 스위칭 엘리먼트중 적어도 하나는 MISFET이며,

    상기 메모리 셀 각각의 전하 축적층과 상기 반도체 기판 사이의 게이트 절연막은 상기 MISFET의 게이트 절연막과 실질적으로 동일한 막 두께를 갖는 것을 특징으로 하는 반도체 기억 장치.
15. 제14항에 있어서,

    상기 MISFET의 게이트 길이는, 상기 메모리 셀 각각의 게이트 길이를, 상기 메모리 셀 각각의 제어 전극과 전하 축적층 간의 용량의 전체 용량에 대한 비율로 나눈 값보다 작은 것을 특징으로 하는 반도체 기억 장치.
16. 제1항에 있어서,

    상호 평행한 복수의 데이터 전송선과 이들 데이터 전송선과 교차하는 복수의 기준 전위선 간에 각각 접속된 복수의 메모리 셀 유닛을 가지며, 상기 기준 전위선의 방향으로 배열되는 복수의 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트의 제어 전극이 각각 공통으로 제1 및 제2 선택 제어선에 접속되고, 상기 기준 전위선의 방향으로 배열되는 복수의 메모리 셀 유닛의 메모리 셀의 제어 전극이 공통으로 데이터 제어선에 접속되는, 메모리 셀 어레이를 포함하며

    상기 복수의 기준 전위선을 단락하고 데이터 전송선 방향이 길이 방향이 되도록 형성된 도전체 영역이, 상기 데이터 전송선보다 작은 선 밀도로 배치되는 것을 특징으로 하는 반도체 기억 장치.
17. 메모리 셀 유닛을 구비하는 반도체 기억 장치에 있어서,

    상기 메모리 셀 유닛은,

    보유하는 데이터에 따라 전류 단자 간의 각 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개의 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과,

    상기 제1 단자를 데이터 전송선에 전기적으로 접속시키는 제1 선택 스위칭 엘리먼트와,

    상기 제2 단자를 기준 전위선에 전기적으로 접속시키는 제2 선택 스위칭 엘리먼트

    를 포함하며,

    상기 반도체 기억 장치는, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택된 메모리 셀의 데이터에 따라 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 선택된 메모리 셀의 제어 전극에 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀 각각의 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 상기 선택된 메모리 셀 이외의 메모리 셀 각각의 제어 전극에 인가하고, 상기 데이터 전송선과 상기 기준 전위선 간의 전류의 유무 또는 전류의 크기를 검출하는 데이터 판독 모드를 가지며,

    상기 데이터 판독 모드에서는, 둘 이상의 패스 전압 노드가 제공되는데, 상기 패스 전압 노드 각각은, 서로 다른 전압을 가지며 상기 데이터 전송선과 상기 선택된 메모리 셀 간의 비선택된 메모리 셀의 제어 전극과, 상기 기준 전위선과 상기 선택된 메모리 셀 간의 비선택된 메모리 셀의 제어 전극에 동시에 전기적으로 접속되는 것을 특징으로 하는 반도체 기억 장치.
18. 제17항에 있어서,

    상기 데이터 판독 모드에서, 상기 메모리 셀 유닛을 통해 상기 데이터 전송선으로부터 상기 기준 전위선으로 전류가 흐르며, 상기 기준 전위선과 상기 선택된 메모리 셀 간의 비선택된 메모리 셀의 제어 전극에 인가되는 제1 패스 전압은, 상기 데이터 전송선과 상기 선택된 메모리 셀 간의 비선택된 메모리 셀의 제어 전극에 인가되는 제2 패스 전압보다 낮게 설정된 것을 특징으로 하는 반도체 기억 장치.
19. 제17항에 있어서,

    상기 데이터 판독 모드에서, 상기 메모리 셀 유닛을 통해 상기 기준 전위선으로부터 상기 데이터 전송선으로 전류가 흐르며, 상기 데이터 전송선과 상기 선택된 메모리 셀 간의 비선택된 메모리 셀의 제어 전극에 인가되는 제1 패스 전압은, 상기 기준 전위선과 상기 선택된 메모리 셀 간의 비선택된 메모리 셀의 제어 전극에 인가되는 제2 패스 전압보다 낮게 설정된 것을 특징으로 하는 반도체 기억 장치.
20. 제17항에 있어서,

    상기 판독 모드에서, 상기 제2 패스 전압과 제1 패스 전압간의 차는, 상기 데이터 전송선과 상기 기준 전위선 간의 전위차의 절대치의 최대치보다 작게 설정된 것을 특징으로 하는 반도체 기억 장치.
21. 제17항에 있어서,

    상호 평행한 복수의 데이터 전송선과 이들 데이터 전송선과 교차하는 복수의 기준 전위선 사이에 각각 접속된 복수의 메모리 셀 유닛을 갖고, 상기 기준 전위선의 방향으로 배열되는 복수의 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트의 제어 전극이 각각 공통으로 제1 및 제2 선택 제어선에 접속되고, 상기 데이터 전송선의 방향으로 배열되는 복수의 메모리 셀의 제어 전극이 공통으로 데이터 제어선에 접속되는, 메모리 셀 어레이를 포함하며,

    상기 복수의 기준 전위선을 단락하는 도전체 영역이, 상기 데이터 전송선보다 작은 선 밀도로 배치되는 것을 특징으로 하는 반도체 기억 장치.
22. 제18항에 있어서,

    상기 데이터 판독 모드에서, 상기 제2 선택 스위칭 엘리먼트의 전류 단자 간의 컨덕턴스는, 상기 선택된 메모리 셀 이외의, 적어도 하나의 메모리 셀에 대하여 상기 적어도 하나의 메모리 셀의 전류 단자 간의 컨덕턴스가 가장 작아지는 상태로 설정한 경우의 컨덕턴스보다 작은 상태로 설정된 것을 특징으로 하는 반도체 기억 장치.
23. 제19항에 있어서,

    상기 데이터 판독 모드에서, 상기 제1 선택 스위칭 엘리먼트의 전류 단자 간의 컨덕턴스는, 상기 선택된 메모리 셀 이외의, 적어도 하나의 메모리 셀에 대하여 상기 적어도 하나의 메모리 셀의 전류 단자 간의 컨덕턴스가 가장 작아지는 상태로 설정한 경우의 컨덕턴스보다 작은 상태로 설정된 것을 특징으로 하는 반도체 기억 장치.
24. 제16항에 있어서,

    상기 복수의 데이터 전송선에 대하여, 상기 복수의 데이터 전송선의 수보다 적은 수의 감지 증폭기가 배치되어, 상기 데이터 전송선이 선택적으로 상기 감지 증폭기에 접속되는 것을 특징으로 하는 반도체 기억 장치.
25. 제24항에 있어서,

    상기 데이터 판독 모드에서, 상기 감지 증폭기에 접속된 데이터 전송선에 인접하는 비선택 상태의 데이터 전송선 각각에 고정 전위가 인가되는 것을 특징으로 하는 반도체 기억 장치.
26. 메모리 셀 유닛을 구비하는 반도체 기억 장치에 있어서,

    상기 메모리 셀 유닛은,

    보유하는 데이터에 따라 전류 단자 간의 각 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개의 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과,

    상기 제1 단자를 데이터 전송선에 전기적으로 접속시키는 제1 선택 스위칭 엘리먼트와,

    상기 제2 단자를 기준 전위선에 전기적으로 접속시키는 제2 선택 스위칭 엘리먼트

    를 포함하며,

    상기 반도체 기억 장치는, 상기 메모리 셀 유닛의 제1 및 제2 선택 스위칭 엘리먼트를 도통 상태로 하고, 선택 메모리 셀의 데이터에 따라 전류 단자 간을 도통 또는 차단 상태로 하는 판독 전압을 상기 선택 메모리 셀의 제어 전극에 인가하고, 상기 선택 메모리 셀 이외의 메모리 셀 각각의 데이터에 상관없이 전류 단자 간을 도통 상태로 하는 패스 전압을 상기 선택 메모리 셀 이외의 메모리 셀 각각의제어 전극에 인가하고, 상기 데이터 전송선과 기준 전위선 간의 전류의 유무 또는 전류의 크기를 검출하는 데이터 판독 모드를 가지며,

    상기 비선택 메모리 셀 각각의 제어 전극에 인가되는 패스 전압을, 상기 메모리 셀 내의 상기 선택 메모리 셀의 위치에 따라 변하도록 한 것을 특징으로 하는 반도체 기억 장치.
27. 제26항에 있어서,

    상기 데이터 판독 모드에서, 상기 메모리 셀 유닛을 통해 상기 데이터 전송선으로부터 상기 기준 전위선으로 전류가 흐르며, 상기 선택 메모리 셀을 기준으로 상기 데이터 전송선측에 있는 비선택 메모리 셀의 수가 증가할수록, 상기 패스 전압이 더 높게 설정되는 것을 특징으로 하는 반도체 기억 장치.
28. 제26항에 있어서,

    상기 데이터 판독 모드에서, 상기 메모리 셀 유닛을 통해 상기 기준 전위선으로부터 상기 데이터 전송선으로 전류가 흐르며, 상기 선택 메모리 셀을 기준으로 상기 기준 전위선측에 있는 비선택 메모리 셀의 수가 증가할수록, 상기 패스 전압이 더 높게 설정되는 것을 특징으로 하는 반도체 기억 장치.
29. 제26항에 있어서,

    상기 패스 전압을 발생시키도록 구성된 패스 전압 발생 회로는,

    전원 전압보다 높고, 또한 기준 전압에 따라 다른 패스 전압을 발생시키도록 구성된 승압 회로와,

    상기 메모리 셀 유닛 내의 메모리 셀을 선택하는 어드레스 데이터에 응답하여 상기 기준 전압을 발생시키도록 구성된 기준 전압 발생 회로

    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
30. 제29항에 있어서,

    상기 기준 전압 발생 회로는,

    테스트 결과에 따라 발생되는 패스 전압을 조정하기 위한 트리밍 설정치와 상기 어드레스 데이터를 입력하여 상기 기준 전압에 대응하는 디지털 데이터를 생성하도록 구성된 논리 회로와,

    상기 논리 회로의 출력 디지털 데이터를 아날로그 값으로 변환하여 상기 기준 전압을 발생시키도록 구성된 회로

    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
31. 제26항에 있어서,

    상기 반도체 기억 장치는, 상기 메모리 셀 유닛의 데이터를 일괄적으로 소거한 후, 판독 전류의 가장 하류측의 메모리 셀로부터 순서대로 데이터 기입을 행하는 데이터 기입 모드를 갖는 것을 특징으로 하는 반도체 기억 장치.
32. 제26항에 있어서,

    상기 메모리 셀 각각은, 반도체 기판 상에 터널 절연막을 통해 부유 게이트가 형성되고, 상기 부유 게이트 상에 절연막을 통해 제어 게이트 전극이 형성된 부유 게이트형 트랜지스터 구조를 갖는 것을 특징으로 하는 반도체 기억 장치.
33. 제26항에 있어서,

    상기 메모리 셀 각각은, 반도체 기판 상에 터널 절연막, 질소를 함유하는 전하 축적층 및 실리콘 산화막이 적층된 적층 절연막을 구비하고, 상기 적층 절연막 상에 제어 게이트 전극이 형성된 MONOS형 트랜지스터 구조를 갖는 것을 특징으로 하는 반도체 기억 장치.
34. 메모리 셀 유닛을 구비하는 반도체 기억 장치에 있어서,

    상기 메모리 셀 유닛은,

    보유하는 데이터에 따라 전류 단자 간의 각 컨덕턴스가 변화하고, 제1 단자와 제2 단자 사이에 복수개의 전류 단자가 직렬 접속되고 데이터를 전기적으로 재기입할 수 있는 복수의 메모리 셀과,

    상기 제1 단자를 데이터 전송선에 전기적으로 접속시키는 제1 선택 스위칭 엘리먼트와,

    상기 제2 단자를 기준 전위선에 전기적으로 접속시키는 제2 선택 스위칭 엘리먼트

    를 포함하며,

    둘 이상의 전압 노드가 제공되되, 상기 전압 노드 각각은 서로 다른 전압을 가지며, 상기 제1 스위칭 엘리먼트의 제어 전극과 상기 제2 스위칭 엘리먼트의 제어 전극에 동시에 전기적으로 접속되는 것을 특징으로 하는 반도체 기억 장치.