JP3101570B2 - 半導体メモリ装置の共通ソースライン制御回路 - Google Patents
半導体メモリ装置の共通ソースライン制御回路Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
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- Semiconductor Memories (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Vehicle Body Suspensions (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、不揮発性メモリで広く使用される共通ソー
スライン制御回路に関する。
関し、特に、不揮発性メモリで広く使用される共通ソー
スライン制御回路に関する。
【０００２】
【従来の技術】例えば、ストリング選択トランジスタと
接地選択トランジスタとの間に複数のメモリセルを直列
接続したＮＡＮＤ形メモリセルアレイを有するＥＥＰＲ
ＯＭにおける消去動作は、単位消去動作及び単位消去検
証動作の繰り返しにより遂行される。この際、単位消去
動作と単位消去検証動作との間に、２０Ｖ以上にチャー
ジされたＮＡＮＤ形メモリセルアレイのバルクを接地電
圧レベルへディスチャージする消去電圧回復期間が存在
する。
接地選択トランジスタとの間に複数のメモリセルを直列
接続したＮＡＮＤ形メモリセルアレイを有するＥＥＰＲ
ＯＭにおける消去動作は、単位消去動作及び単位消去検
証動作の繰り返しにより遂行される。この際、単位消去
動作と単位消去検証動作との間に、２０Ｖ以上にチャー
ジされたＮＡＮＤ形メモリセルアレイのバルクを接地電
圧レベルへディスチャージする消去電圧回復期間が存在
する。
【０００３】３２Ｍｂ不揮発性半導体メモリ装置の場
合、チップ消去動作時のバルクキャパシタは３０ｎＦ〜
４０ｎＦになり、高密度デバイスになるにつれバルクキ
ャパシタは一層大きくなる。この３０ｎＦ〜４０ｎＦの
キャパシタンスを２０Ｖにチャージしたバルクに対し接
地レベルへのディスチャージを行う手法について、図１
Ａを参照して説明する。この図１Ａに示すのは、ＮＡＮ
Ｄ形メモリセルアレイの共通ソースラインを制御する共
通ソースライン制御回路である。
合、チップ消去動作時のバルクキャパシタは３０ｎＦ〜
４０ｎＦになり、高密度デバイスになるにつれバルクキ
ャパシタは一層大きくなる。この３０ｎＦ〜４０ｎＦの
キャパシタンスを２０Ｖにチャージしたバルクに対し接
地レベルへのディスチャージを行う手法について、図１
Ａを参照して説明する。この図１Ａに示すのは、ＮＡＮ
Ｄ形メモリセルアレイの共通ソースラインを制御する共
通ソースライン制御回路である。
【０００４】図示の回路では、ノーマリオントランジス
タ（デプレッション形ＮＭＯＳＦＥＴ）１及びノーマリ
オフトランジスタ（エンハンスメント形ＮＭＯＳＦＥ
Ｔ）２の各チャネルが、メモリセルアレイのバルク３に
つながる共通ソースラインＣＳＬと接地電圧Ｖｓｓとの
間に直列に設けられている。ノーマリオントランジスタ
１のゲートに印加される信号Ｖａｂｄは、ジャンクショ
ンブレークダウン(junction breakdown)電圧を高めるた
めに６Ｖ以上で消去期間に印加される。ノーマリオフト
ランジスタ２のゲートに印加される信号バーＥＲＡは、
消去期間で接地電圧とされ、消去電圧回復期間及び消去
検証期間で電源電圧Ｖｃｃとされる。
タ（デプレッション形ＮＭＯＳＦＥＴ）１及びノーマリ
オフトランジスタ（エンハンスメント形ＮＭＯＳＦＥ
Ｔ）２の各チャネルが、メモリセルアレイのバルク３に
つながる共通ソースラインＣＳＬと接地電圧Ｖｓｓとの
間に直列に設けられている。ノーマリオントランジスタ
１のゲートに印加される信号Ｖａｂｄは、ジャンクショ
ンブレークダウン(junction breakdown)電圧を高めるた
めに６Ｖ以上で消去期間に印加される。ノーマリオフト
ランジスタ２のゲートに印加される信号バーＥＲＡは、
消去期間で接地電圧とされ、消去電圧回復期間及び消去
検証期間で電源電圧Ｖｃｃとされる。
【０００５】
【発明が解決しようとする課題】通常のデプレッション
形ＮＭＯＳトランジスタにおけるスナップバック(snap-
back) ブレークダウンは、ドレインとソースとの間の電
圧差Ｖｄｓが１３Ｖ以上、そして、ドレイン−ソースを
通じて流れる電流が数ｍＡになると発生する。消去期間
において、バルク３に２０Ｖの消去電圧Ｖｅｒａが印加
され且つノーマリオントランジスタ１のソースが８Ｖに
なると、消去期間ではノーマリオントランジスタ１のＶ
ｄｓが１２Ｖになる。この状態から信号バーＥＲＡが電
源電圧Ｖｃｃへ遷移すれば、バルク３にチャージされて
いる消去電圧Ｖｅｒａがノーマリオントランジスタ１及
びノーマリオフトランジスタ２を通じてディスチャージ
される。このときの消去電圧Ｖｅｒａ及びノーマリオン
トランジスタ１のソース電圧Ｖｓは、ノーマリオントラ
ンジスタ１及びノーマリオフトランジスタ２の抵抗によ
り決定される。これに関して図１Ｂを参照して説明す
る。
形ＮＭＯＳトランジスタにおけるスナップバック(snap-
back) ブレークダウンは、ドレインとソースとの間の電
圧差Ｖｄｓが１３Ｖ以上、そして、ドレイン−ソースを
通じて流れる電流が数ｍＡになると発生する。消去期間
において、バルク３に２０Ｖの消去電圧Ｖｅｒａが印加
され且つノーマリオントランジスタ１のソースが８Ｖに
なると、消去期間ではノーマリオントランジスタ１のＶ
ｄｓが１２Ｖになる。この状態から信号バーＥＲＡが電
源電圧Ｖｃｃへ遷移すれば、バルク３にチャージされて
いる消去電圧Ｖｅｒａがノーマリオントランジスタ１及
びノーマリオフトランジスタ２を通じてディスチャージ
される。このときの消去電圧Ｖｅｒａ及びノーマリオン
トランジスタ１のソース電圧Ｖｓは、ノーマリオントラ
ンジスタ１及びノーマリオフトランジスタ２の抵抗によ
り決定される。これに関して図１Ｂを参照して説明す
る。
【０００６】図１Ｂは、消去電圧回復期間における共通
ソースライン制御回路の等価回路図で、これを基に消去
電圧回復期間におけるＶｅｒａとＶｓとの変化を式で表
すと、Ｖｓ＝Ｖｅｒａ×〔Ｒ２／（Ｒ１＋Ｒ２）〕とな
り、このＶｓは８Ｖ以上にはならない。
ソースライン制御回路の等価回路図で、これを基に消去
電圧回復期間におけるＶｅｒａとＶｓとの変化を式で表
すと、Ｖｓ＝Ｖｅｒａ×〔Ｒ２／（Ｒ１＋Ｒ２）〕とな
り、このＶｓは８Ｖ以上にはならない。
【０００７】バルクキャパシタを３０ｎＦと仮定する場
合、Ｖｅｒａ＝２０ｅ-[1/[(R1+R2) 30*10-9]*t] （この
式中“１０−９”は１０-9を表す）となり、即ち抵抗Ｒ
２が抵抗Ｒ１より小さければ、信号バーＥＲＡが電源電
圧Ｖｃｃレベルへ遷移するとき、速いディスチャージに
より電圧Ｖｓは８Ｖ以下になる。このときに電圧Ｖｄｓ
は１３Ｖ以上になってしまうので、ノーマリオントラン
ジスタ１のソース及びドレインをなすアクティブ領域と
基板との間でスナップバックブレークダウンが発生す
る。そして、バルク３の大きいキャパシタンスのため、
スナップバックブレークダウンは長時間発生することに
なり、結果的にノーマリオントランジスタ１が破壊され
る可能性がある。
合、Ｖｅｒａ＝２０ｅ-[1/[(R1+R2) 30*10-9]*t] （この
式中“１０−９”は１０-9を表す）となり、即ち抵抗Ｒ
２が抵抗Ｒ１より小さければ、信号バーＥＲＡが電源電
圧Ｖｃｃレベルへ遷移するとき、速いディスチャージに
より電圧Ｖｓは８Ｖ以下になる。このときに電圧Ｖｄｓ
は１３Ｖ以上になってしまうので、ノーマリオントラン
ジスタ１のソース及びドレインをなすアクティブ領域と
基板との間でスナップバックブレークダウンが発生す
る。そして、バルク３の大きいキャパシタンスのため、
スナップバックブレークダウンは長時間発生することに
なり、結果的にノーマリオントランジスタ１が破壊され
る可能性がある。
【０００８】この従来技術に鑑みて本発明は、スナップ
バックブレークダウンによるノーマリオントランジスタ
の破壊を防止し得る共通ソースライン制御回路を備えた
半導体メモリ装置を提供することを目的とする。
バックブレークダウンによるノーマリオントランジスタ
の破壊を防止し得る共通ソースライン制御回路を備えた
半導体メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的のために本発明
では、メモリセルのバルクに印加された消去電圧を共通
ソースラインを介してディスチャージする半導体メモリ
装置の共通ソースライン制御回路において、ノーマリオ
ントランジスタ及びノーマリオフトランジスタを直列接
続してなる第１経路と、ノーマリオントランジスタ、抵
抗、ノーマリオフトランジスタを直列接続してなる第２
経路と、を共通ソースラインに対し並列に設けることを
特徴とする。この回路では、メモリセルの消去期間終了
に際して第２経路のノーマリオフトランジスタを先に導
通させて消去電圧をディスチャージするようにしておく
とよい。
では、メモリセルのバルクに印加された消去電圧を共通
ソースラインを介してディスチャージする半導体メモリ
装置の共通ソースライン制御回路において、ノーマリオ
ントランジスタ及びノーマリオフトランジスタを直列接
続してなる第１経路と、ノーマリオントランジスタ、抵
抗、ノーマリオフトランジスタを直列接続してなる第２
経路と、を共通ソースラインに対し並列に設けることを
特徴とする。この回路では、メモリセルの消去期間終了
に際して第２経路のノーマリオフトランジスタを先に導
通させて消去電圧をディスチャージするようにしておく
とよい。
【００１０】具体的動作形態としては、メモリセルの消
去期間で、第１経路のノーマリオフトランジスタ及び第
２経路のノーマリオフトランジスタに接地電圧の制御信
号を印加し、その後の消去電圧回復期間で、第１経路の
ノーマリオフトランジスタの制御信号を接地電圧にする
と共に第２経路のノーマリオフトランジスタの制御信号
を電源電圧にして動作させる。またこのとき、消去電圧
回復期間の初期に、第２経路のノーマリオフトランジス
タに対する制御信号を徐々に電源電圧へ遷移させるよう
にしておくと好ましい。更に、消去期間で、各ノーマリ
オントランジスタに対し少なくとも６Ｖの制御信号を印
加するのがよい。
去期間で、第１経路のノーマリオフトランジスタ及び第
２経路のノーマリオフトランジスタに接地電圧の制御信
号を印加し、その後の消去電圧回復期間で、第１経路の
ノーマリオフトランジスタの制御信号を接地電圧にする
と共に第２経路のノーマリオフトランジスタの制御信号
を電源電圧にして動作させる。またこのとき、消去電圧
回復期間の初期に、第２経路のノーマリオフトランジス
タに対する制御信号を徐々に電源電圧へ遷移させるよう
にしておくと好ましい。更に、消去期間で、各ノーマリ
オントランジスタに対し少なくとも６Ｖの制御信号を印
加するのがよい。
【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１２】本実施形態に適用されるＮＡＮＤ形メモリ
セル構造は、１９８８年発行のＩＥＤＭ４１２〜４１５
ページに記載された「New Device Technology for 5V-o
nly4Mb EEPROM with NAND structure cell 」などに開
示されており、また、ＥＥＰＲＯＭの詳細構成や読出／
書込動作については、１９９３年１月１３日付韓国特許
出願９３−３９０号などに詳しい。
セル構造は、１９８８年発行のＩＥＤＭ４１２〜４１５
ページに記載された「New Device Technology for 5V-o
nly4Mb EEPROM with NAND structure cell 」などに開
示されており、また、ＥＥＰＲＯＭの詳細構成や読出／
書込動作については、１９９３年１月１３日付韓国特許
出願９３−３９０号などに詳しい。
【００１３】図２に、不揮発性半導体メモリ装置のメモ
リアレイ中の１つのサブメモリブロックの構成を示す。
本実施形態において、３２Ｍｂ容量のメモリ装置が適用
されるとすれば、４０９６本のメモリストリングから構
成されたサブメモリブロックＭＣＡ１は、４ｋｂ（４０
９６ｂ）の容量を有し、５１２個のサブメモリブロック
から構成されたメモリブロックで２Ｍｂの容量を有する
ことになる。このようなメモリブロックを１６個用意す
れば３２Ｍｂの容量とした不揮発性半導体メモリ装置が
提供される。
リアレイ中の１つのサブメモリブロックの構成を示す。
本実施形態において、３２Ｍｂ容量のメモリ装置が適用
されるとすれば、４０９６本のメモリストリングから構
成されたサブメモリブロックＭＣＡ１は、４ｋｂ（４０
９６ｂ）の容量を有し、５１２個のサブメモリブロック
から構成されたメモリブロックで２Ｍｂの容量を有する
ことになる。このようなメモリブロックを１６個用意す
れば３２Ｍｂの容量とした不揮発性半導体メモリ装置が
提供される。
【００１４】図示のサブメモリブロックＭＣＡ１では、
ストリング選択ラインＳＬ１，ＳＬ２とワードラインＷ
Ｌ１〜ＷＬ１６を選択する２個のローデコーダ１０が、
アレイ左右に配置してある。また、２つのセンスアンプ
ページバッファブロック１２，１４がアレイ上下に配置
され、それぞれアレイ上半分と下半分に割り当てられて
いる。このセンスアンプページバッファブロック１２，
１４に、メモリセル（セルトランジスタ）から読出され
たデータを一時貯蔵する複数のページバッファと、メモ
リセルのデータを感知するための複数のセンスアンプと
が設けられ、各センスアンプ、ページバッファは、ビッ
トラインＢＬ１〜ＢＬ４０９６のそれぞれに接続され
る。
ストリング選択ラインＳＬ１，ＳＬ２とワードラインＷ
Ｌ１〜ＷＬ１６を選択する２個のローデコーダ１０が、
アレイ左右に配置してある。また、２つのセンスアンプ
ページバッファブロック１２，１４がアレイ上下に配置
され、それぞれアレイ上半分と下半分に割り当てられて
いる。このセンスアンプページバッファブロック１２，
１４に、メモリセル（セルトランジスタ）から読出され
たデータを一時貯蔵する複数のページバッファと、メモ
リセルのデータを感知するための複数のセンスアンプと
が設けられ、各センスアンプ、ページバッファは、ビッ
トラインＢＬ１〜ＢＬ４０９６のそれぞれに接続され
る。
【００１５】直列接続されたメモリセルＭ１〜Ｍ１６の
ソースに接地電圧を提供するための接地選択トランジス
タＳＴ２のソースは、共通ソースラインＣＳＬを通じて
共通ソースライン制御回路１１へつながれる。消去ポン
プ１３の出力消去電圧Ｖｅｒａは、実際の回路構造で
は、共通ソースラインＣＳＬに順方向バイアス接合(fow
ard-biased junction)を通じて印加される（図３参
照）。
ソースに接地電圧を提供するための接地選択トランジス
タＳＴ２のソースは、共通ソースラインＣＳＬを通じて
共通ソースライン制御回路１１へつながれる。消去ポン
プ１３の出力消去電圧Ｖｅｒａは、実際の回路構造で
は、共通ソースラインＣＳＬに順方向バイアス接合(fow
ard-biased junction)を通じて印加される（図３参
照）。
【００１６】このようなＮＡＮＤ形フラシュメモリにお
いて、メモリセルＭ１〜Ｍ１６のソースは、不純物ドー
プしたウェル又は基板のバルクに高濃度不純物領域を形
成することで構成される。それによって、消去動作の消
去ポンプ１３による消去電圧Ｖｅｒａは、バルクを通じ
て共通ソースラインＣＳＬ及びメモリセルのソース領域
に供給される。
いて、メモリセルＭ１〜Ｍ１６のソースは、不純物ドー
プしたウェル又は基板のバルクに高濃度不純物領域を形
成することで構成される。それによって、消去動作の消
去ポンプ１３による消去電圧Ｖｅｒａは、バルクを通じ
て共通ソースラインＣＳＬ及びメモリセルのソース領域
に供給される。
【００１７】図３は、ＮＡＮＤ形メモリセルの断面構造
を示している。半導体基板３０は、Ｐ形シリコン単結晶
の半導体基板である。Ｐ形ウェル領域３２は、半導体基
板３０の主表面から約４μｍの深さで形成され、このＰ
形ウェル領域３２を囲うようにしてＮ形ウェル領域３１
が形成されている。Ｐ形ウェル領域３２内には、Ｎ形不
純物を高濃度ドープすることによりＮ+ 領域３３〜４０
が、各チャネル領域４１を介し離隔するようにして形成
される。メモリセルＭ１〜Ｍ１６のチャネル領域４１上
にはフローティングゲート及び制御ゲートが形成され、
即ちメモリセルはフローティングゲートトランジスタで
ある。
を示している。半導体基板３０は、Ｐ形シリコン単結晶
の半導体基板である。Ｐ形ウェル領域３２は、半導体基
板３０の主表面から約４μｍの深さで形成され、このＰ
形ウェル領域３２を囲うようにしてＮ形ウェル領域３１
が形成されている。Ｐ形ウェル領域３２内には、Ｎ形不
純物を高濃度ドープすることによりＮ+ 領域３３〜４０
が、各チャネル領域４１を介し離隔するようにして形成
される。メモリセルＭ１〜Ｍ１６のチャネル領域４１上
にはフローティングゲート及び制御ゲートが形成され、
即ちメモリセルはフローティングゲートトランジスタで
ある。
【００１８】Ｎ+ 領域４０は、コンタクトホール４２を
通じてビットラインＢＬへ接続し、ストリング選択トラ
ンジスタＳＴ１のドレイン領域として用いられる。Ｎ+
領域３４〜３９は、ストリング選択トランジスタＳＴ
１、メモリセルＭ１〜Ｍ１６、及び接地選択トランジス
タＳＴ２の隣接２個のトランジスタの共通ソース・ドレ
イン領域として用いられる。そして、Ｎ+ 領域３３は、
接地選択トランジスタＳＴ２のソース領域であり、且つ
埋込み共通ソースラインＣＳＬとして用いられる。ま
た、Ｎ形ウェル領域３１及びＰ形ウェル領域３２を含む
バルク３に、消去電圧Ｖｅｒａが印加される。
通じてビットラインＢＬへ接続し、ストリング選択トラ
ンジスタＳＴ１のドレイン領域として用いられる。Ｎ+
領域３４〜３９は、ストリング選択トランジスタＳＴ
１、メモリセルＭ１〜Ｍ１６、及び接地選択トランジス
タＳＴ２の隣接２個のトランジスタの共通ソース・ドレ
イン領域として用いられる。そして、Ｎ+ 領域３３は、
接地選択トランジスタＳＴ２のソース領域であり、且つ
埋込み共通ソースラインＣＳＬとして用いられる。ま
た、Ｎ形ウェル領域３１及びＰ形ウェル領域３２を含む
バルク３に、消去電圧Ｖｅｒａが印加される。
【００１９】図４Ａに、共通ソースライン制御回路１１
の第１実施形態を示す。この共通ソースライン制御回路
１１は、共通ソースラインＣＳＬと接地電圧Ｖｓｓとの
間に並列に設けた第１経路（１，２）及び第２経路
（４，５）を有する。第１経路は、共通ソースラインＣ
ＳＬから接地電圧Ｖｓｓへ直列接続したノーマリオント
ランジスタ１及びノーマリオフトランジスタ２からな
り、第２経路は、共通ソースラインＣＳＬから接地電圧
Ｖｓｓへ、ノーマリオントランジスタ４、抵抗Ｒ３、ノ
ーマリオフトランジスタ５を直列接続して構成される。
の第１実施形態を示す。この共通ソースライン制御回路
１１は、共通ソースラインＣＳＬと接地電圧Ｖｓｓとの
間に並列に設けた第１経路（１，２）及び第２経路
（４，５）を有する。第１経路は、共通ソースラインＣ
ＳＬから接地電圧Ｖｓｓへ直列接続したノーマリオント
ランジスタ１及びノーマリオフトランジスタ２からな
り、第２経路は、共通ソースラインＣＳＬから接地電圧
Ｖｓｓへ、ノーマリオントランジスタ４、抵抗Ｒ３、ノ
ーマリオフトランジスタ５を直列接続して構成される。
【００２０】各ノーマリオントランジスタ１，４のゲー
トには信号Ｖａｂｄが入力される。また、第１経路のノ
ーマリオフトランジスタ２のゲートは、消去期間及び消
去電圧回復期間でＶｓｓレベル、その他の期間でＶｃｃ
レベルになる信号バーＥＲＡにより制御される。そし
て、第２経路のノーマリオフトランジスタ５のゲート
は、消去期間のみＶｓｓレベルになり、その他の期間で
Ｖｃｃレベルになる信号バーＳＨＯＦｅｒａにより制御
される。
トには信号Ｖａｂｄが入力される。また、第１経路のノ
ーマリオフトランジスタ２のゲートは、消去期間及び消
去電圧回復期間でＶｓｓレベル、その他の期間でＶｃｃ
レベルになる信号バーＥＲＡにより制御される。そし
て、第２経路のノーマリオフトランジスタ５のゲート
は、消去期間のみＶｓｓレベルになり、その他の期間で
Ｖｃｃレベルになる信号バーＳＨＯＦｅｒａにより制御
される。
【００２１】第１経路をなす各トランジスタ１，２のチ
ャネル抵抗は、読出モード、検証モードやプログラムモ
ードにおいてメモリセル電流による共通ソースラインＣ
ＳＬの電圧上昇が発生してメモリセルのセンシングマー
ジンが減少しないように、小さく設計される。そして、
ノーマリオントランジスタ４、抵抗Ｒ３、ノーマリオフ
トランジスタ５よりなる第２経路は、消去電圧回復期間
においてノーマリオントランジスタ１のスナップバック
ブレークダウンを防止するために用いられる補助経路で
ある。
ャネル抵抗は、読出モード、検証モードやプログラムモ
ードにおいてメモリセル電流による共通ソースラインＣ
ＳＬの電圧上昇が発生してメモリセルのセンシングマー
ジンが減少しないように、小さく設計される。そして、
ノーマリオントランジスタ４、抵抗Ｒ３、ノーマリオフ
トランジスタ５よりなる第２経路は、消去電圧回復期間
においてノーマリオントランジスタ１のスナップバック
ブレークダウンを防止するために用いられる補助経路で
ある。
【００２２】図４Ｂに、図４Ａの回路の消去電圧回復動
作時の等価回路を示す。抵抗Ｒ４はノーマリオントラン
ジスタ４のチャネル抵抗、抵抗Ｒ５はノーマリオフトラ
ンジスタ５のチャネル抵抗である。また、図５は、消去
モードにおける各信号のタイミングを示している。
作時の等価回路を示す。抵抗Ｒ４はノーマリオントラン
ジスタ４のチャネル抵抗、抵抗Ｒ５はノーマリオフトラ
ンジスタ５のチャネル抵抗である。また、図５は、消去
モードにおける各信号のタイミングを示している。
【００２３】信号Ｖａｂｄは、消去期間Ｔ１で６Ｖ以上
に設定され、その他の期間では電源電圧Ｖｃｃレベルを
保持する。信号バーＥＲＡは、消去期間Ｔ１及び消去電
圧回復期間Ｔ２で接地電圧Ｖｓｓレベルを保持し、その
他の期間で電源電圧Ｖｃｃレベルを保持する。信号バー
ＳＨＯＦｅｒａは、消去期間Ｔ１でのみ接地電圧Ｖｓｓ
レベルを保持し、消去電圧回復期間Ｔ２で電源電圧Ｖｃ
ｃレベルへ遷移する。またその他の期間では電源電圧Ｖ
ｃｃレベルを保持する。
に設定され、その他の期間では電源電圧Ｖｃｃレベルを
保持する。信号バーＥＲＡは、消去期間Ｔ１及び消去電
圧回復期間Ｔ２で接地電圧Ｖｓｓレベルを保持し、その
他の期間で電源電圧Ｖｃｃレベルを保持する。信号バー
ＳＨＯＦｅｒａは、消去期間Ｔ１でのみ接地電圧Ｖｓｓ
レベルを保持し、消去電圧回復期間Ｔ２で電源電圧Ｖｃ
ｃレベルへ遷移する。またその他の期間では電源電圧Ｖ
ｃｃレベルを保持する。
【００２４】即ち、消去電圧回復時に抵抗Ｒ３を設けた
第２経路がまず導通して消去電圧Ｖｅｒａのディスチャ
ージを行うので、ノーマリオントランジスタ１のスナッ
プバックブレークダウンが防止される。またこのとき、
抵抗Ｒ３による抵抗値が設定してあるので、第２経路の
ノーマリオントランジスタ４のスナップバックブレーク
ダウンも確実に防止される。
第２経路がまず導通して消去電圧Ｖｅｒａのディスチャ
ージを行うので、ノーマリオントランジスタ１のスナッ
プバックブレークダウンが防止される。またこのとき、
抵抗Ｒ３による抵抗値が設定してあるので、第２経路の
ノーマリオントランジスタ４のスナップバックブレーク
ダウンも確実に防止される。
【００２５】下記表１に、消去モード及び消去検証モー
ドにおけるメモリセルアレイの信号状態を示す。
ドにおけるメモリセルアレイの信号状態を示す。
【表１】
【００２６】この表１を参照すれば、消去モード（消去
期間）では、ビットラインＢＬ１〜ＢＬ４０９６はフロ
ーティング、ストリング選択トランジスタＳＴ１及び接
地選択トランジスタＳＴ２を制御するストリング選択ラ
インＳＬ１，ＳＬ２は電源電圧Ｖｃｃ、メモリセルＭ１
〜１６の制御ゲートを制御するワードラインＷＬ１〜Ｗ
Ｌ１６は０Ｖ（接地）の各状態にされる。そして、バル
ク３は２０Ｖ以上の消去電圧Ｖｅｒａとされ、共通ソー
スラインＣＳＬはフローティング状態とされる。
期間）では、ビットラインＢＬ１〜ＢＬ４０９６はフロ
ーティング、ストリング選択トランジスタＳＴ１及び接
地選択トランジスタＳＴ２を制御するストリング選択ラ
インＳＬ１，ＳＬ２は電源電圧Ｖｃｃ、メモリセルＭ１
〜１６の制御ゲートを制御するワードラインＷＬ１〜Ｗ
Ｌ１６は０Ｖ（接地）の各状態にされる。そして、バル
ク３は２０Ｖ以上の消去電圧Ｖｅｒａとされ、共通ソー
スラインＣＳＬはフローティング状態とされる。
【００２７】一方の消去検証モード（図５の期間Ｔ３）
では、ビットラインＢＬ１〜４０９６はフローティン
グ、ストリング選択トランジスタＳＴ１及び接地選択ト
ランジスタＳＴ２を制御するストリング選択ラインＳＬ
１，ＳＬ２は電源電圧Ｖｃｃ、メモリセルＭ１〜Ｍ１６
の制御ゲートを制御するワードラインＷＬ１〜ＷＬ１６
は０Ｖの各状態になり、そして、バルク３及び共通ソー
スラインＣＳＬは、上述のような共通ソースライン制御
回路１１による消去電圧回復の結果、０Ｖの状態にな
る。
では、ビットラインＢＬ１〜４０９６はフローティン
グ、ストリング選択トランジスタＳＴ１及び接地選択ト
ランジスタＳＴ２を制御するストリング選択ラインＳＬ
１，ＳＬ２は電源電圧Ｖｃｃ、メモリセルＭ１〜Ｍ１６
の制御ゲートを制御するワードラインＷＬ１〜ＷＬ１６
は０Ｖの各状態になり、そして、バルク３及び共通ソー
スラインＣＳＬは、上述のような共通ソースライン制御
回路１１による消去電圧回復の結果、０Ｖの状態にな
る。
【００２８】図６Ａに、共通ソースライン制御回路１１
の第２実施形態を示す。第２経路は、図４Ａと同じくノ
ーマリオントランジスタ４、抵抗Ｒ３’、ノーマリオフ
トランジスタ５を直列接続したものであるが、抵抗Ｒ
３’は図４Ａの抵抗Ｒ３の位置と異なり、ノーマリオン
トランジスタ４と共通ソースラインＣＳＬとの間に接続
され、ノーマリオントランジスタ４及びノーマリオフト
ランジスタ５が直接的に接続されている。そして、図４
Ａの回路同様に、トランジスタ１，２からなる第１経路
は、読出モード、プログラムモード、検証モードの期間
でメイン経路として用いられ、第２経路は、第１経路の
ノーマリオントランジスタ１のスナップバックブレーク
ダウンを防止するために、消去電圧回復期間で用いられ
る補助経路となる。
の第２実施形態を示す。第２経路は、図４Ａと同じくノ
ーマリオントランジスタ４、抵抗Ｒ３’、ノーマリオフ
トランジスタ５を直列接続したものであるが、抵抗Ｒ
３’は図４Ａの抵抗Ｒ３の位置と異なり、ノーマリオン
トランジスタ４と共通ソースラインＣＳＬとの間に接続
され、ノーマリオントランジスタ４及びノーマリオフト
ランジスタ５が直接的に接続されている。そして、図４
Ａの回路同様に、トランジスタ１，２からなる第１経路
は、読出モード、プログラムモード、検証モードの期間
でメイン経路として用いられ、第２経路は、第１経路の
ノーマリオントランジスタ１のスナップバックブレーク
ダウンを防止するために、消去電圧回復期間で用いられ
る補助経路となる。
【００２９】この回路においては、消去電圧回復時に信
号バーＳＨＯＦｅｒａが論理“ハイ”レベルへ遷移する
と、抵抗Ｒ３’により電圧降下が生じることにより、第
２経路のノーマリオントランジスタ４のＶｄｓが減少す
る。従って、ノーマリオントランジスタ４のスナップバ
ックブレークダウンが防止される。
号バーＳＨＯＦｅｒａが論理“ハイ”レベルへ遷移する
と、抵抗Ｒ３’により電圧降下が生じることにより、第
２経路のノーマリオントランジスタ４のＶｄｓが減少す
る。従って、ノーマリオントランジスタ４のスナップバ
ックブレークダウンが防止される。
【００３０】図６Ｂに、図６Ａの回路の消去電圧回復時
における等価回路を示す。抵抗Ｒ４はノーマリオントラ
ンジスタ４のチャネル抵抗、抵抗Ｒ５はノーマリオフト
ランジスタ５のチャネル抵抗である。この回路におい
て、抵抗Ｒ３’の抵抗値を抵抗Ｒ４及び抵抗Ｒ５よりも
大きくすることにより、スナップバックブレークダウン
を効果的に防止できる。
における等価回路を示す。抵抗Ｒ４はノーマリオントラ
ンジスタ４のチャネル抵抗、抵抗Ｒ５はノーマリオフト
ランジスタ５のチャネル抵抗である。この回路におい
て、抵抗Ｒ３’の抵抗値を抵抗Ｒ４及び抵抗Ｒ５よりも
大きくすることにより、スナップバックブレークダウン
を効果的に防止できる。
【００３１】図７Ａには、共通ソースライン制御回路１
１の第３実施形態を示す。この実施形態は、図４Ａと図
６Ａの構成を合体させたものである。第２経路は、図４
Ａや図６Ａと同じくノーマリオントランジスタ４、抵抗
Ｒ３，Ｒ３’、ノーマリオフトランジスタ５を直列接続
して構成され、即ち、共通ソースラインＣＳＬからＶｓ
ｓへ、抵抗Ｒ３’、ノーマリオントランジスタ４、抵抗
Ｒ３、ノーマリオフトランジスタ５の順に直列接続して
構成されている。
１の第３実施形態を示す。この実施形態は、図４Ａと図
６Ａの構成を合体させたものである。第２経路は、図４
Ａや図６Ａと同じくノーマリオントランジスタ４、抵抗
Ｒ３，Ｒ３’、ノーマリオフトランジスタ５を直列接続
して構成され、即ち、共通ソースラインＣＳＬからＶｓ
ｓへ、抵抗Ｒ３’、ノーマリオントランジスタ４、抵抗
Ｒ３、ノーマリオフトランジスタ５の順に直列接続して
構成されている。
【００３２】第２経路において、消去回復動作で信号バ
ーＳＨＯＦｅｒａが論理“ハイ”レベルへ遷移したとき
に、抵抗Ｒ３’及び抵抗Ｒ３により、ノーマリオントラ
ンジスタ４のＶｄｓが大幅に軽減される。従って、ノー
マリオントランジスタ１，４のスナップバックブレーク
ダウンが確実に防止される。
ーＳＨＯＦｅｒａが論理“ハイ”レベルへ遷移したとき
に、抵抗Ｒ３’及び抵抗Ｒ３により、ノーマリオントラ
ンジスタ４のＶｄｓが大幅に軽減される。従って、ノー
マリオントランジスタ１，４のスナップバックブレーク
ダウンが確実に防止される。
【００３３】図７Ｂに、図７Ａの回路の消去電圧回復時
における等価回路を示す。抵抗Ｒ４はノーマリオントラ
ンジスタ４のチャネル抵抗、抵抗Ｒ５はノーマリオフト
ランジスタ５のチャネル抵抗である。この回路におい
て、抵抗Ｒ３’及び抵抗Ｒ３の抵抗値を抵抗Ｒ４及び抵
抗Ｒ５よりも大きくすることにより、スナップバックブ
レークダウンを効果的に防止できる。
における等価回路を示す。抵抗Ｒ４はノーマリオントラ
ンジスタ４のチャネル抵抗、抵抗Ｒ５はノーマリオフト
ランジスタ５のチャネル抵抗である。この回路におい
て、抵抗Ｒ３’及び抵抗Ｒ３の抵抗値を抵抗Ｒ４及び抵
抗Ｒ５よりも大きくすることにより、スナップバックブ
レークダウンを効果的に防止できる。
【００３４】消去電圧回復期間におけるノーマリオント
ランジスタ４のスナップバックブレークダウンの防止に
ついて、各実施形態ごとに詳述する。
ランジスタ４のスナップバックブレークダウンの防止に
ついて、各実施形態ごとに詳述する。
【００３５】図４Ｂにおいて、消去電圧Ｖｅｒａ＝２０
Ｖ、信号Ｖａｂｄ＝６Ｖ、ノーマリオントランジスタ１
のしきい値電圧Ｖｔ＝−２Ｖとすれば、Ｖｅｒａ＝２０
ｅ-t /[C(R3+R4+R5)]、Ｖｄｓ＝Ｖｅｒａ｛Ｒ４／（Ｒ３
＋Ｒ４＋Ｒ５）｝になり、つまり、Ｖｄｓ＝２０ｅ
-t/[C(R3+R4+R5)]×｛Ｒ４／（Ｒ３＋Ｒ４＋Ｒ５）｝と
なる。結果的に、抵抗Ｒ３の抵抗値やノーマリオフトラ
ンジスタ５のパス電流を調整することにより、ノーマリ
オントランジスタ４のＶｄｓを１３Ｖに達しないように
抑えると共に電流を数ｍＡに達しないように抑え、スナ
ップバックブレークダウンの発生を防止できる。
Ｖ、信号Ｖａｂｄ＝６Ｖ、ノーマリオントランジスタ１
のしきい値電圧Ｖｔ＝−２Ｖとすれば、Ｖｅｒａ＝２０
ｅ-t /[C(R3+R4+R5)]、Ｖｄｓ＝Ｖｅｒａ｛Ｒ４／（Ｒ３
＋Ｒ４＋Ｒ５）｝になり、つまり、Ｖｄｓ＝２０ｅ
-t/[C(R3+R4+R5)]×｛Ｒ４／（Ｒ３＋Ｒ４＋Ｒ５）｝と
なる。結果的に、抵抗Ｒ３の抵抗値やノーマリオフトラ
ンジスタ５のパス電流を調整することにより、ノーマリ
オントランジスタ４のＶｄｓを１３Ｖに達しないように
抑えると共に電流を数ｍＡに達しないように抑え、スナ
ップバックブレークダウンの発生を防止できる。
【００３６】また図６Ｂにおいては、Ｖｅｒａ＝２０ｅ
-t/[C(R3'+R4+R5)] 、Ｖｄｓ＝Ｖｅｒａ｛Ｒ４／（Ｒ
３’＋Ｒ４＋Ｒ５）｝となる。つまり、Ｖｄｓ＝２０ｅ
-t/[C( R3'+R4+R5)] ×｛Ｒ４／（Ｒ３’＋Ｒ４＋Ｒ
５）｝である。その結果、抵抗Ｒ３’の抵抗値やノーマ
リオフトランジスタ５のパス電流を調整することによ
り、ノーマリオントランジスタ４のＶｄｓを１３Ｖに達
しないように抑えると共に電流を数ｍＡに達しないよう
に抑え、スナップバックブレークダウンの発生を防止で
きる。
-t/[C(R3'+R4+R5)] 、Ｖｄｓ＝Ｖｅｒａ｛Ｒ４／（Ｒ
３’＋Ｒ４＋Ｒ５）｝となる。つまり、Ｖｄｓ＝２０ｅ
-t/[C( R3'+R4+R5)] ×｛Ｒ４／（Ｒ３’＋Ｒ４＋Ｒ
５）｝である。その結果、抵抗Ｒ３’の抵抗値やノーマ
リオフトランジスタ５のパス電流を調整することによ
り、ノーマリオントランジスタ４のＶｄｓを１３Ｖに達
しないように抑えると共に電流を数ｍＡに達しないよう
に抑え、スナップバックブレークダウンの発生を防止で
きる。
【００３７】更に図７Ｂにおいては、Ｖｅｒａ＝２０ｅ
-t/[C(R3+R3'+R4+R5)]、Ｖｄｓ＝Ｖｅｒａ｛Ｒ４／（Ｒ
３＋Ｒ３’＋Ｒ４＋Ｒ５）｝となる。つまり、Ｖｄｓ＝
２０ｅ-t/[C(R3+R3'+R4+R5)]×｛Ｒ４／（Ｒ３＋Ｒ３’
＋Ｒ４＋Ｒ５）｝である。その結果、抵抗Ｒ３及び抵抗
Ｒ３’の抵抗値やノーマリオフトランジスタ５のパス電
流を調整することにより、ノーマリオントランジスタ４
のＶｄｓを１３Ｖに達しないように抑えると共に電流を
数ｍＡに達しないように抑え、スナップバックブレーク
ダウンの発生を防止できる。
-t/[C(R3+R3'+R4+R5)]、Ｖｄｓ＝Ｖｅｒａ｛Ｒ４／（Ｒ
３＋Ｒ３’＋Ｒ４＋Ｒ５）｝となる。つまり、Ｖｄｓ＝
２０ｅ-t/[C(R3+R3'+R4+R5)]×｛Ｒ４／（Ｒ３＋Ｒ３’
＋Ｒ４＋Ｒ５）｝である。その結果、抵抗Ｒ３及び抵抗
Ｒ３’の抵抗値やノーマリオフトランジスタ５のパス電
流を調整することにより、ノーマリオントランジスタ４
のＶｄｓを１３Ｖに達しないように抑えると共に電流を
数ｍＡに達しないように抑え、スナップバックブレーク
ダウンの発生を防止できる。
【００３８】以上の実施形態の回路においては、消去電
圧回復期間の初期に信号バーＳＨＯＦｅｒａが徐々に
（数百μＳ以上の遷移時間）電源電圧レベルへ遷移する
ようにすれば、ノーマリオフトランジスタ５の初期抵抗
値を最初のうちに大きくできる。これにより、ノーマリ
オントランジスタ４のＶｄｓを更に減少させることが可
能である。また、ノーマリオントランジスタ１，４に対
しては、消去期間でその抵抗値が小さくなるように６Ｖ
以上の信号Ｖａｂｄが印加される。これによってもスナ
ップバックブレークダウンの発生を少なからず防止する
ようにされている。
圧回復期間の初期に信号バーＳＨＯＦｅｒａが徐々に
（数百μＳ以上の遷移時間）電源電圧レベルへ遷移する
ようにすれば、ノーマリオフトランジスタ５の初期抵抗
値を最初のうちに大きくできる。これにより、ノーマリ
オントランジスタ４のＶｄｓを更に減少させることが可
能である。また、ノーマリオントランジスタ１，４に対
しては、消去期間でその抵抗値が小さくなるように６Ｖ
以上の信号Ｖａｂｄが印加される。これによってもスナ
ップバックブレークダウンの発生を少なからず防止する
ようにされている。
【図１】分図Ａは、従来技術による共通ソースライン制
御回路を示す回路図、分図Ｂは、消去電圧回復期間にお
けるその等価回路図。
御回路を示す回路図、分図Ｂは、消去電圧回復期間にお
けるその等価回路図。
【図２】本発明による共通ソースライン制御回路を適用
可能なメモリセルアレイ及び周辺回路を示すブロック
図。
可能なメモリセルアレイ及び周辺回路を示すブロック
図。
【図３】図２に示したメモリセルアレイの断面図。
【図４】分図Ａは、本発明による共通ソースライン制御
回路の第１実施形態を示す回路図、分図Ｂは、消去電圧
回復期間におけるその等価回路図。
回路の第１実施形態を示す回路図、分図Ｂは、消去電圧
回復期間におけるその等価回路図。
【図５】本発明による共通ソースライン制御回路に提供
される各信号の波形図。
される各信号の波形図。
【図６】分図Ａは、本発明による共通ソースライン制御
回路の第２実施形態を示す回路図、分図Ｂは、消去電圧
回復期間におけるその等価回路図。
回路の第２実施形態を示す回路図、分図Ｂは、消去電圧
回復期間におけるその等価回路図。
【図７】分図Ａは、本発明による共通ソースライン制御
回路の第３実施形態を示す回路図、分図Ｂは、消去電圧
回復期間におけるその等価回路図。
回路の第３実施形態を示す回路図、分図Ｂは、消去電圧
回復期間におけるその等価回路図。
１，４ ノーマリオントランジスタ ２，５ ノーマリオフトランジスタ Ｒ３，Ｒ３’ 抵抗
Claims (4)
- 【請求項１】 メモリセルのバルクに印加された消去電
圧を共通ソースラインを介してディスチャージする半導
体メモリ装置の共通ソースライン制御回路において、 ノーマリオントランジスタ及びノーマリオフトランジス
タを直列接続してなる第１経路と、ノーマリオントラン
ジスタ、抵抗、ノーマリオフトランジスタを直列接続し
てなる第２経路と、を共通ソースラインから接地へ並列
に設け、第１経路のノーマリオフトランジスタは、メモ
リセルの消去期間及び消去回復期間でオフ電圧、その他
の期間でオン電圧になる制御信号により制御し、第２経
路のノーマリオフトランジスタは、消去期間でオフ電
圧、その他の期間でオン電圧になる制御信号により制御
するようにして、メモリセルの消去期間終了に際して第
２経路のノーマリオフトランジスタを先に導通させて消
去電圧をディスチャージすることを特徴とする共通ソー
スライン制御回路。 - 【請求項２】 メモリセルの消去期間で、第１経路のノ
ーマリオフトランジスタ及び第２経路のノーマリオフト
ランジスタに接地電圧の制御信号を印加し、その後の消
去電圧回復期間で、第１経路のノーマリオフトランジス
タの制御信号を接地電圧にすると共に第２経路のノーマ
リオフトランジスタの制御信号を電源電圧にする請求項
１記載の共通ソースライン制御回路。 - 【請求項３】 消去電圧回復期間の初期に、第２経路の
ノーマリオフトランジスタに対する制御信号を徐々に電
源電圧へ遷移させる請求項２記載の共通ソースライン制
御回路。 - 【請求項４】 消去期間で、各ノーマリオントランジス
タに対し少なくとも６Ｖの制御信号を印加する請求項２
又は請求項３記載の共通ソースライン制御回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19950018962 | 1995-06-30 | ||
| KR1995P18962 | 1995-12-07 | ||
| KR1019950047558A KR0172422B1 (ko) | 1995-06-30 | 1995-12-07 | 스냅백 브레이크다운 현상을 제거한 공통 소오스 라인 제어회로 |
| KR1995P47558 | 1995-12-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09102197A JPH09102197A (ja) | 1997-04-15 |
| JP3101570B2 true JP3101570B2 (ja) | 2000-10-23 |
Family
ID=26631123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17114396A Expired - Lifetime JP3101570B2 (ja) | 1995-06-30 | 1996-07-01 | 半導体メモリ装置の共通ソースライン制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5748531A (ja) |
| JP (1) | JP3101570B2 (ja) |
| KR (1) | KR0172422B1 (ja) |
| DE (1) | DE19625660C2 (ja) |
| IT (1) | IT1285211B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3501916B2 (ja) * | 1997-02-28 | 2004-03-02 | シャープ株式会社 | 半導体記憶装置およびその一括消去ベリファイ方法 |
| EP1012846B1 (en) * | 1998-06-12 | 2004-03-31 | Macronix International Co., Ltd. | Channel fn program/erase recovery scheme |
| US6219279B1 (en) | 1999-10-29 | 2001-04-17 | Zilog, Inc. | Non-volatile memory program driver and read reference circuits |
| EP1349214A1 (en) * | 2002-03-26 | 2003-10-01 | eMemory Technology Inc. | Nonvolatile semiconductor memory |
| JP4049641B2 (ja) * | 2002-09-06 | 2008-02-20 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US7071763B2 (en) * | 2002-12-27 | 2006-07-04 | Emosyn America, Inc. | Transistor circuits for switching high voltages and currents without causing snapback or breakdown |
| JP4693375B2 (ja) | 2004-08-02 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置 |
| KR100572331B1 (ko) * | 2004-10-25 | 2006-04-18 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것을 위한 프로그램 방법 |
| KR100632637B1 (ko) * | 2004-11-11 | 2006-10-11 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드플래시 메모리 소자 |
| KR100688545B1 (ko) * | 2005-05-04 | 2007-03-02 | 삼성전자주식회사 | 메모리 장치의 소거 전압 디스차지 방법 |
| KR100609615B1 (ko) | 2005-06-14 | 2006-08-08 | 삼성전자주식회사 | 연결노드의 커플링 전압상승을 완화하는 불휘발성 반도체메모리 장치의 레이아웃 |
| KR100855585B1 (ko) * | 2007-01-23 | 2008-09-01 | 삼성전자주식회사 | 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법 |
| US7518921B2 (en) * | 2007-03-20 | 2009-04-14 | Kabushiki Kaish Toshiba | Semiconductor memory device which includes memory cell having charge accumulation layer and control gate |
| KR100875295B1 (ko) * | 2007-03-30 | 2008-12-23 | 삼성전자주식회사 | 향상된 성능을 갖는 플래시 메모리 장치 |
| KR100889780B1 (ko) * | 2007-04-24 | 2009-03-20 | 삼성전자주식회사 | 패스 전압 윈도우를 향상시킬 수 있는 플래시 메모리 장치및 그것의 프로그램 방법 |
| US7978518B2 (en) * | 2007-12-21 | 2011-07-12 | Mosaid Technologies Incorporated | Hierarchical common source line structure in NAND flash memory |
| US9013938B1 (en) | 2011-12-02 | 2015-04-21 | Cypress Semiconductor Corporation | Systems and methods for discharging load capacitance circuits |
| JP5883494B1 (ja) * | 2014-11-19 | 2016-03-15 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
| KR20200058012A (ko) | 2018-11-19 | 2020-05-27 | (주)휴엔텍 | 제스처를 이용한 avn 컨트롤 시스템 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025837B2 (ja) * | 1978-09-14 | 1985-06-20 | 株式会社東芝 | 半導体記憶装置 |
| US4653026A (en) * | 1981-08-12 | 1987-03-24 | Hitachi, Ltd. | Nonvolatile memory device or a single crystal silicon film |
| US5010520A (en) * | 1987-07-29 | 1991-04-23 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with stabilized data write characteristic |
| US5182725A (en) * | 1987-11-20 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device with reduced variation in source potential of floating gate type memory transistor and operating method therefor |
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| US5126808A (en) * | 1989-10-23 | 1992-06-30 | Advanced Micro Devices, Inc. | Flash EEPROM array with paged erase architecture |
| KR930000869B1 (ko) * | 1989-11-30 | 1993-02-08 | 삼성전자 주식회사 | 페이지 소거 가능한 플래쉬형 이이피롬 장치 |
| JPH03283200A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法 |
| US5220528A (en) * | 1990-11-19 | 1993-06-15 | Intel Corporation | Compensation circuit for leakage in flash EPROM |
| US5185718A (en) * | 1991-02-19 | 1993-02-09 | Catalyst Semiconductor Corporation | Memory array architecture for flash memory |
| FR2688333B1 (fr) * | 1992-03-06 | 1994-04-29 | Sgc Thomson Microelectronics S | Dispositif et procede d'effacement par secteurs d'une memoire flash eprom. |
| KR960000616B1 (ko) * | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| US5477499A (en) * | 1993-10-13 | 1995-12-19 | Advanced Micro Devices, Inc. | Memory architecture for a three volt flash EEPROM |
| US5491657A (en) * | 1995-02-24 | 1996-02-13 | Advanced Micro Devices, Inc. | Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells |
| US5546340A (en) * | 1995-06-13 | 1996-08-13 | Advanced Micro Devices, Inc. | Non-volatile memory array with over-erase correction |
-
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-
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