JP3116505B2 - フラッシュ・メモリ - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、電気的な消去及び書き
込みが可能な不揮発性半導体記憶装置であるＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable Read On
ly Memory）のうち、セル・トランジスタに書き込まれ
ているデータの消去を全セル・トランジスタあるいはセ
ル・トランジスタをブロック化してなるブロックを単位
として行う、いわゆるフラッシュ・メモリに関する。
込みが可能な不揮発性半導体記憶装置であるＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable Read On
ly Memory）のうち、セル・トランジスタに書き込まれ
ているデータの消去を全セル・トランジスタあるいはセ
ル・トランジスタをブロック化してなるブロックを単位
として行う、いわゆるフラッシュ・メモリに関する。
【０００２】
【従来の技術】従来、フラッシュ・メモリとして図６に
その要部を示すようなものが知られている。図中、
１11、１1n、１21、１2nはセル・トランジスタ、２1、
２2はワード線、Ｘ1、Ｘ2はワード線選択信号、３1、３
nはビット線、４1、４nはビット線選択用のｎＭＯＳト
ランジスタ（以下、ｎＭＯＳという）、Ｙ1、Ｙnはビッ
ト線選択信号、５はセンスアンプ、６はソース線、７は
ソース電源回路である。
その要部を示すようなものが知られている。図中、
１11、１1n、１21、１2nはセル・トランジスタ、２1、
２2はワード線、Ｘ1、Ｘ2はワード線選択信号、３1、３
nはビット線、４1、４nはビット線選択用のｎＭＯＳト
ランジスタ（以下、ｎＭＯＳという）、Ｙ1、Ｙnはビッ
ト線選択信号、５はセンスアンプ、６はソース線、７は
ソース電源回路である。
【０００３】ここに、セル・トランジスタ１11、１1n、
１21、１2nは、図７にその概略的断面図を示すように構
成されている。図中、８はＰ型シリコン基板、９はＮ+
拡散層からなるドレイン、１０はＮ+拡散層からなるソ
ース、１１はフローティングゲート、１２はコントロー
ルゲート（ワード線）、ＶCGはコントロールゲート電
圧、ＶDはドレイン電圧、ＶSはソース電圧である。
１21、１2nは、図７にその概略的断面図を示すように構
成されている。図中、８はＰ型シリコン基板、９はＮ+
拡散層からなるドレイン、１０はＮ+拡散層からなるソ
ース、１１はフローティングゲート、１２はコントロー
ルゲート（ワード線）、ＶCGはコントロールゲート電
圧、ＶDはドレイン電圧、ＶSはソース電圧である。
【０００４】これらセル・トランジスタ１11、１1n、１
21、１2nにおいて、書込みは、例えば、ＶCG＝１２
［Ｖ］、ＶD＝６［Ｖ］、ＶS＝０［Ｖ］とし、ドレイン
９の近傍のアバランシェ・ブレークダウンによって発生
する電子をフローティングゲート１１に注入することに
より行われる。
21、１2nにおいて、書込みは、例えば、ＶCG＝１２
［Ｖ］、ＶD＝６［Ｖ］、ＶS＝０［Ｖ］とし、ドレイン
９の近傍のアバランシェ・ブレークダウンによって発生
する電子をフローティングゲート１１に注入することに
より行われる。
【０００５】これに対して、読出しは、例えば、ＶCG＝
５［Ｖ］、ＶD＝１［Ｖ］、ＶS＝０［Ｖ］とし、ドレイ
ン電流が流れるか否かを電圧変化として検出し、これを
増幅することにより行われる。
５［Ｖ］、ＶD＝１［Ｖ］、ＶS＝０［Ｖ］とし、ドレイ
ン電流が流れるか否かを電圧変化として検出し、これを
増幅することにより行われる。
【０００６】また、消去は、ドレイン９を開放とし、例
えば、ＶCG＝０［Ｖ］、ＶS＝１２［Ｖ］として、Ｆ−
Ｎ（Fowler-Nordhein）トンネル現象によってフローテ
ィングゲート１１からソース１０に電子を引き抜くこと
によって行われる。
えば、ＶCG＝０［Ｖ］、ＶS＝１２［Ｖ］として、Ｆ−
Ｎ（Fowler-Nordhein）トンネル現象によってフローテ
ィングゲート１１からソース１０に電子を引き抜くこと
によって行われる。
【０００７】
【発明が解決しようとする課題】かかるフラッシュ・メ
モリにおいては、消去時、ソース接合付近でバンド間ト
ンネル電流が発生し、その際に発生するホール（正孔）
がフローティングゲート１１の下方の酸化膜に入り込
み、セル・トランジスタの特性を劣化させることが知ら
れている。
モリにおいては、消去時、ソース接合付近でバンド間ト
ンネル電流が発生し、その際に発生するホール（正孔）
がフローティングゲート１１の下方の酸化膜に入り込
み、セル・トランジスタの特性を劣化させることが知ら
れている。
【０００８】図８は、この点をより詳しく説明するため
の図であり、ドレイン９を開放として、ソース１０に印
加するソース電圧ＶSを可変した場合におけるソース１
０に流れ込む電流を示すソース電流曲線及びフローティ
ングゲート１１に流れる電流を示すゲート電流曲線を示
している。
の図であり、ドレイン９を開放として、ソース１０に印
加するソース電圧ＶSを可変した場合におけるソース１
０に流れ込む電流を示すソース電流曲線及びフローティ
ングゲート１１に流れる電流を示すゲート電流曲線を示
している。
【０００９】なお、ゲート電流は図９に示すようにして
測定されるものであり、１３は直流電源、１４は電流計
である。また、図８において、ＶSCはゲート電流が流れ
始める時点でのソース電圧ＶSの値、Ｉscはゲート電流
が流れ始める時点でのソース電流の値である。
測定されるものであり、１３は直流電源、１４は電流計
である。また、図８において、ＶSCはゲート電流が流れ
始める時点でのソース電圧ＶSの値、Ｉscはゲート電流
が流れ始める時点でのソース電流の値である。
【００１０】即ち、フラッシュ・メモリにおいては、ソ
ース電圧ＶSがＶSC以上になると、ホールがフローティ
ングゲート１１の下方の酸化膜に入り込み易くなり、セ
ル・トランジスタの特性を劣化させることになる。
ース電圧ＶSがＶSC以上になると、ホールがフローティ
ングゲート１１の下方の酸化膜に入り込み易くなり、セ
ル・トランジスタの特性を劣化させることになる。
【００１１】換言すれば、消去時、ソース電流がＩSCを
越えないようにソース電圧ＶSを設定する場合には、フ
ローティングゲート１１の下方の酸化膜にホールが注入
されないようにでき、セル・トランジスタの特性劣化を
抑制し、書換え回数を増やすことができる。
越えないようにソース電圧ＶSを設定する場合には、フ
ローティングゲート１１の下方の酸化膜にホールが注入
されないようにでき、セル・トランジスタの特性劣化を
抑制し、書換え回数を増やすことができる。
【００１２】しかし、このようにする場合には、消去電
圧が低いことから、消去動作の回数を増加しなければ、
完全な消去を行うことができなくなる。そこで、消去時
において、ソース電圧ＶSをどの程度にするかは、書換
えの保証回数と、消去効率との関係により決定されるこ
とになる。
圧が低いことから、消去動作の回数を増加しなければ、
完全な消去を行うことができなくなる。そこで、消去時
において、ソース電圧ＶSをどの程度にするかは、書換
えの保証回数と、消去効率との関係により決定されるこ
とになる。
【００１３】ここに、例えば、本来的な記憶に使用され
るセル・トランジスタを配列してなるリアル・セル・ブ
ロックのほか、試験用のセル・トランジスタを配列して
なる試験用セル・ブロックを設ける場合には、リアル・
セル・ブロックのセル・トランジスタに流れる消去電流
と、試験用セル・ブロックに流れる消去電流とが同一に
なるようにしなければ、書換え回数を高精度で保証する
ことができない。
るセル・トランジスタを配列してなるリアル・セル・ブ
ロックのほか、試験用のセル・トランジスタを配列して
なる試験用セル・ブロックを設ける場合には、リアル・
セル・ブロックのセル・トランジスタに流れる消去電流
と、試験用セル・ブロックに流れる消去電流とが同一に
なるようにしなければ、書換え回数を高精度で保証する
ことができない。
【００１４】また、複数のリアル・セル・ブロックを設
ける場合や、リアル・セル・ブロックのほか、冗長用の
セル・トランジスタを配列してなる冗長セル・ブロック
を設ける場合には、各ブロックのセル・トランジスタに
流れる消去電流を同一としなければ、消去時間を同一と
することができず、一括消去を行う場合、過剰消去のセ
ル・トランジスタが発生してしまう場合がある。
ける場合や、リアル・セル・ブロックのほか、冗長用の
セル・トランジスタを配列してなる冗長セル・ブロック
を設ける場合には、各ブロックのセル・トランジスタに
流れる消去電流を同一としなければ、消去時間を同一と
することができず、一括消去を行う場合、過剰消去のセ
ル・トランジスタが発生してしまう場合がある。
【００１５】本発明は、かかる点に鑑み、リアル・セル
・ブロックのほか、試験用セル・ブロックを設ける場合
には、リアル・セル・ブロックのセル・トランジスタに
流れる消去電流と、試験用セル・ブロックのセル・トラ
ンジスタに流れる消去電流とを同一にし、書換え回数を
高精度で保証することができるようにすると共に、複数
のリアル・セル・ブロックを設ける場合や、リアル・セ
ル・ブロックのほか、冗長セル・ブロックを設ける場合
には、各ブロックのセル・トランジスタに流れる消去電
流を同一とし、一括消去を行う場合に、過剰消去のセル
・トランジスタが発生しないようにしたフラッシュ・メ
モリを提供することを目的とする。
・ブロックのほか、試験用セル・ブロックを設ける場合
には、リアル・セル・ブロックのセル・トランジスタに
流れる消去電流と、試験用セル・ブロックのセル・トラ
ンジスタに流れる消去電流とを同一にし、書換え回数を
高精度で保証することができるようにすると共に、複数
のリアル・セル・ブロックを設ける場合や、リアル・セ
ル・ブロックのほか、冗長セル・ブロックを設ける場合
には、各ブロックのセル・トランジスタに流れる消去電
流を同一とし、一括消去を行う場合に、過剰消去のセル
・トランジスタが発生しないようにしたフラッシュ・メ
モリを提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明によるフラッシュ
・メモリは、ソース線を共通にしてなる複数のセル・ト
ランジスタからなる複数のブロックの各々にセル・トラ
ンジスタの数の比に対応した電流供給能力を備えるソー
ス電圧供給回路を接続して構成される。
・メモリは、ソース線を共通にしてなる複数のセル・ト
ランジスタからなる複数のブロックの各々にセル・トラ
ンジスタの数の比に対応した電流供給能力を備えるソー
ス電圧供給回路を接続して構成される。
【００１７】
【作用】本発明においては、ソース線を共通にしてなる
複数のセル・トランジスタからなる複数のブロックの各
々にセル・トランジスタの数の比に対応した電流供給能
力を備えるソース電圧供給回路を接続するとしているの
で、各ブロックのセル・トランジスタに流れる消去電流
を同一にすることができる。
複数のセル・トランジスタからなる複数のブロックの各
々にセル・トランジスタの数の比に対応した電流供給能
力を備えるソース電圧供給回路を接続するとしているの
で、各ブロックのセル・トランジスタに流れる消去電流
を同一にすることができる。
【００１８】したがって、例えば、リアル・セル・ブロ
ックのほか、試験用セル・ブロックを設ける場合には、
リアル・セル・ブロックのセル・トランジスタに流れる
消去電流と、試験用セル・ブロックのセル・トランジス
タに流れる消去電流とを同一にし、書換え回数を高精度
で保証することができる。
ックのほか、試験用セル・ブロックを設ける場合には、
リアル・セル・ブロックのセル・トランジスタに流れる
消去電流と、試験用セル・ブロックのセル・トランジス
タに流れる消去電流とを同一にし、書換え回数を高精度
で保証することができる。
【００１９】また、例えば、複数のリアル・セル・ブロ
ックを設ける場合や、リアル・セル・ブロックのほか、
冗長セル・ブロックを設ける場合には、各ブロックのセ
ル・トランジスタに流れる消去電流を同一とし、一括消
去を行う場合に、過剰消去のセル・トランジスタが発生
しないようにすることができる。
ックを設ける場合や、リアル・セル・ブロックのほか、
冗長セル・ブロックを設ける場合には、各ブロックのセ
ル・トランジスタに流れる消去電流を同一とし、一括消
去を行う場合に、過剰消去のセル・トランジスタが発生
しないようにすることができる。
【００２０】
【実施例】図１は本発明の一実施例の要部を示す回路図
であり、図中、１５はセル・トランジスタの数をＮ1と
するリアル・セル・ブロック、１６はセル・トランジス
タの数をＮ2とするリアル・セル・ブロック、１７はセ
ル・トランジスタの数をＮ3とする試験用セル・ブロッ
ク、１８はセル・トランジスタの数をＮ4とする冗長セ
ル・ブロックである。
であり、図中、１５はセル・トランジスタの数をＮ1と
するリアル・セル・ブロック、１６はセル・トランジス
タの数をＮ2とするリアル・セル・ブロック、１７はセ
ル・トランジスタの数をＮ3とする試験用セル・ブロッ
ク、１８はセル・トランジスタの数をＮ4とする冗長セ
ル・ブロックである。
【００２１】また、１９はリアル・セル・ブロック１５
のセル・トランジスタに共通に接続されているソース
線、２０はリアル・セル・ブロック１６のセル・トラン
ジスタに共通に接続されているソース線、２１は試験用
セル・ブロック１７のセル・トランジスタに共通に接続
されているソース線、２２は冗長セル・ブロック１６の
セル・トランジスタに共通に接続されているソース線で
ある。
のセル・トランジスタに共通に接続されているソース
線、２０はリアル・セル・ブロック１６のセル・トラン
ジスタに共通に接続されているソース線、２１は試験用
セル・ブロック１７のセル・トランジスタに共通に接続
されているソース線、２２は冗長セル・ブロック１６の
セル・トランジスタに共通に接続されているソース線で
ある。
【００２２】また、２３はリアル・セル・ブロック１５
に対応して設けられた電流駆動能力をＰ1とするソース
電源回路、２４はリアル・セル・ブロック１６に対応し
て設けられた電流駆動能力をＰ2とするソース電源回
路、２５は試験用セル・ブロック１７に対応して設けら
れた電流駆動能力をＰ3とするソース電源回路、２６は
冗長セル・ブロック１８に対応して設けられた電流駆動
能力をＰ4とするソース電源回路である。
に対応して設けられた電流駆動能力をＰ1とするソース
電源回路、２４はリアル・セル・ブロック１６に対応し
て設けられた電流駆動能力をＰ2とするソース電源回
路、２５は試験用セル・ブロック１７に対応して設けら
れた電流駆動能力をＰ3とするソース電源回路、２６は
冗長セル・ブロック１８に対応して設けられた電流駆動
能力をＰ4とするソース電源回路である。
【００２３】また、２７〜３０はブロック選択用のｎＭ
ＯＳ、Ｓ１〜Ｓ４はブロック選択信号、３１は読み出し
たデータを増幅するセンスアンプ、３２は書込み用の電
圧を供給する書込み回路である。
ＯＳ、Ｓ１〜Ｓ４はブロック選択信号、３１は読み出し
たデータを増幅するセンスアンプ、３２は書込み用の電
圧を供給する書込み回路である。
【００２４】ここに、ソース電源回路２３は、図２にそ
の回路図を示すように構成されており、３３は消去信号
ＥＲＳ１が入力される消去信号入力端子、３４は電源電
圧ＶＣＣ、例えば、５［Ｖ］を供給するＶＣＣ電源線、
３５〜３７は消去用の高電圧ＶＰＰ、例えば、１２
［Ｖ］を供給するＶＰＰ供給線、３８〜４１はｎＭＯ
Ｓ、４２〜４４はｐＭＯＳトランジスタ（以下、ｐＭＯ
Ｓという）である。なお、ｎＭＯＳ４０は、チャネル長
をＬ、チャネル幅をＷ1とする電流制御用に設けられた
トランジスタである。
の回路図を示すように構成されており、３３は消去信号
ＥＲＳ１が入力される消去信号入力端子、３４は電源電
圧ＶＣＣ、例えば、５［Ｖ］を供給するＶＣＣ電源線、
３５〜３７は消去用の高電圧ＶＰＰ、例えば、１２
［Ｖ］を供給するＶＰＰ供給線、３８〜４１はｎＭＯ
Ｓ、４２〜４４はｐＭＯＳトランジスタ（以下、ｐＭＯ
Ｓという）である。なお、ｎＭＯＳ４０は、チャネル長
をＬ、チャネル幅をＷ1とする電流制御用に設けられた
トランジスタである。
【００２５】また、ソース電源回路２４は、図３にその
回路図を示すように構成されており、４５は消去信号Ｅ
ＲＳ２が入力される消去信号入力端子、４６はＶＣＣ電
源線、４７〜４９はＶＰＰ供給線、５０〜５３はｎＭＯ
Ｓ、５４〜５６はｐＭＯＳである。なお、ｎＭＯＳ５２
は、チャネル長をＬ、チャネル幅をＷ2とする電流制御
用に設けられたトランジスタである。
回路図を示すように構成されており、４５は消去信号Ｅ
ＲＳ２が入力される消去信号入力端子、４６はＶＣＣ電
源線、４７〜４９はＶＰＰ供給線、５０〜５３はｎＭＯ
Ｓ、５４〜５６はｐＭＯＳである。なお、ｎＭＯＳ５２
は、チャネル長をＬ、チャネル幅をＷ2とする電流制御
用に設けられたトランジスタである。
【００２６】また、ソース電源回路２５は、図４にその
回路図を示すように構成されており、５７は消去信号Ｅ
ＲＳ３が入力される消去信号入力端子、５８はＶＣＣ電
源線、５９〜６１はＶＰＰ供給線、６２〜６５はｎＭＯ
Ｓ、６６〜６８はｐＭＯＳである。なお、ｎＭＯＳ６４
は、チャネル長をＬ、チャネル幅をＷ3とする電流制御
用に設けられたトランジスタである。
回路図を示すように構成されており、５７は消去信号Ｅ
ＲＳ３が入力される消去信号入力端子、５８はＶＣＣ電
源線、５９〜６１はＶＰＰ供給線、６２〜６５はｎＭＯ
Ｓ、６６〜６８はｐＭＯＳである。なお、ｎＭＯＳ６４
は、チャネル長をＬ、チャネル幅をＷ3とする電流制御
用に設けられたトランジスタである。
【００２７】また、ソース電源回路２６は、図５にその
回路図を示すように構成されており、６９は消去信号Ｅ
ＲＳ４が入力される消去信号入力端子、７０はＶＣＣ電
源線、７１〜７３はＶＰＰ供給線、７４〜７７はｎＭＯ
Ｓ、７８〜８０はｐＭＯＳである。なお、ｎＭＯＳ７６
は、チャネル長をＬ、チャネル幅をＷ4とする電流制御
用に設けられたトランジスタである。
回路図を示すように構成されており、６９は消去信号Ｅ
ＲＳ４が入力される消去信号入力端子、７０はＶＣＣ電
源線、７１〜７３はＶＰＰ供給線、７４〜７７はｎＭＯ
Ｓ、７８〜８０はｐＭＯＳである。なお、ｎＭＯＳ７６
は、チャネル長をＬ、チャネル幅をＷ4とする電流制御
用に設けられたトランジスタである。
【００２８】ここに、ソース電源回路２３においては、
消去信号ＥＲＳ１がＬレベル、即ち、０［Ｖ］の場合、
ノード８１のレベルは０［Ｖ］となり、ｐＭＯＳ４３が
ＯＮ、ｎＭＯＳ３９がＯＦＦとなる。この結果、ノード
８２のレベルはＶＰＰとなり、ｐＭＯＳ４２、４４がＯ
ＦＦ、ｎＭＯＳ４１がＯＮとなり、ソース線１９は０
［Ｖ］に設定される。
消去信号ＥＲＳ１がＬレベル、即ち、０［Ｖ］の場合、
ノード８１のレベルは０［Ｖ］となり、ｐＭＯＳ４３が
ＯＮ、ｎＭＯＳ３９がＯＦＦとなる。この結果、ノード
８２のレベルはＶＰＰとなり、ｐＭＯＳ４２、４４がＯ
ＦＦ、ｎＭＯＳ４１がＯＮとなり、ソース線１９は０
［Ｖ］に設定される。
【００２９】この状態から消去信号ＥＲＳ１がＨレベ
ル、即ち、５［Ｖ］に反転すると、ノード８１のレベル
はＶＣＣとなり、ｎＭＯＳ３９がＯＮとなる。この結
果、ノード８２のレベルは０［Ｖ］に近づき、ｐＭＯＳ
４２、４４がＯＮ、ｎＭＯＳ４１がＯＦＦとなる。
ル、即ち、５［Ｖ］に反転すると、ノード８１のレベル
はＶＣＣとなり、ｎＭＯＳ３９がＯＮとなる。この結
果、ノード８２のレベルは０［Ｖ］に近づき、ｐＭＯＳ
４２、４４がＯＮ、ｎＭＯＳ４１がＯＦＦとなる。
【００３０】ここに、ｐＭＯＳ４２がＯＮとなることに
よりノード８１のレベルはＶＰＰに上昇し、ｐＭＯＳ４
３はＯＦＦし、ノード８２のレベルは完全０［Ｖ］とな
る。この結果、ソース線１９には、ＶＰＰ供給線３７か
らｐＭＯＳ４４及びｎＭＯＳ４０を介して高電圧ＶＰＰ
が供給される。なお、ソース電源回路２４〜２６も、同
様に動作する。
よりノード８１のレベルはＶＰＰに上昇し、ｐＭＯＳ４
３はＯＦＦし、ノード８２のレベルは完全０［Ｖ］とな
る。この結果、ソース線１９には、ＶＰＰ供給線３７か
らｐＭＯＳ４４及びｎＭＯＳ４０を介して高電圧ＶＰＰ
が供給される。なお、ソース電源回路２４〜２６も、同
様に動作する。
【００３１】ここに、本実施例においては、電流制御用
のｎＭＯＳ４０、５２、６４、７６のチャネル幅Ｗ1、
Ｗ2、Ｗ3、Ｗ4は、Ｗ1／Ｎ1＝Ｗ2／Ｎ2＝Ｗ3／Ｎ3＝Ｗ4
／Ｎ4とされている。なお、Ｎ1、Ｎ2、Ｎ3、Ｎ4は前述
したようにリアル・セル・トランジスタ１５、１６、試
験用セル・ブロック１７、冗長セル・ブロック１８のセ
ル・トランジスタの数である。
のｎＭＯＳ４０、５２、６４、７６のチャネル幅Ｗ1、
Ｗ2、Ｗ3、Ｗ4は、Ｗ1／Ｎ1＝Ｗ2／Ｎ2＝Ｗ3／Ｎ3＝Ｗ4
／Ｎ4とされている。なお、Ｎ1、Ｎ2、Ｎ3、Ｎ4は前述
したようにリアル・セル・トランジスタ１５、１６、試
験用セル・ブロック１７、冗長セル・ブロック１８のセ
ル・トランジスタの数である。
【００３２】換言すれば、ソース電源回路２３、２４、
２５、２６の電流供給能力Ｐ1：Ｐ2：Ｐ3：Ｐ4は、Ｐ1
／Ｎ1＝Ｐ2／Ｎ2＝Ｐ3／Ｎ3＝Ｐ4／Ｎ4とされており、
リアル・セル・ブロック１５、１６、試験用セル・ブロ
ック１７、冗長セル・ブロック１８のセル・トランジス
タ１個あたりに流れる消去電流が等しくなるように構成
されている。
２５、２６の電流供給能力Ｐ1：Ｐ2：Ｐ3：Ｐ4は、Ｐ1
／Ｎ1＝Ｐ2／Ｎ2＝Ｐ3／Ｎ3＝Ｐ4／Ｎ4とされており、
リアル・セル・ブロック１５、１６、試験用セル・ブロ
ック１７、冗長セル・ブロック１８のセル・トランジス
タ１個あたりに流れる消去電流が等しくなるように構成
されている。
【００３３】このように、本実施例によれば、試験用セ
ル・ブロック１７のセル・トランジスタに流れる消去電
流と、リアル・セル・ブロック１５、１６及び冗長セル
・ブロック１８のセル・トランジスタに流れる消去電流
とが同一となるようにされているので、試験用セル・ブ
ロック１７を使用して書換え試験を行う場合、書換え回
数を高精度で保証することができる。
ル・ブロック１７のセル・トランジスタに流れる消去電
流と、リアル・セル・ブロック１５、１６及び冗長セル
・ブロック１８のセル・トランジスタに流れる消去電流
とが同一となるようにされているので、試験用セル・ブ
ロック１７を使用して書換え試験を行う場合、書換え回
数を高精度で保証することができる。
【００３４】また、記憶用のセル・ブロックとして、リ
アル・セル・ブロック１５、１６を使用する場合にし
ろ、リアル・セル・ブロック１５及び冗長セル・ブロッ
ク１８を使用する場合にしろ、又はリアル・セル・ブロ
ック１６及び冗長セル・ブロック１８を使用する場合に
しろ、各ブロックのセル・トランジスタに流れる消去電
流は同一とされているので、一括消去を行う場合に、過
剰消去のセル・トランジスタが発生しないようにするこ
とができる。
アル・セル・ブロック１５、１６を使用する場合にし
ろ、リアル・セル・ブロック１５及び冗長セル・ブロッ
ク１８を使用する場合にしろ、又はリアル・セル・ブロ
ック１６及び冗長セル・ブロック１８を使用する場合に
しろ、各ブロックのセル・トランジスタに流れる消去電
流は同一とされているので、一括消去を行う場合に、過
剰消去のセル・トランジスタが発生しないようにするこ
とができる。
【００３５】
【発明の効果】以上のように、本発明によれば、ソース
線を共通にしてなる複数のセル・トランジスタからなる
複数のブロックの各々にセル・トランジスタの数の比に
対応した電流供給能力を備えるソース電源回路を接続す
るという構成を採用したことにより、各ブロックのセル
・トランジスタに流れる消去電流を同一にすることがで
きるので、例えば、リアル・セル・ブロックのほか、試
験用セル・ブロックを設ける場合には、リアル・セル・
ブロックのセル・トランジスタに流れる消去電流と、試
験用セル・ブロックのセル・トランジスタに流れる消去
電流とを同一にし、書換え回数を高精度で保証すること
ができ、また、例えば、複数のリアル・セル・ブロック
を設ける場合や、リアル・セル・ブロックのほか、冗長
セル・ブロックを設ける場合には、各ブロックのセル・
トランジスタに流れる消去電流を同一とし、一括消去を
行う場合に、過剰消去のセル・トランジスタが発生しな
いようにすることができる。
線を共通にしてなる複数のセル・トランジスタからなる
複数のブロックの各々にセル・トランジスタの数の比に
対応した電流供給能力を備えるソース電源回路を接続す
るという構成を採用したことにより、各ブロックのセル
・トランジスタに流れる消去電流を同一にすることがで
きるので、例えば、リアル・セル・ブロックのほか、試
験用セル・ブロックを設ける場合には、リアル・セル・
ブロックのセル・トランジスタに流れる消去電流と、試
験用セル・ブロックのセル・トランジスタに流れる消去
電流とを同一にし、書換え回数を高精度で保証すること
ができ、また、例えば、複数のリアル・セル・ブロック
を設ける場合や、リアル・セル・ブロックのほか、冗長
セル・ブロックを設ける場合には、各ブロックのセル・
トランジスタに流れる消去電流を同一とし、一括消去を
行う場合に、過剰消去のセル・トランジスタが発生しな
いようにすることができる。
【図１】本発明の一実施例の要部を示す回路図である。
【図２】本発明の一実施例を構成するソース電源回路を
示す回路図である。
示す回路図である。
【図３】本発明の一実施例を構成するソース電源回路を
示す回路図である。
示す回路図である。
【図４】本発明の一実施例を構成するソース電源回路を
示す回路図である。
示す回路図である。
【図５】本発明の一実施例を構成するソース電源回路を
示す回路図である。
示す回路図である。
【図６】従来のフラッシュ・メモリの要部を示す回路図
である。
である。
【図７】セル・トランジスタを示す概略的断面図であ
る。
る。
【図８】ソース電流曲線及びゲート電流曲線を示す図で
ある。
ある。
【図９】ゲート電流の測定方法を示す図である。
１９〜２２ ソース線
Claims (4)
- 【請求項１】ソース線を共通にしてなる複数のセル・ト
ランジスタからなる複数のブロックの各々にセル・トラ
ンジスタの数の比にほぼ対応した電流供給能力を備える
ソース電源回路を接続して構成されていることを特徴と
するフラッシュ・メモリ。 - 【請求項２】前記複数のブロックは、本来的な記憶に使
用されるセル・トランジスタを配列してなる一又は複数
のリアル・セル・ブロック及び試験用のセル・トランジ
スタを配列してなる一又は複数の試験用セル・ブロック
であることを特徴とする請求項１記載のフラッシュ・メ
モリ。 - 【請求項３】前記複数のブロックは、本来的な記憶に使
用されるセル・トランジスタを配列してなる一又は複数
のリアル・セル・ブロック及び冗長用のセル・トランジ
スタを配列してなる一又は複数の冗長セル・ブロックで
あることを特徴とする請求項１記載のフラッシュ・メモ
リ。 - 【請求項４】前記複数のブロックは、本来的な記憶に使
用されるセル・トランジスタを配列してなる複数のリア
ル・セル・ブロックであることを特徴とする請求項１記
載のフラッシュ・メモリ。
Priority Applications (18)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP421692A JP3116505B2 (ja) | 1992-01-13 | 1992-01-13 | フラッシュ・メモリ |
| EP97119754A EP0841667B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| DE69232949T DE69232949T2 (de) | 1991-11-20 | 1992-11-20 | Löschbare Flash-Halbleiterspeichervorrichtung |
| DE69227011T DE69227011T2 (de) | 1991-11-20 | 1992-11-20 | Löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit |
| DE69232950T DE69232950T2 (de) | 1991-11-20 | 1992-11-20 | Halbleiterspeichervorrichtung |
| EP01109363A EP1126474B1 (en) | 1991-11-20 | 1992-11-20 | Semiconductor memory device |
| DE69233305T DE69233305T2 (de) | 1991-11-20 | 1992-11-20 | Halbleiterspeichervorrichtung |
| EP01109362A EP1126473B1 (en) | 1991-11-20 | 1992-11-20 | Semiconductor memory device |
| KR1019920021922A KR970001347B1 (ko) | 1991-11-20 | 1992-11-20 | 향상된 신뢰성을 갖는 섬광-소거가능 반도체 메모리 장치 |
| EP92310606A EP0543656B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| US07/978,976 US5761127A (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| EP01109361A EP1126472B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device |
| DE69232470T DE69232470T2 (de) | 1991-11-20 | 1992-11-20 | Flash-löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit |
| US08/985,714 US5835408A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/986,575 US5870337A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/986,338 US5835416A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/986,339 US5910916A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having improved reliability |
| US08/986,337 US6014329A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP421692A JP3116505B2 (ja) | 1992-01-13 | 1992-01-13 | フラッシュ・メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189983A JPH05189983A (ja) | 1993-07-30 |
| JP3116505B2 true JP3116505B2 (ja) | 2000-12-11 |
Family
ID=11578425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP421692A Expired - Fee Related JP3116505B2 (ja) | 1991-11-20 | 1992-01-13 | フラッシュ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3116505B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
-
1992
- 1992-01-13 JP JP421692A patent/JP3116505B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05189983A (ja) | 1993-07-30 |
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