DE69232950T2 - Halbleiterspeichervorrichtung - Google Patents

Halbleiterspeichervorrichtung

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Description

  • Die vorliegende Erfindung betrifft im allgemeinen Halbleiterspeichervorrichtungen, wie zum Beispiel eine löschbare Flash-EPROM-Vorrichtung oder einfach eine Flash-Speichervorrichtung.
  • In bezug auf die Speichervorrichtung von Computern existiert ein fortwährender Bedarf an einer nichtflüchtigen Halbleiterspeichervorrichtung mit einer großen Kapazität zum Speichern von Informationen. Speziell wurde die sog. löschbare Flash-Speichervorrichtung oder einfach Flash-Speichervorrichtung in den letzten Jahren intensiv studiert, und zwar als eine Alternative zu Festplattenvorrichtungen. Bei Flash-Speichervorrichtungen ist das Wiedereinschreiben von Daten möglich, ähnlich den herkömmlichen Speichern mit wahlfreiem Zugriff, wobei die Vorrichtung die eingeschriebenen Informationen selbst dann halten kann, wenn die Elektroenergie ausgeschaltet wird. Somit ist die Vorrichtung ideal für eine externe Speichervorrichtung von Computern, wie z. B. eine Festplatte. Ferner wurde die Anwendung auf Speicherkarten studiert. In bezug auf verschiedene Anwendungen der Flash-Speichervorrichtung sind intensive Anstrengungen im Gange, um die Eigenschaften der Vorrichtung zu verbessern.
  • Fig. 1 zeigt die Struktur eines typischen Speicherzellentransistors, der eine Flash-Speichervorrichtung bildet.
  • Gemäß Fig. 1 ist der Speicherzellentransistor auf einem Halbleitersubstrat 1 ausgebildet und enthält eine Sourcezone 6 und eine Drainzone 7, die in dem Substrat 1 ausgebildet sind, ähnlich einem herkömmlichen MOS-Transistor. Auf der oberen Hauptfläche des Substrats 1 ist ein Gate-Isolierfilm 2 vorgesehen, um die Kanalzone zu bedecken, die sich zwischen der Sourcezone 6 und der Drainzone 7 erstreckt, und eine Gateelektrode 3 ist auf dem Gate-Isolierfilm 2 in Entsprechung zu der Kanalzone der Vorrichtung ausgebildet. Ferner ist ein Kondensatorisolierfilm 4 vorgesehen, der die Gateelektrode 3 umschließt, und die Gateelektrode 3 bildet dadurch eine schwimmende Gateelektrode 3. Ferner ist eine Elektrode 5 auf der schwimmenden Gateelektrode 3 derart vorgesehen, daß die Elektrode 5 von der Elektrode 3 durch den Kondensatorisolierfilm 4 isoliert ist. Dadurch wird die Elektrode 5 als eine Steuerelektrode verwendet.
  • Im folgenden wird die Operation eines Flash-Speichers des NOR-Typs beschrieben.
  • Wenn Daten eingeschrieben werden, wird eine vorbestimmte Treiberspannung über der Sourcezone 6 und der Drainzone 7 in solcher Weise angelegt, daß die Elektronen veranlaßt werden, von der Sourcezone 6 zu der Drainzone 7 zu fließen. Gleichzeitig wird eine große positive Spannung an die Steuerelektrode 5 angelegt, um ein starkes elektrisches Feld zwischen der schwimmenden Gateelektrode 3 und dem Substrat 1 zu induzieren. Dadurch werden die Elektronen, die entlang der Kanalzone transportiert werden und in der Nähe der Drainzone 7 beschleunigt werden, in die schwimmende Gateelektrode 3 durch den Gate-Isolierfilm 2 als heiße Elektronen injiziert. Wenn die Elektroden einmal injiziert sind, steuern die elektrischen Ladungen, die den Elektronen zugeordnet sind, den Leitzustand der Kanalzone zwischen den Source- und Drainzonen 6 und 7. Mit anderen Worten, man kann den Inhalt der Daten, die in den Speicherzellentransistor eingeschrieben wurden, dadurch lesen, indem man den Leitzustand desselben detektiert. Wenn Daten andererseits gelöscht werden, wird ein starkes elektrisches Feld zwischen dem schwimmenden Gate 3 und der Sourcezone 6 induziert, indem eine große positive Spannung an die Sourcezone 6 angelegt wird. Dadurch werden die Elektronen in dem schwimmenden Gate 3 in die Sourcezone 6 zerstreut, indem ein Tunneleffekt durch den Gate-Isolierfilm 2 hindurch verursacht wird.
  • Fig. 2 zeigt das zuvor erläuterte Steuerschema der Flash-Speichervorrichtung für den Einschreibmodus zum Einschreiben von Daten in die Speicherzelle, den Lesemodus zum Lesen von Daten aus der Speicherzelle und den Löschmodus zum Löschen von Daten aus der Speicherzelle, wobei die Spannung VH typischerweise auf +12 Volt eingestellt wird, während die Spannung VM auf +6 Volt eingestellt werden kann. Ferner wird die Spannung VL auf etwa +5 Volt eingestellt.
  • Fig. 3 zeigt die Gesamtkonstruktion einer typischen Flash-Speichervorrichtung.
  • Gemäß Fig. 3 enthält die Vorrichtung ein Speicherzellenarray 11, in welchem eine Vielzahl von Speicherzellentransistoren, die jeweils eine Konstruktion nach Fig. 1 besitzen, in Reihen und Spalten angeordnet sind, und die Speicherzelle in dem Speicherzellenarray 11 wird als Reaktion auf Adressendaten ausgewählt, die einer Reihenadressenpufferschaltung 12 zugeführt werden, um einen Reihendecodierer 13 zu aktivieren, und einer Spaltenadressenpufferschaltung 14, um einen Spaltendecodierer 15 zu aktivieren. Dabei wählt der Reihendecodierer 13 eine Wortleitung WL als Reaktion auf die Reihenadressendaten aus, die in der Reihenadressenpufferschaltung 12 verriegelt sind, während der Spaltendecodierer 15 ein Spaltenwählgatter 16 steuert, um eine Bitleitung BL als Reaktion auf die Spaltenadressendaten auszuwählen, die in der Spaltenadressenpufferschaltung 14 verriegelt sind.
  • Um das Eingeben und Ausgeben von Daten zu erreichen, ist ein Datenbus 17 vorgesehen, der mit einer Eingangs- /Ausgangspufferschaltung 18 verbunden ist, und die Daten auf dem Bus 17 werden in eine ausgewählte Speicherzelle, wie beispielsweise in die Speicherzelle 11a, über einen Schreibverstärker 19 und das Spaltenwählgatter 16 eingeschrieben. Andererseits werden die in der ausgewählten Speicherzelle gespeicherten Daten zu der Eingangs-/Ausgangspufferschaltung 18 über das Spaltenwählgatter 16 und einen Leseverstärker 20 übertragen. Um ferner die Lese-/Schreiboperation der Speichervorrichtung zu steuern, ist eine andere Pufferschaltung 21 vorgesehen, der ein Ausgabefreigabesignal/OE, ein Chipfreigabesignal/CE und ferner ein Schreibfreigabesignal/WE zugeführt wird, wobei das Signal/OE dazu verwendet wird, um die Datenausgabe der Eingangs-/Ausgangspufferschaltung 18 zu ermöglichen bzw. freizugeben, das Signal/CE dazu verwendet wird, um eine Chipauswahl zu treffen, und das Signal/WE dazu verwendet wird, um das Einschreiben von Daten in die ausgewählte Speicherzelle zu ermöglichen.
  • Ferner ist eine Lösch-Stromversargungseinheit 22 vorgesehen, welche die NOR-Typ-Flash-Speichervorrichtung kennzeichnet, wobei die Stromversorgungseinheit 22 eine vorbestimmte Löschspannung zuführt, wenn die Daten in dem Speicherzellenarray gelöscht werden. Bekanntermaßen erfolgt das Löschen von Daten gleichzeitig für alle Speicherzellen in dem Speicherzellenarray 11 in der Flash-Speichervorrichtung. Um darüber hinaus die Operation der Speicherzellenvorrichtung zu steuern, welche die Löschstromvorrichtung 22 enthält, ist eine Steuereinheit 23 vorgesehen. Dabei werden der Steuereinheit 23 Daten von dem Datenbus 17 als auch eine Ausgabe der Pufferschaltung 21 zugeführt, und sie steuert das Lesen/Schreiben sowie die Löschoperation der Vorrichtung.
  • Fig. 4 zeigt das Einschreiben von Daten in den Speicherzellentransistor von Fig. 1, wobei die vertikale Achse den Drainstrom darstellt und die horizontale Achse die Drainspannung darstellt. Wie bereits unter Hinweis auf Fig. 2 erwähnt wurde, wird die Spannung VD an die Drainzone während des Einschreibprozesses von Daten angelegt, während die Spannung VH gleichzeitig an das Steuergate angelegt wird.
  • In Verbindung mit Fig. 4 sei darauf hingewiesen, daß der Drainstrom in einem Intervall zunimmt, das als "1" bezeichnet ist, und zwar mit zunehmender Drainspannung VD, während der Drainstrom plötzlich abfällt, und zwar in Entsprechung zu dem Intervall, das mit "2" bezeichnet ist, und zwar bei weiterem Anstieg der Drainspannung VD. In Entsprechung zu diesem negativen Abfall des Drainstroms tritt die Injektion von Elektronen in die schwimmende Gateelektrode auf. Wenn ferner die Drainspannung W, eine Lawinendurchbruchspannung VABD erreicht hat, tritt ein Lawinendurchbruch in der Kanalzone des Speicherzellentransistors auf, und der Drainstrom steigt steil an. Dadurch wird eine effiziente Injektion der Elektronen in das schwimmende Gate erreicht. Somit verwendet die Flash-Speichervorrichtung allgemein die Lawinendurchbruchspannung VABD für die Spannung VM, die in Fig. 2 gezeigt ist, um ein effizientes Einschreiben der Daten zu erreichen. In der Tat wird die Drainspannung VD auf den Pegel VABD festgeklemmt, wenn die zuvor erwähnte positive Steuerspannung VH an das Steuergate angelegt wird.
  • Wenn andererseits die Spannung des Steuergates niedrig ist oder Null beträgt, und zwar in Entsprechung zu einem Betriebszustand der Vorrichtung, bei dem kein Einschreiben von Daten auftritt, ändert sich der Drainstrom, wie dies durch eine unterbrochene Linie in Fig. 4 gezeigt ist. Dabei bleibt der Drainstrom niedrig, bis die Durchbruchspannung VJCT erreicht ist. In Antwort auf die Spannung VJCT erfolgt an dem p-n-Übergang zwischen der Drainzone und dem Substrat ein Durchbruch. Im allgemeinen ist die Spannung VJCT um mehr als ein Volt größer als VABD. Dadurch kann die Möglichkeit bestehen, daß das Einschreiben von Daten in einen ersten Speicherzellentransistor den Betrieb eines zweiten Speicherzellentransistors beeinflußt, der die Stromversorgungsleitung gemeinsam mit dem Speicherzellentransistor nutzt. Es sei darauf hingewiesen, daß die große Drainspannung, die an den ersten Speicherzellentransistor angelegt wird, um Daten einzuschreiben, ein starkes elektrisches Feld zwischen der Drainzone und dem schwimmenden Gate in dem zweiten Speicherzellentransistor induziert. Dadurch können sich die elektrischen Ladungen, die in dem zweiten Speicherzellentransistor gespeichert sind, in das Drain desselben Speicherzellentransistors zerstreuen, und die darin gehaltenen Daten werden zerstört. Diese Interferenz von Speicherzellentransistoren ist als "Störung" bekannt.
  • Ferner litt die herkömmliche Flash-Speichervorrichtung unter dem Problem einer begrenzten Flexibilität hinsichtlich der Version mit redundanter Konstruktion, insofern als lediglich eine Spaltenredundanz möglich war, wie in Fig. 5 gezeigt.
  • Gemäß Fig. 5 entspricht die Zeichnung Fig. 3 und enthält des Speicherzellenarray 11, welches seinerseits eine Anzahl von Speicherzellen M1,1-M2,3 enthält, die in Entsprechung zu den Schnittpunkten der Wortleitungen WL&sub1;-WL&sub2; und der Bitleitungen BL&sub1;-BL&sub3; vorgesehen sind. In Fig. 5 sind diejenigen Teile, die den an früherer Stelle beschriebenen Teilen entsprechen, mit den gleichen Bezugszeichen versehen, und eine Beschreibung derselben ist weggelassen. Es sei erwähnt, daß das Spaltenwählgatter 16 Transfergatetransistoren Tsw&sub1;-Tsw&sub3; enthält, um die jeweiligen Bitleitungen BL&sub1;-BL&sub3; auszuwählen.
  • Es sei erwähnt, daß in dem Speicherzellenarray 11 von Fig. 5 ein anderer Transfergatetransistor Tsw&sub4; vorgesehen ist, der als Reaktion auf eine Ausgabe eines Decodierers 24 aktiviert wird, um eine andere Bitleitung BL&sub4; auszuwählen, und daß ein redundantes Spaltenspeicherzellenarray 11CR in Verbindung mit der Bitleitung BL&sub4; vorgesehen ist. Dabei enthält das redundante Speicherzellenarray 11CR Speicherzellentransistoren M1,4 und M2,4, deren Drainanschlüsse jeweilig gemeinsam mit der Bitleitung BL&sub4; verbunden sind, und wird das Speicherzellenarray 11CR als Reaktion auf die Ausgabe des redundanten Decodierers 24 aktiviert, der seinerseits durch eine Defekt-Detektorschaltung 25 gesteuert wird. Dabei werden der Schaltung 25 die Spaltenadreßdaten von einer Spaltenpufferschaltung 14 zugeführt, und sie vergleicht dieselben mit den Adreßdaten für defekte Speicherzellen, die in einer (nichtgezeigten) Speichervorrichtung gespeichert sind. Wenn die Adreßdaten die Auswahl einer defekten Speicherzelle angeben, aktiviert die Schaltung 25 den redundanten Decodierer 24, der seinerseits die redundante Bitleitung BL&sub4; auswählt. Es sei darauf hingewiesen, daß solch ein redundantes Speicherzellenarray als ein Teil eines Dienst- oder Versorgungsspeicherzellenarrays vorgesehen sein kann, welches getrennt von dem eigentlichen oder realen Speicherzellenarray für verschiedene Zwecke, beispielsweise für Testzwecke, vorgesehen ist. Mit anderen Worten, man kann solch ein Speicherzellenarray 11CR auch für Testzwecke verwenden, was an späterer Stelle unter Hinweis auf die Ausführungsform der vorliegenden Erfindung erläutert werden soll.
  • In solch einer herkömmlichen Flash-Speichervorrichtung ist es wünschenswert, ein redundantes Reihenspeicherzellenarray zusätzlich zu dem redundanten Spaltenspeicherzellenarray 11CR vorzusehen, und zwar zum Erhöhen des Freiheitsgrades, um den Defekt in den Speicherzellen aufzufangen. Jedoch war solch eine Konstruktion eines redundanten Reihenspeicherzellenarrays allgemein in den Flash-Speichervorrichtungen unmöglich. Im folgenden soll der Grund für diese unerwünschte Situation kurz überprüft werden.
  • Bei Flash-Speichervorrichtungen werden die elektrischen Ladungen von dem schwimmenden Gate jedesmal dann entfernt, wenn die in der Speicherzelle gespeicherten Daten gelöscht werden. Wie bereits erwähnt wurde, wird solch ein Löschprozeß dadurch ausgeführt, indem eine positive Spannung an die Sourcezone angelegt wird. Dadurch erfahren alle Speicherzellen, die gemeinsam an die Stromversorgungsspannung angehängt sind, eine Zerstreuung der elektrischen Ladungen von dem schwimmenden Gate. Mit anderen Worten, die Daten, die in den Speicherzellen gespeichert sind, die das Speicherzellenarray der Vorrichtung bilden, werden gleichzeitig gelöscht.
  • Ein anderer Punkt, der spezielle Aufmerksamkeit bei Flash-Speichervorrichtungen erfordert, ist der, daß die Zerstreuung von Elektroden von dem schwimmenden Gate in solcher Weise erreicht werden sollte, daß keine wesentlichen elektrischen Ladungen in dem schwimmenden Gate verbleiben, nachdem das Löschen der Daten in der Speicherzelle erfolgt ist. Wenn das Entfernen der Elektronen zu stark erfolgt, kann sich das schwimmende Gate positiv aufladen und wird der Speicherzellentransistor permanent eingeschaltet. Um dieses Problem des "exzessiven Löschens" zu vermeiden, ist es allgemeine Praxis, Daten "0" in die Speicherzelle einzuschreiben, indem Elektronen in das schwimmende Gate vor jedem Datenlöschprozeß injiziert werden.
  • Wenn daher ein redundantes Reihenspeicherzellenarray konstruiert wird, indem die Schaltung von Fig. 5 modifiziert wird, beispielsweise derart, daß die Wortleitung WL&sub2; anstelle der Wortleitung WL&sub1; zur Bewahrung von defekten Speicherzellen, die an die Wortleitung WL&sub1; angehängt sind, gewählt wird, erfolgt kein Einschreiben der Daten "0" in die Speicherzellen, die an die Wortleitung WL&sub1; angeschlossen sind. Andererseits tritt das Entfernen der elektrischen Ladungen auch in diesen Speicherzellen als Reaktion auf den Löschprozeß auf, da diese Speicherzellen ebenfalls an die Lösch- Stromversorgungseinheit 22 angeschlossen sind. Dadurch werden die Speicherzellentransistoren M1,1-M1,4, die an die Wortleitung WL&sub1; angeschaltet sind, unvermeidlich exzessive gelöscht, und zwar als Ergebnis der exzessiven Entfernung der Elektronen an der Drainzone. Wenn dies auftritt, werden in das schwimmende Gate Löcher injiziert, und die Speicherzellentransistoren nehmen einen permanent eingeschalteten Zustand ein. Da die Transistoren M1,1-M1,4 an die Bitleitungen BL&sub1;-BL&sub4; angeschaltet sind, führt solch ein fehlerhaftes Einschalten der Speicherzellentransistoren unvermeidlich zu einem fehlerhaften Spannungspegel der Bitleitungen, und der Gesamtbetrieb der Flash-Speichervorrichtung wird fehlerhaft.
  • Bei den herkömmlichen Flash-Speichervorrichtungen mit einer Spaltenredundanz, wie dies in Fig. 5 gezeigt ist, wird vorgeschlagen, das Speicherzellenarray in eine Vielzahl von Blöcken aufzuteilen, von denen jeder durch eine unabhängige Stromversorgungseinheit getrieben wird, so daß das gleichzeitige Löschen der Daten lediglich in jedem Block statt in der Gesamtheit des Speicherzellenarrays auftritt. Wenn die Spaltenredundanz auf solch eine Vorrichtung angewendet wird, werden jedoch redundante Speicherzellenspalten in jedem Block vorgesehen, und es entsteht ein Nachteil dahingehend, daß ein wesentlicher Vorrichtungsbereich durch die redundanten Speicherzellenspalten belegt wird. Es wird somit verlangt, den Bereich der Vorrichtung zu reduzieren, der durch die redundante Speicherzellenspalte belegt wird.
  • Bei den herkömmlichen Speichervorrichtungen, wie beispielsweise dynamischen Speichern mit wahlfreiem Zugriff oder statischen Speichern mit wahlfreiem Zugriff, war es üblich, einen Versorgungsspeicherzellenblock zum Testen der Vorrichtung vorzusehen. Solch ein Versorgungsblock wird beispielsweise für den Zweck verwendet, um eine vorbestimmte Anzahl von Malen des Wiedereinschreibens von Daten in die Speicherzellentransistoren, die das Speicherzellenarray bilden, zu garantieren. Bei Flash-Speichervorrichtungen wird jedoch das Löschen der Daten in dem gewöhnlichen "realen" Speicherzellenblock jedesmal dann erreicht, wenn die Daten aus dem Versorgungsspeicherzellenblock gelöscht werden, solange die Speicherzellentransistoren in dem realen Speicherzellenblock die elektrische Stromversorgung mit den Speicherzellentransistoren in dem Versorgungsspeicherzellenblock gemeinsam nutzen. Dadurch werden die Speicherzellentransistoren in dem realen Speicherzellenblock exzessive gelöscht, und eine richtige Lese-/Schreiboperation der Vorrichtung ist nicht länger möglich. Mit anderen Worten, die herkömmlichen Flash-Speichervorrichtungen sind mit dem Problem behaftet, daß der Test zum Garantieren einer Anzahl von Malen der Schreiboperation, die in richtiger Weise erzielt werden kann, unmöglich ist.
  • Darüber hinaus ergab sich bei den herkömmlichen Flash- Speichervorrichtungen ein Problem dahingehend, daß man die Vorrichtung so konstruieren mußte, daß sie eine relativ große Kanallänge in Entsprechung zu der relativ großen Spannung besitzt, die an die Sourcezone angelegt wird, um Daten in den Speicherzellentransistoren zu löschen, so daß eine ausreichende Übergangsdurchbruchspannung sichergestellt wird. Andererseits führt solch eine große Kanallänge unvermeidlich zu einem Problem in Verbindung mit der Miniaturisierung der Vorrichtung. Es ist daher wünschenswert, die Größe der Spannung zu reduzieren, die an den Speicherzellentransistor angelegt wird, um Informationen in diesem zu löschen.
  • Gemäß der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung vorgesehen, gekennzeichnet durch: ein Speicherzellenarray, das eine Vielzahl von Speicherzellen enthält, die in Reihen und Spalten angeordnet sind, welches Speicherzellenarray ein erstes Gruppen-Array und ein zweites Gruppen-Array umfaßt, die jeweils eine Vielzahl von Speicherzellenblöcken enthalten, von welchen Speicherzellenblöcken jeder eine Vielzahl von Speicherzellen und wenigstens eine Bitleitung enthält, mit der die Vielzahl von Speicherzellen verbunden ist, wobei jeder der Speicherzellenblöcke in dem zweiten Gruppen-Array einen entsprechenden Speicherzellenblock in dem ersten Gruppen-Array hat, so daß der Speicherzellenblock in dem ersten Gruppen-Array und der Speicherzellenblock in dem zweiten Gruppen-Array, die einander entsprechen, ein benachbartes Paar bilden; ein erstes Adressierungsmittel, dem Adressendaten zugeführt werden, zum Auswählen eines Speicherzellenblocks in dem ersten Gruppen- Array in Antwort darauf, welches erste Adressierungsmittel ferner eine Bitleitung in dem ausgewählten Speicherzellenblock auswählt; ein zweites Adressierungsmittel, dem die Adressendaten zugeführt werden, zum Auswählen eines Speicherzellenblocks in dem zweiten Gruppen-Array in Antwort darauf, welches zweite Adressierungsmittel ferner eine Bitleitung in dem ausgewählten Speicherzellenblock auswählt; ein Wählsteuermittel, dem die Adressendaten zugeführt werden, zum Steuern des ersten Adressierungsmittels und des zweiten Adressierungsmittels zum Verhindern der Auswahl eines Speicherzellenblocks in dem ersten Gruppen-Array und eines Speicherzellenblocks in dem zweiten Gruppen-Array, die ein benachbartes Paar bilden; welche Speicherzellenblöcke, die ein benachbartes Paar bilden, jeweilige Eingangs- /Ausgangsleitungen zum Schreiben und/oder Lesen von Informationen in einen und aus einem ausgewählten Speicherzellentransistor haben, die gemeinsam mit einer gemeinsamen Eingangs-/Ausgangsleitung verbunden sind, wobei die gemeinsame Eingangs-/Ausgangsleitung in einer Anzahl vorgesehen ist, die der Anzahl der benachbarten Paare entspricht; und ein Schaltmittel, das einerseits mit der Vielzahl Von Eingangs- /Ausgangsleitungen verbunden ist, und andererseits mit einem Eingabe-/Ausgabemittel zum Schreiben und/oder Lesen von Informationen in einen und aus einem ausgewählten Speicherzellentransistor, welches Schaltmittel durch das Wählsteuermittel gesteuert wird und eine der Eingangs-/Ausgangsleitungen mit dem Eingabe-/Ausgabemittel in Antwort auf die Adressendaten selektiv verbindet.
  • Als Beispiel wird Bezug auf die beiliegenden Zeichnungen genommen, in denen die Fig. 29 bis 33 speziell die vorliegende Erfindung betreffen und die anderen Figuren zum Verstehen der vorliegenden Erfindung hilfreich sind.
  • Zu den Zeichnungen:
  • Fig. 1 ist ein Diagramm, welches die Struktur und Operation eines typischen Flash-Speicherzellentransistors zeigt;
  • Fig. 2 ist ein Diagramm, welches das Vorspannen des Flash-Speicherzellentransistors für verschiedene Operationen der Speichervorrichtung zeigt;
  • Fig. 3 ist ein Schaltungsdiagramm, welches eine Gesamtkonstruktion einer typischen herkömmlichen Flash-Speichervorrichtung zeigt;
  • Fig. 4 ist ein Diagramm, welches eine Injektion von Elektronen in ein schwimmendes Gate des Flash-Speichers zeigt;
  • Fig. 5 ist ein Blockdiagramm, welches die Struktur eines herkömmlichen Flash-Speichers mit einer Spaltenredundanz zeigt;
  • Fig. 6 ist ein Diagramm, welches einen Flash-Speicher zeigt, der zum Verstehen der vorliegenden Erfindung hilfreich ist;
  • Fig. 7 ist ein Diagramm, welches das Schaltungsdiagramm einer Steuerschaltung zeigt, die in dem Flash-Speicher von Fig. 6 verwendet wird;
  • Fig. 8(A)-8(C) sind Diagramme, welche die Zeitsteuerung für die Vorspannung des Flash-Speichers von Fig. 6 zeigen;
  • Fig. 9 ist ein Blockdiagramm, welches die Gesamtkonstruktion eines Flash-Speichers zeigt, der die Steuerschaltung von Fig. 7 verwendet;
  • Fig. 10 ist ein Blockdiagramm, welches die Konstruktion eines Flash-Speichers zeigt, der eine Reihenredundanz besitzt;
  • Fig. 11 ist ein Diagramm, welches das Vorspannschema zeigt, das in dem Flash-Speicher von Fig. 10 verwendet wird, um Informationen zu löschen;
  • Fig. 12 ist ein Diagramm ähnlich Fig. 11, um ein alternatives Vorspannschema zum Löschen von Informationen bei der Vorrichtung von Fig. 10 zu zeigen;
  • Fig. 13 ist ein Schaltungsdiagramm, welches die Konstruktion einer Reihenpufferschaltung zeigt, die in der Speichervorrichtung von Fig. 12 verwendet wird;
  • Fig. 14 ist ein Schaltungsdiagramm, welches die Konstruktion eines Reihendecodierers zeigt, der in der Speichervorrichtung von Fig. 12 verwendet wird;
  • Fig. 15 ist eine Treiberschaltung des Reihendecodierers zum Erzeugen von unterschiedlichen Wortleitungsspannungen;
  • Fig. 16 ist ein Blockdiagramm, welches den Flash- Speicher mit einer Spaltenredundanz zeigt, der zum Verständnis der vorliegenden Erfindung nützlich ist;
  • Fig. 17 ist ein Blockdiagramm, welches den wesentlichen Teil der Speichervorrichtung von Fig. 16 zeigt;
  • Fig. 18 ist ein Schaltungsdiagramm, welches eine Abwandlung der Speichervorrichtung von Fig. 16 zeigt;
  • Fig. 19 ist ein Schaltungsdiagramm, welches eine Abwandlung der Speichervorrichtung von Fig. 16 zeigt;
  • Fig. 20 ist ein Diagramm, welches die Löschcharakteristika eines typischen Flash-Speicherzellentransistors zeigt;
  • Fig. 21 ist ein Diagramm, welches die Vorspannungsbedingung zeigt, die die Beziehung von Fig. 20 vorsieht;
  • Fig. 22(A)-22(D) sind Diagramme, welche die Optimierung der Stromversorgungsfähigkeit bei der Ausführungsform von Fig. 19 in Einklang mit der Zahl der Speicherzellentransistoren zeigt, die in dem Speicherzellenarray enthalten sind;
  • Fig. 23 ist ein Blockdiagramm, welches das Prinzip eines Flash-Speichers gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 24 ist ein Blockdiagramm, welches die Konstruktion des Flash-Speichers gemäß dem Prinzip von Fig. 23 zeigt;
  • Fig. 25 ist ein Schaltungsdiagramm, welches einen wesentlichen Teil der Speichervorrichtung von Fig. 24 zeigt;
  • Fig. 26 ist ein Blockdiagramm, welches die Konstruktion eines Flash-Speichers zeigt, der zum Verständnis der vorliegenden Erfindung nützlich ist;
  • Fig. 27 ist ein Schaltungsdiagramm, welches einen Teil der Speichervorrichtung von Fig. 26 zeigt;
  • Fig. 28 ist ein Flußdiagramm, um den Testprozeß zum Aussondern von defekten Speichervorrichtungen zu zeigen;
  • Fig. 29 ist ein Blockdiagramm, welches die Konstruktion eines Flash-Speichers zeigt, auf den die vorliegende Erfindung angewendet werden kann;
  • Fig. 30 ist ein Schaltungsdiagramm, welches einen wesentlichen Teil der Speichervorrichtung von Fig. 29 zeigt;
  • Fig. 31 ist ein Schaltungsdiagramm, welches einen Teil der Speichervorrichtung von Fig. 29 zeigt;
  • Fig. 32 ist ein Blockdiagramm, welches eine Abwandlung des Flash-Speichers von Fig. 29 als Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 33 ist ein Schaltungsdiagramm, welches einen Teil des Flash-Speichers von Fig. 32 zeigt;
  • Fig. 34 ist ein Diagramm, welches die Struktur eines Flash-Speichers zeigt, die zum Verständnis der vorliegenden Erfindung nützlich ist;
  • Fig. 35 ist ein Diagramm, welches eine Abwandlung des Flash-Speichers von Fig. 34 zeigt;
  • Fig. 36(A)-36(F) sind Diagramme, welche den Herstellungsprozeß der Vorrichtung von Fig. 34 zeigen; und
  • Fig. 37 ist ein Diagramm, welches die Struktur eines Speicherzellentransistors zeigt, der bei der vorliegenden Erfindung verwendet wird.
  • Fig. 6 zeigt das Prinzip eines Flash-Speichers, der zum Verstehen der vorliegenden Erfindung hilfreich ist.
  • Gemäß Fig. 6 enthält der Flash-Speicher das Speicherzellenarray, welches schematisch in Form des Speicherzellentransistors 11a gezeigt ist, wobei die Steuerschaltung 23 des Flash-Speichers, die schematisch in Fig. 3 dargestellt ist, einen Signalgenerator 233 enthält, der mit dem Ausgangssignal PGM der Pufferschaltung 21 in Antwort auf ein Schreibfreigabesignal /WE versehen wird, wenn Daten eingeschrieben werden. Dabei erzeugt die Schaltung 233 ein erstes Steuersignal PGMR und zweites Steuersignal PGMC in Antwort auf das Signal PGM, wobei das Signal PGM einen Übergang in einen hohen Pegelzustand während des Intervalls bewirkt, in welchem das Schreiben der Daten erzielt wird. Die Schaltung 231 erzeugt ihrerseits eine Gatespannung VG in Antwort auf das Signal PGMC, und der Spannungspegel des Steuergates, der als "G" in Fig. 6 dargestellt ist, wird auf einem hohen Pegelzustand gehalten, entsprechend der Spannung VH, und zwar während des Intervalls, in welchem das Signal PGMC den hohen Pegelzustand annimmt. Die Schaltung 232 erzeugt ihrerseits eine Drainspannung, die in Fig. 6 als VD dargestellt ist, derart, daß die Drainspannung VD auf dem Pegel VM während des Hochpegelintervalls des Signals PGMC gehalten wird.
  • Bei der Vorrichtung nach Fig. 6 wird, um zu garantieren, daß die Drainspannung VD, die in Fig. 4 gezeigt ist, auf die Lawinendurchbruchspannung VABD geklemmt wird, die Gatespannung VG auf einen hohen Pegelzustand VR eingestellt, bevor die Drainspannung VD auf den hohen Pegelzustand VM ansteigt, und die Gatespannung VG hält den hohen Pegelzustand, selbst nachdem die Drainspannung VD einen Übergang auf den Niedrigpegelzustand bewirkt hat. Dadurch wird das Problem, daß die Drainspannung VD die Spannung VABD überschreitet, erfolgreich vermieden, und das Problem einer Störung oder Interferenz zwischen den Speicherzellentransistoren wird beseitigt.
  • Fig. 7 zeigt das Schaltungsdiagramm der Schaltung 233. Unter Hinweis auf Fig. 7 sei erwähnt, daß die Schaltung 233 einen Inverter 233a enthält, der mit dem Signal PGM versehen wird, und eine Ausgabe als eine logische Umkehrung des Signals PGM erzeugt. Die Ausgabe des Inverters 233a wird einerseits einem NAND-Gatter 233d und andererseits einem NOR- Gatter 233e zugeführt, wobei das NAND-Gatter 233d und das NOR-Gatter 233e eine Flip-Flop-Schaltung bilden, die einen ersten Rückkopplungspfad enthält, um die Ausgabe des NAND- Gatters 233d auf einen anderen Eingangsanschluß des NOR- Gatters 233e über einen Inverter 233b rückzukoppeln, und einen zweiten Rückkopplungspfad, um die Ausgabe des NOR- Gatters 233e auf einen anderen Eingangsanschluß des NAND- Gatters 233d über einen Inverter 233c rückzukoppeln. Dadurch werden die Ausgangssignale PGMR und PGMC jeweilig am Ausgang des NAND-Gatters 233d und am Ausgang des NOR-Gatters 233e mit einer Zielsteuerbeziehung erhalten, wie sie in Fig. 8(A) -8(C) gezeigt ist, wobei Fig. 8(A) die Wellenform des Signals PGM, Fig. 8(B) die Wellenform des Signals PGMR und Fig. 8(C) die Wellenform des Signals PGMC zeigt.
  • Unter Hinweis auf Fig. 8(A)-8(C) sei erwähnt, daß PGMR im wesentlichen synchron mit der Vorderflanke PGM ansteigt, während die Hinterflanke von PGMC in bezug auf die Vorderflanke von PGM um ein Intervall td&sub1; verzögert ist, wobei das Intervall td&sub1; der Verzögerung entspricht, die durch das NAND-Gatter 233d und den Inverter 233b verursacht wird. Mit anderen Worten, die Verzögerung td&sub1; wird derart eingestellt, daß der Anstieg der Drainspannung VD nach dem Anstieg der Gatespannung VG in der Schaltung 233 in Fig. 7 erfolgt. Es sei ferner darauf hingewiesen, daß PGMC einen Übergang in den Niedrigpegelzustand im wesentlichen synchron mit der Hinterflanke von PGM bewirkt, während die Hinterflanke von PGMR nach einer Verzögerung von td&sub2; in bezug auf die Hinterflanke von PGM erscheint, wobei die Verzögerung td&sub2; durch die Verzögerung bestimmt wird, die durch das NOR- Gatter 233e und den Inverter 233c verursacht wird. Auch hier wird die Verzögerung td&sub2; in solcher Weise bestimmt, daß die Gatespannung zurückkehrt, nachdem die Drainspannung auf den Niedrigpegelzustand zurückgekehrt ist. Dies bedeutet, daß die Gatespannung VG auf einem Hochpegelzustand VH für eine Weile gehalten wird, selbst wenn die Drainspannung VD einen Übergang in den Niedrigpegelzustand bewirkt hat. Als ein Ergebnis der Zeitsteuerbeziehung, die in Fig. 8(A)-8(C) gezeigt ist, sei darauf hingewiesen, daß in keinem Moment die Situation auftritt, daß die Drainspannung VD ansteigt, während die Gatespannung VG auf dem Niedrigpegelzustand gehalten wird. Dadurch übersteigt der Spannungspegel VD niemals die Lawinendurchbruchspannung VABD, und das Problem der Störung, welches an früherer Stelle beschrieben wurde, wird effektiv beseitigt.
  • Fig. 9 ist ein Blockdiagramm ähnlich Fig. 5 und zeigt die Konstruktion einer Speichervorrichtung, welche die zuvor erwähnte Schaltung 233 dazu verwendet, um die Signale PGMR und PGMC zu bilden. In Fig. 9 sind solche Teile, die diejenigen in Fig. 5 entsprechen, mit den gleichen Bezugszeichen versehen, und eine Beschreibung wird daher weggelassen.
  • In Verbindung mit Fig. 9 sei darauf hingewiesen, daß PGMR einer Reihenwählstromversorgungsschaltung 13A zugeführt wird, die das Ausgangssignal VG in Antwort auf den Hochpegelzustand von PGMR erzeugt, und daß das Signal VG dem Reihendecodierer 13 zugeführt wird, welchem die Reihenadreßdaten gleichzeitig zugeführt werden. Dabei wählt der Reihendecodierer 13 eine Wortleitung, wie beispielsweise WL&sub1;, in Antwort auf die Reihenadreßdaten aus, die diesem zugeführt werden, und schickt die Gatespannung VG zu der ausgewählten Wortleitung WL&sub1;. Ferner ist eine Spaltenstromversorgungsschaltung 15A vorgesehen, die mit PGMC versorgt wird, wobei die Schaltung 15A den Spaltendecodierer 15 in Antwort auf das Hochpegelintervall von PGMC aktiviert. Ferner wird PGMC auch einer Drainstromversorgungsschaltung 19A zugeführt, die einen Teil des Schreibverstärkers 20 bildet, und die Drainspannung VD wird in der bereits unter Hinweis auf Fig. 8(A)-8(C) beschriebenen Weise in Antwort auf PGMC gesteuert. Da die Chance, daß die Gatespannung der ausgewählten Wortleitung, wie beispielsweise WL&sub1;, niedrig bleibt, während der Pegel der Spannung VD auf dem Hochpegelzustand VM gehalten wird, bei der vorliegenden Konstruktion mit Sicherheit beseitigt wird, steigt die Drainspannung VD niemals über die Lawinendurchbruchspannung VABU hinaus an, und das Problem der Störung wird erfolgreich beseitigt.
  • Es sei erwähnt, daß die Verzögerungszeiten td&sub1; und td&sub2; so bestimmt werden, daß sie größer sind als die Differenz zwischen der Signalverzögerung, die in dem Leiterstreifen auftritt, der das Signal PGMR von der Schaltung 233 zu dem Steuergate des ausgewählten Speicherzellentransistors überträgt, und der Signalverzögerung, die in dem Leiterstreifen auftritt, um das Signal PGMC von der Schaltung 233 zu der Drainzone des ausgewählten Speicherzellentransistors zu übertragen. Es sei darauf hingewiesen, daß der Leiterstreifen, der dazu verwendet wird, das Signal PGMR zu führen, allgemein aus Polysilizium gebildet ist, und daß die Verzögerung, die in dem Leiterstreifen zum Übertragen des Signals PGMR auftritt, im allgemeinen größer ist als die Verzögerung, die in dem Leiter auftritt, der das Signal PGMC überträgt. Indem man die Verzögerungszeiten td&sub1; und td&sub2; in solcher Weise einstellt, wird die Phasenbeziehung, die in Fig. 8(B) und (C) gezeigt ist, auch an dem Steuergate und an der Drainzone des Speicherzellentransistors garantiert.
  • Als nächstes wird eine zweite Vorrichtung, die zum Verstehen der vorliegenden Erfindung hilfreich ist, unter Hinweis auf Fig. 10 beschrieben, die eine Flash-Speichervorrichtung mit einer Reihenredundanz zeigt. In Fig. 10 sind diejenigen Teile, die den Teilen entsprechen, welche bereits unter Hinweis auf Fig. 5 oder Fig. 9 beschrieben wurden, mit den gleichen Bezugszeichen versehen, und eine Beschreibung derselben wird daher weggelassen.
  • Gemäß Fig. 10 enthält das Speicherzellenarray 11 eine Reihen- und Spaltenformation von realen Speicherzellentransistoren M1,1-M3,3, die durch den Reihendecodierer 13 und den Spaltendecodierer 15 ähnlich wie bei der Vorrichtung von Fig. 5 ausgewählt werden, wobei darauf hingewiesen sei, daß ein zusätzlicher Speicherzellenblock vorgesehen ist, der die Speicherzellentransistoren M3,1-M3,3 auch in dem Speicherzellenarray 11 als redundanter Reihenspeicherzellenblock enthält, und eine Defekt-Detektorschaltung 34 vorgesehen ist, um die Auswahl einer defekten Wortleitung zu detektieren, und ein redundanter Wortdecodierer 35, um eine redundante Wortleitung, wie beispielsweise WL&sub3;, in Antwort auf die Ausgabe der Defekt-Detektorschaltung 34 auszuwählen, wobei diese vorgesehen sind, um den redundanten Reihenspeicherzellenblock zu aktivieren. Hierbei bedeutet der Ausdruck "defekte Wortleitung" eine Wortleitung, an die ein defekter Speicherzellentransistor angeschaltet ist. Ferner ist zusätzlich ein Versorgungsspeicherzellenblock vorgesehen, der an eine Wortleitung WL&sub4; angeschaltet ist, die durch einen Versorgungswortdecodierer 36 ausgewählt wird. Der Versorgungsspeicherzellenblock enthält Speicherzellentransistoren M4,1-M4,3 und wird zum Testen des Betriebes der Flash- Speichervorrichtung verwendet.
  • Um bei der Vorrichtung von Fig. 10 das Problem des exzessiven Löschens von Informationen aus nichtausgewählten Speicherzellen zu vermeiden, was an früherer Stelle in Relation zu dem Problem der Reihenredundanz in den Flash- Speichervorrichtungen als auch zu dem Problem des Lösch- Störphänomens beschrieben wurde, wendet die Vorrichtung eine große negative Spannung -VE selektiv auf die Steuerelektrode des Speicherzellentransistors an, aus welchem die Information zu löschen ist, derart, daß eine Zerstreuung der Elektronen von dem schwimmenden Gate zu dem Substrat hin erfolgt, wie es in Fig. 11 gezeigt ist. Dabei wird eine positive Spannung VL, die der Spannung VL entspricht, die unter Hinweis auf Fig. 2 beschrieben wurde, an das Substrat der Vorrichtung angelegt. Zur gleichen Zeit wird eine Spannung von 0 oder eine positive Spannung an die Steuerelektrode der nichtausgewählten Speicherzellen angelegt, um eine Zerstreuung der elektrischen Ladungen von dem schwimmenden Gate der nichtausgewählten Speicherzellen zu dem Substrat hin zu vermeiden. Typischerweise wird die Spannung VE auf -9 Volt eingestellt. Ferner kann das Zerstreuen der Elektronen von dem schwimmenden Gate hin zu der Sourcezone dadurch verursacht werden, indem die Spannung VE an das Steuergate und die Spannung VL an den Sourceanschluß gleichzeitig angelegt werden, wie in Fig. 12 gezeigt. Durch Steuern der Löschoperation der Flash-Speichervorrichtung in solcher Weise werden die Probleme eines exzessiven Löschens und einer Löschstörung, die der Reihenredundanz zugeordnet sind, effektiv beseitigt. Zusätzlich ermöglicht es solch eine Konstruktion, den Versorgungsspeicherzellenblock zu verwenden, der zum Testen der Wiedereinschreiboperation verwendet werden kann. In herkömmlicher Form könnte solch ein Versorgungsspeicherzellenblock auf Grund des Problems des exzessiven Löschens nicht auf dem gleichen Chip der Speicherzellenvorrichtung vorgesehen werden.
  • Die Vorrichtung von Fig. 10 verwendet eine Konstruktion der Reihenadressenpufferschaltung 12, wie sie in Fig. 13 gezeigt ist, wobei lediglich ein Teil der Schaltung dargestellt ist. Es sei andererseits darauf hingewiesen, daß die Stromversorgung 22 nicht mehr für Löschzwecke verwendet wird. Daher erzeugt die Stromversorgung 22 lediglich 0 Volt oder eine Spannung, die dem Pegel VH entspricht.
  • Gemäß Fig. 13 enthält die Schaltung 12 ein NOR-Gatter 12a, welches einerseits mit einem Steuersignal PD versorgt wird, das auf den Niedrigpegelzustand während des Operationszustandes der Flash-Speichervorrichtung eingestellt ist, und andererseits mit einem Adressensignal, das in den Vielfachbitadressendaten enthalten ist, wobei die Ausgabe des NOR-Gatters 12a einem ersten Eingangsanschluß eines anderen NOR-Gatters 12c über einen Inverter 12b zugeführt wird. Ferner wird die Ausgabe des NOR-Gatters 12a einem Eingangsanschluß eines NOR-Gatters 12d zugeführt. Dabei wird sowohl das NOR-Gatter 12c als auch das NOR-Gatter 12d mit einer Ausgabe der Defekt-Detektorschaltung 34 gleichzeitig versehen, wobei die Defekt-Detektorschaltung 34 eine Ausgabe in solcher Weise erzeugt, daß die Ausgabe der Schaltung 34 einen hohen Pegelzustand annimmt, wenn eine Auswahl der defekten Wortleitung getroffen wird. Wenn die defektfreie Wortleitung ausgewählt wird, wird andererseits die Ausgabe der Schaltung 34 natürlich auf den Niedrigpegelzustand eingestellt. Wenn die Ausgabe der Schaltung 34 den Hochpegelzustand einnimmt, sei erwähnt, daß sowohl das Ausgangssignal AD des NOR-Gatters 12c als auch das Ausgangssignal/AD des NOR-Gatters 12d auf den Niedrigpegelzustand eingestellt wird. Es sei darauf hingewiesen, daß die Schaltung von Fig. 13 in einer Anzahl vorgesehen ist, die der Anzahl der Bits der Adressendaten entspricht, um die Adressenpufferschaltung 12 zu bilden.
  • Fig. 14 zeigt die Konstruktion des Reihendecodierers 13, wobei der Reihendecodierer 13 ein NAND-Gatter 13a enthält, welches die Adressendaten von der Reihenadressenpufferschaltung 12 empfängt. Dabei wird die Ausgabe des Reihendecodierers 13 über einen n-Kanal-MOS-Transistor 13b und einen p-Kanal-MOS-Transistor 13g, die beide in einen Einschaltzustand durch die Versorgungsspannungen VCC bzw. VSS gezwungen wurden, einer Verriegelungsschaltung zugeführt, die einen p-Kanal-MOS-Transistor 13h und einen n-Kanal-MOS- Transistor 13c enthält, die zwischen einer Stromversorgungsspannung VDD2 und einer anderen Stromversorgungsspannung VDS2 in Reihe geschaltet sind. Die Verriegelungsschaltung enthält ferner einen p-Kanal-MOS-Transistor 13i und einen n-Kanal- MOS-Transistor 13d, die zwischen den zuvor genannten Stromversorgungsspannungen VDD2 bzw. VDS2 in Reihe geschaltet sind, wobei die Transistoren 13h und 13i als auch die Transistoren 13c und 13d so verbunden sind, daß die Spannung an dem Knoten zwischen den Transistoren 13h und 13c den jeweiligen Gates der Transistoren 13i und 13d zugeführt wird, und so, daß die Spannung an dem Knoten zwischen den Transistoren 13i und 13d den jeweiligen Gates der Transistoren 13h und 13c zugeführt wird. Die Ausgabe der Verriegelungsschaltung wird an dem Knoten zwischen den Transistoren 13i und 13d erhalten und dem Gate eines n-Kanal-MOS-Transistors 33e zugeführt, der mit einem anderen n-Kanal-MOS-Transistor 13f in Reihe geschaltet ist. Dabei sind die Transistoren 13e und 13f zwischen einer Versorgungsspannung VDS1 und einer Versorgungsspannung VDS2 in Reihe geschaltet, wobei der Transistor 13f mit der Ausgabe des Transistors 13g direkt versehen wird. Dadurch wird die Steuerspannung, die von der Wortleitung WL&sub1; (i = 1, 2, ...) auszugeben ist, an dem Knoten zwischen dem Transistor 13e und dem Transistor 13f erhalten.
  • Bei der Konstruktion nach Fig. 14 wird die Spannung Vac typischerweise auf +5 Volt eingestellt, während die Spannung VSS typischerweise auf 0 Volt eingestellt wird. Es sei ferner darauf hingewiesen, daß die Spannungen VD1 und VDS2 in dem Löschmodus auf die zuvor genannte negative Spannung VE eingestellt werden, die auf das Steuergate des Speicherzellentransistors angewendet wird, um Daten in diesem zu löschen. Andererseits entsprechen die Spannungen VDD2 und VDS1 der Spannung VL, die dem Substrat bei dem Löschschema von Fig. 11 zugeführt wird. Bei dem Löschmodus, der in Fig. 12 gezeigt ist, wird die Spannung VL der Sourcezone zugeführt. In jedem Fall sei erwähnt, daß die Schaltung von Fig. 14 die Steuerspannung auf der ausgewählten Wortleitung WLi derart ausgibt, daß die Steuerspannung in dem Löschmodus auf den Pegel VE eingestellt wird. Es sei darauf hingewiesen, daß das NAND-Gatter 13a eine Niedrigpegelausgabe in Antwort auf die Adressendaten erzeugt, welche die Wortleitung WLi auswählen. Wenn andererseits die Wortleitung nicht ausgewählt wird, erzeugt das NAND-Gatter 13a eine Hochpegelausgabe, und ein Steuersignal mit dem Pegel VL wird auf der nichtausgewählten Wortleitung in Antwort darauf ausgegeben.
  • Eine ähnliche Konstruktion wird für den redundanten Reihenwortleitungsdecodierer 35 und den Versorgungswortleitungsdecodierer 36 verwendet. Im Falle des redundanten Reihenwortleitungsdecodierers 35 wird das NAND-Gatter 13a durch einen Inverter 13j ersetzt, der mit dem Ausgangssignal von der Defekt-Detektorschaltung 34 versorgt wird. In ähnlicher Weise wird ein Inverter 13k anstelle des NAND-Gatters 13a in dem Versorgungswortleitungsdecodierer 36 verwendet, wobei der Inverter 13k eine Ausgabe in Antwort auf ein ihm zugeführtes Testsignal erzeugt. Wenn somit der redundante Reihenwortleitungsdecodierer 35 in Antwort auf die Auswahl einer defekten Wortleitung aktiviert wird, wird die redundante Wortleitung WL&sub3;, die in Fig. 10 gezeigt ist, ausgewählt, und der Spannungspegel der redundanten Wortleitung WL&sub3; wird auf den Pegel VE gezwungen, und zwar in Entsprechung zu der Versorgungsspannung VDD1, wenn Daten gelöscht werden. Gleichzeitig wird der gesamte Rest der Wortleitungen auf die Spannung VL in Entsprechung zu der Versorgungsspannung VDS1 gezwungen. Mit anderen Worten, eine Flash-Löschoperation, die auf den redundanten Reihenspeicherzellenblock angewendet wird, bewirkt kein nachteiliges Löschen in dem realen Speicherzellenblock. Ein ähnliches Argument trifft auch auf den Versorgungsspeicherzellenblock zu, der mit der Wortleitung WL&sub4; verbunden ist. Dabei kann die Löschoperation, die auf den Versorgungsspeicherzellenblock angewendet wird, um den Betrieb der Vorrichtung zu testen, unabhängig von dem Rest der Speicherzellen erreicht werden, und das Problem eines exzessiven Löschens wird beseitigt.
  • Bei der zuvor erläuterten Konstruktion des Reihendecodierers 13, der in Fig. 14 gezeigt ist, sei darauf hingewiesen, daß man die Versorgungsspannungen VDD1 und VDD2 in dem Schreibmodus und dem Lesemodus auf einen anderen Spannungspegel einstellen muß, der von VE verschieden ist. Wie in Fig. 2 gezeigt, muß man die Wortleitungsspannung der ausgewählten Wortleitung im Schreibmodus auf einen großen positiven Pegel VH einstellen, während die Wortleitungsspannung im Lesemodus auf den Pegel VL eingestellt werden muß.
  • Fig. 15 zeigt eine Schaltung 13X zum Bewirken der zuvor erläuterten Änderung der Versorgungsspannung VD1 in Anwort auf den Betriebsmodus der Flash-Speichervorrichtung.
  • Gemäß Fig. 15 bildet die Schaltung 13X einen Teil der Schaltung 13 als auch von 35 und 36 in der Darstellung von Fig. 10 und enthält einen p-Kanal-Transistor 191 mit einem Sourceanschluß, der mit der Versorgungsspannung Vcc verbunden ist, und einen p-Kanal-Transistor 192, der in Reihe mit dem Transistor 191 geschaltet ist. Ferner ist ein p-Kanal- Transistor 193 vorgesehen, dessen Sourceanschluß mit der Versorgungsspannung VPP verbunden ist, und ein anderer p- Kanal-Transistor, der in Reihe mit dem Transistor 193 geschaltet ist. Die jeweiligen Sourceanschlüsse der Transistoren 192 und 195 sind gemeinsam mit einem anderen p-Kanal- Transistor 195 verbunden, der in Antwort auf das Lösch- Steuersignal E eingeschaltet wird. Dabei wird den jeweiligen Gateanschlüssen der Transistoren 191 und 192 das Schreibsteuersignal W zugeführt, während die Transistoren 193 und 194 Gateanschlüsse besitzen, denen jeweils das komplementäre Schreibsteuersignal/W zugeführt wird.
  • Wenn somit ein Betrieb in dem Lesemodus stattfindet, bei dem das Signal W auf dem hohen Pegel ist, werden die Transistoren 191 und. 192 eingeschaltet, während die Transistoren 193 und 194 ausgeschaltet werden, und die Versorgungsspannung VCC wird dem Transistor 195 zugeführt. In dem Modus, der kein Löschvorgang ist, nimmt das Steuersignal E einen Niedrigpegelzustand an, und die Versorgungsspannung VCC, die auf diese Weise den Transistoren 191 und 192 zugeführt wird, wird ferner über den Transistor 195 dem Versorgungsanschluß VDD1 der Schaltung 13 zugeführt, die in Fig. 14 gezeigt ist. Wenn in ähnlicher Weise das Signal W in Entsprechung zu dem Schreibmodus auf dem hohen Pegel ist, werden die Transistoren 193 und 194 eingeschaltet, während die Transistoren 191 und 192 ausgeschaltet werden, und die hohe positive Versorgungsspannung VPP wird dem Anschluß VDD1 über den Transistor 195 zugeführt, der in Antwort auf den Nicht- Löschmodus eingeschaltet wird.
  • Ferner enthält die Schaltung von Fig. 15 eine Anzahl von p-Kanal-Transistoren 196, 197, 198, ..., die so geschaltet sind, um eine Diode zu bilden, wobei die Transistoren 196, ... in Reihe mit der Versorgungsspannung VSS über einen n-Kanal-Transistor 195A verbunden sind, der in Antwort auf das Lösch-Steuersignal E eingeschaltet und ausgeschaltet wird. In dem Nicht-Löschmodus wird der Transistor 195A ausgeschaltet, und zwar in Antwort auf den Niedrigpegelzustand des Steuersignals E, und die Transistoren 196, 197, 198, ... werden von der Versorgungsspannung WSS abgetrennt.
  • Andererseits nimmt in dem Löschmodus das Signal E einen Hochpegelzustand ein, und der Transistor 195 wird ausgeschaltet, während der Transistor 195A eingeschaltet wird. Dadurch wird die Versorgungsspannung VSS nach dem Spannungsabfall zugeführt, der durch die Diodenverbindung der Transistoren 196, ... verursacht wird, und es erscheint eine große negative Spannung entsprechend VE an dem Anschluß VDD1 der Schaltung 13 von Fig. 14. Bei der Schaltung von Fig. 15 sei darauf hingewiesen, daß die Transistoren 196, 197, ... mit einem Taktsignal φ und einem logischen Umkehrsignal/φ versehen werden.
  • Als nächstes wird eine dritte Vorrichtung, die zum Verständnis der vorliegenden Erfindung nützlich ist, unter Hinweis auf Fig. 16 beschrieben, wobei Fig. 16 eine Vorrichtung zeigt, die eine Spaltenredundanz besitzt. In Fig. 16 sind solche Teile, die an früherer Stelle beschrieben wurden, mit den gleichen Bezugszeichen versehen, und eine Beschreibung derselben ist weggelassen.
  • Bei der Vorrichtung nach Fig. 16 ist das Speicherzellenarray 11 aufgeteilt in eine Anzahl von Speicherzellenblöcken 11&sub1; ... 11m, wobei jeder Speicherzellenblock eine entsprechende Löschstromversorgung 22&sub1; ... 22m besitzt, um die Sourcetreiberspannung der Flash-Speicherzellen derart zuzuführen, daß ein Flash-Löschvorgang der Informationen in jedem Speicherzellenblock unabhängig erfolgt. Ferner ist eine redundante Speicherzellenspalte entsprechend dem redundanten Spaltenspeicherzellenarray 11CR vorgesehen, welches in Fig. 5 gezeigt ist, und die redundante Speicherzellenspalte 11CR empfängt die Sourcetreiberspannung von einer unabhängigen Löschstromversorgung 22CR. Ähnlich der Vorrichtung, die in Fig. 5 gezeigt ist, wird der redundante Speicherzellenblock 11CR in Antwort auf die Ausgabe von der Defekt-Detektorschaltung 25 ausgewählt. Bei der Darstellung nach Fig. 16 ist der redundante Decodierer 24 in dem Spaltendecodierer 15 enthalten. Zusätzlich kann eine Versorgungsspeicherzellenspalte 11UT Zum Testen der Vorrichtung vorgesehen sein, wobei die Speicherzellenspalte 11UT in Antwort auf ein Testsignal ausgewählt wird, welches dem Spaltendecodierer 18 zugeführt wird, wenn die Flash-Speichervorrichtung getestet wird. Auch bei der Speicherzellenspalte 11UT ist eine Stromversorgung 22UT vorgesehen. In Verbindung mit der Vorrichtung von Fig. 16 sei darauf hingewiesen, daß jeder der Speicherzellenblöcke 11&sub1; ... 11m lediglich die realen Speicherzellen enthält. Mit anderen Worten, die Speicherzellenblöcke 11&sub1; ... 11m enthalten nicht die redundante Speicherzellenspalte oder Versorgungsspeicherzellenspalte.
  • Fig. 17 zeigt ein Schaltungsdiagramm, welches einen Teil der Vorrichtung von Fig. 16 in Einzelheiten wiedergibt. In Fig. 17 sind solche Teile, die bereits an früherer Stelle beschrieben wurden, mit den gleichen Bezugszeichen versehen, und eine Beschreibung derselben wird weggelassen.
  • Gemäß Fig. 17 sei erwähnt, daß n Bitleitungen, wie beispielsweise die Bitleitungen BL&sub1;-BLn, in Gruppen vorgesehen sind, um einen Speicherzellenblock zu bilden, wie etwa 11&sub1;, ... 11m, wobei in jedem Speicherzellenblock keine redundante Speicherzellenspalte enthalten ist. Dabei wird jeder Speicherzellenblock durch eine entsprechende Stromversorgungseinheit, wie etwa 22&sub1;, ... 22m, über die Sourceversorgungsleitungen SL&sub1;-SLm aktiviert, und eine Flash- Löschung oder gleichzeitige Löschung von Informationen wird innerhalb jedes Speicherzellenblocks erreicht. Gemäß der Konstruktion von Fig. 17 kann der Bereich, der durch die Speicherzellenspalte belegt wird, reduziert werden, und zwar verglichen mit der herkömmlichen redundanten Konstruktion, bei der die redundante Speicherzellenspalte in jedem der Speicherzellenblöcke vorgesehen ist. Da die redundante Speicherzellenspalte explizit durch die Stromversorgungseinheit 22CR aktiviert wird, verursacht der Löschvorgang des redundanten Speicherzellenblocks 11CR nicht das Problem eines exzessiven Löschvorganges in dem realen Speicherzellenarray 11. Es können natürlich eine Vielzahl von Speicherzellenspalten in der redundanten Speicherzellenspalte 11CR enthalten sein.
  • Fig. 18 zeigt Eine Abwandlung der Vorrichtung von Fig. 16, wobei das Speicherzellenarray 11 aus einer einzelnen Reihen- und Spaltenformation der Speicherzellentransistoren M1,1-Mm,m gebildet ist, welche Vorrichtung ferner eine Versorgungsspeicherzellenspalte 1UT enthält. Wie in Fig. 18 gezeigt, enthält die Versorgungsspeicherzellenspalte 11UT Speicherzellen M1,U, M2,U, ..., wobei jede der Speicherzellen M1,U, ... eine Sourcezone besitzt, die gemeinsam durch die Stromversorgungsleitung SLU mit der Stromversorgungseinheit 22UT verbunden ist, die unabhängig von der Stromversorgungseinheit 22 vorgesehen ist, die die Sourcespannung den Speicherzellentransistoren in dem Speicherzellenarray 11 zuführt. Dabei ändert die Stromversorgungseinheit 22UT die Versorgungsspannung in Antwort auf den Betriebsmodus, speziell im Löschmodus, wie bereits unter Hinweis auf die Grundbetriebsweise der Flash-Speichervorrichtung beschrieben wurde, so daß die Versorgungsspannung unabhängig in die Versorgungsspannung geändert wird, die dem Sourceanschluß der Speicherzellentransistoren M1,1-Mm,m von der Stromversorgungseinheit 22 zugeführt wird.
  • Die Versorgungsspeicherzellenspalte 11UT von Fig. 18 kann beispielsweise für Testzwecke verwendet werden, um die Anzahl von Malen sicherzustellen, die die Vorrichtung wiederbeschrieben werden kann, wie dies bereits erläutert wurde, wobei die Vorrichtung der vorliegenden Erfindung in dem Punkt vorteilhaft ist, daß der Löschvorgang der Versorgungsspeicherzellenspalte 11UT in keiner Weise den Zustand des realen Speicherzellenarrays 11 beeinflußt, und zwar aufgrund der Verwendung der getrennten unabhängigen Stromversorgungseinheit 22UT, um eine Verbindung der Bitleitung BLU mit dem Leseverstärker 20 zu bewirken. Im Betrieb wird ein Teststeuersignal dem Gate des Spaltengatetransistors (Tsw)UT zugeführt. Es sei darauf hingewiesen, daß solch ein Testvorgang der Vorrichtung bei der herkömmlichen Vorrichtung unmöglich war, die lediglich eine Stromversorgungseinheit verwendet hat, da solch ein Test zum Wiedereinschreiben von Daten in die Versorgungsspeicherzellenspalte unvermeidlich einen exzessiven Löschvorgang in dem realen Speicherzellenarray verursachte, wenn nicht gleichzeitig ein Wiedereinschreiben von Daten bei der Versorgungsspeicherzellenspalte realisiert wurde bzw. erreicht wurde. Natürlich führt solch ein gleichzeitiges Wiedereinschreiben der Daten in das reale Speicherzellenarray unvermeidlich zu einer verkürzten Lebensdauer der Vorrichtung, bevor die Vorrichtung tatsächlich zum Benutzer gesendet wird. Die vorliegende Erfindung kann dieses Problem erfolgreich lösen, ohne die Konstruktion der Vorrichtung zu komplizieren.
  • Als nächstes wird eine vierte Vorrichtung, die zum Verständnis der Erfindung nützlich ist, unter Hinweis auf Fig. 19 beschrieben, wobei solche Teile, die den Teilen entsprechen, welche bereits früher beschrieben wurden, mit den gleichen Bezugszeichen versehen sind und eine Beschreibung derselben weggelassen ist.
  • Gemäß Fig. 19 ist das Speicherzellenarray 11 in eine Vielzahl von Speicherzellenblöcken 11&sub1;-11m unterteilt, wobei die Vorrichtung ferner eine redundante Speicherzellenspalte 11CR und eine Versorgungsspeicherzellenspalte 11UT enthält. Jeder Speicherzellenblock enthält eine Vielzahl von Bitleitungen, die gemeinsam mit einem Sourceanschluß eines MOS-Transistors verbunden sind, der den Schalter S&sub1; bildet, welcher im folgenden beschrieben werden soll. Dabei sind die Speicherzellenblöcke 11&sub1;-11m als auch die Speicherzellenspalten 11CR und 11UT mit dem Leseverstärker 20 und dem Schreibverstärker 19 über eine gemeinsame Ausgangsleitung DL verbunden, wobei Schalter SW&sub1;-SWCR vorgesehen sind, um die Verbindung zwischen den Bitleitungen in den Speicherzellenblöcken 11&sub1;-11m und der Ausgangsleitung DL als auch die Verbindung zwischen den Bitleitungen, die in den Speicherzellenspalten 11UT und 11CR enthalten sind, und der Ausgangsleitung DL zu steuern. Dabei werden die Schalter SW&sub1;-SWCR mit einem Steuersignal S&sub1;-SCR versehen und als Reaktion darauf aktiviert. Ferner besitzt jeder der Speicherzellenblöcke und jede der Speicherzellenspalten 11&sub1;-11CR eine entsprechende Stromversorgungseinheit 22&sub1;-22CR zum Zuführen der Sourcespannung zu den Speicherzellentransistoren, die darin enthalten sind.
  • In Verbindung mit der vorliegenden Vorrichtung sei darauf hingewiesen, daß die Stromversorgungseinheiten 22&sub1;-22CR so konstruiert sind, daß sie jeweils eine Ausgangsleistung oder einen Strom liefern, der basierend auf der Anzahl der Speicherzellen, die in dem entsprechenden Speicherzellenblock oder in der entsprechenden Speicherzellenspalte enthalten sind, optimiert ist. Im folgenden soll kurz die Optimierung der Stromausgabefähigkeit der Stromversorgungseinheiten beschrieben werden.
  • Bei den Flash-Speichervorrichtungen wird das Löschen von Informationen dadurch erreicht, indem elektrische Ladungen von dem schwimmenden Elektrodengate in Form eines Tunnelstromes entfernt werden. Dadurch ist die Tendenz vorhanden, daß als Ergebnis der Bildung des Tunnelstromes Löcher erzeugt werden, und die auf diese Weise erzeugten Löcher dringen in den Gate-Isolierfilm ein, der unter dem schwimmenden Gate angeordnet ist. Dadurch werden die Betriebscharakteristiken des Speicherzellentransistors verschlechtert. In der Tat stellt solch eine Ansammlung von Löchern in dem Gate-Isolierfilm einen der Hauptgründe dafür dar, daß der Lebensdauer einer Flash-Speichervorrichtung Grenzen gesetzt sind.
  • Fig. 20 zeigt die Änderung des Sourcestromes mit der Sourcespannung, die an den Speicherzellentransistor angelegt wird, der in Fig. 1 gezeigt ist, während der Löschoperation, wobei Fig. 21 den Zustand zeigt, bei dem die Löschcharakteristiken von Fig. 20 erhalten werden.
  • Gemäß Fig. 21 wird zuerst der Speicherzellentransistor, der in Fig. 1 gezeigt ist, gemäß dem Löschzustand vorgespannt, wie in Fig. 2 gezeigt, und ein Gatestrom, der von dem schwimmenden Gate 3 zum Sourceanschluß 6 fließt, wird gemessen, und zwar durch Anlegen einer Gleichspannung an das schwimmende Gate. Wie bei dem Ergebnis von Fig. 2 gezeigt ist, nimmt der Sourcestrom IS mit zunehmender Sourcespannung VS allmählich zu, bis eine kritische Spannung VSC erreicht ist, oberhalb welcher der Sourcestrom. IS steil ansteigt, und zwar auf Grund des Lawinendurchbruchs. Das Löschen der Information wird während dieses Intervalls erreicht, wenn der Sourcestrom IS mit der Sourcespannung VS allmählich zunimmt. Wenn einmal die kritische Spannung VSC erreicht ist, so sei erwähnt, beginnt ein Gatestrom von der schwimmenden Gateelektrode 3 zur Sourcezone 6 zu fließen, wie dies in Fig. 20 dargestellt ist. Es sei darauf hingewiesen, daß solch ein Gatestrom bei dem gewöhnlichen Löschvorgang der Flash- Speichervorrichtung, bei dem keine externe Versorgungsspannung an das schwimmende Gate 3 angeschlossen ist, angibt, daß positive elektrische Ladungen erzeugt werden. Mit anderen Worten, es tritt das Problem des übermäßigen Löschens auf. Darüber hinaus dringen Löcher, die auf diese Weise erzeugt wurden, in den Gate-Isolierfilm ein und verursachen eine Verschlechterung desselben.
  • Um daher eine Verschlechterung des Gate-Isolierfilms zu vermeiden und die Lebensdauer der Vorrichtung zu maximieren, ist es wesentlich, die Sourcespannung zu optimieren, und damit auch den Sourcestrom, der während des Löschbetriebes verwendet wird. Speziell wird die Optimierung des Sourcestromes in jedem der Speicherzellenblöcke und jeder der Speicherzellenspalten in der Konfiguration, wie sie in Fig. 19 gezeigt ist, angewendet. Bei der Versorgungsspeicherzellenspalte 11UT ist es insbesondere wesentlich, die Sourcespannung derart zuzuführen, daß der gleiche Sourcestrom in jedem Speicherzellentransistor während der Löschoperation wie in den Speicherzellentransistoren in den Speicherzellenblöcken 11&sub1;-11m fließt. Anderenfalls wird das Ergebnis des Wiederbeschreibtests, der an der Versorgungsspeicherzellenspalte durchgeführt wird, nutzlos.
  • Fig. 22(A)-22(D) zeigen die Konstruktion der Stromversorgungseinheiten 22&sub1;-22UT, wobei die darin gezeigten Schaltungen im allgemeinen eine ähnliche Verbindung aufweisen. Beispielsweise besitzt die Stromversorgungseinheit 22&sub1; einen Eingangsanschluß 22a, dem ein Lösch-Steuersignal ERS3 zugeführt wird. Das auf diese Weise zugeführte Lösch- Steuersignal ERS3 wird ferner zu dem Gate eines p-Kanal-MOS- Transistors 22d und eines n-Kanal-MOS-Transistors zugeführt, die zwischen einer Stromversorgungsquelle VPP und der Erde über einen Transfergatetransistor 22b in Reihe geschaltet sind, welcher durch eine Versorgungsspannung VCC in den Einschaltzustand gezwungen wird, die dem Gate desselben zugeführt wird. Dabei wird die Ausgabe, die an dem Zwischenknoten zwischen den Transistoren 22c und 22d erhalten wird, einerseits dem Gate eines p-Kanal-MOS-Transistors 22c zugeführt, der zwischen die Versorgungsspannungsquelle und einen Knoten 22g, der mit dem Gate der Transistoren 22c und 22d verbunden ist, geschaltet ist, und andererseits dem Gate der Transistoren 22h und 22j zugeführt, die zwischen der Stromversorgung VPP und der Erde mit einem dazwischen eingefügten Transistor (22i)&sub1; in Reihe geschaltet sind. Dabei besitzt der Transistor (22i)&sub1; einen Gateanschluß und einen Sourceanschluß, die miteinander verbunden sind, um eine Konstantstromschaltung zu bilden, und die Ausgabe der Schaltung 22&sub1; wird an dem Knoten erhalten, wo der Transistor (22i)&sub1; mit dem Transistor 22j verbünden ist. Wie an späterer Stelle noch erläutert wird, besitzt der Ausgangstransistor (22i)&sub1; eine Gatebreite W&sub1;, die so eingestellt ist, um einen optimierten Ausgangsstrom der Sourceleitung SL&sub1; zuzuführen, die an den Sourceanschluß der Speicherzellentransistoren angeschaltet ist.
  • Bei dem normalen Betrieb zum Lesen oder Schreiben von Daten hat der Knoten 22g einen niedrigen Pegelzustand in Antwort auf den Niedrigpegelzustand des Lösch-Steuersignals ERS&sub1;, welches den Nicht-Löschmodus anzeigt, und der p-Kanal- Transistor 22d ist eingeschaltet, während der n-Kanal- Transistor 33c ausgeschaltet ist. Dadurch wird der Knoten 22f auf den Pegel VPE gezwungen, und die p-Kanal- Transistoren 22e und 22h werden ausgeschaltet, während der n-Kanal-MOS-Transistor 41 eingeschaltet wird. Als Resultat wird die Sourceleitung SL&sub1; auf 0 Volt gesetzt.
  • Wenn das Löschsignal ERS&sub1; auf den Hochpegelzustand in Entsprechung zu der Löschoperation gesetzt wird, wird der Pegel des Knotens 22g andererseits auf den Vcc-Pegel gezwungen, und der Transistor 22c wird eingeschaltet. Als Resultat erreicht der Pegel des Knotens 22f den Wert von Null, und die p-Kanal-Transistoren 22e und 22h werden eingeschaltet, während der n-Kanal-Transistor 22j ausgeschaltet wird.
  • In Antwort auf das Einschalten des p-Kanal-Transistors 22e steigt der Pegel des Knotens 22g auf den Pegel VPP an, und der p-Kanal-Transistor 22d wird ausgeschaltet. Als Resultat wird der Pegel des Knotens 22f auf 0 Volt gezwungen, und die Versorgungsspannung VPP wird der Sourceleitung SL&sub1; über den p-Kanal-Transistor 22h und den n-Kanal-Transistor (22i)&sub1; zugeführt. Dadurch wird das Löschen der Information erreicht. Eine ähnliche Operation wird in den anderen Schaltungen erzielt, die in Fig. 20(B)-20(D) gezeigt sind. Da die Betriebsweise bei diesen Schaltungen offensichtlich ist, wird eine weitere Beschreibung der Versorgungsschaltungen von Fig. 20(B)-20(D) hier weggelassen.
  • In Verbindung mit der Schaltung von Fig. 20(A) sei darauf hingewiesen, daß der Transistor (22i)&sub1;, der als Konstantstromquelle wirkt, eine Gatebreite W&sub1; besitzt, die so eingestellt ist, um einen Sourcestrom vorzusehen, der ausreichend ist, um die Informationen in den Speicherzellentransistoren, die in dem Speicherzellenblock 11&sub1; enthalten sind, zu löschen. Mit anderen Worten, die Gatebreite W&sub1; wird gemäß der Anzahl der Speicherzellentransistoren eingestellt, die in dem Speicherzellenblock enthalten sind. Genauer gesagt, die Gatebreite W&sub1; wird derart eingestellt, daß die Stromversorgungsschaltung 22&sub1; den Strom ISC entsprechend der kritischen Sourcespannung VSC jedem der Speicherzellentransistoren zuführen kann, die in dem Speicherzellenblock 11&sub1; enthalten sind. Siehe hierzu Fig. 20. Dadurch wird den Speicherzellentransistoren in dem Speicherzellenblock 11&sub1; ein optimaler Sourcestrom zugeführt, wenn Informationen gelöscht werden. In ähnlicher Weise besitzen die Ausgangstransistoren (22i)m, (22i)UT und (22i)CR jeweilige optimale Gatebreiten Wm, WUT und NCR. Dadurch gilt die folgende Beziehung:
  • W&sub1;/N&sub1; = Wm/Nm = WUT/NUT = WCR/NCR,
  • worin N&sub1;, Nm, NUT und NCR jeweilig die Anzahl der Speicherzellentransistoren wiedergeben, die in den Speicherzellenblöcken 11&sub1; und 11m und in den Speicherzellenspalten 11UT und 11CR enthalten sind. In Entsprechung zu der zuvor angegebenen Beziehung verhalten sich die Stromzuführfähigkeiten P&sub1;, Pm, PUT und PCR der Schaltungen 22&sub1;, 22m, 22UT und 22CR entsprechend der folgenden Beziehung wie folgt zueinander:
  • P&sub1;/N&sub1; = P&sub2;/N&sub2; = P&sub3;/N&sub3; = P&sub4;/N&sub4;.
  • Unter Bezugnahme auf Fig. 23 wird nun eine andere Vorrichtung beschrieben, die zum Verständnis der vorliegenden Erfindung nützlich ist.
  • Gemäß Fig. 23 verwendet diese Vorrichtung den redundanten Speicherzellenblock 11CR und den Versorgungsspeicherzellenblock 11UT, wobei jeder der Blöcke 11CR und 11UT eine Vielzahl von Speicherzellen enthält, die so angeordnet sind, daß sie eine Matrix bilden. Mit anderen Worten, die Speicherzellenblöcke 11CR und 11UT enthalten eine Anzahl von Speicherzellenspalten. Hierbei sei darauf hingewiesen, daß der Spaltendecodierer 15 gemeinsam für die Speicherzellenblöcke 11CR und 11UT vorgesehen ist, um eine Spaltenwählleitung, wie beispielsweise BL&sub1;, auszuwählen, wobei die Auswahl der Spaltenwählleitung BL&sub1; gleichzeitig in dem Speicherzellenblock 11CR und 11UT erreicht wird. Dadurch wird die aus der ausgewählten Speicherzellenspalte ausgelesene Information dem Leseverstärker 20 entweder über die Schalterschaltung SW&sub1; oder SW&sub2; zugeführt, wobei die Schalterschaltung SW&sub1; geschlossen wird, wenn der redundante Speicherzellenblock 11CR aktiviert wird. Wenn andererseits der Versorgungsspeicherzellenblock 11UT ausgewählt wird, wird die Schalterschaltung SW&sub2; geschlossen. Dadurch wird die Ausgabe des Speicherzellenblocks 11UT und des Speicherzellenblocks 11CR dem Leseverstärker 20 selektiv zugeführt.
  • Fig. 24 zeigt eine detaillierte Darstellung der Schaltung von Fig. 23.
  • Gemäß Fig. 24 sei erwähnt, daß das redundante Speicherzellenarray 11CR Speicherzellentransistoren MCR(1,1), ... enthält, die in Reihen und Spalten angeordnet sind, während das Versorgungsspeicherzellenarray 11UT Speicherzellentransistoren MUT(1,1), ... enthält. Dabei sind die redundanten Speicherzellentransistoren MCR(1,1), ... mit Spaltenleitungen (CL&sub1;)CR, ... verbunden, während die Versorgungsspeicherzellentransistoren MUT(1,1), ... mit Spaltenleitungen (CL&sub1;)UT verbunden sind. Die Spaltenleitungen (CL&sub1;)CR, ... werden durch Spaltengatetransistoren (Tsw1)CR, ... in Antwort auf die Ausgabe ausgewählt, die durch eine Endstufenschaltung oder Treiberschaltung 15a des Spaltendecodierers 15 den Spaltenwählleitungen BL&sub1;, ... zugeführt wird, während die Spaltenleitungen (CL&sub1;)UT, ... durch Spaltengatetransistoren (Tsw1)UT,.., in Antwort auf die Ausgabe derselben Treiberschaltung 15a ausgewählt werden, die auf den Spaltenwählleitungen BL&sub1;, ... ausgegeben wird. Es sei dabei darauf hingewiesen, daß die Spaltenwählleitungen BL&sub1;, ... gemeinsam mit den entsprechenden Spaltengatetransistoren (Tsw1)CR, ... für das redundante Speicherzellenarray 11CR verbunden sind und mit den Spaltengatetransistoren (Tsw1)UT, ... für das Versorgungsspeicherarray 11UT verbunden sind. In jedem der Speicherzellenarrays 11CR und 11UT sind die Drainanschlüsse der Spaltengatetransistoren mit einer gemeinsamen Drainleitung (DL)CR und einer gemeinsamen Drainleitung (DL)UT verbunden, wobei die Drainleitung (DL)CR mit dem Leseverstärker 20 über einen Transfergatetransistor Tr&sub1; verbunden ist, dem ein Steuersignal RED zugeführt wird, um das redundante Speicherzellenarray zu aktivieren, und der als Schalter SW&sub1; dient, während die Drainleitung (DL)UT mit dem Leseverstärker 20 über einen Transfergatetransistor Tr&sub2; verbunden ist, dem ein Steuersignal TEST zugeführt wird, um den Testvorgang in dem Versorgungsspeicherzellenarray zu aktivieren, und der als Schalter SW&sub2; dient. Wie dies in redundanten Spaltenspeicherschaltungen üblich ist, wird das Steuersignal RED in Antwort auf die Spaltenadreßdaten nach der Auswahl einer defekten Bitleitung erzeugt. Siehe hierzu beispielsweise die Schaltung von Fig. 5, bei der das Signal RED durch den redundanten Decodierer 24 erzeugt wird. Andererseits wird das Steuersignal TEST beim Ablauf der Testprozedur extern erzeugt.
  • Bei der vorliegenden Konstruktion werden die Speicherzellentransistoren indem redundanten. Speicherzellenarray 11CR und dem Versorgungsspeicherzellenarray 11UT gleichzeitig ausgewählt, wobei die Informationssignale, die auf diese Weise von den ausgewählten Speicherzellentransistoren ausgelesen werden, ferner durch die Transistoren Tr&sub1; und Tr&sub2; in Antwort auf die Steuersignale RED und TEST ausgewählt werden, welche diesen zugeführt werden.
  • In Verbindung mit Fig. 24 sei darauf hingewiesen, daß die Steuersignale RED und TEST auch dem Spaltentreiber 15a über ein ODER-Gatter 15b zugeführt werden, um dasselbe zu aktivieren. Fig. 25 zeigt die Konstruktion des ODER-Gatters 15b als Teil der Treiberschaltung 15a.
  • Es sei in Verbindung mit Fig. 25 darauf hingewiesen, daß die Treiberschaltung 15a eine Anzahl von Schaltungsblöcken 40&sub0;-40&sub3; enthält, die in Entsprechung zu den Spaltenwählleitungen BL&sub1;-BL&sub4; vorgesehen sind, wobei jeder der Schaltungsblöcke 40&sub0;-40&sub3; die gleiche Konstruktion besitzt und lediglich der Schaltungsblock 40&sub0; beschrieben wird.
  • Der Schaltungsblock 40&sub0; enthält einen n-Kanal-MOS- Transistor 41&sub0; vom Verarmungsmodus und einen n-Kanal-MOS- Transistor 43&sub0; vom Anreicherungsmodus, die in Reihe geschaltet sind, wobei der Drainanschluß des Transistors 41&sub0; mit der Versorgungsspannung VCC verbunden ist, während der Sourceanschluß und der Drainanschluß des Transistors 41&sub0; an einem Knoten 47&sub0; miteinander verbunden sind. Ferner wird ein Wählsignal/(An + Am), welches als Resultat der Decodierung in dem Decodierungsteil des Spaltendecodierers 15 erzeugt wurde, dem Gate des Transistors 43&sub0; zugeführt, wobei der Transistor 43&sub0; einen Sourceanschluß besitzt, der mit der Erde entweder über einen Transfergatetransistor 45 oder den Transfergatetransistor 46 verbunden ist. Es sei hierbei darauf hingewiesen, daß die Transistoren 45 und 56 einen Teil der ODER-Gatterschaltung 15b bilden. In Antwort auf das Steuersignal RED oder TEST wird der Transistor 45 oder 46 eingeschaltet, und der Transistor 43&sub0; führt ein Ausgangssignal dem zuvor erwähnten Knoten 47&sub0; als Reaktion auf das Wählsignal/(An + An+1) zu, welches dem Gate des Transistors 43&sub0; zugeführt wird, natürlich unter der Voraussetzung, daß der Transistor 45 oder 46 eingeschaltet ist.
  • Das Ausgangssignal am Knoten 47&sub0; wird ferner dem Gate des p-Kanal-Transistors 42&sub0; und gleichzeitig dem Gate des n- Kanal-Transistors 44&sub0; zugeführt, der mit ihm seriell verbunden ist, wobei die Transistoren 42&sub0; und 44&sub0; eine Ausgangsstufenschaltung des Schaltungsblocks 40&sub0; bilden und zwischen der Versorgungsspannung VCC und der Erde verbunden sind. Dabei gibt die Ausgangsstufenschaltung das Spaltenwählsignal auf der Spaltenwählleitung BL&sub1; aus, die mit dem Zwischenknoten zwischen den Transistoren 42&sub0; und 44&sub0; verbunden ist.
  • Es sei erwähnt, daß jeder der Schaltungsblöcke 40&sub1;- 40&sub3; die gleiche Operation in Antwort auf verschiedene Kombinationen der Eingangssignale durchführt, wie beispielsweise /(/An + An+1), /(An + /An+1) und /(/An + /An+1), wobei die Drainanschlüsse der Transistoren 43&sub0;-43&sub3; gemeinsam mit den Transistoren 45 und 46 verbunden sind.
  • Gemäß der Vorrichtung, die in Fig. 24 gezeigt ist, kann der Bereich des Halbleiterchips, der durch den Spaltendecodierer belegt wurde, wesentlich reduziert werden, da nämlich das redundante Speicherzellenarray 11CR und das Versorgungsspeicherzellenarray 11UT den gleichen Spaltendecodierer verwenden. Es sei ferner darauf hingewiesen, daß dieses Merkmal nicht nur seine Gültigkeit bei den Flash-Speichervorrichtungen hat, sondern auch bei anderen herkömmlichen Halbleiterspeichern, wie beispielsweise bei dynamischen Speichern mit wahlfreiem Zugriff.
  • Als nächstes wird eine andere Vorrichtung, die zum Verständnis der Erfindung nützlich ist, unter Hinweis auf Fig. 26 beschrieben, die einer Abwandlung der Konstruktion der Schaltung von Fig. 5 entspricht.
  • Die Schaltung von Fig. 26 ist zum Testen der Löschoperation der Flash-Speichervorrichtung bestimmt und enthält eine Schreibsteuerschaltung 25a.
  • In Verbindung mit der herkömmlichen spaltenredundanten Flash-Speichervorrichtung von Fig. 5 sei darauf hingewiesen, daß die herkömmliche Schaltung von Fig. 5 eine redundante Speicherzellenspalte auswählt, wenn eine defekte Speicherzellenspalte adressiert wird. Dadurch wird das Beschreiben der defekten Speicherzellenspalte nicht durchgeführt, und die Speicherzellen, die in der defekten Speicherzellenspalte enthalten sind, gelangen bei dem Flash-Löschprozeß in den übermäßigen Löschzustand. Bei der Schaltung von Fig. 5 bewirkt dieser übermäßige Löschvorgang der defekten Spalte keinerlei Problem, da die Auswahl solch einer defekten Spalte durch den Spaltengatetransistor, wie beispielsweise Tsw&sub3;, verhindert wird.
  • Wenn eine neu hergestellte Vorrichtung getestet wird, um defekte Speicherzellen bezüglich der Löschleistung zu identifizieren, ist die zuvor erwähnte Konstruktion andererseits mit dem Nachteil behaftet, daß das Einschreiben der Information in die redundante Speicherzellenspalte bei Nichtvorhandensein der Information über die defekten Speicherzellen nicht möglich ist. Spezieller gesagt, das Einschreiben von Daten "0" in die Speicherzellen vor dem Löschvorgang zum Vermeiden eines übermäßigen Löschens kann bei den redundanten Speicherzellen nicht durchgeführt werden. Dadurch verursacht der Löschtest, der hinsichtlich der realen Speicherzellen durchgeführt wird, die an die realen Bitleitungen BL&sub1;-BLn, angeschlossen sind, unvermeidlich einen exzessiven Löschzustand in den redundanten Speicherzellen, die an die redundanten Bitleitungen (BL&sub1;)CR-(BL&sub2;&sub1;)CR angeschlossen sind.
  • Um das zuvor erläuterte Problem zu vermeiden, verwendet die Schaltung von Fig. 26 eine Schreibsteuerschaltung 25a, die den redundanten Spaltendecodierer 24 über ein ODER- Gatter 25b in Antwort auf ein redundantes Wählsignal RED ACTIV aktiviert. Gleichzeitig deaktiviert die Schaltung 25a den Spaltendecodierer 15 ebenfalls über das ODER-Gatter als auch über einen Inverter 25b. Wenn somit das Signal RED ACTIV einen hohen Pegel hat, wird der Decodierer 24 aktiviert, und das Einschreiben von Daten in die redundanten Speicherzellenspalten wird möglich, während dann, wenn das Signal RED ACTIV auf einem niedrigen Pegel ist, der Decodierer 24 deaktiviert wird und das Einschreiben von Daten in die redundanten Speicherzellenspalten verhindert wird. Es sei darüber hinaus darauf hingewiesen, daß die Schaltung von Fig. 26 die gewöhnliche Spaltenredundanz erreicht, die durch die Defekt-Detektorschaltung 25 über das ODER-Gatter 25b gesteuert wird.
  • Wenn somit der zuvor erläuterte Löschtest durchgeführt wird, wird ein Steuersignal W den Decodierern 13, 15 und 24 in solcher Weise zugeführt, daß das Signal W einen hohen Pegelzustand entsprechend der Spannung VPP zum Einstellen der Speicherzellentransistoren in dem realen Speicherzellenarray als auch in dem redundanten Speicherzellenarray auf den Bereitschaftszustand zum Einschreiben von Informationen besitzt. Ferner wird das Steuersignal RED ACTIV auf den Niedrigpegelzustand eingestellt, und das Einschreiben der Daten "0" in die Speicherzellentransistoren in dem realen Speicherzellenarray wird erreicht, während das Einschreiben von Daten "0" in die redundanten Speicherzellenarrays verhindert wird. Als nächstes wird das Steuersignal RED ACTIV auf den Hochpegelzustand eingestellt, und das Einschreiben der Daten "0" in die redundanten Speicherzellentransistoren wird durchgeführt, während das Einschreiben in die realen Speicherzellentransistoren verhindert wird. Nachdem ferner die realen Speicherzellentransistoren und die redundanten Speicherzellentransistoren alle mit den Daten "0" beschrieben worden sind, wird die Löschstromversorgung 22 in Antwort auf das Lösch-Steuersignal E aktiviert, und der Flash-Löschvorgang der Informationen wird für die Gesamtheit der Speicherzellen erreicht, inklusive der realen Speicherzellen und der redundanten Speicherzellen.
  • Fig. 27 zeigt ein Beispiel der Konstruktion der Schaltung 25a von Fig. 26, wobei die Schaltung p-Kanal-MOS- Transistoren 251 und 252 als auch einen n-Kanal-MOS- Transistor 253 enthält, die zwischen den zwei Versorgungsspannungen VCC und VSS in Reihe geschaltet sind, welche Transistoren 252 und 253 jeweilige Gateanschlüsse besitzen, die jeweils mit der Versorgungsspannung VCC verbunden sind. Dadurch wird das Steuersignal RED ACTIV einem Anschluß Pin zugeführt, der mit dem Drain des Transistors 251 verbunden ist, und nimmt einen Spannungspegel VHH an, der die Versorgungsspannung VCC überschreitet, wenn das Signal RED ACTIV in dem Hochpegelzustand ist. Wenn somit das Signal RED ACTIV auf einem hohen Pegel ist, wird der p-Kanal-Transistor 252 eingeschaltet und der n-Kanal-Transistor 253 eingeschaltet, und eine Spannung an dem Knoten zwischen den Transistoren 252 und 253 wird einer Inverterschaltung zugeführt, die eine Reihenschaltung aus dem p-Kanal-Transistor 254 und einem n- Kanal-Transistor 255 enthält. Ferner wird die Ausgabe des Inverters einem nächsten Inverter zugeführt, der eine Reihenschaltung aus einem p-Kanal-Transistor 256 und einem n- Kanal-Transistor 257 enthält, und das Ausgangssteuersignal, welches dem ODER-Gatter 25b zuzuführen ist, wird an dem Zwischenknoten zwischen den Transistoren 256 und 257 erhalten.
  • Fig. 28 zeigt ein Flußdiagramm zum Trennen von defekten Produkten von guten Produkten auf der Basis der zuvor erläuterten Lösch-Testoperation.
  • Gemäß Fig. 28 wird das Einschreiben der Daten "0" in die realen Speicherzellen bei einem ersten Schritt 1 durchgeführt, indem die Spaltenadressenpufferschaltung 14 und der Spaltendecodierer 15 aktiviert werden. Als nächstes wird das Einschreiben der Daten "0" in die redundanten Speicherzellen bei einem Schritt 2 durchgeführt, indem der redundante Decodierer 24 über die Schreibsteuerschaltung 25a aktiviert wird.
  • Nachdem die Speicherzellen in den realen und redundanten Speicherzellenarrays alle mit den Daten "0" beschrieben wurden, wird bei einem Schritt 3 ein Löschprozeß erreicht, indem die Lösch-Stromversorgungseinheit 22 aktiviert wird. Dadurch wird die Flash-Löschung von Informationen für die Gesamtheit der Speicherzellen in den realen und redundanten Speicherzellenarrays erreicht.
  • Als nächstes wird das Ergebnis des Flash-Löschprozesses des Schrittes 3 dadurch verifiziert, indem der Inhalt der Informationen der Speicherzellen in den realen und redundanten Speicherzellenarrays gelesen wird. Wenn bei Schritt S unterschieden wird, daß alle Speicherzellen dem richtigen Löschprozeß unterzogen worden sind, wird die Vorrichtung bei Schritt 6 als gutes Produkt beurteilt.
  • Wenn andererseits ein fehlerhafter Löschvorgang gefunden wird, werden die Adressen der defekten Speicherzellen, die einen fehlerhaften Löschvorgang aufweisen, bei Schritt 7 in einen Speicher geschrieben, der in der Defekt-Detektorschaltung 25 enthalten ist. Ferner wird ein Verifizierungsprozeß bei Schritt 8 durchgeführt, um die spaltenredundante Operation der Vorrichtung basierend auf der Adresse der defekten Speicherzellen zu verifizieren.
  • Wenn bei Schritt 9 bestätigt wird, daß die spaltenredundante Operation zufriedenstellend ist, wird Schritt 6 durchgeführt, und die Vorrichtung wird als gutes Produkt identifiziert. Wenn andererseits das Ergebnis der Unterscheidung bei Schritt 9 unbefriedigend ist, wird Schritt 10 durchgeführt, um die Löschprozedur erneut zu erreichen. Ferner wird die Operation der Vorrichtung bei Schritt 11 verifiziert, indem der Inhalt der Speicherzellen gelesen wird. Ferner wird das Ergebnis des Verifizierungsprozesses des Schrittes 11 bei einem Unterscheidungsschritt 12 geprüft, um zu unterscheiden, ob die Vorrichtung die zufriedenstellende Operation erreicht oder nicht. Wenn bei Schritt 12 das Ergebnis JA lautet, wird Schritt 6 durchgeführt und die Vorrichtung als gutes Produkt identifiziert. Wenn andererseits das Ergebnis bei Schritt 12 NEIN lautet, wird Schritt 13 durchgeführt, wobei die Vorrichtung dann als defektes Produkt identifiziert wird.
  • Fig. 29 zeigt eine Vorrichtung, auf die die vorliegende Erfindung (die später beschrieben wird) angewendet werden kann.
  • Gemäß Fig. 29 basiert diese Vorrichtung auf einem Konzept ähnlich Fig. 23 und verwendet einen gemeinsamen Spaltendecodierer für das reale Speicherzellenarray 11 und die redundanten Speicherzellenarrays 11CR1-11CRn. Dadurch wird die Konstruktion zur Realisierung der Spaltenredundanz wesentlich vereinfacht. Da die Schaltung von Fig. 29 für eine Spaltenredundanz konstruiert ist, anstelle der Vorrichtung von Fig. 23, die hierfür konstruiert ist, um die redundante Speicherzellenspalte und die Versorgungsspeicherzellenspalte zu testen, existiert ein Unterschied zwischen der Schaltung von Fig. 29 und der Schaltung von Fig. 23, der im folgenden beschrieben werden soll.
  • In Verbindung mit Fig. 29 sei darauf hingewiesen, daß der redundante Decodierer 24, der in der Konstruktion von Fig. 5 verwendet wird, keine Verwendung mehr findet. Dadurch wird der Spaltendecodierer 15 gemeinsam für das reale Speicherzellenarray 11 und die redundanten Speicherzellenarrays 11CR1-11CRn verwendet, und die Auswahl einer Bitleitung, wie beispielsweise B&sub1; in dem Speicherzellenarray 11, bewirkt eine gleichzeitige Auswahl der Bitleitungen in den redundanten Speicherzellenarrays. Um daher die in einer ausgewählten Speicherzelle gespeicherte Information zu dem Leseverstärker 20 zu übertragen, ist eine Schalterschaltung 16A derart vorgesehen, daß die Schalterschaltung 16A in Antwort auf ein Steuersignal Scomp aktiviert wird, das von der Defekt-Detektorschaltung 25 ausgegeben wird.
  • Fig. 30 zeigt den wesentlichen Teil der Schaltung von Fig. 29, wobei darauf hingewiesen sei, daß der Spaltendecodierer 15 eine Anzahl von Decodierschaltungen DC&sub0;, DC&sub1;, ... enthält, die jeweilig den Spaltengatetransistoren Ta, Tb, Tc, Td, ... entsprechen, welche Decodierschaltung DC&sub0; die Bitleitung B&sub0; auswählt, während die Decodierschaltung DC&sub1; die Bitleitung B&sub1; auswählt. Dabei entsprechen die Transistoren Ta, Tb, ... den an früherer Stelle beschriebenen Spaltengatetransistoren Tsw&sub1;, ... und bilden die 16, 16CR1, 16CR2, .... Ferner hebt die Defekt-Detektorschaltung 25 den Pegel von einem der Steuersignale SB0, SB1, ..., die von dort den Decodierschaltungen DC&sub0;, DC&sub1;, ... zugeführt werden, selektiv an, basierend auf dem Ergebnis des Vergleiches der zugeführten Spaltenadreßdaten mit den Adreßdaten der defekten Speicherzellenspalten. Wenn somit eine Adressierung eines defekten Speichers erfolgt, wird ein Decodierer, wie beispielsweise DC1, selektiv aktiviert. In diesem Fall werden die Bitleitungen B&sub1; und B1s gleichzeitig ausgewählt.
  • Gleichzeitig mit der zuvor erwähnten Steuerung des Spaltendecodierers 15 sendet die Defekt-Detektorschaltung 25 das Steuersignal Scomp zu der Schalterschaltung 16A. Es sei darauf hingewiesen, daß die Schalterschaltung 16A Transfergatetransistoren Te und Tf enthält, wobei die Transistoren Te und Tf in Antwort auf das Steuersignal Scomp komplementär eingeschaltet und ausgeschaltet werden. Es sei erwähnt, daß der Transistor Te in Entsprechung zu dem realen Speicherzellenarray 11 vorgesehen ist und daß die Bitleitungen B&sub0;, B&sub1;, ... in dem realen Speicherzellenarray 11 gemeinsam mit dem Transistor Te über die jeweiligen Spaltengatetransistoren Ta, Tb, ... verbunden sind. In ähnlicher Weise sind die redundanten Bitleitungen B0S, B1S der redundanten Speicherzellenarrays zusammen mit dem Transistor Tf verbunden, der dem redundanten Speicherzellenarray entspricht.
  • Fig. 31 zeigt die Konstruktion der Decodierschaltung, wie beispielsweise DC&sub0;, wobei darauf hingewiesen sei, daß p- Kanal-Transistoren Tj, Tg, Tn, ..., Ti in Reihe zwischen der Versorgungsspannung VCC und der Versorgungsspannung VSS verbunden sind, welche Transistoren Tg, Tn, ... Ti mit einer logischen Kombination der Spaltenadressensignale versehen werden und einen Übergang in den Einschaltzustand in Entsprechung zu einer bestimmten logischen Kombination derselben bewirken, während der Transistor Tj als Konstantstromquelle dient und einen Treiberstrom einem Knoten N zuführt, wo der Transistor Tj und der Transistor Tg miteinander verbunden sind. Hierbei wird die Ausgabe, die an dem Knoten N als Ergebnis der zuvor erwähnten Decodieraktion der Transistoren Tg und Ti erhalten wird, einem Ausgangsinverter zugeführt, der eine Reihenschaltung aus einem p-Kanal-MOS-Transistor TOUT und einem n-Kanal-MOS-Transistor TOUT' in der üblichen Weise enthält, wobei ein zusätzlicher Transistor Tk derart vorgesehen ist, daß der Transistor Tk zwischen dem Knoten N und der Erde G verbunden ist. Dabei wird der Transistor Tk mit dem zuvor genannten Signal SB0 oder SB1 von der Defekt- Detektorschaltung 25 am Gate desselben versehen, und er zwingt den Pegel des Knotens N auf den Niedrigpegelzustand in Antwort auf den I-Iochpegelzustand des Steuersignals SB0 oder SB1, und zwar ungeachtet der logischen Kombination des Spaltenadressensignals. Dadurch wird der Ausgangspegel des Ausgangsinverters auf den Hochpegelzustand gezwungen. Mit anderen Worten, die Steuersignale SB0 oder SB1 von der Defekt-Detektorschaltung 25 haben Vorrang vor dem Resultat der Decodierung in dem Spaltendecodierer, und die Auswahl der redundanten Bitleitung erfolgt ungeachtet der Decodieroperation in dem Spaltendecodierer 15, solange die Spaltenadreßdaten eine defekte Speicherzellenspalte spezifizieren.
  • Fig. 32 zeigt eine Ausführungsform der vorliegenden Erfindung, die eine Abwandlung der Vorrichtung von Fig. 29 ist, wobei das reale Speicherzellenarray 11 in eine Vielzahl von Speicherzellenblöcken 11&sub1; und 11&sub2; aufgeteilt ist. In Entsprechung dazu sind die redundanten Speicherzellenblöcke 11CR1 und 11CR2 vorgesehen. Hierbei werden die Bitleitungen in dem Speicherzellenblock 11&sub1; durch eine Spaltengateschalterschaltung 16&sub1; ausgewählt, werden die Bitleitungen in dem Speicherzellenblock 11&sub2; durch eine Spaltengateschalterschaltung 16&sub2; ausgewählt, während die Bitleitungen in dem Speicherzellenblock 11CR1 durch eine Spaltengateschalterschaltung 160R1 ausgewählt werden und die Bitleitungen in dem Speicherzellenblock 11CR2 durch eine Spaltengateschalterschaltung 16CR2 ausgewählt werden.
  • Bei dieser Konstruktion wird ein redundanter Decodierer 24A ähnlich dem redundanten Decodierer 24 von Fig. 5 dafür verwendet, um die Spaltengateschalter 16&sub1;, 16&sub2;, 16CR1 und 16CR2 zu aktivieren, wobei die Spaltengateschalter 16&sub1; und 16&sub2; durch den Spaltendecodierer in der üblichen Weise gesteuert werden. Andererseits werden die Spaltengateschalter 16CR1 und 16CR2 durch ein Steuersignal SRSEL gemeinsam aktiviert, welches durch einen redundanten Decodierer 24A erzeugt wird. Dabei werden dem redundanten Decodierer 24A die Spaltenadreßdaten von dem Spaltenpuffer 14 gleichzeitig mit dem Spaltendecodierer 15 zugeführt, und er steuert den Decodierer 15 durch Zuführen eines Steuersignals SINH derart, daß die Operation des Decodierers 15 verhindert wird, wenn eine Bitleitung in der realen Speicherzelle 11&sub1; oder 11&sub2; existiert und auch eine Bitleitung in der redundanten Speicherzelle 11CR1 und 11CR2 in Entsprechung zu einer gegebenen Spaltenadresse existiert. Wenn beispielsweise eine defekte Spaltenleitung ausgewählt wird, verhindert der Decodierer 24A den Betrieb des Decodierers 15 und wählt redundante Bitleitungen in den Speicherzellenarrays 11CR1 und 11CR2 aus. Dadurch wird das Lesen von Informationen entweder von dem realen Speicherzellenarray oder von dem redundanten Speicherzellenarray erreicht. Beispielsweise wird das Lesen entweder von dem Speicherzellenarray 11&sub1; oder 11&sub2; erreicht, und die so ausgelesenen Informationen werden dem Transistor Te zugeführt, der einen Teil der Schalterschaltung 16A darstellt. Alternativ wird das Lesen der Informationen entweder aus dem Speicherzellenarray 11&sub2; oder aus dem redundanten Speicherzellenarray 11CR2 erreicht, und die so ausgelesenen Informationen werden dem Transistor Tf zugeführt, der in der Schalterschaltung 16A enthalten ist.
  • Dabei erzeugt der Decodierer 24A ferner Steuersignale SR&sub1; und SR&sub2; und aktiviert entweder den Transistor Te oder den Transistor Tf in Antwort auf die logischen Kombinationen der Signale SR&sub1; und SR&sub2; über eine Steuerschaltung 24B. Als Ergebnis wird das Lesen der Informationen selektiv aus einem der Speicherzellenarrays 11&sub1;, 11&sub2;, 11CR1 und 11CR2 erreicht.
  • Fig. 33 zeigt die Konstruktion der Schaltung 24B.
  • Gemäß Fig. 33 enthält die Schaltung 24B ein NOR-Gatter 241 und ein NAND-Gatter 242, die in Reihe geschaltet sind, wobei die Versorgungsspannung VSS einem Eingangsanschluß des NOR-Gatters 241 zugeführt wird, während das höchstwertige Bit AMSB der Spaltenadreßdaten dem anderen Eingangsanschluß zugeführt wird. Die Ausgabe des NAND-Gatters 242 wird einem NOR-Gatter 243 zugeführt, wobei das NOR-Gatter 243 mit dem Steuersignal SR&sub1; an dem anderen Eingangsanschluß versehen wird. Ferner wird die Ausgabe des NOR-Gatters 243 einem ersten Eingangsanschluß eines NOR-Gatters 244 zugeführt, welches auch mit dem Steuersignal SR&sub2; an dem anderen Eingangsanschluß versehen wird. Weiterhin wird die Ausgabe des NOR- Gatters 244 dem Transistor Te als Steuersignal SEL zugeführt und ferner über einen Inverter 245 dem Transistor Tf als Steuersignal SELx zugeführt. Es sei dabei darauf hingewiesen, daß die Ausgangssignale SEL und SELx als Ergebnis der logischen Kombination der Signale AMSB, SR&sub1; und SR&sub2; erzeugt werden. Dabei nimmt das Signal SEL den gleichen logischen Pegel wie das Signal. AMSB an, wenn die Signale SR&sub1; und SR&sub2; beide einen Niedrigpegelzustand in Entsprechung zu der nichtredundanten Operation haben. Andererseits wird der logische Pegel des Ausgangssignals SEL auf den Hochpegelzustand gezwungen, wenn das Signal SR&sub1; einen Hochpegelzustand hat. Ferner wird das Signal SEL auf den Niedrigpegelzustand gezwungen, wenn das Signal SR&sub2; den Hochpegelzustand hat.
  • Die vorliegende Ausführungsform, wie sie unter Hinweis auf die Fig. 32 und 33 beschrieben wurde, ist auch zur Vereinfachung der Konstruktion der Speichervorrichtung effektiv, indem die redundanten Speicherzellenarrays 11CR1 und 11CR2 durch das Steuersignal SRSEL gesteuert werden, welches durch die gleiche Decodierschaltung 24A erzeugt wird.
  • Als nächstes wird eine andere Vorrichtung, die zum Verständnis der vorliegenden Erfindung nützlich ist, unter Hinweis auf Fig. 34 beschrieben.
  • Bei Flash-Speichervorrichtungen werden Versuche unternommen, die Spannung zu reduzieren, die an die Sourcezone des Speicherzellentransistors angelegt wird. In Verbindung mit dem herkömmlichen Löschprozeß, der unter Hinweis auf Fig. 2 erläutert wurde, sei darauf hingewiesen, daß eine sehr hohe Spannung (VH), wie beispielsweise 12 Volt, an die Drainzone des Speicherzellentransistors angelegt werden muß. Andererseits führt das Anlegen solch einer hohen Spannung an die Sourcezone des n&spplus;-Typs zu einem Durchbruch an dem p-n- Übergang zwischen der Sourcezone und dem Substrat. Ferner tendiert das Anwenden solch einer sehr hohen Spannung auf die Sourcezone dazu, eine Verarmungszone in dem Substrat zu induzieren, und zwar unmittelbar unter dem Gate-Isolierfilm, und das solch einer Verarmungszone zugeordnete starke elektrische Feld kann bewirken, daß ein Tunnelstrom von dem Valenzband zu dem Leitungsband fließt. Dadurch fließt ein unnötig großer Strom in Form des Sourcestromes, wenn Informationen gelöscht werden. Darüber hinaus tendiert solch ein starkes elektrisches Feld dazu, eine Injektion von Löchern in dem Gate-Isolierfilm zu bewirken, und die Injektion von Löchern verschlechtert die Betriebscharakteristiken und die Lebensdauer der Flash-Speichervorrichtung.
  • Der Löschprozeß, der für die Vorrichtung von Fig. 10 bereits unter Hinweis auf Fig. 11 und 12 erläutert wurde, umgeht dieses Problem durch Anlegen einer starken negativen Spannung an die Steuergateelektrode in solcher Weise, daß das Erfordernis, eine hohe Spannung an die Sourcezone anzulegen, beseitigt wird.
  • Bei der Vorrichtung von Fig. 34 wird dasselbe Ziel wie bei der Vorrichtung von Fig. 10 durch gleichzeitiges Anlegen einer positiven Spannung an das Substrat und einer negativen Spannung an die Steuergateelektrode erreicht, wenn Informationen gelöscht werden, und zwar mit der gleichen Größe, so daß keine außergewöhnlich große Spannung zwischen den aktiven Teilen der Speicherzellentransistoren sowie den peripheren Transistoren, welche die periphere Schaltung bilden, erscheint.
  • Gemäß Fig. 34 ist der Flash-Speicher auf einem p- leitenden Substrat 110 hergestellt, welches durch eine Speicherzellenzone definiert ist, in der Speicherzellentransistoren A und B gebildet sind, und eine periphere Zone, in der ein peripherer Transistor gebildet ist. Dabei enthält die Speicherzellenzone n&spplus;-leitende Diffusionszonen 126a und 128a, die jeweilig als Source und Drain des Speicherzellentransistors A dienen, und Diffusionszonen 126b und 128b, die jeweilig als Source und Drain des Speicherzellentransistors B dienen. Ferner sind die Speicherzellentransistoren A und B durch eine Feldoxidzone 116 voneinander isoliert, und ein Gate-Isolierfilm 118 bedeckt die Oberfläche der Vorrichtungszone für die Transistoren A und B, wie dies bei MOS- Transistoren üblich ist.
  • Auf dem Gate-Isolierfilm 118 ist eine schwimmende Gateelektrode 120a in Entsprechung zu dem Speicherzellentransistor A vorgesehen, während eine schwimmende oder schwebende Gateelektrode 120b auf dem Gate-Isolierfilm 118 in Entsprechung zu dem Speicherzellentransistor B vorgesehen ist. Auf den schwimmenden oder schwebenden Gateelektroden 120a und 120b sind Kondensatorisolierfilme 122a bzw. 122b gebildet, und Steuergateelektroden 124a und 124b sind auf den Kondensatorisolierfilmen 122a bzw. 122b vorgesehen.
  • Es sei ferner darauf hingewiesen, daß eine p-leitende Wanne 114, die von einer externen Wanne 112 umgeben ist, in dem Substrat 110 in Entsprechung zu der peripheren Zone gebildet ist und daß n&spplus;-leitende Diffusionszonen 132 und 134 in der Wanne 114 als Source und Drain des peripheren Transistors gebildet sind. Wie dies üblich ist, ist der Gate- Isolierfilm 118 auch auf der Oberfläche des Substrats 110 in Entsprechung zu dem peripheren Transistor ausgebildet, und eine Gateelektrode 130 ist darauf vorgesehen.
  • Wenn Informationen beispielsweise aus dem Speicherzellentransistor A gelöscht werden, legt die Vorrichtung von Fig. 34 eine Gatespannung von -10 Volt an die Steuergateelektrode 124a an, während sie gleichzeitig eine Substratspannung von +10 Volt anlegt. Dadurch wird eine Spannungsdifferenz von 20 Volt zwischen der Steuergateelektrode 124a und dem Substrat 110 erzeugt, und die Elektronen, die sich in dem schwebenden Gate 120a angesammelt haben, werden zu dem Substrat 110 in Form des Fowler-Nordheim-Tunnelstromes ausgestoßen. Um das unerwünschte Löschen von Informationen zu vermeiden, wird gleichzeitig eine positive Spannung von +10 Volt an das Steuergate 124b des Speicherzellentransistors angelegt. Es sei erwähnt, daß dadurch die Spannungsdifferenz zwischen dem Steuergate 124b und dem Substrat 110 Null wird.
  • Wenn das zuvor erläuterte Prinzip zum Löschen einer Information realisiert wird, sei erwähnt, daß der Spannungspegel des Substrats 110 positiv zunimmt, und zwar auch in der peripheren Zone, wenn das Substrat der peripheren Zone nicht von dem Rest des Substratteiles in Form der Doppelwannenstruktur isoliert ist, die in Fig. 34 gezeigt ist. Dabei induziert der positive Spannungspegel, der an das p-leitende Substrat angelegt wird, unvermeidlich eine vorwärts gerichtete Vorspannung an dem p-n-Übergang zwischen dem Substrat und den Diffusionszonen 132, 134.
  • Die Vorrichtung von Fig. 34 vermeidet dieses Problem der ungünstigen vorwärts gerichteten. Vorspannung durch Vorsehen einer n-leitenden Wanne 112 in dem Substrat 110 in Entsprechung zu der peripheren Zone und ferner durch Ausbilden einer p-leitenden Wanne 114 innerhalb der n-leitenden Wanne 112. Dadurch sind die Diffusionszonen 132 und 134 innerhalb der p-leitenden Wanne 114 gebildet.
  • Im Betrieb wird eine positive Spannung, die gleich der positiven Spannung eingestellt ist, welche an das Substrat 112 angelegt wird, an die n-leitende Wanne 112 derart angelegt, daß dort keine wesentliche Vorspannung zwischen dem p- leitenden Substrat 110 und der n-leitenden Wanne auftritt. Ferner wird der Spannungspegel der p-leitenden Wanne 114 auf 0 Volt gehalten. Dadurch wird der p-n-Übergang an der Grenzfläche zwischen der n-leitenden Wanne 112 und der p-leitenden Wanne 114 in Rückwärtsrichtung vorgespannt, und die Verarmungszone, die sich längs des p-n-Übergangs entwickelt, isoliert effektiv die p-leitende Wanne 114 von dem p- leitenden Substrat 110. Somit ermöglicht die Struktur von Fig. 34 das effektive Löschen von Informationen, ohne dabei eine übermäßige elektrische Belastung für irgendeinen Teil der Vorrichtung vorzusehen.
  • Bei der Struktur von Fig. 34 wird das Lesen und Einschreiben von Informationen ähnlich dem herkömmlichen Prozeß erreicht, der in Fig. 2 gezeigt ist. Wenn ferner Informationen gelöscht werden, kann man die gleiche positive Spannung wie die Substratspannung an die Source- und Drainzonen des Speicherzellentransistors anlegen.
  • Fig. 35 ist eine Abwandlung der Vorrichtung von Fig. 34, wobei die Speicherzellenzone von der peripheren Zone durch eine Doppelwannenisolierstruktur isoliert ist. Es sei hier darauf hingewiesen, daß die Doppelwanne eine äußere n- leitende Wanne 136 und eine innere p-leitende Wanne 138 enthält und daß die Diffusionszonen der Speicherzellentransistoren A und B innerhalb der inneren. p-leitenden Wanne 138 ausgebildet sind. Da die anderen Merkmale mit der Vorrichtung von Fig. 34 identisch sind, wird eine weitere Beschreibung der Struktur von Fig. 35 weggelassen.
  • Als nächstes wird der Herstellungsprozeß der Vorrichtung von Fig. 34 unter Hinweis auf die Fig. 36(A)-36(F) beschrieben.
  • Gemäß Fig. 36(A) wird die n-leitende Wanne 112 in dem Substrat 110 in Entsorechung zu der peripheren Zone mit Hilfe eines Ionenimplant ationsprozesses eines n-leitenden Dotierstoffes gebildet, wie beispielsweise As oder P, woran sich ein thermischer Annealprozeß anschließt. Als nächstes wird die p-leitende Wanne 114 in der n-leitenden Wanne 112 mit Hilfe eines Ionenimplantationsprozesses eines p- leitenden Dotierstoffes, wie beispielsweise B, gebildet.
  • Dann wird die Oberfläche des Substrats 110 durch eine oxidationsbeständige Maske (nicht gezeigt), wie beispielsweise Siliziumnitrid, in Entsprechung zu der Zone geschützt, wo der aktive. Teil der Vorrichtung ausgebildet ist, und das in solcher Weise maskierte Substrat 110 wird einem thermischen Oxidationsprozeß unterzogen, der in einer feuchten O&sub2;- Umgebung durchgeführt wird. Dadurch wird die Feldoxidzone 16 hergestellt. Als nächstes wird die Maske entfernt, und der Gateoxidfilm 118 wird durch einen thermischen Oxidationsprozeß gebildet, der in einer trockenen O&sub2;-Umgebung durchgeführt wird. Dadurch wird die Struktur gebildet, die in Fig. 36(B) gezeigt ist.
  • Als nächstes wird eine erste Polysiliziumschicht abgeschieden und nachfolgend gemustert, um die schwimmenden oder schwebenden Gateelektroden 120a und 120b jeweilig in Entsprechung zu den Speicherzellentransistoren A und B zu bilden, wie dies in Fig. 36(C) gezeigt ist. Ferner wird die Struktur, die in Fig. 36(C) gezeigt ist, einem thermischen Oxidationsprozeß unterzogen, um die Kondensatorisolierfilme 122a und 122b auf den jeweiligen schwebenden Gateelektroden 120a und 120b zu bilden, und des weiteren wird darauf eine zweite Polysiliziumschicht 124 abgeschieden. Dadurch wird die in Fig. 36(D) gezeigte Struktur erhalten.
  • Als nächstes wird bei dem Schritt von Fig. 36(E) die Polysiliziumschicht 124 gemustert, um die Steuergateelektroden 124a und 124b sowie die Gateelektrode 130 zu bilden. Ferner wird bei dem Schritt von Fig. 36(F) eine Ionenimplantation des n-leitenden Dotierungsstoffes durchgeführt, wie beispielsweise As oder P, um die Diffusionszonen 126a, 126b, 128a und 128b herzustellen, während die Gatestruktur als Selbstausrichtungsmaske in jeder der Speicherzellenzone und der peripheren Zone verwendet wird.
  • Bei irgendeiner der zuvor erläuterten Vorrichtungen kann man eine laminierte Struktur aus Siliziumnitrid, die sandwichartig durch ein Paar von Siliziumoxidfilmen eingefaßt ist, für den Kondensatorisolierfilm 4 verwenden, der in dem Speicherzellentransistor von Fig. 1 gezeigt ist. Durch die Verwendung solch einer laminierten Struktur wird es möglich, die Dicke des Kondensatorisolierfilms zu reduzieren, ohne dafür die Zuverlässigkeit und die Anti-Leck-Eigenschaften der Vorrichtung zu opfern. Dadurch wird eine effiziente Kondensatorkopplung zwischen der Steuerelektrode und der schwimmenden Gateelektrode erzielt. Es sei darauf hingewiesen, daß der Siliziumoxidfilm, der auf dem schwimmenden Polysiliziumgate ausgebildet ist, welches in Fig. 1 gezeigt ist, dazu neigt, Pinholes auszubilden, wenn die Dicke reduziert wird, und zwar auf Grund des Effektes der Korngrenzen in der Gateelektrode. Durch Bedecken des dünnen Siliziumoxidfilms mit einem Siliziumnitridfilm und durch Ausbilden eines weiteren dünnen Siliziumoxidfilms auf dem Siliziumnitridfilm kann man erfolgreich das Lecken aus dem schwimmenden Gate beseitigen, während die Dicke des Kondensatorisolierfilms reduziert wird.
  • Fig. 37 zeigt die Struktur solch eines Speicherzellentransistors, der die laminierte Struktur für den Kondensatorisolierfilm 4 besitzt. In Fig. 37 sind solche Teile, die den Teilen entsprechen, welche in Fig. 1 gezeigt sind, mit den gleichen Bezugszeichen dargestellt. Es sei hier darauf hingewiesen, daß der Kondensatorisolierfilm 4 einen Siliziumoxidfilm 4a enthält, der direkt auf der schwimmenden Gateelektrode 3 ausgebildet ist, einen Siliziumnitridfilm 4b, der auf dem Siliziumoxidfilm 4a abgeschieden ist, und einen Siliziumoxidfilm 4c, der auf dem Siliziumnitridfilm 4b gebildet ist.
  • In Verbindung mit den zuvor beschriebenen Vorrichtungen sei darauf hingewiesen, daß die Stromversorgungseinheit 22 sowie die Stromversorgungseinheiten 22&sub1;, ... aus einer schaltenden Schaltung bestehen können, um die Sourcespannung zwischen einem hohen Spannungspegel, wie beispielsweise +12 Volt, und einem niedrigen Spannungspegel, wie beispielsweise +5 Volt, umzuschalten, statt aus der Spannungsgeneratorschaltung, die die rohe Spannungsausgabe und die niedrige Spannungsausgabe erzeugt. Bei solch einer Konstruktion werden zwei Spannungsquellen verwendet, nämlich die erste zum Vorsehen der hohen Spannung und die zweite zum Vorsehen der niedrigen Spannung, und die Stromversorgungseinheit schaltet lediglich die Ausgangsspannung als Reaktion auf ein Steuersignal um.
  • Ferner ist die vorliegende Erfindung nicht auf die zuvor beschriebene Ausführungsform begrenzt, sondern es sind verschiedene Veränderungen und Abwandlungen möglich, ohne dadurch den Umfang der vorliegenden Erfindung zu verlassen.

Claims (3)

1. Halbleiterspeichervorrichtung mit:
einem Speicherzellenarray, das eine Vielzahl von Speicherzellen enthält, die in Reihen und Spalten angeordnet sind, welches Speicherzellenarray ein erstes Gruppen-Array (11&sub1;, 11&sub2;) und ein zweites Gruppen-Array (11CR1, 11CR2) umfaßt, die jeweils eine Vielzahl von Speicherzellenblöcken enthalten, von welchen Speicherzellenblöcken jeder eine Vielzahl von Speicherzellen und wenigstens eine Bitleitung enthält, mit der die Vielzahl von Speicherzellen verbunden ist, wobei jeder der Speicherzellenblöcke in dem zweiten Gruppen-Array einen entsprechenden Speicherzellenblock in dem ersten Gruppen-Array hat, so daß der Speicherzellenblock in dem ersten Gruppen-Array und der Speicherzellenblock in dem zweiten Gruppen-Array, die einander entsprechen, ein benachbartes Paar bilden;
einer ersten Adressierungseinrichtung (15, 16&sub1;, 16&sub2;), der Adressendaten zugeführt werden, zum Auswählen eines Speicherzellenblocks in dem ersten Gruppen-Array (11&sub1;, 11&sub2;) in Antwort darauf, welche erste Adressierungseinrichtung ferner eine Bitleitung in dem ausgewählten Speicherzellenblock auswählt;
einer zweiten Adressierungseinrichtung (15, 16CR1, 16CR2), der die Adressendaten zugeführt werden, zum Auswählen eines Speicherzellenblocks in dem zweiten Gruppen-Array (11CR1, 11CR2) in Antwort darauf, welche zweite Adressierungseinrichtung ferner Eine Bitleitung in dem ausgewählten Speicherzellenblock auswählt;
einer Wählsteuereinrichtung (24A), der die Adressendaten zugeführt werden, zum Steuern der ersten Adressierungseinrichtung und der zweiten Adressierungseinrichtung zum Verhindern der Auswahl eines Speicherzellenblocks in dem ersten Gruppen-Array und eines Speicherzellenblocks in dem zweiten Gruppen-Array, die ein benachbartes Paar bilden;
welche Speicherzellenblöcke, die ein benachbartes Paar bilden, jeweilige Eingangs-/Ausgangsleitungen zum Schreiben und/oder Lesen von Informationen in einen und aus einem ausgewählten Speicherzellentransistor haben, die gemeinsam mit einer gemeinsamen Eingangs-/Ausgangsleitung verbunden sind, wobei die gemeinsame Eingangs-/Ausgangsleitung in einer Anzahl vorgesehen ist, die der Anzahl der benachbarten Paare entspricht; und
einer Schalteinrichtung (16A), die einerseits mit der Vielzahl von Eingangs-/Ausgangsleitungen verbunden ist, und andererseits mit einer Eingabe-/Ausgabeeinrichtung (20) zum Schreiben und/oder Lesen von Informationen in einen und aus einem ausgewählten Speicherzellentransistor, welche Schalteinrichtung (16A) durch die Wählsteuereinrichtung (24A) gesteuert wird und eine der Eingangs-/Ausgangsleitungen mit der Eingabe-/Ausgabeeinrichtung (20) in Antwort auf die Adressendaten selektiv verbindet.
2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der jede von der genannten Vielzahl von Speicherzellen einen Speicherzellentransistor umfaßt, der enthält: ein isoliertes schwimmendes Gate, das auf einem Halbleitersubstrat mit einer Trennung von demselben vorgesehen ist, zum Speichern von Informationen in Form von elektrischen Ladungen; einen Gate- Isolierfilm, der auf einer oberen Hauptoberfläche des Halbleitersubstrates vorgesehen ist, zum Trennen des schwimmenden Gates von dem Halbleitersubstrat; eine Kanalzone, die in dem Halbleitersubstrat in Entsprechung zu der schwimmenden Gateelektrode definiert ist; eine Sourcezone und eine Drainzone, die in dem Halbleitersubstrat an beiden Seiten des schwimmenden Gates definiert sind, welche Sourcezone Träger in die Kanalzone derart injiziert, daß die Träger entlang der Kanalzone transportiert werden, während die Drainzone Träger sammelt, die in die Kanalzone bei der Sourcezone injiziert worden sind und durch die Kanalzone transportiert wurden; und eine Steuerelektrode, die auf dem schwimmenden Gate mit einer Trennung von demselben durch einen Kondensatorisolierfilm vorgesehen ist, zum Steuern einer Injektion von Trägern von der Kanalzone über den Gate- Isolierfilm zu dem schwimmenden Gate.
3. Löschbare Flash-Halbleiterspeichervorrichtung nach Anspruch 2, bei der der Kondensatorisolierfilm eine laminierte Struktur hat, die eine Siliziumnitridschicht enthält, welche durch ein Paar von Siliziumoxidschichten eingefaßt ist.
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