JPH0638318B2 - Ｅｐｒｏｍの書込み方法 - Google Patents
Ｅｐｒｏｍの書込み方法Info
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- JPH0638318B2 JPH0638318B2 JP2914385A JP2914385A JPH0638318B2 JP H0638318 B2 JPH0638318 B2 JP H0638318B2 JP 2914385 A JP2914385 A JP 2914385A JP 2914385 A JP2914385 A JP 2914385A JP H0638318 B2 JPH0638318 B2 JP H0638318B2
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- 238000000034 method Methods 0.000 title claims description 8
- 230000015654 memory Effects 0.000 claims description 55
- 239000003990 capacitor Substances 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000007599 discharging Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- Read Only Memory (AREA)
Description
【発明の詳細な説明】 （技術分野） この発明は、ＥＰＲＯＭメモリに書込みを行なう方法に
関するものである。
関するものである。
（従来技術） 従来ののＥＰＲＯＭメモリの１個のビット線に関する構
成を第６図に示す。
成を第６図に示す。
ビット線Ｂには複数のＦＡＭＯＳメモリセルトランジス
タＭ１，Ｍ２……がドレインで接続され、またビット線
Ｂにはスイッチング用Ｎ型ＭＯＳトランジスタ（以下、
ＭＯＳトランジスタを単にトランジスタという）Ｑ１を
介して書込み用高電圧Vppが印加されるようになってい
る。例えば、メモリセルトランジスタＭ１に書込み方を
行なった後、そのメモリセルトランジスタＭ１を非選択
状態、メモリセルトランジスタＭ２を選択状態にしたと
すると、ビット線Ｂの寄生容量に先の書込みの際に充電
された電荷が残っているとメモリセルトランジスタＭ２
は無条件に書き込まれてしまう。そこで、ビット線Ｂに
は、書込みを行なう度ごとに、充電された電荷を放電さ
せるためのトランジスタＱ２が接続されている。
タＭ１，Ｍ２……がドレインで接続され、またビット線
Ｂにはスイッチング用Ｎ型ＭＯＳトランジスタ（以下、
ＭＯＳトランジスタを単にトランジスタという）Ｑ１を
介して書込み用高電圧Vppが印加されるようになってい
る。例えば、メモリセルトランジスタＭ１に書込み方を
行なった後、そのメモリセルトランジスタＭ１を非選択
状態、メモリセルトランジスタＭ２を選択状態にしたと
すると、ビット線Ｂの寄生容量に先の書込みの際に充電
された電荷が残っているとメモリセルトランジスタＭ２
は無条件に書き込まれてしまう。そこで、ビット線Ｂに
は、書込みを行なう度ごとに、充電された電荷を放電さ
せるためのトランジスタＱ２が接続されている。
放電用トランジスタＱ２のオン・オフ動作は信号Ｎ６に
より制御される。この信号Ｎ６は、書込み用スイッチン
グトランジスタＱ１のの制御信号Ｎ２と同極性の信号Ｓ
ＶＰをＮＯＲ回路Ｎの一方の入力端子に供給し、信号Ｓ
ＶＰを信号レベル変換回路Ｃ２により高電圧Vppレベル
の信号に変換した後ワンショット回路からなるタイング
作成回路Ｃ１を経て得られる信号をＮＯＲ回路Ｎの他方
の入力端子に供給することにより作成され、バッファ回
路Ｃ３を経て供給される。
より制御される。この信号Ｎ６は、書込み用スイッチン
グトランジスタＱ１のの制御信号Ｎ２と同極性の信号Ｓ
ＶＰをＮＯＲ回路Ｎの一方の入力端子に供給し、信号Ｓ
ＶＰを信号レベル変換回路Ｃ２により高電圧Vppレベル
の信号に変換した後ワンショット回路からなるタイング
作成回路Ｃ１を経て得られる信号をＮＯＲ回路Ｎの他方
の入力端子に供給することにより作成され、バッファ回
路Ｃ３を経て供給される。
この従来のＥＰＲＯＭメモリの書込み動作を第７図とと
もに説明すると、スイッチングトランジスタＱ１のゲー
ト信号Ｎ２と選択されたメモリセルトランジスタＭ１の
ゲート信号Ｎ４１がVppレベルとなることによりメモリ
セルトランジスタＭ１に書込みが行なわれる。この書込
み期間、信号ＳＶＰもVccレベル（以下Ｈレベルともい
う）になることにより、信号レベル変換回路Ｃ２の出力
信号がVppレベルになり、タイミング作成回路Ｃ１では
トランジスタＱ３がオン、トランジスタＱ４がオフとな
ってトランジスタＱ３を経てトランジスタからなるコン
デンサＣに充電が行なわれる。書込みが終了するまでは
ＮＯＲ回路Ｎの２入力信号のいずれかがＨレベルとなっ
ているため、放電用トランジスタＱ２のゲート電圧はＧ
ＮＤレベル（以下Ｌレベルともいう）のままであり、ト
ランジスタＱ２はオフとなっている。
もに説明すると、スイッチングトランジスタＱ１のゲー
ト信号Ｎ２と選択されたメモリセルトランジスタＭ１の
ゲート信号Ｎ４１がVppレベルとなることによりメモリ
セルトランジスタＭ１に書込みが行なわれる。この書込
み期間、信号ＳＶＰもVccレベル（以下Ｈレベルともい
う）になることにより、信号レベル変換回路Ｃ２の出力
信号がVppレベルになり、タイミング作成回路Ｃ１では
トランジスタＱ３がオン、トランジスタＱ４がオフとな
ってトランジスタＱ３を経てトランジスタからなるコン
デンサＣに充電が行なわれる。書込みが終了するまでは
ＮＯＲ回路Ｎの２入力信号のいずれかがＨレベルとなっ
ているため、放電用トランジスタＱ２のゲート電圧はＧ
ＮＤレベル（以下Ｌレベルともいう）のままであり、ト
ランジスタＱ２はオフとなっている。
次に、信号Ｎ２がVppレベルからＬレベルに変化し、信
号Ｎ４１がVppレベルからＨレベルに変化して書込みが
終了するとともに、信号ＳＶＰがＨレベルからＬレベル
に変化すると、ＮＯＲ回路Ｎの２入力がともにＬレベル
となって信号Ｎ６がＨレベルとなり、トランジスタＱ２
がオンとなって、ビット線Ｂの寄生容量に充電された電
荷が放電される（第７図のＮ３）。そして、タイミング
作成回路Ｃ１において、トランジスタＱ３がオフ、トラ
ンジスタＱ４がオンとなってコンデンサＣの電荷がトラ
ンジスタＱ４を経て放電され、そのコンデンサＣの電位
が一定時間後にインバータ回路Ｉ１のしきい値電圧より
低下すると、ＮＯＲ回路Ｎの一方の入力信号がＨレベル
となって、放電用トランジスタＱ２のゲート電圧Ｎ６が
再びＬレベルとなる。これで１個のメモリセルトランジ
スタＭ１の書込み動作が完了したことになる。
号Ｎ４１がVppレベルからＨレベルに変化して書込みが
終了するとともに、信号ＳＶＰがＨレベルからＬレベル
に変化すると、ＮＯＲ回路Ｎの２入力がともにＬレベル
となって信号Ｎ６がＨレベルとなり、トランジスタＱ２
がオンとなって、ビット線Ｂの寄生容量に充電された電
荷が放電される（第７図のＮ３）。そして、タイミング
作成回路Ｃ１において、トランジスタＱ３がオフ、トラ
ンジスタＱ４がオンとなってコンデンサＣの電荷がトラ
ンジスタＱ４を経て放電され、そのコンデンサＣの電位
が一定時間後にインバータ回路Ｉ１のしきい値電圧より
低下すると、ＮＯＲ回路Ｎの一方の入力信号がＨレベル
となって、放電用トランジスタＱ２のゲート電圧Ｎ６が
再びＬレベルとなる。これで１個のメモリセルトランジ
スタＭ１の書込み動作が完了したことになる。
しかしながら、このような従来の書込み方法では、各ビ
ット線Ｂに１個ずつの放電用トランジスタＱ２が必要に
なるだけでなく、その放電用トランジスタＱ２のゲート
を駆動するためのバッファ回路も必要になるので、それ
だけＥＰＲＯＭメモリの面積が増加する問題がある。
ット線Ｂに１個ずつの放電用トランジスタＱ２が必要に
なるだけでなく、その放電用トランジスタＱ２のゲート
を駆動するためのバッファ回路も必要になるので、それ
だけＥＰＲＯＭメモリの面積が増加する問題がある。
（目的） この発明は、従来ビット線ごとに設けられていた放電用
トランジスタとそのバッフア回路を不要にすることによ
り、部品点数が少なくて済むＥＰＲＯＭの書込み方法を
提供することを目的とするものである。
トランジスタとそのバッフア回路を不要にすることによ
り、部品点数が少なくて済むＥＰＲＯＭの書込み方法を
提供することを目的とするものである。
（構成） この発明の書込み方法を第１図及び第２図により説明す
ると、この発明が適用されるＥＰＲＯＭメモリでは、１
本のビット線Ｂ当り複数個のメモリセルトランジスタＭ
１，Ｍ２……がドレインで接続されており、各ビット線
ＢにはスイッチングトランジスタＱ１を介して高電圧Vp
pが印加されるようになっている。ビット線Ｂには従来
のような放電用トランジスタは接続されてはいない。
ると、この発明が適用されるＥＰＲＯＭメモリでは、１
本のビット線Ｂ当り複数個のメモリセルトランジスタＭ
１，Ｍ２……がドレインで接続されており、各ビット線
ＢにはスイッチングトランジスタＱ１を介して高電圧Vp
pが印加されるようになっている。ビット線Ｂには従来
のような放電用トランジスタは接続されてはいない。
書込み動作は、第２図に示されるように、選択状態にあ
る所定のメモリセルトランジスタ、例えばＭ１のゲート
電圧Ｎ４１を高電圧Vppとし、そのメモリセルトランジ
スタＭ１が接続されているビット線Ｂのスイッチングト
ランジスタＱ１をオンとしてそのメモリセルトランジス
タＭ１に書込みを行なう。そして、スイッチングトラン
ジスタＱ１をオフとした後、メモリセルトランジスタＭ
１のゲート電圧Ｎ４１を一定時間高電圧Vppに保つこと
により、ビット線Ｂの寄生容量に充電された電荷をその
メモリセルトランジスタＭ１を通して放電させる。その
後、メモリセルトランジスタＭ１のゲート電圧Ｎ４１を
Ｈレベルに戻した後、そのメモリセルトランジスタＭ１
を非選択とし、他のメモリセルトランジスタ、例えばＭ
２を選択状態とし、同様に書込み動作を行なわせる。
る所定のメモリセルトランジスタ、例えばＭ１のゲート
電圧Ｎ４１を高電圧Vppとし、そのメモリセルトランジ
スタＭ１が接続されているビット線Ｂのスイッチングト
ランジスタＱ１をオンとしてそのメモリセルトランジス
タＭ１に書込みを行なう。そして、スイッチングトラン
ジスタＱ１をオフとした後、メモリセルトランジスタＭ
１のゲート電圧Ｎ４１を一定時間高電圧Vppに保つこと
により、ビット線Ｂの寄生容量に充電された電荷をその
メモリセルトランジスタＭ１を通して放電させる。その
後、メモリセルトランジスタＭ１のゲート電圧Ｎ４１を
Ｈレベルに戻した後、そのメモリセルトランジスタＭ１
を非選択とし、他のメモリセルトランジスタ、例えばＭ
２を選択状態とし、同様に書込み動作を行なわせる。
以下、実施例について具体的に説明する。
第３図及び第４図はこの発明を実施するために使用され
るＥＰＲＯＭメモリの一例を表わす。第３図は１個のビ
ット線Ｂに関する部分であり、そのビット線Ｂに接続さ
れている複数個のメモリセルトランジスタＭ１，Ｍ２…
…の各ゲートにはそれぞれのドライバ回路（メモリセル
トランジスタＭ１に関してはドライバ回路Ｃ３１）を介
してＸデコーダＤが接続されている。ビット線Ｂにはス
イッチングトランジスタＱ１を介して高電圧Vppが印加
されるようになっている。スイッチングトランジスタＱ
１のゲートは、メモリセルトランジスタのゲートを駆動
するドライバ回路Ｃ３１と同じ構成のドライバ回路Ｃ４
を介して書込み電圧信号▲▼により制御されるよう
になっている。
るＥＰＲＯＭメモリの一例を表わす。第３図は１個のビ
ット線Ｂに関する部分であり、そのビット線Ｂに接続さ
れている複数個のメモリセルトランジスタＭ１，Ｍ２…
…の各ゲートにはそれぞれのドライバ回路（メモリセル
トランジスタＭ１に関してはドライバ回路Ｃ３１）を介
してＸデコーダＤが接続されている。ビット線Ｂにはス
イッチングトランジスタＱ１を介して高電圧Vppが印加
されるようになっている。スイッチングトランジスタＱ
１のゲートは、メモリセルトランジスタのゲートを駆動
するドライバ回路Ｃ３１と同じ構成のドライバ回路Ｃ４
を介して書込み電圧信号▲▼により制御されるよう
になっている。
ドライバ回路Ｃ３１，Ｃ４の電源電圧はＡＶで、この電
源電圧ＡＶは後述の第４図に示される回路により作成さ
れ、Vppレベルと、Ｈレベルの２種類の電圧レベルをと
ることができる。両ドライバ回路Ｃ３１，Ｃ４は同じ構
成であるので、ドライバ回路Ｃ３１について説明する
と、入力端子が逆流防止のトランジスタＱ５を介してイ
ンバータ回路Ｉ２に接続されている。インバータ回路Ｉ
２はソースが電源電圧ＡＶ端子に接続されたＰ型トラン
ジスタＱ６とソースが接地されるＮ型トランジスタＱ７
とからなり、両トランジスタＱ６，Ｑ７のドレインがこ
のドライバ回路Ｃ３１の出力端子となっている。また、
インバータ回路Ｉ２の入力端子にはソースが電源電圧Ａ
Ｖ端子に接続されたＰ型トランジスタＱ８が接続され、
そのトランジスタＱ８のゲートはインバータ回路Ｉ２の
出力端子に接続されている。
源電圧ＡＶは後述の第４図に示される回路により作成さ
れ、Vppレベルと、Ｈレベルの２種類の電圧レベルをと
ることができる。両ドライバ回路Ｃ３１，Ｃ４は同じ構
成であるので、ドライバ回路Ｃ３１について説明する
と、入力端子が逆流防止のトランジスタＱ５を介してイ
ンバータ回路Ｉ２に接続されている。インバータ回路Ｉ
２はソースが電源電圧ＡＶ端子に接続されたＰ型トラン
ジスタＱ６とソースが接地されるＮ型トランジスタＱ７
とからなり、両トランジスタＱ６，Ｑ７のドレインがこ
のドライバ回路Ｃ３１の出力端子となっている。また、
インバータ回路Ｉ２の入力端子にはソースが電源電圧Ａ
Ｖ端子に接続されたＰ型トランジスタＱ８が接続され、
そのトランジスタＱ８のゲートはインバータ回路Ｉ２の
出力端子に接続されている。
このドライバ回路Ｃ３１（及びＣ４）は、Ｌレベル、Ｈ
レベルの入力信号に対して、それぞれＡＶレベル、Ｌレ
ベルの信号を出力するように動作するものである。
レベルの入力信号に対して、それぞれＡＶレベル、Ｌレ
ベルの信号を出力するように動作するものである。
第４図は第３図のドライバ回路Ｃ３１，Ｃ４の電源電圧
ＡＶを作成する回路であり、各ビット線のドライバ回路
Ｃ３１，Ｃ４に共通に使用される。第４図の回路におい
て、Ｃ５はレベル変換回路であり、Vpp電源端子とグラ
ンド間に設けられたＣＭＯＳインバータメモリＩ４と、
このインバータ回路Ｉ４の入力端子とVpp電源端子間に
接続されゲートがインバータ回路Ｉ４の出力端子に接続
されたＰ型トランジスタＱ１１とから構成され、Ｌレベ
ル、Ｈレベルの入力信号をそれぞれVppレベル、Ｌレベ
ルに変換する。このレベル変換回路Ｃ５には、第３図の
書込み信号▲▼と同極性の書込み信号▲▼が
インバータ回路Ｉ３及び逆流防止用トランジスタＱ１０
を介して入力される。
ＡＶを作成する回路であり、各ビット線のドライバ回路
Ｃ３１，Ｃ４に共通に使用される。第４図の回路におい
て、Ｃ５はレベル変換回路であり、Vpp電源端子とグラ
ンド間に設けられたＣＭＯＳインバータメモリＩ４と、
このインバータ回路Ｉ４の入力端子とVpp電源端子間に
接続されゲートがインバータ回路Ｉ４の出力端子に接続
されたＰ型トランジスタＱ１１とから構成され、Ｌレベ
ル、Ｈレベルの入力信号をそれぞれVppレベル、Ｌレベ
ルに変換する。このレベル変換回路Ｃ５には、第３図の
書込み信号▲▼と同極性の書込み信号▲▼が
インバータ回路Ｉ３及び逆流防止用トランジスタＱ１０
を介して入力される。
Ｃ６は第６図のタイミング作成回路Ｃ１と類似のワンシ
ョット回路からなるタイミング作成回路であり、２個の
トランジスタＱ１２，Ｑ１３のノードＮ７にトランジス
タからなるコンデンサＣが接続されているとともに、そ
のノードＮ７にインバータ回路Ｉ６が接続されている。
トランジスタＱ１２のドレインとゲートには、前述のレ
ベル変換回路Ｃ５の出力信号がVpp電源端子とグランド
端子間に設けられたＣＭＯＳインバータ回路Ｉ５を介し
て入力され、トランジスタＱ１３のゲートには書込み信
号▲▼が入力されるように接続されている。
ョット回路からなるタイミング作成回路であり、２個の
トランジスタＱ１２，Ｑ１３のノードＮ７にトランジス
タからなるコンデンサＣが接続されているとともに、そ
のノードＮ７にインバータ回路Ｉ６が接続されている。
トランジスタＱ１２のドレインとゲートには、前述のレ
ベル変換回路Ｃ５の出力信号がVpp電源端子とグランド
端子間に設けられたＣＭＯＳインバータ回路Ｉ５を介し
て入力され、トランジスタＱ１３のゲートには書込み信
号▲▼が入力されるように接続されている。
第４図の回路の出力側ではVpp電源電端子とVcc電源端子
の間にＰ型トランジスタＱ１４，Ｑ１５及びＱ１６の直
列回路が設けられ、トランジスタＱ１４のゲートにはレ
ベル変換回路Ｃ５の出力信号が入力され、トランジスタ
Ｑ１５のゲートにはタイミング作成回路Ｃ６の出力信号
が入力され、トランジスタＱ１６のゲートはトランジス
タＱ１４とＱ１５のノードＮ８に接続されている。ノー
ドＮ８にはまた、Ｎ型トランジスタＱ１７が接続され、
そのトランジスタＱ１７のソースが接地されるととも
に、ゲートにはタイミング作成回路Ｃ６の出力信号が入
力されるように接続されている。そして、トランジスタ
Ｑ１５とトランジスタＱ１６のノードが電源電圧ＡＶの
出力端子となっている。
の間にＰ型トランジスタＱ１４，Ｑ１５及びＱ１６の直
列回路が設けられ、トランジスタＱ１４のゲートにはレ
ベル変換回路Ｃ５の出力信号が入力され、トランジスタ
Ｑ１５のゲートにはタイミング作成回路Ｃ６の出力信号
が入力され、トランジスタＱ１６のゲートはトランジス
タＱ１４とＱ１５のノードＮ８に接続されている。ノー
ドＮ８にはまた、Ｎ型トランジスタＱ１７が接続され、
そのトランジスタＱ１７のソースが接地されるととも
に、ゲートにはタイミング作成回路Ｃ６の出力信号が入
力されるように接続されている。そして、トランジスタ
Ｑ１５とトランジスタＱ１６のノードが電源電圧ＡＶの
出力端子となっている。
次に、この第３図及び第４図による実施例の動作につい
て第５図とともに説明する。
て第５図とともに説明する。
いま、メモリセルトランジスタＭ１が選択状態にあるも
のとする。書込み信号▲▼及び▲▼をＬレベ
ルにすると、第４図において、レベル変換回路Ｃ５の出
力レベルがＬレベルとなってトランジスタＱ１４がオン
となるとともに、タイミング作成回路Ｃ６の出力レベル
もＬレベルとなってトランジスタＱ１５がオン、トラン
ジスタＱ１７がオフ、またトランジスタＱ１６がオフと
なって電源電圧ＡＶが高電圧Vppレベルとなる。そのた
め第３図ではＸデコーダＤで選択されたメモリセルトラ
ンジスタＭ１のゲートが高電圧Vppレベルとなり、また
スイッチングトランジスタＱ１もオンとなってメモリセ
ルトランジスタＭ１のドレインも高電圧Vppレベルとな
るため、メモリセルトランジスタＭ１に書込みが行なわ
れる。
のとする。書込み信号▲▼及び▲▼をＬレベ
ルにすると、第４図において、レベル変換回路Ｃ５の出
力レベルがＬレベルとなってトランジスタＱ１４がオン
となるとともに、タイミング作成回路Ｃ６の出力レベル
もＬレベルとなってトランジスタＱ１５がオン、トラン
ジスタＱ１７がオフ、またトランジスタＱ１６がオフと
なって電源電圧ＡＶが高電圧Vppレベルとなる。そのた
め第３図ではＸデコーダＤで選択されたメモリセルトラ
ンジスタＭ１のゲートが高電圧Vppレベルとなり、また
スイッチングトランジスタＱ１もオンとなってメモリセ
ルトランジスタＭ１のドレインも高電圧Vppレベルとな
るため、メモリセルトランジスタＭ１に書込みが行なわ
れる。
次に、書込み信号▲▼と▲▼がＨレベルに切
り替わると、第３図ではまずスイッチングトランジスタ
Ｑ１がオフとなる。そして、第４図のタイミング作成回
路Ｃ６ではトランジスタＱ１２がオフ、トランジスタＱ
１３がオンとなり、書込み期間にコンデンサＣに充電さ
れた電荷がトランジスタＱ１３を通して放電されるが、
ノードＮ７の電位がインバータ回路Ｉ６のしきい値電圧
まで低下するまでの期間はタイミング作成回路Ｃ６の出
力信号は変化しない。やがて、タイミング作成回路Ｃ６
のノードＮ７の電位がインバータＩ６のしきい値電圧ま
で低下するとトランジスタＱ１５がオフ、トランジスタ
Ｑ１７がオン、トランジスタＱ１６がオンとなって電源
電圧レベルＡＶはＨ（Vcc）レベルとなる。この書込み
信号▲▼，▲▼がＬレベルからＨレベルに切
り替わってから電源電圧ＡＶがVppレベルからＨレベル
に切り替わるまでの遅延時間ｔの期間は、メモリセルト
ランジスタＭ１は選択状態のままであり、そのゲート電
圧Ｎ４１が高電圧Vppレベルで、スイッチングトランジ
スタＱ１がオフとなっているため、ビット線の寄生容量
に充電された電荷は第５図にＮ３として示されるように
メモリセルトランジスタＭ１を通して放電される。その
後、ＸデコーダＤによりメモリセルトランジスタＭ１を
非選択状態にし、他のメモリセルトランジスタを選択状
態にした後、同様の操作を繰り返して他のメモリセルト
ランジスタへの書込みを行なっていく。
り替わると、第３図ではまずスイッチングトランジスタ
Ｑ１がオフとなる。そして、第４図のタイミング作成回
路Ｃ６ではトランジスタＱ１２がオフ、トランジスタＱ
１３がオンとなり、書込み期間にコンデンサＣに充電さ
れた電荷がトランジスタＱ１３を通して放電されるが、
ノードＮ７の電位がインバータ回路Ｉ６のしきい値電圧
まで低下するまでの期間はタイミング作成回路Ｃ６の出
力信号は変化しない。やがて、タイミング作成回路Ｃ６
のノードＮ７の電位がインバータＩ６のしきい値電圧ま
で低下するとトランジスタＱ１５がオフ、トランジスタ
Ｑ１７がオン、トランジスタＱ１６がオンとなって電源
電圧レベルＡＶはＨ（Vcc）レベルとなる。この書込み
信号▲▼，▲▼がＬレベルからＨレベルに切
り替わってから電源電圧ＡＶがVppレベルからＨレベル
に切り替わるまでの遅延時間ｔの期間は、メモリセルト
ランジスタＭ１は選択状態のままであり、そのゲート電
圧Ｎ４１が高電圧Vppレベルで、スイッチングトランジ
スタＱ１がオフとなっているため、ビット線の寄生容量
に充電された電荷は第５図にＮ３として示されるように
メモリセルトランジスタＭ１を通して放電される。その
後、ＸデコーダＤによりメモリセルトランジスタＭ１を
非選択状態にし、他のメモリセルトランジスタを選択状
態にした後、同様の操作を繰り返して他のメモリセルト
ランジスタへの書込みを行なっていく。
この実施例における遅延時間ｔは、第４図におけるタイ
ミング作成メモリＣ６におけるコンデンサＣの容量と、
トランジスタＱ１３の相互コンダンタンスｇｍにより任
意の値に設定することができる。メモリセルトランジス
タによる放電が十分に行なわれるのに必要な遅延時間ｔ
は、１個のメモリセルトランジスタのインピーダンスを
ｒ、ビット線Ｂの寄生容量をｃ、ビット線Ｂの充電電圧
をＶ、メモリセルトランジスタの書込み開始電圧をＶｗ
としたとき、 Ｖ exp（−ｔ／ｒｃ）≦Ｖｗ を満足しておればよい。したがって、タイミング作成メ
モリＣ６においてコンデンサＣを構成するトランジスタ
と、トランジスタＱ１３を上記の関係式が満足されるよ
うなものに設計すればよい。
ミング作成メモリＣ６におけるコンデンサＣの容量と、
トランジスタＱ１３の相互コンダンタンスｇｍにより任
意の値に設定することができる。メモリセルトランジス
タによる放電が十分に行なわれるのに必要な遅延時間ｔ
は、１個のメモリセルトランジスタのインピーダンスを
ｒ、ビット線Ｂの寄生容量をｃ、ビット線Ｂの充電電圧
をＶ、メモリセルトランジスタの書込み開始電圧をＶｗ
としたとき、 Ｖ exp（−ｔ／ｒｃ）≦Ｖｗ を満足しておればよい。したがって、タイミング作成メ
モリＣ６においてコンデンサＣを構成するトランジスタ
と、トランジスタＱ１３を上記の関係式が満足されるよ
うなものに設計すればよい。
（効果） この発明によれば、メモリセルトランジスタへの書込み
の際に寄生容量に充電される電荷を書込みが行なわれた
メモリセルトランジスタを通して放電させるので、従来
の書込み方法では必要であった放電用のトランジスタ
と、その放電用トランジスタを駆動するためのバッファ
回路が不要になるため、ＥＰＲＯＭメモリの部品点数を
削減することができる。
の際に寄生容量に充電される電荷を書込みが行なわれた
メモリセルトランジスタを通して放電させるので、従来
の書込み方法では必要であった放電用のトランジスタ
と、その放電用トランジスタを駆動するためのバッファ
回路が不要になるため、ＥＰＲＯＭメモリの部品点数を
削減することができる。
第１図はこの発明が適用されるＥＰＲＯＭメモリの主要
部を示す回路図、第２図はこの発明の動作を示す波形
図、第３図及び第４図はこの発明が適用されるＥＰＲＯ
Ｍメモリの具体的な例を示す回路図、第５図は第３図及
び第４図のＥＰＲＯＭメモリによりこの発明の一実施例
を示す波形図、第６図は従来の書込み方法が適用される
ＥＰＲＯＭメモリの例を示す回路図、第７図は第６図の
ＥＰＲＯＭメモリによる書込み方法を示す波形図であ
る。 Ｍ１，Ｍ２……メモリセルトランジスタ、Ｂ……ビット
線、Ｑ１……スイッチングトランジスタ、Ｎ２……スイ
ッチングトランジスタのゲート電圧、Ｎ４１，Ｎ４２…
…メモリセルトランジスタのゲート電圧。
部を示す回路図、第２図はこの発明の動作を示す波形
図、第３図及び第４図はこの発明が適用されるＥＰＲＯ
Ｍメモリの具体的な例を示す回路図、第５図は第３図及
び第４図のＥＰＲＯＭメモリによりこの発明の一実施例
を示す波形図、第６図は従来の書込み方法が適用される
ＥＰＲＯＭメモリの例を示す回路図、第７図は第６図の
ＥＰＲＯＭメモリによる書込み方法を示す波形図であ
る。 Ｍ１，Ｍ２……メモリセルトランジスタ、Ｂ……ビット
線、Ｑ１……スイッチングトランジスタ、Ｎ２……スイ
ッチングトランジスタのゲート電圧、Ｎ４１，Ｎ４２…
…メモリセルトランジスタのゲート電圧。
Claims (1)
- 【請求項１】ビット線当り複数個のメモリセルトランジ
スタがドレインで接続されており、各ビツト線にはスイ
ッチングトランジスタを介して高電圧が印加されるよう
になっているＥＰＲＯＭメモリにおいて、 所定のメモリセルトランジスタのゲートを高電圧とし、
そのメモリセルトランジスタが接続されているビット線
の前記スイッチングトランジスタをオンとして該メモリ
セルトランジスタに書込みを行ない、 前記スイッチングトランジスタをオフとした後、前記書
込みの行なわれたメモリセルトランジスタのゲートを一
定時間高電圧に保つことを特徴とする書込み方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2914385A JPH0638318B2 (ja) | 1985-02-15 | 1985-02-15 | Ｅｐｒｏｍの書込み方法 |
| US06/829,761 US4720816A (en) | 1985-02-15 | 1986-02-14 | Programming of an EPROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2914385A JPH0638318B2 (ja) | 1985-02-15 | 1985-02-15 | Ｅｐｒｏｍの書込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61188797A JPS61188797A (ja) | 1986-08-22 |
| JPH0638318B2 true JPH0638318B2 (ja) | 1994-05-18 |
Family
ID=12268051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2914385A Expired - Lifetime JPH0638318B2 (ja) | 1985-02-15 | 1985-02-15 | Ｅｐｒｏｍの書込み方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4720816A (ja) |
| JP (1) | JPH0638318B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504743B2 (ja) * | 1985-03-18 | 1996-06-05 | 日本電気株式会社 | 半導体記憶装置 |
| JPH0715799B2 (ja) * | 1987-06-30 | 1995-02-22 | 日本電気株式会社 | 半導体記憶装置 |
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Family Cites Families (3)
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| DE2932605C2 (de) * | 1979-08-10 | 1982-12-16 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung mit MOS-Transistoren zum raschen Bewerten des logischen Zustandes eines Abtastknotens |
| US4524430A (en) * | 1983-01-11 | 1985-06-18 | Burroughs Corporation | Dynamic data re-programmable PLA |
| JPS6093700A (ja) * | 1983-10-26 | 1985-05-25 | Hitachi Ltd | ライン切換回路およびそれを用いた半導体記憶装置 |
-
1985
- 1985-02-15 JP JP2914385A patent/JPH0638318B2/ja not_active Expired - Lifetime
-
1986
- 1986-02-14 US US06/829,761 patent/US4720816A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61188797A (ja) | 1986-08-22 |
| US4720816A (en) | 1988-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |