JPH0381237B2 - - Google Patents

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JPH0381237B2
JPH0381237B2 JP61006642A JP664286A JPH0381237B2 JP H0381237 B2 JPH0381237 B2 JP H0381237B2 JP 61006642 A JP61006642 A JP 61006642A JP 664286 A JP664286 A JP 664286A JP H0381237 B2 JPH0381237 B2 JP H0381237B2
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JP
Japan
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signal
boost
clock
word line
circuit
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JP61006642A
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Haabaato Chao Hyu
Chauuchun Ryu Nitsukii
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International Business Machines Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は電圧ブーストおよびデコーダ回路に関
し、更に具体的には、ランダム・アクセス・メモ
リのワード線電圧をブーストするための半導体ク
ロツクおよびデコーダ・ドライバ回路に関する。
Ｂ 開示の概要 VDD電源電圧に加えて基板バイアスを用いる
CMOS DRAMに使用できるCMOSワード線ブー
スト・クロツクおよびデコーダ・ドライバ回路に
ついて開示する。簡単なCMOSインバータを含
むワード線ブースト・クロツク回路がワード線の
ブーストのために用いられ、キヤパシタの２ウエ
イ・ブースト作用によつて通常起りうる電圧のオ
ーバシユートが完全に除去される。また、この回
路は１つのクロツクでトリガできる。
上記のCMOSワード線ブースト・クロツク回
路と組合わされる高性能のデコーダ回路が提供さ
れる。デコーダ回路はデコーダ・ドライバに
NMOSパス・ゲートを用い、高速なワード線ブ
ースト動作を与える。デコーダ・セツトとワード
線クロツク活性化との間のタイミングは重要では
ない。
ワード線を0Vよりも低い電圧にブーストする
ために、負の基板バイアスが設けられ、NMOS
のソースまたはドレインにおける0Vよりも低い
電圧オーバシユートによる接合の順バイアスを防
止する。したがつて基板バイアスを用いないワー
ド線ブースト・クロツク回路に比べて、ワード線
クロツクのプル・ダウンを高速化し、設計を簡単
にできる。
Ｃ 従来の技術 従来技術においては、種々の電圧ブースト回路
およびデコーダ回路が知られている。ダイナミツ
ク・ランダム・アクセス・メモリ（DRAM）の
ような多くのNMOS半導体メモリでは、ワード
線電圧は電源電圧VDDよりも高い電圧にブースト
され、これにより、スレシヨルド電圧損なしに全
振巾の信号をメモリ・セルに記憶したり、そこか
ら読取ることができるようにしている。しかし、
CMOS半導体メモリ（CMOS DRAM）ではＮ型
ウエル技術が用いられ、周辺回路からの少数キヤ
リア注入および放射線によるソフト・エラーを減
じるため、メモリ・セルのアクセス・トランジス
タとしてPMOSトランジスタが用いられる。選
択されたワード線のレベルが例えば公称の5Vか
ら0Vに変わり、ワード線信号がブーストされな
ければ、記憶電荷はPMOSのスレシヨルド電圧
損を受ける。例えば、仮にVDD＝4.5V、PMOSの
スレシヨルド電圧VT＝1.6Vとすると、実際の記
憶電圧はわずか2.9Vである。リーケージ（漏れ）
の効果も入れると、信号は2.5V以下に低下する。
このような小信号は非常に大きな記憶キヤパシタ
を用いる64K DRAMではまだ使用に耐えるが、
より高密度のチツプでは望ましくない。また、チ
ツプ密度が1Mビツトに増大したり電源電圧が標
準の5Vよりも低くされた場合は、妥当なチツ
プ・サイズを維持するためには記憶キヤパシタの
面積をある一定値以下に制限する必要があるか
ら、信号回復期間のスレシヨルド電圧損は許容し
がたいものとなる。したがつて、ワード線ブース
ト回路はCMOSメモリ・システムの重要な要素
である。しかしCMOS DRAMのワード線ブース
ト回路は、動作時にPN接合を不本意に順バイア
スするような電圧オーバシユートまたはアンダシ
ユートを生じないのが望ましく、また制御が簡単
で、高速動作できるのが望ましい。
Ｄ 発明が解決しようとする問題点 本発明の目的はCMOS DRAMのための改良さ
れたワード線ブースト・クロツクおよびデコー
ダ・ドライバ回路を提供することである。
他の目的は、CMOS DRAMのための簡単で、
高速動作が可能なワード線ブースト・クロツクお
よびデコーダ・ドライバ回路を提供することであ
る。
Ｅ 問題を解決するための手段 本発明によれば、単一のクロツク信号ΦBによ
つてトリガされるワード線ブースト・クロツク回
路、およびワード線ブースト・クロツク回路に接
続されワード線デコーダに応答してワード線をブ
ーストするデコーダ・ドライバ回路の組合わせが
提供される。クロツク信号ΦBによつてトリガさ
れた後は、クロツク信号ΦBに基いて発生される
クロツク信号ΦC、ΦDならびに遅延されたΦB、
ΦC、ΦD信号によつて制御される。ワード線ブー
スト・クロツク回路はワード線ブースト・クロツ
ク信号を発生するクロツク・ドライバ回路３１を
有し、クロツク・ドライバ回路３１はクロツク信
号ΦBによるトリガに応答して、ワード線クロツ
ク信号ΦXを駆動（放電）し始める。クロツク・
ドライバ回路３１には外部ブースト回路３３が接
続され、外部ブースト回路３３は遅延されたΦB
信号および遅延されたΦDに応答するNAND回路
３５に応答して上記クロツク・ドライバ回路３１
へ外部ブースト信号を与え、ワード線クロツク信
号ΦXをブーストする。クロツク・ドライバ回路
３１および外部ブースト回路３３はワード線クロ
ツク信号発生時に電圧オーバシユートを生じない
ように制御される。
Ｆ 実施例 第１図は本発明によるワード線クロツク発生回
路の実施例を示している。クロツク発生回路は
ΦB、ΦC、ΦD、Φ″RASと示されている複数のシステ
ム・クロツク信号に応答する。これらの信号につ
いては後に説明する。
ブロツク１１はNORゲートであり、２つのク
ロツク信号ΦBとΦRASのNOR理論をとる。ブロツ
ク１３，１５は一連のインバータ遅延回路を含
む。ブロツク１７はクロツク信号ΦBのためのイ
ンバータ遅延回路である。ブロツク１９，２１も
一連のインバータ遅延回路を含む。ブロツク２３
は、FET装置Ｑ２４にクロツク信号ΦCを記憶し、
装置Ｑ２３に信号が印加されたときクロツク信号
ΦCを遅延ブロツク１９へゲートするゲート回路
として働く。ブロツク２５はブロツク１５からの
遅延された信号ΦCおよびブロツク１９からの信
号ΦDに対するNOR回路である。ブロツク２７は
NOR回路２５の出力および（ブロツク３３から
の）外部ブースト出力信号に対するNAND回路
である。ブロツク２９はノード２２に対する内部
ブースト回路であり、装置Ｑ３を制御する。ブロ
ツク３１はクロツク・ドライバ手段であり、ブロ
ツク３３は外部ブースト手段である。ブロツク３
５はブロツク２１からの遅延された信号ΦDおよ
びブロツク１７からの遅延された信号ΦBに対す
るNAND機能を行なう。
ノード１０の出力信号ΦXは第４図に関して後
述する選択されたデコーダ・ドライバを介して
個々のワード線に供給される。ノード１２に印加
されるクロツク信号ΦBは回路動作の前の方のフ
エイズのときに出力信号のプル・ダウンを開始
し、後の方のフエイズのときに出力信号をリセツ
トするのに用いられる。クロツク信号Φ″RASは一
般に、回路の高速リセツトのためにDRAMの行
回路クロツクとして用いられる。クロツク信号
ΦCはブースト動作に備えて回路をプリセツトす
るのに用いられ、クロツク信号ΦDは大地電圧よ
りも低い電圧に出力電圧をブーストするのをトリ
ガするのに用いられる。クロツク信号ΦCはノー
ド１２からノード１４までの遅延回路を経てクロ
ツク信号ΦBによつて発生され、クロツク信号ΦD
はノード１４，１６、ノード１８、ブロツク１９
の遅延回路を経てクロツク信号ΦCから発生され
る。トランジスタＱ１，Ｑ２，Ｑ３は出力段を形
成し、Ｑ１，Ｑ２は直流電流を回避するため相補
対として接続されている。PMOSトランジスタ
装置Ｑ４はノード２２と２４の間のパス・ゲート
として用いられ、ノード１６を高電圧から低電圧
へ放電させることにより、ノード２２の電圧は結
合キヤパシタ２６を介して大地電圧よりも低い電
圧に引張られ、装置Ｑ３をオフにする。このとき
ノード２８を放電させることにより、ノード１０
の出力電圧は結合キヤパシタ３０を介して大地よ
りも低い電圧にブーストされる。設計のキー・ポ
イントはPMOSトランジスタのソース／ドレイ
ンに何らオーバシユートを生じることなくワード
線ブースト・クロツクを達成することである。
NMOSのソース／ドレインのアンダシユートは
それが基板バイアス電圧と同じ大きさのものであ
る限りは許容できる。
第２図および第３図の波形を参照して第１図の
回路の動作を説明する。説明のため、VDDは5V、
基板バイアスは−2.5Vであるものとする。活性
化の前、クロツク信号ΦB、Φ″RASおよび出力ΦXは
高レベル（5V）、ΦCおよびΦDは低レベル（0V）
である。ノード２８，１６の電圧は低レベル、ノ
ード２２の電圧は高レベルである。活性化は最初
信号Φ″RASを、次に信号ΦBをプル・ダウンして
（引下げて）装置Ｑ１をオンにし、ノード１０を
装置Ｑ１，Ｑ３を介して大地へ放電することによ
つて開始される。一方、信号ΦBのプル・ダウン
はノード１２，３２，３４，２８を通る回路によ
りノード２８を5Vにプル・アツプする（引上げ
る）。ノード１０は放電してしまつているから、
ノード２８が5Vに引上げられるときには、キヤ
パシタ３０を通る結合によつて5Vを超えるオー
バシユートは生じない。ノード１０を完全に放電
させるだけの時間遅延の後クロツク信号ΦCが引
上げられ、ノード２４，２２を放電する。その
後、ノード１６が高レベルに充電され、これはキ
ヤパシタ２６を介してノード２２に電圧結合を与
えるが、ノード２２は放電していてNMOSキヤ
パシタ２６が十分にオンにならないから、5Vを
超えるオーバシユートは生じない。ノード１６の
上昇は装Ｑ２３をオンにしてノード１８を放電
し、その後クロツク信号ΦDを引上げる。クロツ
ク信号ΦDの上昇は最初ノード１６を引下げ、キ
ヤパシタ２６を介してノード２２を大地よりも低
い電圧にブーストし、装置Ｑ３をオフにする。次
にノード２８が引下げられ、キヤパシタ３０を介
して出力ノード１０を大地よりも低い電圧にブー
ストする。回路をリセツトするときは、クロツク
信号Φ″RASが引上げられて出力ΦXを5Vに充電し、
次に信号ΦB5Vにリセツトされ、両方の信号ΦC、
ΦDが大地レベルにリセツトされる。ノード２２
は5Vに充電される。ノード２８，１６は低レベ
ルのままであるから、キヤパシタの２ウエイ・ブ
ースト作用によるオーバシユートは生じない。
上述した新しいCMOSワード線ブースト・ク
ロツク回路はVDD電源に加えて基板バイアスを用
いるCMOS技術で使用できる。
CMOSブースト回路の設計上の１つの問題は、
PMOSトランジスタのソースまたはドレインが
VDD＋0.6Vを超える電圧オーバシユートに耐えら
れないということである。電圧オーバシユートは
PMOSのP+N接合を順バイアスしてキヤリアの
注入を生じさせ、ダイナミツク回路や記憶電荷の
誤動作あるいはラツチ・アツプを引起す。ワード
線クロツク回路の出力とワード線クロツク・ブー
スト用インバータ（Ｑ３５，Ｑ３６）との間にブ
ースト用キヤパシタを用いた場合は、これらの２
つの出力の間で生じる望ましくない２ウエイ・ブ
ースト作用によつて容易にオーバシユートが起り
うる。本発明のCMOSワード線ブースト・クロ
ツク回路では、CMOSインバータのみが用いら
れるが、活性化の際は、クロツク信号ΦBの降下
によつて出力ΦXを放電させてからノード２８を
プル・アツプし、またリセツトの際は出力ΦXを
高レベルに充電するがその時ノード２８は大地レ
ベルにあるから、ブースト用キヤパシタによるオ
ーバシユートは生じず、接合の順バイアスをなく
すことができる。キヤパシタ２６に関しても同様
の作用が生じる。さらに、全体の回路動作は単一
のクロツク信号ΦBによつてトリガできるので、
このクロツク回路のタイミングは非常に簡単であ
る。（ΦRASはメモリ回路全体で用いられる他のク
ロツク回路と関連した正しい時間シーケンスでワ
ード線ブースト・クロツク回路をリセツトするた
めに用いられるだけである。）また、負の基板バ
イアスを用いることにより、NMOSトランジス
タのソースまたはドレインにおける0Vよりも低
い電圧アンダシユートによる接合の順バイアスを
回避しうる。
負の基板バイアスを用いる上記のCMOSワー
ド線ブースト・クロツク回路との組合わせで用い
られる新規なデコーダ回路も提供される。このデ
コーダ回路はデコーダ・ドライバにNMOSパ
ス・ゲートを用い、そして高速なワード線ブース
ト動作を与える。デコーダ・セツトとワード線ク
ロツク活性化との間のタイミングは重要ではな
い。この回路は高性能CMOS DRAM技術で特に
重要である。
第４図はこの高速デコーダ回路を示している。
ブロツク３７はデコード機能を行なう部分であ
る。ブロツク３９，４１はワード線WL１，WL
２に接続されたデコーダ・ドライバ手段である。
装置Ｑ７６，Ｑ７８はデコード手段３７とドライ
バ手段３９，４１との間の減結合装置として働
く。装置Ｑ８４，Ｑ８６はワード線パス・ゲート
装置である。装置Ｑ８８，Ｑ９２，Ｑ９０，Ｑ９
４は活性なクランプ装置として働き、装置Ｑ９
６，Ｑ９８はワード線プリチヤージ装置として働
く。第４図において、ウエルが5Vにバイアスさ
れ、基板が−2.5Vにバイアスされているものと
する。トランジスタＱ７０，Ｑ７１，Ｑ７２，Ｑ
７４はスタテイツクNORデコーダの一部である。
ノード７６は選択されたものにおいては0Vから
5Vに充電され、他の選択されないデコーダでは
0Vのままである。ΦX1、ΦX2は上述のワード線ブ
ースト・クロツク回路から発生される２つのワー
ド線ブースト・クロツクである。Ｑ７６，Ｑ７８
は選択されないドライバのノード８０，８２を浮
動させ、ワード線クロツクによつてこれらのノー
ドを低レベルに結合するのに用いられる。Ｑ８
４，Ｑ８６はワード線クロツクとワード線との間
のパス・ゲートである。Ｑ８８，Ｑ９０，Ｑ９
２，Ｑ９４はRAM動作の期間に活性なワード線
クランプ装置として働き、Ｑ９６，Ｑ９８はワー
ド線プリチヤージ装置である。WL１およびWL
２は２つの隣接するワード線を表わす。
第５図および第６図の波形を参照して第４図の
回路の動作を説明する。選択されたデコーダ（第
５図）ではノード７６が高電圧にセツトされる。
ノード７６の高電圧はPMOSトランジスタＱ７
６，Ｑ７８を介してノード８０，８２を迅速に充
電する。いま、ワード線クロツクΦX1が低レベル
に引下げられ、ΦX2が高レベルのままであると仮
定すると、WL１はNMOS Ｑ８４を迅速に放電
し、従来のデコーダ・ドライバ回路における低速
なソース・フオロア効果が生じない。WL２はし
つかりと5Vにクランプされる。（Ｑ９４は活性な
クランプ装置として働き、WL１の結合による
WL２のノイズを感じる。）ノード８０の電圧は
選択されたデコーダではブーストされる必要がな
いから、デコーダ・セツトとワード線クロツク活
性化との間のタイミングは重要でない。従来のデ
コーダ・ドライバの場合、ワード線クロツクはデ
コーダが選択された後にしか活性化できず、この
タイミング上の制約によりワード線のブーストが
低速になつていた。リセツト時は、高速なクロツ
ク信号ΦRがデコーダをリセツトし、ワード線の
充電の前にノード８０に電圧オーバシユートが生
じるのを防止する。選択されないデコーダ（第６
図）では、ノード７６は0Vである。ノード８０，
８２は電圧VTP（VTPはPMOSトランジスタＱ７
６，Ｑ７８のスレシヨルド電圧である）に浮動し
ている。低レベルに引下げられたクロツク信号
ΦX1はキヤパシタC2OUTを介してノード８０の電圧
を低レベルに自己ブーストし、したがつてＱ８４
をオフ、Ｑ８８をオンにしてWL１をクランプす
る。WL２もＱ９０，Ｑ９４を介してクランプさ
れる。
第４図の高速デコーダ回路はブーストされるワ
ード線クロツクとワード線との間の転送装置とし
てNMOSトランジスタを用いる。動作を低速に
するソース・フオロア効果を回避しているため、
従来のワード線ブースト・クロツクおよびデコー
ダ回路に比べてワード線のプル・ダウンは高速で
ある。また、パス・トランジスタ・ゲート電圧は
ブーストされるワード線のレベルよりも低くブー
ストされる必要がないから、P+N接合のブレク
ダウン電圧およびゲート酸化物の誘電強度を高く
する必要性を緩和する。加えて、デコーダ・セツ
トとワード線クロツク活性化の間のタイミング要
件が厳しくないから、高速動作が得られる。デコ
ーダ・ドライバ回路はPMOSトランジスタＱ７
６，Ｑ７８を用いてノード８０，８２をデコー
ダ・ノード７６から分離しており、したがつて選
択されないデコーダではパス・トランジスタの自
己カツト・オフ動作が得られる。
上記の回路はＮ型ウエルのCMOS技術を想定
し、そしてPMOSメモリ・セル・アレイに対し
てワード線をプル・ダウンすることを想定してい
るが、Ｐ型ウエルのCMOS技術の場合は、大地
電圧にバイアスされる多数の別々のＰ型ウエルに
NMOSトランジスタがつくられる。Ｎ型基板は
VDDにバイアスされる。負にブーストされるワー
ド線電圧レベルを受取るのは第１図のＱ１，Ｑ３
および第４図のＱ８４，Ｑ８６のソースあるいは
ドレイン領域だけであるから、これらの装置はオ
ン・チツプのバイアス発生器によつて負電荷にバ
イアスされるＰ型ウエルに配置でき、そうすれ
ば、電圧のアンダシユートによる接合の順バイア
スを回避できる。したがつて、開示した一般原理
は他の技術やワード線のプル・アツプあるいはプ
ル・ダウンの動作様式にも広く適用できる。
Ｇ 発明の効果 本発明によれば、ブースト用キヤパシタの２ウ
エイ・ブースト作用によるオーバシユートを生じ
ることなくワード線をブーストしうる簡単で高速
動作可能な、特にCMOS DRAMに適したワード
線ブースト・クロツクおよびデコーダ・ドライバ
回路を実現することができる。
【図面の簡単な説明】
第１図は本発明によるワード線クロツク発生回
路図、第２図および第３図は第１図の回路の動作
波形図、第４図は第１図のワード線クロツク発生
回路と組合わされるデコーダ回路図、ならびに第
５図および第６図は第４図の回路の動作波形図で
ある。

Claims (1)

  1. 【特許請求の範囲】 １ 行回路クロツク信号Φ″RASおよびクロツク信
    号ΦBを用いる半導体メモリにして、 (A) 下記(イ)〜(ヌ)を有するワード線ブースト・クロ
    ツク発生回路と、 (イ) 上記Φ″RAS信号およびΦB信号に応答してブ
    ースト回路プリセツト・クロツク信号ΦCお
    よびブースト・トリガ・クロツク信号ΦDを
    発生する手段、 (ロ) 上記ΦC信号に応答して、遅延されたΦC信
    号を発生する手段、 (ハ) 上記遅延されたΦC信号およびΦD信号に応
    答するNOR手段、 (ニ) 上記ΦD信号に応答して、遅延されたΦD信
    号を発生する手段、 (ホ) 上記ΦB信号に応答して、遅延されたΦB信
    号を発生する手段、 (ヘ) 上記遅延されたΦB信号および遅延された
    ΦD信号に応答する第1NAND手段、 (ト) 上記第1NAND手段の出力に応答して外部
    ブースト信号を発生する外部ブースト手段、 (チ) 上記NOR手段の出力および外部ブースト
    信号に応答する第2NAND手段、 (リ) 上記第2NAND手段の出力に応答して内部
    ブースト信号を発生する内部ブースト手段、
    ならびに (ヌ) 上記遅延されたΦC信号、内部ブースト信
    号および外部ブースト信号に応答してワード
    線ブースト・クロツク信号を発生するクロツ
    ク・ドライバ手段、 (B) 上記クロツク・ドライバ手段の出力に接続さ
    れ、ワード線デコーダに応答して上記ワード線
    ブースト・クロツク信号をワード線に結合する
    デコーダ・ドライバ手段と、 を有するワード線ブースト・クロツクおよびデコ
    ーダ・ドライバ回路。
JP61006642A 1985-04-25 1986-01-17 ワ−ド線ブ−スト・クロツクおよびデコ−ダ・ドライバ回路 Granted JPS61246994A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/727,301 US4678941A (en) 1985-04-25 1985-04-25 Boost word-line clock and decoder-driver circuits in semiconductor memories
US727301 1985-04-25

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Publication Number Publication Date
JPS61246994A JPS61246994A (ja) 1986-11-04
JPH0381237B2 true JPH0381237B2 (ja) 1991-12-27

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ID=24922127

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Application Number Title Priority Date Filing Date
JP61006642A Granted JPS61246994A (ja) 1985-04-25 1986-01-17 ワ−ド線ブ−スト・クロツクおよびデコ−ダ・ドライバ回路

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Country Link
US (1) US4678941A (ja)
EP (1) EP0199176B1 (ja)
JP (1) JPS61246994A (ja)
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