DE4232876C1 - Schaltungsanordnung in einer integrierten Halbleiterschaltung - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordung in einer integrierten Halbleiterschaltung nach den Oberbegriffen der Patentansprüche 1 und 2.

Gattungsgemäße Schaltungsanordnungen sind beispielsweise in integrierten Halbleiterspeichern, insbesondere DRAM′s, eingesetzt. Der Einsatz kann beispielsweise als Wortleitungsdekoder-Treiberschaltung erfolgen. Eine ausgewählte Wortleitung soll dabei häufig einen höheren High-Pegel aufweisen als die zugehörige Versorgungsspannung ("Wortleitungsüberhöhung"). Eine solche Wortleitungsüberhöhung ermöglicht beispielsweise das Einschreiben der Information "log. 1" in eine Speicherzelle mit ihrem vollen 1-Pegel. Auch beim Auslesen von Informationen aus Speicherzellen wirkt sich eine Wortleitungsüberhöhung positiv auf das entstehende Lesesignal aus. Die Überhöhung beträgt mindestens den Wert der Einsatzspannung der Auswahltransistoren der Speicherzellen. Meist trägt die Überhöhung die Hälfte des Versorgungspotentials VDD.

Gattungsgemäße Schaltungsanordnungen sind aus der EP 01 99 176 A2 bekannt:
An einem Transfertransistor liegt als Eingangssignal beispielsweise das Ausgangssignal eines Adreßdekoders. Es weist im nicht-ausgewählten Zustand im allgemeinen ein Bezugspotential auf und im ausgewählten Zustand ein Versorgungspotential. Über den Transfertransistor, der gatemäßig mit dem Versorgungspotential verbunden ist, ist das Eingangssignal an das Gate eines Schalttransistors gelegt. Der Schalttransistor ist sourcemäßig mit einem Wortleitungs-Spannungsgenerator verbunden. Dieser liefert eine getaktete Spannung, deren beide Pegel einerseits dem Bezugspotential der gesamten Schaltungsanordnung und andererseits einer gegenüber dem Versorgungspotential überhöhten Spannung (z. B. 7,5 Volt) entsprechen. Die Drain des Schalttransistors ist beispielsweise mit einer (im ausgewählten Zustand mit der getakteten Spannung zu beaufschlagenden) Wortleitung verbunden. Weiterhin ist zwischen Source und Gate des Schalttransistors eine Kapazität angeordnet, damit im nicht-ausgewählten Zustand des Adreßdekoders der Schalttransistor sicher sperrt (durch Hochpumpen des Potentials am Gate).

Nachteilig bei dieser Schaltung ist es, daß die Kapazität den Wortleitungs-Spannungsgenerator kapazitiv belastet, was sich auf die Arbeitsgeschwindigkeit dieser dem Spannungsgenerator nachgeschalteten Schaltungen nachteilig auswirkt. Dieses Problem wird noch verschärft dadurch, daß in der Regel die bekannte Schaltung in einer der Anzahl der Wortleitungen entsprechenden Anzahl vorhanden ist, so daß die beschriebene kapazitive Belastung keinesfalls mehr vernachlässigbar ist.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltung anzugeben, die diese kapazitive Belastung vermeidet und bei der der Schalttransistor im nicht-ausgewählten Zustand des Adreßdekoders trotzdem sicher sperrt.

Diese Aufgabe wird gelöst bei gattungsgemäßen Schaltungsanordnungen durch die kennzeichnenden Merkmale der Patentansprüche 1 und 2.

Vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeichnet.

Aus der WO-A 85/05 202 ist eine "Programmable Logic Array"-Anordnung bekannt, bei der eine Leitung für ein Dateneingangssignal mit einem Versorgungspotential verbindbar ist.

Die Erfindung wird im folgenden anhand der Figuren näher erläutert. Es zeigt

Fig. 1 bis 4 vorteilhafte Ausführungsformen der Erfindung,

Fig. 5 den Spannungsverlauf von markanten Punkten der Schaltungsanordnung nach Fig. 2.

Die Ausführungsformen nach den Fig. 1 bis 3 zeigen jeweils einen Transfertransistor TT, an dessen Gate die Versorgungsspannung VDD anliegt, und einen Schalttransistor ST, dessen Gate mit der Drain des Transfertransistors TT verbunden ist. Der Transfertransistor TT ist vom n-Kanal-Typ. Der Schalttransistor ST ist vom p-Kanal-Typ. Die Drain des Schalttransistors ST sei angenommener Maßen jeweils mit einer Wortleitung eines integrierten Halbleiterspeichers verbunden, gegebenenfalls mittels weiterer, bekannter Schaltungsmaßnahmen. An der Source des Schalttransistors ST liegt die zu schaltende, getaktete Spannung V an. Der Substratbereich des Schalttransistors ST ist wannenförmig im Substratbereich der gesamten Schaltungsanordnung ausgebildet. Er ist elektrisch mit einer Wannenspannung VW beaufschlagt, dessen Wert mindestens gleich der zu schaltenden, getakteten Spannung V ist. Das Gate des Schalttransistors ST ist hochohmig (TL) mit dieser Wannenspannung VW verbunden. In Fig. 1 geschieht dies mittels eines hochohmigen Widerstandes TL ("Lastwiderstand").

In Fig. 2 ist statt des Lastwiderstandes nach Fig. 1 ein Lasttransistor vom selben Kanaltyp (p-Kanal) wie der Schalttransistor vorgesehen, der in leitendem Zustand einen hohen Bahnwiderstand aufweist. Der Lasttransistor TL ist gatemäßig mit einem Referenzpotential VSS verbunden, welches sowohl der Versorgungsspannung VDD als auch der getakteten Spannung V als Referenzpotential dient (allgemein als "Masse" bezeichnet).

Die Ausführungsform nach Fig. 3 unterscheidet sich von der nach Fig. 2 insofern, als das Gate des Lasttransistors TL über einen Inverter I mit der Source des Transfertransistors TT verbunden ist. Dafür entfällt die Verbindung mit dem Bezugspotential VSS. Damit ist ebenfalls, d. h. ebenso wie bei den anderen Ausführungsformen sichergestellt, daß der Lasttransistor TL im nicht-ausgewählten Zustand des Adreßdekoders elektrisch leitend ist, wodurch der Schalttransistor ST sicher sperrt (gleiches Potential, nämlich getaktete Spannung V, an Source und Gate). Weiterhin ist die Wannenspannung VW nicht nur, wie es den Fig. 1 und 2 entspricht, mit der Source des Lasttransistors TL verbunden, sondern zusätzlich auch mit der zu schaltenden, getakteten Spannung V, so daß die Wannenspannung VW stets gleich der getakteten Spannung V ist. Damit kann ein ansonsten notwendiger Spannungsgenerator zur Erzeugung der Wannenspannung VW entfallen.

Bei den in den Fig. 1 bis 3 dargestellten Ausführungsformen der Erfindung liegt am Eingang der jeweiligen vorteilhaften Schaltungsanordnung ein Eingangssignal D mit negativer Logik an (ausgewählter Zustand=log. 0=VSS).

Anhand von Fig. 2 werden nun in Verbindung mit dem Zeitdiagramm nach Fig. 5 zwei Fälle beschrieben:

• a) Die Wortleitung WL ist ausgewählt (durchgezogene Linie in Fig. 5 für Eingangssignal D, Gatespannung G und Wortleitung WL),
• b) die Wortleitung WL ist nicht ausgewählt (gestrichelte Linien in Fig. 5).

Zu Fall a):
Zunächst ist das Eingangssignal D auf log. 1 entsprechend volle Versorgungsspannung VDD (nicht-ausgewählter Zustand). Da am Gate des Transfertransistors TT die Versorgungsspannung VDD anliegt, sperrt dieser. Andererseits ist der Lasttransistor TL hochohmig leitend, so daß die Gatespannung G am Gateanschluß des Schalttransistors ST in etwa gleich der Wannenspannung VW ist. Zum Zeitpunkt t1 nimmt das Eingangssignal D den Wert log. 0=beispielsweise VSS an. Der Transfertransistor TT schaltet das Eingangssignal D durch, die Gatespannung G sinkt, obwohl der Lasttransistor TL nach wie vor hochohmig leitend ist, ebenfalls auf log. 0. Somit schaltet der Schalttransistor ST die beispielsweise von einem Wortleitungsspannungsgenerator gelieferte, getaktete Spannung V, die im Zeitpunkt von t2 bis t3 gegenüber der Versorgungsspannung VDD den überhöhten Spannungspegel Vx aufweist, auf die Wortleitung WL durch. Die Wortleitung WL nimmt also in etwa den Spannungswert Vx an. Die Gründe für die Verwendung überhöhter Spannungswerte an Wortleitungen wurden bereits dargelegt. Der Schalttransistor ST bleibt durchgeschaltet mindestens bis zum Zeitpunkt t3 (die getaktete Spannung V nimmt wieder den Wert des Referenzpotentials VSS an). Zum Zeitpunkt t4 nimmt das Eingangssignal D wieder den Zustand log. 1 an, wodurch der Transfertransistor TT wieder sperrt. Somit geht auch die Gatespannung G wieder auf den Wert der Wannenspannung VW, was den Schalttransistor ST gesperrt hält. Die Wortleitung WL behält, beispielsweise durch bekannte, nicht dargestellte Schaltungsmaßnahmen wie einem hochohmigen Widerstand VSS, den Wert log. 0 bei.

Der Substratbereich des Schalttransistors ST ist als Wanne innerhalb des Substrats der gesamten Schaltungsanordnung ausgebildet, da der Transfertransistor TT und der Schalttransistor ST von zwei verschiedenen, einander entgegengesetzten Leitungstypen sind. Beispielsweise ist der Transfertransistor TT vom n-Kanal-Leitungstyp als erstem Leitungstyp. Entsprechend ist der Schalttransistor ST vom p-Kanal-Leitungstyp als zweitem Leitungstyp. Es sind jedoch auch Ausführungsformen denkbar, in denen der Transfertransistor TT vom p-Kanal-Leitungstyp als erstem Leitungstyp ist. Entsprechend ist dann der Schalttransistor ST vom n-Kanal-Leitungstyp als zweitem Leitungstyp. Im vorliegenden Fall, in dem der Schalttransistor ST vom p-Kanal-Typ sei, ist die Wanne aus n-leitendem Material gebildet. Sie ist mit einer Wannenspannung VW verbunden, die mindestens gleich der überhöhten Spannung Vx ist, die am Schalttransistor ST anliegt. Die Wannenspannung VW kann über einen separaten Spannungsgenerator erzeugt und angelegt werden. Besonders einfach und vorteilhaft ist es jeoch, wie in Fig. 3 dargestellt, die Wanne W elektrisch mit der getakteten Spannung V zu verbinden.

Zu Fall b):
In diesem Fall bleibt das Eingangssignal D konstant auf log. 1. Die Gatespannung G weist wegen des Lasttransistors TL stets in etwa den Wert der Wannenspannung VW auf. Die getaktete Spannung V nimmt, ebenfalls wie zuvor im Fall a) beschrieben, im Zeitraum zwischen t2 und t3 ihren überhöhten Spannungswert Vx an. Der Schalttransistor ST bleibt jedoch sicher gesperrt, da die Wannenspannung VW (und somit die Gatespannung G) mindestens gleich dem überhöhten Spannungswert Vx ist. Ein irrtümliches Auswählen einer Wortleitung WL, die aufgrund des Eingangssignals D nicht auszuwählen ist, ist somit sicher unterbunden.

Fig. 4 zeigt eine erfindungsgemäße Schaltungsanordnung, die beispielweise bei einem Halbleiterspeicher anwendbar ist, dessen Wortleitungen mittels Vor- und Nachdekodern ausgewählt werden. Dabei wird angenommen, daß das Eingangssignal D der erfindungsgemäßen Schaltungsanordnung mittels eines Vordekoders erzeugt wird. Als getaktete Spannungen V1, V2, V3 werden (beispielhaft) drei verschiedene Signale mit überhöhten Spannungswerten Vx verwendeten, die von je einem Nachdekoder erzeugt werden, so daß in der Regel nur maximal einer der drei Schalttransistoren ST1, ST2, ST3 durchgeschaltet ist (es ist jedoch auch vorstellbar, daß alle drei Schalttransistoren ST1, ST2, ST3 mit ein- und derselben getakteten Spannung V angesteuert werden, so daß im ausgewählten Zustand alle drei angeschlossenen Wortleitungen WL1, WL2, WL3 ausgewählt würden).

Diese Ausführungsform enthält einen (n-Kanal)-Transfertransistor TT, der sourcemäßig mit einem Eingangssignal D beaufschlagt ist (es sei diesbezüglich wiederum negative Logik angenommen) und dessen Gate mit der Versorgungsspannung VDD beaufschlagt ist. Seine Drain ist mit dem Gate eines (p-Kanal)-Schalttransistors ST1 verbunden, dessen Substratbereich als Wanne W angelegt ist (entsprechend den Ausführungsformen nach den Fig. 1 bis 3). Die Source des Schalttransistors ST1 ist mit einer zu schaltenden, getakteten Spannung V1 verbunden, die den überhöhten Spannungswert Vx aufweisen kann. Die Drain des Schalttransistors ST1 sei mindestens mittelbar mit einer Wortleitung WL1 verbunden. Das Gate des Schalttransistors ST1 ist, entsprechend den Ausführungsformen nach den vorhergehenden Figuren, hochohmig mit der Wannenspannung VW verbunden, vorliegend mittels eines in leitendem Zustand hochohmigen Lasttransistors TL, dessen Gate über einen Inverter I mit dem Eingangssignal D verbunden ist (vgl. dazu auch Fig. 3).

Darüber hinaus sind noch weitere, z. B. zwei (p-Kanal)-Schalttransistoren ST2, ST3 vorhanden. Ihre Sources sind jeweils mit einer weiteren getakteten Spannung V2, V3 verbunden. Ihre Drains sind jeweils mit einer weiteren Wortleitung WL2, WL3 verbunden. Ihre Substratbereiche sind ebenfalls wannenförmig ausgeführt und mit der Wannenspannung VW verbunden. Ihre Gates sind gemeinsam mit dem Gate des ersten Schalttransistors ST1 verbunden und somit mit der Drain des Lasttransistors TL. Die Funktion dieser Ausführungsform ist anhand der Ausführungen bezüglich Fig. 2 (in Verbindung mit Fig. 5) für den Fachmann in Verbindung mit seinem allgemeinen Fachwissen leicht erfaßbar, so daß von entsprechenden Ausführungen her abgesehen wird. Die Ausführungsform nach Fig. 4 hat gegenüber den Ausführungsformen nach Fig. 1 bis 3 noch zusätzlich den Vorteil einer Platzersparnis, da nur für einen Schalttransistor ST1 einer in solcher Art zusammengefaßten Gruppe von Schalttransistoren ST1, ST2, ST3 ein Lasttransistor TL benötigt wird (eine Vor- und Nachdekodierung als solche ist ja mittlerweile allgemein üblich, so daß diesbezüglich kein Mehraufwand anfällt).

Es ist günstig, die in den Fig. 2 bis 4 gezeigten Lasttransistoren TL so zu dimensionieren, daß Kanallängen sehr groß sind und daß ihre Kanalweiten demgegenüber sehr klein sind.

Claims (9)

1. Schaltungsanordnung in einer integrierten Halbleiterschaltung zum Schalten einer getakteten Spannung (V), die eine gegenüber einer Versorgungsspannung (VDD) überhöhten Spannungswert (Vx) aufweist, mit einem Transfertransistor (TT) vom ersten Leitungstyp und einem Schalttransistor (ST) vom zweiten Leitungstyp, dessen Substratbereich als Wanne (W) im Substrat (S) der Schaltungsanordnung ausgebildet ist, wobei die Wanne (W) mit einer Wannenspannung (VW) verbunden ist, die mindestens gleich der zu schaltenden getakteten Spannung (V) ist, und dessen (ST) Gate mit der Drain des Transfertransistors (TT) verbunden ist, dadurch gekennzeichnet, daß das Gate des Schalttransistors (ST) hochohmig (TL) mit der Wannenspannung (VW) verbindbar ist.

2. Schaltungsanordnung in einer integrierten Halbleiterschaltung zum Schalten von n (n<1) getakteten Spannungen (V1, V2, V3), die gegenüber einer Versorgungsspannung (VDD) überhöhten Spannungswert (Vx) aufweist, mit einem Transfertransistor (TT) vom ersten Leitungstyp und n Schalttransistoren (ST1, ST2, ST3) vom zweiten Leitungstyp, deren Substratbereich als Wanne (W) im Substrat (S) der Schaltungsanordnung ausgebildet sind, wobei die Wanne mit einer Wannenspannung (VW) verbunden sind, die mindestens gleich dem größten der Spannungswerte (Vx) ist, dadurch gekennzeichnet, daß das Gate wenigstens eines der Schalttransistoren (ST1, ST2, ST3) hochohmig (TL) mit der Wannenspannung (VW) verbindbar ist und daß die Gate der n Schalttransistoren (ST1, ST2, ST3) niederohmig miteinander verbunden sind.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Leitungstyp gleich dem n-Kanal-Typ ist.

4. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Leitungstyp gleich dem p-Kanal-Typ ist.

5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hochohmige Verbindung (TL) ein Lasttransistor (TL) vom selben Kanaltyp ist wie der Schalttransistor (ST) und daß er im leitenden Zustand einen hohen Bahnwiderstand aufweist.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß das Gate des Lasttransistors (TL) mit einem Referenzpotential (VSS) der Versorgungsspannung (VDD) verbunden ist.

7. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Lasttransistor (TL) zumindest bei Auftreten des überhöhten Spannungswertes (Vx) elektrisch leitend geschaltet ist.

7. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß das Gate des Lasttransistors (TL) mit der Source des Transfertransistors (TT) über einen Inverter (I) verbunden ist.

9. Schaltungsanordnung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß der Lasttransistor (TL) einerseits eine sehr große Kanallänge aufweist und andererseits eine sehr kleine Kanalweite.