DE3786382T2

DE3786382T2 - Halbleiterspeicheranordnung mit Datenbusrücksetzungsschaltungen.

Info

Publication number: DE3786382T2
Application number: DE87113716T
Authority: DE
Inventors: Yukinori Kodama; Hirohiko Mochizuki; Masao Nakano; Hidenori Nomura; Tsuyoshi Ohira
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1986-09-19
Filing date: 1987-09-18
Publication date: 1994-01-27
Anticipated expiration: 2007-09-19
Also published as: EP0261609A2; EP0261609A3; JPS6376193A; EP0261609B1; JPH0447396B2; KR880004483A; DE3786382D1; US4870617A; KR930005734B1

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung bezieht sich allgemein auf Halbleiter- Speichervorrichtungen und mehr ins einzelne gehend auf eine Halbleiter- Speichervorrichtung mit einer Vielzahl von Rücksetz-Schaltkreisen, die mit einem Paar Datenbusse verbunden sind.
Es ist bekannt, daß eine Halbleiter-Speichervorrichtung generell ein Speicherzellenarray, einen Reihendekoder, der mit dem Speicherzellenarray mittels der Wortleitungen gekoppelt ist, einen Adressenpuffer, der mit dem Reihendekoder gekoppelt ist, einen Leseverstärker und ein Eingangs/Ausgangs-Gatter, die mittels Paaren von Bitleitungen mit dem Speicherzellenarray gekoppelt sind, einen Spaltendekoder, der mit dem Leseverstärker und dem Eingangs/Ausgangs-Gatter gekoppelt ist, einen Adressenpuffer, der mit dem Spaltendekoder gekoppelt ist, Eingang- und Ausgangspuffer, die mit dem Leseverstärker und dem Eingangs/Ausgangs-Gatter mittels eines Paares Datenbusse gekoppelt sind und dergleichen hat. Das Paar Datenbusse ist vor einem jeden Lesevorgang auf eine Rücksetzspannung zurückgesetzt. Zum Beispiel wird als Rücksetzspannung wahlweise eine Versorgungsspannung, ein Massepotential oder ein zwischen der Versorgungsspannung und dem Massepotential liegendes Potential gewählt.
Der Rücksetz-Schaltkreis setzt üblicherweise das Paar Datenbusse an dem einen Ende des Paares Datenbusse, das in der Nähe des Ausgangspuffers liegt, auf die Rücksetzspannung. Das Paar Datenbusse kann jedoch durch einen Ersatzschaltkreis beschrieben werden, der im wesentlichen ein RC-Kreis ist und verteilte Widerstände und parasitäre Kapazitäten umfaßt. Obgleich das Paar Datenbusse an dem einen in der Nähe des Ausgangspuffers befindlichen Ende relativ rasch auf die Rücksetzspannung zurückgesetzt wird, wird aus diesem Grunde das andere Ende des Paares Datenbusse auf die Rücksetzspannung erst nach einer Zeitverzögerung zurückgesetzt, wobei dies durch die verteilten Widerstände und parasitären Kapazitäten des Paares Datenbusse verursacht ist.
Die Verbindung des nächsten ausgewählten Paares Bitleitungen mit dem Paar Datenbusse kann nur nach vervollständigtem Zurücksetzen des Paares Datenbusse ausgeführt werden. Die übliche Speichervorrichtung leidet daher an dem Problem, daß die Zugriffszeit auf die Speichervorrichtung lang ist, weil das Zurücksetzen des Paares Datenbusse durch die verteilten Widerstände und die parasitären Kapazitäten des Paares Datenbusse verlangsamt ist. Andererseits kann ein Rauschen, das in der Nähe des Ausgangspuffers in das Paar Datenbusse hineingelangt, mittels des Rücksetz-Schaltkreises dann beseitigt werden, wenn das Paar Datenbusse auf die Rücksetzspannung zurückgesetzt ist. Wenn jedoch das Rauschen in das Paar Datenbusse an dem anderen, dem Ausgangspuffer gegenüberliegenden Ende in dieses hineingelangt, ist die Beseitigung des Rauschens ebenfalls wegen der verteilten Widerstände und der parasitären Kapazitäten des Paares Datenbusse verzögert. Es gibt daher ein Problem, das darin besteht, daß die Verbindung des nächsten ausgewählten Paares Bitleitungen mit dem Paar Datenbusse nur dann ausgeführt werden kann, nachdem das Paar Datenbusse vollständig zurückgesetzt ist und nachdem das Rauschen vollständig beseitigt ist.
Die Deutsche Offenlegungsschrift DE-A-3 533 870 beschreibt eine Halbleiter-Speichervorrichtung mit einem Speicherzellenarray, einem Reihendekoder, der mit den Wortleitungen gekoppelt ist, einen Leseverstärker, der mit den Bitleitungen gekoppelt ist, einen Spaltendekoder, der mit Schalttransistoren verbunden ist, die die Bitleitungen und ein Paar Datenbusse und einen Ausgangsverstärker verbinden, der mit dem Paar Datenbusse gekoppelt ist. Zwei vorwegaufladende und kompensierende Schaltkreise wirken gleichzeitig auf die oben erwähnten Rücksetz-Schaltkreise ein und sind an den beiden Enden des Paares Datenbusse vorgesehen, um das Potential der beiden Datenbusleitungen vor einem jeden Lesevorgang zu egalisieren. Obgleich ein vorwegaufladender und kompensierender Schaltkreis in der Nähe des Ausgangs-Vorverstärkers und ein zweiter am gegenüberliegenden Ende des Paares Datenbusse vorgesehen ist, gibt es dort keinen solchen Schaltkreis, der an einem mittleren Anteil zwischen den beiden Enden des Paares Datenbusse vorgesehen ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist folglich eine allgemeine Aufgabe der vorliegenden Erfindung, eine neue und nützliche Halbleiter-Speichervorrichtung mit Rücksetz- Schaltkreisen für den Datenbus anzugeben, bei der die vorangehend beschriebenen Probleme behoben sind.
Eine andere mehr spezielle Aufgabe der vorliegenden Erfindung ist, eine Halbleiter-Speichervorrichtung anzugeben, die eine Vielzahl Datenbus-Rücksetz-Schaltkreise hat, die mit einem Paar Datenbusse an verschiedenen Stellen derselben verbunden sind. Entsprechend der erfindungsgemäßen Halbleiter-Speichervorrichtung ist es möglich, das Paar Datenbusse mit hoher Geschwindigkeit zurückzusetzen, womit ein Arbeiten der Speichervorrichtung mit hoher Geschwindigkeit ermöglicht ist.
Die Aufgabe der vorliegenden Erfindung wird gelöst, wie dies im Anspruch 1 angegeben ist. Dieser sieht eine Halbleiter-Speichervorrichtung vor mit einem Speicherzellenarray mit einer Vielzahl Speicherzellen, die in einer Matrixanordnung angeordnet sind, einem Leseverstärker, der betriebsmäßig mit dem Speicherzellenarray verbunden ist und ein Signal verstärkt, das aus einer der Speicherzellen ausgelesen worden ist und der ein Paar Ausgangsanschlüsse als Ausgänge für ein Komplementärsignal besitzt, einem Paar Datenbusse zum Weiterleiten des Komplementärsignals, einem Transfergatter zum Verbinden dieses Paares Ausgangsanschlüsse mit dem Paar Datenbusse als Maßnahme eines Lesevorganges, einem Daten-Ausgangspuffer, der mit einem Paar Datenbusse verbunden ist, um ein Ausgangssignal abzugeben und eine Vielzahl von wenigstens drei Rücksetzschaltkreisen zum Zurücksetzen des Paares Datenbusse auf eine vorgegebene Rücksetzspannung vor einem jeden Lesevorgang, abhängig vom jeweiligen Rücksetz-Taktsignal. Die Vielzahl Rücksetz-Schaltkreise ist mit dem Paar Datenbusse an verschiedenen Stellen verbunden.
Die Aufgaben, Aspekte und Merkmale der vorliegenden Erfindung sind ersichtlich aus der nachfolgenden Detailbeschreibung, die in Verbindung mit den beigefügten Figuren zu lesen ist.

KURZE BESCHREIBUNG DER FIGUREN

Fig. 1 zeigt ein Blockschaltbild, das ein Beispiel einer üblichen Speichervorrichtung ist;
Fig. 2 und 3 zeigen Schaltkreisdiagramme, die jeweils Beispiele üblicher Rücksetz-Schaltkreise sind, zusammen mit einem Teil eines Datenbusses;
Fig. 4 und 5 zeigen Zeitdiagramme zur Erläuterung des Zurücksetzens der Rücksetz-Schaltkreise, die jeweils in den Fig. 2 und 3 gezeigt sind;
Fig. 6 zeigt ein Schaltkreisdiagramm mit einem wesentlichen Anteil einer ersten Ausführungsform einer erfindungsgemäßen Speichervorrichtung;
Fig. 7 zeigt ein Zeitdiagramm zur Erläuterung des Rücksetzvorganges bei dieser ersten Ausführungsform nach Fig. 6;
Fig. 8 und 9 zeigen Schaltkreisdiagramme, die jeweils wesentliche Anteile einer zweiten und einer dritten Ausführungsform einer erfindungsgemäßen Speichervorrichtung angeben;
Fig. 10 und 11 zeigen Zeitdiagramme zur Erläuterung des Rücksetzvorganges in der jeweiligen der zweiten und dritten Ausführungsformen nach Fig. 8 und 9;
Fig. 12 zeigt ein Schaltkreisdiagramm, das einen wesentlichen Anteil einer vierten Ausführungsform einer erfindungsgemäßen Speichervorrichtung angibt;
Fig. 13 zeigt ein Zeitdiagramm zur Erläuterung des Rücksetzvorganges bei der vierten Ausführungsform nach Fig. 12; und
Fig. 14A und 14B zeigen Zeitdiagramme zur Erläuterung der Beseitigung eines Rauschens auf einem Paar Datenbusse einer bekannten Speichervorrichtung und einer erfindungsgemäßen Speichervorrichtung.

INS EINZELNE GEHENDE BESCHREIBUNG

Zunächst wird eine allgemeine Beschreibung des Betriebs bzw. Arbeitens einer bekannten Speichervorrichtung gegeben, um das Verständnis für die vorliegende Erfindung zu erleichtern.
Fig. 1 zeigt ein Beispiel einer bekannten dynamischen Speichervorrichtung mit wahlfreiem Zugriff (DRAM). Die DRAM-Speichervorrichtung hat im allgemeinen ein Speicherzellenarray 10, einen Reihendekoder 12, einen Spaltendekoder 14, einen Leseverstärker und Eingangs/Ausgangs-Gatter 16, Adressenpuffer 18 und 20, einen Daten-Eingangspuffer 22, einen Daten- Ausgangspuffer 24, Taktgeneratoren 26 und 28, einen Schreib-Taktgenerator 30, eine Regeneriersteuerung 32, einen Adressenzähler 34 und eine AND-Schaltung 38, die wie gezeigt miteinander verbunden sind, und einen Generator 36 für die Vorspannung des Substrats, der dem Substrat (nicht dargestellt) der DRAM-Speichervorrichtung eine Vorspannung liefert. In Fig. 1 sind mit ein invertiertes Schreib-Steuersignal und mit Din ein Eingangsdatensignal (oder Einschreibedatensignal) bezeichnet.
Das Speicherzellenarray 10 hat ein Array aus Speicherzellen (nicht dargestellt), von denen eine jede mit einer Wortleitung und mit einer Bitleitung verbunden ist. Eine jede Speicherzelle der DRAM-Speichervorrichtung besteht im allgemeinen aus einem Transistor und einer Kapazität und das Draingebiet des Transistors ist mit der Bitleitung und ein Gate des Transistors ist mit der Wortleitung verbunden. Wenn mittels des Reihendekoders 12 eine Wortleitung ausgewählt worden ist, sind alle Transistoren derjenigen gleicher Zellen, die mit der ausgewählten Wortleitung verbunden sind, in den Zustand EIN gebracht und die Kapazitäten dieser Speicherzellen sind mit den Bitleitungen gekoppelt. Das Ergebnis ist, daß das Potential auf einer jeden Bitleitung entsprechend der Ladung in der entsprechenden Kapazität (gespeicherte Information) der Speicherzelle verändert ist.
Fig. 2 zeigt ein Beispiel eines Rücksetz-Schaltkreises zusammen mit einem Teil eines Datenbusses einer üblichen Speichervorrichtung mit einem Paar Bitleitungen. Eine Speicherzelle MC ist mit einer Wortleitung WL und einer Bitleitung BL verbunden. Vor einem jeden Lesevorgang werden die Bitleitungen BL und voraus auf beispielsweise Vcc/2 aufgeladen, worin Vcc die Versorgungsspannung (Potential) ist. Ein Leseverstärker SA liest und verstärkt eine Potentialdifferenz, die zwischen der Bitleitung BL, mit der die gespeicherte Information aus der Speicherzelle MC ausgelesen ist und der Bitleitung besteht, wobei dies auf ein Taktsignal ΦS hin erfolgt. Der Leseverstärker SA hat zwei p-Kanal-Transistoren Tr1 und Tr2 und drei n-Kanal-Transistoren Tr3, Tr4 und Tr5, die so verbunden sind, daß sie ein Flipflop ergeben. Der Leseverstärker SA wird dann aktiv, wenn der Transistor Tr5 auf das Taktsignal ΦS hin in den Zustand EIN gebracht ist. Das Ergebnis ist, daß eine der Bitleitungen BL und , die einen höheren Pegel hat, auf eine Versorgungsspannung Vcc hochgezogen wird, wohingegen die andere der Bitleitungen BL und auf Massepotential Vss herabgedrückt wird. Ein Eingangs/Ausgangs-Gatter I/O, das von dem Spaltendekoder 14 ausgewählt ist, wird auf ein Taktsignal ΦT hin in den Zustand EIN gebracht. Das Ausgangssignal des Leseverstärkers SA, das über ein Bitleitungs-Paar, gebildet durch die Bitleitungen BL und , zu erhalten ist, geht an ein Paar Datenbusse, die durch die Datenbusse DB und gebildet sind. Mit anderen Worten heißt dies, daß das Eingangs/Ausgangs-Gatter I/O das Bitleitungs-Paar mit dem Paar Datenbusse dann verbindet, wenn es in den Zustand EIN gebracht ist und das Bitleitungs-Paar von dem Paar Datenbusse trennt, wenn es im Zustand AUS ist. Das Datensignal des Datenbus-Paares wird als Datenauslesesignal über den Datenausgangspuffer 24 ausgelesen. Das Eingangs/Ausgangs-Gatter I/O hat ein Paar n-Kanal-Transistoren Tr6 und Tr7 (Transfergatter), die jeweils mit den Bitleitungen BL und verbunden sind. Der Leseverstärker SA und das Eingangs/Ausgangs-Gatter I/O bilden den Leseverstärker und das Eingangs/Ausgangs-Gatter 16 für ein Bitleitungs-Paar.
Das Paar Datenbusse erstreckt sich über eine Länge, die angenähert gleich ist der halben oder der ganzen Breite der längeren Seite des Halbleiterchips der DRAM-Speichervorrichtung. Das Paar Datenbusse kann deshalb durch den Ersatzschaltkreis beschrieben werden, der in Fig. 2 in gestrichelten Linien angezeigt ist. Dieser Schaltkreis ist im wesentlichen ein RC-Schaltkreis mit verteilten Widerständen R und parasitären Kapazitäten Cp. Wenn das Datensignal aus der Speicherzelle MC ausgelesen wird, geht das Potential auf einem der Datenbusse des Paares nach oben, wohingegen das Potential auf dem anderen Datenbus des Paares niedriger wird. Bevor das nächste Datensignal ausgelesen wird, wird das Paar Datenbusse auf eine mittlere Spannung Vcc/2 zurückgesetzt, die zwischen der Versorgungsspannung Vcc und dem Massepotential Vss liegt. Dies erfolgt durch den Rücksetz-Schaltkreis 41, der auf ein Rücksetz-Taktsignal ΦRES hin arbeitet. Das Paar rückgesetzter Datenbusse ist mit dem Paar Bitleitungen derart gekoppelt, daß die Datenbusse DB und jeweils hohe und niedrige Pegel (oder niedrige und hohe Pegel) annehmen, und zwar abhängig von den Potentialen auf den entsprechenden Bitleitungen BL und . Der Rücksetz-Schaltkreis 41 hat einen n-Kanal-Transistor Tr8, und ein Taktgenerator 40 erzeugt das Rücksetz-Taktsignal ΦRES aus einem Taktsignal Φ, das von dem Taktgenerator 28 erzeugt wird.
Fig. 3 zeigt ein anderes Beispiel eines Rücksetz-Schaltkreises zusammen mit dem Teil des Datenbusses. In Fig. 3 haben solche Einzelheiten, die mit Einzelheiten der Fig. 2 übereinstimmen, dieselben Bezugszeichen und eine Beschreibung derselben ist hier dann weggelassen. Die Darstellung des Bitleitungsteils und des Taktgenerators 28 ist desweiteren weggelassen. In Fig. 3 wird das Paar Datenbusse mittels eines Rücksetz-Schaltkreises 45 auf das Massepotential Vss zurückgesetzt, wobei dieser Schaltkreis auf das Rücksetz-Taktsignal ΦRES hin arbeitet. Der Rücksetz-Schaltkreis 45 hat einen n-Kanal-Transistor Tr9, der mit dem Datenbus DB verbunden ist und einen n-Kanal-Transistor Tr10, der mit dem Datenbus verbunden ist.
Jedoch sind die Rücksetz-Schaltkreise 41 und 45 nach den Fig. 2 und 3 jeweils mit dem Paar Datenbusse an Stellen A und A' verbunden, die sich in der Nähe des Datenausgangspuffers 24 befinden. Das Paar Datenbusse wird an den Stellen A und A', die in der Nähe des Datenausgangspuffers 24 liegen, relativ rasch auf die Rücksetzspannung zurückgesetzt. An den Stellen B und B', die das den Stellen A und A' gegenüberliegende Ende sind, wird dagegen das Paar Datenbusse nur nach einer Zeitverzögerung auf die Rücksetzspannung gebracht. Dies beruht auf den verteilten Widerständen R und parasitären Kapazitäten Cp des Paares Datenbusse.
Fig. 4 zeigt die Spannungsänderung (Potentialänderung) auf dem Paar Datenbusse mit Bezug auf das Rücksetz-Taktsignal ΦRES, und zwar dies für einen Schaltkreis nach Fig. 2, bei dem die Rücksetzspannung des Paares der Datenbusse auf Vcc/2 festgelegt ist. Fig. 5 zeigt in gleicher Weise die Spannungsänderung auf dem Paar Datenbusse mit Bezug auf das Rücksetz-Taktsignal ΦRES für den Schaltkreis nach Fig. 3, bei dem die Rücksetzspannung des Paares Datenbusse auf Vss festgelegt ist. In den Fig. 4 und 5 geben VA und VA, jeweils diejenigen Spannungen (Potential) der Datenbusse DB und an den Stellen A und A' an. VB und VB' geben jeweils die Spannungen (Potentiale) auf den Datenbussen DB und an den Stellen B und B' an.
Die Verbindung des nächsten ausgewählten Paares Bitleitungen mit dem Paar Datenbusse kann erst ausgeführt werden, wenn das Rücksetzen des Paares Datenbusse vollendet ist.
Eine bekannte Speichervorrichtung leidet daher an einem Problem, nämlich daß die Zugriffszeit der Speichervorrichtung lang ist, weil das Rücksetzen des Paares Datenbusse durch verteilte Widerstände R und parasitäre Kapazitäten Cp des Paares Datenbusse verlangsamt ist.
Andererseits kann ein Rauschen, das in das Paar Datenbusse in der Nähe der Stellen A und A' hineingelangt, mittels des Rücksetzschaltkreises 41 oder 45 dann beseitigt werden, wenn das Paar Datenbusse auf die Rücksetzspannung zurückgesetzt wird. Wenn das Rauschen jedoch in das Paar Datenbusse in der Nähe der Stellen B und B' hineingelangt, ist die Beseitigung des Rauschens jedoch wegen der verteilten Widerstände R und der parasitären Kapazitäten Cp des Paares Datenbusse ebenfalls verzögert. Es besteht daher das Problem, daß die Verbindung des nächsten Paares Bitleitungen mit dem Paar Datenbusse erst dann ausgeführt werden kann, wenn das Rücksetzen des Paares Datenbusse vollendet ist und nachdem das Rauschen vollständig beseitigt ist. Mit anderen Worten heißt dies, daß das Eingangs/Ausgangs-Gatter I/O nur dann geöffnet werden kann, wenn das Rauschen vollständig beseitigt ist, weil andererseits das Arbeiten der Speichervorrichtung durch das Rauschen gestört werden würde.
Die vorliegende Erfindung beseitigt diese Probleme der bekannten Speichervorrichtung indem eine Vielzahl von Rücksetz-Schaltkreisen vorgesehen ist, die an verschiedenen Stellen mit dem Paar Datenbusse verbunden sind.
Fig. 6 zeigt einen wesentlichen Anteil einer ersten Ausführungsform einer erfindungsgemäßen Speichervorrichtung. Es sei angenommen, daß die vorliegende Ausführungsform und die noch nachfolgend beschriebenen Ausführungsformen den grundsätzlichen Aufbau der Speichervorrichtung nach Fig. 1 haben. Diejenigen Einzelheiten, die in Fig. 6 dieselben sind wie in Fig. 2, haben dieselben Bezugszeichen und deren Beschreibung ist weggelassen. In. Fig. 6 ist mit RC ein mit gestrichelten Linien gekennzeichneter RC-Schaltkreis bezeichnet, der durch verteilte Widerstände und parasitäre Kapazitäten des Paares Datenbusse gebildet ist.
Wenn ein invertierter Reihenadressen-Abtastimpuls GRAS an den in Fig. 1 gezeigten Taktgenerator 26 angelegt wird, erzeugt der Taktgenerator 26 ein inneres Taktsignal Φ&sub1;. Der Adressenpuffer 20 und der Reihendekoder 12 arbeiten auf das interne Taktsignal Φ&sub1; hin und die in Fig. 6 gezeigte Wortleitung WL wird ausgewählt. In Fig. 6 ist der Pegel der vorauserfolgten Aufladung des Paares der Bitleitungen auf Vcc/2 festgelegt. Die Kapazität der Speicherzelle MC lädt die Bitleitung BL auf oder entlädt sie abhängig von der gespeicherten Information und die Potentialdifferenz tritt zwischen den Bitleitungen BL und auf. Das interne Taktsignal Φ&sub1; geht über die UND-Schaltung 38, die aufgrund eines invertierten Spaltenadressen-Abtastimpulses CAS mit niedrigem Pegel offen ist, und es wird dem Taktgenerator 28 zugeführt. Der Taktgenerator 28 erzeugt das Taktsignal ΦS und der Leseverstärker SA des Leseverstärkers und das Eingangs/Ausgangs-Gatter 16 werden auf das Taktsignal ΦS hin aktiv. Zum Beispiel zieht der Leseverstärker SA somit das Potential auf der Bitleitung BL auf die Versorgungsspannung Vcc nach oben und drückt das Potential auf der Bitleitung auf das Massepotential Vss.
Das Taktsignal ΦS des Taktgenerators 28 geht auch an den Spaltendekoder 14 und dieser erzeugt das Taktsignal ΦT entsprechend der vom Adressenpuffer 18 kommenden Adresse. Wie dies vorangehend beschrieben ist, wird dieses Taktsignal ΦT dazu benutzt, das ausgewählte Eingangs/- Ausgangsgatter I/O in den Zustand EIN zu bringen (wobei dieses Gatter aus den Transistoren Tr6 und Tr7 besteht).
Bei der ersten in Fig. 6 gezeigten Ausführungsform sind drei Rücksetz-Schaltkreise 51, 52 und 53 vorgesehen, um das Paar Datenbusse vor einem jeden Lesevorgang zurückzusetzen. Der Rücksetz-Schaltkreis 51 hat einen n-Kanal-Transistor Tr21, der mit den Datenbussen DB und an den Stellen A und A' in der Nähe des Ausgangspuffers 24 verbunden ist. Der Rücksetz-Schaltkreis 52 hat einen n-Kanal-Transistor Tr22, der mit den Datenbussen DB und an den Stellen B und B' verbunden ist, die sich gegenüber den Stellen A und A' am anderen Ende befinden. Zusätzlich ist der Rücksetz-Schaltkreis 53 mit einem n-Kanal-Transistor Tr23 mit den Datenbussen DB und an dazwischenliegenden Stellen C und C' verbunden.
Die Rücksetz-Schaltkreise 51, 53 und 52 befinden sich jeweils auf Rücksetz-Taktsignale ΦRES, Φ'RES und Φ''RES hin im Zustand EIN. Diese Rücksetz-Taktsignale ΦRES, Φ'RES und Φ''RES sind jeweils von den Taktgeneratoren 50&sub1;, 50&sub2; und 50&sub3; erzeugt, die vom Taktsignal Φ des Taktsignal-Generators 28 getriggert sind. Das Taktsignal Φ geht an den Taktgenerator 50&sub2; über die Leitungen 54 und 55 als Taktsignal ΦB und das Taktsignal Φ geht an den Taktgenerator 50&sub3; über die Leitung 54 als ein Taktsignal ΦC. In Fig. 6 sind mit R&sub5;&sub4; und R&sub5;&sub5; die jeweiligen Leitungswiderstände der Leitungen 54 und 55 bezeichnet.
Fig. 7 zeigt ein Zeitdiagramm der Spannungsänderungen in dem in Fig. 6 gezeigten Schaltkreis. In Fig. 7 und in den noch nachfolgend beschriebenen Fig. 10, 11 und 13 bezeichnen VA bis VC die Spannungen (Potentiale) an den jeweiligen Stellen A bis C und VA' bis VC' bezeichnen die Spannungen (Potentiale) an den jeweiligen Stellen A' bis C'. Wie dies aus Fig. 7 zu ersehen ist, wird das Paar Datenbusse bei der vorliegenden Ausführungsform auf Vcc/2 zurückgesetzt. Das Taktsignal Φ wird dem Taktgenerator 50&sub1; direkt zugeführt. Das Taktsignal Φ wird jedoch dem Taktgenerator 50&sub2; über die Leitungen 54 und 55 und dem Taktgenerator 50&sub3; über die Leitung 54 zugeführt. Aus diesem Grunde sind die Taktsignale ΦB und ΦC, die den jeweiligen Taktgenerator 50&sub2; und 50&sub3; tatsächlich triggern, in Bezug auf das Taktsignal Φ, wie in Fig. 7 gezeigt, aufgrund der Leitungswiderstände R&sub5;&sub4; und R&sub5;&sub5; und der parasitären Kapazitäten der Leitungen 54 und 55 verzögert. Die Rücksetz-Taktsignale Φ'RES und Φ''RES sind dementsprechend in Bezug auf das Rücksetz- Taktsignal ΦRES verzögert und die Transistoren Tr21, Tr23 und Tr22 werden in dieser Reihenfolge in den Zustand Zustand EIN gebracht, um die Datenbusse DB und kurzzuschließen.
Das Kurzschließen der Datenbusse DB und an den Stellen A und A', B und B' und C und C' tritt nicht gleichzeitig auf. Die Verzögerung des Kurzschließens an den Stellen C und C' und B und B' ist jedoch gegenüber dem Kurzschließen an den Stellen A und A' außerordentlich gering, wenn man dies mit der Zeit vergleicht, die das vollständige Zurücksetzen des Paares Datenbusse an den Stellen B und B' in Fig. 2 gegenüber der Zeit, die das Zurücksetzen des Paares Datenbusse an den Stellen A und A' benötigt. Mit anderen Worten heißt dies, daß die Verzögerung des Kurzschließens, die durch die Leitungen 54 und 55 verursacht ist, vernachlässigbar ist und daß diejenige Zeitdauer außerordentlich kurz ist, die für das vollständige Zurücksetzen des Paares Datenbusse erforderlich ist, wenn man dies mit der Schaltung nach Fig. 2 vergleicht. Daher ist es möglich, das Paar Datenbusse mit hoher Geschwindigkeit auf die Spannung Vss/2 zurückzusetzen.
Fig. 8 zeigt einen wesentlichen Teil einer zweiten Ausführungsform einer erfindungsgemäßen Speichervorrichtung. In Fig. 8 sind diejenigen Einzelheiten, die mit den Einzelheiten der Fig. 6 gleich sind, mit den gleichen Bezugszeichen versehen und deren Beschreibung weggelassen. In Fig. 8 ist ein Teil der Bitleitung und des Taktgenerators 28 weggelassen. In der vorliegenden Ausführungsform wird das Paar Datenbusse auf das Massepotential (Grundspannung) Vss zurückgesetzt.
Bei der zweiten Ausführungsform nach Fig. 8 erfolgt das Rücksetzen des Paares Datenbusse vor einem jeden Lesevorgang mittels der Rücksetz- Schaltkreise 61, 62 und 63. Der Rücksetz-Schaltkreis 61 hat n-Kanal- Transistoren Tr31 und Tr41, die mit den Datenbussen DB und an den Stellen A und A' in der Nähe des Ausgangspuffers 24 verbunden sind. Der Rücksetzschaltkreis 62 hat n-Kanal-Transistoren Tr32 und Tr42, die mit den Datenbussen DB und an den Stellen B und B' verbunden sind, die sich gegenüber den Stellen A und A' am anderen Ende befinden. Zusätzlich ist der Rücksetz-Schaltkreis 63 mit den n-Kanal-Transistoren Tr33 und Tr43 vorgesehen, die mit den Datenbussen DB und an dazwischenliegenden Stellen C und C' verbunden sind. Die Rücksetzschaltkreise 61, 63 und 62 werden auf die Rücksetz-Taktsignale ΦRES, Φ'RES und Φ''RES hin in den Zustand EIN gebracht.
Fig. 9 zeigt einen wesentlichen Teil einer dritten Ausführungsform einer erfindungsgemäßen Speichervorrichtung. In Fig. 9 haben diejenigen Einzelheiten, die den Einzelheiten in Fig. 6 und Fig. 8 entsprechen, dieselben Bezugszeichen und deren Beschreibung ist weggelassen. Bei der vorliegenden Ausführungsform werden die Paar Datenbusse auf Massepotential Vss zurückgesetzt.
Bei der in Fig. 9 gezeigten dritten Ausführungsform sind drei Rücksetz-Schaltkreise 71, 72 und 73 vorgesehen, die vor einem jeden Lesevorgang das Paar Datenbusse zurücksetzen. Der Rücksetz-Schaltkreis 71 hat die n-Kanal-Transistoren Tr21, Tr31 und Tr41, die mit den Datenbussen DB und an den Stellen A und A' in der Nähe des Ausgangspuffers 24 verbunden sind. Der Rücksetz-Schaltkreis 72 hat die n-Kanal-Transistoren Tr22, Tr32 und Tr42, die mit den Datenbussen DB und an den Stellen B und B' verbunden sind, die sich an dem den Stellen A und A' gegenüber anderen Ende befinden. Zusätzlich ist der Rücksetz-Schaltkreis 73 vorgesehen, der die n-Kanal-Transistoren Tr23, Tr33 und Tr43 hat, die mit den Datenbussen DB und an dazwischenliegenden Stellen C und C' verbunden sind. Auf die Rücksetz-Taktsignal ΦRES, Φ'RES und Φ''RES hin werden die Rücksetz-Schaltkreise 71, 73 und 72 in den Zustand EIN gebracht.
Fig. 10 zeigt ein Zeitdiagramm mit den Spannungsänderungen, die in dem Schaltkreis nach Fig. 8 auftreten. Wie aus Fig. 10 zu ersehen, wird das Paar Datenbusse auf Massepotential (Grundspannung) Vss zurückgesetzt. Die Rücksetz-Taktsignale ΦRES und Φ''RES sind gegenüber dem Rücksetz-Taktsignal ΦRES verzögert und die Transistor-Paare, die jeweils von den Transistoren Tr31 und Tr41, von den Transistoren Tr33 und Tr43 und von den Transistoren Tr32 und Tr42 gebildet sind, werden in dieser Reihenfolge in den Zustand EIN gebracht, um die Datenbusse DB und kurzzuschließen und auf das Massepotential zu bringen.
Fig. 11 zeigt ein Zeitdiagramm, aus dem die Spannungsveränderungen in der Schaltung nach Fig. 9 zu ersehen sind. Wie dies aus Fig. 11 zu ersehen ist, wird das Paar Datenbusse auf das Grundpotential Vss zurückgesetzt. Die Rücksetz-Taktsignale ΦRES und Φ''RES sind gegenüber dem Rücksetz-Taktsignal ΦRES verzögert und die jeweiligen Transistor- Gruppen, gebildet durch die Transistoren Tr21, Tr31 und Tr41, durch die Transistoren Tr23, Tr33 und Tr43 und durch die Transistoren Tr22, Tr32 und Tr42, werden in dieser Reihenfolge in den Zustand EIN gebracht, um die Datenbusse DB und kurzzuschließen und auf Massepotential zu bringen.
Bei der zweiten und der dritten Ausführungsform erfolgt das Kurzschließen und Aufmassebringen der Datenbusse DB und nicht gleichzeitig an den Stellen A und A', B und B' und C und C'. Die Verzögerung des Kurzschließens und Aufmassebringens an den Stellen C und C' und B und B' ist jedoch mit Bezug auf das Kurzschließen und Aufmassebringen an den Stellen A und A' nur außerordentlich kurz verzögert, verglichen mit der Zeit, die erforderlich ist, um das Paar Datenbusse an den Stellen B und B' in Fig. 3 vollständig zurückzusetzen gegenüber der Zeit, wann das Paar Datenbusse an den Stellen A und A' zurückgesetzt ist. Mit anderen Worten heißt dies, daß die Verzögerung des Kurzschließens und Aufmassebringens, das durch die Leitungen 54 und 55 verursacht ist, und die Zeitdauer, die erforderlich sind, um das Paar Datenbusse vollständig zurückzusetzen, außerordentlich kurz ist, verglichen mit den Verhältnissen bei der Schaltung nach Fig. 3. Es ist daher möglich, das Paar Datenbusse sehr rasch auf die Rücksetzspannung Vss zurückzusetzen.
Fig. 12 zeigt einen wesentlichen Teil einer vierten Ausführungsform einer erfindungsgemäßen Speichervorrichtung. In Fig. 12 sind diejenigen Einzelheiten, die mit entsprechenden Einzelheiten der Fig. 6 gleich sind, mit den gleichen Bezugszeichen versehen und eine Beschreibung derselben ist weggelassen. In Fig. 12 ist die Darstellung des Bitleitungsteils und des Taktgenerators 28 weggelassen. Bei der vorliegenden Ausführungsform wird das Paar Datenbusse auf die Versorgungsspannung Vcc zurückgesetzt.
Beim vierten Ausführungsbeispiel nach Fig. 12 sind drei Rücksetz- Schaltkreise 81, 82 und 83 vorgesehen, die das Paar Datenbusse vor einem jeden Lesevorgang zurücksetzen. Der Rücksetz-Schaltkreis 81 hat p-Kanal- Transistoren Tr51 und Tr61, die mit den Datenbussen DB und an den Stellen A und A' in der Nähe des Ausgangspuffers 24 verbunden sind. Der Rücksetz-Schaltkreis 82 hat p-Kanal-Transistoren Tr52 und Tr62, die mit den Datenbussen DB und an den Stellen B und B' verbunden sind, die sich an dem den Punkten A und A' gegenüber anderen Ende befinden. Zusätzlich ist der Rücksetz-Schaltkreis 83 vorgesehen, der p-Kanal- Transistoren Tr53 und Tr63 hat, die mit den Datenbussen DB und an dazwischenliegenden Stellen C und C' verbunden sind. Die Rücksetz- Schaltkreise 81, 83 und 82 werden auf die Taktsignale RES, RES und RES hin jeweils in den Zustand EIN gebracht. Diese Rücksetz-Taktsignale RES, RES und RES werden jeweils mittels der Taktgeneratoren 80&sub1;, 80&sub2; und 80&sub3; erzeugt, die mittels des Taktsignals Φ des Taktgenerators 28 getriggert werden. Das Taktsignal Φ wird dem Taktgenerator 80&sub2; über die Leitungen 54 und 55 als Taktsignal ΦB zugeführt und das Taktsignal Φ geht an den Taktgenerator 80&sub3; über die Leitung 54 als Taktsignal ΦC.
Fig. 13 zeigt ein Zeitdiagramm der Spannungsveränderungen in der Schaltung nach Fig. 12. Wie dies aus Fig. 13 zu ersehen ist, wird das Paar Datenbusse auf die Versorgungsspannung Vcc zurückgesetzt. Die Rücksetz-Taktsignale RES und RES sind gegenüber dem Rücksetz-Taktsignal RES verzögert und die Transistor-Paare sind jeweils gebildet aus üben Transistoren Tr51 und Tr61, den Transistoren Tr53 und Tr63 und den Transistoren Tr52 und Tr62, die in dieser Reihenfolge in den Zustand EIN gebracht werden, um kurzzuschließen und die Datenbusse DB und auf Masse zu bringen.
Bei der vierten Ausführungsform erfolgt die Verbindung der Datenbusse DB und mit der Versorgungsspannung Vcc an den Stellen A und A', B und B' und C und C' nicht gleichzeitig. Die Verzögerung der Verbindung mit der Versorgungsspannung Vcc an den Stellen C und C' und B und B' ist in Bezug auf die Verbindung der Versorgungsspannung Vcc an den Stellen A und A' außerordentlich kurz verzögert, verglichen mit der Zeit, die erforderlich ist, um das Paar Datenbusse an den Stellen B und B' vollständig zurückzusetzen gegenüber der Zeit, zu der das Paar Datenbusse an den Stellen A und A' bei einer bekannten Speichervorrichtung zurückgesetzt ist, die nur einen Rücksetz-Schaltkreis für das Zurücksetzen des Paares Datenbusse auf die Rücksetzspannung Vcc hat. Mit anderen Worten heißt dies, daß die Verzögerung bezüglich der Verbindung mit der Versorgungsspannung Vcc, die durch die Leitungen 54 und 55 verursacht ist, vernachlässigbar ist und daß die Zeitdauer, die erforderlich ist, um das Paar Datenbusse vollständig zurückzusetzen, kurz ist, verglichen mit der bekannten Speichervorrichtung. Daher ist es möglich, das Paar Datenbusse rasch auf die Rücksetzspannung Vcc zurückzusetzen.
Bei dem in Fig. 2 gezeigten Beispiel setzt z. B. der Transistor Tr8 das Paar Datenbusse auf Vcc/2 zurück und die gesamte Ladung, die sich auf dem Paar Datenbusse befindet, geht auf den Transistor Tr8. Aus diesem Grunde ist ein relativ großer Transistor mit großer Kapazität als Transistor Tr8 erforderlich und ein relativ großer Taktgenerator muß als Taktgenerator 40 benutzt werden, um den Transistor Tr8 zu treiben. In der ersten Ausführungsform nach Fig. 6 setzen andererseits die drei Transistoren Tr21, Tr22 und Tr23 das Paar Datenbusse auf Vcc/2 zurück und die gesamte Ladung auf dem Paar Datenbusse verteilt sich auf die Transistoren Tr21, Tr22 und Tr23. Daher können für die Transistoren Tr21, Tr22 und Tr23 solche mit kleinen Kapazitäten benutzt werden und kleine Taktgeneratoren können als Taktgeneratoren 50&sub1;, 50&sub2; und 50&sub3; verwendet werden. Obgleich die Anzahl der Transistoren und Taktgeneratoren bei der ersten Ausführungsform groß ist, verglichen mit dem Beispiel nach Fig. 2, ist die insgesamt erforderliche Fläche, die von den Transistoren und den Taktgeneratoren benötigt wird, nicht größer als die Gesamtfläche, die für den relativ großen Transistor und den relativ großen Taktgenerator des Beispiels nach Fig. 2 erforderlich ist. Das Gleiche gilt für die zweite, dritte und vierte Ausführungsform der Erfindung.
Fig. 14A zeigt ein Zeitdiagramm zur Erläuterung der Beseitigung von Rauschen auf dem Paar Datenbusse bei einer bekannten Speichervorrichtung. Wenn ein Rauschen z. B. an den Stellen B und B' in das Paar Datenbusse gelangt, ist das Beseitigen dieses Rauschens durch den Rücksetz-Schaltkreis (Transistor Tr8 im Falle des Beispiels Fig. 2) um diejenige Zeitkonstante verzögert, die durch die verteilten Widerstände R und parasitären Kapazitäten Cp des Paares Datenbusse bestimmt ist. Diese Zeitkonstante liegt z. B. in der Größenordnung einiger ns, wie dies in Fig. 14A gezeigt ist. Daher ist es nur dann möglich, das Eingangs/- Ausgangs-Gatter I/O zu einem Zeitpunkt T1 zu öffnen, zu dem das Rauschen vollständig beseitigt ist, weil das Arbeiten der Speichervorrichtung andererseits durch Rauschen beeinträchtigt wäre. In den Fig. 14A und 14B, die nachfolgend beschrieben werden, bezeichnet ΦT das Taktsignal, das das Eingangs/Ausgangs-Gatter I/O steuert.
Fig. 14B ist andererseits ein Zeitschema zur Erläuterung der Beseitigung von Rauschen von den Paaren Datenbusse der Ausführungsformen. Wenn ein Rauschen in das Paar Datenbusse an den Stellen B und B' der hier beschriebenen Ausführungsformen hineingelangt, so wird das Rauschen sofort durch den Rücksetz-Schaltkreis (52, 62, 72 oder 82) beseitigt, der den Stellen B und B' am nächsten angeschlossen ist. Das Rauschen gelangt somit nicht an die Stellen A und A'. Somit ist es möglich, das Eingangs/Ausgangs-Gatter I/O zu einer Zeit T2 zu öffnen, zu der das Rauschen vollständig beseitigt ist und die Zeitgabe, entsprechend der das Eingangs/Ausgangs-Gatter I/O geöffnet werden kann, ist um einen Betrag rascher gemacht, der der Zeitkonstante entspricht, die durch die verteilten Widerstände R und die parasitären Kapazitäten Cp des Paares der Datenbusse bestimmt ist. Hochgeschwindigkeitsbetrieb der Speichervorrichtung kann dementsprechend auch aus diesem Gesichtspunkt realisiert werden.
Bei den vorangehend beschriebenen Ausführungsformen sind drei Rücksetz-Schaltkreise mit dem Paar Datenbusse an drei verschiedenen Steilen verbunden. Es ist jedoch möglich, nur zwei Rücksetz-Schaltkreise zu verwenden, und diese z. B. an gegenüberliegenden Enden der Paare der Datenbusse anzuschließen. Es ist auch möglich, mehr als drei Rücksetz- Schaltkreise zu verwenden und diese an verschiedenen Stellen anzuschließen.
Die vorliegende Erfindung ist desweiteren nicht auf diese Ausführungsbeispiele beschränkt, sondern zahlreiche Varianten und Modifikationen können im Rahmen der vorliegenden Erfindung ausgeführt sein.

Claims

1. Halbleiter-Speichervorrichtung mit:

einem Speicherzellenarray (10) mit einer Vielzahl Speicherzellen (MC), die in einer Matrixanordnung angeordnet sind;

einem Leseverstärker (SA), der betriebsmäßig mit dem Speicherzellenarray verbunden ist und ein Signal verstärkt, das aus einer der Speicherzellen ausgelesen worden ist und der Ausgangsanschlüsse (BL, ) als Ausgänge für ein Komplementärsignal besitzt;

einem Paar Datenbusse (DB, ) zum Weiterleiten des Komplementärsignals;

einem Transfergatter (I/O) zum Verbinden dieses Paares Ausgangsanschlüsse mit dem Paar Datenbusse als Maßnahme eines Lesevorganges;

einem Daten-Ausgangspuffer (24), der mit diesem Paar Datenbusse verbunden ist, um ein Ausgangssignal abzugeben, und

einem ersten und einem zweiten Rücksetz-Schaltkreis (51, 52; 61, 62, 71, 72; 81, 82) zum Zurücksetzen dieses Paares Datenbusse auf eine vorgegebene Rücksetzspannung vor einem jeden Lesevorgang, abhängig von einem jeweiligen Rücksetz-Taktsignal (ΦRES, Φ''RES);

wobei dieser erste Rücksetz-Schaltkreis (51, 61, 71, 81) mit dem Haar Datenbusse (DB, ) an einem ersten Ende (A, A') nahe dem Daten-Ausgangspuffer (24) verbunden ist, der zweite Rücksetz-Schaltkreis (52, 62, 72, 82) dieser Vielzahl von Rücksetz-Schaltkreisen mit diesem Paar Datenbusse nahe einem zweiten Ende (B, B'), gegenüber dem ersten Ende, verbunden ist, gekennzeichnet dadurch,

daß wenigstens ein dritter oder mehr solche Rücksetz-Schaltkreise (53, 63, 73, 83) vorgesehen sind,

wobei dieser dritte oder diese mehreren Rücksetz-Schaltkreise (53, 63, 73, 83) mit diesem Paar Datenbusse an mittleren Teilen (C, C') angeschlossen sind, die örtlich verschieden zwischen dem ersten Ende und dem zweiten Ende positioniert sind.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, gekennzeichnet dadurch, daß die Vielzahl der Rücksetz-Schaltkreise dieses Paar Datenbusse auf eine Massespannung (Vss) zurücksetzen.

3. Halbleiter-Speichervorrichtung nach Anspruch 1, gekennzeichnet dadurch, daß die Vielzahl der Rücksetz-Schaltkreise das Paar Datenbusse auf die Spannung (Vcc) einer Versorgungsspannungsquelle zurücksetzen.

4. Halbleiter-Speichervorrichtung nach Anspruch 1, gekennzeichnet dadurch, daß die Vielzahl der Rücksetz-Schaltkreise dieses Paar Datenbusse auf eine Zwischenspannung (Vcc/2) zwischen der Spannung (Vcc) der Versorgungsspannungsquelle und einer Massespannung (Vss) zurücksetzen.