DE10144245B4 - Halbleiterspeicherbauelement mit Bitleitungen und einem Abtastverstärker - Google Patents

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Abstract

Halbleiterspeicherbauelement mit
– einem ersten und zweiten Block mit jeweils einer oder mehreren Bitleitungen (BLi, BLBi, BLj, BLBj) und
– einem Abtastverstärker (SA),
gekennzeichnet durch
– Logikmittel zum Verbinden einer an eine Speicherzelle des ersten Blocks angeschlossenen Bitleitung (BLi) mit einer komplementären Bitleitung (BLBj) des zweiten Blocks in Abhängigkeit von einem ersten Steuersignal und Isolieren einer an eine Speicherzelle des zweiten Blocks angeschlossenen Bitleitung (BLj) und einer komplementären Bitleitung (BLBi) des ersten Blocks vom Abtastverstärker in Abhängigkeit von einem zweiten Steuersignal, wobei mit der Bitleitung des ersten Blocks verbundene erste Isolationsmittel und mit der komplementären Bitleitung des ersten Blocks verbundene erste Vorladungsmittel durch das erste Steuersignal gesteuert werden.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einer oder mehreren Bitleitungen und einem zugehörigen Abtastverstärker.
  • Mit größerer Integrationsdichte von dynamischen Speichern mit wahlfreiem Zugriff (DRAM) wachsen die Probleme hinsichtlich dicht gepackter Datenübertragungsleitungen, z.B. Bitleitungen. Allgemein beginnt ein Vorgang zum Abtasten von in einer Speicherzelle gespeicherten Daten mit der Aktivierung eines Durchlasstransistors, der an eine ausgewählte Wortleitung gekoppelt ist. Dann werden Ladungen zu den mit der Speicherzelle gekoppelten Bitleitungen übertragen, was als „gemeinsame Ladungsnutzung" bezeichnet wird. Ein der Bitleitung zugewiesener Abtastverstärker verstärkt die Spannungsdifferenz zwischen der ausgewählten Bitleitung und deren Komplement und überträgt das Signal zu einer Eingabe/Ausgabe-Leitung als ein verstärktes Datensignal. Der Datenabtastpfad und die Speicherzelle als eine Einheit bilden eine erste atenabtastschaltung, die als eine Speicherzellenkernschaltung bezeichnet wird. 1 zeigt eine übliche Speicherzellenkernschaltung.
  • Wie aus 1 ersichtlich, sind hierbei mehrere Speicherzellen MC an ein Bitleitungspaar BLi/BLBi bzw. BLj/BLBj angeschlossen, innerhalb denen Isolationstransistorpaare N1/N2 bzw. N3/N4 angeordnet sind. Ein Abtastverstärker SA ist zwischen den Isolationstransistorpaaren N1/N2 und N3/N4 angeordnet und mit den Bitleitungspaaren BLi/BLBi und BLj/BLBj verbunden, an die bitleitungsbezogene Vorladungs-/Entzerrungsschaltungen PQi und PQj angeschlossen sind, die ein jeweiliges NMOS-Transistorpaar N5/N6 bzw. N7/N8 beinhalten.
  • Ein Datenabtastvorgang der Speicherzellenkernschaltung von 1 wird nun unter Bezugnahme auf die 1 bis 3 erläutert. Wenn angenommen ein i-ter Block ausgewählt wird, geht ein an die Gate-Elektroden des Isolationstransistorpaars N1/N2 im i-ten Block angelegtes Isolationssignal ISOi auf hohen Pegel, und ein an die Gate-Elektroden des Isolationstransistorpaars N3/N4 im j-ten Block angelegtes Isolationssignal ISOj geht auf niedrigen Pegel. Die Bitleitungen BLi/BLBi im i-ten Block werden auf eine Vorladungs-/Entzerrungsspannung VBL vorgeladen und angeglichen, wenn ein Entzerrungssignal EQi auf hohen Pegel gebracht wird. Wenn das Entzerrungssignal dann auf niedrigen Pegel heruntergebracht worden ist, wird bei Auswahl einer Wortleitung WLi0 eine gemeinsame Ladungsnutzung zwischen der Speicherzelle MC und der Bitleitung BLi in Abhängigkeit von den in der Speicherzelle MC gehaltenen Daten etabliert. Zu diesem Zeitpunkt wird die Bitleitung BLBi auf eine anfängliche Vorladungsspannung VBL vorgeladen. Der Abtastverstärker SA verstärkt eine geringe Potentialdifferenz zwischen den Bitleitungen BLi und BLBi in Reaktion darauf, dass ein Abtastverstärker-Steuersignal SAE auf hohen Pegel gebracht wird.
  • Die durch die gemeinsame Ladungsnutzung erzeugte Spannungsdifferenz zwischen den Bitleitungen BLi und BLBi ist mindestens in der Lage, ein Triggern des Abtastverstärkers SA zu induzieren, um einen zuverlässigen Abtastverstärkungsbetrieb des Abtastverstärkers SA zu bewirken. Jedoch gibt es eine gegenseitige Kapazität bzw. eine Koppelkapazität, da die aktivierten Bitleitungen des Paares BLi/BLBi parallel und mit so engem Abstand voneinander auf einem Halbleiterwafer angeordnet sind, dass sich eine Kapazität dazwischen aufbaut. Angenommen eine ausgewählte Speicherzelle speichert einen logischen „1"-Bitdatenwert und der Spannungsanstieg von der Primärspannung auf der Bitleitung BLi durch die gemeinsame Ladungsnutzung sei V, dann hat die Spannung auf der Bitleitung BLi vor dem Abtastverstärkungsvorgang im Abtastverstärker SA den Wert VBL + V. Hierbei würde theoretisch die Bitleitung BLBi den Wert VBL des Vorladungs-/Entzerrungspegels beibehalten, nimmt aber aufgrund der gegenseitigen Kapazität im wesentlichen einen Wert von etwa VBL + 0,2 (VBL + V) an. Daraus resultierend hat eine derartige Verringerung der Potentialdifferenz zwischen den Bitleitungen BLi und BLBi einen Verstärkungsbetrieb im Abtastverstärker SA mit unterdurchschnittlicher Leistungsfähigkeit zur Folge.
  • Um kapazitive Verluste in Abtastverstärkungsvorgängen abzuschwächen, ist in der Patentschrift US 5.383.159 und der japanischen Offenlegungsschrift 61-255591 A ein Verfahren zum synchronen Anordnen von Bitleitungen bei einer offenen Bitleitungsarchitektur in Form einer Twist-Architektur offenbart. Beispielsweise sind in der Patentschrift US 5.383.159 die Bitleitungen derjenigen Bitleitungspaare, die synchron aktiviert werden, in zueinander entgegengesetzten Richtungen angeordnet. Während das eine Bitleitungspaar, z.B. BLi/BLBj von 1, aktiviert ist, ist das andere Bitleitungspaar, z.B. BLj/BLBi, in der entgegengesetzten Richtung durch ein Entzerrungssignal auf die Bitleitungsspannung, z.B. VBL, vorgeladen/angeglichen. Dadurch kann die wechselseitige Kapazität zwischen Bitleitungen unterdrückt werden. Jedoch wird es erforderlich, die Verbindungszustände von Vorladungs-/Entzerrungstransistoren und die Zeitabstimmung des Entzerrungssignals zu steuern, um um die Vorladungs- und Entzerrungsvorgänge der Bitleitungen zu kontrollieren.
  • Aufgrund der höheren Dichten und Geschwindigkeiten gegenwärtiger DRAMs steht nur wenig Zeit zur Aktivierung/Deaktivierung von Signalen für die Steuerung der Abtastvorgänge und der Zeitabstimmung zwischen Lese- und Schreibsignalen zur Verfügung. Es besteht daher ein Bedarf, das Kapazitätsproblem anzugehen.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelements der eingangs genannten Art zugrunde, in welchem auch bei hohem Integrationsgrad ein vergleichsweise effektiver und zuverlässiger Datenabtastbetrieb möglich ist, vorzugsweise ohne dazu ein zusätzliches Signal zum Vorladen und Angleichen von Bitleitungen zu benötigen, und bei dem die wechselseitige Kapazität zwischen den Bitleitungen eines jeweiligen Bitleitungspaares relativ gering ist.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1 oder 16.
  • In einem ersten Aspekt der Erfindung werden die Bitleitungen eines jeweils synchron aktivierten Bitleitungspaares in unterschiedlichen Blöcken angeordnet, und die Bitleitungen werden in Reaktion auf ein Isolationssignal vorgeladen, das eine Verbindung zwischen der Bitleitung und dem Abtastverstärker steuert. Dadurch ist es nicht erforderlich, ein zusätzliches Signal zum Vorladen und Angleichen der Bitleitungen zu verwenden.
  • Gemäß einem weiteren Aspekt der Erfindung beinhaltet das Halbleiterspeicherbauelement einen ersten und zweiten Block, die auf einer jewei ligen Seite eines Abtastverstärkers angeordnet und jeweils mehrere Bitleitungen beinhalten, und eine Schaltung, die eine mit der Speicherzelle gekoppelte Bitleitung des ersten Blocks und eine komplementäre Bitleitung des zweiten Blocks mit dem Abtastverstärker verbindet und eine mit der Speicherzelle des zweiten Blocks gekoppelte Bitleitung sowie eine komplementäre Bitleitung des ersten Blocks bis auf eine vorgegebene Spannung in Abhängigkeit von einem Signal auflädt.
  • In einem weiteren Aspekt der Erfindung wird ein Halbleiterspeicherbauelement bereitgestellt, das einen Isolationstransistor, der eine Bitleitung mit einem Abtastverstärker verbindet, und einen Vorladungstransistor beinhaltet, der die Bitleitung an eine Referenzspannung ankoppelt. In diesem Bauelement erstreckt sich eine leitfähige Leitung in einer bestimmten Richtung, um ein Signal zur Steuerung des Isolations- und des Vorladungstransistors zu übertragen. Ein unterer Teil der leitfähigen Leitung beinhaltet einen leitfähigen aktiven Bereich des Isolationstransistors und einen leitfähigen aktiven Bereich des Vorladungstransistors als eine Gate-Elektrode in selbigem.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    •
  • Vorteilhafte, nachfolgend näher beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1 ein Schaltbild eines herkömmlichen Speicherzellenkerns,
  • 2 ein Zeitverlaufsdiagramm zur Veranschaulichung eines herkömmlichen Datenabtastvorgangs des in 1 gezeigten Speicherzellenkerns,
  • 3 eine schematische Darstellung eines herkömmlichen Entwurfsmusters für die in 1 gezeigte Speicherzellenkernschaltung,
  • 4 ein Schaltbild eines erfindungsgemäßen Speicherzellenkerns,
  • 5 ein Zeitsteuerungsdiagramm zur Veranschaulichung eines Datenabtastvorgangs des Speicherzellenkerns von 4,
  • 6 ein schematisches Schaltbild zur Veranschaulichung einer Verbindungsanordnung von Bitleitungen der 4,
  • 7 eine schematische Darstellung eines Entwurfsmusters der Zellenkernschaltung von 4 und
  • 8 ein Schaubild zur Veranschaulichung einer Spannungsdifferenz zwischen dem Stand der Technik und der Erfindung.
  • Der in 4 gezeigte Schaltungsaufbau beinhaltet eine Vorladungsschaltung 10 mit NMOS-Transistoren M5 und M6, die seriell zwischen ein Bitleitungspaar BLi/BLBi eines i-ten Blocks eingeschleift sind, und eine Vorladungsschaltung 20 mit NMOS-Transistoren M7 und M8, die seriell zwischen ein Bitleitungspaar BLj/BLBj eines j-ten Blocks eingeschleift sind. Zwischen die Bitleitung BLi und einen Abtastknoten SN ist ein Isolationstransistor M1 eingeschleift, und zwischen den Abtastknoten SN und die Bitleitung BLj ist ein Isolationstransistor M3 eingeschleift. Zwischen die Bitleitung BLBi und einen Abtastknoten SNB ist ein Isolationstransistor M2 eingeschleift, und zwischen die Bitleitung BLBj und den Abtastknoten SNB ist ein Isolationstransistor M4 eingeschleift.
  • Die Verbindungen der Source- und Drain-Elektroden der Isolationstransistoren und der Vorladungstransistoren sind identisch mit der herkömmlichen Schaltung von 1, jedoch unterscheidet sich die Anbindung der Gate-Elektroden der Transistoren dieser Vorladungsschaltungen. Die Gate-Elektroden der Vorladungstransistoren M6 und M7 sind gemeinsam an ein Isolationssignal ISOi angeschlossen, das außerdem die Gate-Elektroden der Isolationstransistoren M1 und M4 steuert. In gleicher Weise sind die Gate-Elektroden der Vorladungstransistoren M5 und M8 gemeinsam an ein Isolationssignal ISOj angeschlossen, an das auch die Gate-Elektroden der Isolationstransistoren M2 und M3 angeschlossen sind. Die Schaltung erlaubt dadurch ein Vorladen der Bitleitungen mit einem einzigen Isolationssignal ISOi bzw. ISOj, ohne dass ein zusätzliches Vorladungssignal wie bei dem in 1 gezeigten Stand der Technik erforderlich ist.
  • Das Zeitsteuerungsdiagramm von 5 veranschaulicht die Datenabtastbetriebsweisen des erfindungsgemäßen Speicherzellenkerns von 4. Angenommen der i-te Block wird ausgewählt, dann liegt das Isolationssignal ISOi im i-ten Block während des gesamten Abtastvorgangs auf hohem Pegel, und das Isolationssignal ISOj im j-ten Block geht zu einem Zeitpunkt t1 vom hohen auf niedrigen Pegel über. Die Transistoren M5 bis M8 der Vorladungsschaltungen 10 und 20 werden bis zum Zeitpunkt t1 leitend geschaltet, und die Bitleitungspaare BLi/BLBi und BLj/BLBj werden auf die Vorladungsspannung VBL aufgeladen. Nach dem Zeitpunkt t1 geht das Isolationssignal ISOj im j-ten Block auf niedrigen Pegel, was die Isolationstransistoren M2 und M3 sowie die Vorladungstransistoren M5 und M8 sperrend schaltet. Zu diesem Zeitpunkt verbinden die Isolationstransistoren M1 und M4 bereits die Bitleitungen BLi bzw. BLBj mit dem Abtastverstärker SA, da das Isolationssignal ISOi während des Abtastvorgangs auf hohem Pegel bleibt. Wenn danach irgendeine ausgewählte Wortleitung WLi auf hohen Pegel gebracht wird, wie für einen Zeitpunkt t2 gezeigt, wird eine gemeinsame Ladungsnut zung zwischen der ausgewählten Speicherzelle MCi und der Bitleitung BLi etabliert, und die Bitleitung BLBj wird auf die Referenzspannung aufgeladen, die der Vorladungsspannung VBL entspricht. Zu einem Zeitpunkt t3 wird das Abtastverstärker-Steuersignal SAE auf hohen Pegel gebracht und bewirkt, dass der Abtastverstärker SA die Potentialdifferenz zwischen den Bitleitungen BLi und BLBj verstärkt. Man beachte, dass die Erfindung die Differenz zwischen zwei Bitleitungen misst, die sich nicht nebeneinander befinden, so dass zwischen ihnen keine merkliche Kapazität vorhanden sein kann.
  • 8 veranschaulicht das Ergebnis dieses Abtastbetriebs. Genauer zeigt 8 eine Potentialdifferenz zwischen Bitleitungen ab einem Zeitpunkt, zu dem eine gemeinsame Ladungsnutzung etabliert wird, bis zu einem Zeitpunkt, zu dem der Abtastverstärker angeschaltet wird, d.h. sie zeigt die Spannungsdifferenz zwischen den Bitleitungen während eines Abtastvorgangs vom Zeitpunkt t2 bis zum Zeitpunkt t3. Wie aus 8 ersichtlich, ist die Potentialdifferenz zwischen Bitleitungen im Fall der Erfindung entsprechend der gestrichelten und mit „neu" bezeichneten Kennlinie um etwa 0,01V höher als beim Stand der Technik, der mit der durchgezogenen und mit „alt" markierten Kennlinie gezeigt ist. Das Ergebnis ähnelt der herkömmlichen Weise, in der Bitleitungen gleichzeitig in einer Twist-Architektur angeordnet sind, eine hervorzuhebende Eigenschaft der Erfindung ist es jedoch, dass dieses Resultat von der Verwendung eines Isolationssignals ohne Benutzung eines zusätzlichen, separaten Signals zum Vorladen und Entzerren der Bitleitung herrührt. Durch Eliminierung bestimmter Komponenten wird überraschenderweise ein verbessertes Leistungsvermögen erzielt.
  • In gleicher Weise bleibt, wenn der j-te Block ausgewählt wird, das Isolationssignal ISOj über den Abtastvorgang hinweg auf hohem Pegel, so dass beide Bitleitungen BLi und BLBj auf die Vorladungsspannung VBL aufgeladen werden. Nachdem das Isolationssignal ISOi zum Zeitpunkt t1 auf niedrigen Pegel gegangen ist, erzeugt jegliche Wortleitung WLj, die zum Zeitpunkt t2 auf hohen Pegel gebracht wird, eine geringfügige Potentialdifferenz zwischen den Bitleitungen BLBi und BLj, die dann durch den Abtastverstärker SA verstärkt werden kann.
  • 6 zeigt schematisch eine methodische Ausführung der Erfindung, und 7 zeigt eine praktische Entwurfsstruktur gemäß 6, speziell Strukturen von Bitleitungen, Isolationstransistoren und Vorladungstransistoren um den Abtastverstärkerbereich SA herum. Wenngleich die Leitungen für die Isolationssignale ISOi und ISOj in 4 sich überkreuzend dargestellt sind, werden wegen der Schwierigkeit einer Überkreuzung der Isolationssignalleitungen für die Gate-Polysiliziumschichten in Wirklichkeit Gate-Polysiliziumschichten für die Isolationssignalleitungen im allgemeinen auf demselben vertikalen Level im gleichen Herstellungsschritt gebildet.
  • Wie aus den 6 und 7 ersichtlich, sind Gate-Polysiliziumschichten GPil, GPjl, GPjr und GPir zum Führen der Isolationssignale ISOi und ISOj geradlinig und sich nicht überkreuzend gebildet. Die aktiven n+-Bereiche der Isolationstransistoren M1 bis M4 und der Vorladungstransistoren M5 bis M8 sind effektiv über die Gate-Polysiliziumschichten so verteilt, dass die Schaltung von 4 ohne Überkreuzung erzeugt wird. Die Gate-Polysiliziumschicht für das Isolationssignal ISOi des i-ten Blocks ist in GPil und GPir auf einer jeweiligen Seite des Bereichs des Abtastverstärkers A unterteilt, und die Gate-Polysiliziumschicht für das Isolationssignal ISOj des j-ten Blocks ist in GPjl und GPjr auf einer jeweiligen Seite des Bereichs des Abtastverstärkers SA unterteilt. Wenngleich nicht gezeigt, gibt es im Abtastverstärkerbereich SA nicht nur Bitleitungs-Abtastverstärker, sondern auch Eingabe/Ausgabe-Gate-Transistoren zum Verbinden der Bitleitungen mit einer Eingabe/Ausgabe-Leitung.
  • Die Isolations- und Vorladungstransistoren können auf beiden Seiten der Gate-Polysiliziumschichten gebildet sein. Im gezeigten Ausführungsbeispiel sind die aktiven n+-Bereiche des Isolationstransistors M1 und des Vorladungs-/Entzerrungs-Transistors M6 jeweils auf derselben Ebene unterhalb und auf gegenüberliegenden Seiten der Gate-Polysiliziumschicht GPil gebildet. Aktive n+-Bereiche des Isolationstransistors M2 und des Vorladungs-/Entzerrungs-Transistors M5 sind jeweils auf derselben Ebene unterhalb der Gate-Polysiliziumschicht GPjl gebildet. Des weiteren sind auf einem Level unterhalb der Gate-Polysiliziumschicht GPir aktive n+-Bereiche des Isolationstransistors M3 und des Vorladungstransistors M8 jeweils auf derselben Ebene gebildet. Aktive n+-Bereiche des Isolationstransistors M4 und des Vorladungstransistors M7 sind jeweils auf derselben Ebene unterhalb der Gate-Polysiliziumschicht GPjr gebildet.
  • Die aktiven Bereiche des Isolationstransistors M2 und des Vorladungstransistors M6 sind miteinander über einen verlängerten aktiven Bereich NA26 verbunden, und die aktiven Bereiche des Isolationstransistors M1 und des Vorladungstransistors M5 sind miteinander über eine Polysilizium-Brückenschicht BP15 verbunden. Die aktiven Bereiche des Isolationstransistors M2 und des Vorladungstransistors M4 sind miteinander über eine Polysilizium-Brückenschicht BP24 verbunden, und die aktiven Bereiche des Isolationstransistors M1 und des Isolationstransistors M3 sind miteinander über eine Polysilizium-Brückenschicht BP13 verbunden. Die aktiven Bereiche des Isolationstransistors M3 und des Vorladungstransistors M7 sind miteinander über einen verlängerten aktiven Bereich NA37 verbunden, und die aktiven Bereiche des Isolationstransistors M4 und des Vorladungstransistors M8 sind miteinander über eine Polysilizium-Brückenschicht BP48 verbunden.
  • Die Verbindungen der Vorladungs-/Entzerrungs-Transistoren mit der Bitleitungs-Vorladungsspannung VBL entsprechen denen beim Stand der Technik.
  • Die Polysilizium-Brückenschichten BP15, BP13, BP24 und BP48 können in einem einzigen Herstellungsvorgang mit der Bitleitungs-Polysiliziumschicht BP unter Verwendung einer einzigen Maske gebildet werden, um die aktiven Bereiche der Transistoren zu verbinden, die nicht als ein aktives Muster verbunden sind. Es ist daher nicht erforderlich, die Polysilizium-Brückenschicht in einem zusätzlichen Schritt zu erzeugen. Gemäß der Entwurfsanordnung der 6 und 7 sind die aktiven Bereiche von M2 bzw. M3 und M6 bzw. M7 über einen verlängerten aktiven Bereich verbunden, und die aktiven Bereiche von M1 bzw. M3 und M4 bzw. M8 sind über die Brücken-Polysiliziumschicht verbunden. Die Schaltung kann jedoch genauso gut derart hergestellt werden, dass die aktiven Bereiche von M2 bzw. M3 und M6 bzw. M7 über die Brücken-Polysiliziumschicht verbunden sind und die aktiven Bereiche von M1 bzw. M3 und M4 bzw. M8 über den verlängerten aktiven Bereich verbunden sind.
  • Wie die vorstehende Beschreibung deutlich macht, wird erfindungsgemäß eine Speicherzellenkernschaltung bereitgestellt, in welcher parasitäre Kapazitäten zwischen Bitleitungen während Abtastvorgängen ohne Notwendigkeit eines komplexen Schaltungsaufbaus eliminiert sind und der Schaltungsaufbau durch Eliminierung überschüssiger Signalsteuerleitungen in der Tat vereinfacht und effizienter gemacht ist.

Claims (17)

  1. Halbleiterspeicherbauelement mit – einem ersten und zweiten Block mit jeweils einer oder mehreren Bitleitungen (BLi, BLBi, BLj, BLBj) und – einem Abtastverstärker (SA), gekennzeichnet durch – Logikmittel zum Verbinden einer an eine Speicherzelle des ersten Blocks angeschlossenen Bitleitung (BLi) mit einer komplementären Bitleitung (BLBj) des zweiten Blocks in Abhängigkeit von einem ersten Steuersignal und Isolieren einer an eine Speicherzelle des zweiten Blocks angeschlossenen Bitleitung (BLj) und einer komplementären Bitleitung (BLBi) des ersten Blocks vom Abtastverstärker in Abhängigkeit von einem zweiten Steuersignal, wobei mit der Bitleitung des ersten Blocks verbundene erste Isolationsmittel und mit der komplementären Bitleitung des ersten Blocks verbundene erste Vorladungsmittel durch das erste Steuersignal gesteuert werden.
  2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass zweite Vorladungsmittel, die an die Bitleitung des zweiten Blocks angeschlossen sind, und zweite Isolationsmittel, die an die komplementäre Bitleitung des zweiten Blocks angeschlossen sind, durch das erste Steuersignal gesteuert werden.
  3. Halbleiterspeicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass an die Bitleitung des ersten Blocks angeschlossene dritte Vorladungsmittel und an die komplementäre Bitleitung des ersten Blocks angeschlossene dritte Isolationsmittel vorgesehen sind, wobei die dritten Vorladungsmittel und die dritten Isolationsmittel durch das zweite Steuersignal gesteuert werden.
  4. Halbleiterspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass an die Bitleitung des zweiten Blocks angeschlossene vierte Isolationsmittel und an die komplementäre Bitleitung des zweiten Blocks angeschlossene vierte Vorladungsmittel vorgesehen sind, wobei die vierten Isolationsmittel und die vierten Vorladungsmittel synchron durch das zweite Steuersignal gesteuert werden.
  5. Halbleiterspeicherbauelement nach Anspruch 3 oder 4, weiter dadurch gekennzeichnet, dass ein erstes Ende der ersten Isolationsmittel mit einem ersten Ende der dritten Vorladungsmittel gekoppelt ist und ein zweites Ende der ersten Isolationsmittel mit einem ersten Ende des Abtastverstärkers gekoppelt ist.
  6. Halbleiterspeicherbauelement nach einem der Ansprüche 3 bis 5, weiter dadurch gekennzeichnet, dass ein erstes Ende der dritten Isolationsmittel mit einem ersten Ende der ersten Vorladungsmittel gekoppelt ist.
  7. Halbleiterspeicherbauelement nach einem der Ansprüche 4 bis 6, weiter dadurch gekennzeichnet, dass ein erstes Ende der zweiten Isolationsmittel mit einem zweiten Ende der dritten Isolationsmittel gekoppelt ist und ein zweites Ende der zweiten Isolationsmittel mit einem ersten Ende der vierten Vorladungsmittel gekoppelt ist.
  8. Halbleiterspeicherbauelement nach einem der Ansprüche 2 bis 7, weiter dadurch gekennzeichnet, dass ein erstes Ende der zweiten Isolationsmittel mit einem zweiten Ende des Abtastverstärkers gekoppelt ist.
  9. Halbleiterspeicherbauelement nach einem der Ansprüche 4 bis 8, weiter dadurch gekennzeichnet, dass ein erstes Ende der vierten Isolationsmittel mit einem ersten Ende der zweiten Vorladungsmittel, einem ersten Ende des Abtastverstärkers und einem zweiten Ende der ersten Isolationsmittel gekoppelt ist.
  10. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass die Logikmittel erste Logikmittel zum Verbinden der an eine Speicherzelle des ersten Blocks angeschlossenen Bitleitung (BLi) und der komplementären Bitleitung (BLBj) des zweiten Blocks mit dem Abtastverstärker (SA) in Abhängigkeit von dem ersten Steuersignal und zweite Logikmittel zum Verbinden der an eine Speicherzelle des zweiten Blocks angeschlossenen Bitleitung (BLj) und der komplementären Bitleitung (BLBi) des ersten Blocks mit dem Abtastverstärker in Abhängigkeit von dem zweiten Steuersignal umfassen.
  11. Halbleiterspeicherbauelement nach einem der Ansprüche 3 bis 10, weiter dadurch gekennzeichnet, dass ein erstes Ende der ersten Isolationsmittel des ersten Blocks mit einem ersten Ende des Abtastverstärkers über erste Kopplungsmittel gekoppelt ist und ein erstes Ende der ersten Vorladungsmittel des ersten Blocks mit einem ersten Ende der dritten Isolationsmittel über zweite Kopplungsmittel gekoppelt ist.
  12. Halbleiterspeicherbauelementnach einem der Ansprüche 4 bis 11, weiter dadurch gekennzeichnet, dass ein erstes Ende der zweiten Isolationsmittel des zweiten Blocks über die ersten Kopplungsmittel mit einem zweiten Ende des Abtastverstärkers gekoppelt ist und ein erstes Ende der zweiten Vorladungsmittel des zweiten Blocks über die zweiten Kopplungsmittel mit einem ersten Ende der vierten Isolationsmittel gekoppelt ist.
  13. Halbleiterspeicherbauelement nach Anspruch 11 oder 12, weiter dadurch gekennzeichnet, dass die ersten Kopplungsmittel einen Polysiliziumbereich und die zweiten Kopplungsmittel einen verlängerten aktiven Bereich beinhalten.
  14. Halbleiterspeicherbauelement nach einem der Ansprüche 10 bis 13, weiter dadurch gekennzeichnet, dass die ersten Logikmittel die ersten und zweiten Isolationsmittel und die zweiten Logikmittel die dritten und vierten Isolationsmittel umfassen.
  15. Halbleiterspeicherbauelement nach einem der Ansprüche 4 bis 14, weiter dadurch gekennzeichnet, dass – die ersten Isolationsmittel einen zwischen die erste Bitleitung (BLi) und den Abtastverstärker (SA) eingeschleiften ersten Isolationstransistor (M1) aufweisen, der auf ein das erste Steuersignal bildendes erstes Isolationssignal (ISOi) anspricht, – die zweiten Isolationsmittel einen zwischen die zweite komplementäre Bitleitung (BLBj) in derselben Reihe wie die erste komplementäre Bitleitung (BLBi) und den Abtastverstärker eingeschleiften zweiten Isolationstransistor (M4) aufweisen, der auf das erste Isolationssignal anspricht, – die ersten Vorladungsmittel einen zwischen die erste komplementäre Bitleitung und eine Referenzspannung (VBL) eingeschleiften ersten Vorladungstransistor (M6) aufweisen, der auf das erste Isolationssignal anspricht, – die zweiten Vorladungsmittel einen zwischen die zweite Bitleitung in derselben Reihe wie die erste Bitleitung und die Referenzspannung eingeschleiften zweiten Vorladungstransistor M7 aufweisen, der auf das erste Isolationssignal anspricht, – die dritten Isolationsmittel einen zwischen die erste komplementäre Bitleitung und den Abtastverstärker eingeschleiften dritten Isolationstransistor (M2) aufweisen, der auf ein das zweite Steuersignal bildendes zweites Isolationssignal anspricht, – die vierten Isolationsmittel einen zwischen die zweite Bitleitung und den Abtastverstärker eingeschleiften vierten Isolationstransistor (M3) aufweisen, der auf das zweite Isolationssignal anspricht, – die dritten Vorladungsmittel einen zwischen die erste Bitleitung und die Referenzspannung eingeschleiften dritten Vorladungstransistor (M5) aufweisen, der auf das zweite Isolationssignal anspricht, und – die vierten Vorladungsmittel einen zwischen die zweite komplementäre Bitleitung und die Referenzspannung eingeschleiften vierten Vorladungstransistor (M8) aufweisen, der auf das zweite Isolationssignal anspricht.
  16. Halbleiterspeicherbauelement mit folgenden Elementen: – einem Isolationstransistor (M1), der eine Bitleitung (BLi) mit einem Abtastverstärker (SA) verbindet, – einem Vorladungstransistor (M5), der die Bitleitung mit einer Referenzspannung (VBL) verbindet, und – einer zum Übertragen eines Signals für die Steuerung des Isolations- und des Vorladungstransistors eingerichteten leitfähigen Lei tung, wobei ein unterer Teil der leitfähigen Leitung einen leitfähigen aktiven Bereich des Isolationstransistors und einen leitfähigen aktiven Bereich des Vorladungstransistors als jeweilige Gate-Elektrode beinhaltet.
  17. Halbleiterspeicherbauelement nach Anspruch 16, weiter gekennzeichnet durch – einen ersten Blockbereich mit einer ersten und zweiten leitfähigen Leitung, – einen zweiten Blockbereich mit einer dritten und vierten leitfähigen Leitung, wobei die erste und zweite leitfähige Leitung zum Führen eines ersten bzw. zweiten Isolationssignals (ISOi, ISOj) sowie die dritte und vierte leitfähige Leitung zum Führen des ersten bzw. zweiten Isolationssignals eingerichtet sind, – einen in einem unteren Teil der ersten leitfähigen Leitung im ersten Blockbereich gebildeten ersten leitfähigen Bereich zum Verbinden einer ersten Bitleitung mit dem Abtastverstärker, – einen in einem unteren Teil der zweiten leitfähigen Leitung im ersten Blockbereich gebildeten zweiten leitfähigen Bereich zum Verbinden einer ersten komplementären Bitleitung mit dem Abtastverstärker, – einen im unteren Teil der zweiten leitfähigen Leitung im zweiten Blockbereich gebildeten dritten leitfähigen Bereich zum Verbinden einer zweiten Bitleitung mit dem Abtastverstärker, – einen im unteren Teil der ersten leitfähigen Leitung im zweiten Blockbereich gebildeten vierten leitfähigen Bereich zum Verbinden einer zweiten komplementären Bitleitung mit dem Abtastverstärker, – einen im unteren Teil der zweiten leitfähigen Leitung im ersten Blockbereich gebildeten fünften leitfähigen Bereich zum Verbinden der ersten Bitleitung mit der Referenzspannung, – einen im unteren Teil der ersten leitfähigen Leitung im ersten Blockbereich gebildeten sechsten leitfähigen Bereich zum Verbinden der ersten komplementären Bitleitung mit der Referenzspannung, – einen im unteren Teil der ersten leitfähigen Leitung im zweiten Blockbereich gebildeten siebten leitfähigen Bereich zum Verbinden der zweiten Bitleitung mit der Referenzspannung und – einen im unteren Teil der zweiten leitfähigen Leitung im zweiten Blockbereich gebildeten achten leitfähigen Bereich zum Verbinden der zweiten komplementären Bitleitung mit der Referenzspannung.
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