TW507197B - Data sensing circuit of semiconductor memory - Google Patents

Data sensing circuit of semiconductor memory Download PDF

Info

Publication number
TW507197B
TW507197B TW090112058A TW90112058A TW507197B TW 507197 B TW507197 B TW 507197B TW 090112058 A TW090112058 A TW 090112058A TW 90112058 A TW90112058 A TW 90112058A TW 507197 B TW507197 B TW 507197B
Authority
TW
Taiwan
Prior art keywords
bit line
isolation
block
semiconductor memory
transistor
Prior art date
Application number
TW090112058A
Other languages
English (en)
Inventor
Jae-Yoon Sim
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW507197B publication Critical patent/TW507197B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

507197 A7 B7 7 6 57pif . doc/008 五、發明說明（f ) 本發明宣告韓國專利申請案號2000-66805號之優先 權，其申請日爲西元2000年11月10日，其內容在此一 倂做爲參考。 本發明是有關於一種動態隨機存取記憶體裝置，且 特別是有關於當感應在位元線上之記億體單元之資料時被 致能之記憶體單元核心電路。 隨著動態隨機存取記憶體(DRAM)之密度增加，其密 度因而增加之資料傳輸線（比如位.元線）之相關問題也增 加。一般，感應存於記憶體單元中之資料之操作係由致能 耦合至選擇字兀線之通過電晶體來開始的。接著，電荷係 移轉至耦合至該記憶體單元之位元線，其稱爲”電荷分 享”。指定至該位元線中之感應放大器係將選擇位元線與 其互補之位元線對間之電位差放大，其係轉至輸出入線當 成放大後資料信號。包括記憶體單元之資料感應路徑係第 一資料感應電路，其稱爲記憶體單元核心電路。第1圖顯 示一般之記憶體單元核心電路。 如第1圖所示，複數個記憶體單元MC係連接至位元 線對BLi(或BLj)/BLBi(或BLBj)，其中包含有隔離電晶體 對N1/N2及N3/N4。感應放大器SA係位於隔離電晶體對 N1/N2及N3/N4之間，且連接至NMOS電晶體對N5/N6 及N7/N8所形成之預充電/等化電路PQi與PQj所連接之 位元線對BLi(或BLj)/BLBi(或BLBj)。第1圖所示之記憶 體單元核心電路之資料感應操作係參考第2圖而解釋。假 設係選擇第i個方塊。施加至第i個方塊之隔離電晶體對 4 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） --------- In —I —I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 507197 7657pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（π)_ Ν1/Ν2之隔離信號ISOi係爲高電位，且施力口至第j個方塊 之隔離電晶體對N3/N4之隔離信號is〇j係爲低電位。因 此，在第i個方塊之位元線對BLi/BLBi係回應至高電位 之等化信號Eqi而預充電/等化至位元線預充電/等化電壓 VBL。之後，當選擇字元線WLiO時，記憶體單元MC與 位元線BL間之電荷分享係回應於存在記憶體單元MC內 之資料而開始。此時，位元線BLBi係充電至起始預充電 電壓VBL。感應放大器SA回應於，爲高電位之感應放大控 制信號SAE而將位元線BU與BLBi間之微小電位差放大。 由電荷分享所造成之位元線BLi與BLBi間之電位差 係至少能產生感應放大器SA之觸發，以完成感應放大器 SA之可靠感應放大操作。然而，有共有電容(或耦合電容）， 因爲目前所致能之位元線對BLi與BLBi係並聯。假設所 選擇之記憶體單元儲存”1”位元資料，且由電荷分享所啓 動之位元線BLi上之主電壓之電壓値係V，·感應放大器SA 之感應放大操作前之位元線BLi上之電壓之可總結爲 VBL+ V。在此，位元線BLi理論上可維持預充電/等化電 壓之VBL，但本質上變成約VBL+0.2V(VBL+V)，因爲 共有電容的關係。因此，在位元線BLi與BLBi間之電位 '差之減少將造成在感應放大器SA之放大操作之效能較 差。 爲改善在感應放大操作中之損失，開放位元線架構 中之位元線係同步排列於扭曲架構中，其揭露於美國專利 號5383159與日本公開案號61-255591中。比如，在美國 5 (請先閱讀背面之注意事項再填寫本頁) - 訂---------線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507197 A7 B7 7657pif .doc/008 五、發明說明（）） 專利號5383159中，同步致能之位元線對之位元線係彼此 以反方向排列。當位元線對（比如，第1圖之BLi與BLBi) 致能時，在反方向之另一位元線對（比如，BLj與BLBj)係 由等化信號而預充電/等化至位元線電壓（比如VBL)。因 而’位元線間之共有電容係被壓抑。然而，其需要控制預 充電/等化電晶體之連接狀態以及等化信號之時序，以使 得位元線之預充電/等化操作能被依序控制。 根據DRAM之密度與速度之增加，相關於信號間之 感應操作與基本操作時序之信號致能/失能係沒有充分時 間。因而’需要一種具有效架構與感應操作之記憶體單元 核心電路。 本發明之目的係提供一種能執行有效資料感應操作 於高整合度動態存取記憶體(DRAM)之裝置。 本發明之另一目的係提供一種適合高整合度架構之 記憶體單元核心電路之架構，其能減少DRAM中位元線 對之共有電容(或耦合電容）。 本發明之另一目的係提供一種能執行可靠資料感應 操作之裝置，其不需應用額外信號來預充電/等化DRAM 中之位元線。 / 爲達上述目的，根據本發明之觀點，其提供一種 DRAM，位元線對之各位元線係同步致能於不同方塊中， 且回應於控制位元線與感應放大器間之連接之隔離信號而 預充電位元線。因此，其不需要利用額外信號來預充電/ 等化位元線。 6 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） I-----------in----訂 ----— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 507197 A7 B7 7657pif·doc/008 五、發明說明（β) 根據本發明之觀點之一，其提供一種半導體記憶體 裝置，包括：一第一與第二方塊，各位於一感應放大器之 側邊上，且由複數個位元線形成；以及一電路，回應於一 信號而將連接至該第一方塊之記憶體單元與該第二方塊之 互補位元線之一位元線至該感應放大器；且將連接至該第 二方塊之記憶體單元與該第一方塊之一互補位元線之一位 元線充電至既定電壓。 根據本發明之另一觀點，其提供一種半導體記憶體 裝置，包括：連接一位元線至一感應放大器之一隔離電晶 體以及連接該位元線至一參考電壓之一預充電電晶體。在 該裝置中，導線係延伸至某一方向以傳送控制該隔離與預 充電電晶體之一信號。該導線之一較低部份具有該隔離電 晶體之一導電主動區以及該預充電電晶體之一導電主動區 當成其中之閘極。 爲讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 圖式之簡單說明： 第1圖繪示傳統記憶體單元核心架構之電路圖； / 第2圖繪示第1圖所示之記憶體單元核心之資料感 應操作之時序圖； 第3圖係第1圖所示之記憶體單元核心之佈局圖樣； 第4圖係根據本發明之記憶體單元核心之電路圖； 第5圖繪示第4圖所示之記憶體單元核心之資料感 7 --------------------^------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507197 A7 B7 7657pif.doc/008 五、發明說明（<) 應操作之時序圖； 第6圖係第4圖之位元線之內連接排列圖； 第7圖係第4圖所示之記憶體單元核心之佈局圖樣； 以及 第8圖係顯示習知技術與本發明間之電壓差之圖示。 標號說明： MC :記憶體單元 BLi(或 BLj)/BLBi(或 BLBj):位元線對 N1/N2 及 N3/N4，N5/N6 及 N7/N8 :電晶體 SA :感應放大器 PQ :預充電/等化電路 ISO:隔離信號 VBL :位元線預充電/等化電壓 WL :字元線 1〇、20 :預充電電路 M5與M6，M7與M8 :電晶體 SN，SNB :感應節點 * Gpi卜GPj卜GPji:與Gpir ··閘極多晶矽層 NA26，NA37 :延伸主動區 ΦΡ15，BP24，BPU，BP48 :橋式多晶石夕層 較佳實施例 要了解此實施例之描敘只是用以舉例，其非限制本 發明。在下列描敘中，數個特殊細節係以用以提供本發明 之通盤了解。然而，顯然地，對習知此技者而言，本發明 !------------------I ^-----1111^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507197 濟 員 作 7657pif.doc/008 五、發明說明（ 可在不具這些特殊細節下實施。 第4圖係根據本發明之記憶體單元核心之電路圖。 參考第4圖，預充電電路10係由串聯於第i個方塊 中之位元線對BLi/BLBi之η通道金屬氧化半導體(NMOS) 電晶體Μ5與Μ6所形成’而預充電電路20係由串聯於桌 j個方塊中之位元線對BLj/BLBj之NMOS電晶體Μ7與Μ8 所形成。隔離電晶體Ml係連接於位元線BLi/與感應節點 SN之間，且隔離電晶體M3係連接於感應節點SN與位元 線BLj之間。隔離電晶體M2係連接於位元線BLBi/與感 應節點SNB之間，且隔離電晶體M4係連接於感應節點SNB 與位元線BLBj之間。 隔離電晶體與預充電電晶體之源極與汲極之連接至 相同於第1圖所示之傳統電路，但其閘極連接係由本發明 給予特徵。也就是，預充電電晶體M6與M7之閘極與隔 離電晶體Ml與M4之閘極係共同連接至隔離信號ISOi， 而預充電電晶體M5與M8之閘極與隔離電晶體M2與M3 之閘極係共同連接至隔離信號ISOj。此電路架構係用以只 利用隔離信號ISOi(或ISOj)之控制來預充電位元線’而不 需如第1圖之傳統方式般利用如EQi(或EQj)之額外預充 電信號。 第5圖繪示第4圖所示之記憶體單元核心之資料感 應操作之時序圖。假設選擇第i個方塊，將解釋位元線之 預充電與資料感應操作。 方塊i中之隔離信號ISOi係在整個感應期間維持高 1-------------------^------II»^^W (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 7657pif.doc/〇〇8 A7 7657pif.doc/〇〇8 A7 絰濟部智慧財產局員工消費合作社印製 B7 ___一 五、發明說明（7 ) 電位，而方塊j中之隔離信號ISOj係在時間tl時從高電 位轉態至低電位。因此，當預充電電路10與20之電晶體 M5〜M8係直到時間ti導通時，位元線對BLi/BLBi與 BLj/BLBj係充電位預充電電壓VBL。在時間tl之後，方 塊j中之隔離信號ISOj係下降至低電位，使得隔離電晶體 M2與M3與預充電電晶體M5與M8係關閉。此時，隔離 電晶體Ml與M4分別將位元線BLi與BLBj連接至感應 放大器SA，因爲隔離信號ISOi仍、爲高電位。之後，當所 選擇之字元線WL0係在時間t2時致能至高電位，所選擇 之記憶體單元MCi與位元線BLi間之電荷分享係開始， 且位元線BLBj係充電至參考電壓。因此，感應放大器SA 根據在時間t3時爲高電位之感應放大器控制信號SAE， 而回應於位元線BLi與BLBj間之微小電位差而放大此電 位差。感應操作之結果係顯示第8圖。第8圖顯示預先進 行電荷分享直到感應放大器導通時之位元線之電位差。如 第8圖所示，本發明（新）的位元線之電位差係以約0.01V 而大於習知技術（舊）。此結果係相似於習知方式，其中位 元線係同時排列於扭曲架構，但顯然地在本發明中，此結 果係由於利用隔離信號而不用其他信號來預充電與等化位 /元線而得到。 如果選擇第j個方塊，雖然其未額外顯示於第5圖中， 隔離信號ISOj —直維持高電位，使得位元線BLj與BLBj 係充電至位元線預充電電壓VBL。在ISOi於時間tl轉態 爲低電位，字元線WLjO係在時間t2致能至高電位，直著 10 I-----I I I I 1 iIIII — Ι ^« — — 1 — — — — Aw (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 7657pif·doc/008 —^_E____-- 五、發明說明（9) ^ 產生位元線BLj與BLBj間之微小電位差。之後’當感應 放大器控制信號SAE係在時間t3致能至高電位時’感應 放大器SA本質上形成位元線BLj與BLBj間之電位差’ 如上述般。 爲克服因爲共有電容所造成之感應操作之低效率’ 佈局特徵係實施於第6與7圖。第6圖顯示方法排列。第 7圖係根據第6圖之實際佈局圖樣，顯示圍繞著感應放大 器區SA之位元線，隔離電晶體與預充電電晶體之圖樣。 雖然在第4圖中，隔離信號ISOi與ISOj之線係顯示爲彼 此交錯，隔離信號線之閘極多晶矽層係在同一製造步驟中 形成於相同垂直位階上，因爲其係困難於將閘極多晶矽層 之隔離信號線給予交錯。 如第6與7圖所示，傳送隔離信號之閘極多晶矽層 Gpil，GPjl，GPjr與Gpir係分別直線沉積，隔離電晶體與 預充電電晶體之N+主動區係根據閘極多晶矽層之沉積而 有效地沉積。也就是，第i方塊之隔離信號ISOi之閘極多 晶矽層係沿著感應放大器SA之區分割成Gpil與Gpir，而 第j方塊之隔離信號ISOj之閘極多晶矽層係沿著感應放大 器SA之區分割成Gpjl與Gpjr。在感應放大器區SA中， 雜然未顯示，其不只有位元線感應放大器，也有輸出入閘 極電晶體以連接位元線至輸出入線。 當隔離信號之閘極多晶矽層係直線沉積時，連接至 其之隔離電晶體或預充電電晶體係形成於該層之較低部 份。也就是，隔離電晶體Ml與預充電/等化電晶體M6之 (請先閱讀背面之注意事項再填寫本頁) ——---訂-----1—線一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507197 A7 B7 7657pif.doc/008 五、發明說明（1) N+主動區係分別形成於閘極多晶矽層GPjl之較低部份之 同一平面上之不同位置。甚至，在閘極多晶矽層GPir之 較低部份中，隔離電晶體M3與預充電電晶體M8之N+主 動區係分別形成於同一平面之不同位置上。隔離電晶體M4 與預充電電晶體M7之N+主動區係分別形成於閘極多晶矽 層GPjr之較低部份之同一平面上之不同位置。隔離電晶 體M2與預充電電晶體M6之主動區係透過延伸主動區 NA26而彼此連接，且隔離電晶體Ml與預充電電晶體M5 之主動區係透過橋式多晶矽層BP15而彼此連接。隔離電 晶體M2與預充電電晶體M4之主動區係透過橋式多晶矽 層BP24而彼此連接，且隔離電晶體Ml與隔離電晶體M3 之主動區係透過橋式多晶矽層BP13而彼此連接。然而， 隔離電晶體M3與預充電電晶體M7之主動區係透過延伸 主動區NA37而彼此連接，且隔離電晶體M4與預充電電 晶體M8之主動區係透過橋式多晶矽層BP48而彼此連接。 連接預充電/等化電晶體至位元線預充電電壓VBL係相同 於習知技術。 橋式多晶矽層BP15、BP13、BP24與BP48係在相同 製程中使用單一光罩，用位元線多晶矽層BP而形成，且 /用以連接未連接成主動圖樣之電晶體之主動區。因此，不 需要在額外步驟形成橋式多晶矽層。根據第6與7圖所示 之佈局排列，M2(或M3)與M6(或M7)之主動區係透過延 伸主動區而連接，且Ml(或M3)與M4(或M8)之主動區係 透過橋式多晶矽層而連接。然而，要了解，M2(或M3)與 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I-------------------^-------11^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 507197 A7 7657pif.doc/008
五、發明說明（ M6(或M7)之主動區也可透過橋式多晶矽層而連接，且 Ml(或M3)與M4(或M8)之主動區係透過延伸主動區而連 接。 根據上述描敘，本發明不只改善由位元線間之共有 電容所造成之感應效率惡化，也能在不利用額外位元線預 充電信號來完成可靠之資料感應操作。甚至，能輕易控制 本發明中之感應操作，因爲控制位元線與感應放大器之隔 離信號係完成位元線之預充電。> 綜上所述，雖然本發明已以一較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍內，當可作各種之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範圍所界定者爲 準0 (請先閱讀背面之注意事項再填寫本頁) !| 訂-! !| 線- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 507197 A8 B8 7 6 5 7pif . doc/ 0 0 8 六、申請專利範圍 1. 一種半導體記憶體裝置，包括： 一第一與第一方塊，各位於一感應放大器之側邊上， 且由複數個位元線形成；以及 一邏輯裝置，回應於一第一控制信號之致能而將連 接至該第一方塊之一記憶體單元之一位元線連接至該第二 方塊之一互補位元線；並回應於由該感應放大器所傳來之 一第二控制信號之失能而將連接至該第二方塊之一記憶體 單兀之一位兀線與該第一方塊之一互補位元線之一位元線 斷線； 其中連接至該第一方塊之該位元線之一第一隔離裝 置與連接至該第一方塊之該互補位元線之一第一預充電裝 置係由該第一控制信號同步控制。 2. 如申請專利範圍第1項所述之半導體記憶體裝置，其 中連接至該第二方塊之該位元線之一第二預充電裝置與連 接至該第二方塊之該互補位元線之一第二隔離裝置係由該 第二控制信號同步控制。 3. 如申請專利範圍第2項所述之半導體記憶體裝置，其 中連接至該第一方塊之該位元線之一第三預充電裝置與連 接至該第一方塊之該互補位元線之一第三隔離裝置係由該 第二控制信號同步控制。 4. 如申請專利範圍第3項所述之半導體記憶體裝置，其 中連接至該第二方塊之該位元線之一第四隔離裝置與連接 至該第二方塊之該互補位元線之一第四預充電裝置係由該 第二控制信號同步控制。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------— —--------訂i I—丨丨丨-線 (請先閱讀背面之注意事項再填寫本頁) 507197 A8 B8 7 6 5 7pif . doc/ 0 0 8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 5. 如申請專利範圍第3項所述之半導體記憶體裝置，其 中該第一隔離裝置之一第一端點係耦合至該第三預充電裝 置之一第一端點，且該第一隔離裝置之一第二端點係賴合 至該感應放大器之一第一端點。 6. 如申請專利範圍第3項所述之半導體記憶體裝置，其 中該第三隔離裝置之一第一端點係耦合至該第一預充電裝 置之一第一端點。 . 7. 如申請專利範圍第4項所述之半導體記憶體裝置，其 中該第二隔離裝置之一第一端點係耦合至該第三隔離裝置 之一第二端點，且該第二隔離裝置之一第二端點係耦合至 該第四預充電裝置之一第一端點。 8. 如申請專利範圍第4項所述之半導體記憶體裝置，其 中該第二隔離裝置之該第一端點係耦合至該感應放大器之 一第二端點。 9. 如申請專利範圍第4項所述之半導體記憶體裝置，其 中該第四隔離裝置之一第一端點係耦合至該第二預充電裝 置之一第一端點，耦合至該感應放大器之該第一端點，且 耦合至該第一隔離裝置之該第二端點。 10. 一種半導體記憶體裝置，包括： 經濟部智慧財產局員工消費合作社印制衣 一第一與第二方塊，各排列於一感應放大器之側邊 上，且由複數個位元線形成； 一第一邏輯裝置，回應於一第一控制信號之致能而 將連接至該第一方塊之一記憶體單元與該第二方塊之一互 補位元線之一位元線連接至該感應放大器；以及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 507197 A8 B8 C8 D8 7657pif.doc/008 六、申请專利範圍 一第二邏輯裝置，回應於一第二控制信號之失能而 將連接至該第二方塊之一記憶體單元與該第一方塊之一互 補位元線之一位元線連接至該感應放大器·， 其中連接至該第一方塊之該位元線之一第一隔離裝 置與連接至該第一方塊之該互補位元線之一第一預充電裝 置係由該第一控制信號同步控制，且連接至該第一方塊之 該互補位元線之一第三隔離裝置與連接至該第一方塊之該 位元線之一第三預充電裝置係由該第二控制信號同步控 11·如申請專利範圍第10項所述之半導體記憶體裝置， 其中連接至該第二方塊之該位元線之一第二預充電裝置與 連接至該第二方塊之該互補位元線之一第二隔離裝置係由 該第一控制信號同步控制，且連接至該第二方塊之該互補 位元線之一第四預充電裝置與連接至該第二方塊之該位元 線之一第四隔離裝置係由該第二控制信號同步控制。 12. 如申請專利範圍第10項所述之半導體記憶體裝置， 其中該第一方塊之該第一隔離裝置之一第一端點係透過一 第一裝置而耦合至該感應放大器之一第一端點，且該第〜 方塊之該第一預充電裝置之一第一端點係透過一第二裝置 而耦合至該第三隔離裝置之一第一端點。 13. 如申請專利範圍第12項所述之半導體記憶體裝置， 其中該第二方塊之該第二隔離裝置之一第一端點係透過該 第一裝置而耦合至該感應放大器之一第二端點，且該第二 方塊之該第二預充電裝置之一第一端點係透過該第二裝置 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------mm ----—1 — — «^^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 507197 A8 B8 7657pif.doc/008 兒 Do 六、申請專利範圍 而耦合至該第四隔離裝置之一第一端點。 14. 如申請專利範圍第12項所述之半導體記憶體裝置， 其中該第一裝置係一多晶矽區，而該第二裝置係一延伸主 動區。 15. 如申請專利範圍第10項所述之半導體記憶體裝置， 其中該第一邏輯裝置係由該第一與第二隔離裝置而形成， 而該第二邏輯裝置係由該第三與第四隔離裝置而形成。 16. —種半導體記憶體裝置，包括： 一第一隔離電晶體，連接於一第一位元線與一感應 放大器之間，係回應於一第一隔離信號； 一第二隔離電晶體，連接於與一第一互補位元線相 同列中之一第二互補位元線與一感應放大器之間，係回應 於該第一隔離信號； 一第一預充電電晶體，連接於該第一互補位元線與 一參考電壓之間，係回應於該第一隔離信號； 一第二預充電電晶體，連接於與該第一位元線之相 同列中之一第二位元線與該參考電壓之間，係回應於該第 一隔離信號； 一第三隔離電晶體，連接於該第一互補位元線與該 感應放大器之間，係回應於一第二隔離信號； 一第四隔離電晶體，連接於該第二互補位元線與該 感應放大器之間，係回應於二第二隔離信號； 一第三預充電電晶體，連接於與該第一位元線與該 參考電壓之間，係回應於該第二隔離信號；以及 … 17 _ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂-----丨丨_ -線41^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 507197 A8 B8 7657pif.doc/008 六、申請專利範圍 一第四預充電電晶體，連接於與該第二互補位元線 與該參考電壓之間，係回應於該第二隔離信號。 17. —種半導體記憶體裝置，連接一位元線至一感應放 大器之一隔離電晶體以及連接該位元線至一參考電壓之一 預充電電晶體，該裝置包括： 一導線，延伸至某一方向以傳送控制該隔離與預充 電電晶體之一信號； . 其中該導線之一較低部份具有該隔離電晶體之一導 電主動區以及該預充電電晶體之一導電主動區當成其中之 閘極。 18. —種半導體記憶體裝置，連接一位元線至一感應放 大器之一隔離電晶體以及連接該位元線至一參考電壓之一 預充電電晶體，該裝置包括： 一第一與第二方塊區，各位於形成該感應放大器之 一區之側邊上； 一第一與第二導線，延伸至該第一方塊區中之某一 方向以分別傳送一第一與第二隔離信號； 一第三與第四導線，延伸至該第二方塊區中之某一 方向以分別傳送該第一與第二隔離信號； 一第一導電區，形成於該第一方塊區中之該第一導 線之一較低部份中，以連接一第一位元線至該感應放大 器； 一第二導電區，形成於該第一方塊區中之該第二導 線之一較低部份中，以連接一第一互補位元線至該感應放 18 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) —--------裝-----1—訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 507197 A8 B8 7657pif.doc/008 C8 六、申請專利範圍 大器； 一第三導電區，形成於該第二方塊區中之該第二導 線之該較低部份中，以連接一第二位元線至該感應放大 器； 一第四導電區，形成於該第二方塊區中之該第一導 線之該較低部份中，以連接一第二互補位元線至該感應放 大器； . 一第五導電區，形成於該第一方塊區中之該第二導 線之該較低部份中，以連接該第一位元線至該參考電壓； 一第六導電區，形成於該第一方塊區中之該第一導 線之該較低部份中，以連接該第一互補位元線至該參考電 壓； 一第七導電區，形成於該第二方塊區中之該第一導 線之該較低部份中，以連接該第二位元線至該參考電壓； 以及 一第八導電區，形成於該第二方塊區中之該第二導 線之該較低部份中，以連接該第二互補位元線至該參考電 壓。 19 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公f ) -------------------訂---------線· (請先閱讀背面之注意事項再填寫本頁)
TW090112058A 2000-11-10 2001-05-21 Data sensing circuit of semiconductor memory TW507197B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0066805A KR100395877B1 (ko) 2000-11-10 2000-11-10 반도체 메모리의 데이타 감지 장치

Publications (1)

Publication Number Publication Date
TW507197B true TW507197B (en) 2002-10-21

Family

ID=19698366

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090112058A TW507197B (en) 2000-11-10 2001-05-21 Data sensing circuit of semiconductor memory

Country Status (5)

Country Link
US (1) US6473348B2 (zh)
JP (1) JP4128766B2 (zh)
KR (1) KR100395877B1 (zh)
DE (1) DE10144245B4 (zh)
TW (1) TW507197B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10302224B4 (de) * 2003-01-20 2007-09-13 Infineon Technologies Ag Integrierter Speicher
KR100573826B1 (ko) * 2005-03-24 2006-04-26 주식회사 하이닉스반도체 반도체 기억 소자의 센스 앰프 구동 회로 및 구동 방법
US20070070755A1 (en) * 2005-09-28 2007-03-29 Dong-Keun Kim Semiconductor memory device having shared bit line sense amplifier scheme and driving method thereof
JP4781783B2 (ja) * 2005-10-31 2011-09-28 エルピーダメモリ株式会社 半導体記憶装置
KR100655085B1 (ko) * 2006-01-27 2006-12-08 삼성전자주식회사 비트라인 전압 커플링 감소기능을 갖는 반도체 메모리 장치
KR100990468B1 (ko) * 2006-03-28 2010-10-29 후지쯔 세미컨덕터 가부시키가이샤 반도체 메모리 및 시스템
US7443751B2 (en) * 2006-12-22 2008-10-28 Qimonda North American Corp. Programmable sense amplifier multiplexer circuit with dynamic latching mode
KR20090116088A (ko) * 2008-05-06 2009-11-11 삼성전자주식회사 정보 유지 능력과 동작 특성이 향상된 커패시터리스 1ｔ반도체 메모리 소자
US7969808B2 (en) * 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same
KR101308048B1 (ko) * 2007-10-10 2013-09-12 삼성전자주식회사 반도체 메모리 장치
KR20090075063A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이장치의 동작 방법
KR20100070158A (ko) * 2008-12-17 2010-06-25 삼성전자주식회사 커패시터가 없는 동작 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 동작 방법
KR101442177B1 (ko) 2008-12-18 2014-09-18 삼성전자주식회사 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들
JP2010176740A (ja) * 2009-01-28 2010-08-12 Elpida Memory Inc 半導体記憶装置
US8107305B2 (en) * 2009-06-25 2012-01-31 Micron Technology, Inc. Integrated circuit memory operation apparatus and methods
US20110044121A1 (en) * 2009-08-20 2011-02-24 Kim Joung-Yeal Semiconductor memory device having device for controlling bit line loading and improving sensing efficiency of bit line sense amplifier
CN105741874B (zh) 2014-12-08 2019-10-25 中芯国际集成电路制造(上海)有限公司 用于快闪存储器的双位线读出电路和读出方法
US11170841B2 (en) * 2020-02-26 2021-11-09 Micron Technology, Inc. Apparatus with extended digit lines and methods for operating the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0785354B2 (ja) * 1985-05-08 1995-09-13 日本電気株式会社 半導体メモリ
JPH04186593A (ja) * 1990-11-21 1992-07-03 Mitsubishi Electric Corp 半導体記憶装置
JP2945216B2 (ja) * 1992-09-17 1999-09-06 シャープ株式会社 半導体メモリ装置
JPH07130175A (ja) * 1993-09-10 1995-05-19 Toshiba Corp 半導体記憶装置
JPH08172169A (ja) * 1994-12-16 1996-07-02 Toshiba Microelectron Corp 半導体記憶装置
US5757710A (en) * 1996-12-03 1998-05-26 Mosel Vitelic Corporation DRAM with edge sense amplifiers which are activated along with sense amplifiers internal to the array during a read cycle
KR100244460B1 (ko) * 1997-04-11 2000-02-01 김영환 센스앰프의 등화 회로
US5781488A (en) * 1997-04-18 1998-07-14 Mosel Vitelic Corporation DRAM with new I/O data path configuration
KR100261217B1 (ko) * 1997-11-21 2000-07-01 윤종용 반도체 메모리장치의 셀 어레이 제어장치
KR100297727B1 (ko) * 1998-08-13 2001-09-26 윤종용 분리 제어라인의 큰 부하에 의한 스피드 손실을 방지할 수 있는반도체 메모리 장치
US6285612B1 (en) * 2000-06-26 2001-09-04 International Business Machines Corporation Reduced bit line equalization level sensing scheme

Also Published As

Publication number Publication date
US6473348B2 (en) 2002-10-29
JP4128766B2 (ja) 2008-07-30
DE10144245B4 (de) 2007-06-06
US20020057622A1 (en) 2002-05-16
KR20020036562A (ko) 2002-05-16
KR100395877B1 (ko) 2003-08-25
DE10144245A1 (de) 2002-06-20
JP2002157884A (ja) 2002-05-31

Similar Documents

Publication Publication Date Title
TW507197B (en) Data sensing circuit of semiconductor memory
CN100377256C (zh) 多口存储单元结构
TW559831B (en) Single bitline direct sensing architecture for high speed memory device
TW436803B (en) Semiconductor memory device capable of preventing speed loss due to large load of isolation control line
US9355709B2 (en) Digit line equilibration using access devices at the edge of sub-arrays
EP0499256B1 (en) Semiconductor memory device
WO2024007521A1 (zh) 存储器及其访问方法、电子设备
US5291432A (en) Semiconductor memory device
JP3359567B2 (ja) 電荷増幅ビットラインセンスアンプを有する半導体メモリ装置
KR102381341B1 (ko) 반도체 메모리 장치에서의 비트라인 센스 앰프의 레이아웃 구조
US11521670B2 (en) Word lines coupled to pull-down transistors, and related devices, systems, and methods
EP1083571B1 (en) Semiconductor device with decreased power consumption
US7336553B2 (en) Enhanced sensing in a hierarchical memory architecture
WO2023273554A1 (zh) 读出电路结构
TW586123B (en) Sense amplifier for memory device
US6643201B2 (en) Memory device having read charge control, write charge control and floating or precharge circuits
JPH06103755A (ja) 半導体記憶装置
JPH01185896A (ja) 半導体記億装置
JPS63234494A (ja) ダイナミツク形半導体記憶装置
JP2002008378A (ja) 半導体メモリ集積回路
KR20080006945A (ko) 반도체 메모리 장치
WO2012117524A1 (ja) メモリ回路
JPH03165397A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees