JP4128766B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に関し、さらにはＤＲＡＭのメモリセルにおけるデータのセンシングに関する。
【０００２】
【従来の技術】
ＤＲＡＭの高集積化に伴って、高密度化されるデータ伝送ライン（例えば、ビットライン）に関した問題点が発生している。
一般に、メモリセルに貯蔵されたデータを感知する動作は、先ず、選択されたワードラインによってメモリセルの伝達トランジスタが活性化され、そのメモリセルに連結されたビットラインへの電荷分配が実施されることによりなされる。次に、そのビットラインに割り当てられたセンスアンプ（センス増幅器）によってビットライン対の間の電位差が増幅され、その後、入出力ラインに増幅されたデータが伝送される。
メモリセルを含んで入出力ライン以前までのデータ感知経路に含まれる部分は、１次的にデータを感知する回路として一般にメモリセルコア回路と呼ばれる。
【０００３】
図１はメモリセルコア回路の一例を示す。
図１に示すように、ビットライン対ＢＬｉ（又は、ＢＬｊ）／ＢＬＢｉ（又はＢＬＢｊ）にはメモリセルＭＣが多数連結され、各々のビットライン対に分離トランジスタ対Ｎ１／Ｎ２及びＮ３／Ｎ４が配置されている。分離トランジスタ対Ｎ１／Ｎ２及びＮ３／Ｎ４の間でセンスアンプＳＡがビットライン対に連結され、各ビットライン対にはＮＭＯＳトランジスタ対Ｎ５／Ｎ６及びＮ７／Ｎ８で各々構成されたビットラインプリチャージ／等化回路ＰＱｉ及び ＰＱｊが連結されている。
【０００４】
図１のメモリセルコア回路でのデータ感知動作は図２を参照して説明する。ｉ番目のブロックが選択されると仮定する。ｉ番目のブロックに属する分離トランジスタ対Ｎ１及びＮ２のゲートに印加される分離信号ＩＳ０ｉがハイレベルになり、ｊ番目のブロックに属する分離トランジスタ対Ｎ３及びＮ４のゲートに印加される分離信号ＩＳ０ｊはローレベルになる。従って、ｉ番目のブロックのビットライン、例えば、ＢＬｉ及びＢＬＢｉはハイレベルである等化信号ＥＱｉによってビットラインプリチャージ／等化電圧ＶＢＬにプリチャージ及び等化される。その後、ワードラインＷＬｉ０が選択されると、メモリセルＭＣに貯蔵されたデータに応じてメモりセルＭＣとビットラインＢＬｉとの間の電荷分配が始まる。この時、ビットラインＢＬＢｉは初期のプリチャージ電圧ＶＢＬで充電される。センスアンプ制御信号ＳＡＥがハイレベルになるに従ってセンスアンプＳＡはビットラインＢＬｉとＢＬＢｉとの間の微少な電位差を増幅する。
【０００５】
センスアンプＳＡが信頼性のある感知増幅動作を実行するためには、電荷分配によって発生するＢＬｉ及びＢＬＢｉの間の電位差が少なくともセンスアンプＳＡの差動増幅を誘発させ得る程度ではなければならない。しかし、同時に活性化されるビットライン対ＢＬｉ及びＢＬＢｉは、図３に示すように、並行に配列されるので、相互容量成分（結合容量成分）によって干渉される。選択されたメモリセルがデータ“１”を貯蔵していたものとすると、電荷分配によってBLiの電圧は上昇する。この時、ＢＬｉに加えられる電圧の上昇分をΔＶとすると、センスアンプＳＡで感知増幅動作が発生する前のＢＬｉの電圧はＶＢＬ＋ΔＶになる。一方、この時のＢＬＢｉの電圧は、理論的にはプリチャージ／等化レベルであるＶＢＬを維持しなければならないが、ＢＬｉとの相互容量成分によって約ＶＢＬ＋０．２（ＶＢＬ＋ΔＶ）のレベルになる。これはＢＬｉとＢＬＢｉとの間の電位差を減らしてセンスアンプで感知増幅動作をすることを難しくする。
【０００６】
【発明が解決しようとする課題】
このような感知動作での損失を改善するために、開放型ビットライン構造で駆動されるビットライン対を交互に配置する方式が米国特許第５，３８３，１５９号又は日本公開特許昭６１−２５５５９１号に開示されている。例えば、米国特許第５，３８３，１５９号には、同時に駆動されるビットライン対が互いに対角方向に配列されている。前記米国特許に開示されている方法に従えば、１つのビットライン対（例えば、図１のＢＬｉ／ＢＬＢｊ）が駆動される間に、他のビットライン対（例えば、ＢＬｊ／ＢＬＢｉ）は等化信号によってビットライン電圧（例えば、ＶＢＬ）にプリチャージ/等化される。従って、前述したビットラインの間の干渉は抑制できる。しかし、プリチャージ／等化トランジスタの連結状態及び等化信号のタイミングが調節されなければならない短所がある。
さらに、ＤＲＡＭの高集積化と高速動作化とに伴って、感知動作に関した信号の活性及び非活性と、それらの有機的な動作タイミングとを構成できる時間的な余裕が次第になくなってくる。
従って、より効率的なメモリセルコア回路の構成及び感知方式が必要になる。
【０００７】
本発明は、前述した問題点を解決するためのものであり、データ感知動作を効果的に実行できる装置を備えた半導体メモリ装置を提供することを目的とする。
【０００８】
本発明は、ビットライン対の間の相互容量成分（又は、結合容量成分）を減少させ、高集積構造にとって有効なメモリセルコア回路の構造を備えた半導体メモリ装置を提供することを他の目的とする。
【０００９】
本発明は、ビットラインのプリチャージ及び等化のための別途の信号を使用しなくても信頼性のあるデータ感知動作を実行できる半導体メモリ装置を提供することを他の目的とする。
【００１０】
【課題を解決するための手段】
本発明は、ビットラインとセンスアンプとを連結する分離トランジスタ（Ｍ１〜４）とビットラインと基準電圧とを連結するプリチャージトランジスタ（Ｍ５〜８）とを含む半導体メモリ装置であって、センスアンプが形成された領域の左右側に各々位置して当該両側各々にビットラインと相補ビットラインとを含む片側の第１ブロック領域及び他方側の第２ブロック領域と、第１ブロック領域でワードライン方向に伸長する第１分離信号と第２分離信号を各々伝送する第１及び第２導電線（ＧＰｉ１、ＧＰｊ１）と、第２ブロック領域でワードライン方向に伸長する第１分離信号と第２分離信号とを各々伝送する第３及び第４導電線（ＧＰｉｒ、ＧＰｊｒ）と、第１ブロック領域で第１導電線の下部に形成されて第１ビットラインとセンスアンプとを連結する第１導電領域（Ｍ１）と、第１ブロック領域で第２導電線の下部に形成されて第１相補ビットラインとセンスアンプとを連結する第２導電領域（Ｍ２）と、第２ブロック領域で第４導電線の下部に形成されて第２ビットラインとセンスアンプとを連結する第３導電領域（Ｍ３）と、第２ブロック領域で第３導電線の下部に形成されて第２相補ビットラインとセンスアンプとを連結する第４導電領域（Ｍ４）と、第１ブロック領域で第２導電線の下部に形成されて第１ビットラインと基準電圧とを連結する第５導電領域（Ｍ５）と、第１ブロック領域で第１導電線の下部に形成されて第１相補ビットラインと基準電圧とを連結する第６導電領域（Ｍ６）と、第２ブロック領域で第３導電線の下部に形成されて第２ビットラインと基準電圧とを連結する第７導電領域（Ｍ７）と、第２ブロック領域で第４導電線の下部に連結されて第２相補ビットラインと基準電圧とを連結する第８導電領域（Ｍ８）とを含む。
【００１３】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１４】
図４は本発明によるメモリセルコア回路の構成を示す。図４を参照すると、ｉ番目のブロックのビットライン対ＢＬｉとＢＬＢｉとの間に、直列に連結されたＮＭＯＳトランジスタＭ５及びＭ６で構成されたプリチャージ回路１０が連結され、ｊ番目のブロックのビットライン対ＢＬｊとＢＬＢｊとの間に、直列に連結されたＮＭＯＳトランジスタＭ７及びＭ８で構成されたプリチャージ回路２０が連結されている。ビットラインＢＬｉとセンシングノードＳＮとの間には分離トランジスタＭ１が連結され、センシングノードＳＮとｊ番目のビットラインＢＬｊとの間には分離トランジスタＭ３が連結されている。ビットラインＢＬＢｉとセンシングノードＳＮＢとの間には分離トランジスタＭ２が連結され、センシングノードＳＮＢとビットラインＢＬＢｊとの間には分離トランジスタＭ４が連結されている。
【００１５】
分離トランジスタ及びプリチャージトランジスタのソース及びドレインの連結状態は図１と同一であるが、そのゲートは本発明の連結方式に従って特徴化されている。即ち、プリチャージのトランジスタＭ６及びＭ７のゲートは、分離トランジスタＭ１及びＭ４のゲートと共に分離信号ＩＳ０ｉに共通に接続され、プリチャージトランジスタＭ５及びＭ８のゲートは、分離トランジスタＭ２及びＭ３のゲートと共に分離信号ＩＳ０ｊに共通に接続される。このような回路構成は、図１の従来技術のように別途のプリチャージ信号ＥQｉ（又は、ＥＱｊ）を使用しなくて、分離信号ＩＳ０ｉ（又は、ＩＳ０ｊ）だけの制御によってビットラインのプリチャージ機能まで制御できるようにするためである。
【００１６】
図５を参照して、図４の回路構成によって実行されるビットラインのプリチャージ及びデータ感知動作を説明する。ｉ番目のブロックが選択されると仮定する。ｉブロックの分離信号ＩＳ０ｉは全感知期間の間ハイレベルを維持し、ｊブロックの分離信号ＩＳ０ｊは時刻ｔ１でハイレベルからローレベルに遷移する。従って、時刻ｔ１まで、プリチャージ回路１０及び２０のトランジスタＭ５〜Ｍ８がターンオンされるので、ビットラインＢＬｉ／ＢＬＢｉ及びＢＬｊ／ＢＬＢｊは全部プリチャージ電圧ＶＢＬで充電される。
【００１７】
時刻ｔ１以降からはｊ番目のブロックの分離信号ＩＳ０ｊがローレベルになるので、分離トランジスタＭ２及びＭ３とプリチャージトランジスタＭ５及びＭ８とはターンオフされる。この時、ＩＳ０ｉはハイレベルに維持されるので、分離トランジスタＭ１及びＭ４はビットラインＢＬｉ及びＢＬＢｊをセンスアンプＳＡに各々連結させた状態にある。
【００１８】
時刻ｔ２で、選択されたワードラインＷＬｉ０がハイレベルに活性化されると、選択されたメモリセルＭＣｉとビットラインＢＬｉとの間の電荷分配が始まり、ビットラインＢＬＢｊには基準電圧が充電される。
従って、センスアンプＳＡは時刻ｔ３でセンスアンプ制御信号ＳＡＥがハイレベルに活性化されるに従って、ビットラインＢＬｉとＢＬＢｊとの間の微少な電位差に応じてそれらの間の電位差を増幅する。
【００１９】
このような感知動作による結果を図８に示す。図８は選択されたワードラインが活性化された後、センスアンプがターンオンされる前に電荷分配が実施されるビットラインの間の電位差を示す。図８のグラフに示すように、従来（ｏｌｄ）に比べて本発明（ｎｅｗ）のビットラインの電位差が約０．０１Ｖだけ大きい。このような効果は同時に駆動されるビットラインを交互に配置する従来方式による結果と類似であるが、前述のように、ビットラインプリチャージ/等化のための別途の信号を使用しなくて、分離信号だけでそのような結果を得ることができる点で異なる。
【００２０】
図５には示していないが、ｊ番目のブロックが選択される場合、分離信号ＩＳ０ｊが全感知期間の間ハイレベルに維持されるので、ビットラインＢＬｉ及びＢＬＢｊがビットラインプリチャージ電圧ＶＢＬで充電される。分離信号ＩＳ０ｉが時刻ｔ１でローレベルに遷移した後、ワードラインＷＬｊ０が時刻ｔ２でハイレベルに活性化されると、ビットラインＢＬＢｉ及びＢＬｊの間に微少な電位差が発生する。次に、時刻ｔ３でセンスアンプ制御信号ＳＡＥがハイレベルに活性化されると、前述したＢＬｉ及びＢＬＢｊの間の電位差の増幅のように、センスアンプＳＡによってビットラインＢＬＢｉ及びＢＬｊの間の電位差が実質的に増幅される。
【００２１】
上述したような相互容量成分によるセンシング動作の抵抗率を改善するビットライン等化及びセンシング動作を実現するために、実際の製造に必要なレイアウトを説明する図を図６及び図７に示す。図６はレイアウトの形状を示す。図７は、図６に従って設計されたレイアウトの実施形態として、センスアンプＳＡが形成された領域を中心として左右側にビットラインと分離トランジスタ及びプリチャージトランジスタとのパターンを示す。図４の等価回路上では分離信号ＩＳ０ｉ及びＩＳ０ｊを伝送する信号線が交差するが、実際的な製造工程ではそのような信号線として使用されるゲートポリシリコン層が同一の工程段階で同一の層順位で形成されるので、これらを交差させることは難しい。
【００２２】
従って、図６又は図７に示すように、分離信号の伝送のためのゲートポリシリコン層ＧＰｉ１、ＧＰｊ１、ＧＰｊｒ、ＧＰｉｒが一直線に各々配置され、そのような配置形態に合わせるために分離トランジスタ及びプリチャージトランジスタのＮ＋拡散領域を効率的に配置する。即ち、ｉ番目のブロックの分離信号ＩＳ０ｉのためのゲートポリシリコン層をセンスアンプＳＡの領域を中心として左右側に各々ＧＰｉ１及びＧＰｉｒに分け、ｊ番目の分離信号ＩＳ０ｊのためのゲートポリシリコン層もセンスアンプＳＡの領域を中心として左右側に各々ＧＰｊ１、ＧＰｊｒに分けて配置する。図示しないが、センスアンプの領域にはビットラインセンスアンプだけでなくビットラインと入出力ラインのと間の連結を担当する入出力ゲート用トランジスタが形成されている。
【００２３】
分離信号のためのゲートポリシリコン層が一直線に配置されているので、それらに連結される分離トランジスタ又はプリチャージトランジスタをそれの下部に形成する。即ち、ゲートポリシリコン層ＧＰｉ１の下部には、分離トランジスタＭ１と予備充電／等化トランジスタＭ６とのＮ＋拡散領域を平面上の別の位置で形成する。ゲートポリシリコン層ＧＰｊ１の下部には、分離トランジスタＭ２と予備充電／等化トランジスタＭ５とのＮ＋拡散領域を平面上の別の位置で形成する。又、ゲートポリシリコン層ＧＰｉｒの下部には、分離トランジスタＭ３とプリチャージトランジスタＭ８とのＮ＋拡散領域を平面上の別の位置で形成する。ゲートポリシリコン層ＧＰｊｒの下部には、分離トランジスタＭ４とプリチャージトランジスタＭ７とのＮ＋拡散領域を平面上の別の位置で形成する。分離トランジスタＭ２とプリチャージトランジスタＭ６との拡散領域は拡張された拡散領域ＮＡ２６を通じて連結され、分離トランジスタＭ１とプリチャージトランジスタＭ５との拡散領域はブリッジポリシリコン層ＢＰ１５を通じて連結される。又、分離トランジスタＭ２とプリチャージトランジスタＭ４との拡散領域はブリッジポリシリコン層ＢＰ２４を通じて連結され、分離トランジスタＭ１と分離トランジスタＭ３との各拡散領域はブリッジポリシリコン層ＢＰ１３を通じて連結される。一方、分離トランジスタＭ３とプリチャージトランジスタＭ７との拡散領域は拡張された拡散領域ＮＡ３７を通じて連結され、分離トランジスタＭ４とプリチャージトランジスタＭ８との拡散領域はブリッジポリシリコン層ＢＰ４８を通じて連結される。予備充電／等化トランジスタとビットラインプリチャージ電圧ＶＢＬとの間の連結は従来と同一の方式によって連結される。
【００２４】
ブリッジポリシリコン層ＢＰ１５、ＢＰ１３、ＢＰ２４及びＢＰ４８は、ビットラインポリシリコン層ＢＰと同一の製造段階で１つのマスクを使用して形成される層として、拡散領域のパターンでは連結されないトランジスタの拡散領域を連結するための手段である。従って、ブリッジポリシリコン層のための別途のマスク工程は不要である。図６又は図７に示すレイアウトでは、Ｍ２（又は、Ｍ３）とＭ６（又は、Ｍ７）との拡散領域を拡張された拡散領域を通じて連結し、Ｍ１（又は、Ｍ３）とＭ４（又は、Ｍ８）との拡散領域をブリッジポリシリコン層で連結するが、Ｍ２（又は、Ｍ３）とＭ６（又は、Ｍ７）との拡散領域をブリッジポリシリコン層を通じて連結し、Ｍ１（又は、Ｍ３）とＭ４（又は、Ｍ８）との拡散領域を拡張された拡散領域を通じて連結することもできる。
【００２５】
【発明の効果】
前述のように、本発明は、ビットラインの間の相互容量成分による干渉によって感知効率が低下することを抑制できるだけでなく、別途のビットラインプリチャージ信号を使用しなくても信頼性のあるデータ感知動作を実行できる長所がある。又、本発明は、ビットラインとセンスアンプとの間の連結を制御する分離信号を利用してビットラインのプリチャージを実行するので、感知動作の制御が容易である。
【図面の簡単な説明】
【図１】従来のメモリコアの構成を示す回路図である。
【図２】図１によるデータ感知方式を示す動作タイミング図である。
【図３】図１による従来のレイアウト図である。
【図４】本発明によるメモリコアの構成を示す回路図である。
【図５】図４によるデータ感知方式を示す動作タイミング図である。
【図６】図４によるビットラインの連結構造を示す説明図である。
【図７】本発明によって図４の回路を実現したレイアウト図である。
【図８】本発明と従来のビットラインとの電圧差を示すグラフである。
【符号の説明】
ＩＳ０ｉ，ＩＳ０ｊ： 分離信号
ＶＢＬ： ビットラインプリチャージ／等化電圧
Ｍ１〜Ｍ４： 分離トランジスタ
Ｍ５〜Ｍ８： ビットラインプリチャージトランジスタ
ＢＰ： ビットラインポリシリコン層
ＢＰ１５，ＢＰ１３，ＢＰ２４，ＢＰ４８： ブリッジポリシリコン層
ＮＡ２６，ＮＡ３７： 拡張拡散領域
【発明の属する技術分野】
本発明は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に関し、さらにはＤＲＡＭのメモリセルにおけるデータのセンシングに関する。
【０００２】
【従来の技術】
ＤＲＡＭの高集積化に伴って、高密度化されるデータ伝送ライン（例えば、ビットライン）に関した問題点が発生している。
一般に、メモリセルに貯蔵されたデータを感知する動作は、先ず、選択されたワードラインによってメモリセルの伝達トランジスタが活性化され、そのメモリセルに連結されたビットラインへの電荷分配が実施されることによりなされる。次に、そのビットラインに割り当てられたセンスアンプ（センス増幅器）によってビットライン対の間の電位差が増幅され、その後、入出力ラインに増幅されたデータが伝送される。
メモリセルを含んで入出力ライン以前までのデータ感知経路に含まれる部分は、１次的にデータを感知する回路として一般にメモリセルコア回路と呼ばれる。
【０００３】
図１はメモリセルコア回路の一例を示す。
図１に示すように、ビットライン対ＢＬｉ（又は、ＢＬｊ）／ＢＬＢｉ（又はＢＬＢｊ）にはメモリセルＭＣが多数連結され、各々のビットライン対に分離トランジスタ対Ｎ１／Ｎ２及びＮ３／Ｎ４が配置されている。分離トランジスタ対Ｎ１／Ｎ２及びＮ３／Ｎ４の間でセンスアンプＳＡがビットライン対に連結され、各ビットライン対にはＮＭＯＳトランジスタ対Ｎ５／Ｎ６及びＮ７／Ｎ８で各々構成されたビットラインプリチャージ／等化回路ＰＱｉ及び ＰＱｊが連結されている。
【０００４】
図１のメモリセルコア回路でのデータ感知動作は図２を参照して説明する。ｉ番目のブロックが選択されると仮定する。ｉ番目のブロックに属する分離トランジスタ対Ｎ１及びＮ２のゲートに印加される分離信号ＩＳ０ｉがハイレベルになり、ｊ番目のブロックに属する分離トランジスタ対Ｎ３及びＮ４のゲートに印加される分離信号ＩＳ０ｊはローレベルになる。従って、ｉ番目のブロックのビットライン、例えば、ＢＬｉ及びＢＬＢｉはハイレベルである等化信号ＥＱｉによってビットラインプリチャージ／等化電圧ＶＢＬにプリチャージ及び等化される。その後、ワードラインＷＬｉ０が選択されると、メモリセルＭＣに貯蔵されたデータに応じてメモりセルＭＣとビットラインＢＬｉとの間の電荷分配が始まる。この時、ビットラインＢＬＢｉは初期のプリチャージ電圧ＶＢＬで充電される。センスアンプ制御信号ＳＡＥがハイレベルになるに従ってセンスアンプＳＡはビットラインＢＬｉとＢＬＢｉとの間の微少な電位差を増幅する。
【０００５】
センスアンプＳＡが信頼性のある感知増幅動作を実行するためには、電荷分配によって発生するＢＬｉ及びＢＬＢｉの間の電位差が少なくともセンスアンプＳＡの差動増幅を誘発させ得る程度ではなければならない。しかし、同時に活性化されるビットライン対ＢＬｉ及びＢＬＢｉは、図３に示すように、並行に配列されるので、相互容量成分（結合容量成分）によって干渉される。選択されたメモリセルがデータ“１”を貯蔵していたものとすると、電荷分配によってBLiの電圧は上昇する。この時、ＢＬｉに加えられる電圧の上昇分をΔＶとすると、センスアンプＳＡで感知増幅動作が発生する前のＢＬｉの電圧はＶＢＬ＋ΔＶになる。一方、この時のＢＬＢｉの電圧は、理論的にはプリチャージ／等化レベルであるＶＢＬを維持しなければならないが、ＢＬｉとの相互容量成分によって約ＶＢＬ＋０．２（ＶＢＬ＋ΔＶ）のレベルになる。これはＢＬｉとＢＬＢｉとの間の電位差を減らしてセンスアンプで感知増幅動作をすることを難しくする。
【０００６】
【発明が解決しようとする課題】
このような感知動作での損失を改善するために、開放型ビットライン構造で駆動されるビットライン対を交互に配置する方式が米国特許第５，３８３，１５９号又は日本公開特許昭６１−２５５５９１号に開示されている。例えば、米国特許第５，３８３，１５９号には、同時に駆動されるビットライン対が互いに対角方向に配列されている。前記米国特許に開示されている方法に従えば、１つのビットライン対（例えば、図１のＢＬｉ／ＢＬＢｊ）が駆動される間に、他のビットライン対（例えば、ＢＬｊ／ＢＬＢｉ）は等化信号によってビットライン電圧（例えば、ＶＢＬ）にプリチャージ/等化される。従って、前述したビットラインの間の干渉は抑制できる。しかし、プリチャージ／等化トランジスタの連結状態及び等化信号のタイミングが調節されなければならない短所がある。
さらに、ＤＲＡＭの高集積化と高速動作化とに伴って、感知動作に関した信号の活性及び非活性と、それらの有機的な動作タイミングとを構成できる時間的な余裕が次第になくなってくる。
従って、より効率的なメモリセルコア回路の構成及び感知方式が必要になる。
【０００７】
本発明は、前述した問題点を解決するためのものであり、データ感知動作を効果的に実行できる装置を備えた半導体メモリ装置を提供することを目的とする。
【０００８】
本発明は、ビットライン対の間の相互容量成分（又は、結合容量成分）を減少させ、高集積構造にとって有効なメモリセルコア回路の構造を備えた半導体メモリ装置を提供することを他の目的とする。
【０００９】
本発明は、ビットラインのプリチャージ及び等化のための別途の信号を使用しなくても信頼性のあるデータ感知動作を実行できる半導体メモリ装置を提供することを他の目的とする。
【００１０】
【課題を解決するための手段】
本発明は、ビットラインとセンスアンプとを連結する分離トランジスタ（Ｍ１〜４）とビットラインと基準電圧とを連結するプリチャージトランジスタ（Ｍ５〜８）とを含む半導体メモリ装置であって、センスアンプが形成された領域の左右側に各々位置して当該両側各々にビットラインと相補ビットラインとを含む片側の第１ブロック領域及び他方側の第２ブロック領域と、第１ブロック領域でワードライン方向に伸長する第１分離信号と第２分離信号を各々伝送する第１及び第２導電線（ＧＰｉ１、ＧＰｊ１）と、第２ブロック領域でワードライン方向に伸長する第１分離信号と第２分離信号とを各々伝送する第３及び第４導電線（ＧＰｉｒ、ＧＰｊｒ）と、第１ブロック領域で第１導電線の下部に形成されて第１ビットラインとセンスアンプとを連結する第１導電領域（Ｍ１）と、第１ブロック領域で第２導電線の下部に形成されて第１相補ビットラインとセンスアンプとを連結する第２導電領域（Ｍ２）と、第２ブロック領域で第４導電線の下部に形成されて第２ビットラインとセンスアンプとを連結する第３導電領域（Ｍ３）と、第２ブロック領域で第３導電線の下部に形成されて第２相補ビットラインとセンスアンプとを連結する第４導電領域（Ｍ４）と、第１ブロック領域で第２導電線の下部に形成されて第１ビットラインと基準電圧とを連結する第５導電領域（Ｍ５）と、第１ブロック領域で第１導電線の下部に形成されて第１相補ビットラインと基準電圧とを連結する第６導電領域（Ｍ６）と、第２ブロック領域で第３導電線の下部に形成されて第２ビットラインと基準電圧とを連結する第７導電領域（Ｍ７）と、第２ブロック領域で第４導電線の下部に連結されて第２相補ビットラインと基準電圧とを連結する第８導電領域（Ｍ８）とを含む。
【００１３】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１４】
図４は本発明によるメモリセルコア回路の構成を示す。図４を参照すると、ｉ番目のブロックのビットライン対ＢＬｉとＢＬＢｉとの間に、直列に連結されたＮＭＯＳトランジスタＭ５及びＭ６で構成されたプリチャージ回路１０が連結され、ｊ番目のブロックのビットライン対ＢＬｊとＢＬＢｊとの間に、直列に連結されたＮＭＯＳトランジスタＭ７及びＭ８で構成されたプリチャージ回路２０が連結されている。ビットラインＢＬｉとセンシングノードＳＮとの間には分離トランジスタＭ１が連結され、センシングノードＳＮとｊ番目のビットラインＢＬｊとの間には分離トランジスタＭ３が連結されている。ビットラインＢＬＢｉとセンシングノードＳＮＢとの間には分離トランジスタＭ２が連結され、センシングノードＳＮＢとビットラインＢＬＢｊとの間には分離トランジスタＭ４が連結されている。
【００１５】
分離トランジスタ及びプリチャージトランジスタのソース及びドレインの連結状態は図１と同一であるが、そのゲートは本発明の連結方式に従って特徴化されている。即ち、プリチャージのトランジスタＭ６及びＭ７のゲートは、分離トランジスタＭ１及びＭ４のゲートと共に分離信号ＩＳ０ｉに共通に接続され、プリチャージトランジスタＭ５及びＭ８のゲートは、分離トランジスタＭ２及びＭ３のゲートと共に分離信号ＩＳ０ｊに共通に接続される。このような回路構成は、図１の従来技術のように別途のプリチャージ信号ＥQｉ（又は、ＥＱｊ）を使用しなくて、分離信号ＩＳ０ｉ（又は、ＩＳ０ｊ）だけの制御によってビットラインのプリチャージ機能まで制御できるようにするためである。
【００１６】
図５を参照して、図４の回路構成によって実行されるビットラインのプリチャージ及びデータ感知動作を説明する。ｉ番目のブロックが選択されると仮定する。ｉブロックの分離信号ＩＳ０ｉは全感知期間の間ハイレベルを維持し、ｊブロックの分離信号ＩＳ０ｊは時刻ｔ１でハイレベルからローレベルに遷移する。従って、時刻ｔ１まで、プリチャージ回路１０及び２０のトランジスタＭ５〜Ｍ８がターンオンされるので、ビットラインＢＬｉ／ＢＬＢｉ及びＢＬｊ／ＢＬＢｊは全部プリチャージ電圧ＶＢＬで充電される。
【００１７】
時刻ｔ１以降からはｊ番目のブロックの分離信号ＩＳ０ｊがローレベルになるので、分離トランジスタＭ２及びＭ３とプリチャージトランジスタＭ５及びＭ８とはターンオフされる。この時、ＩＳ０ｉはハイレベルに維持されるので、分離トランジスタＭ１及びＭ４はビットラインＢＬｉ及びＢＬＢｊをセンスアンプＳＡに各々連結させた状態にある。
【００１８】
時刻ｔ２で、選択されたワードラインＷＬｉ０がハイレベルに活性化されると、選択されたメモリセルＭＣｉとビットラインＢＬｉとの間の電荷分配が始まり、ビットラインＢＬＢｊには基準電圧が充電される。
従って、センスアンプＳＡは時刻ｔ３でセンスアンプ制御信号ＳＡＥがハイレベルに活性化されるに従って、ビットラインＢＬｉとＢＬＢｊとの間の微少な電位差に応じてそれらの間の電位差を増幅する。
【００１９】
このような感知動作による結果を図８に示す。図８は選択されたワードラインが活性化された後、センスアンプがターンオンされる前に電荷分配が実施されるビットラインの間の電位差を示す。図８のグラフに示すように、従来（ｏｌｄ）に比べて本発明（ｎｅｗ）のビットラインの電位差が約０．０１Ｖだけ大きい。このような効果は同時に駆動されるビットラインを交互に配置する従来方式による結果と類似であるが、前述のように、ビットラインプリチャージ/等化のための別途の信号を使用しなくて、分離信号だけでそのような結果を得ることができる点で異なる。
【００２０】
図５には示していないが、ｊ番目のブロックが選択される場合、分離信号ＩＳ０ｊが全感知期間の間ハイレベルに維持されるので、ビットラインＢＬｉ及びＢＬＢｊがビットラインプリチャージ電圧ＶＢＬで充電される。分離信号ＩＳ０ｉが時刻ｔ１でローレベルに遷移した後、ワードラインＷＬｊ０が時刻ｔ２でハイレベルに活性化されると、ビットラインＢＬＢｉ及びＢＬｊの間に微少な電位差が発生する。次に、時刻ｔ３でセンスアンプ制御信号ＳＡＥがハイレベルに活性化されると、前述したＢＬｉ及びＢＬＢｊの間の電位差の増幅のように、センスアンプＳＡによってビットラインＢＬＢｉ及びＢＬｊの間の電位差が実質的に増幅される。
【００２１】
上述したような相互容量成分によるセンシング動作の抵抗率を改善するビットライン等化及びセンシング動作を実現するために、実際の製造に必要なレイアウトを説明する図を図６及び図７に示す。図６はレイアウトの形状を示す。図７は、図６に従って設計されたレイアウトの実施形態として、センスアンプＳＡが形成された領域を中心として左右側にビットラインと分離トランジスタ及びプリチャージトランジスタとのパターンを示す。図４の等価回路上では分離信号ＩＳ０ｉ及びＩＳ０ｊを伝送する信号線が交差するが、実際的な製造工程ではそのような信号線として使用されるゲートポリシリコン層が同一の工程段階で同一の層順位で形成されるので、これらを交差させることは難しい。
【００２２】
従って、図６又は図７に示すように、分離信号の伝送のためのゲートポリシリコン層ＧＰｉ１、ＧＰｊ１、ＧＰｊｒ、ＧＰｉｒが一直線に各々配置され、そのような配置形態に合わせるために分離トランジスタ及びプリチャージトランジスタのＮ＋拡散領域を効率的に配置する。即ち、ｉ番目のブロックの分離信号ＩＳ０ｉのためのゲートポリシリコン層をセンスアンプＳＡの領域を中心として左右側に各々ＧＰｉ１及びＧＰｉｒに分け、ｊ番目の分離信号ＩＳ０ｊのためのゲートポリシリコン層もセンスアンプＳＡの領域を中心として左右側に各々ＧＰｊ１、ＧＰｊｒに分けて配置する。図示しないが、センスアンプの領域にはビットラインセンスアンプだけでなくビットラインと入出力ラインのと間の連結を担当する入出力ゲート用トランジスタが形成されている。
【００２３】
分離信号のためのゲートポリシリコン層が一直線に配置されているので、それらに連結される分離トランジスタ又はプリチャージトランジスタをそれの下部に形成する。即ち、ゲートポリシリコン層ＧＰｉ１の下部には、分離トランジスタＭ１と予備充電／等化トランジスタＭ６とのＮ＋拡散領域を平面上の別の位置で形成する。ゲートポリシリコン層ＧＰｊ１の下部には、分離トランジスタＭ２と予備充電／等化トランジスタＭ５とのＮ＋拡散領域を平面上の別の位置で形成する。又、ゲートポリシリコン層ＧＰｉｒの下部には、分離トランジスタＭ３とプリチャージトランジスタＭ８とのＮ＋拡散領域を平面上の別の位置で形成する。ゲートポリシリコン層ＧＰｊｒの下部には、分離トランジスタＭ４とプリチャージトランジスタＭ７とのＮ＋拡散領域を平面上の別の位置で形成する。分離トランジスタＭ２とプリチャージトランジスタＭ６との拡散領域は拡張された拡散領域ＮＡ２６を通じて連結され、分離トランジスタＭ１とプリチャージトランジスタＭ５との拡散領域はブリッジポリシリコン層ＢＰ１５を通じて連結される。又、分離トランジスタＭ２とプリチャージトランジスタＭ４との拡散領域はブリッジポリシリコン層ＢＰ２４を通じて連結され、分離トランジスタＭ１と分離トランジスタＭ３との各拡散領域はブリッジポリシリコン層ＢＰ１３を通じて連結される。一方、分離トランジスタＭ３とプリチャージトランジスタＭ７との拡散領域は拡張された拡散領域ＮＡ３７を通じて連結され、分離トランジスタＭ４とプリチャージトランジスタＭ８との拡散領域はブリッジポリシリコン層ＢＰ４８を通じて連結される。予備充電／等化トランジスタとビットラインプリチャージ電圧ＶＢＬとの間の連結は従来と同一の方式によって連結される。
【００２４】
ブリッジポリシリコン層ＢＰ１５、ＢＰ１３、ＢＰ２４及びＢＰ４８は、ビットラインポリシリコン層ＢＰと同一の製造段階で１つのマスクを使用して形成される層として、拡散領域のパターンでは連結されないトランジスタの拡散領域を連結するための手段である。従って、ブリッジポリシリコン層のための別途のマスク工程は不要である。図６又は図７に示すレイアウトでは、Ｍ２（又は、Ｍ３）とＭ６（又は、Ｍ７）との拡散領域を拡張された拡散領域を通じて連結し、Ｍ１（又は、Ｍ３）とＭ４（又は、Ｍ８）との拡散領域をブリッジポリシリコン層で連結するが、Ｍ２（又は、Ｍ３）とＭ６（又は、Ｍ７）との拡散領域をブリッジポリシリコン層を通じて連結し、Ｍ１（又は、Ｍ３）とＭ４（又は、Ｍ８）との拡散領域を拡張された拡散領域を通じて連結することもできる。
【００２５】
【発明の効果】
前述のように、本発明は、ビットラインの間の相互容量成分による干渉によって感知効率が低下することを抑制できるだけでなく、別途のビットラインプリチャージ信号を使用しなくても信頼性のあるデータ感知動作を実行できる長所がある。又、本発明は、ビットラインとセンスアンプとの間の連結を制御する分離信号を利用してビットラインのプリチャージを実行するので、感知動作の制御が容易である。
【図面の簡単な説明】
【図１】従来のメモリコアの構成を示す回路図である。
【図２】図１によるデータ感知方式を示す動作タイミング図である。
【図３】図１による従来のレイアウト図である。
【図４】本発明によるメモリコアの構成を示す回路図である。
【図５】図４によるデータ感知方式を示す動作タイミング図である。
【図６】図４によるビットラインの連結構造を示す説明図である。
【図７】本発明によって図４の回路を実現したレイアウト図である。
【図８】本発明と従来のビットラインとの電圧差を示すグラフである。
【符号の説明】
ＩＳ０ｉ，ＩＳ０ｊ： 分離信号
ＶＢＬ： ビットラインプリチャージ／等化電圧
Ｍ１〜Ｍ４： 分離トランジスタ
Ｍ５〜Ｍ８： ビットラインプリチャージトランジスタ
ＢＰ： ビットラインポリシリコン層
ＢＰ１５，ＢＰ１３，ＢＰ２４，ＢＰ４８： ブリッジポリシリコン層
ＮＡ２６，ＮＡ３７： 拡張拡散領域
Claims (1)
- ビットラインとセンスアンプとを連結する分離トランジスタ（Ｍ１〜４）と前記ビットラインと基準電圧とを連結するプリチャージトランジスタ（Ｍ５〜８）とを含む半導体メモリ装置において、
センスアンプが形成された領域の左右側に各々位置し、当該両側各々にビットラインと相補ビットラインとを含む片側の第１ブロック領域及び他方側の第２ブロック領域と、
前記第１ブロック領域でワードライン方向に伸長する、第１分離信号と第２分離信号を各々伝送する第１及び第２導電線（ＧＰｉ１、ＧＰｊ１）と、
前記第２ブロック領域でワードライン方向に伸長する前記第１分離信号と前記第２分離信号とを各々伝送する第３及び第４導電線（ＧＰｉｒ、ＧＰｊｒ）と、
前記第１ブロック領域で前記第１導電線の下部に形成されて第１ビットラインと前記センスアンプとを連結する第１導電領域（Ｍ１）と、
前記第１ブロック領域で前記第２導電線の下部に形成されて第１相補ビットラインと前記センスアンプとを連結する第２導電領域（Ｍ２）と、
前記第２ブロック領域で前記第４導電線の下部に形成されて第２ビットラインと前記センスアンプとを連結する第３導電領域（Ｍ３）と、
前記第２ブロック領域で前記第３導電線の下部に形成されて第２相補ビットラインと前記センスアンプとを連結する第４導電領域（Ｍ４）と、
前記第１ブロック領域で前記第２導電線の下部に形成されて前記第１ビットラインと前記基準電圧とを連結する第５導電領域（Ｍ５）と、
前記第１ブロック領域で前記第１導電線の下部に形成されて前記第１相補ビットラインと前記基準電圧とを連結する第６導電領域（Ｍ６）と、
前記第２ブロック領域で前記第３導電線の下部に形成されて前記第２ビットラインと前記基準電圧とを連結する第７導電領域（Ｍ７）と、
前記第２ブロック領域で前記第４導電線の下部に連結されて前記第２相補ビットラインと前記基準電圧とを連結する第８導電領域（Ｍ８）とを含むことを特徴とする半導体メモリ装置。
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