DE10144245A1 - Halbleiterspeicherbauelement mit Bitleitungs-Abtastschaltungsmitteln - Google Patents

Halbleiterspeicherbauelement mit Bitleitungs-Abtastschaltungsmitteln

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Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement, das einen ersten und zweiten Speicherblockbereich mit jeweils einer oder mehreren Bitleitungen und einen Abtastverstärker (SA) beinhaltet. DOLLAR A Erfindungsgemäß sind Logikmittel zum Verbinden einer an eine Speicherzelle des ersten Blocks angeschlossenen Bitleitung (BLi) mit einer komplementären Bitleitung (BLBj) des zweiten Blocks in Abhängigkeit von einem ersten Steuersignal und zum Isolieren einer an eine Speicherzelle des zweiten Blocks angeschlossenen Bitleitung (BLj) und einer komplementären Bitleitung (BLBi) des ersten Blocks vom Abtastverstärker in Abhängigkeit von einem zweiten Steuersignal vorgesehen, wobei mit der Bitleitung des ersten Blocks gekoppelte erste Isolationsmittel und mit der komplementären Bitleitung des ersten Blocks verbundene Vorladungsmittel synchron durch das erste Steuersignal gesteuert werden. DOLLAR A Verwendung z. B. für DRAM-Bauelemente.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit ei­ ner oder mehreren Bitleitungen und zugehörigen Abtastschaltungsmit­ teln.
Mit größerer Integrationsdichte von dynamischen Speichern mit wahl­ freiem Zugriff (DRAM) wachsen die Probleme hinsichtlich dicht gepack­ ter Datenübertragungsleitungen, z. B. Bitleitungen. Allgemein beginnt ein Vorgang zum Abtasten von in einer Speicherzelle gespeicherten Daten mit der Aktivierung eines Durchlasstransistors, der an eine ausgewählte Wortleitung gekoppelt ist. Dann werden Ladungen zu den mit der Spei­ cherzelle gekoppelten Bitleitungen übertragen, was als "gemeinsame Ladungsnutzung" bezeichnet wird. Ein der Bitleitung zugewiesener Ab­ tastverstärker verstärkt die Spannungsdifferenz zwischen der ausge­ wählten Bitleitung und deren Komplement und überträgt das Signal zu einer Eingabe/Ausgabe-Leitung als ein verstärktes Datensignal. Der Da­ tenabtastpfad und die Speicherzelle als eine Einheit bilden eine erste Datenabtastschaltung, die als eine Speicherzellenkernschaltung be­ zeichnet wird. Fig. 1 zeigt eine übliche Speicherzellenkernschaltung.
Wie aus Fig. 1 ersichtlich, sind hierbei mehrere Speicherzellen MC an ein Bitleitungspaar BLi/BLBi bzw. BLj/BLBj angeschlossen, innerhalb denen Isolationstransistorpaare N1/N2 bzw. N3/N4 angeordnet sind. Ein Abtastverstärker SA ist zwischen den Isolationstransistorpaaren N1/N2 und N3/N4 angeordnet und mit den Bitleitungspaaren BLi/BLBi und BLj/BLBj verbunden, an die bitleitungsbezogene Vorladungs-/Entzer­ rungsschaltungen PQi und PQj angeschlossen sind, die ein jeweiliges NMOS-Transistorpaar N5/N6 bzw. N7/N8 beinhalten.
Ein Datenabtastvorgang der Speicherzellenkernschaltung von Fig. 1 wird nun unter Bezugnahme auf die Fig. 1 bis 3 erläutert. Wenn ange­ nommen ein i-ter Block ausgewählt wird, geht ein an die Gate- Elektroden des Isolationstransistorpaars N1/N2 im 1-ten Block angeleg­ tes Isolationssignal ISOi auf hohen Pegel, und ein an die Gate- Elektroden des Isolationstransistorpaars N3/N4 im j-ten Block angeleg­ tes Isolationssignal ISOj geht auf niedrigen Pegel. Die Bitleitungen BLi/BLBi im i-ten Block werden auf eine Vorladungs-/Entzer­ rungsspannung VBL vorgeladen und angeglichen, wenn ein Entzer­ rungssignal EQi auf hohen Pegel gebracht wird. Wenn das Entzerrungs­ signal dann auf niedrigen Pegel heruntergebracht worden ist, wird bei Auswahl einer Wortleitung WLi0 eine gemeinsame Ladungsnutzung zwi­ schen der Speicherzelle MC und der Bitleitung BLi in Abhängigkeit von den in der Speicherzelle MC gehaltenen Daten etabliert. Zu diesem Zeitpunkt wird die Bitleitung BLBi auf eine anfängliche Vorladungsspan­ nung VBL vorgeladen. Der Abtastverstärker SA verstärkt eine geringe Potentialdifferenz zwischen den Bitleitungen BLi und BLBi in Reaktion darauf, dass ein Abtastverstärker-Steuersignal SAE auf hohen Pegel gebracht wird.
Die durch die gemeinsame Ladungsnutzung erzeugte Spannungsdiffe­ renz zwischen den Bitleitungen BLi und BLBi ist mindestens in der Lage, ein Triggern des Abtastverstärkers SA zu induzieren, um einen zuver­ lässigen Abtastverstärkungsbetrieb des Abtastverstärkers SA zu bewir­ ken. Jedoch gibt es eine gegenseitige Kapazität bzw. eine Koppelkapa­ zität, da die aktivierten Bitleitungen des Paares BLi/BLBi parallel und mit so engem Abstand voneinander auf einem Halbleiterwafer angeordnet sind, dass sich eine Kapazität dazwischen aufbaut. Angenommen eine ausgewählte Speicherzelle speichert einen logischen "1"-Bitdatenwert und der Spannungsanstieg von der Primärspannung auf der Bitleitung BLi durch die gemeinsame Ladungsnutzung sei V, dann hat die Span­ nung auf der Bitleitung BLi vor dem Abtastverstärkungsvorgang im Ab­ tastverstärker SA den Wert VBL+V. Hierbei würde theoretisch die Bitlei­ tung BLBi den Wert VBL des Vorladungs-/Entzerrungspegels beibehal­ ten, nimmt aber aufgrund der gegenseitigen Kapazität im wesentlichen einen Wert von etwa VBL+0,2 (VBL+V) an. Daraus resultierend hat eine derartige Verringerung der Potentialdifferenz zwischen den Bitleitungen BLi und BLBi einen Verstärkungsbetrieb im Abtastverstärker SA mit un­ terdurchschnittlicher Leistungsfähigkeit zur Folge.
Um kapazitive Verluste in Abtastverstärkungsvorgängen abzuschwä­ chen, ist in der Patentschrift US 5.383.159 und der japanischen Offenle­ gungsschrift 61-255591 A ein Verfahren zum synchronen Anordnen von Bitleitungen bei einer offenen Bitleitungsarchitektur in Form einer Twist- Architektur offenbart. Beispielsweise sind in der Patentschrift US 5.383.159 die Bitleitungen derjenigen Bitleitungspaare, die synchron ak­ tiviert werden, in zueinander entgegengesetzten Richtungen angeord­ net. Während das eine Bitleitungspaar, z. B. BLi/BLBj von Fig. 1, aktiviert ist, ist das andere Bitleitungspaar, z. B. BLj/BLBi, in der entgegengesetz­ ten Richtung durch ein Entzerrungssignal auf die Bitleitungsspannung, z. B. VBL, vorgeladen/angeglichen. Dadurch kann die wechselseitige Kapazität zwischen Bitleitungen unterdrückt werden. Jedoch wird es er­ forderlich, die Verbindungszustände von Vorladungs-/Entzerrungstran­ sistoren und die Zeitabstimmung des Entzerrungssignals zu steuern, um die Vorladungs- und Entzerrungsvorgänge der Bitleitungen zu kontrollie­ ren.
Aufgrund der höheren Dichten und Geschwindigkeiten gegenwärtiger DRAMs steht nur wenig Zeit zur Aktivierung/Deaktivierung von Signalen für die Steuerung der Abtastvorgänge und der Zeitabstimmung zwischen Lese- und Schreibsignalen zur Verfügung. Es besteht daher ein Bedarf, das Kapazitätsproblem anzugehen.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelements der eingangs genannten Art zugrunde, in welchem auch bei hohem Integrationsgrad ein vergleichsweise effektiver und zuverlässiger Datenabtastbetrieb möglich ist, vorzugsweise ohne dazu ein zusätzliches Signal zum Vorladen und Angleichen von Bitlei­ tungen zu benötigen, und bei dem die wechselseitige Kapazität zwi­ schen den Bitleitungen eines jeweiligen Bitleitungspaares relativ gering ist.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halblei­ terspeicherbauelements mit den Merkmalen des Anspruchs 1, 10, 16, 17 oder 18.
In einem ersten Aspekt der Erfindung werden die Bitleitungen eines je­ weils synchron aktivierten Bitleitungspaares in unterschiedlichen Blö­ cken angeordnet, und die Bitleitungen werden in Reaktion auf ein Isola­ tionssignal vorgeladen, das eine Verbindung zwischen der Bitleitung und dem Abtastverstärker steuert. Dadurch ist es nicht erforderlich, ein zu­ sätzliches Signal zum Vorladen und Angleichen der Bitleitungen zu ver­ wenden.
Gemäß einem weiteren Aspekt der Erfindung beinhaltet das Halbleiter­ speicherbauelement einen ersten und zweiten Block, die auf einer jewei­ ligen Seite eines Abtastverstärkers angeordnet und jeweils mehrere Bit­ leitungen beinhalten, und eine Schaltung, die eine mit der Speicherzelle gekoppelte Bitleitung des ersten Blocks und eine komplementäre Bitlei­ tung des zweiten Blocks mit dem Abtastverstärker verbindet und eine mit der Speicherzelle des zweiten Blocks gekoppelte Bitleitung sowie eine komplementäre Bitleitung des ersten Blocks bis auf eine vorgege­ bene Spannung in Abhängigkeit von einem Signal auflädt.
In einem weiteren Aspekt der Erfindung wird ein Halbleiterspeicherbau­ element bereitgestellt, das einen Isolationstransistor, der eine Bitleitung mit einem Abtastverstärker verbindet, und einen Vorladungstransistor beinhaltet, der die Bitleitung an eine Referenzspannung ankoppelt. In diesem Bauelement erstreckt sich eine leitfähige Leitung in einer be­ stimmten Richtung, um ein Signal zur Steuerung des Isolations- und des Vorladungstransistors zu übertragen. Ein unterer Teil der leitfähigen Lei­ tung beinhaltet einen leitfähigen aktiven Bereich des Isolationstransis­ tors und einen leitfähigen aktiven Bereich des Vorladungstransistors als eine Gate-Elektrode in selbigem.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend näher beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen
Fig. 1 ein Schaltbild eines herkömmlichen Speicherzellenkerns,
Fig. 2 ein Zeitverlaufsdiagramm zur Veranschaulichung eines her­ kömmlichen Datenabtastvorgangs des in Fig. 1 gezeigten Speicherzellenkerns,
Fig. 3 eine schematische Darstellung eines herkömmlichen Ent­ wurfsmusters für die in Fig. 1 gezeigte Speicherzellenkern­ schaltung,
Fig. 4 ein Schaltbild eines erfindungsgemäßen Speicherzellenkerns,
Fig. 5 ein Zeitsteuerungsdiagramm zur Veranschaulichung eines Da­ tenabtastvorgangs des Speicherzellenkerns von Fig. 4,
Fig. 6 ein schematisches Schaltbild zur Veranschaulichung einer Verbindungsanordnung von Bitleitungen der Fig. 4,
Fig. 7 eine schematische Darstellung eines Entwurfsmusters der Zel­ lenkernschaltung von Fig. 4 und
Fig. 8 ein Schaubild zur Veranschaulichung einer Spannungsdifferenz zwischen dem Stand der Technik und der Erfindung.
Der in Fig. 4 gezeigte Schaltungsaufbau beinhaltet eine Vorladungs­ schaltung 10 mit NMOS-Transistoren M5 und M6, die seriell zwischen ein Bitleitungspaar BLi/BLBi eines i-ten Blocks eingeschleift sind, und eine Vorladungsschaltung 20 mit NMOS-Transistoren M7 und M8, die seriell zwischen ein Bitleitungspaar BLj/BLBj eines j-ten Blocks einge­ schleift sind. Zwischen die Bitleitung BLi und einen Abtastknoten SN ist ein Isolationstransistor M1 eingeschleift, und zwischen den Abtastknoten SN und die Bitleitung BLj ist ein Isolationstransistor M3 eingeschleift. Zwischen die Bitleitung BLBi und einen Abtastknoten SNB ist ein Isolati­ onstransistor M2 eingeschleift, und zwischen die Bitleitung BLBj und den Abtastknoten SNB ist ein Isolationstransistor M4 eingeschleift.
Die Verbindungen der Source- und Drain-Elektroden der Isolationstran­ sistoren und der Vorladungstransistoren sind identisch mit der herkömm­ lichen Schaltung von Fig. 1, jedoch unterscheidet sich die Anbindung der Gate-Elektroden der Transistoren dieser Vorladungsschaltungen. Die Gate-Elektroden der Vorladungstransistoren M6 und M7 sind ge­ meinsam an ein Isolationssignal ISOi angeschlossen, das außerdem die Gate-Elektroden der Isolationstransistoren M1 und M4 steuert. In glei­ cher Weise sind die Gate-Elektroden der Vorladungstransistoren M5 und M8 gemeinsam an ein Isolationssignal ISOj angeschlossen, an das auch die Gate-Elektroden der Isolationstransistoren M2 und M3 angeschlos­ sen sind. Die Schaltung erlaubt dadurch ein Vorladen der Bitleitungen mit einem einzigen Isolationssignal ISOi bzw. ISOj, ohne dass ein zu­ sätzliches Vorladungssignal wie bei dem in Fig. 1 gezeigten Stand der Technik erforderlich ist.
Das Zeitsteuerungsdiagramm von Fig. 5 veranschaulicht die Datenab­ tastbetriebsweisen des erfindungsgemäßen Speicherzellenkerns von Fig. 4. Angenommen der i-te Block wird ausgewählt, dann liegt das Iso­ lationssignal ISOi im i-ten Block während des gesamten Abtastvorgangs auf hohem Pegel, und das Isolationssignal ISOj im j-ten Block geht zu einem Zeitpunkt t1 vom hohen auf niedrigen Pegel über. Die Transisto­ ren M5 bis M8 der Vorladungsschaltungen 10 und 20 werden bis zum Zeitpunkt t1 leitend geschaltet, und die Bitleitungspaare BLi/BLBi und BLj/BLBj werden auf die Vorladungsspannung VBL aufgeladen. Nach dem Zeitpunkt t1 geht das Isolationssignal ISOj im j-ten Block auf niedri­ gen Pegel, was die Isolationstransistoren M2 und M3 sowie die Vorla­ dungstransistoren M5 und M8 sperrend schaltet. Zu diesem Zeitpunkt verbinden die Isolationstransistoren M1 und M4 bereits die Bitleitungen BLi bzw. BLBj mit dem Abtastverstärker SA, da das Isolationssignal ISOi während des Abtastvorgangs auf hohem Pegel bleibt. Wenn danach ir­ gendeine ausgewählte Wortleitung WLi auf hohen Pegel gebracht wird, wie für einen Zeitpunkt t2 gezeigt, wird eine gemeinsame Ladungsnut­ zung zwischen der ausgewählten Speicherzelle MCi und der Bitleitung BLi etabliert, und die Bitleitung BLBj wird auf die Referenzspannung aufgeladen, die der Vorladungsspannung VBL entspricht. Zu einem Zeitpunkt t3 wird das Abtastverstärker-Steuersignal SAE auf hohen Pe­ gel gebracht und bewirkt, dass der Abtastverstärker SA die Potentialdif­ ferenz zwischen den Bitleitungen BLi und BLBj verstärkt. Man beachte, dass die Erfindung die Differenz zwischen zwei Bitleitungen misst, die sich nicht nebeneinander befinden, so dass zwischen ihnen keine merk­ liche Kapazität vorhanden sein kann.
Fig. 8 veranschaulicht das Ergebnis dieses Abtastbetriebs. Genauer zeigt Fig. 8 eine Potentialdifferenz zwischen Bitleitungen ab einem Zeit­ punkt, zu dem eine gemeinsame Ladungsnutzung etabliert wird, bis zu einem Zeitpunkt, zu dem der Abtastverstärker angeschaltet wird, d. h. sie zeigt die Spannungsdifferenz zwischen den Bitleitungen während eines Abtastvorgangs vom Zeitpunkt t2 bis zum Zeitpunkt t3. Wie aus Fig. 8 ersichtlich, ist die Potentialdifferenz zwischen Bitleitungen im Fall der Erfindung entsprechend der gestrichelten und mit "neu" bezeichneten Kennlinie um etwa 0,01 V höher als beim Stand der Technik, der mit der durchgezogenen und mit "alt" markierten Kennlinie gezeigt ist. Das Er­ gebnis ähnelt der herkömmlichen Weise, in der Bitleitungen gleichzeitig in einer Twist-Architektur angeordnet sind, eine hervorzuhebende Ei­ genschaft der Erfindung ist es jedoch, dass dieses Resultat von der Verwendung eines Isolationssignals ohne Benutzung eines zusätzlichen, separaten Signals zum Vorladen und Entzerren der Bitleitung herrührt. Durch Eliminierung bestimmter Komponenten wird überraschenderweise ein verbessertes Leistungsvermögen erzielt.
In gleicher Weise bleibt, wenn der j-te Block ausgewählt wird, das Isola­ tionssignal ISOj über den Abtastvorgang hinweg auf hohem Pegel, so dass beide Bitleitungen BLi und BLBj auf die Vorladungsspannung VBL aufgeladen werden. Nachdem das Isolationssignal ISOi zum Zeitpunkt t1 auf niedrigen Pegel gegangen ist, erzeugt jegliche Wortleitung WLj, die zum Zeitpunkt t2 auf hohen Pegel gebracht wird, eine geringfügige Potentialdifferenz zwischen den Bitleitungen BLBi und BLj, die dann durch den Abtastverstärker SA verstärkt werden kann.
Fig. 6 zeigt schematisch eine methodische Ausführung der Erfindung, und Fig. 7 zeigt eine praktische Entwurfsstruktur gemäß Fig. 6, speziell Strukturen von Bitleitungen, Isolationstransistoren und Vorladungstran­ sistoren um den Abtastverstärkerbereich SA herum. Wenngleich die Lei­ tungen für die Isolationssignale ISOi und ISOj in Fig. 4 sich überkreu­ zend dargestellt sind, werden wegen der Schwierigkeit einer Überkreu­ zung der Isolationssignalleitungen für die Gate-Polysiliziumschichten in Wirklichkeit Gate-Polysiliziumschichten für die Isolationssignalleitungen im allgemeinen auf demselben vertikalen Level im gleichen Herstel­ lungsschritt gebildet.
Wie aus den Fig. 6 und 7 ersichtlich, sind Gate-Polysiliziumschichten GPil, GPjl, GPjr und GPir zum Führen der Isolationssignale ISOi und ISOj geradlinig und sich nicht überkreuzend gebildet. Die aktiven n+- Bereiche der Isolationstransistoren M1 bis M4 und der Vorladungstran­ sistoren M5 bis M8 sind effektiv über die Gate-Polysiliziumschichten so verteilt, dass die Schaltung von Fig. 4 ohne Überkreuzung erzeugt wird. Die Gate-Polysiliziumschicht für das Isolationssignal ISOi des i-ten Blocks ist in GPil und GPir auf einer jeweiligen Seite des Bereichs des Abtastverstärkers A unterteilt, und die Gate-Polysiliziumschicht für das Isolationssignal ISOj des j-ten Blocks ist in GPjl und GPjr auf einer jewei­ ligen Seite des Bereichs des Abtastverstärkers SA unterteilt. Wenngleich nicht gezeigt, gibt es im Abtastverstärkerbereich SA nicht nur Bitlei­ tungs-Abtastverstärker, sondern auch Eingabe/Ausgabe-Gate-Transisto­ ren zum Verbinden der Bitleitungen mit einer Eingabe/Ausgabe-Leitung.
Die Isolations- und Vorladungstransistoren können auf beiden Seiten der Gate-Polysiliziumschichten gebildet sein. Im gezeigten Ausführungsbei­ spiel sind die aktiven n+-Bereiche des Isolationstransistors M1 und des Vorladungs-/Entzerrungs-Transistors M6 jeweils auf derselben Ebene unterhalb und auf gegenüberliegenden Seiten der Gate-Polysilizium­ schicht GPil gebildet. Aktive n+-Bereiche des Isolationstransistors M2 und des Vorladungs-/Entzerrungs-Transistors M5 sind jeweils auf der­ selben Ebene unterhalb der Gate-Polysiliziumschicht GPjl gebildet. Des weiteren sind auf einem Level unterhalb der Gate-Polysiliziumschicht GPir aktive n+-Bereiche des Isolationstransistors M3 und des Vorla­ dungstransistors M8 jeweils auf derselben Ebene gebildet. Aktive n+- Bereiche des Isolationstransistors M4 und des Vorladungstransistors M7 sind jeweils auf derselben Ebene unterhalb der Gate-Polysiliziumschicht GPjr gebildet.
Die aktiven Bereiche des Isolationstransistors M2 und des Vorladungs­ transistors M6 sind miteinander über einen verlängerten aktiven Bereich NA26 verbunden, und die aktiven Bereiche des Isolationstransistors M1 und des Vorladungstransistors M5 sind miteinander über eine Polysilizi­ um-Brückenschicht BP15 verbunden. Die aktiven Bereiche des Isolati­ onstransistors M2 und des Vorladungstransistors M4 sind miteinander über eine Polysilizium-Brückenschicht BP24 verbunden, und die aktiven Bereiche des Isolationstransistors M1 und des Isolationstransistors M3 sind miteinander über eine Polysilizium-Brückenschicht BP13 verbun­ den. Die aktiven Bereiche des Isolationstransistors M3 und des Vorla­ dungstransistors M7 sind miteinander über einen verlängerten aktiven Bereich NA37 verbunden, und die aktiven Bereiche des Isolationstran­ sistors M4 und des Vorladungstransistors M8 sind miteinander über eine Polysilizium-Brückenschicht BP48 verbunden.
Die Verbindungen der Vorladungs-/Entzerrungs-Transistoren mit der Bit­ leitungs-Vorladungsspannung VBL entsprechen denen beim Stand der Technik.
Die Polysilizium-Brückenschichten BP15, BP13, BP24 und BP48 können in einem einzigen Herstellungsvorgang mit der Bitleitungs-Polysilizium­ schicht BP unter Verwendung einer einzigen Maske gebildet werden, um die aktiven Bereiche der Transistoren zu verbinden, die nicht als ein ak­ tives Muster verbunden sind. Es ist daher nicht erforderlich, die Polysili­ zium-Brückenschicht in einem zusätzlichen Schritt zu erzeugen. Gemäß der Entwurfsanordnung der Fig. 6 und 7 sind die aktiven Bereiche von M2 bzw. M3 und M6 bzw. M7 über einen verlängerten aktiven Bereich verbunden, und die aktiven Bereiche von M1 bzw. M3 und M4 bzw. M8 sind über die Brücken-Polysiliziumschicht verbunden. Die Schaltung kann jedoch genauso gut derart hergestellt werden, dass die aktiven Be­ reiche von M2 bzw. M3 und M6 bzw. M7 über die Brücken- Polysiliziumschicht verbunden sind und die aktiven Bereiche von M1 bzw. M3 und M4 bzw. M8 über den verlängerten aktiven Bereich ver­ bunden sind.
Wie die vorstehende Beschreibung deutlich macht, wird erfindungsge­ mäß eine Speicherzellenkernschaltung bereitgestellt, in welcher parasi­ täre Kapazitäten zwischen Bitleitungen während Abtastvorgängen ohne Notwendigkeit eines komplexen Schaltungsaufbaus eliminiert sind und der Schaltungsaufbau durch Eliminierung überschüssiger Signalsteuer­ leitungen in der Tat vereinfacht und effizienter gemacht ist.

Claims (18)

1. Halbleiterspeicherbauelement mit
einem ersten und zweiten Block mit jeweils einer oder mehreren Bitleitungen (BLi, BLBi, BLj, BLBj) und
einem Abtastverstärker (SA), gekennzeichnet durch
Logikmittel zum Verbinden einer an eine Speicherzelle des ersten Blocks angeschlossenen Bitleitung (BLi) mit einer komplementären Bitleitung (BLBj) des zweiten Blocks in Abhängigkeit von einem ers­ ten Steuersignal und Isolieren einer an eine Speicherzelle des zwei­ ten Blocks angeschlossenen Bitleitung (BLj) und einer komplementä­ ren Bitleitung (BLBi) des ersten Blocks vom Abtastverstärker in Ab­ hängigkeit von einem zweiten Steuersignal, wobei mit der Bitleitung des ersten Blocks verbundene erste Isolationsmittel und mit der kom­ plementären Bitleitung des ersten Blocks verbundene erste Vorla­ dungsmittel synchron durch das erste Steuersignal gesteuert werden.
2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass zweite Vorladungsmittel, die an die Bitleitung des zweiten Blocks angeschlossen sind, und zweite Isolationsmittel, die an die komplementäre Bitleitung des zweiten Blocks angeschlos­ sen sind, durch das erste Steuersignal gesteuert werden.
3. Halbleiterspeicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass an die Bitleitung des ersten Blocks ange­ schlossene dritte Vorladungsmittel und an die komplementäre Bitlei­ tung des ersten Blocks angeschlossene dritte Isolationsmittel vorge­ sehen sind, wobei die dritten Vorladungsmittel und die dritten Isolati­ onsmittel durch das zweite Steuersignal gesteuert werden.
4. Halbleiterspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass an die Bitleitung des zweiten Blocks ange­ schlossene vierte Isolationsmittel und an die komplementäre Bitlei­ tung des zweiten Blocks angeschlossene vierte Vorladungsmittel vorgesehen sind, wobei die vierten Isolationsmittel und die vierten Vorladungsmittel synchron durch das zweite Steuersignal gesteuert werden.
5. Halbleiterspeicherbauelement nach Anspruch 3 oder 4, weiter da­ durch gekennzeichnet, dass ein erstes Ende der ersten Isolationsmit­ tel mit einem ersten Ende der dritten Vorladungsmittel gekoppelt ist und ein zweites Ende der ersten Isolationsmittel mit einem ersten Ende des Abtastverstärkers gekoppelt ist.
6. Halbleiterspeicherbauelement nach einem der Ansprüche 3 bis 5, weiter dadurch gekennzeichnet, dass ein erstes Ende der dritten Iso­ lationsmittel mit einem ersten Ende der ersten Vorladungsmittel ge­ koppelt ist.
7. Halbleiterspeicherbauelement nach einem der Ansprüche 4 bis 6, weiter dadurch gekennzeichnet, dass ein erstes Ende der zweiten I­ solationsmittel mit einem zweiten Ende der dritten Isolationsmittel ge­ koppelt ist und ein zweites Ende der zweiten Isolationsmittel mit ei­ nem ersten Ende der vierten Vorladungsmittel gekoppelt ist.
8. Halbleiterspeicherbauelement nach einem der Ansprüche 2 bis 7, weiter dadurch gekennzeichnet, dass ein erstes Ende der zweiten I­ solationsmittel mit einem zweiten Ende des Abtastverstärkers gekop­ pelt ist.
9. Halbleiterspeicherbauelement nach einem der Ansprüche 4 bis 8, weiter dadurch gekennzeichnet, dass ein erstes Ende der vierten Iso­ lationsmittel mit einem ersten Ende der zweiten Vorladungsmittel, ei­ nem ersten Ende des Abtastverstärkers und einem zweiten Ende der ersten Isolationsmittel gekoppelt ist.
10. Halbleiterspeicherbauelement mit
einem ersten und zweiten Block mit jeweils einer oder mehreren Bitleitungen (BLi, BLBi, BLj, BLBj) und
einem Abtastverstärker (SA), gekennzeichnet durch
erste Logikmittel zum Verbinden einer an eine Speicherzelle des ersten Blocks angeschlossenen Bitleitung (BLi) und einer komple­ mentären Bitleitung (BLBj) des zweiten Blocks mit dem Abtastver­ stärker (SA) in Abhängigkeit von einem ersten Steuersignal und
zweite Logikmittel zum Verbinden einer an eine Speicherzelle des zweiten Blocks angeschlossenen Bitleitung (BLj) und einer kom­ plementären Bitleitung (BLBi) des ersten Blocks mit dem Abtastver­ stärker in Abhängigkeit von einem zweiten Steuersignal, wobei erste Isolationsmittel, die an die Bitleitung des ersten Blocks angeschlos­ sen sind, und erste Vorladungsmittel, die an die komplementäre Bit­ leitung des ersten Blocks angeschlossen sind, durch das erste Steu­ ersignal gesteuert werden und dritte Isolationsmittel, die an die kom­ plementäre Bitleitung des ersten Blocks angeschlossen sind, und drit­ te Vorladungsmittel, die an die Bitleitung des ersten Blocks ange­ schlossen sind, durch das zweite Steuersignal gesteuert werden.
11. Halbleiterspeicherbauelement nach Anspruch 10, weiter da­ durch gekennzeichnet, dass an die Bitleitung des zweiten Blocks an­ geschlossene zweite Vorladungsmittel und an die komplementäre Bit­ leitung des zweiten Blocks angeschlossene zweite Isolationsmittel durch das erste Steuersignal gesteuert werden und an die komple­ mentäre Bitleitung des zweiten Blocks angeschlossene vierte Vorla­ dungsmittel und an die Bitleitung des zweiten Blocks angeschlossene vierte Isolationsmittel durch das zweite Steuersignal gesteuert wer­ den.
12. Halbleiterspeicherbauelement nach Anspruch 10 oder 11, wei­ ter dadurch gekennzeichnet, dass ein erstes Ende der ersten Isolati­ onsmittel des ersten Blocks mit einem ersten Ende des Abtastver­ stärkers über erste Kopplungsmittel gekoppelt ist und ein erstes Ende der ersten Vorladungsmittel des ersten Blocks mit einem ersten Ende der dritten Isolationsmittel über zweite Kopplungsmittel gekoppelt ist.
13. Halbleiterspeicherbauelement nach Anspruch 12, weiter da­ durch gekennzeichnet, dass ein erstes Ende der zweiten Isolationsmittel des zweiten Blocks über die ersten Kopplungsmittel mit einem zweiten Ende des Abtastverstärkers gekoppelt ist und ein erstes Ende der zweiten Vorladungsmittel des zweiten Blocks über die zweiten Kopplungsmittel mit einem ersten Ende der vierten Isolationsmittel gekoppelt ist.
14. Halbleiterspeicherbauelement nach Anspruch 12 oder 13, wei­ ter dadurch gekennzeichnet, dass die ersten Kopplungsmittel einen Polysiliziumbereich und die zweiten Kopplungsmittel einen verlänger­ ten aktiven Bereich beinhalten.
15. Halbleiterspeicherbauelement nach einem der Ansprüche 10 bis 14, weiter dadurch gekennzeichnet, dass die ersten Logikmittel erste und zweite Isolationsmittel und die zweiten Logikmittel dritte und vierte Isolationsmittel umfassen.
16. Halbleiterspeicherbauelement mit folgenden Elementen:
einem zwischen eine erste Bitleitung (BLi) und einen Abtast­ verstärker (SA) eingeschleiften ersten Isolationstransistor (M1), der auf ein erstes Isolationssignal (ISOi) anspricht,
einem zwischen eine zweite komplementäre Bitleitung (BLBj) in derselben Reihe wie eine erste komplementäre Bitleitung (BLBi) und den Abtastverstärker eingeschleiften zweiten Isolationstransistor (M4), der auf das erste Isolationssignal anspricht,
einem zwischen die erste komplementäre Bitleitung und eine Referenzspannung (VBL) eingeschleiften ersten Vorladungstransistor (M6), der auf das erste Isolationssignal anspricht,
einem zwischen eine zweite Bitleitung in derselben Reihe wie die erste Bitleitung und die Referenzspannung eingeschleiften zwei­ ten Vorladungstransistor M7, der auf das erste Isolationssignal an­ spricht,
einem zwischen die erste komplementäre Bitleitung und den Abtastverstärker eingeschleiften dritten Isolationstransistor (M2), der auf ein zweites Isolationssignal anspricht,
einem zwischen die zweite Bitleitung und den Abtastverstärker eingeschleiften vierten Isolationstransistor (M3) der auf das zweite Isolationssignal anspricht,
einem zwischen die erste Bitleitung und die Referenzspannung eingeschleiften dritten Vorladungstransistor (M5), der auf das zweite Isolationssignal anspricht, und
einem zwischen die zweite komplementäre Bitleitung und die Referenzspannung eingeschleiften vierten Vorladungstransistor (M8), der auf das zweite Isolationssignal anspricht.
17. Halbleiterspeicherbauelement mit folgenden Elementen:
einem Isolationstransistor (M1), der eine Bitleitung (BLi) mit ei­ nem Abtastverstärker (SA) verbindet,
einem Vorladungstransistor (M5), der die Bitleitung mit einer Referenzspannung (VBL) verbindet, und
einer zum Übertragen eines Signals für die Steuerung des Iso­ lations- und des Vorladungstransistors eingerichteten leitfähigen Lei­ tung, wobei ein unterer Teil der leitfähigen Leitung einen leitfähigen aktiven Bereich des Isolationstransistors und einen leitfähigen aktiven Bereich des Vorladungstransistors als jeweilige Gate-Elektrode bein­ haltet.
18. Halbleiterspeicherbauelement mit folgenden Elementen:
einem Isolationstransistor (M1) zum Verbinden einer Bitleitung (BLi) mit einem Abtastverstärker (SA),
einem Vorladungstransistor (M5) zum Verbinden der Bitleitung mit einer Referenzspannung (VBL),
einem ersten Blockbereich mit einer ersten und zweiten leitfä­ higen Leitung,
einem zweiten Blockbereich mit einer dritter- und vierten leitfä­ higen Leitung, wobei die erste und zweite leitfähige Leitung zum Füh­ ren eines ersten bzw. zweiten Isolationssignals (ISOi, ISOj) sowie die dritte und vierte leitfähige Leitung zum Führen des ersten bzw. zwei­ ten Isolationssignals eingerichtet sind,
einem in einem unteren Teil der ersten leitfähigen Leitung im ersten Blockbereich gebildeten ersten leitfähigen Bereich zum Ver­ binden einer ersten Bitleitung mit dem Abtastverstärker,
einem in einem unteren Teil der zweiten leitfähigen Leitung im ersten Blockbereich gebildeten zweiten leitfähigen Bereich zum Ver­ binden einer ersten komplementären Bitleitung mit dem Abtastver­ stärker,
einem im unteren Bereich der zweiten leitfähigen Leitung im zweiten Blockbereich gebildeten dritten leitfähigen Bereich zum Ver­ binden einer zweiten Bitleitung mit dem Abtastverstärker,
einem im unteren Teil der ersten leitfähigen Leitung im zweiten Blockbereich gebildeten vierten leitfähigen Bereich zum Verbinden einer zweiten komplementären Bitleitung mit dem Abtastverstärker,
einem im unteren Teil der zweiten leitfähigen Leitung im ersten Blockbereich gebildeten fünften leitfähigen Bereich zum Verbinden der ersten Bitleitung mit der Referenzspannung,
einem im unteren Teil der ersten leitfähigen Leitung im ersten Blockbereich gebildeten sechsten leitfähigen Bereich zum Verbinden der ersten komplementären Bitleitung mit der Referenzspannung,
einem im unteren Teil der ersten leitfähigen Leitung im zweiten Blockbereich gebildeten siebten leitfähigen Bereich zum Verbinden der zweiten Bitleitung mit der Referenzspannung und
einem im unteren Teil der zweiten leitfähigen Leitung im zwei­ ten Blockbereich gebildeten achten leitfähigen Bereich zum Verbin­ den der zweiten komplementären Bitleitung mit der Referenzspan­ nung.
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