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Querverweis
auf verwandte Patentanmeldung
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Diese
Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung
Nr. 10-2005-0072326, die am 8. August 2005 bei der Koreanischen
Zentralbehörde
für den
gewerblichen Rechtsschutz eingereicht wurde und deren Offenbarung
hierin in ihrer Gesamtheit durch Inbezugnahme mit aufgenommen wird.
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Gebiet der
Erfindung
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Die
vorliegende Erfindung bezieht sich auf Halbleiterspeichervorrichtungen
und genauer auf die Bitleitungsarchitektur von Halbleiterspeichervorrichtungen
und auf Verfahren zum Steuern der Bitleitungen von Halbleiterspeichervorrichtungen.
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Hintergrund
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Die
Anordnung von Leseverstärkern
in einer Halbleiterspeichervorrichtung ist bestimmt durch die Bitleitungsarchitektur
der Halbleiterspeichervorrichtung. Bitleitungsarchitekturen, die
bei Halbleiterspeichervorrichtungen angewendet werden können, schließen eine
gefaltete Bitleitungsarchitektur und eine offene Bitleitungsarchitektur
mit ein. Ein Verfahren des Steuerns der Spannung von Bitleitungspaaren
in einer Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur
nach dem Durchführen eines
Leseverstärkerbetriebs
ist in der
US 5,953,275 offenbart.
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1 ist ein Blockschaltplan
einer Halbleiterspeichervorrichtung, der verwendet werden kann zum
Erklären
eines von einer Halbleiterspeichervorrichtung mit einer gefalteten
Bitleitungsarchitektur durchgeführten
Lesebetriebs. Bezugnehmend auf 1 beinhaltet
die Halbleiterspeichervorrichtung eine Mehrzahl von Speicherzellenfeldern,
die mit A (12), B (11) und C (13) bezeichnet
sind. Die Halbleiterspeichervorrichtung beinhaltet auch eine Mehrzahl von
Leseverstärkerblöcken 21, 22 und 23.
Jeder der Leseverstärker
in den Leseverstärkerblöcken 21, 22 und 23 ist
jeweilig an entsprechenden Bitleitungspaaren zugeordnet, welche
jedes eine Bitleitung BL und eine Bitleitung/BL umfassen.
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Wenn
das Speicherzellenfeld B (11) aktiviert ist, weisen die
Bitleitungen BL und BL in dem Speicherzellenfeld B (11)
entgegensetzte Spannungen auf. Die Leseverstärker des Leseverstärkerblocks 21,
die mit dem Speicherzellenfeld B (11) verbunden sind, erfassen,
dass die Bitleitungen BL eine hohe Spannung (H) aufweisen und dass
die Bitleitungen/BL eine niedrige Spannung (L) aufweisen, und verstärken eine
Differenz zwischen der hohen Spannung (H) und der niedrigen Spannung
(L). Der Leseverstärker
gibt das Ergebnis dieses Verstärkungsbetriebs
aus, um den Datenlesebetrieb abzuschließen.
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Wenn
das Speicherzellenfeld B (11) aktiviert ist, sind das Speicherzellenfeld
A (12) und das Speicherzellenfeld C (13), die
jeweils benachbart zu dem Speicherzellenfeld B (11) sind,
getrennt von den Leseverstärkerblöcken 21.
Daher bleiben alle Bitleitungspaare in dem Speicherzellenfeld A
(12) und in dem Speicherzellenfeld C (13) vorgeladen
(P).
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2 ist ein Schaltplan einer
Halbleiterspeichervorrichtung mit einer herkömmlichen offenen Bitleitungsarchitektur.
Bezugnehmend auf 2 weist die
Halbleiterspeichervorrichtung eine Mehrzahl von Speicherzellenfeldern 31 und 32,
eine Mehrzahl von Leseverstärkern 40 und
eine Mehrzahl von Vorladeeinheiten 50 auf. In 2 zeigt Bezugszeichen CSL eine
Spaltenauswahlleitung an, und zeigen Bezugszeichen LANG bzw. LAPG
ein Pull-Down-Signal bzw. ein Pull-Up-Signal an. Das Pull-Down-Signal
LANG wird an die Pull-Down-Transistoren MN der Leseverstärker 40 angelegt
und das Pull-Up-Signal LAPG wird an die Pull-Up-Transistoren MP
der Leseverstärker 40 angelegt.
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Alle
Leseverstärker 40 sind
zwischen eine Bitleitung des ersten Speicherzellenfeldes 31 und eine
Bitleitung des zweiten Speicherzellenfeldes 32 geschaltet.
Zum Beispiel ist ein Leseverstärker 40 zwischen
eine Bitleitungen BL1 des ersten Speicherzellenfeldes 31 und
eine Bitleitung BL1 des zweiten Speicherzellenfeldes 32 geschaltet
und führt
einen Datenlesebetrieb durch. Wenn das erste Speicherzellenfeld 31 logische
H-Pegel-Daten speichert,
erreichen die Bitleitungen BL1 bzw. vorwärts/BL1 eine hohe Spannung
bzw. eine niedrige Spannung.
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Wenn
der Leseverstärker 40 den
Datenlesebetrieb beendet, nachdem eine Wortleitung W/L des ersten
Speicherzellenfeldes 31 aktiviert ist, führt die Vorladeeinheit 50 einen
Vorladebetrieb als Antwort auf ein Vorladesteuersignal PEQ aus.
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3 ist ein Diagramm zum Erklären einer Ausführungsform
eines Lesebetriebs, der bei einer herkömmlichen Halbleiterspeichervorrichtung
mit einer offenen Bitleitungsarchitektur durchgeführt wird. Bezugnehmend
auf 3 beinhaltet die
Halbleiterspeichervorrichtung 3 Speicherzellenfelder B
(31), A (32) und C (33) und eine Mehrzahl
von Leseverstärkerblöcken 42, 42, 43 und 44.
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3 veranschaulicht die Spannungen
der in der Halbleiterspeichervorrichtung enthaltenen Bitleitungen,
wenn das Speicherzellenfeld B (31) aktiviert ist und logische
H-Pegel-Daten aufweist. Wenn das Speicherzellenfeld B (31)
logische H-Pegel-Daten speichert, erreichen die Bitleitungen BL
des Speicherzellenfeldes B (31) alle eine hohe Spannung
(H). In den Speicherzellenfeldern A (32) und C (33),
die benachbart zu dem Speicherzellenfeld B (31) sind, erreichen
nur die Bitleitungen, die mit den Leseverstärkerblöcken 41 und 42 des
Speicherzellenfeldes B (31) verbunden sind, eine niedrige
Spannung (L), und die anderen Bitleitungen, die nicht mit den Leseverstärkerblöcken 41 und 42 verbunden
sind, verbleiben vorgeladen. Somit sind in den Speicherzellenfeldern A
(32) und C (33) Bitleitungen mit der niedrigen Spannung
(L) und Bitleitungen mit einer Vorladespannung (P) gleichzeitig
vorhanden.
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4 ist eine grafische Darstellung
zum Erklären
einer anderen Ausführungsform
eines von einer herkömmlichen
Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur
durchgeführten Lesebetriebs,
wenn ein Speicherzellenfeld B (31) der Halbleiterspeichervorrichtung
aktiviert ist und logische L-Pegel-Daten aufweist. 5 ist eine grafische Darstellung zum
Erklären
eines Lesebetriebs, der von einer herkömmlichen Halbleiterspeichervorrichtung
mit einer offenen Bitleitungsarchitektur durchgeführt wird,
wenn ein Speicherzellenfeld B (31) aktiviert ist und sowohl
logische H-Pegel-Daten als auch logische L-Pegel-Daten aufweist.
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Mit
Bezug auf 4 erreichen
alle Bitleitungen BL des Speicherzellenfeldes B (31) eine
niedrige Spannung (L), wenn das Speicherzellenfeld B (31) aktiviert
ist, da das Speicherzellenfeld B (31) logische L-Pegel-Daten
aufweist. Jedoch erreichen Bitleitungen, die in dem Speicherzellenfeld
A (32) enthalten sind und mit dem Leseverstärker 42 verbunden
sind, als auch Bitleitungen, die in dem Speicherzellenfeld C (33)
enthalten sind und mit dem Leseverstärker 41 verbunden
sind, eine hohe Spannung (H). Daher sind in den Speicherzellenfeldern
A (32) und C (33), die benachbart zu dem Speicherzellenfeld
B (31) sind, Bitleitungen mit der hohen Spannung (H) und
Bitleitungen mit der Vorladespannung (P) gleichzeitig vorhanden.
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Mit
Bezug auf 5 besitzen
die Bitleitungen BL in dem Speicherzellenfeld B (31) eine
hohe Spannung (H) oder eine niedrige Spannung (L), da das Speicherzellenfeld
B (31) sowohl logische L-Pegel-Daten als auch logische
H-Pegel-Daten aufweist. Andererseits erreichen die in dem Speicherzellenfeld A
(32) enthaltenen Bitleitungen, die mit dem Leseverstärker 42 verbunden
sind, die hohe Spannung (H). Andere Bitleitungen in dem Speicherzellenfeld
A (32), die mit dem Leseverstärker 43 verbunden
sind, verbleiben vorgeladen (P). Daher sind in dem Speicherzellenfeld
A (32) Bitleitungen mit der hohen Spannung (H) und Bitleitungen
mit der Vorladespannung (P) gleichzeitig vorhanden. Zusätzlich erreichen Bitleitungen
in dem Speicherzellenfeld C (33), die mit dem Leseverstärker 41 verbunden
sind, eine niedrige Spannung (L). Daher sind in dem Speicherzellenfeld C
(33) Bitleitungen mit der niedrigen Spannung (L) und Bitleitungen
mit der Vorladespannung (P) gleichzeitig vorhanden.
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6 ist ein Wellenformdiagramm,
das einen von der Halbleiterspeichervorrichtung aus 2 durchgeführten Lesebetrieb veranschaulicht.
Der Lesebetrieb wird nun im Detail mit Bezug auf die 2 und 6 beschrieben werden. Bezugnehmend auf
die 2 und 6 wird das Vorladesteuersignal
PEQ zum Steuern der Vorladeeinheit 50 deaktiviert, so dass
ein Vorladebetrieb beendet wird, wenn ein erstes Zellenblockauswahlsignal
PBLSi zum Aktivieren des Speicherzellenfeldes 31 aktiviert
wird. Der Leseverstärker 40 führt einen
Lesebetrieb als Antwort auf ein Leseeinleitungssignal PS durch.
Wenn das Speicherzellenfeld 31 logische H-Pegel-Daten aufweist,
erreichen die Bitleitungen BL1 und/BL1, die mit dem Leseverstärker 40 verbunden
sind, die hohe Spannung (H) bzw. die niedrige Spannung (L). In dem
Speicherzellenfeld 32, das benachbart zu dem Speicherzellenfeld 31 ist,
sind die Bitleitung/BL1 mit der niedrigen Spannung und eine Bitleitung
BL3 mit der Vorladespannung (P) gleichzeitig vorhanden.
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Wie
oben beschrieben, können
bei einem Speicherzellenfeld einer Halbleiterspeichervorrichtung
mit einer herkömmlichen
offenen Bitleitungsarchitektur sowohl Bitleitungen mit einer niedrigen Spannung
als auch Bitleitungen mit einer Vorladespannung oder sowohl Bitleitungen
mit einer hohen als auch Bitleitungen mit der Vorladespannung gleichzeitig
vorhanden sein, wenn das Speicherzellenfeld ein Speicherzellenfeld
ist, das nicht nach einem Lesebetrieb aktiviert wird.
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Zusammenfassung
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Gemäß Ausführungsformen
der vorliegenden Erfindung werden Halbleiterspeichervorrichtungen
mit einer offenen Bitleitungsarchitektur bereitgestellt, die ein
erstes Speicherzellenfeld, ein zweites Speicherzellenfeld und ein
Paar von Bitleitungen beinhaltet, welches eine erste Bitleitung
des ersten Speicherzellenfeldes und eine zweite Bitleitung des zweiten
Speicherzellenfeldes umfasst. Ein Leseverstärker ist zwischen das Paar
von Bitleitungen geschaltet. Die Speichervorrichtung beinhaltet
eine erste Schaltung, die derart gestaltet ist, dass sie die Verbindung
der ersten Bitleitung zu dem Leseverstärker als Antwort auf ein erstes
Steuersignal steuert, und eine zweite Schaltung, die derart gestaltet
ist, dass sie die Verbindung der zweiten Bitleitung zu dem Leseverstärker als
Antwort auf ein zweites Steuersignal steuert. Die Speichervorrichtung
beinhaltet auch eine dritte Schaltung, die derart gestaltet ist,
dass sie die erste Bitleitung als Antwort auf ein erstes Vorladesignal
auf eine vorbestimmte Spannung vorlädt, und eine vierte Schaltung,
die derart gestaltet ist, dass sie die zweite Bitleitung als Antwort
auf ein zweites Vorladesignal auf die vorbestimmte Spannung vorlädt. Die
zweite Schaltung ist weiter derart gestaltet, dass sie die zweite
Bitleitung von dem Leseverstärker nach
Beenden eines Lesebetriebs trennt, der an dem ersten Speicherzellenfeld
durchgeführt
wird, das aktiviert ist, und die vierte Schaltung lädt die zweite
Bitleitung vor, nachdem die zweite Bitleitung von dem Leseverstärker getrennt
ist.
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Die
erste Schaltung kann einen ersten Transistor aufweisen, der eine
mit der ersten Bitleitung verbundene Elektrode, eine zweite mit
dem Leseverstärker
verbundene Elektrode und eine Steuerelektrode aufweist, die für das zweite
Steuersignal empfänglich
ist. Die Halbleitervorrichtung kann derart gestaltet sein, dass
der zweite Transistor ausgeschaltet wird nachdem der Lesebetrieb
beendet ist. Die dritte Schaltung kann einen dritten Transistor
umfassen, der eine mit der ersten Bitleitung verbundene erste Elektrode,
eine mit der vorbestimmten Spannung verbundene zweite Elektrode
und eine Steuerelektrode aufweist, die empfänglich ist für ein erstes
Vorladesignal. Die vierte Schaltung kann einen vierten Transistor
umfassen, der eine mit der zweiten Bitleitung verbundene erste Elektrode
und eine mit der vorbestimmten Spannung verbundene zweite Elektrode
sowie eine Steuerelektrode aufweist, die für das zweite Vorladesignal
empfänglich
ist. Die Halbleiterspeichervorrichtung kann derart gestaltet sein, dass
der vierte Transistor eingeschaltet wird nachdem der Lesebetrieb
als Antwort auf das zweite Vorladesignal beendet ist, so dass die
zweite Bitleitung auf die vorbestimmte Spannung vorgeladen wird.
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Gemäß weiteren
Ausführungsformen
der vorliegenden Erfindung werden Halbleiterspeichervorrichtungen
mit einer offenen Bitleitungsarchitektur bereitgestellt, die ein
erstes Speicherzellenfeld, ein zweites Speicherzellenfeld und ein
Paar von Bitleitungen beinhalten, dass eine erste Bitleitung des
ersten Speicherzellenfeldes und eine zweite Bitleitung des zweiten
Speicherzellenfeldes umfasst. Ein Leseverstärker ist zwischen das Paar
der Bitleitungen geschaltet. Die Halbleiterspeichervorrichtung beinhaltet weiter
eine erste Schaltung, die derart gestaltet ist, dass sie ein erstes
Steuersignal erzeugt, eine zweite Schaltung, die derart gestaltet
ist, dass sie ein zweites Steuersignal erzeugt, eine dritte Schaltung,
die derart gestaltet ist, dass sie unabhängig die Verbindung der ersten
Bitleitung mit dem Leseverstärker und
die Verbindung der zweiten Bitleitung mit dem Leseverstärker als
Antwort auf das erste Steuersignal steuert, und eine vierte Schaltung,
die derart gestaltet ist, dass sie unabhängig die erste Bitleitung und
die zweite Bitleitung als Antwort auf das zweite Steuersignal vorlädt. Die
erste Schaltung erzeugt das erste Steuersignal nach dem Beenden
eines Lesebetriebs, der an dem ersten Speicherzellenfeld durchgeführt ist,
das aktiviert ist, um die zweite Bitleitung von dem Leseverstärker zu
trennen, und die zweite Schaltung erzeugt das zweite Steuersignal,
um die zweite Bitleitung vorzuladen.
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Bei
bestimmten Ausführungsformen
kann die dritte Schaltung eine erste Trenneinheit umfassen, die
derart ausgestaltet ist, dass sie die Verbindung der ersten Bitleitung
mit dem Leseverstärker steuert,
und eine zweite Trenneinheit, die derart gestaltet ist, dass sie
die Verbindung der zweiten Bitleitung mit dem Leseverstärker steuert.
Genauso kann die vierte Schaltung eine erste Vorladeeinheit, die derart
gestaltet ist, dass sie die erste Bitleitung auf eine vorbestimmte
Spannung vorlädt,
und eine zweite Vorladeeinheit umfassen, die derart gestaltet ist, dass
sie die zweite Bitleitung auf die vorbestimmte Spannung vorlädt. Die
erste Trenneinheit kann einen ersten Transistor umfassen, der eine
mit der ersten Bitleitung verbundene erste Elektrode und eine mit dem
Leseverstärker
verbundene zweite Elektrode umfasst. Die zweite Trenneinheit kann
einen zweiten Transistor umfassen, der eine mit der zweiten Bitleitung
verbundene erste Elektrode und eine mit dem Leseverstärker verbundene
zweite Elektrode umfasst.
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Bei
bestimmten Ausführungsformen
kann die erste Schaltung eine erste Steuersignalerzeugungseinheit,
die derart gestaltet ist, dass sie ein erstes Trennsteuersignal
erzeugt, das an eine Steuerelektrode des ersten Transistors angelegt
wird, und eine zweite Steuersignalerzeugungseinheit umfassen, die
derart gestaltet ist, dass sie ein zweites Trennsteuersignal erzeugt,
das an eine Steuerelektrode des zweiten Transistors angelegt wird.
Der zweite Transistor kann als Antwort auf die Übertragung des Pegels des zweiten
Trennsteuersignals ausgeschaltet werden nachdem der Lesebetrieb
beendet ist. Die erste Vorladeeinheit kann einen dritten Transistor
umfassen, der eine mit der ersten Bitleitung verbundene erste Elektrode
und eine mit der vorbestimmten Spannung verbundene zweite Elektrode
umfasst. Die zweite Vorladeeinheit kann einen vierten Transistor
umfassen, der eine mit der zweiten Bitleitung verbundene erste Elektrode
und eine mit der vorbestimmten Spannung verbundene zweite Elektrode
umfasst.
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Die
zweite Schaltung kann eine erste Vorladesignalerzeugungseinheit,
die ein erstes Vorladesignal erzeugt, das an eine Steuerelektrode
des dritten Transistors angelegt wird, und eine zweite Vorladesignalerzeugungseinheit
umfassen, die ein zweites Vorladesignal erzeugt, das an eine Steuerelektrode des
vierten Transistors angelegt wird, wobei das erste und das zweite
Vorladesignal zusammen das zweite Steuersignal umfassen. Nachdem
der Lesebetrieb beendet ist, kann der vierte Transistor als Antwort
auf die Übertragung
des Pegels des zweiten Vorladesignals eingeschaltet werden, so dass
die zweite Bitleitung auf die vorbestimmte Spannung vorgeladen wird.
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Gemäß noch weiterer
Ausführungsformen der
vorliegenden Erfindung werden Verfahren des Steuerns von Bitleitungen
einer Halbleiterspeichervorrichtung, die eine offene Bitleitungsarchitektur
aufweist, bereitgestellt. Die Halbleiterspeichervorrichtung kann
einen Leseverstärker
umfassen, der zwischen ein Paar von Bitleitungen geschaltet ist,
das aus einer ersten Bitleitung eines ersten Speicherzellenfeldes
und einer zweiten Bitleitung eines zu dem ersten Speicherzellenfeld
benachbarten zweiten Speicherzellenfeldes besteht. Bei diesen Verfahren wird
eine Differenz zwischen den Spannungen des Paares von Bitleitungen
gelesen als Antwort auf eine Anweisung, Daten von dem ersten Speicherzellenfeld
zu lesen. Die zweite Bitleitung wird von dem Leseverstärker ge trennt,
nachdem das Lesen beendet ist. Dann wird die zweite Bitleitung vorgeladen.
Bevor das Lesen auftritt, können
die erste Bitleitung und die zweite Bitleitung mit dem Leseverstärker verbunden werden
und ein Vorladebetrieb, der an der ersten Bitleitung und der zweiten
Bitleitung durchgeführt
wird, kann beendet werden.
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Bei
diesen Verfahren kann die Verbindung der ersten Bitleitung und dem
Leseverstärker
gesteuert werden durch ein erstes Steuersignal, das von einem zweiten
Steuersignal verschieden ist, das verwendet wird zum Steuern der
Verbindung der zweiten Bitleitung mit dem Leseverstärker. Das
Vorladen der ersten Bitleitung kann gesteuert werden durch ein erstes
Steuersignal, das verschieden ist von einem zweiten Steuersignal,
das zum Vorladen der zweiten Bitleitung verwendet wird.
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Kurze Beschreibung
der Zeichnungen
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Die
obigen und andere Merkmale und Vorteile der vorliegenden Erfindung
werden anschaulicher werden durch Beschreiben von beispielhaften
Ausführungsformen
davon im Detail mit Bezug auf die beigefügten Zeichnungen, in denen:
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1 eine
grafische Darstellung ist, die einen von einer herkömmlichen
Halbleiterspeichervorrichtung mit einer gefalteten Bitleitungsarchitektur durchgeführten Lesebetrieb
veranschaulicht;
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2 ein
Schaltplan einer herkömmlichen Halbleiterspeichervorrichtung
mit einer offenen Bitleitungsarchitektur ist;
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3 eine
grafische Darstellung ist, die eine Ausführungsform eines Lesebetriebs
veranschaulicht, der von einer herkömmlichen Halbleiterspeichervorrichtung
mit einer offenen Bitleitungsarchitektur durchgeführt wird;
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4 eine
grafische Darstellung ist, die ein anderes Ausführungsbeispiel des von der
herkömmlichen
Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur
durchgeführten
Lesebetriebs veranschaulicht;
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5 eine
grafische Darstellung ist, die ein anderes Ausführungsbeispiel des von der
herkömmlichen
Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur
durchgeführten
Lesebetriebs veranschaulicht;
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6 ein
Wellenformliniendiagramm zum Erklären eines von der herkömmlichen
Halbleiterspeichervorrichtung aus 2 durchgeführten Lesebetriebs
ist;
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7 ein
Schaltplan der Halbleiterspeichervorrichtung mit einer offenen Bitleitungsarchitektur gemäß einigen
Ausführungsformen
der vorliegenden Erfindung ist;
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8 ein
Wellenformdiagramm zum Erklären
eines von einer Halbleiterspeichervorrichtung gemäß den Ausführungsformen
der vorliegenden Erfindung durchgeführten Lesebetriebs ist;
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9 eine
grafische Darstellung ist, die Spannungen der Bitleitung einer Halbleiterspeichervorrichtung
gemäß den Ausführungsformen
der vorliegenden Erfindung veranschaulicht, nachdem ein Lesebetrieb
von der Halbleiterspeichervorrichtung beendet ist;
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10 ein
Schaltplan einer Schaltung gemäß Ausführungsformen
der vorliegenden Erfindung zum Durchführen eines logischen Betriebs
auf den Speicherzellenfeldauswahlsignalen ist;
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11 ein
Schaltplan eines Ausführungsbeispiels
einer Schaltung zum Erzeugen eines ersten Trennsteuersignals ist,
das in einer Halbleiterspeichervor richtung gemäß den Ausführungsformen der vorliegenden
Erfindung verwendet werden kann;
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12 ein
Schaltplan eines Ausführungsbeispiels
einer Schaltung zum Erzeugen eines zweiten Trennsteuersignals ist,
das in einer Halbleiterspeichervorrichtung gemäß den Ausführungsformen der vorliegenden
Erfindung verwendet werden kann;
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13 ein
Schaltplan eines Ausführungsbeispiels
einer Schaltung zum Steuern eines zweiten Trennsteuersignals ist,
das in einer Halbleiterspeichervorrichtung gemäß Ausführungsformen der vorliegenden
Erfindung verwendet werden kann;
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14 ein
Schaltplan eines Ausführungsbeispiels
einer Schaltung zum Steuern eines ersten Trennsteuersignals ist,
das in einer Halbleiterspeichervorrichtung gemäß Ausführungsformen der vorliegenden
Erfindung verwendet werden kann;
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15 ein
Schaltplan eines Ausführungsbeispiels
einer ersten Vorladesignalerzeugungsschaltung ist, die in einer
Halbleiterspeichervorrichtung gemäß Ausführungsformen der vorliegenden Erfindung
verwendet werden kann;
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16 ein
Schaltplan eines Ausführungsbeispiels
einer zweiten Vorladesignalerzeugungseinheit ist, die in einer Halbleiterspeichervorrichtung
gemäß Ausführungsformen
der vorliegenden Erfindung verwendet werden kann;
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17 ein
Blockschaltplan einer Halbleiterspeichervorrichtung gemäß Ausführungsformen
der vorliegenden Erfindung ist; und
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18 ein
Ablaufdiagramm eines Verfahrens des Steuerns von Bitleitungen einer
Halbleiterspeichervorrichtung gemäß Ausführungsformen der vorliegenden
Erfindung ist.
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Detaillierte
Beschreibung
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Ausführungsformen
der vorliegenden Erfindung werden nun im Folgenden genauer beschrieben
mit Bezug auf die begleitenden Zeichnungen, in denen Ausführungsformen
der Erfindung gezeigt sind. Diese Erfindung kann jedoch in vielen
verschiedenen Formen ausgebildet sein und sollte nicht derart ausgelegt
werden, dass sie auf die hierin ausgeführten Ausführungsformen beschränkt ist.
Vielmehr sind diese Ausführungsformen
bereitgestellt, damit diese Offenbarung vollständig und komplett wird und den
Umfang der Erfindung für
den Fachmann ganz darstellen wird. Durchwegs beziehen sich gleiche Bezugszeichen
auf gleiche Elemente.
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Es
wird so verstanden werden, dass obwohl die Begriffe „erstes", „zweites" usw. hierin zum
Beschreiben verschiedener Elemente verwendet werden, diese Elemente
nicht durch diese Begriffe beschränkt sein sollen. Diese Begriffe
werden nur verwendet zum Unterscheiden eines Elementes von einem
anderen. Zum Beispiel könnte
ein erstes Element als ein zweites Element bezeichnet werden, und
genauso könnte
ein zweites Element als ein erstes Element bezeichnet werden, ohne
von dem Bereich der vorliegenden Erfindung abzuweichen. Wie er hierin
verwendet wird, beinhaltet der Begriff „und/oder" jede und alle Kombinationen von einem oder
mehren der zusammen aufgelisteten Gegenstände.
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Es
wird verstanden werden, dass wenn ein Element als „verbunden" oder „gekoppelt" mit einem anderen
Element bezeichnet ist, es direkt verbunden oder gekoppelt mit dem
anderen Element sein kann oder dazwischen liegende Elemente vorhanden
sein können.
Anders, wenn ein Element als „direkt
verbunden" oder „direkt
gekoppelt" mit einem
anderen Element bezeichnet wird, sind keine dazwischen liegenden
Elemente vorhanden. Andere zum Beschreiben des Zusammenhangs zwischen
Elementen ver wendete Worte sollten in ähnlicher Art ausgelegt werden
(d. h. „zwischen" gegenüber „direkt
zwischen", „benachbart" gegenüber „direkt
benachbart" usw.).
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Die
hierin verwendete Terminologie ist ausschließlich zum Zwecke der Beschreibung
von bestimmten Ausführungsformen
und ist nicht beabsichtigt, um die Erfindung zu beschränken. Wie
sie hierin verwendet werden, sind die Singular-Formen „ein", „eine", „das" gedacht, die Plural-Formen
genauso zu umfassen, außer
der Kontext besagt eindeutig anderes. Es soll weiter verstanden
werden, dass die Begriffe „umfassen", „umfassend", „beinhaltet" und/oder „beinhaltend", wenn sie hierin
gebraucht werden, dass Vorhandensein der angegebenen Merkmale ganze
Zahlen, Schritte, Betriebe, Elemente und/oder Bauteile zu spezifizieren,
aber nicht das Vorhandensein oder die Hinzufügung von einem oder mehreren
Merkmalen, ganzen Zahlen, Schritten, Betrieben, Elementen, Bauteilen
und/oder Gruppen davon ausschließen.
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Wenn
nicht anders definiert besitzen alle Begriffe (einschließlich technischer
und wissenschaftlicher Begriffe), die hierin verwendet werden, die
gleiche Bedeutung wie sie gewöhnlich
von einem Fachmann, an den sich die Erfindung richtet, verstanden werden.
Es wird weiter verstanden, dass hierin verwendete Begriffe so ausgelegt
werden sollen, dass sie eine Bedeutung aufweisen, die mit der Bedeutung in
dem Kontext dieser Offenbarung und dem Stand der Technik konsistent
ist, und wird nicht ausgelegt in einem idealisierten oder hyperformalen
Sinne außer es
ist hierin ausdrücklich
so definiert.
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7 ist
ein Schaltplan einer Halbeiterspeichervorrichtung mit einer offenen
Bitleitungsarchitektur gemäß einiger
Ausführungsformen
der vorliegenden Erfindung. Wie in 7 gezeigt
beinhaltet die Halbleiterspeichervorrichtung ein oder mehrere Speicherzellenfelder,
d. h. ein erstes Speicherzellenfeld 110 und ein zweites
Speicherzellenfeld 120. Die Halbleiterspeichervorrichtung
beinhaltet auch einen Leseverstärkerblock 130,
der einen zwischen ein erstes Paar von Bitleitungen (Bitleitung
BL1 des ersten Speicherzellenfeldes 110 und Bitleitung
BL1 des zweiten Speicherzellenfeldes 120) geschalteten
ersten Leseverstärker 130' und einen zwischen
ein zweites Paar von Bitleitungen (Bitleitung BL2 des ersten Speicherzellenfeldes
und Bitleitung/BL2 des zweiten Speicherzellenfeldes) geschalteten
zweiten Leseverstärker 130'' umfasst. Zur Erleichterung der Beschreibung
wird der Betrieb des Leseverstärkerblocks 130 im
Detail beschrieben werden, wobei der Schwerpunkt hauptsächlich auf
den Betrieb des zwischen die Bitleitungen BL1 und BL1 geschalteten ersten
Leseverstärkers 130' gelegt wird.
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Der
erste Leseverstärker 130' liest einen
Unterschied zwischen der Spannung der Bitleitung BL1 und der Spannung
der Bitleitung BL1, verstärkt
die Spannungsdifferenz und gibt das Ergebnis des Verstärkungsbetriebes
aus. Der Leseverstärker 130' umfasst einen
N-Typ-Leseverstärker
und einen P-Typ-Leseverstärker.
Ein Pull-Down-Signal LANG wird verwendet zum Steuern eines Pull-Down-Transistors
MN, der mit dem N-Typ-Leseverstärker verbunden
ist, und ein Pull-Up-Signal LAPG wird verwendet zum Steuern eines
Pull-Up-Transistor MP, der mit dem P-Typ-Leseverstärker verbunden
ist.
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Die
Halbleiterspeichervorrichtung beinhaltet außerdem: eine erste Trenneinheit 151,
die die Verbindung der Bitleitung BL1 des ersten Speicherzellenfeldes 110 mit
dem Leseverstärkerblock 130 steuert
als Antwort auf ein erstes Trennsteuersignal PISOi; und eine zweite
Trenneinheit 152, die die Verbindung der Bitleitung BL1
des zweiten Speicherzellenfeldes 120 mit dem Leseverstärkerblock 130 steuert
als Antwort auf ein zweites Trennsteuersignal PISOj.
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Zusätzlich beinhaltet
die Halbleiterspeichervorrichtung auch: eine erste Vorladeeinheit 161,
die die Bitleitung BL1 auf eine vorbestimmte Spannung VBL vorlädt als Antwort
auf ein erstes Vorladesignal PEQBi; und eine zweite Vorladeeinheit 162,
die die Bitleitung BL1 auf die vorbestimmte VBL vorlädt als Antwort
auf ein zweites Vorladesignal PEQBj.
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Eine
Spaltenauswahlleitung CSL überträgt ein Signal
zum Steuern eines Spaltenauswahlgatters 140. Wenn das Spaltenauswahlgatter 140 eingeschaltet
ist als Antwort auf das von der Spaltenauswahlleitung CSL übertragene
Signal, werden die Bitleitungen BL1 und BL1 mit Daten-I/O-Leitungen
IO bzw. /IO verbunden.
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Da
die Halbleiterspeichervorrichtung aus 7 eine offene
Bitleitungsarchitektur aufweist, ist der Leseverstärker 130 zwischen
die Bitleitung BL1 des ersten Speicherzellenfeldes 110 und
die Bitleitung BL1 des zweiten Speicherzellenfeldes 120 geschaltet.
Dementsprechend, wenn das erste Speicherzellenfeld 110 aktiviert
ist und ein Lesebetrieb eingeleitet ist, unterscheiden sich die
Spannung der Bitleitung BL1 und die Spannung der Bitleitungen BL1
voneinander. Wenn eine Speicherzelle in dem ersten Speicherzellenfeld 110,
mit der die Bitleitung BL1 verbunden ist einen logischen H-Datenwert speichert,
erreicht die Bitleitung BL1 eine hohe Spannung, und die Bitleitung
/BL1 erreicht eine niedrige Spannung.
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Wenn
dies auftritt, erhalten Bitleitungen BL3 und BL4, die wie in 7 gezeigt
in dem zweiten Speicherzellenfeld 120 enthalten sind und
nicht mit dem Leseverstärkerblock 130 verbunden
sind, eine vorbestimmte Spannung VBL, d. h. eine Vorladespannung,
aufrecht. Daher sind in dem zweiten Speicherzellenfeld 120 Bitleitungen
mit der niedrigen Spannung und Bitleitungen mit der Vorladespannung VBL
gleichzeitig vorhanden. Als Folge kann ein dynamischer Fehler in
dem zweiten Speicherzellenfeld 120 auftreten, wenn Wortleitungsrauschen
erzeugt wird.
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Solche
Fehler können
verringert und/oder verhindert werden, indem die Halbleiterspeichervorrichtung
auch die erste und zweite Trenneinheit 151 und 152 sowie
die erste und zweite Vorladeeinheit 161 und 162 beinhalten
kann. Insbesondere, wenn ein an dem ersten Speicherzellenfeld 110 durchgeführter Lesebetrieb
beendet ist, trennt die zweite Trenneinheit 152 die Bitleitung
BL1 des zweiten Speicherzellenfeldes 120 von dem Leseverstärkerblock 130 und
die zweite Vorladeeinheit 162 lädt die Bitleitung BL1 des zweiten
Speicherzellenfeldes 120 vor. Während dies auftritt erhält die erste
Trenneinheit 151 die Verbindung der Bitleitung BL1 des
ersten Speicherzellenfeldes 110 mit dem Leseverstärkerblock 130 aufrecht,
wodurch ermöglicht
wird, das der Lesebetrieb fortlaufend durchgeführt wird.
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Wie
in 7 gezeigt kann die erste Trenneinheit 151 zum
Beispiel einem ersten Trenntransistor 151a umfassen, der
einen NMOS-Transistor umfasst. Der erste Trenntransistor 151a beinhaltet
erste und zweite Elektroden, die mit der Bitleitung BL1 des ersten
Speicherzellenfeldes 110 bzw. dem Leseverstärkerblock 130 verbunden
sind, und eine Steuerelektrode, die das erste Trennsteuersignal
PISOi empfängt.
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Genauso
kann die zweite Trenneinheit 152 zum Beispiel einen zweiten
Trenntransistor 152a umfassen, der erste und zweite Elektroden,
die mit der Bitleitung BL1 des zweiten Speicherzellenfeldes 120 bzw.
dem Leseverstärkerblock 130 verbunden
sind, und eine Steuerelektrode enthält, die das zweite Trennsteuersignal
PISOj empfängt.
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Die
erste Vorladeeinheit 161 kann zum Beispiel einen ersten
Ausgleichstransistor 161a umfassen, der erste und zweite
Elektroden umfasst, die mit der Bitleitung BL1 des ersten Speicherzellenfeldes 110 bzw.
der Vorladespannung VBL verbunden sind. Die zweite Vorladeeinheit 162 kann
zum Beispiel einen zweiten Ausgleichstransistor 162a umfassen, der
erste und zweite Elektroden umfasst, die mit der Bitleitung BL1
des zweiten Speicherzellenfeldes 120 bzw. der Vorladespannung
VBL verbunden sind. Die ersten und zweiten Vorladeeinheiten 161 und 162 können gesteuert
werden als Antwort auf die ersten und zweiten Vorladesignale PEQBi
bzw. PEQBj, die voneinander verschieden sind. Somit können die
Bitleitungen BL1 des ersten Speicherzellenfeldes 110 und
die Bitleitung BL1 des zweiten Speicherzellenfeldes 120 unabhängig voneinander
vorgeladen werden.
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Ein
Lesebetrieb der Halbleiterspeichervorrichtung aus 7 wird
nun im Detail mit Bezug auf das Wellenformdiagramm aus 8 beschrieben werden.
Bezugnehmend auf 8, wenn das erste Speicherzellenfeldauswahlsignal
PBLSi einen logischen H-Pegel
annimmt, wird das erste Speicherzellenfeld 110 aktiviert
und ein zweites Speicherzellenfeldauswahlsignal PBLSj nimmt einen
logischen L-Pegel an und ein Signal PBLSij nimmt einen logischen
H-Pegel an. Das Signal PBLSij nimmt einen logischen H-Pegel an,
immer das erste oder das zweite Speicherzellenfeld 110 bzw. 120 aktiviert
ist.
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Zusätzlich,
wenn das erste Speicherzellenfeldauswahlsignal PBLSi einen logischen
H-Pegel annimmt, nehmen die ersten und zweiten Trennsteuersignale
PISOi und PISOj einen logischen H-Pegel an. Die ersten und zweiten
Trenneinheiten 151 und 152 empfangen die ersten
und zweiten Trennsteuersignale PISOi bzw. PISOj und verbinden die
Bitleitung BL1 des ersten Speicherzellenfeldes 110 bzw. die
Bitleitung BL1 des zweiten Speicherzellenfeldes 120 mit
dem Leseverstärkerblock 130.
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Darüber hinaus,
wenn das erste Speicherzellenfeldauswahlsignal PBLSi einen logischen H-Pegel
annimmt, nehmen die ersten und zweiten Vorladesignale PEQBi und
PEQBj einen logischen L-Pegel an. Die ersten und zweiten Vorladeeinheiten 161 und 162 empfangen
die ersten bzw. zweiten Vorladesignale PEQBi bzw. PEQBj, und das
Vorladen der Bitleitung BL1 des ersten Speicherzellenfeldes 110 und
der Bitleitung BL1 des zweiten Speicherzellenfeldes 120 endet.
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Wenn
das Leseeinleitungssignal PS einen logischen H-Pegel annimmt, wird
ein Lesebetrieb durchgeführt.
Sobald der Lesebetrieb eingeleitet ist, beginnen die Spannung der
Bitleitung BL1 des ersten Speicherzellenfeldes 110 und
die Spannung der Bitleitung BL1 des zweiten Speicherzellenfeldes 120 voneinander
abzuweichen. Zum Beispiel wenn eine Speicherzelle, mit der die Bitleitung
BL1 verbunden ist, einen logischen H-Datenwert speichert, erreicht die Bitleitung
BL1 eine hohe Spannung H und die Bitleitung BL1 erreicht eine niedrige
Spannung L.
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Von
den Bitleitungen BL1, BL3 und BL4 des zweiten Speicherzellenfeldes 120 sind
die Bitleitungen BL3 und BL4 nicht mit dem Leseverstärkerblock 130 verbunden
und halten eine Vorladespannung P, d.h. die Spannung VBL, aufrecht.
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Wenn
der Lesebetrieb beendet wird, so dass es einen ausreichenden Unterschied
zwischen der Spannung der Bitleitung BL1 und der Spannung der Bitleitung
BL1 gibt, nimmt ein Signal PSD einen logischen H-Pegel an. Die Wellenform
des Signals PSD ist gleich einer Wellenform, die durch Verzögern des Leseeinleitungssignals
PS um eine vorbestimmte Zeitspanne erhalten wird.
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Zusätzlich wird
ein Signal PBLSiD auf der Grundlage des ersten Speicherzellenfeldauswahlsignals
PBLSi und des Signals PSD erzeugt. Die Wellenform des Signals PBLSiB
ist gleich einer durch Verzögern
des ersten Speicherzellenfeldauswahlsignals PBLSi um eine vorbestimmte
Zeitspanne erhaltenen Wellenform. Zusätzlich wird ein Signal PBLSjD auf
der Grundlage des zweiten Speicherzellenfeldauswahlsignals PBLSj
und des Signals PSD erzeugt.
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Wenn
der Lesebetrieb abgeschlossen ist, nimmt das zweite Trennsteuersignal
PISOj als Antwort auf das Signal PBLSiD einen logischen L-Pegel an.
Dementsprechend trennt die zweite Trenneinheit 152 die
Bitleitung BL1 des zweiten Speicherzellenfeldes 120 von
dem Leseverstärkerblock 130.
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Danach
nimmt das zweite Vorladesignal PEQBj den logischen H-Pegel an. Als
Antwort lädt
die zweite Vorladeeinheit 162 die Bitleitung BL1 des zweiten
Speicherzellenfeldes 120 auf die Vorladespannung P vor.
Somit, wenn der Lesebetrieb abgeschlossen ist, wird die Bitleitung
BL1 des zweiten Speicherzellenfeldes 120 von dem Leseverstärkerblock 130 getrennt
und unabhängig
auf die Vorladespannung P vorgeladen. Dementsprechend weisen alle
Bitleitungen des zweiten Speicherzellenfeldes 120 die Vorladespannung
P auf.
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9 ist
eine grafische Darstellung, die die Spannungen der Bitleitungen
einer Halbleiterspeichervorrichtung gemäß einiger Ausführungsformen darstellt
nachdem der Lesebetrieb beendet ist. In 9 wird angenommen,
dass ein erstes Speicherzellenfeld 111 aktiviert ist und
ein zweites und ein drittes Speicherzellenfeld 121 bzw. 122,
die benachbart zu dem ersten Speicherzellenfeld sind, nicht aktiviert sind.
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Wenn
wie in 9 gezeigt alle in dem ersten Speicherzellenfeld 111 gespeicherten
Zelldaten logische L-Pegel sind, erreicht eine Mehrzahl von Bitleitungen
des ersten Speicherzellenfeldes 111 eine niedrige Spannung
L aufgrund eines Lesebetriebs. Während
dieses Lesebetriebs erreichen einige einer Mehrzahl von Bitleitungen
von sowohl dem zweiten als auch dem dritten Speicherzellenfeld 121 und 122, die
mit den Leseverstärkern 131 und 132 verbunden sind,
eine hohe Spannung H. Sobald jedoch der Lesebetrieb beendet ist,
werden alle Bitleitungen des zweiten und dritten Speicherzellenfeldes 121 und 122 vorgeladen
auf eine Vorladespannung P. Genau, wenn der Lesebetrieb beendet
ist, werden die Bitleitungen des zweiten und dritten Speicherzellenfeldes 121 und 122 vorgeladen
von der hohen Spannung H auf die Vorladespannung P, wie in 9 veranschaulicht
ist.
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Die 10 bis 15 sind
Schaltpläne
von verschiedenen Signalerzeugungsschaltungen, die in den Halbleiterspeichervorrichtungen
gemäß verschiedenen
Ausführungsformen
der vorliegenden Erfindung verwendet werden können. Die Funktionsweisen der
Signalerzeugungsschaltungen, welche in den 10 bis 15 veranschaulicht
sind, werden nun mit Bezug auf 8 beschrieben.
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10 ist
ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen
der vorliegenden Erfindung, die zum Erzeugen des Signals PBLSij
verwendet werden kann. Wie in 10 gezeigt
erzeugt die Schaltung das Signal PBLSij durch Anwenden einer NOR-Operation
auf das erste Speicherzellenfeldauswahlsignal PBLSi und das zweite
Speicherzellenfeldauswahlsignal PBLSj und Invertieren des Ergebnisses
der NOR-Operation. Das Signal PBLSij ist ein logischer H-Pegel immer
wenn eines der ersten und zweiten Speicherzellenfelder aktiviert
ist.
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11 ist
ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen
der vorliegenden Erfindung, die zum Erzeugen des ersten Trennstreuersignals
verwendet werden können.
Wie in 11 gezeigt erzeugt die Schaltung
das erste Trennsteuersignal PISOi durch Anwenden einer NOR-Operation auf
das Inverse des Signals PBLSij und das Signal PBLSjD und Invertieren
des Ergebnisses der NOR-Operation. Das Signal PBLSjD ist ein durch Verzögern des
zweiten Speicherzellenfeldauswahlsignals PBLSj um eine vorbestimmte
Zeitspanne erhaltenes Signal.
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Bezugnehmend
auf 8, wenn das erste Speicherzellenfeldauswahlsignal
PBLSi einen logischen H-Pegel annimmt, nimmt ein an eine Steuerelektrode
eines PMOS-Transistors
P1 angelegtes Signal einen logischen L-Pegel an, und somit wird
der PMOS-Transistor
P1 eingeschaltet. Dementsprechend nimmt das erste Trennsteuersignal
PISOi einen logischen H-Pegel an. Der logische Pegel des Signal
PBLSjD ändert
sich nicht unabhängig
davon, ob ein Lesebetrieb geändert
ist und somit bleibt das erste Trennsteuersignal PISOi auf einem
logischen H-Pegel.
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12 ist
ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen
der vorliegenden Erfindung, die zum Erzeugen des zweiten Trennsteuersignals
PIOSj verwendet werden kann. Bezugnehmend auf 12,
wenn das erste Speicherzellenfeldauswahlsignal PBLSi einen logischen
H-Pegel annimmt, wird der PMOS-Transistor P2 eingeschaltet, und
das zweite Trennsteuersignal PIOSj nimmt ebenfalls einen logischen
H-Pegel an.
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Wenn
ein an dem ersten Speicherzellenfeld 110, das aktiviert
ist, durchgeführter
Lesebetrieb beendet ist, so dass es einen ausreichenden Unterschied
zwischen den Spannungen der Bitleitungen BL1 und BL1 gibt, ändert sich
der logische Pegel des Signals PBLSiD von einem logischen L-Pegel
zu einem logischen H-Pegel. In diesem Fall wird der PMOS-Transistor
P2 ausgeschaltet und ein NMOS-Transistor N2 wird eingeschaltet.
Daher nimmt das zweite Trennsteuersignal PISOj einen logischen L-Pegel
an. Wenn das zweite Trennsteuersignal PISOj auf einem logischen
L-Pegel ist, werden die Bitleitungen des zweiten Speicherzellenfeldes 120 von
dem Leseverstärkerblock 130 getrennt.
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13 ist
ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen
der vorliegenden Erfindung, die zum Erzeugen des Signals PBLSiD verwendet
werden kann, und 14 ist ein Schaltplan einer
Schaltung gemäß einiger
Ausführungsformen
der vorliegenden Erfindung, die zum Erzeugen des Signals PBLSjD
verwendet werden kann. Bezugnehmend auf die 13 und 14 ändern sich
die logischen Pegel des Pull-Down-Signals LANG und des Pull-Up-Signals
LPNG gemäß dem logischen Pegel
des Leseeinleitungssignals PS. Das Signal PSD wird erzeugt durch
anwenden einer NAND-Operation auf das Pull-Down-Signal LANG und
das Pull-Up-Signal LPNG und Invertieren des Ergebnisses der NAND-Operation.
Die Wellenform des Signals PSD ist gleich einer durch Verzögern des
Leseeinleitungssignal PS um eine vorbestimmte Zeitspanne erhaltenen
Wellenform. Der logische Pegel des Signals PSD ändert sich nachdem der Einlesebetrieb vollständig beendet
ist.
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Das
Signal PBLSiD wird erzeugt durch Anwenden einer NAND-Operation auf
das erste Speicherzellenfeldauswahlsignal PBLSi und das Signal PSD
und Invertieren des Ergebnisses der NAND-Operation. Das Signal PBLSjD
wird erzeugt durch Anwenden einer NAND-Operation auf das zweite
Speicherzellenfeldauswahlsignal PBLSj und das Signal PSD und Invertieren
des Ergebnisses der NAND-Operation.
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Bezugnehmend
auf 13, wenn das erste Speicherzellenfeldauswahlsignal
PBLSi auf einem logischen H-Pegel ist und sich der logische Pegel
des Signals PSD ändert, ändert sich
der logische Pegel des Signals PBLSiD von einem logischen L-Pegel
zu einem logischen H-Pegel. Der logische Pegel des zweiten Trennsteuersignals
PISOj kann gesteuert werden gemäß dem logischen
Pegel von PBLSiD.
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Bezugnehmend
auf 14, da das zweite Speicherzellenfeldauswahlsignal
PBLSj auf einem logischen L-Pegel ist, verbleibt das Signal PBLSjD auf
einem logischen L-Pegel
unabhängig
von dem logischen Pegel des PSD-Signals.
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15 ist
ein Schaltplan einer Schaltung gemäß einiger Ausführungsformen
der vorliegenden Erfindung, die verwendet werden kann zum Erzeugen
des ersten Vorladesignals PEQBi, und 16 ist ein
Schaltplan einer Schaltung gemäß einiger
Ausführungsformen
der vorliegenden Erfindung, die verwendet werden kann zum Erzeugen
des zweiten Vorladesignals PEQBj. Bezugnehmend auf 15, wenn
das erste Speicherzellenfeldauswahlsignal PBLSi einen logischen
H-Pegel annimmt, nimmt das erste Vorladesignal PEQBi einen logischen
L-Pegel an, womit ein von der ersten Vorladeein heit 161 durchgeführter Vorladebetrieb
beendet wird. Daher, selbst nachdem ein Lesebetrieb beendet ist,
führt die erste
Vorladeeinheit keinen Vorladebetrieb durch.
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Bezugnehmend
auf 16, wenn die logischen Pegel der Signale PSD und
des Signals PBLSiD sich von einem logischen L-Pegel zu einem logischen
H-Pegel ändern, ändert sich
der logische Pegel des zweiten Vorladesignals PEQBj von einem logischen
L-Pegel zu einem logischen H-Pegel. Daher können alle Bitleitungen des
zweiten Speicherzellenfeldes 120 vorgeladen werden, in
dem die zweite Vorladeeinheit 162 derart aktiviert wird,
dass sie selektiv einen Vorladebetrieb durchführt nachdem der Lesebetrieb
beendet ist.
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17 ist
ein Blockschaltplan einer Halbleiterspeichervorrichtung gemäß einigen
Ausführungsformen
der vorliegenden Erfindung. Wie in 17 gezeigt
beinhaltet die Halbleiterspeichervorrichtung einen Leseverstärker 230,
ein Spaltenauswahlgatter 240, eine Trenneinheit 251/252,
eine Vorladeeinheit 261/262, eine Trennsteuersignalerzeugungseinheit 271/272 und
eine Vorladesignalerzeugungseinheit 281/282.
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Der
Leseverstärker 230 ist
zwischen ein Paar von Bitleitungen geschaltet, das aus einer Bitleitung
BL eines ersten Speicherzellenfeldes 210 und einer Bitleitung
BL eines zweiten Speicherzellenfeldes 220 bestehen. Eine
Spaltenauswahlleitung CSL überträgt ein vorbestimmtes
Signal zum Steuern des Spaltenauswahlgatters 240. Das Spaltenauswahlgatter 240 wird
eingeschaltet als Antwort auf das vorbestimmte Signal, so dass die
Bitleitungen BL und BL mit den Daten-I/O-Leitungen IO bzw. /IO verbunden werden.
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Die
Trenneinheit umfasst eine erste Trenneinheit 251 und eine
zweite Trenneinheit 252. Die erste Trenneinheit 251 steuert
die Verbindung der Bitleitung BL des ersten Speicherzellenfeldes
mit dem Leseverstärker 230.
Die zweite Trenneinheit 252 steuert die Verbindung der
Bitleitung BL des zweiten Speicherzellenfeldes 220 mit
dem Leseverstärker 230.
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Die
Vorladeeinheit umfasst eine erste Vorladeineinheit 261 und
eine zweite Vorladeeinheit 262. Die erste Vorladeeinheit 261 lädt die Bitleitung
BL des ersten Speicherzellenfeldes 210 auf eine Spannung
VBL vor. Die zweite Vorladeeinheit 262 lädt die Bitleitung
BL des zweiten Speicherzellenfeldes 220 auf die Spannung
VBL vor.
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Die
Trennsteuersignalerzeugungseinheit erzeugt ein Trennsteuersignal,
das an die Trenneinheit angelegt wird. Die Trennsteuersignalerzeugungseinheit
umfasst eine erste Trennsteuersignalerzeugungseinheit 271 und
eine zweite Trennsteuersignalerzeugungseinheit 272. Die
erste Trennsteuersignalerzeugungseinheit 271 erzeugt ein
erstes Trennsteuersignal PISOi zum Steuern der ersten Trenneinheit 251,
und die zweite Trennsteuersignalerzeugungseinheit 272 erzeugt
das zweite Trennsteuersignal PIOSj zum Steuern der zweiten Trenneinheit 252.
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Die
Vorladesignalerzeugungseinheit umfasst eine erste Vorladesignalerzeugungseinheit 281 und eine
zweite Vorladesignalerzeugungseinheit 282. Die erste Vorladesignalerzeugungseinheit 281 erzeugt das
erste Vorladesignal PEQBi, das zum Steuern der ersten Vorladeeinheit 261 verwendet
wird, die die Bitleitung BL des ersten Speicherzellenfeldes 210 auf die
Spannung VBL vorlädt.
Die zweite Vorladesignalerzeugungseinheit 282 erzeugt das
zweite Vorladesignal PEQBj, das verwendet wird zum Steuern der zweiten
Vorladeeinheit 262, die die Bitleitung BL des zweiten Speicherzellenfeldes 220 auf
die Spannung VBL vorlädt.
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Die
erste und die zweite Trennsteuersignalerzeugungseinheit 271 und 272 legen
das erste und das zweite Trennsteuersignal PISOi und PISOj an die
erste bzw. zweite Trenneinheit 251 bzw. 252 unabhängig an.
Zusätzlich
liegen die erste und die zweite Vorladesignalerzeugungseinheit 281 und 282 das
erste bzw. zweite Vorladesignal PEQBi bzw. PEQBj unabhängig an
die erste bzw. zweite Vorladeeinheit 261 bzw. 262 an.
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Wenn
sich die Spannung der Bitleitung BL von der Spannung der Bitleitung
BL aufgrund eines Lesebetriebs unterscheidet, ändert sich der logische Pegel
des von der zweiten Trennsteuersignalerzeugungseinheit 272 erzeugten
zweiten Trennsteuersignals PISOj. Dann trennt die zweite Trenneinheit 252 die
Bitleitung BL des zweiten Speicherzellenfeldes 220 von
dem Leseverstärker 230 als
Antwort auf das zweite Trennsteuersignal PISOj.
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Wenn
der Lesebetrieb beendet ist, ändert sich
der logische Pegel des von der zweiten Vorladesignalerzeugungseinheit 282 erzeugten
zweiten Vorladesignals PEQBj. Dann lädt die zweite Vorladeeinheit 262 die
Bitleitung BL des zweiten Speicherzellenfeldes 220 als
Antwort auf das zweite Vorladesignal PEQBj vor.
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Auf
diese Art und Weise können
all die Bitleitungen des zweiten Speicherzellenfeldes 220 eine Vorladespannung
haben, wenn der Lesebetrieb beendet ist.
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18 ist
ein Ablaufdiagramm zum Erklären eines
Verfahrens des Steuerns von Bitleitungen einer Halbleiterspeichervorrichtung
gemäß einer
beispielhaften Ausführungsform
der vorliegenden Erfindung. Bezugnehmend auf 18 wird
im Verfahrensschritt S1 eine Anweisung ausgegeben, einen Datenlesebetrieb
an einem ersten Speicherzellenfeld durchzuführen, und wird eine Bitleitung
des ersten Speicherzellenfeldes mit einem Leseverstärker verbunden.
Im Verfahrensschritt S2 wird eine Bitleitung eines zweiten Speicherzellenfeldes,
das benachbart zu dem ersten Speicherzellenfeld ist, mit dem Leseverstärker verbunden.
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In
Verfahrensschritt S3 wird ein an den Bitleitungen des ersten und
zweiten Speicherzellenfeldes durchgeführter Vorladebetrieb beendet.
In Verfahrensschritt S4 wird ein Datenlesebetrieb eingeleitet.
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Während des
Datenlesebetriebs unterscheidet sich die Spannung der Bitleitung
des ersten Speicherzellenfeldes allmählich von der Spannung der Bitleitung
des zweiten Speicherzellenfeldes. Im Verfahrensschritt S5 wird das
zweite Speicherzellenfeld von dem Leseverstärker getrennt, wenn der Datenlesebetrieb
beendet ist, wenn der Unterschied zwischen den Spannungen der Bitleitungen
des ersten und des zweiten Speicher zellenfeldes ausreichend ist,
um einen Auslesebetrieb durchzuführen.
Im Verfahrensschritt S6 wird die Bitleitung des zweiten Speicherzellenfeldes
auf eine Vorladespannung vorgeladen.
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Ein
zum Steuern der Verbindung der Bitleitung des ersten Speicherzellenfeldes
mit dem Leseverstärker
verwendetes Signal kann verschieden sein von einem Signal, das zum
Steuern der Verbindung der Bitleitung des zweiten Speicherzellenfeldes mit
dem Leseverstärker
verwendet wird.
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Zusätzlich kann
ein für
das Steuern des Vorladens der Bitleitung des ersten Speicherzellenfeldes verwendetes
Signal verschieden sein von einem Signal, das für das Steuern des Vorladens
der Bitleiten des zweiten Speicherzellenfeldes verwendet wird.
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Wie
oben beschrieben ist es gemäß den Ausführungsformen
der vorliegenden Erfindung möglich,
Fehler wie z. B. einen dynamischen Fehler zu minimieren und/oder
am Auftreten zu verhindern in einer Halbleiterspeichervorrichtung
mit einer offenen Bitleitungsarchitektur, indem alle Bitleitungen
eines Speicherzellenfeldes, das zu einem aktivierten Speicherzellenfeld
benachbart ist, auf die gleiche Spannung gebracht werden nachdem
ein Lesebetrieb beendet ist.
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Während die
vorliegende Erfindung insbesondere gezeigt und beschrieben wurde
mit Bezug auf beispielhafte Ausführungsformen
davon, wird es von den Fachleuten verstanden werden, dass verschiedene Änderungen
in der Form und in Details dabei gemacht werden können, ohne
von dem Geist und dem Umfang der vorliegenden Erfindung abzuweichen,
wie er durch die folgenden Ansprüche
definiert ist.