DE102006032438A1

DE102006032438A1 - Halbleiterspeichervorrichtung mit verbundenen Bitleitungen sowie Datenverschiebeverfahren hierfür

Info

Publication number: DE102006032438A1
Application number: DE102006032438A
Authority: DE
Inventors: Dong-Hyuk Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-07-15
Filing date: 2006-07-13
Publication date: 2007-01-25
Anticipated expiration: 2026-07-14
Also published as: DE102006032438B4; CN1901083A; US20070014181A1; KR100660871B1; US7457188B2

Abstract

Es ist eine Halbleiterspeichervorrichtung vorgesehen, welche verbundene Bitleitungen, sowie ein Datenverschiebungsverfahren dieser aufweist. Eine Ausführungsform der Halbleiterspeichervorrichtung enthält eine Vielzahl von Speicherzellenblöcken, von welchen jeder eine Vielzahl von Bitleitungen und eine Vielzahl von Wortleitungen enthält, sowie eine Vielzahl von Leseverstärkerblöcken jeweils zwischen den Speicherzellenblöcken angeordnet sind, wobei jeder Leseverstärkerblock eine Vielzahl von Leseverstärkerschaltungen enthält, die den Bitleitungen entsprechen, sowie eine Vielzahl von Schaltern. Die Schalter verbinden in Reaktion auf ein Verschiebungssignal Bitleitungen, welche keinen Leseverstärkerblock teilen, unter Bitleitungen benachbarter Speicherzellenblöcke, zwischen welchen der Leseverstärkerblock angeordnet ist. Es ist deshalb in der Halbleiterspeichervorrichtung und dem Datenverschiebungsverfahren dieser möglich, leicht Daten, welche in Speicherzellen gespeichert sind, die mit einer beliebigen Wortleitung verbunden sind, zu Speicherzellen zu verschieben, welche mit einer anderen beliebigen Wortleitung verbunden sind.

Description

HINTERGRUND Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere eine Halbleiterspeichervorrichtung, welche in der Lage ist, Daten durch Verbinden von Bitleitungen zu verschieben, und ein Verfahren zum Verschieben dieser.

Die Datenkapazität, welche zur Durchführung von Funktionen benötigt wird, nimmt zu. Daten mit einer hohen Korrelation unter einer großen Datenmenge werden in einer Halbleiterspeichervorrichtung an benachbarten Adressen gespeichert.

In diesem Fall können verschiedene Vorteile erzielt werden, falls Daten einer beliebigen Zeilenadresse zu einer unterschiedlichen Adresse verschoben werden können.

1 ist eine Ansicht zum Erklären eines herkömmlichen Vorgangs des Verschiebens von Daten einer beliebigen Zeilenadresse zu einer unterschiedlichen Zeilenadresse.

Bezug nehmend auf 1 werden Daten, die in Speicherzellen gespeichert sind, welche mit einer Wortleitung WL1 verbunden sind, zu Speicherzellen verschoben, welche mit einer Wortleitung WL2 verbunden sind. Ein solches Verschieben von Daten ist bei dem Verschieben einer großen Datenmenge in einem Graphikspeicher, etc. nützlich. Daten verschieben kann ebenfalls zur selektiven Aktualisierung von Bereichen verwendet werden, in welchen gewünschte Daten gespeichert sind, nachdem die Daten an benachbarten Adressen einer Speichervorrichtung gespeichert sind.

Zusätzlich können verschiedene Vorteile angesichts dem Betrieb einer Speichervorrichtung erzielt werden, falls Daten einer beliebigen Zeilenadresse zu einer unterschiedlichen Zeilenadresse verschoben werden können.

2A ist eine Ansicht, welche Speicherzellenblöcke und Leseverstärkerblöcke einer herkömmlichen Halbleiterspeichervorrichtung darstellt.

2A stellt die Speicherzellenblöcke MCB1 und MCB2 dar, welche zwischen den Leseverstärkerblöcken SAB1, SAB2 und SAB3 angeordnet sind. Jeder der Leseverstärkerblöcke SAB1, SAB2 und SAB3 enthält eine Vielzahl von Leseverstärkerschaltungen (nicht gezeigt).

Die Bitleitungen BL des Speicherzellenblocks MCB1 sind mit Leseverstärkerschaltungen (nicht gezeigt) des Leseverstärkerblocks SAB2 verbunden. Die invertierten Bitleitungen BL des Leseverstärkerblocks MCB1 sind mit Leseverstärkerschaltungen (nicht gezeigt) des Leseverstärkerblocks SAB1 verbunden.

Die Bitleitungen BL des Speicherzellenblocks MCB2 sind mit Leseverstärkerschaltungen (nicht gezeigt) des Leseverstärkerblocks SAB3 verbunden. Die invertierten Bitleitungen BL des Speicherzellenblocks MCB2 sind mit Leseverstärkerschaltungen (nicht gezeigt) des Leseverstärkerblocks SAB2 verbunden.

2B ist eine schematische Ansicht zum Erklären einer Verbindungsbeziehung zwischen in den Leseverstärkerblöcken enthaltenen Leseverstärkerschaltungen und den Bitleitungen der 2A.

Nachstehend wird die Verbindungsbeziehung zwischen den Bitleitungen BL, den invertierten Bitleitungen BL und den Leseverstärkerschaltungen SA1, SA2, SA3 und SA4 ausführlich mit Bezug auf 2B beschrieben.

In 2B wird angenommen, dass eine Leseverstärkerschaltung SA1 in dem Leseverstärkerblock SAB1 angeordnet ist, eine Leseverstärkerschaltung SA2 in dem Leseverstärkerblock SAB2 angeordnet ist, eine Leseverstärkerschaltung SA3 in dem Leseverstärkerblock SAB3 angeordnet ist und eine Leseverstärkerschaltung SA4 in einer weiteren Leseverstärkerschaltung (nicht gezeigt) angeordnet ist.

Eine Bitleitung und eine invertierte Bitleitung desselben Speicherzellenblocks sind jeweils mit unterschiedlichen Leseverstärkerschaltungen verbunden. Das heißt, eine Bitleitung eines ersten Speicherzellenblocks und eine invertierte Bitleitung eines zweiten Speicherzellenblocks sind mit derselben Leseverstärkerschaltung verbunden.

Bezug nehmend auf 2B sind eine Bitleitung BL und eine invertierte Bitleitung BL des Speicherzellenblocks MCB1 jeweils mit einer Leseverstärkerschaltung SA2 und einer Leseverstärkerschaltung SA1 verbunden. Das heißt, eine Bitleitung BL des Speicherzellenblocks MCB1 und eine invertierte Bitleitung BL des Speicherzellenblocks MCB2 sind mit derselben Leseverstärkerschaltung SA2 verbunden.

Eine Bitleitung BL des Speicherzellenblocks MCB2 und eine invertierte Bitleitung BL des Speicherzellenblocks MCB3 sind gleichfalls mit der Leseverstärkerschal tung SA3 verbunden. Die oben beschriebene Konfiguration wird als eine "offene" Leseverstärkerschaltung bezeichnet.

3A ist eine Ansicht, welche Speicherzellenblöcke und Leseverstärkerblöcke einer herkömmlichen Halbleiterspeichervorrichtung darstellt.

3A stellt die Speicherzellenblöcke MCB1 und MCB2 dar, welche zwischen den Leseverstärkerblöcken SAB1, SAB2 und SAB3 angeordnet sind. Jeder der Leseverstärkerblöcke SAB1, SAB2 und SAB3 enthält eine Vielzahl von Leseverstärkerschaltungen (nicht gezeigt).

Die Bitleitungen BL und die invertierten Bitleitungen BL des Speicherzellenblocks MCB1 sind wechselweise in Paaren mit den Leseverstärkerschaltungen (nicht gezeigt) des Leseverstärkerblocks SAB2 und den Leseverstärkerschaltungen (nicht gezeigt) des Leseverstärkerblocks SAB1 verbunden. Die Bitleitungen BL und die invertierten Bitleitungen/BL des Speicherzellenblocks MCB2 sind ebenfalls wechselweise in Paaren mit den Leseverstärkerschaltungen (nicht gezeigt) des Leseverstärkerblocks SAB2 und mit den Leseverstärkerschaltungen (nicht gezeigt) des Leseverstärkerblocks SAB3 verbunden.

3B ist eine schematische Ansicht zum Erklären einer Verbindungsbeziehung zwischen Leseverstärkerschaltungen, welche in den Leseverstärkerblöcken enthalten sind und Bitleitungen der 3A. Nachstehend wird eine Verbindungsbeziehung der Bitleitungen BL, der invertierten Bitleitungen/BL und der Leseverstärkerschaltung SA1 ausführlich mit Bezug auf 3B beschrieben.

In 3B wird angenommen, dass eine Leseverstärkerschaltung SA1 in dem Leseverstärkerblock SAB2 angeordnet ist. Eine Bitleitung BL und eine invertierte Bitleitung/BL (Bitleitungspaar) desselben Speicherzellenblocks sind mit derselben Leseverstärkerschaltung SA1 verbunden. Eine Bitleitung BL und eine invertierte Bitleitung BL des Speicherzellenblocks MCB1 sind insbesondere mit der Leseverstärkerschaltung SA1 verbunden. Eine Bitleitung BL und eine invertierte Bitleitung BL des Speicherzellenblocks MCB2 sind ebenfalls mit der Leseverstärkerschaltung SA1 verbunden.

Wenn die Bitleitung BL und die invertierte Bitleitung BL des Speicherzellenblocks MCB1 mit der Leseverstärkerschaltung SA1 verbunden sind, werden die Isolationstransistoren ITR1 und ITR2 in Reaktion auf ein Steuersignal S1 eingeschaltet, und die Isolationstransistoren ITR3 und ITR4 werden in Reaktion auf ein weiteres Steuersignal S2 ausgeschaltet. Wenn die Leseverstärkerschaltung SA1 entsprechend in Betrieb ist, sind die Bitleitungspaare des Speicherzellenblocks MCB1, welche auf der einen Seite der Leseverstärkerschaltung SA1 positioniert sind, mit der Leseverstärkerschaltung SA1 durch die Isolationstransistoren ITR1 und ITR2 verbunden. Die Bitleitungspaare des Speicherzellenblocks MCB2, welche auf der anderen Seite der Leseverstärkerschaltung SA1 positioniert sind, werden durch die Isolationstransistoren ITR3 und ITR4 von den Leseverstärkerschaltungen SA1 getrennt.

Die oben beschriebene Verbindungskonfiguration wird als eine "faltenartige" Leseverstärkerschaltung bezeichnet.

Herkömmlich sind, wie in den 2A und 3A dargestellt, Bitleitungspaare von Speicherzellenblöcken von Bitleitungspaaren unterschiedlicher Speicherzellenblöcke, welche benachbart zu den Speicherzellenblöcken angeordnet sind, isoliert. Falls jedoch die Bitleitungspaare der benachbarten Speicherzellenblöcke miteinander verbunden sind, können Daten einer beliebigen Zeilenadresse leicht zu einer unterschiedlichen Zeilenadresse verschoben werden.

ZUSAMMENFASSUNG

Die vorliegende Erfindung sieht eine Halbleiterspeichervorrichtung vor, welche in der Lage ist, leicht Daten einer beliebigen Zeilenadresse zu einer unterschiedlichen Zeilenadresse zu verschieben.

Die vorliegende Erfindung sieht ebenfalls ein Datenverschiebungsverfahren vor, welches durch eine Halbleiterspeichervorrichtung durchgeführt wird, die in der Lage ist, leicht Daten einer beliebigen Zeilenadresse zu einer unterschiedlichen Zeilenadresse zu verschieben.

Entsprechend einer Ausführungsform der vorliegenden Erfindung enthält eine Halbleiterspeichervorrichtung eine Vielzahl von Speicherzellenblöcken, eine Vielzahl von Leseverstärkerblöcken und eine Vielzahl von Schaltern. Jeder der Vielzahl von Speicherzellenblöcken enthält hier eine Vielzahl von Bitleitungen und eine Vielzahl von Wortleitungen. Die Vielzahl von Leserverstärkerblöcken kann jeweils zwischen den Speicherzellenblöcken angeordnet sein, wobei jeder Leseverstärkerblock eine Vielzahl von Leseverstärkerschaltungen enthält, welche den Bitleitungen entsprechen. Die Vielzahl von Schaltern kann in Reaktion auf ein Verschiebungssignal ebenfalls Bitleitungen, welche keinen Leseverstärkerblock teilen, unter Bitleitungen von benachbarten Speicherzellenblöcken verbinden, zwischen welchen der Leseverstärkerblock angeordnet ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die obigen sowie weitere Merkmale und Vorteile der vorliegenden Erfindung sind durch eine ausführliche Beschreibung ihrer Ausführungsformen mit Bezug auf die begleitenden Zeichnungen ersichtlich. Es zeigt:

1 eine Ansicht zum Erklären eines herkömmlichen Betriebs des Verschiebens von Daten einer beliebigen Zeilenadresse zu einer unterschiedlichen Zeilenadresse;

2A eine Ansicht, welche Speicherzellenblöcke und Leseverstärkerblöcke einer herkömmlichen Halbleiterspeichervorrichtung darstellt;

2B eine schematische Ansicht zum Erklären einer Verbindungsbeziehung zwischen Leseverstärkerschaltungen, die in den Leseverstärkerblöcken enthalten sind und Bitleitungen der 2A;

3A eine Ansicht, welche Speicherzellenblöcke und Leseverstärkerblöcke einer herkömmlichen Halbleiterspeichervorrichtung darstellt;

3B eine schematische Ansicht zum Erklären einer Verbindungsbeziehung zwischen Leseverstärkerschaltungen, die in den Leseverstärkerblöcken enthalten sind, und Bitleitungen der 3A;

4 eine Ansicht zum Erklären einer Halbleiterspeichervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung;

5 ein Ablaufdiagramm, welches ein Datenverschiebungsverfahren, das durch eine in 4 gezeigte Halbleiterspeichervorrichtung durchgeführt wird, entsprechend einer Ausführungsform der vorliegenden Erfindung darstellt;

6 eine Ansicht zum Erklären einer Halbleiterspeichervorrichtung entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung; und

7 ein Ablaufdiagramm, welches ein Datenverschiebungsverfahren, das durch die in 6 gezeigte Halbleiterspeichervorrichtung durchgeführt wird, entsprechend einer Ausführungsform der vorliegenden Erfindung darstellt.

AUSFÜHRLICHE BESCHREIBUNG
Die vorliegende Erfindung wird im Folgenden mit Bezug auf die begleitenden Zeichnungen ausführlich beschrieben, in welchen Ausführungsformen der Erfindung gezeigt sind. Die Erfindung kann jedoch in vielen verschiedenen Formen ausgeführt werden und sollte nicht als auf die hierin dargelegten Ausführungsformen begrenzt aus gelegt werden; diese Ausführungsformen sind vielmehr zu Zwecken der Gründlichkeit und Vollständigkeit der Offenbarung vorgesehen und vermitteln dem Fachmann vollständig das Konzept der Erfindung. Gleiche Bezugszeichen in den Zeichnungen bezeichnen gleiche Elemente und die Beschreibung dieser wird daher nicht wiederholt.
4 ist eine Ansicht zum Erklären einer Halbleiterspeichervorrichtung 400 entsprechend einer Ausführungsform der vorliegenden Erfindung.
5 ist ein Ablaufdiagramm, welches ein Datenverschiebungsverfahren darstellt, das durch die in 4 dargestellte Halbleiterspeichervorrichtung 400 durchgeführt wird.
Bezug nehmend auf 4 enthält die Halbleiterspeichervorrichtung 400 eine Vielzahl von Speicherzellenblöcken MCB1, MCB2, MCB3 und MCB4, von welchen jeder eine Vielzahl von Bitleitungen BL und invertierten Bitleitungen BL sowie eine Vielzahl von Wortleitungen WL, eine Vielzahl von Leseverstärkerblöcken SAB1, SAB2 und SAB3, welche jeweils zwischen den Speicherzellenblöcken MCB1, MCB2, MCB3 und MCB4 angeordnet sind, wobei jeder der Leseverstärkerblöcke SAB1, SAB2 und SAB3 eine Vielzahl von Leseverstärkerschaltungen (nicht gezeigt) enthalten, die jeweils den Bitleitungen BL entsprechen, sowie einer Vielzahl von Schaltern SW1 und SW2.
Die Schalter SW1 und SW2 verbinden Bitleitungen, die sich keinen Leseverstärkerblock teilen, unter Bitleitungen von benachbarten Speicherzellenblöcken, zwischen welchen der Leseverstärkerblock angeordnet ist in Reaktion auf die Verschiebungssignale SFT1 und SFT2.
In der gegenwärtigen Ausführungsform der vorliegenden Erfindung ist jede Leseverstärkungsschaltung (nicht gezeigt), welche in den Leseverstärkerblöcken SAB1, SAB2 und SAB3 enthalten ist, eine offene Leseverstärkerschaltung, mit welcher eine Bitleitung BL eines ersten Speicherzellenblocks und eine invertierte Bitleitung BL eines zweiten zu dem ersten Speicherzellenblock benachbart angeordneten Speicherzel lenblocks verbunden ist. Das heißt, eine Bitleitung und eine invertierte Bitleitung desselben Speicherzellenblocks sind mit jeweils unterschiedlichen Leseverstärkerschaltungen verbunden.
Eine Bitleitung BL des Speicherzellenblocks MCB2 und eine invertierte Bitleitung BL des Speicherzellenblocks MCB1 sind z.B. mit der Leseverstärkerschaltung (nicht gezeigt) des Leseverstärkerblocks SAB1 verbunden. Das heißt, eine Bitleitung BL und eine invertierte Bitleitung BL des Speicherzellenblocks MCB2 sind z.B. jeweils mit dem Leseverstärkerblock SAB1 und dem Leseverstärkerblock SAB2 verbunden.
In den benachbarten Speicherzellenblöcken MCB1 und MCB2 sind die Bitleitungen BL des Speicherzellenblocks MCB1 von den Bitleitungen des Speicherzellenblocks MCB2 isoliert. Die invertierten Bitleitungen BL des Speicherzellenblocks MCB1 sind von den invertierten Bitleitungen BL des Speicherzellenblocks MCB2 isoliert.
In den Speicherzellenblöcken MCB2 und MCB3 sind die Bitleitungen BL des Speicherzellenblocks MCB2 gleichfalls von den Bitleitungen des Speicherzellenblocks MCB3 isoliert. Die invertierten Bitleitungen BL des Speicherzellenblocks MCB2 sind ebenfalls von den invertierten Bitleitungen BL des Speicherzellenblocks MCB3 isoliert.
In der in 4 dargestellten Halbleiterspeichervorrichtung 400 sind die isolierten Bitleitungen BL und die isolierten invertierten Bitleitungen BL unter Verwendung der Schalter SW1 und SW2 miteinander verbunden.
Die Schalter SW1 verbinden insbesondere die invertierten Bitleitungen BL des Speicherblocks MCB1, welcher mit dem Leseverstärkerblock SAB1 verbunden ist, mit den invertierten Bitleitungen BL des Speicherzellenblocks MCB2, welcher nicht mit dem Leseverstärkerblock SAB1 verbunden ist.
Die Schalter SW1 verbinden ebenso die Bitleitungen BL des Speicherzellenblocks MCB3, welcher mit dem Leseverstärkerblock MCB2 verbunden ist, mit den Bitleitun gen BL des Speicherzellenblocks MCB2, welcher nicht mit dem Leseverstärkerblock SAB2 verbunden ist.
Die Schalter SW2 verbinden die invertierten Bitleitungen BL des Speicherzellenblocks MCB2, welcher mit dem Leseverstärkerblock SAB2 verbunden ist, mit den invertierten Bitleitungen BL des Speicherzellenblocks MCB3, welcher nicht mit dem Leseverstärkerblock SAB2 verbunden ist.
Die Schalter SW2 verbinden ebenfalls die Bitleitungen BL des Speicherzellenblocks MCB3, welcher mit dem Leseverstärkerblock SAB3 verbunden ist, mit den Bitleitungen BL des Speicherzellenblocks MCB4, welcher nicht mit dem Leseverstärkerblock SAB3 verbunden ist.
Auf diese Weise verbinden die Schalter SW1 und SW2 isolierte Bitleitungen BL, sowie isolierte invertierte Bitleitungen BL zwischen benachbarten Speicherzellenblöcken miteinander.
Die Schalter SW1 und SW2 können NMOS-Transistoren oder PMOS-Transistoren sein, deren Gates die Verschiebungssignale SFT1 und SFT2 empfangen. Die Schalter SW1 und SW2 sind in 4 NMOS-Transistoren.
Die Schalter SW1 und SW2 können wechselweise Übertragungsgatter sein, welche in Reaktion auf die Verschiebungssignale SFT1 und SFT2 ein- und ausgeschaltet werden. Die Verschiebungssignale SFT1 und SFT2 werden aktiviert, um Daten einer beliebigen Wortleitung WL1 zu Speicherzellen zu verschieben, welche mit einer anderen beliebigen Wortleitung BL2 verbunden sind. Die Verschiebungssignale SFT1 und SFT2 können durch einen Mode-Register-Set (MRS)-Vorgang erzeugt werden.
Nachstehend werden die Halbleiterspeichervorrichtung 400 und ein Datenverschiebungsverfahren 500 dieser ausführlich mit Bezug auf die 4 und 5 beschrieben.
Bezug nehmend auf die 4 und 5 wird eine vorbestimmte Wortleitung WL1 eines beliebigen ersten Speicherzellenblocks MCB1 freigeschaltet (Vorgang 510). Daten, welche in Speicherzellen (nicht gezeigt) gespeichert sind, welche mit der Wortleitung WL1 verbunden sind, sind zu verschiebende Daten. Anschließend werden mit der Wortleitung BL1 verbundene Bitleitungen mit den entsprechenden Bitleitungen der zweiten bis n-ten Speicherzellenblöcken verbunden, welche benachbart zu dem ersten Speicherzellenblock MCB1 angeordnet sind (Vorgang 520). n stellt hier einen Zielspeicherzellenblock dar, zu welchem mit der Wortleitung WL1 verbundene Daten vorschoben werden. In 4 beträgt n 3, da mit der Wortleitung BL1 verbundene Daten zu den dritten Speicherzellenblock MCB3 verschoben werden. Es ist jedoch dem Fachmann ersichtlich, dass die Erfindung nicht auf den Fall begrenzt ist, in welchem n 3 beträgt.
Die Bitleitungen sind miteinander durch die Schalter SW1 und SW2 verbunden, welche in Reaktion auf die Verschiebungssignale SFT1 und SFT2 ein- und ausgeschaltet werden. Um mit der ersten Wortleitung WL1 des ersten Speicherzellenblocks MCB1 verbundene Daten zu der Wortleitung WL2 des dritten Speicherzellenblocks MCB3 zu verschieben, werden die Schalter SW1 und SW2, welche zwischen dem ersten Speicherzellenblock MCB1 und dem dritten Speicherzellenblock MCB3 angeordnet sind, eingeschaltet.
Falls die Leseverstärkerschaltungen (nicht gezeigt) der Leseverstärkerblöcke SAB1 und SAB2, welche jeweils zwischen dem ersten und zweiten Speicherzellenblöcken MCB1 und MCB2 und zwischen dem zweiten und dritten Speicherzellenblöcken MCB2 und MCB3 angeordnet sind, werden anschließend aktiviert, so dass Daten von mit der Wortleitung WL1 verbundenen Speicherzellen zu den Bitleitungen des dritten Speicherzellenblocks MCB3 (Vorgang 530) verschoben werden.
Die Leseverstärkerschaltungen (nicht gezeigt) des Leseverstärkerblocks SAB1 aktiviert werden, werden Daten über die Bitleitungen BL und die invertierten Bitleitungen BL zu den Leseverstärkerschaltungen des Leseverstärkerblocks SAB1 verschoben. An schließend werden die Leseverstärkerschaltungen des benachbarten Leseverstärkerblocks SAB2 sequentiell aktiviert.
In 4 werden mit der Wortleitung WL1 verbundene Daten über die invertierten Bitleitungen BL, welche mit der Wortleitung WL1 verbunden sind, zu den Leseverstärkerschaltungen des Leseverstärkerblocks SAB1 verschoben. Da ebenfalls die Schalter SW1, welche mit dem Leseverstärkerblock SAB1 verbunden sind, eingeschaltet sind, werden Daten in dem Leseverstärkerblock SAB1 über die invertierten Bitleitungen BL des zweiten Speicherzellenblocks MCB2, welcher mit den Schaltern SW1 verbunden ist, zu dem Leseverstärkerblock SAB2 verschoben.
Da die Schalter SW2, welche mit dem Leseverstärkerblock SAB2 verbunden sind, eingeschaltet sind, werden Daten in dem Leseverstärkerblock SAB2 zu den invertierten Bitleitungen BL des dritten Speicherzellenblocks MCB3, welcher mit den Schaltern SW2 verbunden ist, verschoben.
Anschließend wird die Wortleitung WL2 des dritten Speicherzellenblocks MCB3 freigeschaltet, wodurch die verschobenen Daten in Speicherzellen gespeichert werden, welche mit der Wortleitung WL2 des dritten Speicherzellenblocks MCB3 verbunden sind (Vorgang 540). Das heißt, wenn die Wortleitung WL2 freigeschaltet wird, werden die zu der invertierten Bitleitung BL des dritten Speicherzellenblocks MCB3 verschobenen Daten in den Speicherzellen gespeichert, welche mit der Wortleitung WL2 verbunden sind.
Die Halbleiterspeichervorrichtung 400, welche die in 4 dargestellten offenen Leseverstärkerschaltungen enthält, kann leicht in Speicherzellen, die mit einer beliebigen Wortleitung WL1 verbunden sind, gespeicherte Daten unter Verwendung des oben beschriebenen Datenverschiebungsverfahrens zu Speicherzellen verschieben, welche mit einer gewünschten Wortleitung WL2 verbunden sind. In der gegenwärtigen Ausführungsform der vorliegenden Erfindung können die Speicherzellenblöcke MCB1 bis MCB4, welche in 4 dargestellt sind, in demselben Speichermodul angeordnet sein.
6 ist eine Ansicht zum Erklären einer Halbleiterspeichervorrichtung 600 entsprechend einer weiteren Ausführungsform der vorliegenden Erfindung.
7 ist ein Ablaufdiagramm, welches ein Datenverschiebungsverfahren darstellt, das durch die 6 dargestellte Halbleiterspeichervorrichtung 600 durchgeführt wird.
Bezug nehmend auf 6 enthält die Halbleiterspeichervorrichtung 600 eine Vielzahl von Speicherzellenblöcken MCB1, MCB2, MCB3 und MCB4, von welchen jeder eine Vielzahl von Bitleitungen BL und invertierten Bitleitungen BL, sowie eine Vielzahl von Wortleitungen WL, eine Vielzahl von Leseverstärkerblöcken SAB1, SAB2 und SAB3, welche jeweils zwischen den Speicherzellenblöcken MCB1, MCB2, MCB3 und MCB4 angeordnet sind, wobei jeder der Leseverstärkerblöcke SAB1, SAB2 und SAB3 Leseverstärkerschaltungen (nicht gezeigt) enthält, welche den Bitleitungen BL entsprechen, sowie Schalter SW1 und SW2 und Isolationstransistoren ITR11 und /ITR11, ITR12 und /ITR12, ..., ITR43 und /ITR43 enthält.
Die Schalter SW1 und SW2 verbinden in Reaktion auf die Verschiebungssignale SFT1 und SFT2 Bitleitungen, welche sich keinen Leseverstärkerblock teilen, unter Bitleitungen von benachbarten Speicherzellenblöcken, zwischen welchen der Leseverstärkerblock angeordnet ist. Die Bitleitungen, welche sich keinen Leseverstärkerblock teilen, können die Bitleitungen angeben, welche nicht mit den Leseverstärkerblöcken verbunden sind.
Die Isolationstransistoren ITR11 und /ITR11, ITR12 und /ITR12,... ITR43 und /ITR43 verbinden und trennen die Leseverstärkerschaltungen SA11, SA12, SA21, SA31 und SA32 mit bzw. von entsprechenden Bitleitungen BL und invertierten Bitleitungen /BL.
Die Leseverstärkerschaltungen SA11, Sa12, SA21, SA31 und SA32, welche in den Leseverstärkerblöcken SAB1, SAB2 und SAB3 enthalten sind, sind falten- bzw. schleifenartige Leseverstärkerschaltungen. Das heißt, die Bitleitungen BL und die invertierten Bitleitungen BL desselben Speicherzellenblocks sind mit den Leseverstärkerschaltungen desselben Leseverstärkerblocks verbunden. Die verbundenen Bitleitungen BL und die verbundenen invertierten Bitleitungen /BL sind auf einer von unterschiedlichen benachbarten Speicherzellenblöcken MCB1, MCB2, MCB3 und MCB4 positioniert.
Eine Bitleitung BL und eine invertierte Bitleitung BL des Speicherzellenblocks MCB1 sind z.B. durch die Isolationstransistoren ITR11 und /ITR11 mit der schleifenartigen Leseverstärkerschaltung SA11 verbunden.
Eine Bitleitung BL und eine invertierte Bitleitung BL des Speicherzellenblocks MCB2 sind ebenfalls durch die Isolationstransistoren ITR21 und /ITR21 mit der Leseverstärkerschaltung SA11 des Leseverstärkerblocks SA11 verbunden.
Eine Bitleitung BL und eine invertierte Bitleitung BL des Speicherzellenblocks MCP3 sind gleichermaßen durch die Isolationstransistoren ITR33 und /ITR33 mit der schleifenartigen Leseverstärkerschaltung SA32 verbunden.
Eine Bitleitung BL und eine invertierte Bitleitung BL des Speicherzellenblocks MCB4 sind ebenfalls durch die Isolationstransistoren ITR3 und ITR43 mit der Leseverstärkerschaltung SA32 des Leseverstärkerblocks SAB3 verbunden.
Falls die Bitleitung BL und die invertierte Bitleitung BL des Speicherzellenblocks MCB1 durch die Isolationstransistoren ITR11 und /ITR11 mit der Leseverstärkerschaltung SA11 des Leseverstärkerblocks SAB1 verbunden sind, werden die Isolationstransistoren ITR21 und /ITR21 des Speicherzellenblocks MCB2 ausgeschaltet, so dass die Bitleitung BL und die invertierte Bitleitung BL des Speicherzellenblocks MTB2 von der Leseverstärkerschaltung SA11 getrennt werden.
Das heißt, wenn die Halbleiterspeichervorrichtung 600 in Normalbetrieb ist, werden, falls eine Bitleitung und eine invertierte Bitleitung, welche auf einer ersten Seite der Leseverstärkerschaltung positioniert sind, mit der ersten Seite einer Leseverstärkerschaltung verbunden sind, eine Bitleitung und eine invertierte Bitleitung, welche auf einer zweiten Seite der Leseverstärkerschaltung positioniert sind, von der Leseverstärkerschaltung durch Isolationstransistoren getrennt.
Die Bitleitung BL und die invertierte Bitleitung BL des Speicherzellenblocks MCB2, welcher mit der Leseverstärkerschaltung SA11 verbunden ist, werden von der Bitleitung BL und der invertierten Bitleitung BL des Speicherzellenblocks MCB3, welcher mit der Leseverstärkerschaltung SA31 verbunden ist, getrennt.
Die Bitleitung BL und die invertierte Bitleitung BL des Speicherzellenblocks MCB2, welcher mit der Leseverstärkerschaltung SA21 verbunden ist, werden von der Bitleitung BL und der invertierten Bitleitung BL des Speicherzellenblocks MCB3, welcher mit der Leseverstärkerschaltung SA32 verbunden ist, getrennt.
Die Bitleitung BL und die invertierte Bitleitung BL des Speicherzellenblocks MCB2, welcher mit der Leseverstärkerschaltung SA21 verbunden ist, werden gleichermaßen von der entsprechenden Bitleitung BL und der invertierten Bitleitung BL des Speicherzellenblocks MCB1 getrennt.
In der in 6 dargestellten Halbleiterspeichervorrichtung 600 sind die isolierten Bitleitungen BL und ebenfalls die isolierten invertierten Bitleitungen BL unter Verwendung der Schalter SW1 und SW2 miteinander verbunden.
Die Schalter SW1 verbinden z.B. jeweils die Bitleitung BL und die invertierte Bitleitung BL des Speicherzellenblocks MCB2, welcher mit der Leseverstärkerschaltung SA11 verbunden ist, in Reaktion auf das Verschiebungssignal SFT1 mit der Bit- Leitung BL und der invertierten Bitleitung BL des Speicherzellenblocks MCB3, welcher mit der Leseverstärkerschaltung SA31 verbunden ist.
Die Schalter SW1 verbinden ebenfalls jeweils die Bitleitung BL und die invertierte Bitleitung BL des Speicherzellenblocks MCB2, welcher mit der Leseverstärkerschaltung SA12 verbunden ist, in Reaktion auf das Verschiebungssignal SFT1 mit der Bitleitung BL und der invertierten Bitleitung BL des Speicherzellenblocks MCB3, welcher mit der Leseverstärkerschaltung SA32 verbunden ist.
Die Schalter SW1 verbinden gleichfalls jeweils die Bitleitung BL und die invertierte Bitleitung BL des Speicherzellenblocks MCB2, welcher mit der Leseverstärkerschaltung SA21 verbunden ist, mit der entsprechenden Bitleitung BL und der invertierten Bitleitung BL des Speicherzellenblocks MCB1.
Die Schalter SW2 verbinden jeweils die Bitleitung BL und die invertierte Bitleitung BL des Speicherzellenblocks MCB3, welcher mit der Leseverstärkerschaltung SA21 verbunden ist, mit der entsprechenden Bitleitung BL und der invertierten Bitleitung BL des Speicherzellenblocks MCB4.
Die Schalter SW1 und SW2 verbinden auf diese Weise jeweils isolierte Bitleitungen BL und isolierte invertierte Bitleitungen BL zwischen benachbarten Speicherzellenblöcken miteinander.
Die Schalter SW1 und SW2 können NMOS-Transistoren oder PMOS-Transistoren sein, deren Gates die Verschiebungssignale SFT1 und SFT2 empfangen. Die Schalter SW1 und SW2 sind in 6 NMOS-Transistoren.
Die Schalter SW1 und SW2 können wechselweise Übertragungsgatter sein, welche in Reaktion auf die Verschiebungssignale SFT1 und SFT2 ein- und ausgeschaltet werden. Die Verschiebungssignale SFT1 und SFT2 werden freigeschaltet, um Daten, welche mit einer beliebigen Wortleitung WL1 verbunden sind, zu Speicherzellen zu verschieben, welche mit einer anderen beliebigen Wortleitung WL2 verbunden sind. Die Verschiebungssignale SFT1 und SFT2 können durch ein MRS erzeugt werden.
Die Halbleiterspeichervorrichtung 600 und ein Datenverschiebungsverfahren 700 dieser werden nachstehend mit Bezug auf die 6 und 7 ausführlich beschrieben.
Bezug nehmend auf die 6 und 7 wird eine vorbestimmte Wortleitung WL1 eines beliebigen ersten Speicherzellenblocks MCB1 freigeschaltet (Vorgang 710). Daten, welche in Speicherzellen (nicht gezeigt) gespeichert sind, die mit der Wortleitung WL1 verbunden sind, soll verschoben werden.
Anschließend werden die Isolationstransistoren eingeschaltet, wodurch jeweils die Leseverstärkerschaltungen mit entsprechenden Bitleitungen verbunden werden (Vorgang 720). Wenn die Halbleiterspeichervorrichtung 600 in Normalbetrieb ist, sind lediglich die Isolationstransistoren, welche auf einer Seite der Leseverstärkerschaltung positioniert sind, eingeschaltet. Wenn jedoch ein Vorgang der Verschiebung von Daten einer beliebigen Wortleitung WL1 durchgeführt wird, werden Isolationstransistoren, welche mit beiden Seiten der Leseverstärkerschaltung verbunden sind, sämtliche eingeschaltet.
Das heißt, die Isolationstransistoren ITR11 und /ITR11, sowie ITR21 und /ITR21, welche auf beiden Seiten der Leseverstärkerschaltung SA11 positioniert sind, werden jeweils in Reaktion auf die Steuersignale S1 und S2 eingeschaltet. Die Isolationstransistoren ITR13 und /ITR13, sowie ITR23 und /ITR23, welche auf beiden Seiten der Leseverstärkerschaltung SA12 positioniert sind, werden ebenfalls jeweils in Reaktion auf die Steuersignale S1 und S2 eingeschaltet.
Die Isolationstransistoren ITR22 und /ITR22, ITR32 und /ITR32, ITR31 und /ITR31, ITR33 und /ITR33, ITR41 und /ITR41, sowie ITR43 und /ITR43, welche jeweils auf beiden Seiten der Leseverstärkerschaltungen SA21, SA31 und SA32 positioniert sind, werden jeweils in Reaktion auf die Steuersignale S3 und S4 eingeschaltet.
Die Bitleitungen, welche mit der Wortleitung WL1 verbunden sind, sind mit entsprechenden Bitleitungen der zweiten bis n-ten Speicherzellenblöcken benachbart zu dem ersten Speicherzellenblock MCB1 verbunden (Vorgang 730). n stellt hier einen Zielspeicherzellenblock dar, zu welchem Daten, die mit der Wortleitung WL1 verbunden sind, verschoben werden. In 6 beträgt n 4, da mit der Wortleitung WL1 verbundene Daten zu dem vierten Speicherzellenblock MCB4 verschoben werden. Es ist dem Fachmann jedoch ersichtlich, dass die Erfindung nicht auf den Fall begrenzt ist, in welchem n 4 beträgt.
Die Bitleitungen sind miteinander durch die Schalter SW1 und SW2 verbunden, welche in Reaktion auf die Verschiebungssignale SFT1 und SFT2 ein- oder ausgeschaltet werden. Um die Daten, welche mit der Wortleitung WL1 des ersten Speicherzellenblocks MCB1 verbunden sind, zu der Wortleitung WL2 des vierten Speicherzellenblocks MCB4 zu verschieben, werden die Schalter SW1 und SW2, welche zwischen dem ersten Speicherzellenblock MCB1 und dem vierten Speicherzellenblock MCB4 angeordnet sind, eingeschaltet.
Die Leseverstärkerschaltungen SA11, SA12, SA21, SA31 und SA32 der Leseverstärkerblöcke SAB1, SAB2 und SAB3, welche jeweils zwischen den ersten und vierten Speicherzellenblöcken MCB1 bis MCB4 angeordnet sind, werden aktiviert, um Daten, die in Speicherzellen, welche mit der Wortleitung WL1 verbunden sind, gespeichert sind, zu Bitleitungen des vierten Speicherzellenblocks MCB4 zu verschieben (Vorgang 740).
Falls zunächst die Leseverstärkerschaltungen SA11 und SA12 des Leseverstärkerblocks SAB1 aktiviert werden, werden Daten zu den Leseverstärkerschaltungen SA11 und SA12 über die Bitleitungen BL und die invertierten Bitleitungen BL verschoben. Anschließend werden die Leseverstärkerschaltungen SA21, SA31 und SA32 der Leseverstärkerblöcke SAB2 und SAB3 sequentiell aktiviert.
Anschließend werden die Daten zu den Bitleitungen BL und den invertierten Bitleitungen /BL des vierten Speicherzellenblocks MCB4 über die Schalter SW1 des Leseverstärkerblocks SAB2 und der Leseverstärkerschaltung SA21 verschoben, da die Isolationstransistoren ITR21, /ITR21, ITR23 und /ITR23, welche mit den Leseverstärkerschaltungen SA11 und SA12 verbunden sind, sowie die auf dem Leseverstärkerblock SAB1 angeordneten Schalter SW1 eingeschaltet sind.
Anschließend wird die Wortleitung WL2 des vierten Speicherzellenblocks MCB4 freigeschaltet, so dass Daten in Speicherzellen, welche mit der Wortleitung WL2 des vierten Speicherzellenblocks MCB4 verbunden sind, gespeichert werden (Vorgang 750). Das heißt, wenn die Wortleitung WL2 freigeschaltet wird, werden die zu den Bitleitungen BL und den invertierten Bitleitungen /BL des vierten Speicherzellenblocks MCB4 übertragenen Daten in Speicherzellen, welche mit der Wortleitung WL2 verbunden sind, gespeichert.
Die Halbleiterspeichervorrichtung 600, welche die in 6 dargestellten falten- bzw. schleifenartigen Leseverstärkerschaltungen enthält, kann leicht Daten, welche in Speicherzellen gespeichert sind, die mit einer beliebigen Wortleitung WL1 verbunden sind, unter Verwendung des oben beschriebenen Datenverschiebungsverfahrens zu Speicherzellen verschieben, welche mit einer gewünschten Wortleitung WL2 verbunden sind. In der gegenwärtigen Ausführungsform der vorliegenden Erfindung können die Speicherzellenblöcke MCB1 bis MCB4, welche in 6 dargestellt sind, in denselben Speichermodul angeordnet sein.
Wie oben beschrieben, ist es in einer Halbleiterspeichervorrichtung und einem Datenverschiebungsverfahren dieser entsprechend der vorliegenden Erfindung möglich, leicht Daten, die in Speicherzellen gespeichert sind, welche mit einer beliebigen Wortleitung verbunden sind, zu Speicherzellen zu verschieben, welche mit einer anderen beliebigen Wortleitung verbunden sind.
Obwohl die vorliegende Erfindung insbesondere mit Bezug auf ihre beispielhaften Ausführungsformen beschrieben und gezeigt worden ist, ist es dem Fachmann ersichtlich, dass verschiedene Änderungen in Form und Details darin vorgenommen werden können, ohne von dem gedanklichen Kern und dem Umfang der vorliegenden Erfindung, wie durch die nachfolgenden Ansprüche definiert, abzuweichen.

Claims

Halbleiterspeichervorrichtung, aufweisend: eine Vielzahl von Speicherzellenblöcken, von welchen jeder eine Vielzahl von Bitleitungen und eine Vielzahl von Wortleitungen aufweist; eine Vielzahl von Leseverstärkerblöcken, welche jeweils zwischen den Speicherzellenblöcken angeordnet sind, wobei jeder Leseverstärkerblock eine Vielzahl von Leseverstärkerschaltungen aufweist, die mit den Bitleitungen korrespondieren; und Schalter, welche in Reaktion auf ein Verschiebungssignal die Bitleitungen, welche sich keinen Leseverstärkerblock teilen, unter den Bitleitungen benachbarter Speicherzellenblöcke verbinden, zwischen welchen der Leseverstärkerblock angeordnet ist.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Schalter NMOS-Transistoren oder PMOS-Transistoren sind, deren Gates das Verschiebungssignal empfangen.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Schalter Übertragungsgatter sind, welche in Reaktion auf das Verschiebungssignal ein- und ausgeschaltet werden.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei das Verschiebungssignal durch ein Mode-Register-Set (MRS) erzeugt wird.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Leseverstärkerschaltungen offene Leseverstärkerschaltungen sind, mit welchen eine Bitleitung eines ersten Leseverstärkerblocks und eine invertierte Bitleitung eines zweiten Leseverstärkerblocks, der benachbart zu dem ersten Speicherzellenblock angeordnet ist, verbunden sind.
Datenverschiebungsverfahren, welches durch eine Halbleiterspeichervorrichtung durchgeführt wird, die eine Vielzahl von Speicherzellenblocks aufweist, von welchen jeder eine Vielzahl von Bitleitungen und eine Vielzahl von Wortleitungen aufweist, und eine Vielzahl von Leseverstärkerblöcken jeweils zwischen den Speicherzellenlöcken angeordnet sind, wobei jeder Leseverstärkerblock eine Vielzahl von Leseverstärkerschaltungen aufweist, die den Bitleitungen entsprechen, wobei das Verfahren aufweist: Freischalten einer Wortleitung eines ersten Speicherzellenblocks; Verbinden von Bitleitungen, welche mit der Wortleitung verbunden sind, mit entsprechenden Bitleitungen der zweiten bis n-ten Specherzellblöcken, die benachbart zu dem ersten Speicherzellenblock angeordnet sind; Aktivieren der Leseverstärkerschaltungen der Leseverstärkerblöcke, welche jeweils zwischen dem ersten bis n-ten Speicherzellenblöcken angeordnet sind, und Verschieben von Daten, die in Speicherzellen gespeichert sind, welche mit der Wortleitung verbunden sind, zu Bitleitungen des n-ten Speicherzellenblocks; und Freischalten einer Wortleitung des n-ten Speicherzellenblocks und Speichern der Daten in Speicherzellen des n-ten Speicherzellenblocks.
Datenverschiebungsverfahren nach Anspruch 6, wobei die Leseverstärkerschaltungen offene Leseverstärkerschaltungen sind, mit welchen eine Bitleitung eines ersten Speicherzellenblocks und eine invertierte Bitleitung eines zweiten Speicherzellenblocks, welcher benachbart zu dem ersten Speicherzellenblock angeordnet ist, verbunden sind.
Datenverschiebungsverfahren nach Anspruch 6, wobei das Verbinden der Bitleitungen das gegenseitige Verbinden der Bitleitungen durch NMOS-Transistoren oder PMOS-Transistoren aufweist, deren Gates ein vorbestimmtes Verschiebungssignalempfangen.
Datenverschiebungsverfahren nach Anspruch 8, wobei das Verbinden der Bitleitungen das Verbinden der Bitleitungen durch Übertragungsgatter aufweist, welche in Reaktion auf das Verschiebungssignal ein- oder ausgeschaltet werden.
Datenverschiebungsverfahren nach Anspruch 9, wobei das Verschiebungssignal durch ein Mode-Register-Set (MRS) erzeugt wird.
Halbleiterspeichervorrichtung, aufweisend: eine Vielzahl von Speicherzellenblöcken, von welchen jeder eine Vielzahl von Bitleitungen und eine Vielzahl von Wortleitungen aufweist; eine Vielzahl von Leseverstärkerblöcken, welche jeweils zwischen den Speicherzellenblöcken angeordnet sind, wobei jeder Leseverstärkerblock eine Vielzahl von Leseverstärkerschaltungen aufweist, welche den Bitleitungen entsprechen; Schalter, welche in Reaktion auf ein Verschiebungssignal die Bitleitungen, welche sich keinen Leseverstärkerblock teilen, unter Bitleitungen benachbarter Speicherzellenblocks, zwischen welchen der Leseverstärkerblock angeordnet ist, verbinden; und Isolationstransistoren, welche Bitleitungen mit bzw. von entsprechenden Leseverstärkerschaltungen verbinden oder trennen.
Halbleiterspeichervorrichtung nach Anspruch 11, wobei die Schalter NMOS-Transistoren oder PMOS-Transistoren sind, deren Gates das Verschiebungssignal empfangen.
Halbleiterspeichervorrichtung nach Anspruch 11, wobei die Schalterübertragungsgatter sind, die in Reaktion auf das Verschiebungssignal ein- oder ausgeschaltet werden.
Halbleiterspeichervorrichtung nach Anspruch 11, wobei das Verschiebungssignal durch ein Mode-Register-Set (MRS) erzeugt wird.
Halbleiterspeichervorrichtung nach Anspruch 11, wobei die Leseverstärkerschaltungen faltenartige (folded) Leseverstärkerschaltungen sind, wobei eine Bitleitung und eine invertierte Bitleitung, welche mit derselben Leseverstärkerschaltung durch den Isolationstransistor verbunden sind, auf einem der Speicherzellenblocks benachbart zu dem Speicherzellenblock angeordnet sind, welcher dieselbe Leseverstärkerschaltung enthält.
Datenverschiebungsverfahren, welches durch eine Halbleiterspeichervorrichtung durchgeführt wird, die eine Vielzahl von Speicherzellenblocks aufweist, von welchen jeder eine Vielzahl von Bitleitungen und eine Vielzahl von Wortleitungen aufweist, sowie eine Vielzahl von Leseverstärkerblöcken, die jeweils zwischen den Speicherzellenblöcken angeordnet sind, wobei jeder Leseverstärkerblock eine Vielzahl von Leseverstärkerschaltungen, die den Bitleitungen entsprechen, aufweist, sowie Isolationstransistoren, welche die Bitleitungen von bzw. mit den entsprechenden Leseverstärkerschaltungen trennen bzw. verbinden, wobei das Verfahren aufweist: Freischalten einer Wortleitung eines ersten Speicherzellenblocks; Einschalten der Isolationstransistoren und Verbinden der Bitleitungen mit den entsprechenden Leseverstärkerschaltungen; Verbinden von Bitleitungen, die mit der Wortleitung verbunden sind, mit entsprechenden Bitleitungen der zweiten bis n-ten Speicherzellblöcken, die benachbart zu dem ersten Speicherzellblock angeordnet sind; Aktivieren der Leseverstärkerschaltungen der Leseverstärkerblöcke, welche jeweils zwischen den ersten bis n-ten Speicherzellblöcken angeordnet sind, und Verschieben von Daten, welche in Speicherzellen gespeichert sind, die mit der Wortleitung verbunden sind, zu Bitleitungen des n-ten Speicherzellenblocks; und Freischalten einer Wortleitung des n-ten Speicherzellenblocks und Speichern der Daten in Speicherzellen des n-ten Speicherzellenblocks.
Datenverschiebungsverfahren nach Anspruch 16, wobei die Leseverstärkerschaltungen faltenartige Leseverstärkerschaltungen sind, wobei eine Bitleitung und eine invertierte Bitleitung, die mit derselben Leseverstärkerschaltung durch den Isolationstransistor verbunden sind, auf einem der Speicherzellenblocks benachbart zu dem Speicherzellenblock, welcher dieselbe Leseverstärkerschaltung enthält, angeordnet sind.
Datenverschiebungsverfahren nach Anspruch 16, wobei das Verbinden der Bitleitungen das gegenseitige Verbinden der Bitleitungen durch NMOS-Transistoren und PMOS-Transistoren aufweist, deren Gates ein vorbestimmtes Verschiebungssignal empfangen.
Datenverschiebungsverfahren nach Anspruch 18, wobei das Verbinden der Bitleitungen das gegenseitige Verbinden der Bitleitungen durch Übertragungsgatter aufweist, welche in Reaktion auf das Verschiebungssignal ein- oder ausgeschaltet werden.
Datenverschiebungsverfahren nach Anspruch 19, wobei das Verschiebungssignal durch ein Mode-Register-Set (MRS) erzeugt wird.
Verfahren zum Verschieben von Daten zwischen einem ersten Speicherblock und einem zweiten Speicherblock in einer Halbleiterspeichervorrichtung, wobei das Verfahren aufweist: Freischalten einer Wortleitung des ersten Speicherblocks; Aktivieren von Schalter, welche zwischen isolierten Bitleitungen angeordnet sind, zum Verbinden der Bitleitungen zwischen dem ersten Speicherblock und dem zweiten Speicherblock; Aktivieren der Leseverstärkerschaltungen der Leseverstärkerblöcke, welche zwischen dem ersten und dem zweiten Speicherblock angeordnet sind, um Daten, welche in Speicherzellen in dem ersten Speicherblock gespeichert sind, entlang der verbundenen Bitleitungen zu dem zweiten Speicherblock zu verschieben; und Freischalten einer Wortleitung des zweiten Speicherblocks zum Speichern der verschobenen Daten in Speicherzellen des zweiten Speicherblocks.
Verfahren nach Anspruch 21, wobei das Aktivieren der Schalter das Freigeben von NMOS- oder PMOS-Transistoren in Reaktion auf ein Verschiebungssignal enthält.
Verfahren nach Anspruch 21, wobei das Aktivieren der Schalter das Ein- oder Ausschalten der Übertragungsgatter in Reaktion auf ein Verschiebungssignal enthält.
Verfahren nach Anspruch 22, wobei das Verschiebungssignal durch ein Mode-Register-Set erzeugt wird.
Verfahren nach Anspruch 21, ferner das Einschalten von Isolationstransistoren zwischen den ersten und zweiten Speicherblöcken zum Verbinden der Bitleitungen, welche benachbarten Leseverstärkerschaltungen entsprechen, aufweist.