DE3838942C2 - - Google Patents
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Description
Die vorliegende Erfindung bezieht sich auf eine dynamische Halb
leiterspeichereinrichtung nach dem Oberbegriff des Patentanspruches
1 und auf ein Verfahren zum Betreiben einer dynamischen Halbleiter
speichereinrichtung nach dem Oberbegriff des Patentanspruches 7.
Fig. 1 ist ein Schaltbild, das eine Speicherzelle vom Drei-
Transistor-Typ zeigt, die in einem FIFO-Speicher (first in
first out), aus dem die zuerst eingelesenen Daten zuerst ausgelesen
werden, oder dergleichen verwendet wird.
Die Speicherzelle weist einen Datenspeichertransistor 1, einen
Datenschreibtransistor 2, einen Datenlesetransistor 3 und
eine Speicherkapazität 4 auf. Als Transistoren 1, 2 und 3
werden n-Kanal-MOS-Feldeffekttransistoren verwendet. In der
Speicherzelle werden die Informationen "1" und "0" in Abhängigkeit
vom Vorhandensein/Nichtvorhandensein von Ladungen
in der Speicherkapazität 4 dargestellt. Der Datenspeichertransistor
1 ist mit seinem Gate mit der Schreibdatenbitleitung
5 über eine Source und einen Drain des Datenschreibtransistors
2 verbunden. Der Datenschreibtransistor 2 ist mit
seinem Gate mit einer Schreibauswahlleitung 6 verbunden. Der
Datenschreibtransistor 2 dient als ein Schreibgatter. Außerdem
ist der Datenspeichertransistor 1 mit seiner Source mit einer
Lesedatenbitleitung 7 über eine Source und einen Drain des
Datenlesetransistors 3 verbunden. Der Datenlesetransistor
3 ist mit seinem Gate mit einer Leseauswahlleitung 8 verbunden.
Der Datenlesetransistor 3 dient als ein Lesegatter.
Nun wird der Betrieb der Speicherzelle beschrieben. Die Lesedatenbitleitung
7 ist im allgemeinen auf ein positives Potential
VPR vorgeladen. Die Schreibauswahlleitung 6 und die Leseauswahlleitung
8 sind im allgemeinen auf einem Nullpotential
gehalten. Während eines Schreibvorgangs wird die Schreibauswahlleitung
6 auf dem positiven Potential gehalten, und die
Leseauswahlleitung 8 wird auf dem Nullpotential gehalten.
Es sei angenommen, daß die Information "1" eingeschrieben
wird. In diesem Fall, wenn die Schreibdatenbitleitung 5 auf
einem vorbestimmten positiven Potential gehalten wird, wird
das Potential über den Datenschreibtransistor 2 auf den Datenspeichertransistor
1 übertragen, so daß die Speicherkapazität
4 geladen wird.
Nun sei angenommen, daß die Information "0" eingeschrieben
wird. In diesem Fall, wenn eine Schreibdatenbitleitung 5 auf
einem Nullpotential gehalten wird, wird das Nullpotential
über den Datenschreibtransistor 2 auf den Datenspeichertransistor
1 übertragen, so daß die Speicherkapazität 4 entladen
wird.
Danach wird die Schreibauswahlleitung 6 auf das Nullpotential
zurückgebracht, so daß die Information "1" oder "0" in einer
Speicherzelle 9 gehalten wird. Da die Speicherkapazität 4
aufgrund eines Leckstroms, wie etwa eines Unterschwellenstroms
des Datenschreibtransistors 2, entladen oder geladen wird,
so daß die Information allmählich verschwindet, muß die Speicherkapazität
4 wieder aufgefrischt werden, oder die Daten
müssen innerhalb eines konstanten Zeitabschnitts ausgelesen
werden.
Während eines Lesevorgangs wird die Leseauswahlleitung 8 auf
dem positiven Potential gehalten, und die Schreibauswahlleitung
6 wird auf dem Nullpotential gehalten. Wenn eine Information
"1" in der Speicherzelle 9 gespeichert ist, so daß
die Speicherkapazität 4 auf das positive Potential geladen
ist, wird die Lesedatenbitleitung 7, die im voraus auf das
positive Potential VPR vorgeladen ist, über den Datenlesetransistor
3 und den Datenspeichertransistor 1 auf das Nullpotential
entladen. Ist andererseits die Information "0" in
der Speicherzelle 9 gespeichert, so daß das Potential der
Speicherkapazität 4 das Nullpotential ist, wird der Daten
speichertransistor 1 nicht-leitend gemacht, so daß die Lese
datenbitleitung 7 auf dem vorgeladenen Potential VPR bleibt.
Damit kann die in der Speicherzelle 9 gespeicherte Ladung
durch Untersuchen des Potentials auf der Lesedatenbitleitung
7 festgestellt werden.
Fig. 2 stellt ein Beispiel einer Schaltung zum Vorladen der
Lesedatenbitleitung 7 und eine Leseverstärkerschaltung zum
Verstärken des Potentials auf der Lesedatenbitleitung 7 dar.
Wenn ein Vorladesignal PC, das an ein Gate eines Vorladetransistors
101 angelegt ist, auf einen "H"-Pegel ansteigt, wird
der Transistor 101 leitend gemacht, so daß die Lesedatenbitleitung
7 auf ein Spannungsversorgungspotential VCC vorgeladen
wird. Wenn Information zur Lesedatenbitleitung 7 aus der Speicherzelle
ausgelesen wird, geht ein Ausgang eines Inverters
102 auf den "H"- bzw. "L"-Pegel, je nach Potential auf der
Lesedatenbitleitung 7. Wenn ein Lesefreigabesignal SE, das
an ein Gate eines Transistors 103 angelegt wird, auf den "H"-Pegel
ansteigt, wird der Ausgang des Inverters 102 in einer
Verriegelungsschaltung, die Inverter 104 und 105 aufweist,
gehalten.
Eine Halbleiterspeichereinrichtung, die Drei-Transistor-Typ-
Speicherzellen verwendet, ist zum Beispiel in Amar Mukherjec: "Introduction
to NMOS and CMOS VLSI System Design", Prentice-Hall, Englewood Cliffs,
New Jersey, Seiten 268-273, beschrieben.
Da eine Speicherzelle, die in der Halbleiterspeichereinrichtung
enthalten ist, wie oben beschrieben aufgebaut ist, werden
für jede Speicherzelle vier Einrichtungen (drei Transistoren,
eine Kapazität) benötigt. Folglich ist die Zellengröße erhöht,
was zum Erhöhen der Kapazität der Halbleiterspeichereinrichtung
nicht geeignet ist.
Weiterhin können im FIFO-Speicher, der die oben beschriebene
Speicherzelle verwendet, Daten nur in einer Richtung übertragen
werden, so daß zwei FIFO-Speicher verwendet werden müssen,
wenn Daten innerhalb einer Mehrzahl von Systemen in beiden
Richtungen übertragen werden.
Aus der EP 00 55 339 A2 sind eine dynamische Halbleiterspeicher
einrichtung der eingangs beschriebenen Art und ein Verfahren der
eingangs beschriebenen Art bekannt. Bei dem bekannten Gegenstand
sind eine Bitleitung und eine dazu komplementäre Bitleitung zum
Lesen der in der Speicherzelle gespeicherten Information vorgesehen,
wobei ein Leseverstärker die Potentialdifferenz auf den beiden
Bitleitungen verstärkt. Dagegen wird Information in die
Speicherzelle eingeschrieben, indem eine als Schreibleitung aus
gebildete weitere Bitleitung verwendet wird. Es wird daher eine
strikte Trennung zwischen den Leseleitungen und der Schreibleitung
vorgenommen. Das Schreiben und das Lesen kann jeweils nur in eine
Richtung durchgeführt werden.
Aus IBM TDB, Band 20, Nr. 11A, April 1978, Seiten 4295 bis 4296,
ist eine dynamische Halbleiterspeichereinrichtung bekannt, bei der
zu jeder Speicherzelle eine Bitleitung geführt wird. Es ist jeweils
ein Paar von Bitleitungen vorgesehen, diese führen jeweils
zu unterschiedlichen Speicherzellen. Als Speicherzellen sind ein-
Transistor-ein-Kondensator-Speicherzellen vorgesehen. Das Ein
schreiben bzw. das Lesen von Informationen in die Speicherzellen
bzw. aus den Speicherzellen geschieht jeweils durch die gleiche
Bitleitung.
Es ist daher Aufgabe der Erfindung, eine Halbleiterspeicherein
richtung zu schaffen, bei der Information in beide Richtungen über
tragen werden kann, so daß eine höhere Flexibilität im Betrieb möglich
ist. Darüber hinaus ist es Aufgabe, ein Verfahren zum Betreiben
einer dynamischen Halbleiterspeichereinrichtung zu schaffen, das
sehr flexibel einsetzbar ist.
Diese Aufgabe wird gelöst durch eine dynamische Halbleiterspeicher
einrichtung der eingangs beschriebenen Art, die durch die kenn
zeichnenden Merkmale des Patentanspruches 1 gekennzeichnet ist.
Bevorzugte Ausgestaltungen der dynamischen Halbleiterspeicherein
richtung sind in den zugehörigen Unteransprüchen angegeben.
Die Aufgabe wird weiter durch ein Verfahren zum Betreiben einer dy
namischen Halbleiterspeichereinrichtung der eingangs beschriebenen
Art gelöst, das durch die kennzeichnenden Merkmale des Patentanspruches
7 gekennzeichnet ist.
Jede der in der Halbleiterspeichereinrichtung enthaltenen Speicher
zellen weist zwei Transistoren und eine kapazitive Einrichtung auf,
so daß die Zellengröße verringert wird. Damit kann eine Halbleiter
speichereinrichtung mit großer Kapazität geschaffen werden.
Jede der in der Halbleiterspeichereinrichtung
enthaltenen Speicherzellen weist zwei Transistoren und
eine kapazitive Einrichtung auf, so daß die Zellengröße verringert
ist. Damit kann eine Halbleiterspeichereinrichtung
mit großer Kapazität strukturiert werden.
Außerdem sind in jeder der Speicherzellen der erste Transistor
und der zweite Transistor so strukturiert, daß sie bezüglich
der kapazitiven Einrichtung symmetrisch sind, so daß Information
über die erste Bitleitung eingeschrieben bzw. ausgelesen
werden kann und daß Information über die zweite Bitleitung
eingeschrieben bzw. ausgelesen werden kann. Damit kann
eine Halbleiterspeichereinrichtung, die zum Übertragen von
Information in beiden Richtungen geeignet ist, strukturiert
werden.
Es folgt die Beschreibung von Ausführungsbeispielen anhand
der Figuren. Von den Figuren zeigt:
Fig. 1 ein Schaltbild, das eine in einer Halbleiterspeichereinrichtung
enthaltene Speicherzelle zeigt;
Fig. 2 ein Schaltbild, das eine Vorladeschaltung und
eine Leseverstärkerschaltung einer Lesebitleitung
in der Halbleiterspeichereinrichtung von Fig. 1
zeigt;
Fig. 3 ein Schaltbild, das eine Speicherzelle zeigt,
die in einer Halbleiterspeichereinrichtung enthalten
ist;
Fig. 4 ein Blockschaltbild, das den Aufbau eines FIFO-Speichers,
der in Fig. 3 gezeigte Speicherzellen
aufweist, darstellt;
Fig. 5 ein Schaltbild, das den Aufbau einer Spalte in
einem Speicherzellenfeld zeigt, das in dem FIFO-Speicher
von Fig. 4 enthalten ist;
Fig. 6 ein Schaltbild, das ein Beispiel eines Leseverstärkers,
der in dem in Fig. 4 gezeigten FIFO-Speicher
enthalten ist, darstellt;
Fig. 7 ein Impulszeitdiagramm zum Erläutern eines Lesevorgangs
des in Fig. 4 gezeigten FIFO-Speichers;
Fig. 8 ein Schaltbild, das den Aufbau einer Spalte in
einem Speicherzellenfeld zeigt, das in einer Halb
leiterspeichereinrichtung enthalten ist;
Fig. 9 ein Blockschaltbild, das den Aufbau einer Halb
leiterspeichereinrichtung zeigt, die die in Fig.
3 gezeigten Speicherzellen aufweist und die gemäß
einer weiteren Ausführungsform direkt zugänglich
ist;
Fig. 10 ein Blockschaltbild, das den Aufbau eine FIFO-Speichers
einer anderen Ausführungsform, der die
in Fig. 3 gezeigten Speicherzellen aufweist, darstellt;
Fig. 11 ein Schaltbild, das den Aufbau einer Spalte in
einem in dem FIFO-Speicher von Fig. 10 enthaltenen
Speicherzellenfeld darstellt;
Fig. 12A ein Blockschaltbild, das den Aufbau einer in dem
in Fig. 10 gezeigten FIFO-Speicher enthaltenen
ersten Dateneingangs-/-ausgangs-Schaltung darstellt;
Fig. 12B ein Blockdiagramm, das den Aufbau einer zweiten
Dateneingangs-/-ausgangs-Schaltung, die in dem
in Fig. 10 gezeigten FIFO-Speicher enthalten ist,
darstellt;
Fig. 13A ein Schaltbild, das den Aufbau der in Fig. 12A
gezeigten Eingangs-/Ausgangs-Schaltung darstellt;
Fig. 13B ein Schaltbild, das den Aufbau der in Fig. 12B
gezeigten Eingangs-/Ausgangsschaltung darstellt;
Fig. 14 ein Schaltbild, das den Aufbau eines Abschnittes,
der mit einer einzelnen, in Fig. 12A gezeigten
Eingangs-/Ausgangs-Schaltung und einer einzelnen
in Fig. 12B gezeigten Eingangs-/Ausgangs-Schaltung
verbunden ist, darstellt;
Fig. 15A eine Draufsicht auf eine Anordnung von Speicherzellen
und
Fig. 15B eine Schnittansicht entlang einer Linie a-a in
Fig. 15A, die eine Speicherzelle darstellt.
Fig. 3 ist ein Schaltbild, das eine in einem FIFO-Speicher
enthaltene Speicherzelle in einer erfindungsgemäßen Ausführungsform
darstellt. Die Speicherzelle weist einen ersten
Transistor 11, einen zweiten Transistor 12 und eine Speicherkapazität
13 auf. Als Transistoren 11 und 12 sind n-Kanal-
MOS-Feldeffekttransistoren (MOSFET) verwendet. Eine Source
(bzw. ein Drain) des ersten Transistors 11, eine Source (bzw.
ein Drain) des zweiten Transistors 12 und ein Ende der Speicherkapazität
sind miteinander im Knotenpunkt N1 verbunden.
Außerdem ist der erste Transistor 11 mit seinem Drain (bzw.
seiner Source) mit einer ersten Bitleitung BL₁ verbunden,
und der zweite Transistor 12 ist mit seinem Drain (bzw. seiner
Source) mit einer zweiten Bitleitung BL₂ verbunden. Weiterhin
ist der erste Transistor 11 mit seinem Gate mit einer ersten
Wortleitung WL₁ verbunden, und der zweite Transistor 12 ist
mit seinem Gate mit einer zweiten Wortleitung WL₂ verbunden.
Das Bezugszeichen 14 kennzeichnet das Gebiet der Speicherzelle.
Damit ist die Speicherzelle 14 gemäß der vorliegenden
Erfindung symmetrisch strukturiert. Der Drain (bzw. die
Source) des ersten Transistors 11, der mit der ersten Bitleitung
BL₁ verbunden ist, wird als ein Tor 1 bezeichnet, und
der Drain (bzw. die Source) des zweiten Transistors 12, der
mit der zweiten Bitleitung BL₂ verbunden ist, wird als ein
Tor 2 bezeichnet.
Nun wird ein Betrieb der Speicherzelle beschrieben. Während
eines Schreibvorgangs, wenn die erste Wortleitung WL₁ zum
Beispiel auf ein positives Potential gebracht ist, wird der
erste Transistor 11 leitend, so daß Information "1" bzw. "0"
auf der ersten Bitleitung BL₁ in der Speicherkapazität 13
gespeichert wird. Dann wird während eines Lesevorgangs, wenn
die zweite Wortleitung WL₂ zum Beispiel auf das positive Potential
gebracht wird, der zweite Transistor 12 leitend. Wenn
die Information "1" in der Speicherkapazität gespeichert ist,
steigt ein Potential auf der zweiten Bitleitung BL₂, die im
voraus vorgeladen ist, an. Wenn andererseits die Information
"0" in der Speicherkapazität 13 gespeichert ist, sinkt ein
Potential auf der zweiten Bitleitung BL₂ ab. Der Lesebetrieb
wird durch Feststellen des Wechsels des Potentials auf der
zweiten Bitleitung BL₂ nach folgendem Verfahren ausgeführt.
In oben beschriebener Weise werden Daten vom Tor 1 eingeschrieben
und vom Tor 2 ausgelesen. Andererseits können in
gleicher Weise Daten vom Tor 1 ausgelesen werden und vom Tor
2 eingeschrieben werden.
Nun wird ein FIFO-Speicher, der die in Fig. 3 gezeigte Speicherzelle
verwendet, beschrieben. Der FIFO-Speicher sendet
bisher in einer FIFO-Folge gespeicherte Daten in Abhängigkeit
von einem Ausgabebefehl, während er empfangene Daten in der
entsprechenden Reihenfolge speichert. Der FIFO-Speicher kann
hauptsächlich als eine Pufferfunktion zum Austausch von Daten
zwischen Systemen mit unterschiedlichen Arbeitsgeschwindigkeiten
verwendet werden.
Fig. 4 ist ein Blockschaltbild, das einen FIFO-Speicher mit
m Worten × n Bits darstellt. In Fig. 4 weist ein Speicherzellenfeld
21 eine Mehrzahl von in Fig. 3 gezeigten Speicherzellen
in einer Anordnung aus einer Mehrzahl von Zeilen und Spalten
auf. Ein Schreibringzähler 22 weist ein m-stufiges Schieberegister
auf und bestimmt aus dem Speicherzellenfeld 21
eine Speicherzelle, in die Daten einzuschreiben sind. Ein
Leseringzähler 23 weist ebenfalls ein m-stufiges Schieberegister
auf und bestimmt aus dem Speicherzellenfeld 21 eine
Speicherzelle, aus der Daten auszulesen sind. Ausgangsleitungen
des Schreibringzählers 22 sind mit Speicherzellen im Speicherzellenfeld
21 als Schreibbitleitungen verbunden. Ausgangsleitungen
des Leseringzählers 23 sind mit Speicherzellen im
Speicherzellenfeld 21 als Lesewortleitungen verbunden.
Außerdem wird eine Dateneingangsschaltung 24 zum Schreiben
von Daten D₁ bis Dn in eine Mehrzahl von Speicherzellen, die
durch den Schreibringzähler 22 bezeichnet sind, verwendet.
Eine Datenausgangsschaltung 25 wird zum Auslesen von Daten
Q₁ bis Qn aus einer Mehrzahl von Speicherzellen, die durch
den Leseringzähler 23 bezeichnet sind, verwendet. Das Einschreiben
von Daten in bzw. das Auslesen von Daten aus den
Speicherzellen werden jeweils unabhängig von einer Schreibsteuerschaltung
26 und einer Lesesteuerschaltung 27 gesteuert.
Eine Rückstellschaltung 28 wird zum Rückstellen des Schreibringzählers
22 und des Leseringzählers 23 verwendet.
Es kann eine Steuerschaltung zum Verhindern des Überlaufens
von Schreibdaten vorgesehen werden, falls gefordert.
Fig. 5 ist ein Schaltbild, das eine Spalte in dem Speicherzellenfeld
21 in Einzelheiten zeigt. In Fig. 5 weist eine Spalte
in dem Speicherzellenfeld 21 m Speicherzellen #0 bis #(m-1)
auf. Die Speicherzellen #0 bis #(m-1) sind den in Fig. 3 gezeigten
Speicherzellen gleichwertig. Es sei nun die k-te Speicherzelle
#k(k=0, 1, . . . , m-1) betrachtet. Der erste Transistor
11 ist mit seinem Gate mit einer Schreibwortleitung
WWLk verbunden, und der zweite Transistor 12 ist mit seinem
Gate mit einer Lesewortleitung RWLk verbunden. Die ersten
Transistoren 11 in allen Speicherzellen #0 bis #(m-1) sind
mit ihren Drains mit einer gemeinsamen Schreibbitleitung WBL
verbunden.
Weiterhin ist der zweite Transistor 12 in jeder k-ten Speicherzelle
#k (k: gerade Zahl) mit seinem Drain mit einer Lesebitleitung
RBL0 verbunden. Der zweite Transistor 12 in jeder
k-ten Speicherzelle #k (k: ungerade Zahl) ist mit seinem Drain
mit einer Lesebitleitung RBL1 verbunden.
Außerdem wird die Schreibbitleitung WBL von einem Schreibdatentreiber
31 betrieben. Ein Leseverstärker 32 und eine
Auswähleinrichtung 33 sind mit den Lesebitleitungen RBL0 und
RBL1 verbunden. Der Leseverstärker 32 verstärkt den Potentialunterschied
zwischen den Lesebitleitungen RBL0 und RBL1 differentiell.
Die Auswähleinrichtung 33 gibt Daten an die Lesebitleitung
RBL0 ab, wenn Information in der k-ten Speicherzelle
#k (k: gerade Zahl) ausgelesen wird, während sie Daten
an die Lesebitleitung RBL1 abgibt, wenn die k-te Speicherzelle
#k (k: ungerade Zahl) ausgelesen wird. Der Schreibdatentreiber
31 ist in der in Fig. 4 gezeigten Dateneingangsschaltung
24 enthalten, und der Leseverstärker 32 und die Auswähleinrichtung
33 sind in der in Fig. 4 gezeigten Datenausgangsschaltung
25 enthalten.
Fig. 6 ist ein Schaltbild, das ein Beispiel des Leseverstärkers
32 zeigt.
Der Leseverstärker 32 weist p-Kanal-MOSFETs 41, 44 und 45
und n-Kanal-MOSFETs 42, 43, 46 und 47 auf. Die Transistoren
44 und 46 sind mit ihren Drains mit einer Lesebitleitung RBL0
verbunden, und die Transistoren 45 und 47 sind mit ihren
Drains mit einer Lesebitleitung RBL1 verbunden. Die Transistoren
44 und 46 sind mit ihren Gates zusammen mit der Lesebitleitung
RBL1 verbunden, und die Transistoren 45 und 47
sind mit ihren Gates mit der Lesebitleitung RBL0 verbunden.
Die Transistoren 44 und 45 sind mit ihren Sources über den
Transistor 41 mit einem Spannungsversorgungspotential VCC
verbunden, und die Transistoren 46 und 47 sind mit ihren
Sources über den Transistor 42 mit einem Massepotential verbunden.
Der Transistor 42 empfängt über sein Gate ein Lesefreigabesignal
SE, und der Transistor 41 empfängt über sein
Gate ein invertiertes Signal des Lesefreigabesignals. Die
Transistoren 44 bis 47 bilden eine über Kreuz gekoppelte Verriegelungsschaltung.
Andererseits ist der Transistor 43 zwischen
den Lesebitleitungen RBL0 und RBL1 verbunden. Der Transistor
43 empfängt an seinem Gate ein Ausgleichssignal EQ.
Nun wird mit Bezug auf die Fig. 3, 4, 5 und 6 der Betrieb
beschrieben.
Bevor eine Spannungsversorgung eingeschaltet wird oder ein
Schreibvorgang ausgeführt wird, wird ein Rückstellimpuls
in die Rückstellschaltung 28 eingegeben, so daß der Schreibringzähler
22 und der Leseringzähler 23 bei Adresse 0 rückgestellt
werden (s. Fig. 4). Dann wird der Schreibvorgang
der Eingangsdaten D₁ bis Dn in Abhängigkeit von der abfallenden
Flanke des Schreibsignals gestartet. Im Schreibringzähler
22 wird eine Adresse vorgebracht, und die Schreibwortleitungen
WWL₀ bis WWLm-1 werden in der entsprechenden
Reihenfolge ausgewählt, so daß die Eingangsdaten sequentiell
in den Speicherzellen #0 bis #(m-1) über die Schreibbitleitung
WBL gespeichert wird (s. Fig. 5).
Andererseits wird ein Lesevorgang von in der Speicherzelle
14 gespeicherten Daten in Abhängigkeit von der abfallenden
Flanke eines Lesesignals (s. Fig. 4) gestartet. Im Leseringzähler
23 wird eine Adresse vorgebracht, und die Lesewortleitungen
RWL₀ bis RWLm-1 werden in entsprechender Reihenfolge
ausgewählt, so daß die Daten in den Speicherzellen #1 bis
#(m-1) sequentiell über die Lesedatenbitleitung RBL0 bzw.
RBL1 (s. Fig. 5) abgegeben werden. Der Schreibbetrieb und
der Lesebetrieb werden unabhängig voneinander in Abhängigkeit
von einem Schreibtaktsignal WCK und einem Lesetaktsignal RCK
ausgeführt.
Mit Bezug auf ein Impulszeitdiagramm von Fig. 7 wird nun der
Lesebetrieb im einzelnen beschrieben. Es sei ein Takt für
den Zugriff zur k-ten Speicherzelle #k (k =0 bis m-1) betrachtet.
Am Anfang des Lesetakts erreicht das Ausgleichssignal
EQ den "H"-Pegel, so daß der Transistor 43 (in Fig.
6) leitend gemacht wird. Damit werden die Lesebitleitungen
RBL0 und RBL1 kurzgeschlossen, so daß Potentiale auf den Lesebitleitungen
RBL0 und RBL1 ausgeglichen werden. Bei dieser
Gelegenheit werden Potentiale auf den Lesebitleitungen RBL0
und RBL1 aus dem nachstehenden Grund auf VCC/2 gesetzt. Danach
fällt das Ausgleichssignal EQ ab, so daß der Transistor 43
gesperrt wird. Ein Potential auf den Lesewortleitungen RWLk
steigt an, so daß der zweite Transistor 12 in der Speicherzelle
#k leitend wird. Folglich ist auf die Speicherzelle #k
zugegriffen worden.
Es sei angenommen, daß auf die k-te Speicherzelle #k (k=0,
2, 4, . . .) zugegriffen worden ist. Wenn In Fig. 5 die Speicherkapazität
13 auf ein Massepotential entladen wird (im
Fall I), steigt das Potential auf der Lesewortleitung RWLk
an, und dann sinkt das Potential auf der Lesebitleitung RBL0
aufgrund von Verteilung von Ladungen zwischen der Speicherkapazität
13 und der Lesebitleitung RBL0 von VCC/2 um einige
100 mV ab. Andererseits bleibt die Lesebitleitung RBL1, die
nicht mit der Speicherzelle #k verbunden ist, auf dem Potential
VCC/2. Anschließend, wenn das Lesefreigabesignal SE ansteigt,
so daß der Leseverstärker 32 aktiviert wird, wird der Potentialunterschied
von einigen 100 mV zwischen den Lesebitleitungen
RBL0 und RBL1 vom Leseverstärker 32 verstärkt, so daß
das Potential auf der Lesebitleitung RBL0 auf 0 V abfällt
und das Potential auf der Lesebitleitung RBL1 auf einen VCC-
Pegel ansteigt (s. Fig. 6 und 7). Wenn andererseits in Fig. 5
die Speicherkapazität 13 auf ein positives Potential geladen
wird (im Fall II), steigt das Potential auf der Lesewortleitung
RWLk an, und dann steigt das Potential auf der Lesebitleitung
RBL0 aufgrund der Verteilung von Ladungen zwischen
der Speicherkapazität 13 und der Lesebitleitung RBL0 von
VCC/2 um einige 100 mV an. Andererseits bleibt die Lesebitleitung
RBL1, die nicht mit der Speicherzelle #k verbunden
ist, auf dem Potential VCC/2. Wenn das Lesefreigabesignal
SE ansteigt, so daß der Leseverstärker 32 aktiviert wird,
steigt das Potential auf der Lesebitleitung RBL0 auf den VCC-
Pegel an, und das Potential auf der Lesebitleitung RBL1 sinkt
auf 0 V ab.
In den beiden Fällen I und II werden differentielle Daten
der Lesebitleitungen RBL0 und RBL1 in der Datenausgangsschaltung
25 (s. Fig. 4) verriegelt.
Danach fällt das Potential auf der Lesewortleitung RWLk ab,
und dann fällt das Lesefreigabesignal SE ab. Außerdem erreicht
das Ausgleichssignal EQ den "H"-Pegel, so daß der Transistor
43 wieder leitend gemacht wird (s. Fig. 6). Als Ergebnis der
Verteilung von Ladungen zwischen den Lesebitleitungen RBL0
und RBL1 werden die Potentiale darauf (5 V+0 V)/2=2,5 V,
so daß die Lesebitleitungen RBL0 und RBL1 auf 2,5 V vorgeladen
werden. Folglich ist ein Lesetakt der Speicherzelle #k ausgeführt.
Der Betrieb, der abläuft, wenn auf die k-te Speicherzelle
#k (k=1, 3, 5, . . .) zugegriffen wird, kann verstanden werden,
wenn die Beschreibungen der Lesebitleitungen RBL0 und RBL1
beim oben beschriebenen Vorgang gegeneinander ausgetauscht
werden.
Darüberhinaus sind in einem gefalteten Lesebitleitungsaufbau,
wie in Fig. 5 gezeigt, Ausgänge des Leseverstärkers 32 einander
entgegengesetzt, selbst wenn die gleiche Information in
der k-ten Speicherzelle #k (k: gerade Zahl) und in der k-ten
Speicherzelle #k (k: ungerade Zahl) gespeichert ist. Die Auswähleinrichtung
33 wählt Ausgangsdaten auf der Lesebitleitung
RBL0 aus, wenn Daten aus der k-ten Speicherzelle #k (k: gerade
Zahl) ausgelesen werden, während Daten ausgewählt und auf
der Lesebitleitung RBL1 ausgegeben werden, wenn Daten aus
der k -ten Speicherzelle #k (k: ungerade Zahl) ausgelesen werden.
Im FIFO-Speicher werden der Schreibbetrieb und der Lesebetrieb
unabhängig voneinander wie oben beschrieben ausgeführt, so
daß deren Taktzeiten sich voneinander unterscheiden können.
Wie in Fig. 8 gezeigt ist, wird eine Speichereinrichtung mit
einer Schieberegisterfunktion erhalten, wenn die Lesewortleitung
RWLk in der k-ten Speicherzelle #k und die Schreibwortleitung
WWLk+1 in der (k+1)-ten Speicherzelle in einer gemeinsamen
Wortleitung WLk zusammengefaßt werden. Insbesondere
werden Daten aus der k-ten Speicherzelle #k ausgelesen, und
zur gleichen Zeit werden Daten in die (k +1)te Speicherzelle
#k+1) eingeschrieben.
Außerdem werden in der oben beschriebenen Ausführungsform
der Schreibringzähler 22 und der Leseringzähler 23 als Wort
leitungsauswahleinrichtung verwendet, so daß ein FIFO-Speicher
strukturiert wird, in welchem der Lesebetrieb und der Schreibbetrieb
sequentiell ausgeführt werden. Wie in Fig. 9 gezeigt
ist, können der Schreibringzähler 22 und der Leseringzähler
23 jedoch durch einen Schreibdecoder 52 und einen Lesedecoder
53 ersetzt werden, so daß ein direkt zugänglicher Speicher
strukturiert wird. In diesem Fall wählen der Schreibdecoder
52 und der Lesedecoder 53 im Speicherzellenfeld 21 Speicherzellen
in Abhängigkeit vom Schreibadressiersignal WA und vom
Leseadressiersignal RA aus.
Obwohl in dem oben beschriebenen Ausführungsbeispiel ein Leseverstärker
vom Verriegelungstyp verwendet wird, soll dieser
nicht darauf beschränkt sein. Ein Leseverstärker jeglichen
anderen Aufbaus kann ebenfalls verwendet werden.
Obwohl im oben beschriebenen
Ausführungsbeispiel zwei Lesebitleitungen auf den VCC/2-Pegel
durch Verteilung von Ladungen zwischen den Bitleitungen
vorgeladen werden, die Lesebitleitungen auf den VCC-/2-Pegel
durch eine Vorspannungsschaltung aufgeladen werden.
Weiterhin können, da die Datenhaltezeit begrenzt ist, in den
dynamischen Speicherzellen gemäß der oben beschriebenen Ausführungsform
in den Speicherzellen gespeicherte Daten durch
forderungsgemäßes sequentielles Auswählen der Lesewortleitung
aufgefrischt werden und der Lesebetrieb ausgeführt werden.
Fig. 10 ist ein Blockschaltbild, das einen FIFO-Speicher mit
m Zeilen×l Spalten×n Bits zeigt.
In Fig. 10 weist ein Speicherzellenfeld 61
eine Mehrzahl von in Fig. 3 gezeigten Speicherzellen auf,
die in einer Mehrzahl von Zeilen und Spalten angeordnet sind.
Das Speicherzellenfeld 61 ist in n Blöcke geteilt, von denen
jeder Block Speicherzellen in l Spalten aufweist. Ein erster
Ringzähler 62 weist ein m-stufiges Schieberegister auf und
bezeichnet eine Speicherzelle aus dem Speicherzellenfeld 61,
aus der bzw. in die Daten über ein Tor 1 ausgelesen bzw. eingeschrieben
werden sollen. Ein zweiter Ringzähler 63 weist
ebenfalls ein m-stufiges Schieberegister auf und bezeichnet
eine Speicherzelle aus dem Speicherzellenfeld 61, aus der
bzw. in die Daten über ein Tor 2 ausgelesen bzw. eingeschrieben
werden sollen. Ausgangsleitungen des ersten Ringzählers
62 sind mit Speicherzellen im Speicherzellenfeld 61 als erste
Wortleitungen verbunden, und Ausgangsleitungen des zweiten
Ringzählers 63 sind mit Speicherzellen im Speicherzellenfeld
61 als zweite Wortleitungen verbunden.
Weiterhin wird eine erste Dateneingangs-/-ausgangs-Schaltung
64 zum Einschreiben bzw. Auslesen von Daten D₀ bis Dn-1 über
das Tor 1 in eine bzw. aus einer Mehrzahl von durch den ersten
Ringzähler 62 gekennzeichneten Speicherzellen verwendet. Eine
zweite Dateneingangs-/-ausgangs-Schaltung 65 wird zum Auslesen
bzw. Einschreiben von Daten Q₀ bis Qn -1 über das Tor 2 aus
einer bzw. in eine Mehrzahl von Speicherzellen, die durch
den zweiten Ringzeiger 63 bezeichnet sind, verwendet. Das
Einschreiben bzw. Auslesen von Daten in die bzw. aus den Speicherzellen
über das Tor 1 und das Auslesen bzw. Einschreiben
von Daten über das Tor 2 aus den bzw. in die Speicherzellen
werden jeweils unabhängig von einer ersten Steuerschaltung
66 und einer zweiten Steuerschaltung 67 gesteuert. Eine Rück
stellschaltung 68 wird zum Rückstellen des ersten Ringzählers
62 und des zweiten Ringzählers 63 verwendet.
Eine erste Spaltenauswahlsignalerzeugungsschaltung 69 wählt
eine Spalte von Speicherzellen zum Lesen oder Schreiben über
das Tor 1 in jedem Block im Speicherzellenfeld 61 aus. Eine
zweite Spaltenauswahlsignalerzeugungsschaltung 70 wählt eine
Spalte von Speicherzellen zum Lesen oder Schreiben von Daten
über das Tor 2 in jedem Block im Speicherzellenfeld 61 aus.
Eine Schaltsignalerzeugungsschaltung 80 erzeugt ein Schaltsignal
REV zum Schalten von Eingangs-/Ausgangszuständen der
ersten Dateneingangs-/-ausgangs-Schaltung 64 und der zweiten
Dateneingangs-/-ausgangs-Schaltung 65.
Fig. 11 ist ein Schaltbild, das eine Spalte im Speicherzellenfeld
61 im einzelnen zeigt. In Fig. 11 weist eine Spalte im
Speicherzellenfeld 61 m Speicherzellen #0 bis #(m-1) auf.
Jede der Speicherzellen #0 bis #(m-1) ist der in Fig. 3 gezeigten
Speicherzelle gleichwertig. Es sei die k-te Speicherzelle
#k (k=0, 1, . . . , m-1) betrachtet. Der erste Transistor
11 ist mit seinem Gate mit einer ersten Wortleitung WL1k verbunden
und der zweite Transistor 12 ist mit seinem Gate mit
einer zweiten Wortleitung WL2k verbunden. Zwei erste Bitleitungen
und zwei zweite Bitleitungen sind in jeder Spalte vorgesehen.
Der erste Transistor 11 in der k-ten Speicherzelle
#k (k: gerade Zahl) ist mit seinem Drain (Tor 1) mit einer
ersten Bitleitung BL₁₀ verbunden, und der zweite Transistor
12 in der k-ten Speicherzelle k (k: ungerade Zahl) ist mit
seinem Drain (Tor 1) mit einer ersten Bitleitung BL₁₁ verbunden.
Der zweite Transistor 12 in der k-ten Speicherzelle
#k (k: gerade Zahl) ist mit seinem Drain (Tor 2) mit einer
zweiten Bitleitung BL₂₀ verbunden, und der zweite Transistor
12 in der k-ten Speicherzelle #k (k: ungerade Zahl) ist mit
seinem Drain (Tor 2) mit einer zweiten Bitleitung BL₂₁ verbunden.
Ein erster Leseverstärker 71 und ein n-Kanal-MOSFET 73 sind
zwischen den ersten Bitleitungen BL₁₀ und BL₁₁ verbunden. Ein
zweiter Leseverstärker 72 und ein n-Kanal-MOSFET 74 sind zwischen
den zweiten Bitleitungen BL₂₀ und BL₂₁ verbunden. Der
erste Leseverstärker 71 verstärkt den Potentialunterschied
zwischen den ersten Bitleitungen BL₁₀ und BL₁₁ zur Zeit des
Auslesens von Daten oder des Auffrischbetriebes differentiell.
Der zweite Leseverstärker 72 verstärkt den Potentialunterschied
zwischen den zweiten Bitleitungen BL₂₀ und BL₂₁ zur
Zeit des Auslesens von Daten oder des Auffrischbetriebes differentiell.
Der n-Kanal-MOSFET 73 gleicht Potentiale auf den
ersten Bitleitungen BL₁₁ und BL₁₀ aus. Der n-Kanal-MOSFET
74 gleicht Potentiale auf den zweiten Bitleitungen BL₂₀ und
BL₂₁ aus. Im Lese- bzw. Schreibtakt werden die Potentiale
auf den ersten Bitleitungen BL₁₀ und BL₁₁ und die Potentiale
auf den zweiten Bitleitungen BL₂₀ und BL₂₁ jeweils durch die
oben beschriebenen MOSFETs 73 und 74 ausgeglichen, bevor die
erste Wortleitung WL1k bzw. die zweite Wortleitung WL2k geladen
werden, um für einen Lesevorgang durch den ersten bzw.
zweiten Leseverstärker 71 bzw. 72 vorbereitet zu werden.
Wie oben beschrieben ist, weist das Speicherzellenfeld 61
gemäß der vorliegenden Ausführungsform einen gefalteten Bitleitungsaufbau
auf, und das Tor 1 und das Tor 2 jeder Speicherzelle
14 sind symmetrisch strukturiert.
Fig. 12A ist ein Blockschaltbild, das den Aufbau der ersten
Dateneingangs-/-ausgangs-Schaltung 64, die in Fig. 10 gezeigt
ist, darstellt.
Die erste Dateneingangs-/-ausgangs-Schaltung 64 weist n Eingangs-/Ausgangs-Schaltungen
64-1 bis 64-n entsprechend n Blöcken
im Speicherzellenfeld 61 auf. Jede der Eingangs-/Ausgangs-Schaltungen
64-j hat einen externen Anschluß Dj/Qj, einen
Eingangs-/Ausgangs-Anschluß I/O1j (I/O-Anschluß) und einen
-Anschluß , wobei j eine ganze Zahl von 1 bis n
ist. Außerdem wird ein Schaltsignal REV an alle Eingangs-/Ausgangsschaltungen
64-1 bis 64-n, die in der ersten Dateneingangs-/-ausgangs-Schaltung
64 enthalten sind, angelegt.
Jede der Eingangs-/Ausgangs-Schaltungen 64-j schreibt bzw.
liest Daten über das Tor 1 in jede bzw. aus jeder der Speicherzellen
in m Zeilen×l Spalten, die in einem entsprechenden
Block enthalten sind.
Fig. 12B ist ein Blockschaltbild, das den Aufbau der in Fig.
10 gezeigten zweiten Dateneingangs-/-ausgangs-Schaltung 65
darstellt.
Die zweite Dateneingangs-/-ausgangs-Schaltung 65 weist n Eingangs-/Ausgangs-Schaltungen
65-1 bis 65-n auf, entsprechend
der ersten Dateneingangs-/-ausgangs-Schaltung 64. Jede der
Eingangs-/-Ausgangs-Schaltungen 65-j weist einen externen Anschluß
Qj/Dj, einen I/O-Anschluß I/O2j und einen -Anschluß
auf. Außerdem wird ein invertiertes Schaltsignal ,
das durch Invertieren des Schaltsignals REV erhalten wird,
an alle Eingangs-/Ausgangs-Schaltungen 65-1 bis 65-n, die
in der zweiten Dateneingangs-/-ausgangs-Schaltung 65 enthalten
sind, angelegt. Jede der Eingangs-/Ausgangsschaltungen 65-j
schreibt bzw. liest Daten über das Tor 2 in jede bzw. aus
jeder der Speicherzellen in m Zeilen×l Spalten, die in einem
entsprechenden Block enthalten sind.
Fig. 13A ist ein Schaltbild, das die in Fig. 12A gezeigte
Eingangs-/Ausgangs-Schaltung 64-j darstellt. Die Eingangs-/Ausgangs-Schaltung 64-j
weist einen nicht-invertierten Tri-
State-Puffer 81 zum Auslesen von Daten, einen invertierten
Tri-State-Puffer 82 zum Schreiben von Daten, einen nicht-invertierten
Tri-State-Puffer 83 zum Schreiben von Daten und
einen Inverter 84 auf. Ein Schaltsignal REV wird an den Tri-State-Puffer
81 angelegt, und ein durch Invertieren des
Schaltsignals REV durch den Inverter 84 erhaltenes Signal
wird an die Tri-State-Puffer 82 und 83 angelegt. Wenn das
Schaltsignal REV sich auf dem "H"-Pegel befindet, wird der
Tri-State-Puffer 81 leitend gemacht, so daß an den I/O-Anschluß
I/O1j angelegte Daten zum externen Anschluß Dj/Qj abgegeben
werden. Bei dieser Gelegenheit werden die Tri-State-Puffer
82 und 83 nicht-leitend gemacht. Wenn andererseits
das Schaltsignal REV sich auf dem "L"-Pegel befindet, werden
die Tri-State-Puffer 82 und 83 leitend gemacht, so daß die
an den externen Anschluß Dj/Qj angelegten Daten an den I/O-Anschluß
I/O1j abgegeben werden und invertierte Daten der
Daten an den -Anschluß abgegeben werden. Damit geht
die Eingangs-/Ausgangs-Schaltung 64-j in einen Lesezustand,
wenn das Schaltsignal REV sich auf "H"-Pegel befindet, während
es in einen Schreibzustand geht, wenn das Schaltsignal REV
sich auf "L"-Pegel befindet.
Fig. 13B ist ein Schaltbild, das die in Fig. 12B gezeigte
Eingangs-/Ausgangs-Schaltung 65-j darstellt.
Die Eingangs-/Ausgangs-Schaltung 65-j weist einen nicht-invertierten
Tri-State-Puffer 91 zum Auslesen von Daten, einen
invertierten Tri-State-Puffer 92 zum Schreiben von Daten,
einen nicht-invertierten Tri-State-Puffer 93 zum Schreiben
von Daten und einen Inverter 94, entsprechend der Eingangs-/Ausgangs-Schaltung
64-j, auf. Ein durch Invertieren des
Schaltsignals REV erhaltenes invertiertes Schaltsignal
wird an den Tri-State-Puffer 91 angelegt, und ein durch Invertieren
des invertierten Schaltsignals durch den Inverter
94 erhaltenes Signal wird an die Tri-State-Puffer 92 und
93 angelegt. Wenn sich das invertierte Schaltsignal auf
dem "H"-Pegel befindet, wird der Tri-State-Puffer 91 leitend
gemacht, so daß an dem I/O-Anschluß I/O2j angelegte Daten
an den externen Anschluß Qj/Dj abgegeben werden. Bei dieser
Gelegenheit werden die Tri-State-Puffer 92 und 93 nichtleitend
gemacht. Wenn sich andererseits das invertierte
Schaltsignal auf dem "L"-Pegel befindet, werden die
Tri-State-Puffer 92 und 93 leitend gemacht, so daß an den
externen Anschluß Qj/Dj angelegte Daten an den I/O-Anschluß
I/O2j abgegeben werden und invertierte Daten der Daten an
den -Anschluß abgegeben werden. Damit geht die Eingangs-/Ausgangs-Schaltung 65-j in einen Lesezustand, wenn
das invertierte Schaltsignal REV sich auf dem "H"-Pegel befindet,
während sie in einen Schreibzustand übergeht, wenn
das invertierte Schaltsignal sich auf dem "L"-Pegel befindet.
Fig. 14 ist ein Schaltbild, das den Aufbau eines einzelnen
Blocks im Speicherzellenfeld 61 darstellt.
Ein in Fig. 14 durch das Bezugszeichen 50 dargestellter Abschnitt
entspricht einer Spalte mit m Speicherzellen, wie
in Fig. 11 gezeigt. In Fig. 14 weist ein einzelner Block im
Speicherzellenfeld 21 Speicherzellen in l Spalten auf. Insbesondere
sind in jedem Block Speicherzellen in einer Matrix
aus m Zeilen und l Spalten angeordnet. Entsprechende erste
Bitleitungspaare BL₁₀ und BL₁₁ in Spalten 50 sind zusammen
mit dem I/O-Anschluß I/O1j und dem -Anschluß in der
Eingangs-/Ausgangs-Schaltung 64-j über die Spaltenauswahlgatter
76 und 75, die jeweils durch einen n-Kanal-MOSFET gebildet
werden, verbunden. Außerdem sind die entsprechenden
zweiten Bitleitungspaare BL₂₀ und BL₂₁ in den Spalten 50
zusammen mit dem I/O-Anschluß I/O2j und dem -Anschluß
in der Eingangs-/Ausgangs-Schaltung 65-j über die Spaltenauswahlgatter
78 und 77, die jeweils von einem n-Kanal-MOSFET
gebildet werden, verbunden. Die Spaltenauswahlgatter
75 und 76 in jeder Spalte 50 empfangen an ihren Gates ein
entsprechendes erste Spaltenauswahlsignal CS1i (i =1 bis l)
von der in Fig. 10 gezeigten ersten Spaltenauswahlsignalerzeugungsschaltung
69. Die Spaltenauswahlgatter 77 und 78 in
jeder Spalte 50 empfangen an ihren Gates ein entsprechendes
zweites Spaltenauswahlsignal CS2i (i =1 bis l) von der in
Fig. 10 gezeigten zweiten Spaltenauswahlsignalerzeugungsschaltung
70.
Die ersten Spaltenauswahlsignale CS₁₁ bis CS1l gehen in entsprechender
Reihenfolge für jede Periode von Ausgangssignalen
des in Fig. 10 gezeigten ersten Ringzeigers 62 auf "H"-Pegel,
so daß eine Spalte von l Spalten in jedem Block in entsprechender
Reihenfolge ausgewählt wird. In gleicher Weise gehen
die zweiten Spaltenauswahlsignale CS₂₁ bis CS2l für jede
Periode von Ausgangssignalen des zweiten Ringzeigers 63 in
entsprechender Reihenfolge auf "H"-Pegel, so daß eine Spalte
von l Spalten in entsprechender Reihenfolge in jedem Block
ausgewählt wird. Wenn sich das Schaltsignal REV auf "L"-Pegel
befindet, geht die Eingangs-/Ausgangs-Schaltung 64-j in einen
Schreibzustand, so daß an den externen Anschluß Dj/Qj angelegte
Daten zum I/O-Anschluß I/O1j und zum
übertragen werden. Die Daten werden in eine der Speicherzellen,
die in der vom ersten Spaltenauswahlsignal CS1i ausgewählten
Spalte 50 enthalten sind, über das Tor 1 von der ersten
Bitleitung BL₁₀ bzw. BL₁₁ eingeschrieben.
Andererseits geht bei dieser Gelegenheit das invertierte
Schaltsignal auf den "H"-Pegel, so daß die Eingangs-/Ausgangs-Schaltung
65-j in einen Lesezustand übergeht. Daten
werden über das Tor 2 auf die zweiten Bitleitungen BL₂₀ und
BL₂₁ aus einer der Speicherzellen, die in der vom zweiten
Spaltenauswahlsignal CS2i ausgewählten Spalte 50 enthalten
sind, ausgelesen. Die Daten werden vom I/O-Anschluß I/O2j
und vom -Anschluß der Eingangs-/Ausgangs-Schaltung
65-j an den externen Anschluß Qj/Dj übertragen.
Andererseits gehen, wenn das Schaltsignal REV sich auf "H"-Pegel
befindet, die Eingangs-/Ausgangs-Schaltung 64-j in einen
Lesezustand und die Eingangs-/Ausgangs-Schaltung 65-j in einen
Schreibzustand über.
Nun wird ein Betrieb des FIFO-Speichers gemäß der Ausführungsform
beschrieben.
Das Schaltsignal REV wird im voraus auf den "H"-Pegel oder
den "L"-Pegel gesetzt, so daß bestimmt ist, ob die Tore 1
und 2 in einen Schreibbetrieb bzw. einen Lesebetrieb (s. Fig.
10) übergehen oder nicht. Wenn sich das Schaltsignal REV auf
"L"-Pegel befindet, wird das Tor 1 in jeder Speicherzelle
14 ein Schreibtor, und das Tor 2 darin wird ein Lesetor. Ein
Rückstellimpuls wird vor dem Schreibbetrieb in die Rückstellschaltung
68 gegeben, so daß der erste Ringzähler 62
und der zweite Ringzähler 63 auf Adresse 0 rückgestellt werden.
Wenn dann ein erstes Freigabesignal , das an die erste
Steuerschaltung 66 angelegt ist, abfällt, wird synchron zu
einem Taktsignal CLK1 angefangen, die Eingangsdaten D₀ bis
Dn-1 einzuschreiben. Im ersten Ringzähler 62 wird eine Adresse
vorgebracht, und die ersten Wortleitungen WL₁₀ bis WL1, m-1
werden in entsprechender Reihenfolge ausgewählt, so daß die
Eingangsdaten D₀ bis Dn -1 jeweils über die erste Bitleitung
BL₁₀ oder BL₁₁ in den Speicherzellen #0 bis #(m-1) in einem
entsprechenden Block gespeichert werden. Insbesondere wird
die erste Wortleitung WL1k (k =0 bis m-1) in jeder Speicherzelle
14 ein positives Potential, so daß der erste Transistor
11 leitend wird. Folglich wird eine Information "1"
bzw. "0" auf der ersten Bitleitung BL₁₀ oder BL₁₁ in der
Speicherkapazität 13 gespeichert.
Wenn andererseits ein zweites Freigabesignal , das an die
zweite Steuerschaltung 67 angelegt ist, abfällt, wird angefangen,
in der Speicherzelle 14 gespeicherte Daten synchron
mit einem Taktsignal CLK2 auszulesen (s. Fig. 10). Im zweiten
Ringzähler 63 wird eine Adresse vorgebracht, und die zweiten
Wortleitungen WL₂₀ bis WL2, m-1 werden in entsprechender Reihen
folge ausgewählt, so daß Daten in den Speicherzellen #1
bis #(m-1) sequentiell an die zweite Bitleitung BL₂₀ oder
BL₂₁ abgegeben werden (s. Fig. 11). Insbesondere wird in jeder
Speicherzelle 14 die zweite Wortleitung WL2k (k =0 bis m-1)
ein positives Potential, so daß der zweite Transistor 12
leitend wird. Wenn die Speicherkapazität 13 auf das positive
Potential aufgeladen wird, steigt bei dieser Gelegenheit das
Potential auf der zweiten Bitleitung BL₂₀ oder BL₂₁, die im
voraus vorgeladen ist. Wenn die Speicherkapazität 13 auf ein
Massepotential entladen ist, sinkt das Potential auf der zweiten
Bitleitung BL₂₀ oder BL₂₁.
An die zweite Bitleitung BL₂₀ oder BL₂₁ ausgelesene Daten
werden vom zweiten Leseverstärker 72 differentiell verstärkt
und dann als die Ausgangsdaten Q₀ bis Qn -1 über die Spaltenauswahlgatter 77 und 78 und die Eingangs-/Ausgangs-Schaltung
65-j abgegeben (s. Fig. 14).
Der oben beschriebene Schreibbetrieb und Lesebetrieb werden
unabhängig voneinander ausgeführt, so daß ein FIFO-Betrieb
erhalten wird, bei dem der Schreibbetrieb und der Lesebetrieb
asynchron ausgeführt werden.
Wenn dann das Schaltsignal REV den "H"-Pegel erreicht, wird
das Tor 2 in jeder Speicherzelle 14 ein Schreibtor, und das
Tor 1 darin wird ein Lesetor. Da der Schaltungsaufbau vollständig
symmetrisch ist, ist die Richtung zum Eingeben/Ausgeben
von Daten in diesem Fall dem oben beschriebenen Fall
entgegengesetzt. Folglich wird der gleiche Betrieb wie der
oben beschriebene Betrieb durchgeführt, so daß ein FIFO-Betrieb
erhalten wird, bei dem der Schreibvorgang und der
Lesevorgang asynchron ausgeführt werden.
Bei der oben beschriebenen Ausführungsform kann eine Steuerschaltung
zum Verhindern von Überfluß von Schreibdaten vorgesehen
werden, wenn dies erforderlich ist.
Weiterhin kann in der oben beschriebenen Ausführungsform eine
Auffrischsteuerschaltung hinzugefügt werden, falls erforderlich,
da eine dynamische Speicherzelle verwendet wird, so
daß die Datenhaltezeit begrenzt ist.
Außerdem ist der Aufbau einer Speicherzelle symmetrisch gestaltet,
so daß die Speicherzelle die gleiche Leistungsfähigkeit
in beiden Richtungen aufweisen kann.
Weiterhin kann als Fertigungstechnik ein Zwei-Schicht-Polysilizium-
Gate-Verfahren (polykristallines Silizium) nach
Normen für dynamische RAM verwendet werden. Im Hinblick auf
die Anwendung einer Speicherzelle, wie etwa einer ASIC
(Application Specific Integrated Circuit, anwendungsspezifische
integrierte Schaltung), kann auch ein Ein-Schicht-Polysilizium-
Gate-Verfahren angewendet werden.
Fig. 15A ist eine Draufsicht auf eine erfindungsgemäße Anordnung
von Speicherzellen, und Fig. 15B ist eine Schnittansicht
entlang einer Linie a-a von Fig. 15A, die eine Speicherzelle
darstellt.
Die Bezugszeichen der Bitleitungen und Wortleitungen in Fig.
15A entsprechen den Bezugszeichen der Bitleitungen und Wortleitungen
in Fig. 11.
In den Fig. 15A und 15B entsprechen die Aluminiumschichten
81 und 82 den in Fig. 11 gezeigten Bitleitungen BL₁₀ bzw.
BL₁₁. Eine Zellenplatte wird von einer ersten Polysiliziumschicht
83 gebildet. Die Kapazität 13 (Fig. 3, 5 und 11) ist
zwischen der Zellenplatte 83 und einem P-Typ-Substrat 80 gebildet.
Zweite Polysiliziumschichten 84 und 85 entsprechen
den in Fig. 11 gezeigten Wortleitungen WL₂₀ bzw. WL₂₁. N⁺-
Diffusionsschichten 86 und 87 bilden den Transistor 11 (Fig.
3, 5 und 11) zusammen mit der zweiten Polysiliziumschicht
84. Die N⁺-Diffusionsschicht 86 ist mit der Aluminiumschicht
81 (der Bitleitung BL₁₀) verbunden. Weiterhin stellen die
N⁺-Diffusionsschichten 88 und 89 zusammen mit der zweiten
Polysiliziumschicht 85 den Transistor 12 (Fig. 3, 5 und 11)
dar. Die N⁺-Diffusionsschicht 89 ist mit der Aluminiumschicht
82 (der Bitleitung BL₁₁) verbunden. Obwohl in den Fig.
15A und 15B ein Beispiel einer planaren Speicherzelle in einer
Speichereinrichtung vom Typ mit gefalteter Bitleitung dargestellt
ist, kann die erfindungsgemäße Speicherzelle als
Speicherzelle vom Grabentyp oder als eine Speicherzelle in
einer Speichereinrichtung vom Typ einer offenen Bitleitung
ausgeführt werden.
Da jede Speicherzelle, wie im vorstehenden beschrieben ist,
erfindungsgemäß zwei Transistoren und eine kapazitive Einrichtung
aufweist, können die folgenden Vorteile erhalten
werden.
- (1) Es wird eine Halbleiterspeichereinrichtung mit einer erhöhten Integrationsdichte zur Verfügung gestellt.
- (2) Es wird eine Halbleiterspeichereinrichtung zur Verfügung gestellt, die zum Übertragen von Information in beiden Richtungen symmetrisch ist.
- (3) Es wird eine Halbleiterspeichereinrichtung zur Verfügung gestellt, die Speicherzellen aufweist, die ein kleines Oberflächengebiet eines Substrats belegen.
- (4) Es wird eine Halbleiterspeichereinrichtung zur Verfügung gestellt, die eine erhöhte Betriebsgeschwindigkeit aufweist.
- (5) Es wird eine Halbleiterspeichereinrichtung zur Verfügung gestellt, die einen reduzierten Betriebsstrom erfordert.
- (6) Es wird eine Halbleiterspeichereinrichtung zur Verfügung gestellt, bei der Bitleitungs- und Wortleitungskapazitäten reduziert sind und die Betriebsgeschwindigkeit erhöhen und den Stromverbrauch minimieren.
- (7) Es wird ein DRAM zur Verfügung gestellt, der aus Zellen gebildet ist, die ein minimales Substratoberflächengebiet erfordern.
- (8) Es wird ein FIFO-Speicher zur Verfügung gestellt, der aus Zellen gebildet ist, die ein minimales Sustratoberflächengebiet erfordern.
- (9) Es werden Speicherzellen zur Verfügung gestellt, die aus einer reduzierten Anzahl von Komponenten gebildet sind und die so gebildet sind, daß sie in einem DRAM oder einem FIFO-Speicher eingerichtet werden können.
- (10) Es wird eine Halbleiterspeichereinrichtung zur Verfügung gestellt, bei der das Einschreiben in jede Zelle und das Auslesen aus jeder Zelle unabhängig voneinander und in zwei Richtungen erfolgen.
Claims (9)
1. Dynamische Halbleiterspeichereinrichtung mit:
- - einer Mehrzahl von in einer Spalte angeordneten Speicher zellen (14);
- - einer ersten, ein Paar von Bitleitungen (BL₁₀, BL₁₁) aufweisenden, für die Spalte von Speicherzellen (14) vorgesehenen Bitleitungseinrichtung;
- - einem ersten Leseverstärker (71) zum Verstärken der Information auf der ersten Bitleitungseinrichtung;
- - einer zweiten, für die Spalte von Speicherzellen (14) vorgesehenen Bitleitungseinrichtung;
- - einer Mehrzahl von ersten Auswahlleitungen (WL1k), von denen jeweils eine für jeweils eine Speicherzelle (14) vorgesehen ist;
- - einer Mehrzahl von zweiten Auswahlleitungen (WL2k), von
denen jeweils eine für jeweils eine Speicherzelle (14)
vorgesehen ist;
wobei jede Speicherzelle (14) - - eine kapazitive Einrichtung (13) zum Speichern von In formation;
- - einen ersten, mit der kapazitiven Einrichtung (13) und der ersten Bitleitungseinrichtung verbundenen und auf ein erstes Auswahlsignal auf der entsprechenden ersten Auswahlleitung (WL1k) reagierenden Transistor (11);
- - einen zweiten, mit der kapazitiven Einrichtung (13) und der zweiten Bitleitungseinrichtung verbundenen und auf ein zweites Auswahlsignal auf der entsprechenden zweiten Auswahlleitung (WL2k) reagierender Transistor (12) aufweist;
dadurch gekennzeichnet,
- - daß ein zweiter Leseverstärker (72) zum Verstärken der Information auf der zweiten Bitleitungseinrichtung vorgesehen ist;
- - daß die zweite Bitleitungseinrichtung ein Paar von Bitleitungen (BL₂₀, BL₂₁) aufweist;
- - daß jeweils die k-te (k ungerade Zahl) Speicherzelle (14) mit einer Bitleitung (BL₁₀) der ersten Bitleitungseinrichtung und mit einer Bitleitung (BL₂₀) der zweiten Bitleitungs einrichtung verbunden ist; und
- - daß jeweils die l-te (l gerade Zahl) Speicherzelle (14) mit der anderen Bitleitung (BL₁₁) der ersten Bitleitungs einrichtung und mit der anderen Bitleitung (BL₂₁) der zweiten Bitleitungseinrichtung verbunden ist.
2. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß eine Signalerzeugungseinrichtung
zum Erzeugen eines ersten und eines zweiten Signals
vorgesehen ist, daß eine erste Eingabe-/Ausgabe-Einrichtung
(64-j) in Abhängigkeit vom ersten Signal in einen Eingabe
zustand und in Abhängigkeit vom zweiten Signal in einen Ausgabe
zustand zum Eingeben bzw. Ausgeben von Information über
die erste Bitleitungseinrichtung übergeht und daß eine
zweite Eingabe-/Ausgabe-Einrichtung (65-j) in Abhängigkeit
vom zweiten Signal in einen Eingabezustand und in Abhängigkeit
vom ersten Signal in einen Ausgabezustand zum
Eingeben bzw. Ausgeben von Information über die zweite
Bitleitungseinrichtung übergeht.
3. Dynamische Halbleiterspeichereinrichtung nach Anspruch 2,
dadurch gekennzeichnet, daß die erste Eingabe-/Ausgabe-
Einrichtung (64-j)
einen ersten Eingabe-/Ausgabe-Anschluß (Dj/Qj),
eine auf das erste Signal reagierende erste Schreibübertragungs einrichtung (82, 83) zum Übertragen von an den ersten Eingabe-/Ausgabe-anschluß (Dj/Qj) angelegter Information auf die erste Bitleitung (Bl₁₀, BL₁₁) und
eine auf das zweite Signal reagierende erste Leseübertragungs einrichtung (81) zum Übertragen von Information auf der ersten Bitleitung (BL₁₀, BL₁₁) an den ersten Eingabe-/Aus gabe-Anschluß (Dj/Qj) aufweist, und
daß die zweite Eingabe-/Ausgabe-Einrichtung (65-j)
einen zweiten Eingabe-/Ausgabe-Anschluß (Qj/Dj),
eine auf das zweite Signal reagierende zweite Schreibüber tragungseinrichtung (92, 93) zum Übertragen von an den zweiten Eingabe-/Ausgabe-Anschluß (Qj/Dj) angelegter Infor mation auf die zweite Bitleitung (BL₂₀, BL₂₁) und
eine auf das erste Signal reagierende zweite Leseübertragungs einrichtung (91) zum Übertragen von Information auf der zweiten Bitleitung (BL₂₀, BL₂₁) an den zweiten Eingabe-/Ausgabe- Anschluß (Qj/Dj) aufweist.
einen ersten Eingabe-/Ausgabe-Anschluß (Dj/Qj),
eine auf das erste Signal reagierende erste Schreibübertragungs einrichtung (82, 83) zum Übertragen von an den ersten Eingabe-/Ausgabe-anschluß (Dj/Qj) angelegter Information auf die erste Bitleitung (Bl₁₀, BL₁₁) und
eine auf das zweite Signal reagierende erste Leseübertragungs einrichtung (81) zum Übertragen von Information auf der ersten Bitleitung (BL₁₀, BL₁₁) an den ersten Eingabe-/Aus gabe-Anschluß (Dj/Qj) aufweist, und
daß die zweite Eingabe-/Ausgabe-Einrichtung (65-j)
einen zweiten Eingabe-/Ausgabe-Anschluß (Qj/Dj),
eine auf das zweite Signal reagierende zweite Schreibüber tragungseinrichtung (92, 93) zum Übertragen von an den zweiten Eingabe-/Ausgabe-Anschluß (Qj/Dj) angelegter Infor mation auf die zweite Bitleitung (BL₂₀, BL₂₁) und
eine auf das erste Signal reagierende zweite Leseübertragungs einrichtung (91) zum Übertragen von Information auf der zweiten Bitleitung (BL₂₀, BL₂₁) an den zweiten Eingabe-/Ausgabe- Anschluß (Qj/Dj) aufweist.
4. Dynamische Halbleiterspeichereinrichtung nach einem
der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß eine erste Auswahleinrichtung mit einem ersten Ringzähler (62) zum Anlegen des ersten Auswahlsignals an die Mehrzahl der ersten Auswahlleitungen (WL1k) und
daß eine zweite Auswahleinrichtung mit einem zweiten Ringzähler (63) zum Anlegen des zweiten Auswahlsignals und die Mehrzahl der zweiten Auswahlleitungen (WL2k) vorgesehen sind.
daß eine erste Auswahleinrichtung mit einem ersten Ringzähler (62) zum Anlegen des ersten Auswahlsignals an die Mehrzahl der ersten Auswahlleitungen (WL1k) und
daß eine zweite Auswahleinrichtung mit einem zweiten Ringzähler (63) zum Anlegen des zweiten Auswahlsignals und die Mehrzahl der zweiten Auswahlleitungen (WL2k) vorgesehen sind.
5. Dynamische Halbleiterspeichereinrichtung nach einem
der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß eine erste Auswahleinrichtung
und eine zweite Auswahleinrichtung mit Decodern (52, 53),
die auf ein Adressiersignal reagieren, zum Anlegen eines
Schreibauswahlsignals und eines Leseauswahlsignals an eine
beliebige der Mehrzahl von ersten Auswahlleitungen (WWL)
bzw. an eine beliebige der Mehrzahl von zweiten Auswahl
leitungen (RWL) vorgesehen sind.
6. Dynamische Halbleiterspeichereinrichtung nach einem
der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
daß die ersten Auswahlleitungen (WWL), von denen jeweils eine jeder der Speicherzellen (14) entspricht, und die zweiten Auswahlleitungen (RW), von denen jeweils eine einer Speicherzelle (14) entspricht, die zur vorgenannten Speicherzelle (14) benachbart ist, jeweils ein und dieselbe Leitung sind, und
daß die erste Auswahleinrichtung und die zweite Auswahl einrichtung jeweils ein und dieselbe Einrichtung sind.
daß die ersten Auswahlleitungen (WWL), von denen jeweils eine jeder der Speicherzellen (14) entspricht, und die zweiten Auswahlleitungen (RW), von denen jeweils eine einer Speicherzelle (14) entspricht, die zur vorgenannten Speicherzelle (14) benachbart ist, jeweils ein und dieselbe Leitung sind, und
daß die erste Auswahleinrichtung und die zweite Auswahl einrichtung jeweils ein und dieselbe Einrichtung sind.
7. Verfahren zum Betreiben einer dynamischen Halbleiter
speichereinrichtung mit einer ersten und einer zweiten Wortleitung
(WL₁, WL₂) und einer ersten und einer zweiten Bitleitungs
einrichtung, wobei jeweils eine Speicherzelle (14)
an Kreuzungspunkten der ersten bzw. zweiten Wortleitung
(WL₁, WL₂) mit der ersten bzw. zweiten Bitleitungseinrichtung
angeordnet ist und eine Speicherzelle (14) jeweils einen
Kondensator (13) zum Speichern von Information, einen
ersten Transistor (11), der mit seinen Leitungselektroden
zwischen der ersten Bitleitungseinrichtung und dem Kondensator
(13) verbunden ist und dessen Steuerelektrode mit
der ersten Wortleitung (WL₁) verbunden ist, und einen
zweiten Transistor (12), der mit seinen Leitungselektroden
zwischen der zweiten Bitleitungseinrichtung und dem Kondensator
(13) verbunden ist und dessen Steuerelektrode mit
der zweiten Wortleitung (WL₂) verbunden ist, aufweist, mit
den Schritten:
- - Auswählen einer ersten oder zweiten Richtung zum Einschreiben eines Datensignals in den Kondensator (13),
- - Einschreiben des Datensignals in den Kondensator (13) in Abhängigkeit von der ersten Schreibrichtung durch Anlegen des Datensignals an die erste Bitleitungseinrichtung bei gleichzeitigem Anlegen eines Zellenauswahlsignals an die erste Wortleitung (WL₁) zum Durchschalten des ersten Transistors (11),
- - Einschreiben des Datensignals in den Kondensator (13) in Abhängigkeit von der zweiten Schreibrichtung durch Anlegen des Datensignals an die zweite Bitleitungseinrichtung bei gleichzeitigem Anlegen eines Zellenauswahlsignals an die zweite Wortleitung (WL₂) zum Durchschalten des zweiten Transistors (12),
- - Auswählen einer ersten oder zweiten Richtung zum Auslesen eines Datensignals aus dem Kondensator (13),
- - Auslesen des Datensignals aus dem Kondensator (13) in Abhängigkeit von der ersten Leserichtung durch Anlegen eines Zellenauswahlsignals an die zweite Wortleitung (W₂) zum Durchschalten des zweiten Transistors (12) bei gleichzeitigem Gesperrt-Halten des ersten Transistors (11) zum Übertragen des Datensignals durch Übertragen der auf dem Kondensator (13) gespeicherten Ladung auf die zweite Bitleitungseinrichtung und
- - Auslesen des Datensignals aus dem Kondensator (13) in Abhängigkeit von der zweiten Leserichtung durch Anlegen eines Zellenauswahlsignals an die erste Wortleitung (WL₁) zum Durchschalten des ersten Transistors (11) bei gleichzeitigem Gesperrt-Halten des zweiten Transistors (12) zum Übertragen des Datensignals durch Übertragen der auf dem Kondensator (13) gespeicherten Ladung auf die erste Bitleitungseinrichtung,
dadurch gekennzeichnet,
- - daß jede Bitleitungseinrichtung ein Paar von Bitleitungen aufweist, und
- - daß ein mit der ersten Bitleitungseinrichtung verbundener erster Leseverstärker (71) den Potentialunterschied auf den Bitleitungen der ersten Bitleitungseinrichtung zur Zeit des Auslesens von Daten oder eines Auffrischbetriebes differentiell verstärkt und
- - ein mit der zweiten Bitleitungseinrichtung verbundener zweiter Leseverstärker (72) den Potentialunterschied auf den Bitleitungen der zweiten Bitleitungseinrichtung zur Zeit des Auslesens von Daten oder eines Auffrischbetriebes differentiell verstärkt.
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-
1988
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