DE4140844A1 - Halbleiterspeichervorrichtung fuer das korrekte serielle auslesen von gespeicherten datensignalen - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei­ chervorrichtung für das korrekte serielle Auslesen von gespeicher­ ten Datensignalen. Insbesondere ist die vorliegende Erfindung auf Feldspeicher (Halbbildspeicher) anwendbar.

Halbleiterspeicher werden in verschiedenen Vorrichtungen einge­ setzt, und verschiedene Funktionen werden von ihnen verlangt. Wäh­ rend ein Halbleiterspeicher grundsätzlich die Funktionen Speichern von angelegten (oder vorbestimmten) Daten und Lesen von gespei­ cherten Daten aufweist, wurden insbesondere zusätzliche Zugriffs­ funktionen notwendig. Im besonderen wurde ein serieller Zugriff, d. h. ein serielles Lesen und/oder Schreiben von Datensignalen nö­ tig, um die Verarbeitung von Video- oder Bildsignalen mit hoher Geschwindigkeit durchzuführen.

Beispielsweise sind ein Feldspeicher und ein VideoRAM als Spei­ cher mit wahlfreiem Zugriff (RAMs) mit serieller Zugriffsfunktion bekannt. Bei einem Feldspeicher werden angelegte Datensignale se­ riell in Speicherzellen eingeschrieben, und die gespeicherten Da­ ten werden in der Reihenfolge ausgelesen, in der sie geschrieben wurden. Ein Feldspeicher weist eine Speicherkapazität auf, die zum Speichern von digitalen Bildelementsignalen für beispielsweise ein Fernsehbild ausreicht, so daß er oft als Verzögerungsschaltung für eine Videosignalverarbeitung benutzt wird.

Ein VideoRAM weist einen Port für wahlfreien Zugriff und einen se­ riellen Zugriffsport auf. Ein über den wahlfreien Zugriffsport an­ gelegtes Datensignal wird in einer extern bezeichneten Speicher­ zelle gespeichert, und das gespeicherte Datensignal wird aus der extern bezeichneten Speicherzelle ausgelesen. Andererseits wird ein über den seriellen Zugriffsport angelegtes Datensignal seriell in einer von außen bezeichneten Speicherzellenzeile gespeichert, und das gespeicherte Datensignal wird seriell aus der extern be­ zeichneten Speicherzellenzeile ausgelesen. Der Port für wahlfreien Zugriff wird oft zum Durchführen von Bildsignalverarbeitung mit hoher Geschwindigkeit benutzt, während der serielle Zugriffsport zum Bereitstellen von verarbeiteten, d. h. gespeicherten Bildsigna­ len mit hoher Geschwindigkeit an eine Bildanzeigevorrichtung, wie einem Bildschirm (CRT), benutzt wird.

Ferner ist ein first-in-first-out-Speicher (FIFO) bekannt, zum se­ riellen Speichern von angelegten Datensignalen und zum seriellen Lesen der gespeicherten Datensignale in der Reihenfolge, in der sie gespeichert wurden, obwohl es sich um keinen RAM handelt.

Es wird darauf hingewiesen, daß die oben beschriebenen Halbleiter­ speicher die Gemeinsamkeit aufweisen, daß sie eine serielle Zu­ griffsfunktion besitzen, insbesondere zum seriellen Lesen eines in einer Speicherzelle gespeicherten Datensignals. Während die vor­ liegende Erfindung allgemein auf einen Halbleiterspeicher mit serieller Zugriffsfunktion anwendbar ist, wird aus Gründen einer vereinfachten Beschreibung nachfolgend lediglich ein Feldspeicher als Beispiel beschrieben.

Die Fig. 2 zeigt ein Blockschaltbild eines Feldspeichers zum Ver­ deutlichen des Erfindungshintergrundes. Wie in Fig. 2 gezeigt, um­ faßt der Feldspeicher ein Speicherzellenfeld 1 mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen, einen Zei­ lendecoder 2 zum Auswählen einer extern bezeichneten Speicherzel­ lenzeile, einen Spaltendecoder 3 zum Auswählen einer extern be­ zeichneten Speicherzellenspalte sowie einen Leseverstärker 7 zum Verstärken von und aus der Speicherzelle ausgelesenen Datensigna­ len. Ein serieller Selektor 8 für die Dateneingabe ist mit dem Spaltendecoder 3 verbunden.

Im Schreibbetrieb empfängt ein Eingabepuffer 9 extern angelegte serielle Eingabedaten SID1 bis SID6 und legt die empfangenen Da­ ten an ein Datenregister 10 an. Das Datenregister 10 hält die an­ gelegten parallelen Daten und legt die Daten an das Speicherzel­ lenfeld 1 an, als Reaktion auf ein vom seriellen Selektor 8 er­ zeugtes Ausgabesignal. Der Zeilendecoder 2 wählt eine durch ein extern angelegtes Adreßsignal bezeichnete Wortleitung aus, so daß die vom Datenregister 10 angelegten Daten in eine Speicherzellen­ zeile eingeschrieben werden.

Während des Lesebetriebs wählt der Zeilendecoder 2 eine Wortlei­ tung aus, die von einem extern angelegten Adreßsignal bezeichnet wurde. Das Datensignal, das in der mit der ausgewählten Wortlei­ tung verbundenen Speicherzellenzeile gespeichert ist, wird daher an eine Bitleitung (nicht gezeigt) angelegt und durch den Lesever­ stärker 7 verstärkt. Das durch den Leseverstärker 7 verstärkte parallele Datensignal wird an ein Datenregister 4 angelegt und dort gehalten. Ein serieller Selektor 5 wählt sequentiell eine im Datenregister 4 vorgesehene Verriegelungsschaltung als Reaktion auf ein extern angelegtes serielles Ausgabetaktsignal SOC. Genauer gesagt stellt das Datenregister 4 sequentiell das gehaltene oder verriegelte Datensignal als Ausgabesignal für einen seriellen Bus SB bereit, als Reaktion auf ein vom seriellen Selektor 5 erzeugtes serielles Auswahlsignal SS. Ein Ausgabepuffer 6 ist mit dem Datenregister 4 über den seriellen Bus SB verbunden. Daher wird das aus der Speicherzellenzeile im Speicherzellenfeld 1 gelesene Datensi­ gnal über den Ausgabepuffer 6 als serielle Ausgabedaten SOD1 bis SOD6 bereitgestellt.

Weitere Schaltungen des Feldspeichers werden nachfolgend kurz be­ schrieben. Ein Befehls/Adreßpuffer 11 empfängt ein extern angeleg­ tes Befehlssignal IR1 bis IR7 bzw. ein Adreßsignal A0 bis A8. Das empfangene Adreßsignal A0 bis A8 wird an den Zeilendecoder 2, den Spaltendecoder 3, einen Zahlenadreßzähler für die Eingabe 12 und einen Zeilenadreßzähler für die Eingabe 12 und einen Zeilenadreß­ zähler für die Ausgabe 13 angelegt. Der Zeilendecoder 2 wählt eine Speicherzellenzeile aus, d. h. eine Wortleitung, als Reaktion auf ein Fehlsignal der Adreßzähler 12 oder 13. Während eines Auffri­ schungsmodus (refresh) wählt der Zeilendecoder 2 ebenfalls eine Wortleitung als Reaktion auf ein Zählsignal des Zeilenadreßzählers für das Auffrischen 14. Andererseits wird das vom Be­ fehls/Adreßpuffer 11 empfangene Befehlssignal in einem Befehlsre­ gister 15 gehalten. Ein Befehlsdecoder 16 empfängt das im Befehls­ register 15 gehaltene Befehlssignal und decodiert dieses. Der Be­ fehlsdecoder 16 erzeugt verschiedene Steuersignale zum Treiben des Feldspeichers entsprechend dem extern angelegten Befehl. Der Feld­ speicher umfaßt eine Timersignalgeneratorschaltung 17, die ein Taktsignal erzeugt, mit dem die obigen Schaltungen synchron arbei­ ten.

Fig. 3 ist ein Schaltbild des in Fig. 2 gezeigten Datenregisters 4. Wie in Fig. 3 gezeigt, faßt die Datenregisterschaltung Datensi­ gnalhalteschaltungen 41 bis 4n, die mit betreffenden Bitleitungs­ paaren verbunden sind. Jede der Datensignalhalteschaltungen 41 bis 4n ist mit einem seriellen Busleitungspaar verbunden. Da die Da­ tensignalhalteschaltungen 41 bis 4n denselben Schaltungsaufbau aufweisen, wird nachfolgend nur die Schaltung 41 beschrieben.

Die Datensignalhalteschaltung 41 umfaßt eine Verriegelungsschal­ tung, die mit PMOS Transistoren Q6 und Q7, sowie NMOS Transistoren Q2 und Q5 verwirklicht ist. Ein Inverter ist mit den Transistoren Q6 und Q2 verwirklicht, und ein anderer Inverter ist mit den Tran­ sistoren Q7 und Q5 verwirklicht. Die zwei Inverter sind über Kreuz verbunden und bilden so eine Verriegelungsschaltung. Die Verriege­ lungsschaltung umfaßt einen ersten Eingabe/Ausgabeknoten Na, der mit einer Verriegelungsleitung LLa verbunden ist, sowie einen zweiten Eingabe/Ausgabeknoten Nb, der mit einer Verriegelungslei­ tung LLb verbunden ist. Ein NMOS Transistor Q3 zum Steuern der Aktivierung der Verriegelungsschaltung ist zwischen einem gemein­ samen Verbindungsknoten Nc der Transistoren Q2 und Q5 sowie Erde verbunden. Der Transistor Q3 schaltet als Reaktion auf ein Akti­ vierungssignal FFZ ein, das von einem nicht gezeigten Steuerkreis angelegt wird, zum Aktivieren der Verriegelungsschaltung.

Das Verriegelungsleitungspaar LLa und LLb ist über NMOS Transisto­ ren Q11 und Q12 mit einem Bitleitungspaar BLa und BLb verbunden. Die Gates der Transistoren Q11 und Q12 sind verbunden, zum Empfan­ gen eines von einer nicht gezeigten Steuerschaltung erzeugten Da­ tenübertragungsignals DTR. Eine Speicherzelle MC umfaßt einen Schalttransistor und einen Kondensator zum Speichern eines Daten­ signals. Wenn der Pegel einer Wortleitung WL ansteigt, schaltet der Schalttransistor ein, und eine kleine Potentialdifferenz er­ scheint zwischen den Bitleitungen BLa und BLb. Ein Leseverstärker (S/A) 71 verstärkt die kleine Potentialdifferenz. Wenn ein Daten­ übertragungssignal DTR mit hohem Pegel angelegt wird, schalten die Transistoren Q11 und Q12 ein, so daß das verstärkte Signal über die Verriegelungsleitungen LLa und LLb an die Verriegelungsschal­ tung angelegt und dort verriegelt wird.

Der in Fig. 2 gezeigte serielle Selektor 5 erzeugt ein serielles Auswahlsignal SS1 bis SSn, welches ein sequentiell ansteigendes Pulssignal ist. Die Transistoren Q1 und Q4 steigen während einer Periode an, in der der Signal SS1 hohen Pegel erreicht, so daß das verriegelte Datensignal, d. h. das aus der Speicherzelle MC gele­ sene Signal, an das serielle Busleitungspaar SBa und SBb angelegt wird. Das serielle Auswahlsignal SS1 bis SSn wird an betreffende Datensignalhalteschaltungen 41 bis 4n angelegt, so daß das in je­ der Verriegelungsschaltung verriegelte Datensignal sequentiell an das serielle Busleitungspaar SBa und SBb angelegt wird. Das an das serielle Busleitungspaar SBa und SBb angelegte Datensignal wird als Ausgabesignal über den in Fig. 2 gezeigten Ausgabepuffer 6 be­ reitgestellt.

Es wird darauf hingewiesen, daß ein Widerstand R äquivalent zwi­ schen dem Source des Transistors Q5 und dem Drain des Transistors Q3 in der in Fig. 3 gezeigten Verriegelungsschaltung exsistiert. Der Grund für die Existenz des Widerstands R wird nachfolgend be­ schrieben.

Fig. 4 zeigt ein Layoutdiagramm auf einem Halbleitersubstrat der in Fig. 3 gezeigten Verriegelungsschaltung. Wie in Fig. 4 gezeigt, werden die seriellen Busleitungen SBa und SBb aus Aluminiumver­ drahtungsschichten 91 bzw. 92 gebildet. Eine zweite Polysilizium­ schicht 99, die auf einem n⁺ Störstellenbereich 97 mit einer da­ zwischen liegenden Isolationsschicht (nicht gezeigt) gebildet ist, realisiert den Transistor Q1. Die zweite Polysiliziumschicht 99 ist ebenfalls auf einem n⁺ Störstellenbereich 98 gebildet, so daß der Transistor Q4 gebildet wird. Die Sources der Transistoren Q1 und Q4 sind über Kontaktlöcher mit den seriellen Busleitungen SBa bzw. SBb verbunden. Zweite Polysiliziumschichten 93 bzw. 94, die auf einem n⁺ Störstellenbereich 90 mit der dazwischenliegenden Isolationsschicht gebildet sind, realisieren die Transistoren Q3 bzw. Q2. Eine zweite Polysiliziumschicht 95, die auf einem n⁺ Störstellenbereich 96 mit der dazwischenliegenden Isolations­ schicht gebildet ist, realisiert den Transistor Q5.

Wie in Fig. 4 gezeigt, ist der Transistor Q2 an einer Stelle nahe dem geerdeten n⁺ Störstellenbereich 90 gebildet, während der Tran­ sistor Q5 von diesem weiter entfernt als der Transistor Q2 gebil­ det ist. Zusätzlich ist der Transistor Q5 über eine durch ein Kon­ taktloch verbundene Aluminiumverdrahtungsschicht mit dem Drain des Transistors Q3 verbunden. Es ist daher zu sehen, daß der Wider­ standswert zwischen dem Source des Transistors Q5 und dem Drain des Transistors Q3 höher als der Widerstandswert zwischen dem Source des Transistors Q2 und dem Drain des Transistors Q3 ist. Folglich ist, wie oben in Fig. 3 beschrieben, ein äquivalenter Wi­ derstand R zwischen dem Source des Transistors Q5 und dem Drain des Transistors Q3 existent. Die Existenz der Impedanz R führt zu einem Problem, wie es nachfolgend beschrieben wird.

Die Fig. 5 zeigt ein Signalpulsdiagramm zum Beschreiben der in Fig. 3 gezeigten Datensignalhalteschaltung 41. Wie in den Fig. 3 und 5 gezeigt, werden die seriellen Busleitungen SBa und SBb vorab in einen schwebenden Zustand mit hohem Potential verbracht. Es wird angenommen, daß der mit den Transistoren Q2, Q5, Q6 und Q7 realisierte Verriegelungskreis ein aus der Speicherzelle MC ausge­ lesenes Datensignal verriegelt, und das die Potentiale der Knoten Na und Nb sich auf hohem bzw. niedrigem Pegel befinden. Das seri­ elle Auswahlsignal SS1 erreicht hohen Pegel während einer Periode T, so das die Transistoren Q1 und Q4 einschalten. Daher wird die serielle Busleitung SBb mit hohem Potential über den Transistor Q4 mit dem Knoten Nb verbunden. Folglich wird das Urpotential der se­ riellen Busleitung SBb über die Transistoren Q4, Q5, den Wider­ stand R und den Transistor Q3 entladen. Daher fließt der Strom von der seriellen Busleitung SBb zur Masse, so das das Potential eines Knotens Nr am Source des Transistors Q5 durch den Strom angehoben wird, wie durch den Kreis C2 gezeigt. Als Ergebnis steigt das Po­ tential des Eingabe/Ausgabeknotens Nb der Verriegelungsschaltung zeitweise, wie mit einem Kreis C1 in Fig. 5 gezeigt. Bei dem in Fig. 5 gezeigten Fall ist allerdings der Anstieg des Potentials des Knotens Nb klein, so das eine Inversion der Verriegelungs­ schaltung verhindert wird. Andererseits wird bei dem in Fig. 6 ge­ zeigten Fall eine Inversion der Verriegelungsschaltung bewirkt, wie nachfolgend beschrieben wird.

Wie in Fig. 6 gezeigt, wird angenommen, das der in Fig. 3 gezeigte Widerstandswert R größer als der in Fig. 5 gezeigte ist. Daher wird, wie mit dem Kreis C3 gezeigt, der Anstieg des Potentials des Knotens Nr am Source des Transistors Q5 größer als bei dem in Fi­ gur 5 gezeigten Fall. Dies führt zu einem großen Anstieg des Po­ tentials des Knotens Nb bei der Verriegelungsschaltung, so das die Verriegelungsschaltung invertiert wird. Durch die Inversion der Verriegelungsschaltung werden die an die seriellen Busleitungen SBa und SBb angelegten Potentiale ebenfalls geändert, wie durch die Kreise C4 und C5 gezeigt, so das falsche Datensignale an das serielle Busleitungspaar SBa und SBb angelegt werden. Mit anderen Worten führt die Existenz des Widerstands R zu Lesefehlern im Feldspeicher.

Ziel der vorliegenden Erfindung ist es, korrekt Datenbitsignale aus einer Halbleiterspeichervorrichtung auszulesen, die für seri­ elles Auslesen von gespeicherten Datenbitsignalen geeignet ist.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung nach dem Patentanspruch 1 sowie nach dem Patentanspruch 7 gelöst.

Eine erfindungsgemäße Speichervorrichtung umfaßt eine Speicherzel­ lenreihe mit einer Mehrzahl von Speicherzellen, die in mindestens einer Richtung angeordnet sind, eine Mehrzahl von Datenbithal­ teschaltungen, die jeweils aus der Mehrzahl von Speicherzellen ausgelesene Datenbitsignale halten, eine serielle Busleitung zum seriellen Übertragen von in der Mehrzahl von Datenbithalteschal­ tungen gehaltenen Datenbitsignale nach außen, eine serielle Aus­ wahlschaltung zum seriellen Auswählen von Datenbitsignalen, die als Ausgabesignale daraus nach außen übertragen werden sollen, als Reaktion auf ein extern angelegtes Taktsignal, eine serielle Anle­ geschaltung, die die in der Mehrzahl von Datenbithalteschaltungen gehaltenen Datenbitsignale seriell an die serielle Busleitung an­ legt, in Abhängigkeit von der seriellen Auswahlschaltung, sowie eine Halte-Stabilisiererschaltung, die eine Signalhaltefunktion der Mehrzahl von Datenbithalteschaltungen stabilisiert.

Während des Betriebs stabilisiert die Halte-Stabilisiererschaltung die Signalhaltefunktion der Mehrzahl von Datenbithalteschaltungen, so daß es möglich wird, eine Änderung in den gehaltenen Datenbit­ signalen zu verhindern, die auftreten kann, wenn die serielle An­ legeschaltung die gehaltenen Datenbitsignale an die serielle Bus­ leitung anlegt.

Ausführungsformen der Erfindung werden durch die Unteransprüche beschrieben.

Eine erfindungsgemäße Halbleiterspeichervorrichtung umfaßt einen Speicherzellenzug mit einer Mehrzahl von in mindestens einer Rich­ tung angeordneten Speicherzellen, einer Mehrzahl von jeweils mit der Mehrzahl von Speicherzellen verbundenen Bitleitungen, einer Mehrzahl von Verriegelungsschaltungen, die von der Mehrzahl von Speicherzellen angelegte Datenbitsignale an betreffende Bitleitun­ gen während des Lesebetriebs verriegeln, eine serielle Busleitung zum seriellen Übertragen von Datenbitsignalen nach außen, die in der Mehrzahl von Verriegelungsschaltungen verriegelt sind, eine serielle Auswahlschaltung, die seriell ein daraus nach außen aus­ zulesendes Datenbitsignal auswählt, als Reaktion auf ein extern angelegtes Taktsignal, eine Mehrzahl von Schalttransistoren, die sequentiell zwischen der Mehrzahl von Verriegelungsschaltungen und der seriellen Busleitung einschalten, als Reaktion auf die seri­ elle Auswahlschaltung, sowie eine Mehrzahl von Kondensatoren, die mit einer Mehrzahl von Verbindungsknoten verbunden sind, die je­ weils die Mehrzahl von Verriegelungsschaltungen mit der Mehrzahl von Schalttransistoren verbinden.

Während des Betriebs besteht die Neigung, daß sich die in der Mehrzahl von Verriegelungsschaltungen verriegelten Signale mit ih­ rem Potential auf der seriellen Busleitung ändern, als Reaktion auf den ON-Zustand der Mehrzahl von Schalttransistoren, nicht mehr, denn die Mehrzahl von Kondensatoren verhindern das Ändern der verriegelten Signale. Folglich werden korrekte Datenbitsignale ausgelesen.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigt

Fig. 1 ein Schaltbild mit einem verbesserten Datenregister ge­ mäß einer Ausführungsform;

Fig. 2 ein Blockschaltbild eines Feldspeichers zum Erläutern des Erfindungshintergrundes;

Fig. 3 ein Schaltbild des in Fig. 2 gezeigten Datenregisters;

Fig. 4 ein Layout auf einem Halbleitersubstrat der in Fig. 3 gezeigten Verriegelungsschaltung;

Fig. 5 ein Signalpulsdiagramm zum Beschreiben eines Normalbe­ triebs der in Fig. 3 gezeigten Datensignalhalteschal­ tung; und

Fig. 6 ein Signalpulsdiagramm zum Beschreiben des Erzeugens ei­ ner Fehlfunktion in der in Fig. 3 gezeigten Datensignal­ halteschaltung.

Im Vergleich mit der in Fig. 3 gezeigten herkömmlichen Schaltung zeigt die Fig. 1, daß bei jeder der Datensignalhalteschaltungen 81 bis 8n Kondensatoren Ca und Cb mit den Verriegelungsleitungen LLa bzw. LLb verbunden sind. Der Kondensator Ca ist zwischen der Ver­ riegelungsleitung LLa und Masse verbunden. Der Kondensator Cb ist zwischen der Verriegelungsleitung LLb und Masse verbunden. Die Kondensatoren Ca und Cb tragen dazu bei, daß ein Verriegelungsbe­ trieb durch den mit den Transistoren Q2, Q5, Q6 und Q7 realisier­ ten Verriegelungskreis stabilisiert wird. Genauer gesagt werden die Kondensatoren Ca und Cb durch die Potentiale auf den Knoten Na bzw. Nb geladen oder entladen. Wenn beispielsweise das Potential des Knotens Na hohen Pegel erreicht, wird der Kondensator Ca gela­ den, während das Potential des Knotens Nb niedrigen Pegel er­ reicht, so daß der Kondensator Cb entladen wird. Wenn dann die Transistoren Q1 und Q4 als Reaktion auf ein serielles Auswahlsi­ gnal SS1 auf hohem Pegel einschalten, wird die Ladung eines hohen Potentials auf der seriellen Busleitung SBb durch den Kondensator Cb absorbiert. Mit anderen Worten, es fließt kein Strom von der seriellen Busleitung SBb über die Transistoren Q4, Q5, Widerstand R und Transistor Q3 zur Masse, so daß ein Ansteigen des Potentials eines Knotens Nr am Source des Transistors Q5 verhindert wird. Folglich steigt das Potential des Knotens Nb nicht an, so daß ein Invertieren der Verriegelungsschaltung verhindert wird.

Nachfolgend werden die Kapazitätswerte der Kondensatoren Ca und Cb beschrieben. Die Kondensatoren Ca und Cb tragen zum Stabilisieren des Verriegelungsvorgangs durch die Verriegelungsschaltung wie oben beschrieben bei. Der Kapazitätswert jedes der Kondensatoren Ca und Cb wird vorzugsweise auf einen Wert gesetzt, der dem Wert einer Streukapazität zwischen der seriellen Busleitung SBa bzw. SBb und Masse entspricht. Folglich wird, wenn die Kapazitätswerte der Kondensatoren Ca und Cb größer gewählt werden, der Verriege­ lungsbetrieb weiter stabilisiert, während die zum Invertieren der verriegelten Datensignale benötigte Zeit ansteigt. Dies bedeutet, daß die Lesegeschwindigkeit des seriellen Speichers vermindert wird.

Folglich wird der höchstzulässige Wert der Kondensatoren Ca und Cb bestimmt, indem die für den seriellen Speicher benötigte Betriebs­ geschwindigkeit und die Inversionstreiberwirkung der Verriege­ lungsschaltung berücksichtigt werden.

Wie oben beschrieben, sind in jeder der Datensignalhalteschaltun­ gen 81 bis 8n im seriellen Register Kondensatoren Ca und Cb mit Verriegelungsleitungen LLa bzw. LLb verbunden, so daß die Verriegelungshandlung der Verriegelungsschaltungen stabilisiert wird. Mit anderen Worten, wenn die Transistoren Q1 und Q4 als Re­ aktion auf das hohen Pegel erreichende serielle Auswahlsignal SS1 einschalten, wird verhindert, daß die Verriegelungsschaltung feh­ lerhaft invertiert wird. Folglich wird ein korrektes Datensignal über die Transistoren Q1 und Q4 an das serielle Busleitungspaar SBa und SBb angelegt, so daß die Erzeugung von Lesefehlern verhin­ dert wird.

Obwohl bei der obigen Beschreibung ein Anwendungsbeispiel für einen Feldspeicher beschrieben wurde, ist es ebenfalls möglich, die vorliegende Erfindung auf andere Halbleiterspeicher für seri­ ellen Zugriff anzuwenden, z. B. einen Video-RAM und einen FIFO- Speicher, wie oben beschrieben. Mit anderen Worten, die vorlie­ gende Erfindung ist weitgehend auf einen Halbleiterspeicher an­ wendbar, der ein Datenregister zum seriellen Lesen von gespeicher­ ten Datensignalen aufweist, d. h. eine Verriegelungsschaltung.

Claims (8)

1. Halbleiterspeichervorrichtung mit
einer Speicherzellenreihe mit einer in mindestens einer Richtung angeordneten Mehrzahl von Speicherzellen (MC),
einer Mehrzahl von Datenbithalteeinrichtungen (Q2, Q5, Q6, Q7), die mit der Speicherzellenreihe zum Halten von aus der Mehrzahl von Speicherzellen ausgelesenen Datenbitssignalen verbunden sind,
einer seriellen Busleitung (SBa, SBb) zum seriellen Übertragen der in der Mehrzahl von Datenbithalteeinrichtungen (Q2, Q5, Q6, Q7) gehaltenen Datenbitsignale nach außen,
einer seriellen Auswahleinrichtung (5), die auf ein extern ange­ legtes Taktsignal reagiert, zum seriellen Auswählen von daraus nach außen bereitzustellenden Datenbitsignalen,
einer seriellen Anlegeeinrichtung (Q1, Q4), die auf die serielle Auswahleinrichtung (5) reagiert, zum seriellen Anlegen der in der Mehrzahl von Datenbithalteeinrichtungen (Q2, Q5, Q6, Q7) gehalte­ nen Datenbitsignale an die serielle Busleitung (SBa, SBb), und
eine Halte-Stabilisierungseinrichtung (Ca, Cb), die mit der Mehr­ zahl von Datenbithalteeinrichtungen (Q2, Q5, Q6, Q7) verbunden ist, zum Stabilisieren der Signalhaltefunktion der Mehrzahl von Datenbithalteeinrichtungen (Q2, Q5, Q6, Q7).

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß
die serielle Anlegeeinrichtung eine Mehrzahl von Schaltvorrichtun­ gen (Q1, Q4) umfaßt, die auf die serielle Anlegeeinrichtung (5) reagieren, zum sequentiellen Verbinden der Mehrzahl von Datenbithalteeinrichtungen (Q2, Q5, Q6, Q7) mit der seriellen Bus­ leitung (SBa, SBb),
jede der Mehrzahl von Datenbithalteeinrichtungen (Q2, Q5, Q6, Q7) dazu neigt, die gehaltenen Datenbitsignale als Reaktion auf den ON-Zustand einer entsprechenden der Schalteinrichtungen (Q1, Q4) zu ändern, und
die Halte-Stabilisierungseinrichtung eine Mehrzahl von Änderungs- Verhinderungseinrichtungen (Ca, Cb) aufweist, die jeweils mit der Mehrzahl von Datenbithalteeinrichtungen (Q2, Q5, Q6, Q7) verbunden sind, zum Verhindern einer Änderung der in einer entsprechenden Datenbithalteeinrichtung gehaltenen Datenbitsignale.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, gekenn­ zeichnet durch
eine Mehrzahl von Bitleitungen (BLa, BLb), die mit jeder der Mehr­ zahl von Speicherzellen verbunden sind, zum Übertragen der in be­ treffenden Speicherzellen gespeicherten Datenbitsignale,
wobei die Mehrzahl von Datenbithalteeinrichtungen eine Mehrzahl von Verriegelungsschaltungseinrichtungen (Q2, Q5, Q6, Q7) auf­ weist, die jeweils mit der Mehrzahl von Bitleitungen verbunden ist.

4. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß
die Mehrzahl von Änderungs-Verhinderungseinrichtungen eine Mehr­ zahl von Kapazitätseinrichtungen (Ca, Cb) aufweist, die mit den betreffenden Verriegelungsschaltungseinrichtungen verbunden ist, und
der Kapazitätswert jeder der Kapazitätseinrichtungen (Ca, Cb) durch die in der Halbleiterspeichervorrichtung benötigte Opera­ tionsgeschwindigkeit und die Inversions-Treiberfähigkeit der je­ weiligen Verriegelungsschaltungseinrichtungen bestimmt wird.

5. Halbleiterspeichervorrichtungen nach Anspruch 4, dadurch ge­ kennzeichnet, daß
jede der Verriegelungsschaltungseinrichtungen zwei Inverterein­ richtungen (Q6, Q2, Q7, Q5) aufweist, die mit der Mehrzahl von Bitleitungen und miteinander über Kreuz verbunden sind, und
der Kapazitätswert jeder Kapazitätseinrichtung durch die in der Halbleiterspeichervorrichtung benötigte Operationsgeschwindigkeit und die Inversions-Treiberfähigkeit der jeweiligen Invertereinrichtungen bestimmt wird.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche von 1 bis 5, dadurch gekennzeichnet, daß die Halbleiterspeichervorrich­ tung eine Feldspeichervorrichtung aufweist.

7. Halbleiterspeichervorrichtung zum seriellen Lesen von gespei­ cherten Datenbitsignalen mit
einer Speicherzellenreihe mit einer Mehrzahl von in mindestens einer Richtung angeordneten Speicherzellen (MC),
einer Mehrzahl von jeweils mit der Mehrzahl von Speicherzellen verbundenen Bitleitungen (BLa, BLb)
einer Mehrzahl von Verriegelungsschaltungen (Q2, Q5, Q6, Q7), die jeweils mit der Mehrzahl von Bitleitungen verbunden ist, zum Ver­ riegeln von durch die Mehrzahl von Speicherzellen an betreffende Bitleitungen während des Lesebetriebs angelegten Datenbitsignalen,
einer seriellen Busleitung (SBa, SBb) zum seriellen Übertragen der in der Mehrzahl von Verriegelungsschaltungen verriegelten Daten­ bitsignalen nach außen,
einer seriellen Selektorschaltung (5), die auf ein extern angeleg­ tes Taktsignal reagiert, zum seriellen Auswählen von daraus auszu­ lesenden Datenbitsignalen nach außen,
einer Mehrzahl von Schalttransistoren (Q1, Q4), die zwischen der Mehrzahl von Verriegelungsschaltungen (Q2, Q5, Q6, Q7) und der se­ riellen Busleitung (SBa, SBb) verbunden ist und auf ein Ausgabesi­ gnal der seriellen Selektorschaltung (5) zum sequentiellen Ein­ schalten reagiert,
wobei die Mehrzahl von Verriegelungsschaltungen (Q2, Q5, Q6, Q7) dazu neigt, das verriegelte Signal mit dem Potential auf der seri­ ellen Busleitung (SBa, SBb) als Reaktion auf den ON-Zustand der Mehrzahl von Schalttransistoren (Q1, Q4) zu ändern, und
einer Mehrzahl von Kondensatoren (Ca, Cb), die mit einer Mehrzahl von Verbindungsknoten verbunden ist, die jeweils die Mehrzahl von Verriegelungsschaltungen (Q2, Q5, Q6, Q7) und die Mehrzahl von Schalttransistoren (Q1, Q4) verbinden, wobei die Mehrzahl von Kon­ densatoren (Ca, Cb) verhindert, daß die in der Mehrzahl von Ver­ riegelungsschaltungen (Q2, Q5, Q6, Q7) verriegelten Signale durch den ON-Zustand der Mehrzahl von Schalttransistoren (Q1, Q4) ge­ ändert werden.

8. Halbleiterspeichervorrichtung nach Anspruch 7 dadurch gekenn­ zeichnet, daß die Halbleiterspeichervorrichtung eine Feldspeichervorrichtung um­ faßt.