-
GEBIET DER ERFINDUNG
-
Die vorliegende Erfindung betrifft
das Gebiet der Halbleiterspeicher. Im Besonderen betrifft die vorliegende
Erfindung das vorsehen einer kleineren Dual-Port-SRAM-Speicherzelle.
-
STAND DER TECHNIK
-
Eine typische Architektur eines Direktzugriffsspeichers
(RAM) besteht aus einer Anordnung von Speicherzellen. Jede Zelle
kann ein Bit an Informationen speichern. Die Anordnung ist in Zeilen
und Spalten aus Speicherzellen angeordnet. Jede Zeile wird auch
als 'Wordline' bezeichnet: Jede Spalte wird auch als 'Bitline' bezeichnet.
Eine Speichervorrichtung, die eine derartige Anordnung aus 2m Zeilen und 2n Spalten
aufweist, kann 2m
·
n Informationsbits speichern. Wenn die Fertigung
einer derartigen Anordnung eine Flächeneinheit voraussetzt, so
entspricht die Speicherzellendiche für eine derartige Anordnung 2m
·
n je
Flächeneinheit.
-
In Systemen, die Speichervorrichtungen
benötigen,
sind die Speicherkapazität
und die Betriebs- bzw. Arbeitsgeschwindigkeit des Speichers wichtige Attribute.
In Bezug auf den Systemdurchsatz handelt es sich bei der Zugreifbarkeit
auf die Speichervorrichtung um ein weiteres wichtiges Attribut.
Die Speicherkapazität
betrifft die Datenmenge, die eine Speichervorrichtung speichern
kann. Die Betriebsgeschwindigkeit bezeichnet die Geschwindigkeit,
mit der die Speihervorrichtung Daten speichern oder abrufen kann.
Der Zugriff ist bzw. die Zugrifffähigkeit ist zum Großteil von
der Systemarchitektur abhängig.
Der Systemdurchsatz nimmt allgemein zu, wenn mehr als eine Systemvorrichtung
direkt auf die Speichervorrichtung zugreifen kann. Der Systemdurchsatz
nimmt allgemein weiter zu, wenn mehr als eine Vorrichtung gleichzeitig
auf den Speicher zugreifen.
-
Da eine Speichervorrichtung normalerweise eine
oder mehrere Anordnungen von Speicherzellen aufweist, ist die Speicherkapazität einer
Speichervorrichtung größtenteils
von der Größe einer
Speicherzelle abhängig.
Die Größe einer
Zelle bei einer fest gegebenen Anzahl von Bauteilen bzw. Komponenten ändert sich
im Zuge der Weiterentwicklung der Fertigungstechnologie. Jede Reduzierung
der Größe einer
Speicherzelle ermöglicht
jedoch die Fertigung von Speichervorrichtungen mit einer höheren Dichte der
Speicherzellen. Eine Reduzierung der Zellenfläche ermöglicht eine höhere Zellendichte
in einer Anordnung um einen Faktor, der in der Nähe des Reduzierungsfaktors
liegt.
-
Eine Zelle, die zum Beispiel 40%
der Fläche einer
anderen Zelle verwendet, weist einen Reduzierungsfaktor von 2,5
auf. Somit kann eine Anordnung der kleineren Zellen eine Zellendichte
aufweisen, die nahe dem 2,5fachen der Dichte einer Anordnung der größeren Zellen
liegt.
-
Die Speicherkapazität steht
im direkten Verhältnis
zu der Zellendichte. Bei einer gegebenen festen Flächeneinheit
für eine
Anordnung von Speicherzellen ermöglicht
ein Reduzierungsfaktor von 2,5 die Konstruktion von Speicherzellen
mit kleineren Zellen, die bis zu eine 2,5fache Speicherkapazität der mit den
größeren Zellen
konstruierten Speichervorrichtungen aufweisen.
-
Die Systemzugriffsgeschwindigkeit
kann häufig
unter Verwendung einer Dual-Port-Speicherarchitektur erheblich erhöht werden.
-
Ein Dual-Port-Speicher weist zwei
Zugriffsports auf, so dass mehr als eine Systemvorrichtung direkt
auf den Speicher zugreifen kann. Ein Speicher mit nur einem Port
ermöglicht
die direkte Kopplung mit nur einer Systemvorrichtung, sodass andere
Systemvorrichtungen für
die Erlangung eines Zugriffs auf den Speicher um den Port konkurrieren müssen. Durch
die Möglichkeit
der direkten Kopplung mit mehr als einer Systemvorrichtung wird
die Systemleistung insgesamt für
gewöhnlich
verbessert, da eine Dual-Port-Architektur die Konkurrenz in Bezug
auf den Zugriff auf einen Port des Speichers verringert.
-
Zu den Beispielen für Speichervorrichtungen,
die eine Dual-Port-Speicherarchitektur
verwenden, zählen
Dual-Port-SRAM-Speicher
(statische RAMs) und First-in-First-out-Puffer (FIFO-Puffer). Eine integrierte
Schaltung einer Dual-Port-Speichervorrichtung
kann eine Anordnung von Dual-Port-Speicherzellen aufweisen. Eine derartige, dem
Stand der Technik entsprechende Dual-Port-Zelle ist in der Abbildung
aus 1 dargestellt.
-
Herkömmliche Dual-Port-Speicherzellen weisen
eine ganze Reihe von Nachteilen auf. Ein Nachteil einer dem Stand
der Technik entsprechenden Dual-Port-Speicherzelle ist es, dass
die Größe des Layouts
einer derartigen Zelle ungefähr
dem 2fachen bis 2,5fachen der Größe einer
Zelle mit einem Port entspricht, die unter Verwendung der gleichen
Fertigungstechnologie konstruiert ist. Ein weiterer Nachteil der
dem Stand der Technik entsprechenden Dual-Port-Speicherzelle ist
es, dass aufgrund der differentiellen Beschaffenheit der Zelle ein
Paar von Bitlines für
jeden Port erforderlich ist.
-
Bei einem weiteren Verfahren zur
Realisierung des Effekts einer Dual-Port-Speichervorrichtung in
der Praxis wird eine Anordnung von Speicherzellen mit einem Port
in der Dual-Port-Speichervorrichtung verwendet.
In der Abbildung aus 2 ist
eine derartige Speicherzelle mit einem Port gemäß dem Stand der Technik veranschaulicht.
In dem vorliegenden Beispiel werden die Ports der Speichervorrichtung vor
dem Speicherzugriff auf die Speicheranordnung multiplexiert. Somit
konkurrieren zwei Vorrichtungen um den Zugriff auf der Ebene der
Vorrichtung im Gegensatz zu der Ebene einer Speicherzelle in der
Anordnung.
-
Ein Nachteil des Einsatzes multiplexierter Speicherzellen
mit einem Port ist es, dass die Multiplex-Schaltungsanordnung den
Platz in Anspruch nimmt, der ansonsten für die Konstruktion von mehr Speicherzellen
verwendet werden könnte.
Darüber hinaus
ist die Multiplexfunktion für
den Zugriff auf einen einzelnen Port langsamer als das direkte Zugriffsverfahren
unter Verwendung einer Dual-Port-Speicherzelle. Dies führt kennzeichnenderweise
zu einer langsameren Betriebsgeschwindigkeit der Speichervorrichtung.
Die langsamere Betriebsgeschwindigkeit des Speichers neigt dazu,
den Durchsatz des ganzen Systems negativ zu beeinflussen, wenn der
Speicherzugriff häufig
angefordert wird.
-
Weitere Beispiele für dem Stand
der Technik entsprechende Speicheranordnungen werden erörtert in
IEEE Transactions on Circuits and Systems 1: Fundamental Theory
and Applications, Volume 41, Nr. 11, November 1994, New York, USA,
Seiten 677– 685,
XP000456357, in einem Artikel mit dem Titel "A New Design Methodology
for Multiport SRAM Cell" von Lai et al.; in EP-A-0434852 (IBM); und in IEEE Proceedings
of the Texas Conference on Computing Systems, November 1995, IEEE
Editor, Seiten 2B-1.1–2B1.8,
in einem Artikel mit dem Titel "Multiaccess Memory: And Overview",
von Chu et al. Siehe auch IBM Technical Disclosure Bulletin, Vol.
23, Nr. 7A, Dezember 1980, Seite 2822, 'Multi-Port Asymmetrical
Memory Cell', R. C. Joy und E. Seewann. Darin ist eine Single-Ended
Dual-Port-Speicherzelle mit
einem dedizierten Lese-Port und einem dedizierten Schreib-Port dargestellt.
-
ZUSAMMENFASSUNG
UND AUFGABEN DER ERFINDUNG
-
Beschrieben wird eine Single-Ended
Dual-Port-Speicherzelle gemäß dem beigefügten gegenständlichen
Anspruch 1. Die Speicherzelle kann ein Datenbit speichern, das entweder
von dem ersten Port oder dem zweiten Port empfangen wird. Der erste
Port und der zweite Port können
das gespeicherte Bit gleichzeitig detektieren.
-
Die Single-Ended Dual-Port-Speicherzelle kann
in Anwendungen eingesetzt werden, bei denen ein Port für Leseoperationen
und ein anderer Port für Schreibvorgänge dediziert
ist. Bei derartigen Anwendungen arbeitet die Single-Ended Dual-Port-Speicherzelle als
eine Single-Ended Simplex-Dual-Port-Speicherzelle und die Ports können für ihre entsprechenden
dedizierten Lese- oder Schreibvorgänge optimiert werden.
-
Weitere Aufgaben, Merkmale und Vorteile der
vorliegenden Erfindung werden aus den beigefügten Zeichnungen und aus der
nachstehend folgenden genauen Beschreibung deutlich.
-
KURZE BESCHREIBUNG
DER ZEICHNUNGEN
-
Die vorliegende Erfindung ist in
den Abbildungen der beigefügten
Zeichnungen beispielhaft und ohne einzuschränken veranschaulicht. In den Abbildungen
sind übereinstimmende
Elemente mit den gleichen Bezugsziffern bezeichnet. Es zeigen:
-
1 eine
Prinzipskizze einer dem Stand der Technik entsprechenden differentiellen
Dual-Port-Speicherzelle;
-
2 eine
Prinzipskizze einer dem Stand der Technik entsprechenden differentiellen
Speicherzelle mit einem Port;
-
3 eine
Prinzipskizze einer Single-Ended Dual-Port-Speicherzelle;
-
4 eine
Prinzipskizze einer dem Stand der Technik entsprechenden Single-Ended-Speicherzelle
mit einem Port;
-
5 ein
alternatives Ausführungsbeispiel einer
Single-Ended Dual-Port-Speicherzelle;
-
6 ein
Blockdiagramm der unterstützenden
Schaltkreisanordnung für
eine Anordnung von Single-Ended Dual-Port-Speicherzellen; und
-
7 ein
Blockdiagramm der unterstützenden
Schaltkreisanordnung für
eine Anordnung von Single-Ended Simplex-Dual-Port-Speicherzellen.
-
GENAUE BESCHREIBUNG
-
Die Abbildung aus 3 veranschaulicht das Schaltschema für ein Ausführungsbeispiel
einer statischen Single-Ended Dual-Port-Speicherzelle gemäß der Implementierung
unter Verwendung der Metalloxid-Halbleitertechnologie (MOS). Die
Zelle 300 aus 3 ist
eine statische Direktzugriffsspeicherzelle (SRAM-Zelle). Eine Dual-Port-Speichervorrichtung
kann eine Anordnung derartiger Zellen aufweisen.
-
NMOS-Transistoren 350 und 360 dienen
als Pass-Gates zu den Bitlines 372 und 382 des
entsprechenden ersten 370 bzw. zweiten 380 Ports.
-
Die Signalspeichervorrichtung zum
Speichern eines Datenbits wird durch die NMOS-Transistoren 310 und 320 sowie
die PMOS-Transistoren 330 und 340 gebildet.
Die Abbildung aus 5 veranschaulicht
ein alternatives Ausführungsbeispiel,
bei dem Vorrichtungen 530 und 540 mit ohmscher
Belastung an Stelle der PMOS-Transistoren 330 und 340 aus 3 verwendet werden.
-
In Bezug auf die Abbildung aus 3 ist ein erster Port 370 der
Bitline 372 und der Wordline 374 zugeordnet. Die
erste Port-Bitline 372 wird zum Schreiben eines einzigen
Datenbits von dem ersten Port 370 in die Speicherzelle 300 verwendet.
Die erste Port-Bitline 372 wird ferner zum Lesen eines
einzelnen Informationsbits über
den ersten Port 370 aus der Speicherzelle 300 verwendet.
Die erste Port-Wordline 374 wird zur Auswahl der Speicherzelle 300 für einen
Lese- oder Schreibvorgang über
den ersten Port 370 verwendet.
-
Der zweite Port arbeitet auf ähnliche
Art und Weise. er zweite Port 380 ist der Bitline 382 und
der Wordline 384 zugeordnet. Die zweite Port-Bitline 382 wird
zum Schreiben eines einzelnen Datenbits aus dem zweiten Port 380 in
die Speicherzelle 300 verwendet. Die zweite Port-Bitline 382 wird
ferner zum Lesen eines einzigen Informationsbits über den
zweiten Port 380 aus der Speicherzelle 300 verwendet. Die
zweite Port-Wordline 384 wird zur Auswahl der Speicherzelle 300 für einen
Lese- oder Schreibvorgang über
den zweiten Port 380 verwendet.
-
Sowohl der erste als auch der zweite
Port müssen
die gleiche Logikbasis zum Speichern verwenden, um sicherzustellen,
dass die ersten und zweiten Ports die Speicherzelle gemeinsam nutzen können. Anders
ausgedrückt
müssen
die ersten und zweiten Ports beide entweder ein positives oder ein negatives
Logiksystem verwenden.
-
Um sicherzustellen, dass der erste
und der zweite Port das gleiche Logiksystem verwenden, müssen die
durch eine der Bitlines (372 oder 382) vorgesehenen
Daten invertiert werden. Der Zusatz der invertierenden Logik zu
der unterstützenden Schaltkreisanordnung
für die
Speicheranordnung sollte nicht viel Fläche bzw. Platz in Anspruch
nehmen, da die invertierende Logik auf der Vorrichtungs-Port-Ebene
an Stelle der Speicherzellenebene hinzugefügt werden kann. Die Abbildung
aus 6 veranschaulicht
ein Ausführungsbeispiel
der unterstützenden
Schaltkreisanordnung 600 für eine Anordnung von Single-Ended
Dual-Port-Speicherzellen 610 als Blockdiagramm. Zum Beispiel
kann in einer 32 K × 1
Bit Dual-Port-Speichervorrichtung
eine invertierende Logik an einem der Ports der Vorrichtung jedoch
nicht an beiden Ports hinzugefügt
werden. In der Abbildung aus 6 können der
Dateneingangspuffer 622 für den rechten Port und der
Port-Ausgangspuffer
sowie eine Pad-Steuerung 624 eine invertierende Logik aufweisen,
um die Datenumkehr auf der Portebene zu realisieren. In einem weiteren Ausführungsbeispiel
kann eine invertierende Dateneingangssteuerung 632 und
ein invertierender Leseverstärker
(SAMP) 634 verwendet werden. Dies unterscheidet sich von
der Voraussetzung für
eine invertierende Logik für
jede Speicherzelle der Anordnung 610.
-
Eine derartige invertierende Logik
ist allgemein schneller und neigt dazu, weniger Fläche in Anspruch
zu nehmen wie die Multiplexschaltkreisanordnung einer dem Stand
der Technik entsprechenden Speichervorrichtung, die multiplexierte
Zellen mit einem Port verwendet, wie dies vorstehend im Text beschrieben
worden ist.
-
Sofern keine anders lautenden Angaben
gemacht werden, wird bei den Beispielen für das Lesen und Schreiben von
einem positiven Logiksystem in Bezug auf den ersten Port 370 ausgegangen.
Dies bedeutet, das ein hoher Logikwert bzw. eine "1" durch eine
Spannung dargestellt ist, die größer ist
als die Spannung, die einen niedrigen Logikwert bzw. eine "0" darstellt.
Der Spannungswert an dem Knoten 351 zeigt den Zustand der
Zelle an. Für
beispielhafte Zwecke invertiert die unterstützende Schaltkreisanordnung
die Signale der Bitline 382 (und nicht Signale auf der
Bitline 372).
-
Kennzeichnenderweise kann das Lesen oder
Schreiben von Single-Ended
Dual-Port-Speicherzellen im Gegensatz zu differentiellen Zellen
mit Problemen verbunden sein. In Bezug auf die Abbildung aus 2 wird der differentiellen
Speicherzelle 200 während
einem Schreibvorgang über
die Bitlines 272a und 272b ein Paar komplementärer Signale
zugeführt.
Dies hilft dabei sicherzustellen, dass die Speicherzelle 200 den
Zustand ändern
kann, wenn der Zelleninhalt nicht mit dem zu speichernden Wert übereinstimmt.
Wenn zum Beispiel eine "1" gespeichert werden soll, führt die
Bitline 272a eine logische "1" und die Bitline 272b führt eine
logische "0". Wenn die Wordline 274 auf eine hohe Ebene
gebracht wird, wird eine Seite der Zelle 200 "geschoben"
und die andere Seite wird "gezogen", um sicherzustellen, dass die
Zelle eine logische "1" speichert. Dies stellt die differentielle
oder "dual-ended"
Beschaffenheit während
einem Schreibvorgang dar. In weiterem Bezug auf die Single-Ended-Zelle
aus 3 existiert im Gegensatz
dazu an Stelle einer kombinierten Aktion aus "Schieben" und "Ziehen"
an der Zelle 300 während einem
Schreibvorgang nur entweder ein "Schieben" oder ein "Ziehen" von
einem Port zu dem anderen. Grund dafür ist es, dass nur eine Bitline
jedem Port zugeordnet ist und dass die Ports unabhängig voneinander
arbeiten. Da ein Schreib- oder Lesevorgang der Zelle 300 unter
Verwendung einer einzigen Bitline erfolgt, müssen andere Techniken verwendet
werden, um sicherzustellen, dass die Speicherzelle 300 dazu
gebracht wird, den Zustand zu ändern
und den gespeicherten Wert zu halten. Ansonsten ist die Zelle 300 unter
Umständen
nicht in der Lage, eine während
einem Schreibvorgang in die Zelle geschriebenen Wert zu speichern.
-
Eine differentielle Speicherzelle
wird allgemein so gestaltet, dass die Zellenstabilität während Lesevorgängen ebenso
erhalten bleibt wie die Fähigkeit,
einen Wert während
Schreibvorgängen
zu speichern, ohne eine spezielle unterstützende Schaltkreisanordnung
zu verwenden, wie etwa Ladepumpen und Bezugssignale. Eine Single-Ended-Speicherzelle
ist unter Umständen
nicht in der Lage, den darin geschriebenen Wert für Schreibvorgänge unter Verwendung
normaler unterstützender
Schaltkreisanordnungen zu speichern. Die Abbildung aus 4 veranschaulicht ein Ausführungsbeispiel
einer dem Stand der Technik entsprechenden Single-Ended-Zelle mit
einem Port. In der Abbildung aus 4 ist
die Unfähigkeit
zum Speichern eines in die Zelle 400 geschriebenen Wertes
auf den geringen Leitwert (den hohen Widerstand) des Pass-Gate-Transistors 450 im
Vergleich zu dem Transistor 410 zurückzuführen.
-
In Bezug auf die dem Stand der Technik
entsprechende differentielle Speicherzelle 200 aus 2 liegt das Verhältnis der
Gate-Breiten-Längenverhältnisses
des Transistors 210 zu dem Gate-Breiten-Längenverhältnis des
Transistors 250 im Bereich von ungefähr 1,5 bis 2,0. Das Verhältnis des Gate-Breiten-Längenverhältnisses
des Transistors 200 zu dem Verhältnis des Transistors 260 entspricht ungefähr dem Verhältnis des
Gate-Breiten-Längenverhältnisses
des Transistors 250 zu dem Gate-Breiten-Längenverhältnis des
Transistors 210. Das Verhältnis des Breiten-Längenverhältnisses
der Pull-down- oder Zwischenspeichervorrichtung (d. h. 210) über das
effektive Breiten-Längenverhältnis des Pass-Gates
(d. h. 250) wird als Beta-Verhältnis der Speicherzelle bezeichnet.
Algebraisch entspricht dies für
die Zelle 200 (B210/L210)/(B250/L250). Wenn Wenn
die Transistoren 210 und 250 mit der gleichen Gate-Länge gestaltet
werden, so entspricht das Beta-Verhältnis einfach dem Verhältnis der
Gate-Breiten (d. h. B210/B250) – Die Abbildung
aus 2 veranschaulicht
zwar zwei Pass-Gates (250, 260) und zwei Pull-down-Vorrichtungen
(210, 220), wobei für die Zelle nur ein Beta-Verhältnis existiert,
da die Zelle normalerweise symmetrisch ist. Die Lastvorrichtungen 240 und 230 weisen
anders ausgedrückt
identische Eigenschaften auf, und die Breiten, Längen und Betriebsmerkmale der
Transistoren 210 und 250 sind mit den der entsprechenden
Transistoren 220 und 260 entsprechend identisch.
Das Beta-Verhältnis
für die
dem Stand der Technik entsprechende Zelle 200 liegt kennzeichnenderweise
im Bereich von 1,5 bis 2,0. Das Beta-Verhältnis
für eine
dem Stand der Technik entsprechende Zelle, die ohmsche Belastungen
verwendet, liegt für
gewöhnlich
im Bereich von 2,5 bis 3,0. Mit anderen Worten ist das Gate-Breiten-Längenverhältnis der
Transistoren 210 und 220 in der dem Stand der
Technik entsprechenden differentiellen Zelle 200 bis zu
dreimal höher
als das der entsprechenden Transistoren 250 und 260,
wenn ohmsche Belastungen verwendet werden. Der Einsatz eines Beta-Verhältnisses
von 1,5 bis 2,0 in der Single-Ended-Zelle 400 aus 4 kann dazu führen, dass
es nicht möglich
ist, während
einem Schreibvorgang in die Zelle geschriebene Werte ordnungsgemäß zwischenzuspeichern.
-
Ein Verfahren, das es möglich macht,
Werte für
die Zelle 400 ordnungsgemäß zwischenzuspeichern, umfasst
den Einsatz einer Wordline-Verstärkungsschaltung
zur Erhöhung
des Leitwertes (Reduzierung des Widerstands) des Transistors 450 während einem
Schreibvorgang. Eine Erhöhung
des Leitwertes des Transistors 450 ermöglicht einen Schreibvorgang,
der eine einzige Bitline 472 verwendet. Durch das Anlegen
einer höheren
Spannung als VCC an die Wordline 474 erhöht den Leitwert
des Transistors 450. Während
einer Leseoperation wird der Wordline 474 eine normale
Spannung (z. B. VCC) zugeführt und
die Zelle bleibt für
die Leseoperation stabil.
-
Ein weiteres Verfahren umfasst die
Veränderung
des Beta-Verhältnisses
der Speicherzelle 400 im Verhältnis zu einer normalen differentiellen
Speicherzelle. Zum Beispiel kann sich ein Speicherentwickler dafür entscheiden,
dass ein Eingangs-Pass-Gate-Transistor 450 doppelt
so groß ist wie 410 und 420.
Durch die Verdoppelung der Größe des Transistors 450 im
Verhältnis
zu den Transistoren 410 und 420 hat der Speicherentwickler
das Beta-Verhältnis
der Speicherzelle auf ungefähr
0,5 verringert. Dies ermöglicht
Schreiboperationen, bei denen eine normale unterstützende Schaltkreisanordnung
und normale Wordline-Spannungen (z. B. VCC) verwendet
werden. Die Reduzierung des Widerstands des Pass-Gates 450 sorgt
allgemein für
eine instabile Speicherzelle in Bezug auf Lesevorgänge. Anders
ausgedrückt
kann eine Leseoperation bewirken, dass die Zelle den gespeicherten
Wert verliert. Die Zellenstabilität kann durch Verringerung des
Leitwertes des Pass-Gate- Transistors 450 während dem Schreibvorgang
aufrechterhalten werden. Der Leitwert des Pass-Gate-Transistors 450 kann
unter Verwendung einer Spannung von weniger als VCC an
der Wordline 474 während
dem Lesevorgang gesenkt werden.
-
Die zur Überwindung der mit dem Lesen
und Schreiben in Bezug auf die Single-Ended Single-Port-Zelle 400 angewandten
Verfahren können
auf eine Single-Ended Dual-Port-Speicherzelle 300 gemäß der Abbildung
aus 3 erweitert werden. Der Speicherzellenentwickler
kann sich somit dafür
entscheiden, ein Beta-Verhältnis
zu erhalten, das dem der dem Stand der Technik entsprechenden differentiellen
Speicherzellen ähnlich
ist, oder der Speicherentwickler kann sich für die Konstruktion einer Zelle mit
einem niedrigeren Beta-Verhältnis
entscheiden. Demgemäß muss der
Entwickler die unterstützende Schaltkreisanordnung
für den
Schreibvorgang oder den Lesevorgang modifizieren.
-
Zur Ausführung einer Leseoperation der Speicherzelle 300 von
dem ersten Port 370 wird die Wordline 374 auf
einen logischen hohen Wert gesetzt. Wenn die Zelle 300 mit
einem Beta-Verhältnis gestaltet
wird, das dem früherer
differentieller Speicherzellen entspricht, sollte die Wordline-Spannung ungefähr VCC entsprechen. Dadurch wird der Bitline-Pass-Gate-Transistor 350 eingeschaltet,
sodass ein Datenbit von der Zelle 300 zu der Bitline 372 übertragen
werden kann. In der Annahme eines positiven Logiksystems in Bezug
auf den ersten Port und für
den Fall, dass die Zelle 300 eine logische "1" aufweist,
sind die Transistoren 340 und 320 eingeschaltet,
während
die Transistoren 330 und 310 ausgeschaltet sind.
Da der Transistor 340 ein- und der Transistor 310 ausgeschaltet
ist, wird an der Bitline 372 über den Knoten 351 eine
Spannung von nahezu VCC vorgesehen.
-
Wenn die Zelle 300 eine
logische "0" aufweist, sind die Transistoren 310 und 330 ein-
und die Transistoren 320 und 340 ausgeschaltet.
Da der Transistor 310 ein- und der Transistor 340 ausgeschaltet
ist, wird über
den Knoten 351 eine Spannung von nahezu VSS an
der Bitline 372 vorgesehen.
-
Die von dem zweiten Port ausgeführte Leseoperation
ist ähnlich,
mit der Ausnahme, dass die Speicherzelle als positive Logik im Verhältnis zu
dem ersten Port bezeichnet wird. Für die Ausführung eines Lesevorgangs der
Zelle 300 von dem zweiten Port 380 wird die Wordline 384 auf
einen logisch hohen Wert gesetzt. Dies ermöglicht es, dass der Bitline-Pass-Gate-Transistor 360 einschaltet,
sodass ein Datenbit von der Zelle 300 zu der Bitline 382 übertragen
werden kann. In der Annahme eines positiven Logiksystems in Bezug
auf den ersten Port sind die Transistoren 340 und 320 ein-
und die Transistoren 330 und 310 ausgeschaltet,
wenn die Zelle 300 eine logische "1" aufweist, als ob die
Leseoperation von dem ersten Port ausgeführt wird. Da der Transistor 320 ein-
und der Transistor 330 ausgeschaltet ist, wird an der Bitline 382 eine
Spannung von nahezu VSS vorgesehen. Da VSS eine logische "0" darstellt, muss die
unterstützende
Schaltkreisanordnung für die
Speicheranordnung die Daten von der Bitline 382 invertieren,
um den Inhalt der Speicherzelle 300 korrekt darzustellen.
Wie dies bereits vorstehend im Text beschrieben worden ist, kann
die invertierende Logik auf der Ebene des zweiten Vorrichtungs-Ports
vorgesehen sein an Stelle einer Zelle auf Zellenbasis. Ein weiteres
Ausführungsbeispiel
kann die invertierende Logik auf einer Zwischenebene einsetzen,
wie etwa mit Gruppen von Bitlines.
-
Nachstehend ist eine Methode zur
Ausführung
eines Schreibvorgangs vorgesehen. Zur Ausführung einer Schreiboperation
für den
Port 370 wird die Wordline 374 auf einen logisch
hohen Wert erhöht.
Wenn die Zelle 300 mit einem typischen Beta-Verhältnis für eine differentielle
Speicherzelle entwickelt wird, muss die Wordline 374 unter
Umständen
größer sein
als VCC. Wenn die Zelle 300 stattdessen
mit einem kleineren Beta-Verhältnis
gestaltet wird, entspricht die Spannung der Wordline 374 ungefähr VCC. Dies ermöglicht das Einschalte des Bitline-Pass-Gate-Transistors 350 mit
ausreichendem Leitwert, sodass ein Datenbit von der Bitline 372 zu der
Zelle 300 übertragen
werden kann. In der Annahme, dass eine Zelle 300 gegenwärtig einen
logischen Wert von "0" (die Spannung an dem Knoten 351 nähert sich
VSS) aufweist und wenn ein logischer Wert von
"1" in die Zelle 300 geschrieben werden soll, beginnt die
logisch "hohe" Spannung an der Bitline 372 die Spannung
an dem Knoten 351 zu erhöhen. Während sich die Spannung an
dem Knoten 351 erhöht, sinkt
der Leitwert des PMOS-Transistors 330 und steigt der Leitwert
des NMOS-Transistors 320.
Dies senkt die Spannung an dem Knoten 361. Während die
Spannung an dem Knoten 361 sinkt, nimmt der Leitwert des
NMOS-Transistors 310 ab und der Leitwert des PMOS-Transistors 340 nimmt
zu. Die Spannung an dem Knoten 351 nimmt zu, wenn der Leitwert
des NMOS-Transistors 310 abnimmt. Somit wird ein positiver
Rückführungskreis
erzeugt, der andauert, bis alle Transistoren 310 und 330 ausgeschaltet und
die Transistoren 320 und 340 eingeschaltet sind, so
dass der Knoten 351 auf einem sich VCC nähernden
Spannungswert zwischengespeichert wird. In ähnlicher Weise wird der Knoten 361 auf
eine sich VSS nähernden Spannung zwischengespeichert. Wenn
die Zelle vor der Operation eine "1" gespeichert hat, würde der
Knoten 351 einfach auf einem sich VCC nähernden
Wert verbleiben. Unabhängig von
dem vorherigen Zustand der Zelle wird die Zelle 300 jetzt
in dem Zustand einer logischen "1" zwischengespeichert, sodass die
der Bitline 372 zugeführte
Spannung sich VCC nähert.
-
Um eine ordnungsgemäße Funktionsweise dieses
Verfahrens des Schreibens in die Speicherzelle 300 sicherzustellen,
wird der Pass-Gate-Transistor 350 so ausgewählt, dass
er einen geringen "eingeschalteten" Widerstand (Drain-Source-Widerstand
bzw. dynamischer Innenwiderstand) im Vergleich zu dem "eingeschalteten"
Widerstand des Transistors 310 aufweist. Das gleiche Verhältnis gilt für den "eingeschalteten"
Widerstand des Pass-Gate-Transistors 360 und des Transistors 320. Dies
ermöglicht
das Schreiben in die Speicherzelle 300 unter Verwendung
einer kennzeichnenden unterstützenden
Schaltkreisanordnung und normaler Wordline-Spannungen (VCC). In einem alternativen Ausführungsbeispiel
wird das gleiche Beta-Verhältnis wie
für eine
normale differentielle Speicherzelle aufrechterhalten. Wie dies
bereits vorstehend im Text ausgeführt worden ist, kann es dabei
erforderlich sein, dass die unterstützende Schaltkreisanordnung höhere Spannungen
als VCC an den Wordlines 374 bzw. 384 während einer
Schreiboperation vorsieht.
-
Die Transistoren 330 und 340 (oder
die Vorrichtungen mit ohmscher Belastung in einem alternativen Ausführungsbeispiel)
sind ausreichend groß, um
eine Zellenstabilität
zu gewährleisten,
wobei die vom Speicherentwickler bestimmten Verlusteinschränkungen
erfüllt
werden. Bei einem Ausführungsbeispiel
kann es sich um die PMOS-Transistoren 340 und 330 handeln,
die einen "eingeschalteten" Widerstand aufweisen, der etwa halb
so groß ist
wie der "eingeschaltete" Widerstand der entsprechenden NMOS-Transistoren 310 bzw. 320.
Ein weiteres Ausführungsbeispiel
gemäß der Abbildung
aus 5 kann Vorrichtungen 540 und 530 mit
ohmscher Belastung aufweisen, die einen Widerstand aufweisen, der
doppelt so groß ist
wie der "eingeschaltete" Widerstand der entsprechenden Transistoren 510 bzw. 520.
-
In erneutem Bezug auf die Abbildung
aus 3 ist der Prozess
für das
Schreiben einer logischen "0" für
den Port 370 mit dem Prozess für das Schreiben einer logischen
"1" identisch. Die Wordline 374 wird auf einen logisch
hohen Wert erhöht,
um die Übertragung
eines Datenbits von der Bitline 372 zu der Zelle 300 zu
ermöglichen.
Wenn die Speicherzelle 300 mit einem typischen Beta-Verhältnis für die differentielle
Speicherzelle entwickelt ist, muss die Wordline 374 unter
Umständen
VCC überschreiten. Wenn
die Speicherzelle 300 im anderen Fall mit einem kleineren
Beta-Verhältnis
gestaltet ist, so entspricht die Spannung der Wordline 374 ungefähr VCC. Dies ermöglicht das Einschalten des
Bitline-Pass-Gate-Transistors 350 mit
ausreichendem Leitwert, sodass ein zu schreibendes Datenbit von der
Bitline 372 zu der Zelle 300 übertragen werden kann. In der
Annahme, dass die Zelle 300 aktuell einen logischer Wert
von "1" speichert (die Spannung an dem Knoten 351 nähert sich
VCC) und wenn ein logischer Wert von "0"
in die Zelle 300 geschrieben werden soll, so beginnt die
logisch "niedrige" Spannung an der Bitline 372 die Spannung
an dem Knoten 351 zu senken. Wenn die Spannung an dem Knoten 351 abnimmt,
steigt der Leitwert des PMOS-Transistors 330 und der Leitwert
des NMOS-Transistors 320 nimmt ab. Dadurch steigt die Spannung
an dem Knoten 361 an. Wenn die Spannung an dem Knoten 361 ansteigt,
nimmt der Leitwert des NMOS-Transistors 310 zu und der
Leitwert des PMOS-Transistors 340 nimmt ab. Die Spannung
an dem Knoten 351 nimmt ab, wenn sich der Leitwert des
NMOS-Transistors 310 erhöht. Somit wird ein positiver
Rückführungskreis
erzeugt und dauert an, bis die Transistoren 310 und 330 eingeschaltet
und die Transistoren
320 und 340 ausgeschaltet
werden, sodass der Knoten 351 auf einem sich VSS nähernden
Spannungswert zwischengespeichert wird. In ähnlicher Weise wird der Knoten 361 auf
einem sich VCC nähernden Spannungswert zwischengespeichert.
Wenn die Zelle vor der Operation eine "0" gespeichert hat, verbleibt
der Knoten 351 einfach auf einem sich VSS nähernden Wert.
Unabhängig
von dem vorherigen Zustand der Zelle wird die Zelle 300 jetzt
in einem Zustand einer logischen "0" zwischengespeichert, sodass
die an der Bitline 372 vorgesehene Spannung sich VSS nähert.
-
Der Prozess zur Durchführung eines Schreibvorgangs
für den
Port 380 setzt die Erhöhung der
Wordline 384 auf einen logisch hohen Wert voraus, sodass
ein Datenbit von der Bitline 382 zu der Zelle 300 übertragen
werden kann. Die in den Port 380 zu schreibenden Daten
sollten invertiert werden, da die Speicherzelle auf einer positiven
Logik im Verhältnis
zu dem Port 370 basiert. Wenn zum Beispiel eine logische
"1" in den zweiten Pot einer Speichervorrichtung geschrieben werden
soll, sollte die unterstützende
Schaltkreisanordnung für
die Anordnung das Signal invertieren, sodass dem Port 380 der
Zelle 300 eine logische "0" zugeführt wird. Wenn angenommen wird,
dass die Zelle 300 aktuell einen logischen Wert von "0"
speichert (die Spannung an dem Knoten 361 nähert sich
VCC), so beginnt die logisch "niedrige"
Spannung an der Bitline 382 die Spannung an dem Knoten 361 zu
senken. Ab diesem Punkt arbeitet die Zelle in ähnlicher Weise zu dem Schreiben einer
"1" in den Port 370. Wenn die Spannung an dem Knoten 361 abnimmt,
nimmt der Leitwert des PMOS-Transistors 340 zu und der
Leitwert des NMOS-Transistors 310 nimmt ab. Dies erhöht die Spannung
an dem Knoten 351. Wenn die Spannung an dem Knoten 351 zunimmt,
nimmt der Leitwert des NMOS-Transistors 320 zu und der
Leitwert des PMOS-Transistors 330 nimmt ab. Die Spannung
an dem Knoten 361 nimmt mit Zunahme des Leitwerts des NMOS-Transistors 320 ab.
Somit wird ein positiver Rückführungskreis
erzeugt, der andauert, bis die Transistoren 310 und 330 ausgeschaltet
und die Transistoren 320 und 340 eingeschaltet
sind, sodass der Knoten 361 auf einem sich VSS nähernden
Spannungswert zwischengespeichert wird. In ähnlicher Weise wird der Knoten 351 auf
einem sich VCC nähernden Spannungswert zwischengespeichert. Wenn
die Zelle vor der Operation eine "1" gespeichert hat, würde der
Knoten 361 einfach auf einem sich VSS nähernden
Wert verbleiben. Unabhängig von
dem vorherigen Zustand der Zelle wird die Zelle 300 jetzt
in einem logischen Zustand von "1" zwischengespeichert.
-
Die Operation zur Verwendung des
Ports 380 zum Speichern einer logischen "0" unter Verwendung
des zweiten Ports einer Speichervorrichtung wird in ähnlicher
Weise ausgeführt,
wobei das Datenbit durch die unterstützende Schaltkreisanordnung invertiert
wird, sodass von der Bitline 382 eine logische "1" zu der
Zelle geführt
wird.
-
Bei bestimmten Speicheranwendungen muss
nur in einen Port geschrieben oder nur von einem Port gelesen werden.
In diesem Fall kann die Single-Ended Dual-Port-Speicherzelle optimiert
werden, um das Anlegen mehrerer Spannungen an den Wordlines zu verhindern.
Eine Dual-Port-Speicherzelle, die Lese- und Schreibvorgänge an jedem
Port zulässt,
wird als Duplex-Zelle bezeichnet. Wenn eine Dual-Port-Speicherzelle
einen zum Schreiben dedizierten Port und einen zum Lesen dedizierten
Port aufweist, so wird die Zelle als Simplex-Zelle bezeichnet. Zu
Beispielen für
Speicheranwendungen, die das Schreiben an nur einen Port und das
Lesen von einem anderen Port verlangen, zählen Eingabepuffer, Ausgabepuffer
und FIFO-Puffer (First-in-First-out-Puffer).
-
In der Duplex-Dual-Port-Speicherzelle
ist die Symmetrie in Bezug auf die jedem Port zugeordneten Vorrichtungen
wichtig, da die Schreib- und Leseoperationen an jedem Port erfolgen.
Die Einführung
einer Asymmetrie in eine Duplex-Zelle kann Unterschiede in den Lese-
oder Schreibfähigkeiten
an jedem Port erzeugen. Durch die eingeführte Asymmetrie kann der erste
Port 370 jedoch für
das Schreiben und der zweite Port 380 für das Lesen optimiert werden,
sodass die Zelle 300 wirksam als Single-Ended Simplex-Dual-Port-Speicherzelle
verwendet werden kann. Die unterstützende Schaltung muss nicht
mehrere Spannungen an jeder Port-Wordline vorsehen, wenn es sich
bei der Zelle 300 um eine Single-Ended Simplex-Dual-Port-Speicherzelle handelt.
-
Bei einer Single-Ended Simplex-Dual-Port-Speicherzelle
ist die Größe des Schreib-Port-Transistors 350 absichtlich
größer (d.
h. ein geringerer Widerstand) als der Transistor 310. Durch
die Auswahl eines größeren Transistors 350 wird
die Zelle 300 absichtlich in Bezug auf den Schreib-Port 370 destabilisiert,
sodass eine Verstärkungsspannung
(d. h. höher
als VCC) an der Wordline 374 für eine Schreiboperation nicht
erforderlich ist.
-
In ähnlicher Weise ist ein Lese-Port-Transistor 360 absichtlich
kleiner bemessen (d. h. mit größeren Widerstand)
als der Transistor 320. Durch die Auswahl eines kleineren
Pass-Gate-Transistors (360) kann der Port 380 das
stabile Lesen ohne den Einsatz von niedrigeren Spannungen als VCC an der Wordline 384 erleichtern.
-
Da der Drain-Source-Widerstand umgekehrt proportional
zu den Transistor-Gate-Breiten ist (in der Annahme einer festen
Gate-Länge), können die
Vorrichtungen mit höherem
Widerstand so klein wie möglich
gefertigt werden, und die Größen der Vorrichtungen
mit geringerem Widerstand können
nach der Bestimmung der Größe der kleineren
Komponenten ausgewählt
werden. In einem Ausführungsbeispiel
können
die Transistoren 310, 330, 340 und 360 mit
den gleichen Vorrichtungsgeometrien (d. h. identischen Gate-Breiten
und identischen Gate-Längen) ausgewählt werden.
Das Pass-Gate 350 wird mit einer signifikant größeren Gate-Breite
als der NMOS-Transistor 310 ausgewählt. Im Gegensatz dazu wird
der NMOS-Transistor 320 so ausgewählt, dass er eine signifikant
größere Gate-Breite
als das Pass-Gate 360 aufweist. Unter Verwendung eines Prozesses,
der kleinste Geometrien von 0,5 Mikron ermöglicht, können die PMOS-Transistoren 330 und 340 Gate-Breiten
von 0,5 Mikron und Gate-Längen von
0,5 Mikron aufweisen. Das Leseoperations-Pass-Gate 360 und der Transistor 310 können Gate-Breiten
von 0,5 Mikron und Gate-Längen
von 0,5 Mikron aufweisen. Das Schreiboperations-Pass-Gate 350 und
der Transistor 320 können Gate-Breiten
von 1,2 Mikron und Gate-Längen
von 0,5 Mikron aufweisen. Aufgrund der Asymmetrie weist die Zelle 300 in
diesem Fall ein Beta-Verhältnis des
Schreib-Ports und ein Beta-Verhältnis
des Lese-Ports auf, die nicht mehr identisch sind.
-
Bei einer Single-Ended Simplex-Dual-Port-Zelle 300 wird
die Leseoperation durch den Port 380 realisiert. Der Transistor 360 weist
einen größeren Drain-Source-Widerstand
als 320 auf, um die Zelle im Verhältnis zu dem Lese-Port stabil
zu halten, wenn die Bitline 382 VCC führt und
der Knoten 361 auf einem sich VSS nähernden
Wert zwischengespeichert wird. Selbst wenn die Bitline 382 somit
eine sich VCC nähernde Spannung führt, wenn
das Pass-Gate 360 durch die Wordline 384 ausgewählt wird, ändert sich
der Zelleninhalt nicht (d. h. der Knoten 361 wechselt nicht
von VSS zu VCC).
Wenn der Knoten 361 jedoch auf einem sich VCC nähernden Wert
zwischengespeichert wird und die Bitline 382 VSS führt, so
kann das Pass-Gate 360 unter Umständen nicht genug Widerstand
aufweisen, um eine Zustandsänderung
der Zelle 300 zu verhindern. Dies kann dadurch umgangen
werden, dass sichergestellt wird, dass die Lese-Port-Bitline 382 vorgeladen
wird, sodass sie VCC führt, bevor die Wordline 384 eingeschaltet
wird.
-
Die Single-Ended Dual-Port-Speicherzelle aus 3 ermöglicht den gleichzeitigen Zugriff
von beiden Ports 370 und 380. Als Duplex-Zelle
ermöglicht
die Speicherzelle gleichzeitige Leseoperationen von beiden Ports.
Auf die Zelle 300 kann gleichzeitig durch einen Port zugegriffen
werden, der eine Leseoperation ausführt und den anderen Port, der
eine Schreiboperation ausführt.
-
Die Zelle 300 arbeitet unter
Umständen
nicht vorhersehbar, wenn jeder Port versucht, einen anderen Wert
zu schreiben, wobei dies bei einer Simplex-Zelle allerdings kein
Problem darstellt. Wenn eine Leseoperation von einem Port gleichzeitig
zu der Ausführung
einer Schreiboperation an den anderen Port ausgeführt wird,
so kann es sich bei dem abgerufenen Wert unter Umständen nicht
um den erwarteten Wert handeln. Diese beiden Situationen können allerdings
auf verschiedene Art und Weise behandelt werden. Eine Möglichkeit
ist es, einfach die Tatsache zu ignorieren, dass die Daten nicht
präzise
sein können.
Eine andere Möglichkeit
ist es eine derartige Konkurrenz durch die unterstützende Schaltkreisanordnung
zu lösen,
indem unter diesen Bedingungen kein gleichzeitiger Zugriff zugelassen
wird.
-
Die Abbildung aus 7 zeigt ein Blockdiagramm der unterstützenden
Schaltkreisanordnung 700 für eine Anordnung von Single-Ended
Simplex-Dual-Port-Speicherzellen. Der invertierende Single-Ended-Leseverstärker 734 erreicht
in dem vorliegenden Beispiel die Datenumkehr auf Vorrichtungsebene.
Die Datenumkehr ist dem Vorrichtungs-Lese-Port (Ausgabepuffer und
Pad-Steuerung 724) zugeordnet. Bei einer FIFO-Struktur
können
die X (Zeilen) und Y (Spalten) Adressen durch Zeiger vorgesehen
werden. Da die Lese- und Schreiboperationen ausschließlich an
dedizierten Ports vorgenommen werden, ist das Diagramm etwas weniger
kompliziert als das Diagramm der unterstützenden Schaltkreisanordnung
aus der Abbildung aus 6.
-
Durch einen Vergleich der Abbildungen
der 1, 2 und 3 werden
verschiedene Vorteile deutlich. Die Abbildung aus 1 veranschaulicht eine dem Stand der
Technik entsprechende Dual-Port-Speicherzelle 100, die
zwei Zwischenspeicher-Transistoren
(110, 120), vier Bitline-Pass-Gate-Transistoren
(130, 140, 150, 160) und zwei
ohmsche Lasteinrichtungen (162 und 164) benötigt. Die
vier Bitline-Pass-Gates ermöglichen
asynchrone Lese- und Schreiboperationen von zwei separaten, asynchronen
Ports 170 und 180. Im Gegensatz dazu erfordert
das in der Abbildung aus 3 veranschaulichte
Ausführungsbeispiel
vier Zwischenspeicher-Transistoren und zwei Pass-Gate-Transistoren.
Somit kann die Dual-Port-Zelle 300 die Funktionalität der Dual-Port-Zelle 100 mit
weniger Speicherzellenkomponenten erreichen.
-
Ein weiterer Unterschied zwischen
den dem Stand der Technik entsprechenden Zellen aus den Abbildungen
der 1 und 2 und der Schaltung aus 3 ist es, dass die Abbildungen
der 1 und 2 differentielle oder Dual-Ended-Speicherzellen
(100 und 200) veranschaulichen, während die
Abbildung aus 3 eine
Single-Ended-Speicherzelle 300 veranschaulicht. Der Inhalt
einer Speicherzelle wird für gewöhnlich von
einem mit der Zelle gekoppelten Leseverstärker erfasst. In der Abbildung
aus 2 wird der Zustand
der Speicherzelle durch Messen des Unterschieds zwischen einem an
der Bitline 272a vorgesehenen Signal und einem an 272b durch
die Speicherzelle 200 vorgesehenen komplementären Signal detektiert.
Der Leseverstärker
detektiert somit den Inhalt der dem Stand der Technik entsprechenden Speicherzelle,
in dem der potenzielle Unterschied zwischen den Bitlines 172a und 172b für den Port
gemessen wird, oder durch Messen des potenziellen Unterschieds zwischen
den Bitlines 182a und 182b für den Port 180. In
der Abbildung aus 3 kann der
Zustand der Zelle 300 hingegen durch einen Vergleich des
an den Bitlines 372 bzw. 382 gemessenen Potenzials
mit einer Bezugsspannung (z. B. VCC, Vss oder Signalerde) an Stell anderer komplementärer Signale
bestimmt werden, die durch die Speicherzelle vorgesehen werden (z.
B. die komplementären
Bitlines 172b und 182b aus 1 oder 272b aus 2).
-
Eine Speichervorrichtung, die Single-Ended Simplex-Dual-Port-Speicherzellen verwendet,
kann folgendes vorsehen: (1) die Vorteile in Bezug auf die Zugriffsmöglichkeiten
in Bezug auf Dual-Port-Zellen gemäß der Abbildung aus 1, wobei gleichzeitig folgendes
erreicht wird: (2) die Speicherkapazität einer Speichervorrichtung,
die mit einer Single-Port-Speicherzellenstruktur gestaltet ist,
wie dies in der Abbildung aus 2 dargestellt
ist. Da die Simplex-Zelle
ferner sowohl für
Lese- als auch für Schreiboperationen
optimiert werden kann, kann der Speicherentwickler die Modifikationen
der unterstützenden
Schaltkreisanordnung vermeiden, die erforderlich sind, um mehrere
Wordline-Spannungen
vorzusehen.
-
Die vorliegende Erfindung wurde vorstehend in
Bezug auf bestimmte Ausführungsbeispiele
der Erfindung beschrieben. Diesbezüglich sind offensichtlich verschiedene
Modifikationen und Abänderungen möglich, ohne
dabei vom Umfang der Erfindung gemäß den Ausführungen in den Ansprüchen abzuweichen.
Die Beschreibung und die Zeichnungen dienen somit Veranschaulichungszwecken
und schränken die
Erfindung nicht ein.